KR20170081796A - 복수의 시트들로 구성된 채널 영역을 포함하는 sram 소자 - Google Patents

복수의 시트들로 구성된 채널 영역을 포함하는 sram 소자 Download PDF

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Abstract

본 발명의 실시 예에 따른 SRAM 소자는 패스 게이트 트랜지스터인 제 1 트랜지스터, 풀-다운 트랜지스터인 제 2 트랜지스터, 및 풀-업 트랜지스터인 제 3 트랜지스터를 포함할 수 있다. 각각의 트랜지스터를 구성하는 채널 영역은 기판에 수직 방향으로 적층된 복수의 시트들을 포함할 수 있다. 제 1 트랜지스터의 채널을 구성하는 시트들의 폭과 제 2 트랜지스터의 채널을 구성하는 시트들의 폭은 제 3 트랜지스터를 구성하는 시트들의 폭보다 클 수 있다.

Description

복수의 시트들로 구성된 채널 영역을 포함하는 SRAM 소자{SRAM DEVICE INCLUDING A CHANNEL REGION HAVING A PLURALITY OF SHEETS}
본 발명은 반도체 소자에 관한 것으로, 좀 더 상세하게는, 복수의 시트들로 구성된 채널 영역을 포함하되 트랜지스터의 종류에 따라 서로 다른 폭의 시트들을 갖는 SRAM 소자에 관한 것이다.
일반적으로, SRAM 소자는 2 개의 패스-게이트 트랜지스터들, 2 개의 풀-다운 트랜지스터들, 및 2 개의 풀-업 트랜지스터들로 구성될 수 있다. 다만, 하나의 SRAM 소자에 포함된 트랜지스터들이라 할지라도, 트랜지스터의 종류에 따라 동작 특성은 서로 다를 수 있다. 예를 들어, 풀-업 트랜지스터는 패스 게이트 트랜지스터나 풀-다운 트랜지스터에 비해 더 작은 구동 전류에 의해서도 구동될 수 있다. 따라서, 풀-업 트랜지스터의 채널 영역을 다른 트랜지스터들의 채널 영역과 동일하게 제조하는 것은 원치 않는 누설 전류를 발생시킬 수 있다. 뿐만 아니라, SRAM 소자의 표면적을 불필요하게 증가시키는 문제도 있다. 따라서, SRAM 소자의 성능을 향상시키고, 표면적을 감소시킬 수 있도록 효율적으로 채널 영역을 구성하는 것은 매우 중요하다.
본 발명의 기술적 사상은, 복수의 시트들로 구성된 채널 영역을 포함하되 트랜지스터의 종류에 따라 서로 다른 폭의 시트들을 갖는 SRAM 소자를 제공한다.
본 발명의 실시 예에 따른 SRAM 소자는, 제 1 NMOS 영역, PMOS 영역 및 제 2 NMOS 영역을 포함하는 기판, 상기 제 1 NMOS 영역 상에 제 1 방향으로 연장하도록 배치되는 제 1 게이트 구조체, 상기 제 1 게이트 구조체의 양측의 상기 제 1 NMOS 영역 상에 형성되는 제 1 소스/드레인 영역들, 그리고 상기 제 1 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 1 폭을 갖는 제 1 복수의 시트들을 포함하는 제 1 트랜지스터, 상기 제 1 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 2 게이트 구조체, 상기 제 2 게이트 구조체의 양측의 상기 제 1 NMOS 영역 상에 형성되는 제 2 소스/드레인 영역들, 그리고 상기 제 2 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 1 폭을 갖는 제 2 복수의 시트들을 포함하는 제 2 트랜지스터, 그리고 상기 PMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 3 게이트 구조체, 상기 제 3 게이트 구조체의 양측의 상기 PMOS 영역 상에 형성되는 제 3 소스/드레인 영역들, 그리고 상기 제 3 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 2 폭을 갖는 제 3 복수의 시트들을 포함하는 제 3 트랜지스터를 포함하되, 상기 제 1 폭은 상기 제 2 폭보다 클 수 있다.
예를 들어, 상기 제 1 폭은 상기 제 2 폭의 1.4배 내지 10배일 수 있다. 또는, 상기 제 1 복수의 시트들, 상기 복수의 제 2 시트들, 및 상기 복수의 제 3 시트들은 상기 기판에 수직 방향으로 적층될 수 있다. 또는, 상기 제 1 복수의 시트들 내지 상기 제 3 복수의 시트들 중 서로 동일한 레벨에 위치하는 시트들의 두께는 서로 동일할 수 있다. 그리고 상기 제 1 복수의 시트들 내지 상기 제 3 복수의 시트들 각각의 두께는 서로 동일할 수 있다. 또는, 상기 제 1 방향에 수직인 상기 제 2 방향으로, 상기 제 2 복수의 시트들의 길이 및 상기 제 3 복수의 시트들의 길이는 서로 동일할 수 있다. 또는, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 NMOS 트랜지스터이고, 상기 제 3 트랜지스터는 PMOS 트랜지스터일 수 있다.
예를 들어 SRAM 소자는, 상기 PMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 4 게이트 구조체, 상기 제 4 게이트 구조체의 양측의 상기 PMOS 영역 상에 형성되는 제 4 소스/드레인 영역들, 그리고 상기 제 4 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 2 폭을 갖는 제 4 복수의 시트들을 포함하는 제 4 트랜지스터, 상기 제 2 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 5 게이트 구조체, 상기 제 5 게이트 구조체의 양측의 상기 제 2 NMOS 영역 상에 형성되는 제 5 소스/드레인 영역들, 그리고 상기 제 5 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 1 폭을 갖는 제 5 복수의 시트들을 포함하는 제 5 트랜지스터, 그리고 상기 제 2 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 4 게이트 구조체, 상기 제 4 게이트 구조체의 양측의 상기 제 2 NMOS 영역 상에 형성되는 제 6 소스/드레인 영역들, 그리고 상기 제 6 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 1 폭을 갖는 제 6 복수의 시트들을 포함하는 제 6 트랜지스터를 더 포함할 수 있다.
예를 들어, 상기 제 1 폭은 상기 제 2 폭의 1.4배 내지 10배일 수 있다. 또는, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 NMOS 트랜지스터이고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 PMOS 트랜지스터일 수 있다.
본 발명의 실시 예에 따른 SRAM 소자는, 제 1 NMOS 영역, PMOS 영역 및 제 2 NMOS 영역을 포함하는 기판, 상기 제 1 NMOS 영역 상에 제 1 방향으로 연장하도록 배치되는 제 1 게이트 구조체, 상기 제 1 게이트 구조체의 양측의 상기 제 1 NMOS 영역 상에 형성되는 제 1 소스/드레인 영역들, 그리고 상기 제 1 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 1 폭을 갖는 제 1 복수의 시트들을 포함하는 제 1 트랜지스터, 상기 제 1 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 2 게이트 구조체, 상기 제 2 게이트 구조체의 양측의 상기 제 1 NMOS 영역 상에 형성되는 제 2 소스/드레인 영역들, 그리고 상기 제 2 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 2 폭을 갖는 제 2 복수의 시트들을 포함하는 제 2 트랜지스터, 그리고 상기 PMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 3 게이트 구조체, 상기 제 3 게이트 구조체의 양측의 상기 PMOS 영역 상에 형성되는 제 3 소스/드레인 영역들, 그리고 상기 제 3 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 3 폭을 갖는 제 3 복수의 시트들을 포함하는 제 3 트랜지스터를 포함하되, 상기 제 2 폭은 상기 제 1 폭 및 상기 제 3 폭보다 클 수 있다.
예를 들어, 상기 제 2 폭은 상기 제 1 폭의 1.4배 내지 10배이거나, 또는 상기 제 3 폭의 1.4배 내지 10배일 수 있다. 또는, 상기 제 1 폭과 상기 제 3 폭은 동일할 수 있다. 또는, 상기 제 1 복수의 시트들, 상기 복수의 제 2 시트들, 및 상기 복수의 제 3 시트들은 상기 기판에 수직 방향으로 적층될 수 있다. 또는, 상기 제 1 복수의 시트들 내지 상기 제 3 복수의 시트들 중 서로 동일한 레벨에 위치하는 시트들의 두께는 서로 동일할 수 있다. 그리고, 상기 제 1 복수의 시트들 내지 상기 제 3 복수의 시트들 각각의 두께는 서로 동일할 수 있다. 또는, 상기 제 1 방향에 수직인 상기 제 2 방향으로, 상기 제 2 복수의 시트들의 길이 및 상기 제 3 복수의 시트들의 길이는 서로 동일할 수 있다.
예를 들어, 상기 SRAM 소자는, 상기 PMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 4 게이트 구조체, 상기 제 4 게이트 구조체의 양측의 상기 PMOS 영역 상에 형성되는 제 4 소스/드레인 영역들, 그리고 상기 제 4 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 3 폭을 갖는 제 4 복수의 시트들을 포함하는 제 4 트랜지스터, 상기 제 2 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 5 게이트 구조체, 상기 제 5 게이트 구조체의 양측의 상기 제 2 NMOS 영역 상에 형성되는 제 5 소스/드레인 영역들, 그리고 상기 제 5 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 2 폭을 갖는 제 5 복수의 시트들을 포함하는 제 5 트랜지스터, 그리고 상기 제 2 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 6 게이트 구조체, 상기 제 6 게이트 구조체의 양측의 상기 제 2 NMOS 영역 상에 형성되는 제 6 소스/드레인 영역들, 그리고 상기 제 6 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 1 폭을 갖는 제 6 복수의 시트들을 포함하는 제 6 트랜지스터를 더 포함할 수 있다.
예를 들어, 상기 제 2 폭은 상기 제 1 폭의 1.4배 내지 10배이거나, 또는 상기 제 3 폭의 1.4배 내지 10배일 수 있다. 또는, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 NMOS 트랜지스터이고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 PMOS 트랜지스터일 수 있다.
본 발명의 실시 예에 따르면, 복수의 시트들로 구성된 채널 영역을 포함하되 트랜지스터의 종류에 따라 서로 다른 폭의 시트들을 갖는 SRAM 소자를 제공할 수 있다.
뿐만 아니라, SRAM 소자를 구성하는 트랜지스터들의 종류에 따라 시트의 폭을 달리함으로써, SRAM 소자의 성능을 향상시킬 수 있고, SRAM 소자의 표면적을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 SRAM 셀의 등가 회로도이다.
도 2는 도 1에 도시된 SRAM 셀을 보여주는 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 3b는 도 2의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선에 따른 단면도이다.
도 3c는 도 2의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면도이다.
도 4a 내지 도 8a는 도 2의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 4b 내지 도 8b는 도 2의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선에 따른 단면도이다.
도 4c 내지 도 8c는 도 2의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면도이다.
도 9는 도 1에 도시된 SRAM 셀의 다른 예를 보여주는 평면도이다.
도 10a는 도 9의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 10b는 도 9의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선에 따른 단면도이다.
도 10c는 도 9의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면도이다.
도 11a 내지 도 14a는 도 9의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 11b 내지 도 14b는 도 9의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선에 따른 단면도이다.
도 11c 내지 도 14c는 도 9의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로(directly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있고, 또는 다른 요소 또는 층을 사이에 두고 간접적으로(indirectly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 따라서, 본 명세서에서 사용된 제 1 구성요소, 구간, 층과 같은 용어는 본 발명의 사상을 벗어나지 않는 범위 내에서 제 2 구성요소, 구간, 층 등으로 사용될 수 있다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 SRAM 셀의 등가 회로도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 SRAM 셀은 제 1 풀-업 트랜지스터(pull-up transistor; PU1), 제 2 풀-업 트랜지스터(PU2), 제 1 풀-다운 트랜지스터(pull-down transistor; PD1), 제 2 풀-다운 트랜지스터(PD2), 제 1 패스 게이트 트랜지스터(pass gate transistor; PG1) 및 제 2 패스 게이트 트랜지스터(PG2)를 포함할 수 있다. 예를 들어, 제 1 풀-업 트랜지스터(PU1) 및 제 2 풀-업 트랜지스터(PU2)는 PMOS 트랜지스터일 수 있다. 반면, 제 1 풀-다운 트랜지스터(PD1) 및 제 2 풀-다운 트랜지스터(PD2)와 제 1 패스 게이트 트랜지스터(PG1) 및 제 2 패스 게이트 트랜지스터(PG2)는 NMOS 트랜지스터일 수 있다.
제 1 풀-업 트랜지스터(PU1)의 제 1 단자에는 제 1 전원 전압(VDD)이 공급될 있고, 제 1 풀-업 트랜지스터(PU1)의 제 2 단자는 제 1 노드에 연결될 수 있다. 제 1 풀-다운 트랜지스터(PD1)의 제 1 단자는 제 1 노드에 연결될 수 있고, 제 1 풀-다운 트랜지스터(PD1)의 제 2 단자에는 제 2 전원 전압(VSS)(예를 들어, 접지 전압)이 공급될 수 있다. 제 1 패스 게이트 트랜지스터(PG1)의 제 1 단자는 제 1 비트 라인(BL1) 연결될 수 있고, 제 1 패스 게이트 트랜지스터(PG1)의 제 2 단자는 제 1 노드에 연결될 수 있다.
제 1 풀-업 트랜지스터(PU1)의 게이트 단지 및 제 1 풀-다운 트랜지스터(PD1)의 게이트 단자는 제 2 노드와 전기적으로 연결될 수 있다. 이와 같은 구성에 의하여, 제 1 풀-업 트랜지스터(PU1) 및 제 1 풀-다운 트랜지스터(PD1)는 제 1 인버터(first inverter)를 구성할 수 있다. 제 2 노드는 제 1 인버터의 입력단일 수 있으며, 제 1 노드는 제 1 인버터의 출력단일 수 있다.
제 2 풀-업 트랜지스터(PU2)의 제 1 단자에는 제 1 전원 전압(VDD)이 공급될 수 있고, 제 2 풀-업 트랜지스터(PU2)의 제 2 단자는 제 2 노드에 연결될 수 있다. 제 2 풀-다운 트랜지스터(PD2)의 제 1 단자는 제 2 노드에 연결될 수 있고, 제 2 풀-다운 트랜지스터(PD2)의 제 2 단자는 제 2 전원 전압(Vss)(예를 들어, 접지 전압)이 공급될 수 있다. 제 2 패스 게이트 트랜지스터(PG2)의 제 1 단자는 제 2 비트 라인(BL2) 연결될 수 있고, 제 2 패스 게이트 트랜지스터(PG2)의 제 2 단자는 제 2 노드에 연결될 수 있다. 예를 들어, 제 2 비트 라인(BL2)은 제 1 비트 라인(BL1)의 상보 비트 라인일 수 있다.
제 2 풀-업 트랜지스터(PU2)의 게이트 단지 및 제 2 풀-다운 트랜지스터(PD2)의 게이트 단자는 제 1 노드와 전기적으로 연결될 수 있다. 이와 같은 구성에 의하여, 제 2 풀-업 트랜지스터(PU2) 및 제 2 풀-다운 트랜지스터(PD2)는 제 2 인버터(first inverter)를 구성할 수 있다. 제 1 노드는 제 2 인버터의 입력단일 수 있으며, 제 2 노드는 제 2 인버터의 출력단일 수 있다.
이와 같은 제 1 인버터와 제 2 인버터의 결합은 래치를 구성할 수 있다. 예를 들어, 쓰기 동작시 워드 라인(WL)을 통하여 입력된 신호에 따라 제 1 패스 게이트 트랜지스터(PG1) 및/또는 제 2 패스 게이트 트랜지스터(PG2)가 턴-온 되면, 비트 라인들(BL1 및/또는 BL2)을 통하여 입력된 신호는 제 1 인버터와 제 2 인버터로 구성된 래치에 저장될 수 있다. 유사하게, 읽기 동작시 워드 라인(WL)을 통하여 입력된 신호에 따라 제 1 패스 게이트 트랜지스터(PG1) 및/또는 제 2 패스 게이트 트랜지스터(PG2)가 턴-온 되면, 래치에 저장된 신호는 비트 라인들(BL1 및/또는 BL2)을 통하여 출력될 수 있다.
본 발명의 실시 예에 따르면, SRAM 셀을 구성하는 트랜지스터들의 채널 폭을 서로 달리하여 제작함으로써, SRAM 셀의 성능을 향상시킬 수 있다. 예를 들어, 각각의 트랜지스터의 두 소스/드레인 영역들은 기판에 수직 방향으로 적층된 멀티-스택 시트(multi-stack sheet) 타입의 채널 영역을 통하여 서로 연결될 수 있다. 복수의 시트들을 둘러싸고 있는 게이트 전극에 게이트 전압이 인가되면, 복수의 시트들에 형성되는 채널을 통하여 두 소스/드레인 영역들이 서로 전기적으로 연결될 수 있다. 본 발명의 실시 예에 따르면, 채널 영역을 형성하는 시트들의 폭은 트랜지스터의 종류에 따라 그 폭이 서로 다를 수 있다.
SRAM 셀에 대해 쓰기 동작이 실행되거나 또는 읽기 동작이 실행되는 경우, 쓰기 동작 또는 읽기 동작의 성공 여부는 NMOS 트랜지스터의 성능에 좌우될 수 있다. 예를 들어, SRAM 셀에 저장된 데이터를 읽어내기 위해서는 BL1과 BL2 모두에 에 전압을 인가해야 한다. 그리고, BL1과 BL2에 연결된 센스 앰프가 BL1과 BL2에서의 전압 변화를 감지하여 SRAM 셀에 저장된 데이터가 논리 '0'인지 또는 논리 '1'인지 여부를 감지한다. 즉, 전류가 방전되는 경로(path 1 및 path2)에 위치하는 NMOS 트랜지스터들(PG1, PD1, PG2, PD2)의 성능에 따라 SRAM의 성능이 좌우될 수 있다. 이는 SRAM 셀에 대한 쓰기 동작의 경우도 마찬가지이다.
반면, 풀-업 트랜지스터들(PU1 및 PU2)은 패스 게이트 트랜지스터들(PG1 및 PG2)과 풀-다운 트랜지스터들(PD1 및 PD2)과 같이 고성능일 필요는 없다. 즉, 풀-업 트랜지스터들(PU1 및 PU2)은 다른 트랜지스터들을 구동하는 만큼의 구동 전류를 필요로 하지 않을 수 있다. 다시 말하면, 풀-업 트랜지스터들(PU1 및 PU2)의 채널은 패스 게이트 트랜지스터들(PG1 및 PG2)과 풀-다운 트랜지스터들(PD1 및 PD2)의 채널과 같이 넓은 폭을 가질 필요는 없다. 이는 SRAM 셀에 대한 쓰기 동작의 경우에도 마찬가지이다.
상술된 바와 같이, SRAM 셀을 구성하는 각각의 트랜지스터들은 모두 동일한 성능을 가질 필요는 없으며, 동작 특성에 따라 최적화된 채널 폭을 가질 수 있도록 제조될 수 있다. 이하, 본 발명의 실시 예에 따라, 멀티-스택 시트를 포함하는 트랜지스터들로 구성된 SRAM 셀이 상세하게 설명될 것이다.
도 2는 도 1에 도시된 SRAM 셀을 보여주는 평면도이다. 도 3a는 도 2의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도이다. 도 3b는 도 2의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선에 따른 단면도이다. 도 3c는 도 2의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, SRAM 소자는 서로 동일한 구조를 갖는 두 개의 패스 게이트 트랜지스터들(TR1 및 TR6), 서로 동일한 구조를 갖는 두 개의 풀-다운 트랜지스터들(TR2 및 TR5), 및 서로 동일한 구조를 갖는 두 개의 풀-업 트랜지스터들(TR3 및 TR42)을 갖는다. 따라서, 도 2에 도시된 제 1 트랜지스터(TR1)와 제 6 트랜지스터(TR6)는 실질적으로 동일한 구조를 가질 수 있다. 마찬가지로, 제 2 트랜지스터(TR2)와 제 5 트랜지스터(TR5)는 실질적으로 동일한 구조를 가질 수 있고, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 실질적으로 동일한 구조를 가질 수 있다. 그러므로, 제 4 트랜지스터(TR4) 내지 제 6 트랜지스터(TR6)에 관한 상세한 설명은 생략될 것이다.
도 2, 및 도 3a 내지 도 3c를 참조하면, 기판(100) 상에 제 1 트랜지스터(TR1) 내지 제 6 트랜지스터(TR6)가 제공될 수 있다. 제 1 트랜지스터(TR1), 제 2 트랜지스터(TR2), 제 5 트랜지스터(TR5), 및 제 6 트랜지스터(TR6)는 NMOS 트랜지스터일 수 있으며, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 PMOS 트랜지스터일 수 있다. 도 1에서 설명된 바와 같이 SRAM 셀은 두 개의 인버터들이 연결된 래치 구조를 취하고 있기 때문에, 제 1 트랜지스터(TR1)와 제 6 트랜지스터(TR6)트랜지스터는 서로 유사한 구조를 가질 수 있다. 마찬가지로, 제 2 트랜지스터(TR2)와 제 5 트랜지스터(TR5)는 서로 유사한 구조를 가질 수 있으며, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 서로 유사한 구조를 가질 수 있다.
기판(100)은 제 1 NMOS 영역(NR1), PMOS 영역(PR), 및 제 2 NMOS 영역(NR2)을 포함할 수 있다. 제 1 NMOS 영역(NR1) 상에 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)가 제공될 수 있다. PMOS 영역(PR) 상에 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)가 제공될 수 있다. 그리고, 제 2 NMOS 영역(NR2) 상에 제 5 트랜지스터(TR5) 및 제 6 트랜지스터(TR6)가 제공될 수 있다. 예를 들어, 기판(100)은 실리콘 기판 또는 게르마늄 기판 또는 SOI (Silicon On Insulator) 기판일 수 있다
제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3) 각각은 제 1 방향으로 연장하도록 형성되는 게이트 구조체들, 각각의 게이트 구조체 양측에 형성된 소스/드레인 영역(SD)들, 및 소스/드레인 영역(SD)들을 서로 연결시키는 채널 영역(CH1 내지 CH3)을 포함할 수 있다. 게이트 구조체들(G1 내지 G4) 각각은 게이트 전극, 게이트 전극의 측벽 및 하면을 따라 연장되는 게이트 절연막, 게이트 절연막을 사이에 두고 게이트 전극과 이격되는 게이트 스페이서(GS), 및 게이트 전극과 게이트 절연막을 덮는 게이트 캐핑 패턴(GP)을 포함할 수 있다. 게이트 절연막의 상면과 게이트 전극의 상면은 게이트 캐핑 패턴(GP)의 하면과 접할 수 있다.
게이트 전극들(GE1 내지 GE3) 각각은 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 예를 들어, 게이트 전극들(GE1 내지 GE3) 각각은 TiN, WN, TaN와 같은 금속 질화물, 그리고 Ti, W, Ta와 같은 금속을 포함할 수 있다. 제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3) 각각은 제 1 게이트 전극(GE1) 내지 제 3 게이트 전극(GE3) 각각을 포함할 수 있다. 예를 들어, 제 1 게이트 전극(GE1) 내지 제 3 게이트 전극(GE3)은 서로 동일한 물질로 형성된 층들을 포함할 수 있다.
제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3) 각각은 제 1 게이트 절연 패턴(GI1) 내지 제 3 게이트 절연 패턴(GI3) 각각을 포함할 수 있다. 제 1 게이트 절연 패턴(GI1) 내지 제 3 게이트 절연 패턴(GI3) 각각은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 클 수 있다. 게이트 스페이서(GS)와 게이트 캐핑 패턴(GP)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 제 1 활성 영역(AR1)을 포함할 수 있다. 제 1 활성 영역(AR1)은 제 1 채널 영역(CH1) 및 제 1 채널 영역(CH1)을 사이에 두고 이격된 소스/드레인 영역(SD)들을 포함할 수 있다. 제 1 활성 영역(AR1)은 제 2 채널 영역(CH1) 및 제 2 채널 영역(CH1)을 사이에 두고 이격된 소스/드레인 영역(SD)들을 포함할 수 있다. 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2) 각각의 소스/드레인 영역(SD)들은 그 아래에 있는 기판(100)을 시드 층으로 하여 형성된 에피택셜 패턴들일 수 있다. 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2) 각각의 소스/드레인 영역(SD)들은 제 1 채널 영역(CH1) 및 제 2 채널 영역(CH2)에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2) 각각의 소스/드레인 영역(SD)들은 Si보다 격자 상수가 작은 SiC층, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 소스/드레인 영역(SD)들 상에 층간 절연막(123)이 제공될 수 있다. 게이트 구조체는 층간 절연막(123) 내에 제공될 수 있다. 층간 절연막(123)의 상면은 게이트 캐핑 패턴(GP)의 상면과 실질적으로 공면을 이룰 수 있다. 층간 절연막(123)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제 3 트랜지스터(TR3)는 제 2 활성 영역(AR2)을 포함할 수 있다. 제 2 활성 영역(AR2)은 제 3 채널 영역(CH3) 및 제 3 채널 영역(CH3)을 사이에 두고 이격된 소스/드레인 영역(SD)들을 포함할 수 있다. 제 3 트랜지스터(TR3) 각각의 소스/드레인 영역(SD)들은 그 아래에 있는 기판(100)을 시드 층으로 하여 형성된 에피택셜 패턴들일 수 있다. 제 3 트랜지스터(TR3)의 소스/드레인 영역(SD)들은 제 3 채널 영역(CH3)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 예를 들어, 제 3 트랜지스터(TR3)의 소스/드레인 영역(SD)들은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 소스/드레인 영역(SD)들 상에 층간 절연막(123)이 제공될 수 있다. 게이트 구조체는 층간 절연막(123) 내에 제공될 수 있다. 층간 절연막(123)의 상면은 게이트 캐핑 패턴(GP)의 상면과 실질적으로 공면을 이룰 수 있다. 층간 절연막(123)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3)는 서로 다른 채널 폭을 가질 수 있다. 도 2, 및 도 3a 내지 도 3c에 도시된 바와 같이, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)는 제 1 활성 영역(AR1)을 일부 포함할 수 있다. 그 결과, 제 1 트랜지스터(TR1)의 채널 폭과 제 2 트랜지스터(TR2)의 채널 폭은 동일할 수 있으며, 제 1 방향(D1)으로 W1의 폭을 가질 수 있다. 제 3 트랜지스터(TR3)는 제 2 활성 영역(AR2)을 일부 포함할 수 있다. 그 결과, 제 3 트랜지스터(TR3)는 제 1 방향(D1)으로 W2의 채널 폭을 가질 수 있다. 예를 들어, W1은 W2의 약 1.4배 내지 10배 수 있으나, 이에 한정되지 않는다.
제 1 채널 영역(CH1) 내지 제 3 채널 영역(CH3) 각각은 기판(100)에 수직 방향으로 이격되어 배치되는 복수의 시트들을 포함할 수 있다. 예를 들어, 제 1 채널 영역(CH1)은 3개의 제 1 시트들(NS1)을 포함할 수 있고, 제 2 채널 영역(CH2)은 3개의 제 2 시트들(NS2)을 포함할 수 있고, 제 3 채널 영역(CH3)은 3개의 제 3 시트들(NS3)을 포함할 수 있다. 각각의 채널 영역은 예시적으로 3 개의 시트들을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 각각의 채널을 구성하는 시트들의 불순물 농도는 실질적으로 동일할 수 있다.
제 1 시트들(NS1) 내지 제 3 시트들(NS3)은 기판(100)의 상면과 이격될 수 있다. 제 1 시트들(NS1), 제 2 시트들(NS2), 및 제 3 시트들(NS3) 중 서로 동일한 반도체 층으로부터 형성된 시트들은 기판(100)으로부터 동일한 레벨에 위치할 수 있다. 예를 들어, 제 1 시트들(NS1), 제 2 시트들(NS2), 및 제 3 시트들(NS3) 중 기판(100)에 가장 인접한 시트들은 서로 동일한 레벨에 위치할 수 있다. 제 1 시트들(NS1) 내지 상기 제 3 시트들(NS3)은 Si, SiGe 및 Ge 중 적어도 하나를 포함할 수 있다. 제 1 시트들(NS1)은 서로 동일한 두께를 가질 수 있으나, 이에 한정되지 않는다. 제 2 시트들(NS2) 및 제 3 시트들(NS3)도 마찬가지이다.
제 1 게이트 전극(GE1)은 제 1 시트들(NS1) 각각을 둘러싸도록 형성될 수 있으며, 제 1 방향(D1)으로 연장하도록 배치될 수 있다. 소스/드레인 영역(SD)들과 제 1 게이트 전극(GE1) 사이에 배리어 절연 패턴들(BI)이 제공될 수 있다. 배리어 절연 패턴들(BI)은 제 1 시트들(NS2), 제 2 시트들(NS2), 또는 제 3 시트들(NS3)을 사이에 두고 서로 이격될 수 있다. 즉, 제 1 트랜지스터(TR1)는 제 1 게이트 전극(GE1)에 의해 그 외주면이 둘러싸인 제 1 채널 영역(CH1)을 포함하는 게이트-올-어라운드(gate-all-around)형 전계 효과 트랜지스터일 수 있다. 유사하게, 제 2 트랜지스터(TR2)는 제 2 게이트 전극(GE2)에 의해 그 외주면이 둘러싸인 제 2 채널 영역(CH2)을 포함하는 게이트-올-어라운드형 전계 효과 트랜지스터일 수 있으며, 제 3 트랜지스터(TR3)는 제 3 게이트 전극(GE3)에 의해 그 외주면이 둘러싸인 제 3 채널 영역(CH3)을 포함하는 게이트-올-어라운드형 전계 효과 트랜지스터일 수 있다. 그리고, 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 및 제 3 게이트 전극(GE3)은 제 1 방향(D1)으로 연장하도록 형성될 수 있다.
계속하여, 도 1 및 도 2를 참조하면, 상술된 구성들 외에도 SRAM 셀을 형성하기 위한 추가 구성이 더 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 활성 영역(AR1)의 일 단에 제 1 메탈 콘택(CM1)이 형성될 수 있다. 제 1 메탈 콘택(CM1)을 통하여 접지 전압(VSS)이 제공될 수 있다. 제 1 활성 영역(AR1)의 타 단에 제 2 메탈 콘택(CM2)이 형성될 수 있다. 제 2 메탈 콘택(CM2)은 비트 라인(BL1)에 연결될 수 있다. 제 2 활성 영역(AR2)의 일단에 제 4 메탈 콘택(CM4)이 형성될 수 있다. 제 4 메탈 콘택(CM4)을 통하여 전원 전압(VDD)이 제공될 수 있다. 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2) 사이의 제 1 활성 영역(AR1)과, 제 2 활성 영역(AR2)을 연결하는 제 3 메탈 콘택(CM3)이 형성될 수 있다. 제 1 메탈 콘택(CM1) 상에 제 1 게이트 콘택(CG1)이 형성될 수 있다. 제 1 게이트 콘택(CG1)은 워드 라인(WL)에 연결될 수 있다.
제 3 활성 영역(AR3)의 일단에 제 5 메탈 콘택(CM5)이 형성될 수 있다. 제 5 메탈 콘택(CM5)을 통하여 전원 전압(VDD)이 제공될 수 있다. 제 5 트랜지스터(TR5)와 제 6 트랜지스터(TR6) 사이의 제 4 활성 영역(AR4)과, 제 3 활성 영역(AR3)을 연결하는 제 6 메탈 콘택(CM6)이 형성될 수 있다. 제 4 활성 영역(AR4)의 일 단에 제 7 메탈 콘택(CM7)이 형성될 수 있다. 제 7 메탈 콘택(CM7)은 비트 라인(BL2)에 연결될 수 있다. 제 4 활성 영역(AR4)의 타 단에 제 8 메탈 콘택(CM8)이 형성될 수 있다. 제 8 메탈 콘택(CM8)을 통하여 접지 전압(VSS)이 제공될 수 있다.
본 발명의 실시 예에 따르면, SRAM 셀을 구성하는 각각의 트랜지스터는 복수의 시트들로 구성된 채널 영역을 포함할 수 있다. 다만, SRAM을 구성하는 각각의 트랜지스터는 그것이 패스 게이트 트랜지스터, 풀-업 트랜지스터, 또는 풀-다운 트랜지스터인지 여부에 따라 서로 다른 채널 폭을 가질 수 있다. 그 결과, SRAM 셀의 성능을 향상시킬 수 있으며, SRAM 셀이 차지하는 면적을 감소시킬 수 있다.
도 4a 내지 도 8a는 도 2의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도이다. 도 4b 내지 도 8b는 도 2의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선에 따른 단면도이다. 도 4c 내지 도 8c는 도 2의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면도이다. 이하, 도 2, 및 도 4a 내지 도 8c를 통하여 본 발명의 실시 예에 따른 SRAM 셀의 제조 방법이 설명된다.
도 2, 및 도 4a 내지 도 4c를 참조하면, 기판(100) 상에 복수의 희생 층들(101), 및 복수의 반도체 층들(102)이 교대로 반복하여 형성될 수 있다. 예시적으로 도면에는 반도체 층들(102)이 3회 적층되는 것으로 도시되었다. 그러나, 이에 한정되지 않으며, 채널을 구성하는 시트의 개수에 따라 가변할 수 있다. 희생층들(101)은 제 1 반도체 층들(102)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생층들(101)을 식각하는 공정에서, 희생층들(101)은 제 1 반도체 층들(102)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 제 1 반도체 층들(102)의 식각 속도에 대한 희생층들(101)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들어, 희생층들(101)은 제 1 반도체 층들(102)에 대하여 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들어, 희생층들(101)은 SiGe, Si, 및 Ge 중 하나를 포함할 수 있고, 제 1 반도체 층들(102)은 SiGe, Si, 및 Ge 중 다른 하나를 포함할 수 있다.
희생층들(101) 및 제 1 반도체 층들(102)은 기판(100)을 시드 층(seed layer)으로 하는 에피택셜 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 예를 들어, 에피택셜 성장 공정은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy; MBE) 공정 일 수 있다. 희생층들(101) 및 제 1 반도체 층들(102)은 동일 챔버에서 연속적으로 형성될 수 있다. 희생층들(101) 및 제 1 반도체 층들(102)은 기판(100) 상에 선택적으로 성장(selective epitaxial growth)되지 않고, 기판(100)의 전면에 컨포멀(conformal)하게 성장될 수 있다. 희생층들(101) 및 제 1 반도체 층들(102)은 실질적으로 동일한 두께로 형성될 수 있으나, 이에 한정되지 않는다.
도 2, 도 5a 내지 도 5c를 참조하면, 교대로 적층된 희생층들(101)과 반도체 층들(102) 상에 패터닝 공정이 수행될 수 있다. 그 결과, 제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3)에 각각 대응하는 제 1 예비 채널 영역(PCH1) 내지 제 3 예비 채널 영역(PCH3)이 형성될 수 있다. 제 1 예비 채널 영역(PCH1) 내지 제 3 예비 채널 영역(PCH3)을 형성하기 위한 패터닝 공정은 마스크 패턴(미도시)을 이용한 이방성 건식 식각 공정을 포함할 수 있다. 희생층들(101) 및 제 1 반도체 층들(102)을 식각한 결과, 예비 희생 패턴들(103) 및 제 1 반도체 패턴들(104)이 각각 형성될 수 있다. 제 1 예비 채널 영역(PCH1)과 제 2 예비 채널 영역(PCH2)은 제 1 방향(D1)으로 제 1 폭(W1)을 갖도록 형성될 수 있다. 제 3 예비 채널 영역(PCH3)은 제 1 방향(D1)으로 제 2 폭(W2) 갖도록 형성될 수 있다. 제 1 폭(W1)은 제 2 폭(W2)보다 클 수 있다. 예를 들어, 제 1 폭(W1)은 제 2 폭(W2)의 약 1.4배 내지 10배일 수 있다.
패터닝 공정의 수행 후, 제 1 예비 채널 영역(PCH1) 내지 제 3 예비 채널 영역(PCH3) 상에 각각 캐핑 절연막들(121)이 형성될 수 있다. 예를 들어, 캐핑 절연막들(121)은 열산화 공정으로 형성될 수 있다. 예를 들어, 캐핑 절연막(121)은 실리콘 산화막 또는 실리콘-게르마늄 산화막을 포함할 수 있다. 그러나, 이에 한정되지 않으며, 캐핑 절연막들(121)은 증착 공정으로 형성될 수도 있다.
도 2, 도 6a 내지 도 6c를 참조하면, 더미 게이트들(131)이 형성될 수 있다. 더미 게이트들(131)은 제 1 방향(D1)으로 연장되는 라인 또는 바(bar) 형상일 수 있다. 더미 게이트들(131) 상에 게이트 마스크 패턴들(135)이 형성될 수 있다. 더미 게이트들(131) 및 게이트 마스크 패턴들(135)을 형성하는 것은 기판(100) 상에 더미 게이트막 및 게이트 마스크막을 순차적으로 형성하고, 이들을 순차적으로 패터닝하는 것을 포함할 수 있다. 더미 게이트막은 폴리 실리콘을 포함할 수 있다. 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 더미 게이트막 및 게이트 마스크막을 패터닝하는 공정 시, 캐핑 절연막들(121)의 일부도 함께 식각될 수 있다.
더미 게이트들(131)의 측벽 상에 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 게이트 스페이서들(GS)은 화학 기상 증착 또는 원자층 증착(Atomic Layer Deposition; ALD)과 같은 증착 공정으로 스페이서층을 형성한 후, 이방성 식각 공정을 수행하여 형성될 수 있다.
게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)을 식각 마스크로 하여 제 1 예비 채널 영역(PCH1) 내지 제 3 예비 채널 영역(PCH3)이 식각될 수 있다. 제 1 예비 채널 영역(PCH1) 내지 제 3 예비 채널 영역(PCH3)을 식각한 결과 제 1 채널 영역(CH1) 내지 제 3 채널 영역(CH3)이 형성될 수 있다. 좀 더 상세하게 설명하면, 제 1 예비 채널 영역(PCH1)의 예비 희생 패턴들(103) 및 제 1 반도체 패턴들(104)을 식각한 결과, 희생 패턴들(105) 및 제 1 시트들(NS1)이 형성될 수 있다. 유사하게, 제 2 예비 채널 영역(PCH2)의 예비 희생 패턴들(103) 및 제 1 반도체 패턴들(104)을 식각한 결과, 희생 패턴들(105) 및 제 1 시트들(NS2)이 형성될 수 있다. 유사하게, 제 3 예비 채널 영역(PCH3)의 예비 희생 패턴들(103) 및 제 1 반도체 패턴들(104)을 식각한 결과, 희생 패턴들(105) 및 제 3 시트들(NS3)이 형성될 수 있다.
도면에 도시된 바와 같이, 제 1 시트들(NS1) 및 제 2 시트들(NS2)은 제 1 방향(D1)으로 제 1 폭(W1)을 가질 수 있으며, 제 3 시트들(NS3)은 제 1 방향(D1)으로 제 2 폭(W2)을 가질 수 있다. 제 1 폭(W1)은 제 2 폭(W2)모다 클 수 있다. 예를 들어, 제 1 폭(W1)은 제 2 폭(W2)의 약 1.4배 내지 10배일 수 있으나, 이에 한정되지 않는다.
희생 패턴들(105)의 양 측벽의 일부가 제거되어 리세스 영역들(RS)이 형성될 수 있다. 리세스 영역들(RS)을 형성하는 것은 희생 패턴들(105)에 대하여 식각 선택성 있는 식각 소스를 이용하여 수행될 수 있다. 예를 들어, 제 1 시트들(NS1) 내지 제 3 시트들(NS3)이 Si를 포함하고, 희생 패턴들(105)이 SiGe를 포함하는 경우, 리세스 영역들(RS)을 형성하는 것은 과초산(peracetic acid)을 포함하는 식각액을 이용하여 수행될 수 있다.
리세스 영역들(RS) 각각에 배리어 절연 패턴들(BI)이 형성될 수 있다. 배리어 절연 패턴들(BI)은 서로 인접한 두 개의 제 1 시트들(NS1), 서로 인접한 제 1 시트(NS1)와 기판(100), 또는 서로 인접한 제 1 시트(NS1)와 게이트 스페이서(GS)를 사이에 두고 서로 이격될 수 있다. 이는 제 2 시트들(NS2)과 제 3 시트들(NS3)에도 동일하게 적용된다. 배리어 절연 패턴들(BI)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 배리어 절연 패턴들(BI)을 형성하는 것은 리세스 영역들(RS)이 형성된 결과물 상에 절연막을 콘포멀하게 형성한 후, 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 2, 도 7a 내지 도 7c를 참조하면, 더미 게이트들(131) 각각의 양 측에 소스/드레인 영역(SD)들이 형성될 수 있다. 상기 소스/드레인 영역(SD)들은 각각 그 아래의 기판(100)을 시드 층으로 하는 선택적 에피택셜 공정에 의하여 형성될 수 있다. 예를 들어, 제 1 트랜지스터(TR1)를 형성하기 위한 소스/드레인 영역(SD)들은 제 1 채널 영역(CH1)에 인장성 스트레인을 제공하는 물질을 포함할 수 있고, 제 2 트랜지스터(TR2)를 형성하기 위한 소스/드레인 영역(SD)들은 제 2 채널 영역(CH2)에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 예를 들어, 소스/드레인 영역(SD)들은 Si보다 격자 상수가 작은 SiC층, 또는 상기 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 반면, 제 3 트랜지스터(TR3)를 형성하기 위한 소스/드레인 영역(SD)들은 제 3 채널 영역(CH3)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 예를 들어, 소스/드레인 영역(SD)들은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다.
도 2, 도 8a 내지 도 8c를 참조하면, 층간 절연막(123)이 형성될 수 있다. 그리고, 더미 게이트들(도 7a 내지 7c 참조, 131)의 상면들이 노출될 때까지 층간 절연막(123)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치 백 (etch back) 및/또는 CMP (chemical mechanical polishing) 공정을 포함할 수 있다. 층간 절연막(123)을 평탄화할 때, 게이트 마스크 패턴들(135)이 함께 제거될 수 있다. 예를 들어, 층간 절연막(123)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
평탄화 공정에 의하여 노출된 더미 게이트들(131)이 선택적으로 제거될 수 있다. 캐핑 절연막들(도 7a 내지 7c 참조, 121)은 더미 게이트들(131)의 제거와 동시에 또는 별개로 제거될 수 있다. 더미 게이트들(131)의 제거에 의하여 제 1 예비 채널 영역(도 7a 내지 7c 참조, PCH1) 내지 제 3 예비 채널 영역(도 7a 내지 7c 참조, PCH3)의 상면 노출될 수 있다.
제 1 예비 채널 영역(PCH1) 내지 제 3 예비 채널 영역(PCH3)으로부터 희생 패턴들(도 7a 내지 7c 참조, 105)이 선택적으로 제거될 수 있다. 예를 들어, 희생 패턴들(105)이 SiGe을 포함하고, 제 1 시트들(NS1) 내지 제 3 시트들(NS3)이 Si를 포함하는 경우, 선택적 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 식각액은 불산(HF) 수용액 및 순수(deionized water)을 더 포함할 수 있다. 이때, 소스/드레인 영역(SD)들은 배리어 절연 패턴(BI)에 의해 보호될 수 있다.
더미 게이트들(131) 및 희생 패턴들(105)을 제거함으로써, 제 1 트렌치(TC1) 내지 제 3 트렌치(TC3)가 형성될 수 있다. 제 1 트렌치(TC1)는 제 1 시트들(NS1), 게이트 스페이서(GS), 배리어 절연막(BI), 및 기판(100)에 의하여 정의된 영역일 수 있다. 제 2 트렌치(TC2)는 제 2 시트들(NS2), 게이트 스페이서(GS), 배리어 절연막(BI), 및 기판(100)에 의하여 정의된 영역일 수 있다. 유사하게, 제 3 트렌치(TC3)는 제 3 시트들(NS3), 게이트 스페이서(GS), 배리어 절연막(BI), 및 기판(100)에 의하여 정의된 영역일 수 있다. 즉, 제 1 트렌치(TC1)는 서로 인접한 두 개의 제 1 시트들(NS1) 사이의 공간, 그리고 제 1 시트들(NS1) 중 기판(100)과 가장 인접한 시트와 기판(100) 사이의 공간을 포함할 수 있다. 제 2 트렌치(TC2)는 서로 인접한 두 개의 제 2 시트들(NS2) 사이의 공간, 그리고 제 2 시트들(NS2) 중 기판(100)과 가장 인접한 시트와 기판(100) 사이의 공간을 포함할 수 있다. 유사하게, 제 3 트렌치(TC3)는 서로 인접한 두 개의 제 3 시트들(NS3) 사이의 공간, 그리고 제 3 시트들(NS3) 중 기판(100)과 가장 인접한 시트와 기판(100) 사이의 공간을 포함할 수 있다.
이후, 도 2a 내지 도 2c에 도시된 바와 같이, 제 1 트렌치(TC1) 내지 제 3 트렌치(TC3) 내에 게이트 절연막 및 게이트 전극이 형성될 수 있다. 예를 들어, 제 1 트렌치(TC1) 내에는 제 1 게이트 절연 패턴(GI1) 및 제 1 게이트 전극(GE1)이 형성되고, 제 2 트렌치(TC2) 내에는 제 2 게이트 절연 패턴(GI2) 및 제 2 게이트 전극(GE2)이 형성되고, 제 3 트렌치(TC3) 내에는 제 3 게이트 절연 패턴(GI3) 및 제 3 게이트 전극(GE3)이 형성될 수 있다. 제 1 트렌치(TC1) 내지 제 3 트렌치(TC3) 내에 게이트 절연막 및 게이트 도전막이 차례로 형성된 후, 평탄화 공정을 수행하여 제 1 트렌치(TC1) 내지 제 3 트렌치(TC3) 내에 게이트 절연 패턴 및 게이트 전극이 형성될 수 있다. 예를 들어, 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막 중 적어도 하나로 형성될 수 있다. 예를 들어, 게이트 도전막은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나로 형성될 수 있다. 제 1 게이트 전극(GE1)은 제 1 시트들(NS2) 중 노출된 부분을 둘러싸도록 형성될 수 있고, 제 2 게이트 전극(GE2)은 제 2 시트들(NS2) 중 노출된 부분을 둘러싸도록 형성될 수 있고, 제 3 게이트 전극(GE3)은 제 3 시트들(NS3) 중 노출된 부분을 둘러싸도록 형성될 수 있다.
게이트 절연 패턴들(GI1 내지 GI3), 그리고 제 1 게이트 전극(GE1) 내지 제 3 게이트 전극(GE3)의 상부가 리세스 될 수 있으며, 리세스된 영역에 캐핑 패턴들(GP)이 각각 형성될 수 있다. 예를 들어, 캐핑 패턴들(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 9는 도 1에 도시된 SRAM 셀의 다른 예를 보여주는 평면도이다. 도 10a는 도 9의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도이다. 도 10b는 도 9의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선에 따른 단면도이다. 도 10c는 도 9의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면도이다.
도 9, 및 도 10a 내지 도 10c를 참조하면, 기판(100) 상에 제 1 트랜지스터(TR1) 내지 제 6 트랜지스터(TR6)가 제공될 수 있다. 제 1 트랜지스터(TR1), 제 2 트랜지스터(TR2), 제 5 트랜지스터(TR5), 및 제 6 트랜지스터(TR6)는 NMOS 트랜지스터일 수 있으며, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 PMOS 트랜지스터일 수 있다. 앞서 도 2에서 설명된 실시 예와 마찬가지로, SRAM 셀의 특성상, 제 1 트랜지스터(TR1)는 제 6 트랜지스터(TR6)와 실질적으로 동일하고, 제 2 트랜지스터(TR2)는 제 5 트랜지스터(TR5)와 실질적으로 동일하고, 제 3 트랜지스터(TR3)는 제 4 트랜지스터(TR4)와 실질적으로 동일할 수 있다. 따라서, 제 4 트랜지스터(TR4) 내지 제 6 트랜지스터(TR6)에 대한 상세한 설명은 생략하기로 한다.
제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3) 각각은 제 1 방향(D1)으로 연장하도록 형성되는 게이트 구조체, 게이트 구조체의 양측에 형성된 소스/드레인 영역(SD)들, 및 소스/드레인 영역(SD)들을 서로 연결시키는 채널 영역(CH1 내지 CH3)을 포함할 수 있다.
제 1 채널 영역(CH1) 내지 제 3 채널 영역(CH3) 각각은 기판에 수직 방향으로 형성되는 복수의 시트들을 포함할 수 있다. 예를 들어, 제 1 채널 영역(CH1)은 제 1 시트들(NS1)을 포함할 수 있고, 제 2 채널 영역(CH2)은 제 2 시트들(NS2)을 포함할 수 있고, 제 3 채널 영역(CH3)은 제 3 시트들(NS3)을 포함할 수 있다. 서로 인접한 두 개의 제 1 시트들(NS1)은 서로 이격될 수 있으며, 제 1 시트들(NS1) 중 기판(100)에 가장 인접한 시트와 기판(100)은 서로 이격될 수 있다. 제 2 시트들(NS2)과 제 3 시트들(NS3)의 경우도 마찬가지이다. 제 1 시트들(NS1) 내지 제 3 시트들(NS3)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 제 1 시트들(NS1) 내지 제 3 시트들(NS3)은 Si, SiGe 및 Ge 중 적어도 하나를 포함할 수 있다.
제 1 시트들(NS1)을 통하여 제 1 트랜지스터(TR1)를 구성하는 소스/드레인 영역(SD)들이 서로 연결될 수 있다. 예를 들어, 제 1 트랜지스터(TR1)의 소스/드레인 영역(SD)들은 그 아래에 있는 기판(100)을 시드 층으로 하여 형성된 에피택셜 패턴들일 수 있다. 제 2 시트들(NS2)을 통하여 제 2 트랜지스터(TR2)를 구성하는 소스/드레인 영역(SD)들이 서로 연결될 수 있다. 예를 들어, 제 2 트랜지스터(TR2)의 소스/드레인 영역(SD)들은 그 아래에 있는 기판(100)을 시드 층으로 하여 형성된 에피택셜 패턴들일 수 있다. 제 3 시트들(NS3)을 통하여 제 3 트랜지스터(TR3)를 구성하는 소스/드레인 영역(SD)들이 서로 연결될 수 있다. 예를 들어, 제 3 트랜지스터(TR3)의 소스/드레인 영역(SD)들은 그 아래에 있는 기판(100)을 시드 층으로 하여 형성된 에피택셜 패턴들일 수 있다.
제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3)는 서로 다른 채널 폭을 가질 수 있다. 예를 들어, 도면에 도시된 바와 같이, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)는 제 1 활성 영역(AR1)을 일부 포함할 수 있다. 다만, 제 1 활성 영역(AR1) 중 제 1 트랜지스터(TR1)에 속한 부분과 제 2 트랜지스터(TR2)에 속한 부분의 폭은 서로 다를 수 있다. 결과적으로, 제 1 트랜지스터(TR1)는 제 1 방향(D1)으로 제 1 폭(W1)을 가질 수 있으며, 제 2 트랜지스터(TR2)는 제 1 방향(D1)으로 제 2 폭(W2)을 가질 수 있다. 제 1 폭(W1)은 제 2 폭(W2)보다 작을 수 있다. 예를 들어, 제 2 폭(W2)은 제 1 폭(W1)의 약 1.4배 내지 10배일 수 있으나, 이에 한정되지 않는다. 제 3 트랜지스터(TR3)는 제 2 활성 영역(AR2)을 일부 포함할 수 있으며, 제 1 방향(D1)으로 제 3 폭(W3)을 가질 수 있다. 예를 들어, 제 3 폭(W3)은 제 2 폭(W2)과 동일하거나 이보다 작을 수 있다.
본 발명의 실시 예에 따르면, SRAM 셀을 구성하는 각각의 트랜지스터는 복수의 시트들로 구성된 채널 영역을 포함할 수 있다. 다만, SRAM을 구성하는 각각의 트랜지스터는 그것이 패스 게이트 트랜지스터, 풀-업 트랜지스터, 또는 풀-다운 트랜지스터인지 여부에 따라 서로 다른 채널 폭을 가질 수 있다. 그 결과, SRAM 셀의 성능을 향상시킬 수 있으며, SRAM 셀이 차지하는 면적을 감소시킬 수 있다.
도 11a 내지 도 14a는 도 9의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도이다. 도 11b 내지 도 14b는 도 9의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선에 따른 단면도이다. 도 11c 내지 도 14c는 도 9의 Ⅴ-Ⅴ'선 및 Ⅵ-Ⅵ'선에 따른 단면도이다. 이하, 도 11a 내지 도 14c를 참조하여, 본 발명의 실시 예에 따른 SRAM 셀의 제조 방법이 설명된다.
도 9, 및 도 11a 내지 도 11c를 참조하면, 교대로 반복하여 형성된 복수의 희생층들과 복수의 제 1 반도체 층들에 대해 패터닝 공정이 실행될 수 있다. 그 결과, 제 1 예비 채널 영역들(PCH1) 내지 제 3 예비 채널 영역들(PCH3)이 형성될 수 있다. 제 1 예비 채널 영역들(PCH1) 내지 제 3 예비 채널 영역들(PCH3) 각각은 복수의 예비 패턴들(103) 및 복수의 제 1 반도체 패턴들(104)을 포함할 수 있다. 도면에서는 제 1 반도체 패턴들(104)이 3 회 적층되는 것으로 도시되었으나, 이에 한정되지 않는다. 이와 같은 패터닝 공정이 실행된 후, 제 1 예비 채널 영역들(PCH1) 내지 제 3 예비 채널 영역들(PCH3) 상에 캐핑 절연막들(121)이 형성될 수 있다.
도 9, 및 도 12a 내지 도 12c를 참조하면, 더미 게이트들(131)이 형성될 수 있다. 더미 게이트들(131)은 제 1 방향(D1)으로 연장되는 라인 또는 바(bar) 형상일 수 있다. 더미 게이트들(131) 상에 게이트 마스크 패턴들(135)이 형성될 수 있다. 더미 게이트들(131) 및 게이트 마스크 패턴들(135)을 형성하는 것은 기판(100) 상에 더미 게이트막 및 게이트 마스크막을 순차적으로 형성하고, 이들을 순차적으로 패터닝하는 것을 포함할 수 있다. 더미 게이트들(131)의 측벽 상에 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
게이트 마스크 패턴들(135) 및 게이트 스페이서들(GS)을 식각 마스크로 하여 제 1 예비 채널 영역(PCH1) 내지 제 3 예비 채널 영역(PCH3)이 식각한 결과 제 1 채널 영역(CH1) 내지 제 3 채널 영역(CH3)이 형성될 수 있다. 도면에 도시된 바와 같이, 제 1 시트들(NS1)은 제 1 방향(D1)으로 제 1 폭(W1)을 가질 수 있으며, 제 2 시트들(NS2)은 제 1 방향(D1)으로 제 2 폭(W2)을 가질 수 있으며, 제 3 시트들(NS3)은 제 1 방향(D1)으로 제 3 폭(W3)을 가질 수 있다. 제 1 폭(W1)은 제 2 폭(W2)보다 작을 수 있다. 예를 들어, 제 2 폭(W2)은 제 1 폭(W1)의 약 1.4배 내지 10배일 수 있다. 제 3 폭(W3)은 제 2 폭(W2)과 같거나 작을 수 있다.
희생 패턴들(105)의 양 측벽의 일부가 제거되어 리세스 영역들(RS)이 형성될 수 있다. 리세스 영역들(RS)을 형성하는 것은 희생 패턴들(105)에 대하여 식각 선택성 있는 식각 소스를 이용하여 수행될 수 있다. 리세스 영역들(RS) 각각에 배리어 절연 패턴들(BI)이 형성될 수 있다.
도 9, 및 도 13a 내지 도 13c를 참조하면, 더미 게이트들(131) 각각의 양 측에 소스/드레인 영역(SD)들이 형성될 수 있다. 상기 소스/드레인 영역(SD)들은 각각 그 아래의 기판(100)을 시드 층으로 하는 선택적 에피택셜 공정에 의하여 형성될 수 있다. 예를 들어, 제 1 트랜지스터(TR1)를 형성하기 위한 소스/드레인 영역(SD)들은 제 1 채널 영역(CH1)에 인장성 스트레인을 제공하는 물질을 포함할 수 있고, 제 2 트랜지스터(TR2)를 형성하기 위한 소스/드레인 영역(SD)들은 제 2 채널 영역(CH2)에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 예를 들어, 소스/드레인 영역(SD)들은 Si보다 격자 상수가 작은 SiC층, 또는 상기 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 반면, 제 3 트랜지스터(TR3)를 형성하기 위한 소스/드레인 영역(SD)들은 제 3 채널 영역(CH3)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 예를 들어, 소스/드레인 영역(SD)들은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다.
도 9, 도 14a 내지 도 14c를 참조하면, 기판(100) 상에 층간 절연막(123)이 형성될 수 있다. 그리고, 더미 게이트들(도 13a 내지 13c 참조, 131)의 상면들이 노출될 때까지 층간 절연막(123)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치 백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 층간 절연막(123)을 평탄화할 때, 게이트 마스크 패턴들(135)이 함께 제거될 수 있다. 예를 들어, 층간 절연막(123)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
평탄화 공정에 의하여 노출된 더미 게이트들(131)이 선택적으로 제거될 수 있다. 캐핑 절연막들(도 7a 내지 7c 참조, 121)은 더미 게이트들(131)의 제거와 동시에 또는 별개로 제거될 수 있다. 더미 게이트들(131)의 제거에 의하여 제 1 예비 채널 영역(도 13a 내지 13c 참조, PCH1) 내지 제 3 예비 채널 영역(도 13a 내지 13c 참조, PCH3)의 상면 노출될 수 있다.
제 1 예비 채널 영역(PCH1) 내지 제 3 예비 채널 영역(PCH3)으로부터 희생 패턴들(도 13a 내지 13c 참조, 105)이 선택적으로 제거될 수 있다. 예를 들어, 희생 패턴들(105)이 SiGe을 포함하고, 제 1 시트들(NS1) 내지 제 3 시트들(NS3)이 Si를 포함하는 경우, 선택적 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 식각액은 불산(HF) 수용액 및 순수(deionized water)을 더 포함할 수 있다. 이때, 소스/드레인 영역(SD)들은 배리어 절연 패턴(BI)에 의해 보호될 수 있다.
더미 게이트들(131) 및 희생 패턴들(105)을 제거함으로써, 제 1 트렌치(TC1) 내지 제 3 트렌치(TC3)가 형성될 수 있다. 제 1 트렌치(TC1)는 제 1 시트들(NS1), 게이트 스페이서(GS), 배리어 절연막(BI), 및 기판(100)에 의하여 정의된 영역일 수 있다. 제 2 트렌치(TC2)는 제 2 시트들(NS2), 게이트 스페이서(GS), 배리어 절연막(BI), 및 기판(100)에 의하여 정의된 영역일 수 있다. 유사하게, 제 3 트렌치(TC3)는 제 3 시트들(NS3), 게이트 스페이서(GS), 배리어 절연막(BI), 및 기판(100)에 의하여 정의된 영역일 수 있다. 즉, 제 1 트렌치(TC1)는 서로 인접한 두 개의 제 1 시트들(NS1) 사이의 공간, 그리고 제 1 시트들(NS1) 중 기판(100)과 가장 인접한 시트와 기판(100) 사이의 공간을 포함할 수 있다. 제 2 트렌치(TC2)는 서로 인접한 두 개의 제 2 시트들(NS2) 사이의 공간, 그리고 제 2 시트들(NS2) 중 기판(100)과 가장 인접한 시트와 기판(100) 사이의 공간을 포함할 수 있다. 유사하게, 제 3 트렌치(TC3)는 서로 인접한 두 개의 제 3 시트들(NS3) 사이의 공간, 그리고 제 3 시트들(NS3) 중 기판(100)과 가장 인접한 시트와 기판(100) 사이의 공간을 포함할 수 있다.
이후, 도 10a 내지 도 10c에 도시된 바와 같이, 제 1 트렌치(TC1) 내지 제 3 트렌치(TC3) 내에 게이트 절연막 및 게이트 전극이 형성될 수 있다. 예를 들어, 제 1 트렌치(TC1) 내에는 제 1 게이트 절연 패턴(GI1) 및 제 1 게이트 전극(GE1)이 형성되고, 제 2 트렌치(TC2) 내에는 제 2 게이트 절연 패턴(GI2) 및 제 2 게이트 전극(GE2)이 형성되고, 제 3 트렌치(TC3) 내에는 제 3 게이트 절연 패턴(GI3) 및 제 3 게이트 전극(GE3)이 형성될 수 있다. 제 1 트렌치(TC1) 내지 제 3 트렌치(TC3) 내에 게이트 절연막 및 게이트 도전막이 차례로 형성된 후, 평탄화 공정을 수행하여 제 1 트렌치(TC1) 내지 제 3 트렌치(TC3) 내에 게이트 절연 패턴 및 게이트 전극이 형성될 수 있다. 제 1 게이트 전극(GE1)은 제 1 시트들(NS2) 중 노출된 부분을 둘러싸도록 형성될 수 있고, 제 2 게이트 전극(GE2)은 제 2 시트들(NS2) 중 출된 부분을 둘러싸도록 형성될 수 있고, 제 3 게이트 전극(GE3)은 제 3 시트들(NS3) 중 노출된 부분을 둘러싸도록 형성될 수 있다.
게이트 절연 패턴들(GI1 내지 GI3), 그리고 제 1 게이트 전극(GE1) 내지 제 3 게이트 전극(GE3)의 상부가 리세스 될 수 있으며, 리세스된 영역에 캐핑 패턴들(GP)이 각각 형성될 수 있다.
이상 본 발명의 실시 예에 따른 SRAM 셀을 제조하는 방법이 예시적으로 설명되었다. 그러나 SRAM 셀을 제조하는 방법은 이에 한정되는 것은 아니며, 복수의 시트들로 구성된 게이트-올-어라운드 타입의 채널 영역을 형성하기 위한 다양한 제조 방법이 사용될 수 있다. 이러한 다양한 제조 방법에 의해 제조된 SRAM 셀에 의하면, 트랜지스터의 종류에 따라 채널을 구성하는 시트들의 폭을 서로 달리할 수 있다. 그 결과, SRAM 셀의 성능을 향상시키고, SRAM 셀이 차지하는 면적을 줄일 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 기판
101: 희생층
102: 반도체 층
103: 예비 희생 패턴
104: 예비 반도체 패턴
105: 희생 패턴
121: 캐핑 절연막
123: 층간 절연막
131: 더미 게이트
135: 마스크 패턴

Claims (20)

  1. 제 1 NMOS 영역, PMOS 영역 및 제 2 NMOS 영역을 포함하는 기판;
    상기 제 1 NMOS 영역 상에 제 1 방향으로 연장하도록 배치되는 제 1 게이트 구조체, 상기 제 1 게이트 구조체의 양측의 상기 제 1 NMOS 영역 상에 형성되는 제 1 소스/드레인 영역들, 그리고 상기 제 1 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 1 폭을 갖는 제 1 복수의 시트들을 포함하는 제 1 트랜지스터;
    상기 제 1 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 2 게이트 구조체, 상기 제 2 게이트 구조체의 양측의 상기 제 1 NMOS 영역 상에 형성되는 제 2 소스/드레인 영역들, 그리고 상기 제 2 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 1 폭을 갖는 제 2 복수의 시트들을 포함하는 제 2 트랜지스터; 그리고
    상기 PMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 3 게이트 구조체, 상기 제 3 게이트 구조체의 양측의 상기 PMOS 영역 상에 형성되는 제 3 소스/드레인 영역들, 그리고 상기 제 3 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 2 폭을 갖는 제 3 복수의 시트들을 포함하는 제 3 트랜지스터를 포함하되,
    상기 제 1 폭은 상기 제 2 폭보다 큰 SRAM 소자.
  2. 제 1 항에 있어서,
    상기 제 1 폭은 상기 제 2 폭의 1.4배 내지 10배인 SRAM 소자.
  3. 제 1 항에 있어서,
    상기 제 1 복수의 시트들, 상기 복수의 제 2 시트들, 및 상기 복수의 제 3 시트들은 상기 기판에 수직 방향으로 적층되는 SRAM 소자.
  4. 제 1 항에 있어서,
    상기 제 1 복수의 시트들 내지 상기 제 3 복수의 시트들 중 서로 동일한 레벨에 위치하는 시트들의 두께는 서로 동일한 SRAM 소자.
  5. 제 4 항에 있어서,
    상기 제 1 복수의 시트들 내지 상기 제 3 복수의 시트들 각각의 두께는 서로 동일한 SRAM 소자.
  6. 제 1 항에 있어서,
    상기 제 1 방향에 수직인 상기 제 2 방향으로, 상기 제 2 복수의 시트들의 길이 및 상기 제 3 복수의 시트들의 길이는 서로 동일한 SRAM 소자.
  7. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 NMOS 트랜지스터이고, 상기 제 3 트랜지스터는 PMOS 트랜지스터인 SRAM 소자.
  8. 제 1 항에 있어서,
    상기 PMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 4 게이트 구조체, 상기 제 4 게이트 구조체의 양측의 상기 PMOS 영역 상에 형성되는 제 4 소스/드레인 영역들, 그리고 상기 제 4 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 2 폭을 갖는 제 4 복수의 시트들을 포함하는 제 4 트랜지스터;
    상기 제 2 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 5 게이트 구조체, 상기 제 5 게이트 구조체의 양측의 상기 제 2 NMOS 영역 상에 형성되는 제 5 소스/드레인 영역들, 그리고 상기 제 5 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 1 폭을 갖는 제 5 복수의 시트들을 포함하는 제 5 트랜지스터; 그리고
    상기 제 2 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 6 게이트 구조체, 상기 제 6 게이트 구조체의 양측의 상기 제 2 NMOS 영역 상에 형성되는 제 6 소스/드레인 영역들, 그리고 상기 제 6 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 1 폭을 갖는 제 6 복수의 시트들을 포함하는 제 6 트랜지스터를 더 포함하는 SRAM 소자.
  9. 제 8 항에 있어서,
    상기 제 1 폭은 상기 제 2 폭의 1.4배 내지 10배인 SRAM 소자.
  10. 제 8 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 NMOS 트랜지스터이고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 PMOS 트랜지스터인 SRAM 소자.
  11. 제 1 NMOS 영역, PMOS 영역 및 제 2 NMOS 영역을 포함하는 기판;
    상기 제 1 NMOS 영역 상에 제 1 방향으로 연장하도록 배치되는 제 1 게이트 구조체, 상기 제 1 게이트 구조체의 양측의 상기 제 1 NMOS 영역 상에 형성되는 제 1 소스/드레인 영역들, 그리고 상기 제 1 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 1 폭을 갖는 제 1 복수의 시트들을 포함하는 제 1 트랜지스터;
    상기 제 1 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 2 게이트 구조체, 상기 제 2 게이트 구조체의 양측의 상기 제 1 NMOS 영역 상에 형성되는 제 2 소스/드레인 영역들, 그리고 상기 제 2 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 2 폭을 갖는 제 2 복수의 시트들을 포함하는 제 2 트랜지스터; 그리고
    상기 PMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 3 게이트 구조체, 상기 제 3 게이트 구조체의 양측의 상기 PMOS 영역 상에 형성되는 제 3 소스/드레인 영역들, 그리고 상기 제 3 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 제 3 폭을 갖는 제 3 복수의 시트들을 포함하는 제 3 트랜지스터를 포함하되,
    상기 제 2 폭은 상기 제 1 폭 및 상기 제 3 폭보다 큰 SRAM 소자.
  12. 제 11 항에 있어서,
    상기 제 2 폭은 상기 제 1 폭의 1.4배 내지 10배이거나, 또는 상기 제 3 폭의 1.4배 내지 10배인 SRAM 소자.
  13. 제 12 항에 있어서,
    상기 제 1 폭과 상기 제 3 폭은 동일한 SRAM 소자.
  14. 제 11 항에 있어서,
    상기 제 1 복수의 시트들, 상기 복수의 제 2 시트들, 및 상기 복수의 제 3 시트들은 상기 기판에 수직 방향으로 적층되는 SRAM 소자.
  15. 제 11 항에 있어서,
    상기 제 1 복수의 시트들 내지 상기 제 3 복수의 시트들 중 서로 동일한 레벨에 위치하는 시트들의 두께는 서로 동일한 SRAM 소자.
  16. 제 15 항에 있어서,
    상기 제 1 복수의 시트들 내지 상기 제 3 복수의 시트들 각각의 두께는 서로 동일한 SRAM 소자.
  17. 제 11 항에 있어서,
    상기 제 1 방향에 수직인 상기 제 2 방향으로, 상기 제 2 복수의 시트들의 길이 및 상기 제 3 복수의 시트들의 길이는 서로 동일한 SRAM 소자.
  18. 제 11 항에 있어서,
    상기 PMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 4 게이트 구조체, 상기 제 4 게이트 구조체의 양측의 상기 PMOS 영역 상에 형성되는 제 4 소스/드레인 영역들, 그리고 상기 제 4 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 3 폭을 갖는 제 4 복수의 시트들을 포함하는 제 4 트랜지스터;
    상기 제 2 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 5 게이트 구조체, 상기 제 5 게이트 구조체의 양측의 상기 제 2 NMOS 영역 상에 형성되는 제 5 소스/드레인 영역들, 그리고 상기 제 5 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 2 폭을 갖는 제 5 복수의 시트들을 포함하는 제 5 트랜지스터; 그리고
    상기 제 2 NMOS 영역 상에 상기 제 1 방향으로 연장하도록 배치되는 제 6 게이트 구조체, 상기 제 6 게이트 구조체의 양측의 상기 제 2 NMOS 영역 상에 형성되는 제 6 소스/드레인 영역들, 그리고 상기 제 6 소스/드레인 영역들을 서로 연결하고 상기 제 1 방향으로 상기 제 1 폭을 갖는 제 6 복수의 시트들을 포함하는 제 6 트랜지스터를 더 포함하는 SRAM 소자.
  19. 제 18 항에 있어서,
    상기 제 2 폭은 상기 제 1 폭의 1.4배 내지 10배이거나, 또는 상기 제 3 폭의 1.4배 내지 10배인 SRAM 소자.
  20. 제 18 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 NMOS 트랜지스터이고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 PMOS 트랜지스터인 SRAM 소자.
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