CN107039444B - 静态随机存取存储器装置 - Google Patents

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Abstract

一种静态随机存取存储器装置包括第一晶体管、第二晶体管及第三晶体管，所述第一晶体管、第二晶体管及第三晶体管分别用作通门晶体管、下拉晶体管及上拉晶体管。每一晶体管的沟道区可包括垂直堆叠在衬底上的多个半导体片材。用作第一晶体管的沟道区及第二晶体管的沟道区的半导体片材可具有比用作第三晶体管的沟道区的半导体片材大的宽度。

Description

静态随机存取存储器装置
相关申请的交叉参考
本案主张在2016年1月4日在韩国知识产权局提出申请的韩国专利申请第10-2016-0000491号的优先权，所述韩国专利申请的公开内容全文并入本案供参考。
技术领域
本发明涉及半导体装置，且具体来说，涉及包括用作沟道区的多个片材的静态随机存取存储器(SRAM)装置。所述沟道区具有依赖于晶体管类型的宽度。
背景技术
一般来说，静态随机存取存储器装置包括两个通门晶体管(pass-gatetransistor)、两个下拉晶体管(pull-down transistor)、以及两个上拉晶体管(pull-uptransistor)。尽管这些晶体管可包含在同一静态随机存取存储器装置中，但对于这些晶体管的技术要求可不相同。举例来说，由于操作上拉晶体管所需的驱动电流量小于通门晶体管及下拉晶体管所需的驱动电流量，因此上拉晶体管的沟道区不需要具有与其他晶体管的沟道区相同的结构或大小。此外，当上拉晶体管被制作为具有与其他晶体管相同的沟道区时，会导致静态随机存取存储器装置遭受泄漏电流的增加以及存储单元单位占用面积的不必要增加。
发明内容
本发明概念的某些实施例提供一种包括多个半导体片材的静态随机存取存储器装置，所述多个半导体片材用作晶体管的沟道区且具有依赖于晶体管类型的宽度。
根据本发明概念的某些实施例，一种静态随机存取存储器装置可包括：衬底，包括第一NMOS区、PMOS区及第二NMOS区；第一晶体管，包括在所述第一NMOS区上在第一方向上延伸的第一栅极结构、在所述第一NMOS区中位于所述第一栅极结构的相对侧上的第一源极区/漏极区以及将所述第一源极区/漏极区彼此连接且在所述第一方向上具有第一宽度的第一多个半导体片材；第二晶体管，包括在所述第一NMOS区上在所述第一方向上延伸的第二栅极结构、在所述第一NMOS区中位于所述第二栅极结构的相对侧上的第二源极区/漏极区以及将所述第二源极区/漏极区彼此连接且在所述第一方向上具有所述第一宽度的第二多个半导体片材；以及第三晶体管，包括在所述PMOS区上在所述第一方向上延伸的第三栅极结构、在所述PMOS区中位于所述第三栅极结构的相对侧上的第三源极区/漏极区以及将所述第三源极区/漏极区彼此连接且在所述第一方向上具有第二宽度的第三多个半导体片材。所述第一宽度可大于所述第二宽度。
根据本发明概念的某些实施例，一种静态随机存取存储器装置可包括：衬底，包括第一NMOS区、PMOS区及第二NMOS区；第一晶体管，包括在所述第一NMOS区上在第一方向上延伸的第一栅极结构、在所述第一NMOS区中位于所述第一栅极结构的相对侧上的第一源极区/漏极区以及将所述第一源极区/漏极区彼此连接且在所述第一方向上具有第一宽度的第一多个半导体片材；第二晶体管，包括在所述第一NMOS区上在所述第一方向上延伸的第二栅极结构、在所述第一NMOS区中位于所述第二栅极结构的相对侧上的第二源极区/漏极区以及将所述第二源极区/漏极区彼此连接且在所述第一方向上具有第二宽度的第二多个半导体片材；以及第三晶体管，包括在所述PMOS区上在所述第一方向上延伸的第三栅极结构、在所述PMOS区中位于所述第三栅极结构的相对侧上的第三源极区/漏极区以及将所述第三源极区/漏极区彼此连接且在所述第一方向上具有第三宽度的第三多个半导体片材。所述第二宽度可大于所述第一宽度及所述第三宽度。
附图说明
结合附图阅读以下简要说明将会更清楚地理解示例性实施例。所述附图代表本文中所阐述的非限制性示例性实施例。
图1是根据本发明概念某些实施例的静态随机存取存储单元的等效电路图。
图2是说明图1所示的静态随机存取存储单元的实例的平面图。
图3A是沿图2所示的线I-I'及线II-II'截取的截面图。
图3B是沿图2所示的线Ⅲ-Ⅲ'及线Ⅳ-Ⅳ'截取的截面图。
图3C是沿图2所示的线Ⅴ-Ⅴ'及线Ⅵ-Ⅵ'截取的截面图。
图4A至图8A是沿图2所示的线I-I'及线II-II'截取的截面图。
图4B至图8B是沿图2所示的线Ⅲ-Ⅲ'及线Ⅳ-Ⅳ'截取的截面图。
图4C至图8C是沿图2所示的线Ⅴ-Ⅴ'及线Ⅵ-Ⅵ'截取的截面图。
图9是说明图1所示的静态随机存取存储单元的另一实例的平面图。
图10A是沿图9所示的线I-I'及线II-II'截取的截面图。
图10B是沿图9所示的线Ⅲ-Ⅲ'及线Ⅳ-Ⅳ'截取的截面图。
图10C是沿图9所示的线Ⅴ-Ⅴ'及线Ⅵ-Ⅵ'截取的截面图。
图11A至图14A是沿图9所示的线I-I'及线II-II'截取的截面图。
图11B至图14B是沿图9所示的线Ⅲ-Ⅲ'及线Ⅳ-Ⅳ'截取的截面图。
图11C至图14C是沿图9所示的线Ⅴ-Ⅴ'及线Ⅵ-Ⅵ'截取的截面图。
附图标记说明
100：衬底；101：牺牲层；102：半导体层/第一半导体层；103：初步牺牲图案；104：第一半导体图案；105：牺牲图案；121：顶盖绝缘层；123：层间绝缘层；131：虚拟栅极；102：栅极掩模图案；AR1：第一有源区；AR2：第二有源区；AR3：第三有源区；AR4：第四有源区；BI：障壁绝缘图案；BL1：第一位线；BL2：第二位线；CG1：第一栅极触点；CH1：第一沟道区；CH2：第二沟道区；CH3：第三沟道区；CM1：第一金属触点；CM2：第二金属触点；CM3：第三金属触点；CM4：第四金属触点；CM5：第五金属触点；CM6：第六金属触点；CM7：第七金属触点；CM8：第八金属触点；D1：第一方向；G1：第一栅极结构；G2：第二栅极结构；G3：第三栅极结构；G4：第四栅极结构；GE1：第一栅极电极；GE2：第二栅极电极；GI1：第一栅极绝缘图案；GI2：第二栅极绝缘图案；GI3：第三栅极绝缘图案；GP：栅极顶盖图案/顶盖图案；GS：栅极间隔物；N1：第一节点；N2：第二节点；NR1：第一NMOS区；NR2：第二NMOS区；NS1：第一片材；NS2：第二片材；NS3：第三片材；Path1、Path2：路径；PCH1：第一初步沟道区；PCH2：第二初步沟道区；PCH3：第三初步沟道区；PD1：第一下拉晶体管；PD2：第二下拉晶体管；PG1：第一通门晶体管；PG2：第二通门晶体管；PR：PMOS区；PU1：第一上拉晶体管；PU2：第二上拉晶体管；RS：凹槽区；SD：源极区/漏极区；TC1：第一沟槽；TC2：第二沟槽；TC3：第三沟槽；TR1：第一晶体管；TR2：第二晶体管；TR3：第三晶体管；TR4：第四晶体管；TR5：第五晶体管；TR6：第六晶体管；VDD：电源电压；VSS：接地电压；W1：第一宽度；W2：第二宽度；W3：第三宽度；WL：字线；Ⅰ、Ⅰ'、Ⅱ、Ⅱ'、Ⅲ、Ⅲ'、Ⅳ、Ⅳ'、Ⅴ、Ⅴ'、Ⅵ、Ⅵ'：线。
具体实施方式
以下，将更充分地阐述本发明概念的示例性实施例，以使所属领域中的技术人员能容易地领会本发明概念。
图1是根据本发明概念某些实施例的静态随机存取存储单元的等效电路图。参照图1，根据本发明概念某些实施例的静态随机存取存储单元可包括第一上拉晶体管PU1、第二上拉晶体管PU2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一通门晶体管PG1、及第二通门晶体管PG2。举例来说，第一上拉晶体管PU1及第二上拉晶体管PU2可为PMOS晶体管。相比之下，第一下拉晶体管PD1与第二下拉晶体管PD2以及第一通门晶体管PG1与第二通门晶体管PG2可为NMOS晶体管。
可将第一电压(例如，电源电压VDD)供应至第一上拉晶体管PU1的第一端子，且第一上拉晶体管PU1的第二端子可被连接至第一节点N1。第一下拉晶体管PD1的第一端子可被连接至第一节点N1，且可将第二电压(例如，接地电压VSS)供应至第一下拉晶体管PD1的第二端子。第一通门晶体管PG1的第一端子可被连接至第一位线BL1，且第一通门晶体管PG1的第二端子可被连接至第一节点N1。
第一上拉晶体管PU1的栅极端子(gate terminal)及第一下拉晶体管PD1的栅极端子可电连接至第二节点N2。因此，第一上拉晶体管PU1及第一下拉晶体管PD1可形成第一逆变器(inverter)。第二节点N2可为第一逆变器的输入端子，且第一节点N1可为第一逆变器的输出端子。
可将第一电压(例如，电源电压VDD)供应至第二上拉晶体管PU2的第一端子，且第二上拉晶体管PU2的第二端子可被连接至第二节点N2。第二下拉晶体管PD2的第一端子可被连接至第二节点N2，且可将第二电压(例如，接地电压VSS)供应至第二下拉晶体管PD2的第二端子。第二通门晶体管PG2的第一端子可被连接至第二位线BL2，且第二通门晶体管PG2的第二端子可被连接至第二节点N2。举例来说，第二位线BL2可用作第一位线BL1的互补位线。
第二上拉晶体管PU2的栅极端子及第二下拉晶体管PD2的栅极端子可电连接至第一节点N1。因此，第二上拉晶体管PU2及第二下拉晶体管PD2可形成第二逆变器。第一节点N1可为第二逆变器的输入端子，且第二节点N2可为第二逆变器的输出端子。
第一逆变器及第二逆变器可被配置成用作锁存器(latch)。举例来说，在写入操作中，当通过字线WL输入的信号使第一通门晶体管PG1及/或第二通门晶体管PG2开通(turned-on)时，通过位线BL1及/或位线BL2输入的信号可被储存在由第一逆变器及第二逆变器形成的锁存器中。相似地，在读取操作中，当通过字线WL输入的信号使第一通门晶体管PG1及/或第二通门晶体管PG2开通时，储存在所述锁存器中的信号可通过位线BL1及/或位线BL2输出。
根据本发明概念的某些实施例，静态随机存取存储单元的晶体管可被形成为具有至少两个不同的沟道宽度，且这可使得实现高性能静态随机存取存储单元成为可能。举例来说，每一晶体管的两个源极区/漏极区可通过包括垂直堆叠在衬底上的多个片材的多堆叠片材型(multi-stack-sheet type)沟道区而彼此连接。当对包围所述片材的栅极电极施加栅极电压时，可在所述片材中形成沟道区以将所述源极区/漏极区彼此电连接。在某些实施例中，可基于设置有所述片材的晶体管的类型来确定沟道区的所述片材的宽度。
当在静态随机存取存储单元上执行写入操作或读取操作时，所述写入操作或读取操作是否得到恰当执行可受到NMOS晶体管的性能的影响。举例来说，为了从静态随机存取存储单元读出数据，可将电压施加至位线BL1及位线BL2两者。接着，可由连接至位线BL1及位线BL2的读放大器(sense amplifier)读出位线BL1及位线BL2中的电压变化，以判断储存在静态随机存取存储单元中的数据是处于状态“0”还是处于状态“1”。换句话说，可由位于电流放电路径“路径1”及“路径2”上的NMOS晶体管PG1、PD1、PG2、及PD2的电气特性来决定静态随机存取存储单元的性能。在静态随机存取存储单元的写入操作中可同样如此。
相比之下，上拉晶体管PU1及上拉晶体管PU2可以不需要具有与通门晶体管PG1及通门晶体管PG2以及下拉晶体管PD1及下拉晶体管PD2相同的高性能。也就是说，上拉晶体管PU1及上拉晶体管PU2可以不需要与其他晶体管一样多的驱动电流。这可意味着上拉晶体管PU1及上拉晶体管PU2的沟道区不需要被扩大至与通门晶体管PG1及通门晶体管PG2以及下拉晶体管PD1及下拉晶体管PD2的沟道区一样大。
如上所述，构成静态随机存取存储单元的所有晶体管可以不需要具有相同的电气特性，且因此，可对晶体管的沟道宽度进行调整来提高静态随机存取存储单元的运行特性。以下将更详细地阐述这种具有多个堆叠片材的静态随机存取存储单元。
图2是说明图1所示的静态随机存取存储单元的实例的平面图。图3A是沿图2所示的线I-I'及线II-II'截取的截面图。图3B是沿图2所示的线Ⅲ-Ⅲ'及线Ⅳ-Ⅳ'截取的截面图。图3C是沿图2所示的线Ⅴ-Ⅴ'及线Ⅵ-Ⅵ'截取的截面图。
参照图1及图2，静态随机存取存储器装置可包括：具有相同结构的两个通门晶体管TR1及TR6；具有相同结构的两个下拉晶体管TR2及TR5；以及具有相同结构的两个上拉晶体管TR3及TR4。举例来说，如图2所示，第一晶体管TR1与第六晶体管TR6可被设置为具有实质上相同的结构。相似地，第二晶体管TR2与第五晶体管TR5可被设置为具有实质上相同的结构，且第三晶体管TR3与第四晶体管TR4可被设置为具有实质上相同的结构。因此，为使说明简洁起见，将省略对第四晶体管TR4至第六晶体管TR6的详细说明。
参照图2及图3A至图3C，第一晶体管TR1至第六晶体管TR6可被设置在衬底100上。第一晶体管TR1、第二晶体管TR2、第五晶体管TR5及第六晶体管TR6可为NMOS晶体管，且第三晶体管TR3及第四晶体管TR4可为PMOS晶体管。由于静态随机存取存储单元包括如参照图1所阐述的具有两个耦合逆变器的锁存器结构，因此第一晶体管TR1可具有与第六晶体管TR6相似的结构。此外，第二晶体管TR2可具有与第五晶体管TR5相似的结构，且第三晶体管TR3也可具有与第四晶体管TR4相似的结构。
衬底100可包括第一NMOS区NR1、PMOS区PR及第二NMOS区NR2。第一晶体管TR1及第二晶体管TR2可设置在第一NMOS区NR1中。第三晶体管TR3及第四晶体管TR4可设置在PMOS区PR中。而且，第五晶体管TR5及第六晶体管TR6可设置在第二NMOS区NR2中。在某些实施例中，衬底100可为硅晶片、锗晶片、或绝缘体上覆硅(silicon-on-insulator，SOI)晶片中的一者。
第一晶体管TR1至第三晶体管TR3中的每一者可包括：在第一方向D1上延伸的栅极结构；形成在所述栅极结构的相对侧上的一对源极区/漏极区SD；以及将所述源极区/漏极区SD彼此连接的沟道区。举例来说，静态随机存取存储器装置可包括第一栅极结构G1、第二栅极结构G2、第三栅极结构G3及第四栅极结构G4，所述第一栅极结构G1、第二栅极结构G2、第三栅极结构G3及第四栅极结构G4中的每一者包括：栅极电极；位于所述栅极电极的侧表面及底表面上的栅极绝缘层；从所述栅极电极间隔开并将所述栅极绝缘层夹置在其之间的栅极间隔物GS；以及位于所述栅极电极及所述栅极绝缘层上的栅极顶盖图案GP。所述栅极绝缘层的及所述栅极电极的顶表面可接触所述栅极顶盖图案GP的底表面。
所述栅极电极中的每一者可由导电性金属氮化物或金属中的至少一者形成或可包含导电性金属氮化物或金属中的至少一者。举例来说，所述栅极电极中的每一者可由金属氮化物(例如，氮化钛(TiN)、氮化钨(WN)及氮化钽(TaN))或金属(例如，钛(Ti)、钨(W)及钽(Ta))中的至少一者形成或可包含金属氮化物(例如，氮化钛、氮化钨及氮化钽)或金属(例如，钛、钨及钽)中的至少一者。第一晶体管TR1至第三晶体管TR3可分别包括第一栅极电极GE1、第二栅极电极GE2、及第三栅极电极GE3。在某些实施例中，第一栅极电极GE1至第三栅极电极GE3可包括由相同的材料形成的各自层。
第一晶体管TR1至第三晶体管TR3可分别包括第一栅极绝缘图案GI1、第二栅极绝缘图案GI2、及第三栅极绝缘图案GI3。第一栅极绝缘图案GI1至第三栅极绝缘图案GI3中的每一者可由氧化硅层、氮化硅层、氮氧化硅层或高介电常数介电层(high-k dielectriclayer)中的至少一者形成或可包括氧化硅层、氮化硅层、氮氧化硅层或高介电常数介电层中的至少一者。所述高介电常数介电层可具有比氧化硅层的介电常数高的介电常数；举例来说，所述高介电常数介电层可包含氧化铪(hafnium oxide，HfO)、氧化铝(aluminumoxide，AlO)、及氧化钽(tantalum oxide，TaO)中的至少一者。栅极间隔物GS及栅极顶盖图案GP可由氧化硅层、氮化硅层或氮氧化硅层中的至少一者形成或可包括氧化硅层、氮化硅层或氮氧化硅层中的至少一者。
静态随机存取存储单元可包括由第一晶体管TR1及第二晶体管TR2共享的第一有源区AR1。第一有源区AR1可包括第一沟道区CH1及由第一沟道区CH1隔开的源极区/漏极区SD。第一有源区AR1还可包括第二沟道区CH2及由第二沟道区CH2隔开的源极区/漏极区SD。第一晶体管TR1及第二晶体管TR2中的每一者的源极区/漏极区SD可为外延图案(epitaxialpattern)，所述外延图案可利用衬底100作为籽晶层进行外延生长而成。此外，第一晶体管TR1及第二晶体管TR2中的每一者的源极区/漏极区SD可包含分别对第一沟道区CH1及第二沟道区CH2施加拉伸应变的材料。举例来说，第一晶体管TR1及第二晶体管TR2中的每一者的源极区/漏极区SD可包括晶格常数小于硅的晶格常数的碳化硅层(SiC layer)，或可包括晶格常数与衬底100的晶格常数相同的硅层。层间绝缘层123可设置在源极区/漏极区SD上。所述栅极结构可设置在层间绝缘层123中。层间绝缘层123可具有与栅极顶盖图案GP的顶表面实质上共面的顶表面。层间绝缘层123可由氧化硅层或氮氧化硅层形成或者可包括氧化硅层或氮氧化硅层。
静态随机存取存储单元可包括第二有源区AR2，所述第二有源区AR2被用作第三晶体管TR3的一部分。第二有源区AR2可包括第三沟道区CH3及由第三沟道区CH3隔开的源极区/漏极区SD。第三晶体管TR3中的每一者的源极区/漏极区SD可为外延图案，所述外延图案可利用衬底100作为籽晶层进行外延生长而成。第三晶体管TR3的源极区/漏极区SD可包含对第三沟道区CH3施加压缩应变的材料。举例来说，第三晶体管TR3的源极区/漏极区SD可包括晶格常数大于硅的晶格常数的锗硅层(SiGe layer)。层间绝缘层123可设置在源极区/漏极区SD上。所述栅极结构可设置在层间绝缘层123中。层间绝缘层123的顶表面可与栅极顶盖图案GP的顶表面实质上共面。层间绝缘层123可由氧化硅层或氮氧化硅层形成或者可包括氧化硅层或氮氧化硅层。
第一晶体管TR1至第三晶体管TR3可设置为具有不同的沟道宽度。如图2及图3A至图3C所示，第一晶体管TR1及第二晶体管TR2可设置为共享第一有源区AR1。在这种情形中，当在第一方向D1上测量时，第一晶体管TR1与第二晶体管TR2可具有相同的沟道宽度W1。第二有源区AR2可被用作第三晶体管TR3的一部分。在这种情形中，当在第一方向D1上测量时，第三晶体管TR3可具有沟道宽度W2。在某些实施例中，宽度W1可为宽度W2的约1.4倍至约10倍，但本发明概念并不仅限于此。
第一沟道区CH1至第三沟道区CH3中的每一者可包括多个片材，所述多个片材垂直堆叠在衬底100上且垂直地彼此间隔开。举例来说，第一沟道区CH1可包括三个第一片材NS1，第二沟道区CH2可包括三个第二片材NS2，且第三沟道区CH3可包括三个第三片材NS3。尽管每一沟道区被示出为具有三个片材，但本发明概念并不仅限于此。在某些实施例中，每一沟道的片材可具有实质上相同或相似的杂质浓度。
第一片材NS1至第三片材NS3可从衬底100的顶表面间隔开。第一片材NS1至第三片材NS3中的每一者可包括起源于同一半导体层且位于距衬底100相同的水平高度处的至少一个片材。举例来说，第一片材NS1至第三片材NS3中的最下方片材可位于距衬底100相同的水平高度处。第一片材NS1至第三片材NS3可由硅、锗硅或锗中的至少一者形成或可包含硅、锗硅或锗中的至少一者。第一片材NS1可设置成具有实质上相同的厚度，但本发明概念并不仅限于此。对于第二片材NS2及第三片材NS3来说，可同样如此。
第一栅极电极GE1可设置成包围或围绕第一片材NS1中的每一者且在第一方向D1上延伸。障壁绝缘图案BI可设置在源极区/漏极区SD与第一栅极电极GE1之间。障壁绝缘图案BI可通过第一片材NS1、第二片材NS2、或第三片材NS3而彼此间隔开。换句话说，第一晶体管TR1可为栅极环绕型场效应晶体管(gate-all-around type field effect transistor，GAA-type FET)，其中栅极电极被设置成围绕沟道区的外表面。相似地，第二沟道区CH2的及第三沟道区CH3的外表面可分别被第二栅极电极GE2及第三栅极电极GE3围绕，且因此，第二晶体管TR2及第三晶体管TR3也可为栅极环绕型场效应晶体管。在某些实施例中，第一栅极电极GE1至第三栅极电极GE3可设置成在第一方向D1上延伸。
进一步参照图1及图2，静态随机存取存储单元可进一步包括其他元件。举例来说，如图2所示，第一金属触点CM1可被连接至第一有源区AR1的端部部分。可对第一金属触点CM1施加接地电压VSS。此外，第二金属触点CM2可被连接至第一有源区AR1的相对的端部部分。第二金属触点CM2可被连接至第一位线BL1。第四金属触点CM4可被连接至第二有源区AR2的端部部分。可对第四金属触点CM4施加电源电压VDD。此外，第三金属触点CM3可设置成将第二有源区AR2连接至第一有源区AR1的位于第一晶体管TR1与第二晶体管TR2之间的部分。第一栅极触点CG1可设置在第一栅极电极GE1上。第一栅极触点CG1可被连接至字线WL。
第五金属触点CM5可被连接至第三有源区AR3的端部部分。可对第五金属触点CM5施加电源电压VDD。此外，第六金属触点CM6可设置成将第三有源区AR3连接至第四有源区AR4的位于第五晶体管TR5与第六晶体管TR6之间的部分。第七金属触点CM7可被连接至第四有源区AR4的端部部分。第七金属触点CM7可被连接至第二位线BL2。第八金属触点CM8可被连接至第四有源区AR4的相对的端部部分。可对第八金属触点CM8施加接地电压VSS。
根据本发明概念的某些实施例，可使用多个片材作为静态随机存取存储单元中的每一晶体管的沟道区。然而，静态随机存取存储单元的沟道区或片材的宽度可基于晶体管的类型来确定；举例来说，静态随机存取存储单元的通门晶体管、上拉晶体管、或下拉晶体管可具有不同的沟道宽度。这可使得提高静态随机存取存储单元的性能及/或减少静态随机存取存储单元的占用面积成为可能。
图4A至图8A是沿图2所示的线I-I'及线II-II'截取的截面图。图4B至图8B是沿图2所示的线Ⅲ-Ⅲ'及线Ⅳ-Ⅳ'截取的截面图。图4C至图8C是沿图2所示的线Ⅴ-Ⅴ'及线Ⅵ-Ⅵ'截取的截面图。以下，根据本发明概念的某些实施例，将参照图2及图4A至图8C阐述制作静态随机存取存储单元的方法。
参照图2及图4A至图4C，可在衬底100上交替且重复地形成多个牺牲层101及多个半导体层102。如图4A至图4C所示，三个半导体层102可堆叠在衬底100上，但本发明概念并不仅限于此。举例来说，半导体层102的堆叠数目可根据构成沟道区的片材的数目而改变。牺牲层101可包含相对于第一半导体层102具有蚀刻选择性的材料。举例来说，当在后续工艺中蚀刻牺牲层101时，可选择牺牲层101的及半导体层102的材料以选择性地移除牺牲层101并阻止第一半导体层102受到蚀刻。所述蚀刻选择性可被定量地表示为在给定的蚀刻工艺中，第一半导体层102的蚀刻速率相对于牺牲层101的蚀刻速率的比率。举例来说，牺牲层101可由相对于第一半导体层102具有1:10至1:200的蚀刻选择性的材料形成或可包含相对于第一半导体层102具有1:10至1:200的蚀刻选择性比例的材料。在某些实施例中，牺牲层101可由锗硅、硅或锗中的至少一者形成或可包含锗硅、硅或锗中的至少一者，且第一半导体层102可由锗硅、硅或锗中的至少一者形成或可包含锗硅、硅或锗中的至少一者，但第一半导体层102的材料可不同于牺牲层101的材料。
可利用衬底100作为籽晶层，通过外延生长工艺来形成牺牲层101及第一半导体层102。举例来说，所述外延生长工艺可包括化学气相沉积(chemical vapor deposition，CVD)工艺或分子束外延(molecular beam epitaxy，MBE)工艺。可在同一室中在原地形成牺牲层101及第一半导体层102。在某些实施例中，可在衬底100的整个顶表面上共形地形成牺牲层101及第一半导体层102。举例来说，牺牲层101及第一半导体层102可被形成为具有实质上相同的厚度，但本发明概念并不仅限于此。
参照图2及图5A至图5C，可在牺牲层101及半导体层102上执行图案化工艺。结果，可在第一晶体管TR1至第三晶体管TR3的区处形成第一初步沟道区PCH1、第二初步沟道区PCH2及第三初步沟道区PCH3。所述图案化工艺可包括各向异性干蚀刻(anisotropic dryetching)工艺，其中使用用于界定第一初步沟道区PCH1至第三初步沟道区PCH3的掩模图案(未示出)。作为所述蚀刻工艺的结果，可从牺牲层101及第一半导体层102形成初步牺牲图案103及第一半导体图案104。第一初步沟道区PCH1及第二初步沟道区PCH2可被形成为在第一方向上D1上具有第一宽度W1。第三初步沟道区PCH3可被形成为在第一方向D1上具有第二宽度W2。第一宽度W1可大于第二宽度W2。举例来说，第一宽度W1可为第二宽度W2的约1.4倍至约10倍。
在图案化工艺之后，可分别在第一初步沟道区PCH1至第三初步沟道区PCH3上形成顶盖绝缘层121。举例来说，可通过热氧化(thermal oxidation)工艺来形成顶盖绝缘层121。在某些实施例中，顶盖绝缘层121可由氧化硅层或氧化锗硅层(silicon-germaniumoxide layer)形成或可包括氧化硅层或氧化锗硅层。然而，本发明概念并不仅限于此；举例来说，可通过沉积工艺来形成顶盖绝缘层121。
参照图2及图6A至图6C，可形成虚拟栅极131。虚拟栅极131可为在第一方向D1上延伸的线形结构或条形结构。可在虚拟栅极131上形成栅极掩模图案135。形成虚拟栅极131及栅极掩模图案135可包括：在衬底100上依序形成虚拟栅极层及栅极掩模层；及将所述虚拟栅极层及所述栅极掩模层图案化。所述虚拟栅极层可由多晶硅层形成或可包括多晶硅层。所述栅极掩模层可由氮化硅层或氮氧化硅层形成或者可包括氮化硅层或氮氧化硅层。在某些实施例中，在所述虚拟栅极层及栅极掩模层的图案化工艺中，可局部地蚀刻顶盖绝缘层121。
可在虚拟栅极131的侧表面上形成栅极间隔物GS。栅极间隔物GS可由氧化硅层、氮化硅层或氮氧化硅层中的至少一者形成或可包括氧化硅层、氮化硅层或氮氧化硅层中的至少一者。形成栅极间隔物GS可包括：利用沉积工艺(例如，比如化学气相沉积或原子层沉积(Atomic Layer Deposition，ALD))来形成间隔物层；及在所述间隔物层上执行各向异性蚀刻工艺。
可利用栅极掩模图案135及栅极间隔物GS作为蚀刻掩模对第一初步沟道区PCH1至第三初步沟道区PCH3进行蚀刻。作为蚀刻第一初步沟道区PCH1至第三初步沟道区PCH3的结果，可形成第一沟道区CH1至第三沟道区CH3。举例来说，可对位于第一初步沟道区PCH1上的初步牺牲图案103及第一半导体图案104进行蚀刻以形成牺牲图案105及第一片材NS1。相似地，可对位于第二初步沟道区PCH2上的初步牺牲图案103及第一半导体图案104进行蚀刻以形成牺牲图案105及第二片材NS2。相似地，可对位于第三初步沟道区PCH3上的初步牺牲图案103及第一半导体图案104进行蚀刻以形成牺牲图案105及第三片材NS3。
如图6A至图6C所示，第一片材NS1及第二片材NS2可在第一方向D1上具有第一宽度W1，且第三片材NS3可在第一方向D1上具有第二宽度W2。第一宽度W1可大于第二宽度W2。举例来说，第一宽度W1可为第二宽度W2的约1.4倍至约10倍，但本发明概念并不仅限于此。
在某些实施例中，可通过横向地蚀刻牺牲图案105来形成凹槽区RS。可利用能够选择性地蚀刻牺牲图案105的刻蚀剂来形成凹槽区RS。举例来说，在其中第一片材NS1至第三片材NS3包含硅(Si)且牺牲图案105包含锗硅(SiGe)的情形中，可利用含有过乙酸(peracetic acid)的蚀刻溶液来形成凹槽区RS。
可分别在凹槽区RS中形成障壁绝缘图案BI。障壁绝缘图案BI可在第一片材NS1中的两个邻近的第一片材NS1之间、第一片材NS1与衬底100之间、或第一片材NS1与栅极间隔物GS之间垂直地彼此分隔开。对于第二片材NS2及第三片材NS3来说，可同样如此。障壁绝缘图案BI可由氧化硅层、氮化硅层或氮氧化硅层中的至少一者形成或可包括氧化硅层、氮化硅层或氮氧化硅层中的至少一者。形成障壁绝缘图案BI可包括：在具有凹槽区RS的所得结构上共形地形成绝缘层；及在所述绝缘层上执行各向异性蚀刻工艺。
参照图2及图7A至图7C，可在虚拟栅极131中的每一者的相对侧上形成源极区/漏极区SD。可利用衬底100作为籽晶层、通过选择性外延工艺来形成源极区/漏极区SD。举例来说，第一晶体管TR1的源极区/漏极区SD可由能够对第一沟道区CH1施加拉伸应变的材料形成或可包含能够对第一沟道区CH1施加拉伸应变的材料，且第二晶体管TR2的源极区/漏极区SD可由能够对第二沟道区CH2施加拉伸应变的材料形成或可包含能够对第二沟道区CH2施加拉伸应变的材料。举例来说，第一晶体管TR1及第二晶体管TR2的源极区/漏极区SD可包括晶格常数小于硅的晶格常数的碳化硅层，或可包括晶格常数与衬底100的晶格常数相同的硅层。相比之下，第三晶体管TR3的源极区/漏极区SD可由能够对第三沟道区CH3施加压缩应变的材料形成或可包含能够对第三沟道区CH3施加压缩应变的材料。举例来说，第三晶体管TR3的源极区/漏极区SD可包括晶格常数大于硅的晶格常数的锗硅层。
参照图2及图8A至图8C，可形成层间绝缘层123并可对层间绝缘层123进行平坦化以暴露出虚拟栅极131(例如，图7A至图7C所示)的顶表面。层间绝缘层123的平坦化工艺可包括回蚀(etch-back)工艺或化学机械抛光(chemical mechanical polishing，CMP)工艺中的至少一者。在层间绝缘层123的平坦化工艺期间，可移除栅极掩模图案135。在某些实施例中，层间绝缘层123可由氧化硅层或氮氧化硅层形成或可包括氧化硅层或氮氧化硅层。
可选择性地移除由所述平坦化工艺暴露出的虚拟栅极131。可通过移除虚拟栅极131的工艺或通过附加移除工艺来移除顶盖绝缘层121(例如，图7A至图7C所示)。作为移除虚拟栅极131的结果，可暴露出第一初步沟道区PCH1至第三初步沟道区PCH3的顶表面。
可从第一初步沟道区PCH1至第三初步沟道区PCH3选择性地移除牺牲图案105(例如，图7A至图7C所示)。举例来说，在其中牺牲图案105包含锗硅(SiGe)且第一片材NS1至第三片材NS3包含硅(Si)的情形中，可利用含有过乙酸的蚀刻溶液来执行选择性移除工艺。所述蚀刻溶液可进一步含有氢氟酸(hydrofluoric acid，HF)及去离子水。障壁绝缘图案BI可保护源极区/漏极区SD免受用于移除牺牲图案105的蚀刻溶液的影响。
可移除虚拟栅极131及牺牲图案105来形成第一沟槽TC1、第二沟槽TC2及第三沟槽TC3。第一沟槽TC1可为由第一片材NS1、栅极间隔物GS、障壁绝缘图案BI及衬底100界定的空区。第二沟槽TC2可为由第二片材NS2、栅极间隔物GS、障壁绝缘图案BI及衬底100界定的空区。相似地，第三沟槽TC3可为由第三片材NS3、栅极间隔物GS、障壁绝缘图案BI及衬底100界定的空区。换句话说，第一沟槽TC1可包括在衬底100与第一片材NS1中最邻近于衬底100的一个第一片材NS1之间以及在第一片材NS1中的其他第一片材NS1之间形成的空区。第二沟槽TC2可包括在衬底100与第二片材NS2中最邻近于衬底100的一个第二片材NS2之间以及在第二片材NS2中的其他第二片材NS2之间形成的空区。相似地，第三沟槽TC3可包括在衬底100与第三片材NS3中最邻近于衬底100的一个第三片材NS3之间以及在第三片材NS3中的其他第三片材NS3之间形成的空区。
此后，如图3A至图3C所示，可在第一沟槽TC1至第三沟槽TC3中的每一者中形成栅极绝缘层及栅极电极。举例来说，可在第一沟槽TC1中形成第一栅极绝缘图案GI1及第一栅极电极GE1，可在第二沟槽TC2中形成第二栅极绝缘图案GI2及第二栅极电极GE2，且可在第三沟槽TC3中形成第三栅极绝缘图案GI3及第三栅极电极GE3。若所述栅极绝缘层及所述栅极导电层的形成结束，则可执行平坦化工艺以在第一沟槽TC1至第三沟槽TC3中的每一者中形成所述栅极绝缘图案及所述栅极电极。在某些实施例中，所述栅极绝缘层可由氧化硅层、氮氧化硅层或高介电常数介电层中的至少一者形成或可包括氧化硅层、氮氧化硅层或高介电常数介电层中的至少一者，其中所述高介电常数介电层的介电常数高于所述氧化硅层的介电常数。举例来说，所述栅极导电层可由经掺杂的半导体、导电性金属氮化物或金属中的至少一者形成或可包括经掺杂的半导体、导电性金属氮化物或金属中的至少一者。第一栅极电极GE1可被形成为包围或围绕第一片材NS1的暴露出的部分，第二栅极电极GE2可被形成为包围或围绕第二片材NS2的暴露出的部分，且第三栅极电极GE3可被形成为包围或围绕第三片材NS3的暴露出的部分。
栅极绝缘图案GI1至栅极绝缘图案GI3的上部部分以及第一栅极电极GE1至第三栅极电极GE3的上部部分可局部地凹陷且可分别在凹槽区中形成顶盖图案GP。在某些实施例中，顶盖图案GP可由氧化硅层、氮化硅层或氮氧化硅层中的至少一者形成或可包括氧化硅层、氮化硅层或氮氧化硅层中的至少一者。
图9是说明图1所示的静态随机存取存储单元的另一实例的平面图。图10A是沿图9所示的线I-I'及线II-II'截取的截面图。图10B是沿图9所示的线Ⅲ-Ⅲ'及线Ⅳ-Ⅳ'截取的截面图。图10C是沿图9所示的线Ⅴ-Ⅴ'及线Ⅵ-Ⅵ'截取的截面图。
参照图9及图10A至图10C，第一晶体管TR1、第二晶体管TR2、第三晶体管TR3、第四晶体管TR4、第五晶体管TR5及第六晶体管TR6可设置在衬底100上。第一晶体管TR1、第二晶体管TR2、第五晶体管TR5及第六晶体管TR6可为NMOS晶体管，且第三晶体管TR3及第四晶体管TR4可为PMOS晶体管。与参照图2所阐述的以上实施例相似，由于静态随机存取存储单元的结构特征，第一晶体管TR1可具有与第六晶体管TR6实质上相同的结构，第二晶体管TR2可具有与第五晶体管TR5实质上相同的结构，且第三晶体管TR3可具有与第四晶体管TR4实质上相同的结构。因此，为使说明简洁起见，将省略对第四晶体管TR4至第六晶体管TR6的详细说明。
第一晶体管TR1至第三晶体管TR3中的每一者可包括在第一方向D1上延伸的栅极结构、形成在所述栅极结构的两侧的一对源极区/漏极区SD及将所述源极区/漏极区SD彼此连接的沟道区CH1、沟道区CH2或沟道区CH3。
第一沟道区CH1至第三沟道区CH3中的每一者可包括多个片材，所述多个片材垂直地彼此分隔开且堆叠在衬底100上。举例来说，第一沟道区CH1可包括第一片材NS1，第二沟道区CH2可包括第二片材NS2，且第三沟道区CH3可包括第三片材NS3。第一片材NS1可垂直地彼此分隔开，且第一片材NS1中的最下方的一个第一片材NS1可垂直地与衬底100分隔开。对于第二片材NS2及第三片材NS3来说，可同样如此。第一片材NS1至第三片材NS3可由相同的材料形成。举例来说，第一片材NS1至第三片材NS3可由硅、锗硅或锗中的至少一者形成或包含硅、锗硅或锗中的至少一者。
第一晶体管TR1的源极区/漏极区SD可通过第一片材NS1而彼此电连接。第一晶体管TR1的源极区/漏极区SD可为外延图案，所述外延图案可利用衬底100作为籽晶层进行外延生长而成。第二晶体管TR2的源极区/漏极区SD可通过第二片材NS2而彼此电连接。第二晶体管TR2的源极区/漏极区SD可为外延图案，所述外延图案可利用衬底100作为籽晶层进行外延生长而成。第三晶体管TR3的源极区/漏极区SD可通过第三片材NS3而彼此电连接。第三晶体管TR3的源极区/漏极区SD可为外延图案，所述外延图案可利用衬底100作为籽晶层进行外延生长而成。
第一晶体管TR1至第三晶体管TR3可设置成具有不同的沟道宽度。举例来说，第一有源区AR1可由第一晶体管TR1及第二晶体管TR2共享或可包含在第一晶体管TR1及第二晶体管TR2中。第一有源区AR1的分别包含在第一晶体管TR1及第二晶体管TR2中的两个部分之间可存在宽度差异。举例来说，当在第一方向D1上测量时，第一晶体管TR1可具有第一宽度W1且第二晶体管TR2可具有不同于第一宽度W1的第二宽度W2。在某些实施例中，第一宽度W1可小于第二宽度W2。举例来说，第二宽度W2可为第一宽度W1的约1.4倍至约10倍，但本发明概念并不仅限于此。第二有源区AR2的一部分可用作第三晶体管TR3的一部分，且第二有源区AR2可在第一方向D1上具有第三宽度W3。第三宽度W3可小于或相同于第二宽度W2。
根据本发明概念的某些实施例，可使用多个片材作为静态随机存取存储单元中的每一晶体管的沟道区。然而，静态随机存取存储单元的沟道区或所述片材的宽度可基于晶体管的类型来确定；举例来说，静态随机存取存储单元的通门晶体管、上拉晶体管、或下拉晶体管可具有不同的沟道宽度。这可使得提高静态随机存取存储单元的性能及减少静态随机存取存储单元的占用面积成为可能。
图11A至图14A是沿图9所示的线I-I'及线II-II'截取的截面图。图11B至图14B是沿图9所示的线Ⅲ-Ⅲ'及线Ⅳ-Ⅳ'截取的截面图。图11C至图14C是沿图9所示的线Ⅴ-Ⅴ'及线Ⅵ-Ⅵ'截取的截面图。以下，将参照图11A至图14C阐述根据本发明概念某些实施例的制作静态随机存取存储单元的方法。
参照图9及图11A至图11C，可在衬底100上交替且重复地形成多个牺牲层及多个第一半导体层，且接着，可在所得结构上执行图案化工艺。作为所述图案化工艺的结果，可在衬底100上形成第一初步沟道区PCH1至第三初步沟道区PCH3。第一初步沟道区PCH1至第三初步沟道区PCH3中的每一者可包括多个初步牺牲图案103及多个第一半导体图案104。尽管第一初步沟道区PCH1至第三初步沟道区PCH3中的每一者被示出为具有三个第一半导体图案104，但本发明概念并不仅限于此。当所述图案化工艺结束时，可在第一初步沟道区PCH1至第三初步沟道区PCH3上形成顶盖绝缘层121。
参照图9及图12A至图12C，可形成虚拟栅极131。虚拟栅极131可为在第一方向D1上延伸的线形结构或条形结构。可在虚拟栅极131上形成栅极掩模图案135。形成虚拟栅极131及栅极掩模图案135可包括：在衬底100上依序形成虚拟栅极层及栅极掩模层；及将所述虚拟栅极层及栅极掩模层图案化。可在虚拟栅极131的侧表面上形成栅极间隔物GS。栅极间隔物GS可由氧化硅层、氮化硅层或氮氧化硅层中的至少一者形成或可包括氧化硅层、氮化硅层或氮氧化硅层中的至少一者。
可利用栅极掩模图案135及栅极间隔物GS作为蚀刻掩模对第一初步沟道区PCH1至第三初步沟道区PCH3进行蚀刻来形成第一沟道区CH1至第三沟道区CH3。当在第一方向D1上测量时，如图12A至图12C所示，第一片材NS1可被形成为具有第一宽度W1，第二片材NS2可被形成为具有第二宽度W2，且第三片材NS3可被形成为具有第三宽度W3。在某些实施例中，第一宽度W1可小于第二宽度W2。举例来说，第二宽度W2可为第一宽度W1的约1.4倍至约10倍。第三宽度W3可实质上相等于或小于第二宽度W2。
可通过横向地蚀刻牺牲图案105来形成凹槽区RS。可利用能够选择性地蚀刻牺牲图案105的刻蚀剂来形成凹槽区RS。可分别在凹槽区RS中形成障壁绝缘图案BI。
参照图9及图13A至图13C，可在虚拟栅极131中的每一者的两侧形成源极区/漏极区SD。可利用衬底100作为籽晶层、通过选择性外延工艺来形成源极区/漏极区SD。举例来说，第一晶体管TR1的源极区/漏极区SD可由能够对第一沟道区CH1施加拉伸应变的材料形成或可包含能够对第一沟道区CH1施加拉伸应变的材料，且第二晶体管TR2的源极区/漏极区SD可由能够对第二沟道区CH2施加拉伸应变的材料形成或可包含能够对第二沟道区CH2施加拉伸应变的材料。举例来说，第一晶体管TR1及第二晶体管TR2的源极区/漏极区SD可包括晶格常数小于硅的晶格常数的碳化硅层，或可包括晶格常数与衬底100的晶格常数相同的硅层。相比之下，第三晶体管TR3的源极区/漏极区SD可由能够对第三沟道区CH3施加压缩应变的材料形成或可包含能够对第三沟道区CH3施加压缩应变的材料。举例来说，第三晶体管TR3的源极区/漏极区SD可包括晶格常数大于硅的晶格常数的锗硅层。
参照图9及图14A至图14C，可在衬底100上形成层间绝缘层123并可对层间绝缘层123进行平坦化以暴露出虚拟栅极131(例如，图13A至图13C所示)的顶表面。所述平坦化工艺可包括回蚀工艺或化学机械抛光工艺。在层间绝缘层123的平坦化工艺期间，可移除栅极掩模图案135。举例来说，层间绝缘层123可由氧化硅层或氮氧化硅层形成或可包括氧化硅层或氮氧化硅层。
可选择性地移除由所述平坦化工艺暴露出的虚拟栅极131。可通过移除虚拟栅极131的工艺或通过附加移除工艺来移除顶盖绝缘层121(例如，图13A至图13C所示)。作为移除虚拟栅极131的结果，可暴露出第一初步沟道区PCH1至第三初步沟道区PCH3(例如，图13A至图13C所示)的顶表面。
可从第一初步沟道区PCH1至第三初步沟道区PCH3选择性地移除牺牲图案105(例如，图13A至图13C所示)。举例来说，在其中牺牲图案105包含锗硅(SiGe)且第一片材NS1至第三片材NS3包含硅(Si)的情形中，可利用含有过乙酸的蚀刻溶液来执行选择性移除工艺。所述蚀刻溶液可进一步含有氢氟酸(HF)及去离子水。障壁绝缘图案BI可保护源极区/漏极区SD免受用于移除牺牲图案105的蚀刻溶液的影响。
可移除虚拟栅极131及牺牲图案105来形成第一沟槽TC1、第二沟槽TC2及第三沟槽TC3。第一沟槽TC1可为由第一片材NS1、栅极间隔物GS、障壁绝缘图案BI及衬底100界定的空区。第二沟槽TC2可为由第二片材NS2、栅极间隔物GS、障壁绝缘图案BI及衬底100界定的空区。相似地，第三沟槽TC3可为由第三片材NS3、栅极间隔物GS、障壁绝缘图案BI及衬底100界定的空区。换句话说，第一沟槽TC1可包括在衬底100与第一片材NS1中最邻近于衬底100的一个第一片材NS1之间以及在第一片材NS1中的其他第一片材NS1之间形成的空区。第二沟槽TC2可包括在衬底100与第二片材NS2中最邻近于衬底100的一个第二片材NS2之间以及在第二片材NS2中的其他第二片材NS2之间形成的空区。相似地，第三沟槽TC3可包括在衬底100与第三片材NS3中最邻近于衬底100的一个第三片材NS3之间以及在第三片材NS3中的其他第三片材NS3之间形成的空区。
此后，如图10A至图10C所示，可在第一沟槽TC1至第三沟槽TC3中的每一者中形成栅极绝缘层及栅极电极。举例来说，可在第一沟槽TC1中形成第一栅极绝缘图案GI1及第一栅极电极GE1，可在第二沟槽TC2中形成第二栅极绝缘图案GI2及第二栅极电极GE2，且可在第三沟槽TC3中形成第三栅极绝缘图案GI3及第三栅极电极GE3。若所述栅极绝缘层及所述栅极导电层的形成结束，则可执行平坦化工艺以在第一沟槽TC1至第三沟槽TC3中的每一者中形成所述栅极绝缘图案及所述栅极电极。第一栅极电极GE1可被形成为包围或围绕第一片材NS1的暴露出的部分，第二栅极电极GE2可被形成为包围或围绕第二片材NS2的暴露出的部分，且第三栅极电极GE3可被形成为包围或围绕第三片材NS3的暴露出的部分。
栅极绝缘图案GI1至栅极绝缘图案GI3的上部部分以及第一栅极电极GE1至第三栅极电极GE3的上部部分可局部地凹陷且可分别在凹槽区中形成顶盖图案GP。
至此，已阐述了七种制作静态随机存取存储单元的方法。然而，本发明概念可并不仅限于此，而是也可使用各种其他方法来形成具有多个片材的栅极环绕型沟道区。通过使用这些方法，静态随机存取存储单元的片材或沟道区可被形成为具有根据晶体管类型而异的宽度。这可使得提高静态随机存取存储单元的性能及减少静态随机存取存储单元的占用面积成为可能。
根据本发明概念的某些实施例，静态随机存取存储器装置可包括多个片材，所述多个片材用作晶体管的沟道区，且基于晶体管的类型来确定所述多个片材的宽度。
由于所述片材的宽度是基于构成静态随机存取存储器装置的每一晶体管的类型来确定，因此提高静态随机存取存储器装置的性能并减少静态随机存取存储器装置的占用面积成为可能。
尽管已阐述了本发明概念的详细实施例，但应理解，所属领域中的技术人员可想出其他很多的润饰、改变、变化、及替代形式。此外，应理解，本发明概念涵盖可基于上述实施例来容易地修改及实施的各种技术。

Claims (15)

1.一种静态随机存取存储器装置，其特征在于，包括：
衬底，包括第一NMOS区、PMOS区及第二NMOS区；
第一晶体管，在所述第一NMOS区上，包括第一栅极结构、第一源极区/漏极区以及第一多个半导体片材，所述第一栅极结构在第一方向上延伸，所述第一多个半导体片材在垂直于所述衬底的顶表面的第三方向上彼此间隔开；
第二晶体管，在所述第一NMOS区上，包括第二栅极结构、第二源极区/漏极区以及第二多个半导体片材，所述第二栅极结构在所述第一方向上延伸，所述第二多个半导体片材在所述第三方向上间隔开；以及
第三晶体管，在所述PMOS区上，包括第三栅极结构、第三源极区/漏极区以及第三多个半导体片材，所述第三栅极结构在所述第一方向上延伸，所述第三多个半导体片材在所述第三方向上彼此间隔开，
其中，所述第一栅极结构包括设置在所述第一多个半导体片材之间并在所述第三方向上间隔开的第一障壁绝缘图案，所述第二栅极结构包括设置在所述第二多个半导体片材之间并在所述第三方向上间隔开的第二障壁绝缘图案，并且所述第一障壁绝缘图案和所述第二障壁绝缘图案位于距所述衬底相同的水平处，
其中与所述衬底间隔开的所述第三多个半导体片材中的每一个在所述第一方向上具有第二宽度，并且与所述衬底间隔开的所述第一多个半导体片材中的每一个以及与所述衬底间隔开的所述第二多个半导体片材中的每一个在所述第一方向上具有大于所述第二宽度的第一宽度，
其中所述第一宽度是所述第二宽度的1.4到10倍。
2.根据权利要求1所述的静态随机存取存储器装置，其特征在于，所述第一多个半导体片材、所述第二多个半导体片材及所述第三多个半导体片材在垂直方向上堆叠在所述衬底上。
3.根据权利要求1所述的静态随机存取存储器装置，其特征在于，分别从所述第一多个半导体片材、所述第二多个半导体片材及所述第三多个半导体片材中选择的且位于同一水平高度上的三个半导体片材具有相同的厚度。
4.根据权利要求3所述的静态随机存取存储器装置，其特征在于，所述第一多个半导体片材具有相同的厚度，
所述第二多个半导体片材具有相同的厚度，且
所述第三多个半导体片材具有相同的厚度。
5.根据权利要求1所述的静态随机存取存储器装置，其特征在于，所述第二多个半导体片材在所述第二方向上的长度与所述第三多个半导体片材在所述第二方向上的长度相等。
6.根据权利要求1所述的静态随机存取存储器装置，其特征在于，所述第一晶体管及所述第二晶体管是NMOS晶体管，且所述第三晶体管是PMOS晶体管。
7.根据权利要求1所述的静态随机存取存储器装置，其特征在于，进一步包括：
第四晶体管，包括在所述PMOS区中在所述第一方向上延伸的第四栅极结构、在所述PMOS区中位于所述第四栅极结构的相对侧上的第四源极区/漏极区以及将所述第四源极区/漏极区彼此连接的第四多个半导体片材；
第五晶体管，包括在所述第二NMOS区中在所述第一方向上延伸的第五栅极结构、在所述第二NMOS区中位于所述第五栅极结构的相对侧上的第五源极区/漏极区以及将所述第五源极区/漏极区彼此连接的第五多个半导体片材；以及
第六晶体管，包括在所述第二NMOS区中在所述第一方向上延伸的第六栅极结构、在所述第二NMOS区中位于所述第六栅极结构的相对侧上的第六源极区/漏极区以及将所述第六源极区/漏极区彼此连接的第六多个半导体片材，
其中所述第五多个半导体片材和所述第六多个半导体片材在所述第一方向上的宽度与所述第一多个半导体片材和所述第二多个半导体片材的所述第一宽度相同，并且所述第四多个半导体片材在所述第一方向上的宽度与与所述第三多个半导体片材的所述第二宽度相同。
8.一种静态随机存取存储器装置，其特征在于，包括：
衬底，包括第一NMOS区、PMOS区及第二NMOS区；
第一晶体管，在所述第一NMOS区上，包括第一栅极结构以及在第三方向上与所述衬底间隔开的第一多个半导体片材，所述第一栅极结构在第一方向上延伸，所述第一多个半导体片材中的每一个在所述第一方向上的第一宽度大于在所述第三方向上的厚度；
第二晶体管，在所述第一NMOS区上，包括第二栅极结构以及与所述衬底间隔开的第二多个半导体片材，所述第二栅极结构在所述第一方向上延伸，所述第二多个半导体片材中的每一个在所述第一方向上的第二宽度大于在所述第三方向上的厚度；以及
第三晶体管，在所述PMOS区上，包括第三栅极结构以及与所述衬底间隔开的第三多个半导体片材，所述第三栅极结构从所述第二栅极结构延伸并连接到所述第二栅极结构，所述第三多个半导体片材中的每一个在所述第一方向上的第三宽度大于在所述第三方向上的厚度且小于或等于所述第一宽度；
其中所述第一多个半导体片材、所述第二多个半导体片材和所述第三多个半导体片材具有位于距所述衬底相同的水平处相同数量的半导体片材，
其中所述第二宽度是所述第三宽度的1.4到10倍。
9.根据权利要求8所述的静态随机存取存储器装置，其特征在于，所述第一宽度与所述第二宽度相同。
10.根据权利要求8所述的静态随机存取存储器装置，其特征在于，所述第一多个半导体片材、所述第二多个半导体片材及所述第三多个半导体片材在垂直方向上堆叠在所述衬底上。
11.根据权利要求8所述的静态随机存取存储器装置，其特征在于，分别从所述第一多个半导体片材、所述第二多个半导体片材及所述第三多个半导体片材中选择的三个半导体片材位于同一水平高度上且具有彼此相同的厚度。
12.根据权利要求11所述的静态随机存取存储器装置，其特征在于，所述第一多个半导体片材具有相同的厚度，
所述第二多个半导体片材具有彼此相同的厚度，且
所述第三多个半导体片材具有彼此相同的厚度。
13.根据权利要求8所述的静态随机存取存储器装置，其特征在于，所述第二多个半导体片材在与所述第一方向垂直的第二方向上的长度与所述第三多个半导体片材在所述第二方向上的长度相等。
14.根据权利要求8所述的静态随机存取存储器装置，其特征在于，进一步包括：
第四晶体管，包括在所述PMOS区中在所述第一方向上延伸的第四栅极结构、在所述PMOS区中位于所述第四栅极结构的相对侧上的第四源极区/漏极区以及将所述第四源极区/漏极区彼此连接的第四多个半导体片材；
第五晶体管，包括在所述第二NMOS区上在所述第一方向上延伸的第五栅极结构、在所述第二NMOS区中位于所述第五栅极结构的相对侧上的第五源极区/漏极区以及将所述第五源极区/漏极区彼此连接的第五多个半导体片材；以及
第六晶体管，包括在所述第二NMOS区上在所述第一方向上延伸的第六栅极结构、在所述第二NMOS区中位于所述第六栅极结构的相对侧上的第六源极区/漏极区以及将所述第六源极区/漏极区彼此连接的第六多个半导体片材，
其中所述第六多个半导体片材在所述第一方向上的宽度与所述第一多个半导体片材的所述第一宽度相同，所述第五多个半导体片材在所述第一方向上的宽度与所述第二多个半导体片材的所述第二宽度相同并且所述第四多个半导体片材在所述第一方向上的宽度与与所述第三多个半导体片材的所述第三宽度相同。
15.一种静态随机存取存储器装置，其特征在于，包括：
衬底，包括NMOS区及PMOS区；
第一晶体管，在所述NMOS区上，包括第一栅极结构以及在第三方向上与所述衬底间隔开的第一多个半导体片材，所述第一多个半导体片材中的每一个在第一方向上的第一宽度大于在所述第三方向上的厚度；以及
第二晶体管，在所述NMOS区上，包括第二栅极结构以及与所述衬底间隔开的的第二多个半导体片材，所述第二多个半导体片材的每一个在所述第一方向上的第二宽度大于在所述第三方向上的厚度；
第三晶体管，在所述PMOS区上，包括第三栅极结构以及与所述衬底间隔开的第三多个半导体片材，所述第三多个半导体片材中的每一个在所述第一方向上的第三宽度大于在所述第三方向上的厚度且小于所述第二宽度；
其中所述第一栅极结构、所述第二栅极结构和所述第三栅极结构中的每一个包括栅极电极和位于所述栅极电极的侧表面和底表面上的栅极绝缘层，
其中所述第一晶体管还包括在所述第一多个半导体片材之间并在所述第三方向彼此间隔开的第一障壁绝缘图案，并且所述第二栅极结构包括在所述第二多个半导体片材之间并在所述第三方向间隔开的第二障壁绝缘图案，
其中所述第一障壁绝缘图案包括第一下部障壁绝缘图案和第一上部障壁绝缘图案，所述第二障壁绝缘图案包括第二下部障壁绝缘图案和第二上部障壁绝缘图案，所述第一下部障壁绝缘图案和所述第二下部障壁绝缘图案位于距所述衬底相同的水平处，所述第一上部障壁绝缘图案和所述第二上部障壁绝缘图案位于距所述衬底相同的水平处，
其中所述第一宽度小于所述第二宽度。
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