JP2017123462A - 複数のシートで構成されたチャンネル領域を含むｓｒａｍ素子 - Google Patents

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Abstract

【課題】複数のシートで構成されたチャンネル領域を含み、トランジスタの種類にしたがってそれぞれ異なる幅のシートを有するＳＲＡＭ素子を提供する。【解決手段】本発明によるＳＲＡＭ素子は、パスゲートトランジスタである第１トランジスタ、プルダウントランジスタである第２トランジスタ、及びプルアップトランジスタである第３トランジスタを含む。各々のトランジスタを構成するチャンネル領域は、基板に垂直な方向に沿って積層された複数のシートを含む。第１トランジスタのチャンネルを構成するシートの幅及び第２トランジスタのチャンネルを構成するシートの幅は第３トランジスタを構成するシートの幅より大きい。【選択図】図２

Description

本発明は、半導体素子に関し、より詳しくは、複数のシートで構成されたチャンネル領域を含み、トランジスタの種類によって異なる幅のシートを有するＳＲＡＭ素子に関する。
一般的に、ＳＲＡＭ素子は、２つのパスゲートトランジスタ、２つのプルダウントランジスタ、及び２つのプルアップトランジスタで構成される。但し、１つのＳＲＡＭ素子に含まれるトランジスタであっても、トランジスタの種類により、動作特性はそれぞれ異なる。例えば、プルアップトランジスタは、パスゲートトランジスタやプルダウントランジスタに比べてより小さい駆動電流で駆動される。したがって、プルアップトランジスタのチャンネル領域を他のトランジスタのチャンネル領域と同様に製造すると、望まない漏洩電流を発生させる。それだけでなく、ＳＲＡＭ素子のセル面積を不必要に増加させる問題もある。したがって、ＳＲＡＭ素子の性能を向上させ、且つセル面積が減少するように、効率的にチャンネル領域を構成することが非常に重要である。
米国特許第９０００５３０号明細書 米国特許第９０３４７０４号明細書 米国特許第９３０６０７０号明細書 米国特許出願公開第２０１４／０３１２４２７号明細書 米国特許出願公開第２０１４／０００１５２０号明細書
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、複数のシートで構成されたチャンネル領域を含み、トランジスタの種類によって、それぞれ異なる幅のシートを有するＳＲＡＭ素子を提供することにある。
上記目的を達成するためになされた本発明一態様によるＳＲＡＭ素子は、第１ＮＭＯＳ領域、ＰＭＯＳ領域、及び第２ＮＭＯＳ領域を含む基板と、前記第１ＮＭＯＳ領域上に第１方向に延長するように配置された第１ゲート構造体、前記第１ゲート構造体の両側の前記第１ＮＭＯＳ領域上に形成された第１ソース領域及び第１ドレーン領域、並びに前記第１ソース領域と前記第１ドレーン領域とを互いに連結し、前記第１方向に第１幅を有する複数の第１シートを含む第１トランジスタと、前記第１ＮＭＯＳ領域上に前記第１方向に延長するように配置された第２ゲート構造体、前記第２ゲート構造体の両側の前記第１ＮＭＯＳ領域上に形成された第２ソース領域及び第２ドレーン領域、並びに前記第２ソース領域と前記第２ドレーン領域とを互いに連結し、前記第１方向に前記第１幅を有する複数の第２シートを含む第２トランジスタと、前記ＰＭＯＳ領域上に前記第１方向に延長するように配置された前記第２ゲート構造体、前記第２ゲート構造体の両側の前記ＰＭＯＳ領域上に形成された第３ソース領域及び第３ドレーン領域、並びに前記第３ソース領域と前記第３ドレーン領域とを互いに連結し、前記第１方向に第２幅を有する複数の第３シートを含む第３トランジスタと、を備え、前記第１幅は、前記第２幅より大きいことを特徴とする。
上記目的を達成するためになされた本発明の他の態様によるＳＲＡＭ素子は、ＮＭＯＳ領域及びＰＭＯＳ領域を含む基板と、前記ＮＭＯＳ領域と前記ＰＭＯＳ領域との上に第１方向に延長するように配置されたゲート構造体と、前記ＮＭＯＳ領域に前記第１方向に延長するように配置された前記ゲート構造体、前記ゲート構造体の両側の前記ＮＭＯＳ領域上に形成された第１ソース領域及び第１ドレーン領域、並びに前記第１ソース領域と前記第１ドレーン領域とを互いに連結し、前記第１方向に第１幅を有する複数の第１シートを含む第１トランジスタと、前記ＰＭＯＳ領域上に前記第１方向に延長するように配置された前記ゲート構造体、前記ゲート構造体の両側の前記ＰＭＯＳ領域上に形成された第２ソース領域及び第２ドレーン領域、並びに前記第２ソース領域と前記第２ドレーン領域とを互いに連結し、前記第１方向に第２幅を有する複数の第２シートを含む第２トランジスタと、を備え、前記第１幅は、前記第２幅より大きいことを特徴とする。
本発明によれば、複数のシートで構成されたチャンネル領域を含み、トランジスタの種類によって、それぞれ異なる幅のシートを有するＳＲＡＭ素子を提供することができる。
また、ＳＲＡＭ素子を構成するトランジスタの種類に応じてシートの幅が異なることによって、ＳＲＡＭ素子の性能を向上させ、ＳＲＡＭ素子のセル面積を減少させることができる。
本発明の一実施形態によるＳＲＡＭセルの等価回路図である。 図１に示したＳＲＡＭセルの平面図である。 図２のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。 図２のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。 図２のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。 図２のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。 図２のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。 図２のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。 図１に示したＳＲＡＭセルの他の例を示す平面図である。 図２１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２１のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２１のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。 図２１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２１のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２１のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。 図２１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２１のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２１のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。 図２１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２１のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２１のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。 図２１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。 図２１のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。 図２１のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら、詳細に説明する。
図１は、本発明の一実施形態によるＳＲＡＭセルの等価回路図である。図１を参照すると、本実施形態によるＳＲＡＭセルは、第１プルアップトランジスタ（ｐｕｌｌ−ｕｐ ｔｒａｎｓｉｓｔｏｒ）ＰＵ１、第２プルアップトランジスタＰＵ２、第１プルダウントランジスタ（ｐｕｌｌ−ｄｏｗｎ ｔｒａｎｓｉｓｔｏｒ）ＰＤ１、第２プルダウントランジスタＰＤ２、第１パスゲートトランジスタ（ｐａｓｓ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）ＰＧ１、及び第２パスゲートトランジスタＰＧ２を含む。例えば、第１プルアップトランジスタＰＵ１及び第２プルアップトランジスタＰＵ２は、ＰＭＯＳトランジスタである。一方、第１プルダウントランジスタＰＤ１及び第２プルダウントランジスタＰＤ２と、第１パスゲートトランジスタＰＧ１及び第２パスゲートトランジスタＰＧ２とは、ＮＭＯＳトランジスタである。
第１プルアップトランジスタＰＵ１の第１端子には、第１電源電圧ＶＤＤが供給され、第１プルアップトランジスタＰＵ１の第２端子は、第１ノードＮ１に連結される。第１プルダウントランジスタＰＤ１の第１端子は、第１ノードＮ１に連結され、第１プルダウントランジスタＰＤ１の第２端子には、第２電源電圧ＶＳＳ（例えば、接地電圧）が供給される。第１パスゲートトランジスタＰＧ１の第１端子は、第１ビットラインＢＬ１に連結され、第１パスゲートトランジスタＰＧ１の第２端子は、第１ノードＮ１に連結される。
第１プルアップトランジスタＰＵ１のゲート端子及び第１プルダウントランジスタＰＤ１のゲート端子は、第２ノードＮ２に電気的に連結される。このような構成によって、第１プルアップトランジスタＰＵ１及び第１プルダウントランジスタＰＤ１は、第１インバータを構成する。第２ノードＮ２は第１インバータの入力端であり、第１ノードＮ１は第１インバータの出力端である。
第２プルアップトランジスタＰＵ２の第１端子には、第１電源電圧ＶＤＤが供給され、第２プルアップトランジスタＰＵ２の第２端子は、第２ノードＮ２に連結される。第２プルダウントランジスタＰＤ２の第１端子は、第２ノードＮ２に連結され、第２プルダウントランジスタＰＤ２の第２端子には、第２電源電圧ＶＳＳ（例えば、接地電圧）が供給される。第２パスゲートトランジスタＰＧ２の第１端子は、第２ビットラインＢＬ２に連結され、第２パスゲートトランジスタＰＧ２の第２端子は、第２ノードＮ２に連結される。例えば、第２ビットラインＢＬ２は、第１ビットラインＢＬ１の相補ビットラインである。
第２プルアップトランジスタＰＵ２のゲート端子及び第２プルダウントランジスタＰＤ２のゲート端子は、第１ノードＮ１に電気的に連結される。このような構成によって、第２プルアップトランジスタＰＵ２及び第２プルダウントランジスタＰＤ２は、第２インバータを構成する。第１ノードＮ１は第２インバータの入力端であり、第２ノードＮ２は第２インバータの出力端である。
第１インバータと第２インバータとの結合は、ラッチを構成する。例えば、書込み動作の時、ワードラインＷＬを通じて入力された信号によって、第１パスゲートトランジスタＰＧ１及び第２パスゲートトランジスタＰＧ２がターンオンされると、第１ビットラインＢＬ１及び／又は第２ビットラインＢＬ２を通じて入力された信号は、第１インバータ及び第２インバータで構成されたラッチに格納される。同様に、読出し動作の時、ワードラインＷＬを通じて入力された信号によって、第１パスゲートトランジスタＰＧ１及び第２パスゲートトランジスタＰＧ２がターンオンされると、ラッチに格納された信号は、第１ビットラインＢＬ１及び／又は第２ビットラインＢＬ２を通じて出力される。
本実施形態では、ＳＲＡＭセルを構成するトランジスタのチャンネル幅を、それぞれ異なるように製作することによって、ＳＲＡＭセルの性能を向上させる。例えば、各々のトランジスタのソース領域及びドレーン領域は、基板に垂直な方向に沿って積層されたマルチ−スタックシート（ｍｕｌｔｉ−ｓｔａｃｋ ｓｈｅｅｔ）タイプのチャンネル領域を通じて互いに連結される。複数のシートを囲むゲート電極にゲート電圧が印加されると、複数のシートで形成されたチャンネルを通じてソース領域及びドレーン領域が互いに電気的に連結される。本実施形態によると、チャンネル領域を形成するシートの幅は、トランジスタの種類によってその幅がそれぞれ異なる。
ＳＲＡＭセルに対して書込み動作又は読出し動作が実行される場合、書込み動作又は読出し動作の成功の可否は、ＮＭＯＳトランジスタの性能に左右される。例えば、ＳＲＡＭセルに格納されたデータを読み出すためには、第１ビットラインＢＬ１及び第２ビットラインＢＬ２の全てに電圧を印加しなければならない。そして、第１ビットラインＢＬ１及び第２ビットラインＢＬ２に連結されたセンスアンプが、第１ビットラインＢＬ１と第２ビットラインＢＬ２との間の電圧変化を感知して、ＳＲＡＭセルに格納されたデータが論理「０」であるか又は論理「１」であるかを判定する。即ち、電流が放電される経路であるＰａｔｈ１及びＰａｔｈ２に位置するＮＭＯＳトランジスタ（ＰＧ１、ＰＤ１、ＰＧ２、ＰＤ２）の性能によってＳＲＡＭの性能が左右される。これは、ＳＲＡＭセルに対する書込み動作の場合も同様である。
一方、プルアップトランジスタ（ＰＵ１及びＰＵ２）は、パスゲートトランジスタ（ＰＧ１及びＰＧ２）及びプルダウントランジスタ（ＰＤ１及びＰＤ２）のように高性能である必要はない。即ち、プルアップトランジスタ（ＰＵ１及びＰＵ２）は、他のトランジスタを駆動する程の駆動電流を必要としない。即ち、プルアップトランジスタ（ＰＵ１及びＰＵ２）のチャンネルは、パスゲートトランジスタ（ＰＧ１及びＰＧ２）及びプルダウントランジスタ（ＰＤ１及びＰＤ２）のチャンネルのように広い幅を有する必要はない。これは、ＳＲＡＭセルに対する書込み動作の場合にも同様である。
上述のように、ＳＲＡＭセルを構成する各々のトランジスタは、全て同一の性能を有する必要はなく、動作特性によって最適化されたチャンネル幅を有するように製造される。以下、本発明の一実施形態によるマルチ−スタックシートを含むトランジスタで構成されたＳＲＡＭセルを詳細に説明する。
図２は、図１に示したＳＲＡＭセルの平面図である。図３は、図２に示すＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。図４は、図２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。図５は、図２のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。
図１及び図２を参照すると、ＳＲＡＭ素子は、互いに同一の構造を有する２つのパスゲートトランジスタ（ＴＲ１及びＴＲ６）、互いに同一の構造を有する２つのプルダウントランジスタ（ＴＲ２及びＴＲ５）、及び互いに同一の構造を有する２つのプルアップトランジスタ（ＴＲ３及びＴＲ４）を有する。したがって、図２に示す第１トランジスタＴＲ１と第６トランジスタＴＲ６は、実質的に同一の構造を有する。同様に、第２トランジスタＴＲ２と第５トランジスタＴＲ５とは、実質的に同一の構造を有し、第３トランジスタＴＲ３と第４トランジスタＴＲ４とは、実質的に同一の構造を有する。したがって、第４トランジスタＴＲ４〜第６トランジスタＴＲ６に関する詳細な説明は省略する。
図２〜図５を参照すると、基板１００上に第１トランジスタＴＲ１〜第６トランジスタＴＲ６が形成される。第１トランジスタＴＲ１、第２トランジスタＴＲ２、第５トランジスタＴＲ５、及び第６トランジスタＴＲ６は、ＮＭＯＳトランジスタであり、第３トランジスタＴＲ３及び第４トランジスタＴＲ４は、ＰＭＯＳトランジスタである。図１で説明したように、ＳＲＡＭセルは、２つのインバータが連結されたラッチ構造を取るので、第１トランジスタＴＲ１と第６トランジスタＴＲ６とは互いに同一の構造を有する。同様に、第２トランジスタＴＲ２と第５トランジスタＴＲ５とは互いに同一の構造を有し、第３トランジスタＴＲ３と第４トランジスタＴＲ４とは互いに同一の構造を有する。
基板１００は、第１ＮＭＯＳ領域ＮＲ１、ＰＭＯＳ領域ＰＲ、及び第２ＮＭＯＳ領域ＮＲ２を含む。第１ＮＭＯＳ領域ＮＲ１上に、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が形成される。ＰＭＯＳ領域ＰＲ上に、第３トランジスタＴＲ３及び第４トランジスタＴＲ４が形成される。そして、第２ＮＭＯＳ領域ＮＲ２上に、第５トランジスタＴＲ５及び第６トランジスタＴＲ６が形成される。例えば、基板１００は、シリコン基板、ゲルマニウム基板、又はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板である。
第１トランジスタＴＲ１〜第３トランジスタＴＲ３の各々は、第１方向Ｄ１に延長するように配置されたゲート構造体、各々のゲート構造体の両側に形成されたソース／ドレーン領域ＳＤ、及びソース／ドレーン領域ＳＤを互いに連結するチャンネル領域（ＣＨ１〜ＣＨ３）を含む。ゲート構造体（Ｇ１〜Ｇ４）の各々は、ゲート電極、ゲート電極の側壁及び下面に沿って延長されたゲート絶縁膜、ゲート絶縁膜を介してゲート電極から離隔したゲートスペーサーＧＳ、及びゲート電極とゲート絶縁膜とを覆うゲートキャッピングパターンＧＰを含む。ゲート絶縁膜の上面とゲート電極の上面とはゲートキャッピングパターンＧＰの下面に接する。
ゲート電極（ＧＥ１〜ＧＥ３）の各々は、導電性金属窒化物及び／又は金属を含む。例えば、ゲート電極（ＧＥ１〜ＧＥ３）の各々は、ＴｉＮ、ＷＮ、ＴａＮのような金属窒化物、又はＴｉ、Ｗ、Ｔａのような金属を含む。第１トランジスタＴＲ１〜第３トランジスタＴＲ３の各々は、対応する第１ゲート電極ＧＥ１〜第３ゲート電極ＧＥ３の各々をそれぞれ含む。例えば、第１ゲート電極ＧＥ１〜第３ゲート電極ＧＥ３は、それぞれ同一の物質で形成された層を含む。
第１トランジスタＴＲ１〜第３トランジスタＴＲ３の各々は、対応する第１ゲート絶縁パターンＧＩ１〜第３ゲート絶縁パターンＧＩ３の各々をそれぞれ含む。第１ゲート絶縁パターンＧＩ１〜第３ゲート絶縁パターンＧＩ３の各々は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、又は高誘電膜の中の少なくとも１つを含む。高誘電膜は、ハフニウム酸化膜（ＨｆＯ）、アルミニウム酸化膜（ＡｌＯ）、又はタンタル酸化膜（ＴａＯ）のようにシリコン酸化膜よりも誘電率が大きい。ゲートスペーサーＧＳ及びゲートキャッピングパターンＧＰは、各々シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含む。
第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、第１活性領域ＡＲ１を含む。第１活性領域ＡＲ１は、第１チャンネル領域ＣＨ１及び第１チャンネル領域ＣＨ１を介して離隔されたソース／ドレーン領域ＳＤを含む。第１活性領域ＡＲ１は、第２チャンネル領域ＣＨ２及び第２チャンネル領域ＣＨ２を介して離隔されたソース／ドレーン領域ＳＤを含む。第１トランジスタＴＲ１及び第２トランジスタＴＲ２の各々のソース／ドレーン領域ＳＤは、その下にある基板１００をシード層として成長されたエピタキシャルパターンである。第１トランジスタＴＲ１及び第２トランジスタＴＲ２の各々のソース／ドレーン領域ＳＤは、第１チャンネル領域ＣＨ１及び第２チャンネル領域ＣＨ２に引張り歪み（ストレイン）を提供する物質を含む。例えば、第１トランジスタＴＲ１及び第２トランジスタＴＲ２の各々のソース／ドレーン領域ＳＤは、Ｓｉより格子定数が小さいＳｉＣ層、又は基板１００と実質的に同一の格子定数を有するＳｉ層を含む。ソース／ドレーン領域ＳＤ上に層間絶縁膜１２３が形成される。ゲート構造体は、層間絶縁膜１２３内に形成される。層間絶縁膜１２３の上面は、ゲートキャッピングパターンＧＰの上面と実質的に同一平面をなす。層間絶縁膜１２３は、シリコン酸化膜又はシリコン酸窒化膜を含む。
第３トランジスタＴＲ３は、第２活性領域ＡＲ２を含む。第２活性領域ＡＲ２は、第３チャンネル領域ＣＨ３及び第３チャンネル領域ＣＨ３を介して離隔されたソース／ドレーン領域ＳＤを含む。第３トランジスタＴＲ３の各々のソース／ドレーン領域ＳＤは、その下にある基板１００をシード層として成長されたエピタキシャルパターンである。第３トランジスタＴＲ３のソース／ドレーン領域ＳＤは、第３チャンネル領域ＣＨ３に圧縮歪み（ストレイン）を提供する物質を含む。例えば、第３トランジスタＴＲ３のソース／ドレーン領域ＳＤは、Ｓｉより格子定数が大きいＳｉＧｅ層を含む。ソース／ドレーン領域ＳＤ上に層間絶縁膜１２３が形成される。ゲート構造体は、層間絶縁膜１２３内に形成される。層間絶縁膜１２３の上面は、ゲートキャッピングパターンＧＰの上面と実質的に同一平面をなす。層間絶縁膜１２３は、シリコン酸化膜又はシリコン酸窒化膜を含む。
第１トランジスタＴＲ１及び第２トランジスタＴＲ２と第３トランジスタＴＲ３とは、異なるチャンネル幅を有する。図２〜図５に示すように、第１トランジスタＴＲ１と第２トランジスタＴＲ２とは第１活性領域ＡＲ１を一部含む。したがって、第１トランジスタＴＲ１のチャンネル幅と第２トランジスタＴＲ２のチャンネル幅とは同一であり、第１方向Ｄ１にＷ１のチャンネル幅を有する。第３トランジスタＴＲ３は、第２活性領域ＡＲ２を一部含む。したがって、第３トランジスタＴＲ３は、第１方向Ｄ１にＷ２のチャンネル幅を有する。例えば、Ｗ１は、Ｗ２の約１．４倍〜１０倍である。但し、これに限定されない。
第１チャンネル領域ＣＨ１〜第３チャンネル領域ＣＨ３の各々は、基板１００に垂直な方向に沿って互いに離隔して配置された複数のシートを含む。例えば、第１チャンネル領域ＣＨ１は３つの第１シートＮＳ１を含み、第２チャンネル領域ＣＨ２は３つの第２シートＮＳ２を含み、第３チャンネル領域ＣＨ３は３つの第３シートＮＳ３を含む。図３〜図５で、各々のチャンネル領域は、一例として３つのシートを含むものを示したが、これに限定されない。各々のチャンネルを構成するシートの不純物濃度は、それぞれ実質的に同一である。
第１シートＮＳ１〜第３シートＮＳ３は、基板１００の上面から離隔される。第１シートＮＳ１、第２シートＮＳ２、及び第３シートＮＳ３の中のそれぞれ同一の半導体層から形成されたシートは、基板１００から同一のレベルに位置する。例えば、第１シートＮＳ１、第２シートＮＳ２、及び第３シートＮＳ３の中の基板１００に最も隣接するシートは、それぞれ同一のレベルに位置する。第１シートＮＳ１〜第３シートＮＳ３は、Ｓｉ、ＳｉＧｅ、及びＧｅの中の少なくとも１つを含む。第１シートＮＳ１は、それぞれ同一の厚さを有するが、これに限定されない。第２シートＮＳ２及び第３シートＮＳ３も同様である。
第１ゲート電極ＧＥ１は、第１シートＮＳ１の各々を囲むように形成され、第１方向Ｄ１に延長するように配置される。ソース／ドレーン領域ＳＤと第１ゲート電極ＧＥ１との間にバリアー絶縁膜ＢＩのパターンが形成される。バリアー絶縁膜ＢＩのパターンは、第１シートＮＳ２、第２シートＮＳ２、又は第３シートＮＳ３を介して互いに離隔される。即ち、第１トランジスタＴＲ１は、第１ゲート電極ＧＥ１によってその外周面が囲まれた第１チャンネル領域ＣＨ１を含むゲート・オール・アラウンド（ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ）型電界効果トランジスタである。同様に、第２トランジスタＴＲ２は、第２ゲート電極ＧＥ２によってその外周面が囲まれた第２チャンネル領域ＣＨ２を含むゲート・オール・アラウンド型電界効果トランジスタであり、第３トランジスタＴＲ３は、第３ゲート電極ＧＥ３（ＧＥ２と共通）によってその外周面が囲まれた第３チャンネル領域ＣＨ３を含むゲート・オール・アラウンド型電界効果トランジスタである。そして、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、及び第３ゲート電極ＧＥ３は、第１方向Ｄ１に延長するように形成される。
続いて、図１及び図２を参照すると、上述した構成以外にもＳＲＡＭセルを具現するための追加構成がさらに形成される。例えば、図２に示すように、第１活性領域ＡＲ１の一端に第１メタルコンタクトＣＭ１が形成される。第１メタルコンタクトＣＭ１を通じて接地電圧ＶＳＳが供給される。第１活性領域ＡＲ１の他端に第２メタルコンタクトＣＭ２が形成される。第２メタルコンタクトＣＭ２はビットラインＢＬ１に連結される。第２活性領域ＡＲ２の一端に第４メタルコンタクトＣＭ４が形成される。第４メタルコンタクトＣＭ４を通じて電源電圧ＶＤＤが供給される。第１トランジスタＴＲ１と第２トランジスタＴＲ２との間の第１活性領域ＡＲ１と、第２活性領域ＡＲ２とを連結する第３メタルコンタクトＣＭ３が形成される。第１ゲート電極ＧＥ１上に第１ゲートコンタクトＣＧ１が形成される。第１ゲートコンタクトＣＧ１は、ワードラインＷＬに連結される。
第３活性領域ＡＲ３の一端に第５メタルコンタクトＣＭ５が形成される。第５メタルコンタクトＣＭ５を通じて電源電圧ＶＤＤが供給される。第５トランジスタＴＲ５と第６トランジスタＴＲ６との間の第４活性領域ＡＲ４と、第３活性領域ＡＲ３とを連結する第６メタルコンタクトＣＭ６が形成される。第４活性領域ＡＲ４の一端に第７メタルコンタクトＣＭ７が形成される。第７メタルコンタクトＣＭ７は、ビットラインＢＬ２に連結される。第４活性領域ＡＲ４の他端に第８メタルコンタクトＣＭ８が形成される。第８メタルコンタクトＣＭ８を通じて接地電圧ＶＳＳが供給される。
本実施形態において、ＳＲＡＭセルを構成する各々のトランジスタは、複数のシートで構成されたチャンネル領域を含む。但し、ＳＲＡＭを構成する各々のトランジスタは、それがパスゲートトランジスタ、プルアップトランジスタ、又はプルダウントランジスタのいずれであるかに応じて異なるチャンネル幅を有する。これにより、ＳＲＡＭセルの性能を向上させ、ＳＲＡＭセルが占める面積を減少させることができる。
図６、図９、図１２、図１５、及び図１８は、図２のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。図７、図１０、図１３、図１６、及び図１９は、図２のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。図８、図１１、図１４、図１７、及び図２０は、図２のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。以下、図２、及び図６〜図２０を通じて本発明の一実施形態によるＳＲＡＭセルの製造方法を説明する。
図２及び図６〜図８を参照すると、基板１００上に複数の犠牲層１０１及び複数の半導体層１０２が交互に反複して形成される。例えば、図６〜図８には、半導体層１０２が３回積層された例を示す。但し、これに限定されず、チャンネルを構成するシートの層数によって可変である。犠牲層１０１は、半導体層１０２に対してエッチ選択性（ｅｔｃｈ ｓｅｌｅｃｔｉｖｉｔｙ）を有する物質を含む。即ち、所定のエッチング条件を使用して犠牲層１０１をエッチングする工程において、犠牲層１０１は、半導体層１０２のエッチングを最少化して、エッチングされる物質で形成される。エッチ選択性は、半導体層１０２のエッチング速度に対する犠牲層１０１のエッチング速度の比率として定量的に表現される。例えば、犠牲層１０１は、半導体層１０２に対して１：１０〜１：２００のエッチ選択比を有する物質の中の１つである。例えば、犠牲層１０１は、ＳｉＧｅ、Ｓｉ、及びＧｅの中の１つであり、半導体層１０２は、ＳｉＧｅ、Ｓｉ、及びＧｅの中の他の１つである。
犠牲層１０１及び半導体層１０２は、基板１００をシード層（ｓｅｅｄ ｌａｙｅｒ）とするエピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程によって形成される。例えば、エピタキシャル成長工程は、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程である。犠牲層１０１及び半導体層１０２は、同一チャンバーで連続的に形成される。犠牲層１０１及び半導体層１０２は、基板１００上に選択エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）されないで、基板１００上の全面にコンフォーマルに成長される。犠牲層１０１及び半導体層１０２は、実質的に同一の厚さに形成されるが、これに限定されない。
図２、図９〜図１１を参照すると、交互に積層された犠牲層１０１と半導体層１０２との上にパターニング工程が実行される。その結果、第１トランジスタＴＲ１〜第３トランジスタＴＲ３の各々に対応する第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３の各々がそれぞれ形成される。第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３を形成するためのパターニング工程は、マスクパターン（図示せず）を利用した異方性ドライエッチング工程を含む。犠牲層１０１及び半導体層１０２をエッチングした結果、予備犠牲パターン１０３及び予備半導体パターン１０４が各々形成される。第１予備チャンネル領域ＰＣＨ１と第２予備チャンネル領域ＰＣＨ２とは、第１方向Ｄ１に第１幅Ｗ１を有するように形成される。第３予備チャンネル領域ＰＣＨ３は、第１方向Ｄ１に第２幅Ｗ２有するように形成される。第１幅Ｗ１は、第２幅Ｗ２より大きい。例えば、第１幅Ｗ１は、第２幅Ｗ２の約１．４倍〜１０倍である。
パターニング工程を実行した後、第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３の各々の上にキャッピング絶縁膜１２１が形成される。例えば、キャッピング絶縁膜１２１は熱酸化工程で形成される。例えば、キャッピング絶縁膜１２１は、シリコン酸化膜又はシリコン−ゲルマニウム酸化膜を含む。しかし、これに限定されず、キャッピング絶縁膜１２１は成膜工程で形成される。
図２、図１２〜図１４を参照すると、ダミーゲート１３１が形成される。ダミーゲート１３１は、第１方向ｄ１に延長されるライン又はバー（ｂａｒ）形状である。ダミーゲート１３１上にゲートマスクパターン１３５が形成される。ダミーゲート１３１及びゲートマスクパターン１３５を形成する工程は、基板１００上にダミーゲート膜及びゲートマスク膜を順次に形成し、これらを順次にパターニングする工程を含む。ダミーゲート膜はポリシリコンを含む。ゲートマスク膜はシリコン窒化膜又はシリコン酸窒化膜を含む。ダミーゲート膜及びゲートマスク膜をパターニングする工程において、キャッピング絶縁膜１２１の一部も共にエッチングされる。
ダミーゲート１３１の側壁上にゲートスペーサーＧＳが形成される。ゲートスペーサーＧＳは、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の中の少なくとも１つを含む。ゲートスペーサーＧＳは、化学気相成長又は原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）のような成膜工程によりスペーサー層を形成した後、異方性エッチング工程を実行して形成される。
ゲートマスクパターン１３５及びゲートスペーサーＧＳをエッチングマスクとして第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３がエッチングされる。第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３をエッチングした結果、第１チャンネル領域ＣＨ１〜第３チャンネル領域ＣＨ３が形成される。より詳細に説明すると、第１予備チャンネル領域ＰＣＨ１の予備犠牲パターン１０３及び予備半導体パターン１０４をエッチングした結果、犠牲パターン１０５及び第１シートＮＳ１が形成される。また、第２予備チャンネル領域ＰＣＨ２の予備犠牲パターン１０３及び予備半導体パターン１０４をエッチングした結果、犠牲パターン１０５及び第２シートＮＳ２が形成される。同様に、第３予備チャンネル領域ＰＣＨ３の予備犠牲パターン１０３及び予備半導体パターン１０４をエッチングした結果、犠牲パターン１０５及び第３シートＮＳ３が形成される。
図１２〜１４に示すように、第１シートＮＳ１及び第２シートＮＳ２は、第１方向Ｄ１に第１幅Ｗ１を有し、第３シートＮＳ３は、第１方向Ｄ１に第２幅Ｗ２を有する。第１幅Ｗ１は第２幅Ｗ２より大きい。例えば、第１幅Ｗ１は、第２幅Ｗ２の約１．４倍〜１０倍であるが、これに限定されない。
犠牲パターン１０５の両側壁の一部が除去されてリセス領域ＲＳが形成される。リセス領域ＲＳを形成することは犠牲パターン１０５に対してエッチ選択性のあるエッチングソースを利用して実行される。例えば、第１シートＮＳ１〜第３シートＮＳ３がＳｉを含み、犠牲パターン１０５がＳｉＧｅを含む場合、リセス領域ＲＳを形成する工程は、過酢酸（ｐｅｒａｃｅｔｉｃ ａｃｉｄ）を含むエッチ液を利用して実行される。
リセス領域ＲＳの各々にバリアー絶縁膜ＢＩのパターンが形成される。バリアー絶縁膜ＢＩのパターンは、互いに隣接する２つの第１シートＮＳ１、隣接する第１シートＮＳ１と基板１００、又は隣接する第１シートＮＳ１とゲートスペーサーＧＳとを介して互いに離隔される。これは第２シートＮＳ２と第３シートＮＳ３にも同様に適用される。バリアー絶縁膜ＢＩのパターンは、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の中ので少なくとも１つを含む。バリアー絶縁膜ＢＩのパターンを形成する工程は、リセス領域ＲＳが形成された結果物の上に絶縁膜をコンフォーマルに形成した後、異方性エッチング工程を実行する工程を含む。
図２、図１５〜図１７を参照すると、各々のダミーゲート１３１の両側にソース／ドレーン領域ＳＤが形成される。ソース／ドレーン領域ＳＤは、各々その下の基板１００をシード層とする選択エピタキシャル成長工程によって形成される。例えば、第１トランジスタＴＲ１を形成するためのソース／ドレーン領域ＳＤは、第１チャンネル領域ＣＨ１に引張り歪み（ストレイン）を提供する物質を含み、第２トランジスタＴＲ２を形成するためのソース／ドレーン領域ＳＤは、第２チャンネル領域ＣＨ２に引張り歪み（ストレイン）を提供する物質を含む。例えば、ソース／ドレーン領域ＳＤは、Ｓｉより格子定数が小さいＳｉＣ層、又は基板１００と実質的に同一の格子定数を有するＳｉ層を含む。一方、第３トランジスタＴＲ３を形成するためのソース／ドレーン領域ＳＤは、第３チャンネル領域ＣＨ３に圧縮歪み（ストレイン）を提供する物質を含む。例えば、ソース／ドレーン領域ＳＤは、Ｓｉより格子定数が大きいＳｉＧｅ層を含む。
図２、図１８〜図２０を参照すると、層間絶縁膜１２３が形成される。その後、ダミーゲート１３１（図１５〜図１７参照）の上面が露出するまで、層間絶縁膜１２３を平坦化する工程が実行される。平坦化工程は、エッチバック（ｅｔｃｈ ｂａｃｋ）及び／又はＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程を含む。層間絶縁膜１２３を平坦化する時、ゲートマスクパターン１３５が共に除去される。例えば、層間絶縁膜１２３は、シリコン酸化膜又はシリコン酸窒化膜を含む。
平坦化工程によって露出されたダミーゲート１３１が選択的に除去される。キャッピング絶縁膜１２１（図１５〜図１７参照）は、ダミーゲート１３１の除去と同時に又は別個に除去される。ダミーゲート１３１の除去によって、第１予備チャンネル領域ＰＣＨ１（図１５参照）〜第３予備チャンネル領域ＰＣＨ３（図１７参照）の上面が露出する。
第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３から犠牲パターン１０５（図１５〜図１７参照）が選択的に除去される。例えば、犠牲パターン１０５がＳｉＧｅを含み、第１シートＮＳ１〜第３シートＮＳ３がＳｉを含む場合、選択的エッチング工程は、過酢酸（ｐｅｒａｃｅｔｉｃ ａｃｉｄ）を含むエッチング液を使用して実行される。エッチング液は、フッ酸（ＨＦ）水溶液及び純水（ｄｅｉｏｎｉｚｅｄ ｗａｔｅｒ）をさらに含む。この時、ソース／ドレーン領域ＳＤは、バリアー絶縁膜ＢＩのパターンによって保護される。
ダミーゲート１３１及び犠牲パターン１０５を除去することによって、第１トレンチＴＣ１〜第３トレンチＴＣ３が形成される。第１トレンチＴＣ１は、第１シートＮＳ１、ゲートスペーサーＧＳ、バリアー絶縁膜ＢＩ、及び基板１００によって定義された領域である。第２トレンチＴＣ２は、第２シートＮＳ２、ゲートスペーサーＧＳ、バリアー絶縁膜ＢＩ、及び基板１００によって定義された領域である。同様に、第３トレンチＴＣ３は、第３シートＮＳ３、ゲートスペーサーＧＳ、バリアー絶縁膜ＢＩ、及び基板１００によって定義された領域である。即ち、第１トレンチＴＣ１は、互いに隣接する２つの第１シートＮＳ１の間の空間、及び第１シートＮＳ１の中で基板１００に最も隣接するシートと基板１００との間の空間を含む。第２トレンチＴＣ２は、互いに隣接する２つの第２シートＮＳ２の間の空間、及び第２シートＮＳ２の中で基板１００に最も隣接するシートと基板１００との間の空間を含む。同様に、第３トレンチＴＣ３は、互いに隣接する２つの第３シートＮＳ３の間の空間、及び第３シートＮＳ３の中で基板１００に最も隣接するシートと基板１００との間の空間を含む。
その後、図３〜図５に示すように、第１トレンチＴＣ１〜第３トレンチＴＣ３内にゲート絶縁膜及びゲート電極が形成される。例えば、第１トレンチＴＣ１内には第１ゲート絶縁パターンＧＩ１及び第１ゲート電極ＧＥ１が形成され、第２トレンチＴＣ２内には第２ゲート絶縁パターンＧＩ２及び第２ゲート電極ＧＥ２が形成され、第３トレンチＴＣ３内には第３ゲート絶縁パターンＧＩ３及び第３ゲート電極ＧＥ３（ＧＥ２と共通）が形成される。第１トレンチＴＣ１〜第３トレンチＴＣ３内にゲート絶縁膜及びゲート導電膜が順に形成された後、平坦化工程を実行して第１トレンチＴＣ１〜第３トレンチＴＣ３内にゲート絶縁パターン及びゲート電極が形成される。例えば、ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、及びシリコン酸化膜より誘電率が高い高誘電膜の中の少なくとも１つで形成される。例えば、ゲート導電膜は、ドーピングされた半導体、導電性金属窒化物、及び金属の中の少なくとも１つで形成される。第１ゲート電極ＧＥ１は第１シートＮＳ１の中の露出された部分を囲むように形成され、第２ゲート電極ＧＥ２は第２シートＮＳ２の中の露出された部分を囲むように形成され、第３ゲート電極ＧＥ３は第３シートＮＳ３の中の露出された部分を囲むように形成される。
第１ゲート絶縁パターンＧＩ１〜第３ゲート絶縁パターンＧＩ３、並びに第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２及び第３ゲート電極ＧＥ３（ＧＥ２と共通）の上部がリセスされ、リセスされた領域の各々にキャッピングパターンＧＰが形成される。例えば、キャッピングパターンＧＰは、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の中の少なくとも１つを含む。
図２１は、図１に示したＳＲＡＭセルの他の例を示す平面図である。図２２は、図２１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。図２３は、図２１のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。図２４は、図２１のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。
図２１〜図２４を参照すると、基板１００上に第１トランジスタＴＲ１〜第６トランジスタＴＲ６が形成される。第１トランジスタＴＲ１、第２トランジスタＴＲ２、第５トランジスタＴＲ５、及び第６トランジスタＴＲ６はＮＭＯＳトランジスタであり、第３トランジスタＴＲ３及び第４トランジスタＴＲ４はＰＭＯＳトランジスタである。先に図２の説明で説明した実施形態と同様に、ＳＲＡＭセルの特性上、第１トランジスタＴＲ１は、第６トランジスタＴＲ６と実質的に同一であり、第２トランジスタＴＲ２は、第５トランジスタＴＲ５と実質的に同一であり、第３トランジスタＴＲ３は、第４トランジスタＴＲ４と実質的に同一である。したがって、第４トランジスタＴＲ４〜第６トランジスタＴＲ６に対する詳細な説明は省略する。
第１トランジスタＴＲ１〜第３トランジスタＴＲ３の各々は、第１方向Ｄ１に延長するように配置されたゲート構造体、ゲート構造体の両側に形成されたソース／ドレーン領域ＳＤ、及びソース／ドレーン領域ＳＤを互いに連結するチャンネル領域ＣＨ１〜ＣＨ３を含む。
第１チャンネル領域ＣＨ１〜第３チャンネル領域ＣＨ３の各々は、基板に垂直な方向に沿って形成された複数のシートを含む。例えば、第１チャンネル領域ＣＨ１は第１シートＮＳ１を含み、第２チャンネル領域ＣＨ２は第２シートＮＳ２を含み、第３チャンネル領域ＣＨ３は第３シートＮＳ３を含む。隣接する２つの第１シートＮＳ１は互いに離隔され、第１シートＮＳ１の中で基板１００に最も隣接するシートと基板１００とは互いに離隔される。第２シートＮＳ２と第３シートＮＳ３との場合も同様である。第１シートＮＳ１〜第３シートＮＳ３は、互いに同一物質で形成される。例えば、第１シートＮＳ１〜第３シートＮＳ３は、Ｓｉ、ＳｉＧｅ、及びＧｅの中の少なくとも１つを含む。
第１シートＮＳ１を通じて第１トランジスタＴＲ１を構成するソース／ドレーン領域ＳＤが互いに連結される。例えば、第１トランジスタＴＲ１のソース／ドレーン領域ＳＤは、その下にある基板１００をシード層として成長されたエピタキシャルパターンである。第２シートＮＳ２を通じて第２トランジスタＴＲ２を構成するソース／ドレーン領域ＳＤが互いに連結される。例えば、第２トランジスタＴＲ２のソース／ドレーン領域ＳＤは、その下にある基板１００をシード層として成長されたエピタキシャルパターンである。第３シートＮＳ３を通じて第３トランジスタＴＲ３を構成するソース／ドレーン領域ＳＤが互いに連結される。例えば、第３トランジスタＴＲ３のソース／ドレーン領域ＳＤはその下にある基板１００をシード層として形成されたエピタキシャルパターンである。
第１トランジスタＴＲ１〜第３トランジスタＴＲ３は、それぞれ異なるチャンネル幅を有する。例えば、図２１に示すように、第１トランジスタＴＲ１と第２トランジスタＴＲ２は、第１活性領域ＡＲ１を一部含む。但し、第１活性領域ＡＲ１の中で第１トランジスタＴＲ１に属する部分と第２トランジスタＴＲ２に属する部分の幅は、それぞれ異なる。具体的に、第１トランジスタＴＲ１は、第１方向Ｄ１に第１幅Ｗ１を有し、第２トランジスタＴＲ２は、第１方向Ｄ１に第２幅Ｗ２を有する。第１幅Ｗ１は第２幅Ｗ２より小さい。例えば、第２幅Ｗ２は、第１幅Ｗ１の約１．４倍〜１０倍であるが、これに限定されない。第３トランジスタＴＲ３は、第２活性領域ＡＲ２を一部含み、第１方向Ｄ１に第３幅Ｗ３を有する。例えば、第３幅Ｗ３は、第２幅Ｗ２と同一であるか又はこれより小さい。
本実施形態において、ＳＲＡＭセルを構成する各々のトランジスタは、複数のシートで構成されたチャンネル領域を含む。但し、ＳＲＡＭを構成する各々のトランジスタは、それがパスゲートトランジスタ、プルアップトランジスタ、又はプルダウントランジスタのいずれであるかに応じて、それぞれ異なるチャンネル幅を有する。これにより、ＳＲＡＭセルの性能を向上させ、ＳＲＡＭセルが占める面積を減少させることができる。
図２５、２８、３１、図３４は、図２１のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿った断面図である。図２６、２９、３２、図３５は、図２１のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿った断面図である。図２７、３０、３３、図３６は、図２１のＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿った断面図である。以下、図２５〜図３６を参照して、本発明の他の実施形態によるＳＲＡＭセルの製造方法を説明する。
図２１及び図２５〜図２７を参照すると、交互に反複して形成された複数の犠牲層と複数の半導体層とに対してパターニング工程が実行される。その結果、第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３が形成される。第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３の各々は、複数の予備犠牲パターン１０３及び複数の予備半導体パターン１０４を含む。図２５〜図２７では、予備半導体パターン１０４が３回積層される例を示したが、これに限定されない。このようなパターニング工程が実行された後、第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３上にキャッピング絶縁膜１２１が形成される。
図２１及び図２８〜図３０を参照すると、ダミーゲート１３１が形成される。ダミーゲート１３１は、第１方向ｄ１に延長されるライン又はバー（ｂａｒ）形状である。ダミーゲート１３１上にゲートマスクパターン１３５が形成される。ダミーゲート１３１及びゲートマスクパターン１３５を形成する工程は、基板１００上にダミーゲート膜及びゲートマスク膜を順次に形成し、これらを順次にパターニングする工程を含む。ダミーゲート１３１の側壁上にゲートスペーサーＧＳが形成される。ゲートスペーサーＧＳは、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の中の少なくとも１つを含む。
ゲートマスクパターン１３５及びゲートスペーサーＧＳをエッチングマスクとして第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３をエッチングした結果、第１チャンネル領域ＣＨ１〜第３チャンネル領域ＣＨ３が形成される。図２１に示すように、第１シートＮＳ１は、第１方向Ｄ１に第１幅Ｗ１を有し、第２シートＮＳ２は、第１方向Ｄ１に第２幅Ｗ２を有し、第３シートＮＳ３は、第１方向Ｄ１に第３幅Ｗ３を有する。第１幅Ｗ１は第２幅Ｗ２より小さい。例えば、第２幅Ｗ２は、第１幅Ｗ１の約１．４倍〜１０倍である。第３幅Ｗ３は、第２幅Ｗ２と同一であるか又は小さい。
犠牲パターン１０５の両側壁の一部が除去されてリセス領域ＲＳが形成される。リセス領域ＲＳの形成は、犠牲パターン１０５に対してエッチ選択性のあるエッチングソースで実行される。リセス領域ＲＳの各々にバリアー絶縁膜ＢＩのパターンが形成される。
図２１及び図３１〜図３３を参照すると、ダミーゲート１３１の各々の両側にソース／ドレーン領域ＳＤが形成される。ソース／ドレーン領域ＳＤの各々は、その下の基板１００をシード層とする選択エピタキシャル工程によって形成される。例えば、第１トランジスタＴＲ１を形成するためのソース／ドレーン領域ＳＤは、第１チャンネル領域ＣＨ１に引張り歪み（ストレイン）を提供する物質を含み、第２トランジスタＴＲ２を形成するためのソース／ドレーン領域ＳＤは、第２チャンネル領域ＣＨ２に引張り歪み（ストレイン）を提供する物質を含む。例えば、ソース／ドレーン領域ＳＤは、Ｓｉより格子定数が小さいＳｉＣ層、又は基板１００と実質的に同一の格子定数を有するＳｉ層を含む。一方、第３トランジスタＴＲ３を形成するためのソース／ドレーン領域ＳＤは、第３チャンネル領域ＣＨ３に圧縮歪み（ストレイン）を提供する物質を含む。例えば、ソース／ドレーン領域ＳＤは、Ｓｉより格子定数が大きいＳｉＧｅ層を含む。
図２１、図３４〜図３６を参照すると、基板１００上に層間絶縁膜１２３が形成される。そして、ダミーゲート１３１（図３４〜図３６参照）の上面が露出されるまで層間絶縁膜１２３を平坦化する工程が実行される。平坦化工程は、エッチバック（ｅｔｃｈ ｂａｃｋ）及び／又はＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程を含む。層間絶縁膜１２３を平坦化する時、ゲートマスクパターン１３５が共に除去される。例えば、層間絶縁膜１２３は、シリコン酸化膜又はシリコン酸窒化膜を含む。
平坦化工程によって露出されたダミーゲート１３１が選択的に除去される。キャッピング絶縁膜１２１（図３１〜図３３参照）は、ダミーゲート１３１の除去と同時に又は別個に除去される。ダミーゲート１３１の除去によって第１予備チャンネル領域ＰＣＨ１（図３４〜図３６参照）〜第３予備チャンネル領域ＰＣＨ３（図３４〜図３６参照）の上面が露出される。
第１予備チャンネル領域ＰＣＨ１〜第３予備チャンネル領域ＰＣＨ３から犠牲パターン１０５（図３４〜図３６参照）が選択的に除去される。例えば、犠牲パターン１０５がＳｉＧｅを含み、第１シートＮＳ１〜第３シートＮＳ３がＳｉを含む場合、選択エッチング工程は過酢酸（ｐｅｒａｃｅｔｉｃ ａｃｉｄ）を含むエッチング液を使用して実行される。エッチング液はフッ酸（ＨＦ）水溶液及び純水（ｄｅｉｏｎｉｚｅｄ ｗａｔｅｒ）をさらに含む。この時、ソース／ドレーン領域ＳＤは、バリアー絶縁膜ＢＩのパターンによって保護される。
ダミーゲート１３１及び犠牲パターン１０５を除去することによって、第１トレンチＴＣ１〜第３トレンチＴＣ３が形成される。第１トレンチＴＣ１は、第１シートＮＳ１、ゲートスペーサーＧＳ、バリアー絶縁膜ＢＩ、及び基板１００によって定義された領域である。第２トレンチＴＣ２は、第２シートＮＳ２、ゲートスペーサーＧＳ、バリアー絶縁膜ＢＩ、及び基板１００によって定義された領域である。同様に、第３トレンチＴＣ３は、第３シートＮＳ３、ゲートスペーサーＧＳ、バリアー絶縁膜ＢＩ、及び基板１００によって定義された領域である。即ち、第１トレンチＴＣ１は、互いに隣接する２つの第１シートＮＳ１の間の空間、及び第１シートＮＳ１の中で基板１００に最も隣接するシートと基板１００との間の空間を含む。第２トレンチＴＣ２は、互いに隣接する２つの第２シートＮＳ２の間の空間、及び第２シートＮＳ２の中で基板１００に最も隣接するシートと基板１００との間の空間を含む。同様に、第３トレンチＴＣ３は、互いに隣接する２つの第３シートＮＳ３の間の空間、及び第３シートＮＳ３の中で基板１００に最も隣接するシートと基板１００との間の空間を含む。
その後、図２２〜図２４に示したように、第１トレンチＴＣ１〜第３トレンチＴＣ３内にゲート絶縁膜及びゲート電極が形成される。例えば、第１トレンチＴＣ１内には第１ゲート絶縁パターンＧＩ１及び第１ゲート電極ＧＥ１が形成され、第２トレンチＴＣ２内には第２ゲート絶縁パターンＧＩ２及び第２ゲート電極ＧＥ２が形成され、第３トレンチＴＣ３内には第３ゲート絶縁パターンＧＩ３及び第３ゲート電極ＧＥ３（ＧＥ２と共通）が形成される。第１トレンチＴＣ１〜第３トレンチＴＣ３内にゲート絶縁膜及びゲート導電膜が順に形成された後、平坦化工程を実行して第１トレンチＴＣ１〜第３トレンチＴＣ３内にゲート絶縁パターン及びゲート電極が形成される。第１ゲート電極ＧＥ１は、第１シートＮＳ１の中の露出された部分を囲むように形成され、第２ゲート電極ＧＥ２は、第２シートＮＳ２の中の露出された部分を囲むように形成され、第３ゲート電極ＧＥ３は、第３シートＮＳ３の中の露出された部分を囲むように形成される。
第１ゲート絶縁パターンＧＩ１〜第３ゲート絶縁パターンＧＩ３、及び第１ゲート電極ＧＥ１〜第３ゲート電極ＧＥ３の上部がリセスされ、リセスされた領域にキャッピングパターンＧＰが各々形成される。
以上、本発明の実施形態によるＳＲＡＭセルを製造する方法の例を説明したが、ＳＲＡＭセルを製造する方法は、これに限定されるものではなく、複数のシートで構成されたゲート・オール・アラウンド型のチャンネル領域を形成するための多様な製造方法が使用される。このような多様な製造方法によって製造されたＳＲＡＭセルによれば、トランジスタの種類に応じてチャンネルを構成するシートの幅をそれぞれ異なるようにすることができる。その結果、ＳＲＡＭセルの性能を向上させ、ＳＲＡＭセルが占める面積を減少させることができる。
上述した内容は本発明を実施するための具体的な例である。本発明は上記で説明した実施形態のみでなく、単純に設計変更するか又は容易に変更できる実施形態も含む。また、本発明は、上記で説明した実施形態を利用して容易に変更実施できる技術も含む。
１００ 基板
１０１ 犠牲層
１０２ 半導体層
１０３ 予備犠牲パターン
１０４ 予備半導体パターン
１０５ 犠牲パターン
１２１ キャッピング絶縁膜
１２３ 層間絶縁膜
１３１ ダミーゲート
１３５ ゲートマスクパターン
ＡＲ１、ＡＲ２、ＡＲ３、ＡＲ４ （第１、第２、第３、第４）活性領域
ＢＩ バリアー絶縁膜
ＢＬ１ 第１ビットライン
ＢＬ２ 第２ビットライン
ＣＨ１、ＣＨ２、ＣＨ３ （第１、第２、第３）チャンネル領域
ＣＭ１、ＣＭ２、ＣＭ３、ＣＭ４、ＣＭ５、ＣＭ６、ＣＭ７、ＣＭ８ （第１、第２、第３、第４、第５、第６、第７、第８）メタルコンタクト
Ｇ１、Ｇ２、Ｇ３、Ｇ４ ゲート構造体
ＧＥ１ （第１）ゲート電極
ＧＥ２ （第２）ゲート電極
ＧＩ１、ＧＩ２、ＧＩ３ （第１、第２、第３）ゲート絶縁パターン
ＧＰ ゲートキャッピングパターン
ＧＳ ゲートスペーサー
Ｎ１、Ｎ２ （第１、第２）ノード
ＮＳ１、ＮＳ２、ＮＳ３ （第１、第２、第３）シート
ＰＣＨ１、ＰＣＨ２、ＰＣＨ３ （第１、第２、第３）予備チャンネル領域
ＰＤ１、ＰＤ２ （第１、第２）プルダウントランジスタ（ＮＭＯＳトランジスタ）
ＰＧ１、ＰＧ２ （第１、第２）パスゲートトランジスタ（ＮＭＯＳトランジスタ）
ＰＵ１、ＰＵ２ （第１、第２）プルアップトランジスタ（ＰＭＯＳトランジスタ）
ＳＤ ソース／ドレーン領域
ＴＣ１、ＴＣ２、ＴＣ３ （第１、第２、第３）トレンチ
ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６ （第１、第２、第３、第４、第５、第６）トランジスタ
ＶＤＤ （第１）電源電圧
ＶＳＳ 第２電源電圧（接地電圧）
ＷＬ ワードライン

Claims (24)

  1. 第１ＮＭＯＳ領域、ＰＭＯＳ領域、及び第２ＮＭＯＳ領域を含む基板と、
    前記第１ＮＭＯＳ領域上に第１方向に延長するように配置された第１ゲート構造体、前記第１ゲート構造体の両側の前記第１ＮＭＯＳ領域上に形成された第１ソース領域及び第１ドレーン領域、並びに前記第１ソース領域と前記第１ドレーン領域とを互いに連結し、前記第１方向に第１幅を有する複数の第１シートを含む第１トランジスタと、
    前記第１ＮＭＯＳ領域上に前記第１方向に延長するように配置された第２ゲート構造体、前記第２ゲート構造体の両側の前記第１ＮＭＯＳ領域上に形成された第２ソース領域及び第２ドレーン領域、並びに前記第２ソース領域と前記第２ドレーン領域とを互いに連結し、前記第１方向に前記第１幅を有する複数の第２シートを含む第２トランジスタと、
    前記ＰＭＯＳ領域上に前記第１方向に延長するように配置された前記第２ゲート構造体、前記第２ゲート構造体の両側の前記ＰＭＯＳ領域上に形成された第３ソース領域及び第３ドレーン領域、並びに前記第３ソース領域と前記第３ドレーン領域とを互いに連結し、前記第１方向に第２幅を有する複数の第３シートを含む第３トランジスタと、を備え、
    前記第１幅は、前記第２幅より大きいことを特徴とするＳＲＡＭ素子。
  2. 前記第１幅は、前記第２幅の１．４倍〜１０倍であることを特徴とする請求項１に記載のＳＲＡＭ素子。
  3. 前記複数の第１シート、前記複数の第２シート、及び前記複数の第３シートは、前記基板に垂直な方向に沿って積層されていることを特徴とする請求項１に記載のＳＲＡＭ素子。
  4. 前記複数の第１シート、前記複数の第２シート、及び前記複数の第３シートの中のそれぞれ同一レベルに位置するシートの厚さは、同一であることを特徴とする請求項１に記載のＳＲＡＭ素子。
  5. 前記複数の第１シート、前記複数の第２シート、及び前記複数の第３シートの各々の厚さは、同一であることを特徴とする請求項４に記載のＳＲＡＭ素子。
  6. 前記第１方向に直交する第２方向における前記複数の第２シートの長さ及び前記複数の第３シートの長さは、同一であることを特徴とする請求項１に記載のＳＲＡＭ素子。
  7. 前記第１トランジスタ及び前記第２トランジスタは、ＮＭＯＳトランジスタであり、
    前記第３トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項１に記載のＳＲＡＭ素子。
  8. 前記ＰＭＯＳ領域上に前記第１方向に延長するように配置された第３ゲート構造体、前記第３ゲート構造体の両側の前記ＰＭＯＳ領域上に形成された第４ソース領域及び第４ドレーン領域、並びに前記第４ソース領域と前記第４ドレーン領域とを互いに連結し、前記第１方向に前記第２幅を有する複数の第４シートを含む第４トランジスタと、
    前記第２ＮＭＯＳ領域に前記第１方向に延長するように配置された前記第３ゲート構造体、前記第３ゲート構造体の両側の前記第２ＮＭＯＳ領域上に形成された第５ソース領域及び第５ドレーン領域、並びに前記第５ソース領域と前記第５ドレーン領域とを互いに連結し、前記第１方向に前記第１幅を有する複数の第５シートを含む第５トランジスタと、
    前記第２ＮＭＯＳ領域上に前記第１方向に延長するように配置された第４ゲート構造体、前記第４ゲート構造体の両側の前記第２ＮＭＯＳ領域上に形成された第６ソース領域及び第６ドレーン領域、並びに前記第６ソース領域と前記第６ドレーン領域とを互いに連結し、前記第１方向に前記第１幅を有する複数の第６シートを含む第６トランジスタと、をさらに含むことを特徴とする請求項１に記載のＳＲＡＭ素子。
  9. 前記第１幅は、前記第２幅の１．４倍〜１０倍であることを特徴とする請求項８に記載のＳＲＡＭ素子。
  10. 前記第１トランジスタ、前記第２トランジスタ、前記第５トランジスタ、及び前記第６トランジスタは、ＮＭＯＳトランジスタであり、
    前記第３トランジスタ及び前記第４トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項８に記載のＳＲＡＭ素子。
  11. 第１ＮＭＯＳ領域、ＰＭＯＳ領域、及び第２ＮＭＯＳ領域を含む基板と、
    前記第１ＮＭＯＳ領域上に第１方向に延長するように配置された第１ゲート構造体、前記第１ゲート構造体の両側の前記第１ＮＭＯＳ領域上に形成された第１ソース領域及び第１ドレーン領域、並びに前記第１ソース領域と前記第１ドレーン領域とを互いに連結し、前記第１方向に第１幅を有する複数の第１シートを含む第１トランジスタと、
    前記第１ＮＭＯＳ領域上に前記第１方向に延長するように配置された第２ゲート構造体、前記第２ゲート構造体の両側の前記第１ＮＭＯＳ領域上に形成された第２ソース領域及び第２ドレーン領域、並びに前記第２ソース領域と前記第２ドレーン領域とを互いに連結し、前記第１方向に第２幅を有する複数の第２シートを含む第２トランジスタと、
    前記ＰＭＯＳ領域に前記第１方向に延長するように配置された前記第２ゲート構造体、前記第２ゲート構造体の両側の前記ＰＭＯＳ領域上に形成された第３ソース領域及び第３ドレーン領域、並びに前記第３ソース領域と前記第３ドレーン領域とを互いに連結し、前記第１方向に第３幅を有する複数の第３シートを含む第３トランジスタと、を備え、
    前記第２幅は、前記第１幅及び前記第３幅より大きいことを特徴とするＳＲＡＭ素子。
  12. 前記第２幅は、前記第１幅の１．４倍〜１０倍であるか又は前記第３幅の１．４倍〜１０倍であることを特徴とする請求項１１に記載のＳＲＡＭ素子。
  13. 前記第１幅と前記第３幅とは、同一であることを特徴とする請求項１２に記載のＳＲＡＭ素子。
  14. 前記複数の第１シート、前記複数の第２シート、及び前記複数の第３シートは、前記基板に垂直な方向に沿って積層されていることを特徴とする請求項１１に記載のＳＲＡＭ素子。
  15. 前記複数の第１シート、前記複数の第２シート、及び前記複数の第３シートの中のそれぞれ同一レベルに位置するシートの厚さは、同一であることを特徴とする請求項１１に記載のＳＲＡＭ素子。
  16. 前記複数の第１シート、前記複数の第２シート、及び前記複数の第３シートの各々の厚さは、同一であることを特徴とする請求項１５に記載のＳＲＡＭ素子。
  17. 前記第１方向に直交する前記第２方向における前記複数の第２シートの長さ及び前記複数の第３シートの長さは、同一であることを特徴とする請求項１１に記載のＳＲＡＭ素子。
  18. 前記ＰＭＯＳ領域上に前記第１方向に延長するように配置された第３ゲート構造体、前記第３ゲート構造体の両側の前記ＰＭＯＳ領域上に形成された第４ソース領域及び第４ドレーン領域、並びに前記第４ソース領域と前記第４ドレーン領域とを互いに連結し、前記第１方向に前記第３幅を有する複数の第４シートを含む第４トランジスタと、
    前記第２ＮＭＯＳ領域に前記第１方向に延長するように配置された前記第３ゲート構造体、前記第３ゲート構造体の両側の前記第２ＮＭＯＳ領域上に形成される第５ソース領域及び第５ドレーン領域、並びに前記第５ソース領域と前記第５ドレーン領域とを互いに連結し、前記第１方向に前記第２幅を有する複数の第５シートを含む第５トランジスタと、
    前記第２ＮＭＯＳ領域上に前記第１方向に延長するように配置された第４ゲート構造体、前記第４ゲート構造体の両側の前記第２ＮＭＯＳ領域上に形成された第６ソース領域及び第６ドレーン領域、並びに前記第６ソース領域と前記第６ドレーン領域とを互いに連結し、前記第１方向に前記第１幅を有する複数の第６シートを含む第６トランジスタと、をさらに備えることを特徴とする請求項１１に記載のＳＲＡＭ素子。
  19. 前記第２幅は、前記第１幅の１．４倍〜１０倍であるか又は前記第３幅の１．４倍〜１０倍であることを特徴とする請求項１８に記載のＳＲＡＭ素子。
  20. 前記第１トランジスタ、前記第２トランジスタ、前記第５トランジスタ、及び前記第６トランジスタは、ＮＭＯＳトランジスタであり、
    前記第３トランジスタ及び前記第４トランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項１８に記載のＳＲＡＭ素子。
  21. ＮＭＯＳ領域及びＰＭＯＳ領域を含む基板と、
    前記ＮＭＯＳ領域と前記ＰＭＯＳ領域との上に第１方向に延長するように配置されたゲート構造体と、
    前記ＮＭＯＳ領域上に前記第１方向に延長するように配置された前記ゲート構造体、前記ゲート構造体の両側の前記ＮＭＯＳ領域上に形成された第１ソース領域及び第１ドレーン領域、並びに前記第１ソース領域と前記第１ドレーン領域とを互いに連結し、前記第１方向に第１幅を有する複数の第１シートを含む第１トランジスタと、
    前記ＰＭＯＳ領域上に前記第１方向に延長するように配置された前記ゲート構造体、前記ゲート構造体の両側の前記ＰＭＯＳ領域上に形成された第２ソース領域及び第２ドレーン領域、並びに前記第２ソース領域と前記第２ドレーン領域とを互いに連結し、前記第１方向に第２幅を有する複数の第２シートを含む第２トランジスタと、を備え、
    前記第１幅は、前記第２幅より大きいことを特徴とするＳＲＡＭ素子。
  22. 前記第１幅は、前記第２幅の１．４倍〜１０倍であることを特徴とする請求項２１に記載のＳＲＡＭ素子。
  23. 前記ゲート構造体は、第１ゲート構造体を含み、
    前記ＳＲＡＭ素子は、
    前記ＮＭＯＳ領域上に前記第１方向に延長するように配置された第２ゲート構造体、前記第２ゲート構造体の両側の前記ＮＭＯＳ領域上に形成された第３ソース領域及び第３ドレーン領域、並びに前記第３ソース領域と前記第３ドレーン領域とを互いに連結し、前記第１方向に前記第１幅を有する複数の第３シートを含む第３トランジスタをさらに備えることを特徴とする請求項２１に記載のＳＲＡＭ素子。
  24. 前記第１方向に直交する第２方向における前記複数の第３シートの長さは、前記第２方向における前記複数の第１シートの長さと同一であることを特徴とする請求項２１に記載のＳＲＡＭ素子。
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