KR20170074239A - 광전자 반도체 칩 - Google Patents

광전자 반도체 칩 Download PDF

Info

Publication number
KR20170074239A
KR20170074239A KR1020177014446A KR20177014446A KR20170074239A KR 20170074239 A KR20170074239 A KR 20170074239A KR 1020177014446 A KR1020177014446 A KR 1020177014446A KR 20177014446 A KR20177014446 A KR 20177014446A KR 20170074239 A KR20170074239 A KR 20170074239A
Authority
KR
South Korea
Prior art keywords
layer
dielectric
doped semiconductor
semiconductor chip
dielectric layer
Prior art date
Application number
KR1020177014446A
Other languages
English (en)
Other versions
KR102455387B1 (ko
Inventor
파비안 콥
크리스티안 아이힝어
코르비니안 퍼즐마이어
Original Assignee
오스람 옵토 세미컨덕터스 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오스람 옵토 세미컨덕터스 게엠베하 filed Critical 오스람 옵토 세미컨덕터스 게엠베하
Publication of KR20170074239A publication Critical patent/KR20170074239A/ko
Application granted granted Critical
Publication of KR102455387B1 publication Critical patent/KR102455387B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H01L33/325—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen characterised by the doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements

Abstract

본 발명은 적어도 하나의 n-도핑 반도체 층(3), 적어도 하나의 p-도핑 반도체 층(5) 그리고 적어도 하나의 n-도핑 반도체 층(3)과 적어도 하나의 p-도핑 반도체 층(5) 사이에 배치된 활성 층(4)을 포함하는 광전자 반도체 칩(10)에 관한 것으로, p-도핑 반도체 층(5)은 제 1 금속성 접속 층(8)에 의해 전기적으로 접촉되고, 반사 강화 유전체 층 시퀀스(6)가 p-도핑 반도체 층(5)과 제 1 접속 층(8) 사이에 배치되며 서로 다른 굴절률들을 갖는 복수의 유전체 층들(61, 62)을 갖는다.

Description

광전자 반도체 칩{OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 광전자 반도체 칩, 특히 예를 들어, LED 칩과 같은 방사선 방출 광전자 반도체 칩에 관한 것이다.
본 특허출원은 독일 특허출원 10 2014 115 740.0으로부터의 우선권을 주장하며, 이 특허출원의 개시 내용은 이로써 인용에 의해 포함된다.
예를 들어, LED 칩들과 같은 광전자 반도체 칩들의 경우, 원칙적으로 금속성 접속 층들이 전기적 접촉의 목적으로 반도체 층들에 도포된다. 그러나 금속들은 높은 흡수 계수를 갖기 때문에, 방출된 방사선의 일부는 금속성 접속 층에 흡수된다.
본 발명의 기초가 되는 목적은 금속성 접속 층에서의 흡수 손실들이 감소되는 적어도 하나의 금속성 접속 층을 갖는 개선된 광전자 반도체 칩을 제공하는 것이다.
이 목적은 독립 청구항 제 1 항에 따른 광전자 반도체 칩에 의해 달성된다. 본 발명의 유리한 구성들 및 추가 개발들은 종속 청구항들의 요지이다.
적어도 하나의 실시예에 따르면, 광전자 반도체 칩은 적어도 하나의 n-도핑 반도체 층, 적어도 하나의 p-도핑 반도체 층 및 n-도핑 반도체 층과 p-도핑 반도체 층 사이에 배치된 활성 층을 포함한다. 활성 층은 특히, 방사선을 방출하기에 적합한 층이다. 광전자 반도체 칩은 특히 LED 칩일 수 있다.
p-도핑 반도체 층은 제 1 금속성 접속 층에 의해 전기적으로 접촉된다. 즉, 제 1 금속성 접속 층은 광전자 반도체 칩의 p-접촉을 형성한다. 제 1 금속성 접속 층은 특히, 광전자 반도체 칩의 방사선 출사면 상에 배치될 수 있다. 제 1 금속성 접속 층은 예를 들어, 본드 패드 및/또는 하나 또는 그보다 많은 접촉 웹들을 포함 할 수 있다.
광전자 반도체 칩에서, 반사 강화 유전체 층 시퀀스는 p-도핑 반도체 층과 제 1 금속성 접속 층 사이에 유리하게 배치되며, 이 유전체 층 시퀀스는 서로 다른 굴절률들을 갖는 복수의 유전체 층들을 포함한다. 제 1 금속성 접속 층의 방향으로 활성 층으로부터 방출된 방사선은 제 1 금속성 접속 층에 부딪치기 전에 반사 강화 유전체 층 시퀀스에 의해 적어도 부분적으로 유리하게 반사되어 흡수 손실들을 감소시킨다. 반사 강화 유전체 층 시퀀스는 전기적으로 절연되기 때문에, 반사 강화 유전체 층 시퀀스는 금속성 접속 층 아래에 배치되고 반사 강화 유전체 층 시퀀스에 인접하는 반도체 층 시퀀스의 영역을 통한 전류 흐름을 감소시키는 추가 효과를 갖는다. 따라서 반도체 층 시퀀스가 반사 강화 유전체 층 시퀀스에 의해 덮이지 않는 영역들에서보다 금속성 접속 층 아래에 배치되는 활성 층의 영역에서 더 적은 방사선이 생성된다. 이로써, 광전자 반도체 칩의 효율이 유리하게 증가된다.
하나의 유리한 구성에서, 투명 전기 전도성 층이 제 1 접속 층과 p-도핑 반도체 층 사이에 배치된다. 특히, 제 1 접속 층과 p-도핑 반도체 층은 투명 전기 전도성 층에 의해 전기 도전성으로 함께 접속된다. 투명 전기 전도성 층은 예를 들어, 적어도 유전체 층 시퀀스와 제 1 접속 층 사이의 위치들에 배치되고 p-도핑 반도체 층 위에서 유전체 층 시퀀스 옆에서 측 방향으로 연장한다. 이런 식으로, 제 1 접속 층은 p-도핑 반도체 층에 직접 인접하지 않고 p-도핑 반도체 층에 접속된다. 이런 식으로, 투명 전기 전도성 층은 유리하게는 p-도핑 반도체 층과 제 1 접속 층 사이의 전기 절연성 유전체 층 시퀀스의 배치를 가능하게 한다.
투명 전기 전도성 층은 방출된 방사선에 대해 투과성이기 때문에, 투명 전기 전도성 층은 유전체 층 시퀀스 외부의 p-도핑 반도체 층의 비교적 큰 부분을 덮을 수 있다. 바람직하게는, 투명 전기 전도성 층은 p-도핑 반도체 층의 대부분을 덮거나 심지어 유전체 층 시퀀스의 영역을 벗어나서 p-도핑 반도체 층의 전체 표면에 도포된다. 이는 반도체 층 시퀀스에서 양호한 전류 확산을 야기한다. 투명 전기 전도성 층은 바람직하게는 예를 들어, ITO와 같은 투명 전도성 산화물(TCO: transparent conductive oxide)을 함유한다.
추가 유리한 구성에서, 투명 전기 전도성 중간층이 p-도핑 반도체 층과 반사 강화 유전체 층 시퀀스 사이에 배치된다. 투명 전기 전도성 중간층은 바람직하게는 p-도핑 반도체 층의 전체 표면을 덮는다. 투명 전기 전도성 중간층은, 바람직하게는 적어도 부분적으로 유전체 층 시퀀스를 덮는 앞서 언급한 투명 전기 전도성 층에 추가로 또는 그에 대한 대안으로서 제공될 수 있다. 예를 들어, 투명 전기 전도성 층이 부분적으로 반사 강화 층 시퀀스 옆에서 측면으로 투명 전기 전도성 중간층에 인접하도록 투명 전기 전도성 층이 반사 강화 유전체 층 시퀀스를 둘러쌀 수 있다. 이런 식으로, 전기 전도성 접속이 제 1 접속 층과 투명 전기 전도성 중간층 사이에 형성된다.
대안으로, 제 1 접속 층이 반사 강화 유전체 층 시퀀스를 둘러싸도록 제공될 수 있다. 이 구성에서, 제 1 접속 층은 부분적으로 반사 강화 층 시퀀스 옆의 투명 전기 전도성 중간층에 측면으로 인접할 수 있고, 이런 식으로 투명 전기 전도성 중간층과 전기적 접촉을 야기할 수 있다.
적어도 하나의 유리한 구성에 따르면, 반사 강화 유전체 층 시퀀스는 n1의 굴절률을 갖는 제 1 유전체 재료의 적어도 하나의 제 1 유전체 층 및 n2 > n1의 굴절률을 갖는 제 2 유전체 재료의 적어도 하나의 제 2 유전체 층을 포함하는 적어도 3개의 유전체 층들을 포함한다. 제 1 유전체 재료는 유리하게는 낮은 굴절률, 바람직하게는 n1 ≤ 1.7을 갖고, 제 2 유전체 재료는 n2 > 1.7의 높은 굴절률, 바람직하게는 n2 > 2를 갖는다. 유전체 층 시퀀스는 간섭 층 시스템으로서의 기능을 하는데, 간섭 층 시스템의 반사 강화 효과는 서로 다른 굴절률들(n1, n2)을 갖는 유전체 층들 사이의 계면들에서의 다수의 반사들에 기초한다.
유전체 층 시퀀스는 바람직하게는 제 1 유전체 재료 및/또는 제 2 유전체 재료의 적어도 2개의 층들을 포함한다. 예를 들어, 유전체 층 시퀀스는 낮은 굴절률(n1)을 갖는 제 1 유전체 재료의 제 1 층, 높은 굴절률(n2)을 갖는 제 2 유전체 재료의 제 2 층 및 낮은 굴절률(n1)을 갖는 제 1 유전체 재료의 제 3 층을 포함할 수 있다.
반사 강화 유전체 층 시퀀스는 제 1 유전체 재료 및 제 2 유전체 재료의 복수의 교대 층들을 포함할 수 있다. 유전체 층 시퀀스는 예를 들어, n1의 굴절률을 갖는 제 1 유전체 층 및 n2 > n1의 굴절률을 갖는 제 2 유전체 층을 각각 포함하는 복수의 층 쌍들을 포함한다. 이 경우, 반사 강화 유전체 층 시퀀스는 교대로 낮은 굴절률과 높은 굴절률을 갖는 교대 층들로 형성된다. 반사 강화 유전체 층 시퀀스는 특히, 제 1 유전체 층 및 제 2 유전체 층의 각각의 경우로 이루어진 층들의 복수의 동일한 쌍들을 포함하는 주기적인 층 시퀀스일 수 있다.
유전체 층 시퀀스의 유전체 층들의 층 두께들은 유전체 층 시퀀스가 방출된 방사선의 특히 주 파장 및 주 각도에서 활성 층의 방사 스펙트럼의 영역에서 최대로 높은 반사를 갖는다는 점에서 유리하게 최적화된다. 적어도 하나의 유리한 구성에 따르면, 활성 층은 주 파장(λ)을 갖는 방사선의 방출에 적합하며, 여기서는 적어도 하나의 제 1 유전체 층의 두께(d1)에 0.01λ/4 ≤ n1*d1 ≤10λ/4가 적용되고, 적어도 하나의 제 2 유전체 층의 두께(d2)에 0.01λ/4 ≤ n2*d2 ≤ 10λ/4가 적용된다. 바람직하게는, 0.5λ/4 ≤ n1*d1 ≤ 5λ/4 및 0.5λ/4 ≤ n2*d2 ≤ 5λ/4가 적용된다.
하나의 바람직한 구성에서는, 적어도 하나의 제 1 유전체 층의 두께에 0.7λ/4 ≤ n1*d1 ≤1.3λ/4가 적용되고, 적어도 하나의 제 2 유전체 층의 두께에 0.7λ/4 ≤ n2*d2 ≤ 1.3λ/4가 적용된다. 이 경우, 제 1 유전체 층의 광학적 두께(n1*d1) 및 제 2 유전체 층의 광학적 두께(n1*d1)는 주 파장의 1/4과 대략 동일하다. 이것은 유전체 층 시퀀스에서의 간섭을 통해 높은 반사를 달성하는 가능한 방법이다. 반사 강화 유전체 층 시퀀스는 특히 분포 브래그 반사기(DBR: Distributed Bragg Reflector) 미러의 형태를 취할 수 있다. DBR 미러는 n1의 굴절률을 갖는 제 1 유전체 층 및 n2 > n1의 굴절률을 갖는 제 2 유전체 층을 각각 포함하는 층들의 쌍들의 주기적인 시퀀스를 포함한다.
하나의 유리한 구성에 따르면, 반사 강화 유전체 층 시퀀스는 Al2O3, Ta2O5, ZrO2, ZnO, SiNX, SiOxNy, SiO2, TiO2, ZrO2, HfO2, Nd2O5 또는 MgF2의 재료들 중 적어도 하나를 포함하거나 그러한 재료로 구성된다. 반사 강화 유전체 층 시퀀스는 예를 들어, 원자 층 증착(ALD: atomic layer deposition)에 의해 또는 CVD 방법, 특히 플라즈마 강화 화학 기상 증착(PECVD: Plasma Enhanced Chemical Vapor Deposition)에 의해 증착될 수 있다. 이 방법에서, 반사 강화 유전체 층 시퀀스는 바람직하게는 p-도핑 반도체 층의 전체 표면 위에 먼저 도포된 다음, 레지스트 마스크를 에칭 마스크로 사용하는 에칭 프로세스에 의해 패터닝된다.
대안으로, 반사 강화 유전체 층 시퀀스는 예를 들어, 스퍼터링에 의해 또는 기상 증착에 의해 도포될 수 있다. 이 경우, 패터닝은 예를 들어, 반사 강화 유전체 층 시퀀스가 마스크 층의 창에 증착되고 마스크 층 상에 증착된 재료가 마스크 층에서 다시 리프트 오프(lift-off)되는 리프트 오프 방법을 사용하여 진행될 수 있다.
하나의 유리한 구성에 따르면, 적어도 하나의 n-도핑 반도체 층은 제 2 금속성 접속 층에 의해 전기적으로 접속된다. 이 경우, 제 2 투명 전기 전도성 층이 바람직하게는 n-도핑 반도체 층과 제 2 금속성 접속 층 사이에 배치된다. 제 2 접속 층은 이 경우에 n-도핑 반도체 층의 반도체 재료에 유리하게는 직접 금속 반도체 접촉을 통해서가 아니라, 그보다는 제 2 투명 전기 전도성 층을 통해 전기적으로 접속된다. 이것은 n-도핑된 질화물 화합물 반도체 재료 상에 예를 들어, Au, Rh, Pt 또는 Pd와 같은 높은 일 함수를 갖는 금속의 경우에 특히 발생하는 쇼트키(Schottky) 배리어의 형성을 방해하고 동작 전압의 증가를 야기한다.
바람직하게는 p-도핑 반도체 층과 제 1 접속 층 사이에 배치된 투명 전기 전도성 층과 마찬가지로, n-도핑 반도체 층과 제 2 금속성 접속 층 사이의 제 2 투명 전기 전도성 층은 유리하게는 예를 들어, ITO와 같은 투명 전도성 산화물을 함유한다. 이는 제 2 접속 층의 금속과 특히 ITO와 같은 투명 전도성 산화물 간의 접촉 저항이 유리하게는 무시할 정도로 작다는 이점을 갖는다. 투명 전도성 층이 n-도핑 반도체 층 위에서 전류 확산을 야기하기 때문에, 예를 들어 본드 패드 및/또는 접촉 웹의 형태를 취하는 제 2 금속성 접속 층의 측면 범위가 비교적 작게 유지될 수 있다. 이는 제 2 금속성 접속 층에서 가능한 흡수를 감소시킨다.
추가 유리한 구성에서, 서로 다른 굴절률들을 갖는 복수의 유전체 층들을 포함하는 제 2 반사 강화 유전체 층 시퀀스가 n-도핑 반도체 층과 제 2 금속성 접속 층 사이에 배치된다. 제 2 반사 강화 유전체 층 시퀀스는 유리하게는 제 2 금속성 접속 층의 방향으로 전파하는 방사선을 반도체 본체로 다시 반사시킴으로써, 유리하게는 제 2 금속성 접속 층의 흡수를 감소시킨다. n-도핑 반도체 층과 제 2 금속성 접속 층 사이의 제 2 반사 강화 유전체 층 시퀀스는 p-도핑 반도체 층과 제 1 금속성 접속 층 사이의 앞서 설명한 반사 강화 유전체 층 시퀀스와 동일한 유리한 구성들을 가질 수 있다. 따라서 이러한 유리한 구성들은 다시 더 상세히 설명되지 않을 것이다.
일 구성에서, 제 2 접속 층이 제 2 반사 강화 유전체 층 시퀀스를 둘러싸도록 제공될 수 있다. 이 구성에서, 제 2 접속 층은 부분적으로는 반사 강화 층 시퀀스 옆에서 측면으로 n-도핑 반도체 층에 인접할 수 있으며, 이런 식으로 n-도핑 반도체 층과의 전기적 접촉을 형성할 수 있다. 대안으로, n-도핑 반도체 층과 제 2 반사 강화 유전체 층 시퀀스 사이에 제 2 투명 전기 전도성 중간층을 배치하는 것도 또한 가능하다. 이 경우, 제 2 접속 층이 반사 강화 유전체 층 시퀀스를 둘러싼다면, 제 2 접속 층은 적어도 부분적으로 제 2 전기 전도성 중간층에 인접할 수 있다.
하나의 바람직한 구성에서, 제 1 금속성 접속 층 및/또는 제 2 금속성 접속 층은 Au, Ag, Ti, Pt, Pd, Cu, Ni, In, Rh, W, Cr 또는 Al의 금속들 중 적어도 하나를 포함한다. 제 1 금속성 접속 층 및/또는 제 2 금속성 접속 층은 예를 들어, 기상 증착 또는 스퍼터링에 의해 증착될 수 있다.
특히 바람직하게는, 제 1 금속성 접속 층은 Au, Cu, Ti, 또는 예를 들어, Au/Cu와 같은, 이러한 금속들 중 적어도 하나와의 합금을 포함한다. p-도핑 반도체 층과 제 1 금속성 접속 층 사이의 반사 강화 유전체 층 시퀀스의 배치로 인해, 제 1 금속성 접속 층의 반사 계수는 반도체 칩의 밝기에 어떠한 중요한 영향도 갖지 않는다. 따라서 특히 Au, Cu, Au/Cu 또는 Ti와 같은 금속들은 특별히 높은 반사 계수가 아니라, 그보다는 예를 들어, 낮은 일렉트로마이그레이션(electromigration) 및/또는 높은 전기 및 열 전도성과 같은 유리한 전기적 및/또는 열 특성들에 의해 구별되는 제 1 금속성 접속 층에 대해 유리하게 선택될 수 있다.
추가 유리한 구성에서, 제 2 금속성 접속 층은 은을 포함한다. 제 1 금속성 접속 층은 바람직하게는 어떠한 은도 포함하지 않는다. 은은 높은 전기 전도성 및 스펙트럼의 가시 영역에서의 특히 높은 반사에 의해 구별되는 금속이다. 이러한 특성들은 n-도핑 반도체 층과 접촉하는 제 2 금속성 접속 층에서 특히 유리하게 이용될 수 있다.
본 발명은 도 1 내지 도 13과 함께 예시적인 실시예를 참조로 아래에서 보다 상세히 설명된다.
도 1은 하나의 예시적인 실시예에 따른 광전자 반도체 칩을 관통하는 단면의 개략적 표현이다.
도 2a 및 도 2b는 반사 강화 유전체 층 시퀀스의 예시적인 실시예들의 개략적 표현들이다.
도 3a 및 3b는 반사 강화 유전체 층 시퀀스의 예시적인 실시예의 그리고 Al 접속 층을 갖는 비교 예의 개략적 표현들이다.
도 4는 도 3a 및 도 3b에 따른 반사 강화 유전체 층 시퀀스 그리고 비교 예의 반사의 그래픽 표현이다.
도 5a 및 도 5b는 반사 강화 유전체 층 시퀀스의 예시적인 실시예의 그리고 Rh 접속 층을 갖는 비교 예의 개략적 표현들이다.
도 6은 도 5a 및 도 5b에 따른 반사 강화 유전체 층 시퀀스 그리고 비교 예의 반사의 그래픽 표현이다.
도 7 내지 도 13은 각각 추가 예시적인 실시예에 따른 광전자 반도체 칩을 관통하는 단면의 개략적 표현들이다.
도면들에서, 동일하거나 동일하게 작용하는 컴포넌트들에는 각각의 경우에 동일한 참조 번호들이 제공된다. 예시된 컴포넌트들 및 컴포넌트들의 서로에 대한 크기 비율들은 스케일링되는 것으로 간주되지 않아야 한다.
도 1은 제 1 예시적인 실시예에 따른 광전자 반도체 칩(10)을 도시한다. 광전자 반도체 칩(10)은 기판(1)에 도포된 반도체 층 시퀀스(2, 3, 4, 5)를 포함한다. 예를 들어, 적어도 하나의 버퍼 층(2)이 기판(1)에 도포될 수 있는데, 상기 버퍼 층에는 적어도 하나의 n-도핑 반도체 층(3), 활성 층(4) 및 적어도 하나의 p-도핑 반도체 층(5)이 이어진다. 묘사를 단순화하기 위해, 도 1은 단지 하나의 n-도핑 반도체 층(3) 및 하나의 p-도핑 반도체 층(5)을 도시하지만, 여기서 활성 층(4)은 또한 복수의 n-도핑 층들 또는 p-도핑 층들로 명백히 둘러싸일 수 있다.
반도체 층 시퀀스(2, 3, 4, 5)는 특히 질화물 화합물 반도체에 기반할 수 있다. 본 맥락에서 "질화물 화합물 반도체에 기반함"은 반도체 층 시퀀스 또는 이것의 적어도 하나의 층이 III-질화물 화합물 반도체 재료, 바람직하게는 InxAlyGa1 -x- yN을 포함함을 의미하며, 여기서 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 및 x + y ≤ 1이다. 이 재료는 위의 식에 따라 수학적으로 정확한 조성을 절대적으로 나타낼 필요는 없다. 대신에, 이는 InxAlyGa1 -x- yN 재료의 특징적인 물리적 특성들을 실질적으로 변형시키지 않는 하나 또는 그보다 많은 도펀트들 및 추가 성분들을 포함할 수 있다. 그러나 단순화를 위해, 결정 격자의 기본 성분들(In, Al, Ga, N)이 부분적으로 적은 양들의 추가 물질들로 대체될 수 있다 하더라도, 위의 식은 이러한 기본 성분들만을 포함한다.
기판(1)은 바람직하게는 질화물 화합물 반도체 재료를 성장시키기에 적합한 기판이다. 특히, 기판(1)은 사파이어 기판일 수 있다. 대안으로, 기판은 예를 들어 Si, SiC 또는 GaN을 포함할 수 있다.
활성 층(4)은 특히 방사선 방출 활성 층일 수 있다. 활성 층은 예를 들어 pn 접합, 이중 헤테로 구조, 단일 양자 우물 구조 또는 다중 양자 우물 구조의 형태를 취할 수 있다. 여기서 "양자 우물 구조"라는 용어는 전하 운반자들이 포함("가둠(confinement)")에 의해 이들의 에너지 상태들의 양자화를 거치는 임의의 구조를 포함한다. 특히, 양자 우물 구조라는 용어는 양자화의 차원성의 어떠한 지표도 제공하지 않는다. 따라서 이는 그 중에서도 양자 골(quantum trough)들, 양자선들 및 양자점들 그리고 이러한 구조들의 임의의 결합을 포괄한다.
광전자 반도체 칩(10)에는, 적어도 하나의 p-도핑 반도체 층(5)의 전기적 접촉을 위한 제 1 전기 접속 층(8)이 제공된다. 더욱이, 광전자 반도체 칩(10)은 적어도 하나의 n-도핑 반도체 층(3)의 전기적 접촉을 위한 제 2 전기 접속 층(9)을 포함한다. 제 1 전기 접속 층(8) 및 제 2 전기 접속 층(9)은 각각 적어도 하나의 금속 또는 적어도 하나의 금속 합금을 포함하는 금속성 층들이다. 제 1 전기 접속 층(8) 및/또는 제 2 전기 접속 층(9)이 서로 다른 금속들 또는 금속 합금들의 복수의 하위 층들을 포함하는 것이 또한 가능하다.
제 1 전기 접속 층(8) 및/또는 제 2 전기 접속 층(9)은 예를 들어, Au, Ag, Ti, Pt, Pd, Cu, Ni, In, Rh, Cr, Al 또는 W의 금속들 중 적어도 하나를 포함할 수 있다. 이러한 금속들은 예를 들어 기상 증착 또는 스퍼터링에 의해 증착될 수 있다.
제 1 전기 접속 층(8)은 유리하게는 p-도핑 반도체 층(5)에 직접 인접하지 않는다. 대신에, 제 1 전기 접속 층(8)은 투명 전기 전도성 층(7)에 의해 p-도핑 반도체 층(5)에 전기 전도성으로 접속된다. 활성 층(4)에 의해 방출된 방사선에 대한 투명 전기 전도성 층(7)의 투명성의 결과, 투명 전기 전도성 층(7)은 유리하게는 p-도핑 반도체 층(5)의 표면의 넓은 영역을 덮을 수 있고, 이런 식으로 반도체 층 시퀀스에 양호한 전류 확산을 야기할 수 있다. 투명 전기 전도성 중간층은 바람직하게는 p-도핑 반도체 층(5)의 표면의 적어도 절반을 덮는다.
반사 강화 유전체 층 시퀀스(6)는 p-도핑 반도체 층(5)과 제 1 전기 접속 층(8) 사이에 유리하게 배치된다.
반사 강화 유전체 층 시퀀스(6)의 측면 범위는 바람직하게는 제 1 접속 층(8)의 측면 범위와 실질적으로 동일하거나 약간 더 크다. 반사 강화 유전체 층 시퀀스(6)의 측면 범위는 바람직하게는 제 1 접속 층(8)의 측면 범위보다 바람직하게는 최대한으로 20㎛ 또는 바람직하게는 최대한으로 10㎛ 더 크다.
광전자 반도체 칩(10)을 제조하기 위한 방법에서, 반사 강화 유전체 층 시퀀스(6)는 초기에 p-도핑 반도체 층(5)의 전체 표면에 도포된 다음, 에칭 프로세스와 함께 포토리소그래피 방식으로 패터닝될 수 있다. 이는 반사 강화 유전체 층 시퀀스(6)의 실질적으로 수직인 측면 플랭크들을 야기하는데, 이러한 측면 플랭크들은 에칭 프로세스에 의해 한정된다.
활성 층(4)에 의해 방출된 방사선의, 제 1 전기 접속 층(8)의 방향으로 전파하는 비율은, 이러한 비율의 방사선이 금속성 제 1 전기 접속 층(8)에 부딪치기 전에 반사 강화 유전체 층 시퀀스(6)에 의해 유리하게 반사된다. 이로써, 제 1 전기 접속 층(8)에서의 방사선 흡수가 유리하게 감소된다. 더욱이, 유전체 반사 강화 층 시퀀스(6)는 제 1 전기 접속 층(8) 바로 아래에 배치된 반도체 층 시퀀스 부분을 투명 전기 전도성 층(7)으로부터 전기적으로 절연시키며 이런 식으로 제 1 전기 접속 층(8) 아래 영역으로의 전류 주입을 감소시킨다는 이점을 갖는다. 이것은 제 1 전기 접속 층(8) 바로 아래에 배치된 활성 층(4)의 영역에서, 제 1 전기 접속 층(8)의 영역에서 흡수될 가능성이 있는 방사선이 더 적게 방출된다는 이점을 갖는다.
투명 전기 전도성 층(7)은 부분적으로 반사 강화 유전체 층 시퀀스(6)와 제 1 전기 접속 층(8) 사이에 배치되고, 이런 식으로 제 1 전기 접속 층(8)과 p-도핑 반도체 층(5) 모두와 전기 전도성으로 접속된다.
도 2a는 반사 강화 유전체 층 시퀀스(6)의 예시적인 실시예를 도시한다. 예시적인 실시예에서, 반사 강화 유전체 층 시퀀스(6)는 n1의 굴절률을 갖는 제 1 유전체 재료의 제 1 유전체 층(61), 더 높은 굴절률(n2 > n1)을 갖는 제 2 유전체 재료의 후속 제 2 유전체 층(62) 및 n1의 굴절률을 갖는 제 1 유전체 재료의 추가 유전체 층(61)을 포함한다. 제 1 유전체 재료는 바람직하게는 낮은 굴절률, 바람직하게는 n1 ≤ 1.7을 갖는다. 제 2 유전체 재료는 유리하게는 높은 굴절률, 바람직하게는 n2> 1.7, 특히 바람직하게는 n2 > 2를 갖는다.
도 2b는 반사 강화 유전체 층 시퀀스(6)의 추가 예시적인 실시예를 도시하며, 여기서 반사 강화 유전체 층 시퀀스(6)는 n1의 굴절률을 갖는 제 1 유전체 재료의 제 1 층(61) 및 더 높은 굴절률(n2 > n1)을 갖는 제 2 유전체 재료의 제 2 층(62)을 각각 포함하는 층들의 복수의 쌍들을 포함한다.
도 3a는 p-도핑 반도체 층(5), 반사 강화 유전체 층 시퀀스(6), 투명 전기 전도성 층(7) 및 제 1 전기 접속 층(8)의 층 시퀀스의 예시적인 실시예를 도시한다. 예시적인 실시예에서, p-도핑 반도체 층(5)은 n
Figure pct00001
2.45의 굴절률을 갖는 GaN 층이다. 여기서 그리고 이후에는 파장 λ = 450㎚에 대해 각각의 경우에 굴절률이 기술된다. p-도핑 반도체 층(5)에 도포된 반사 강화 유전체 층 시퀀스(6)는 낮은 굴절률(n1
Figure pct00002
1.46)을 갖는 SiO2의 제 1 유전체 층(61), 높은 굴절률(n2
Figure pct00003
2.65)을 갖는 TiO2의 제 2 유전체 층(62) 및 낮은 굴절률(n1
Figure pct00004
1.46)을 갖는 SiO2의 추가 유전체 층(61)을 포함하는 3개의 유전체 층들의 예시적인 실시예로 형성된다. 성장 방향에서, 유전체 층 시퀀스(6) 다음에는, 예시적인 실시예에서 n
Figure pct00005
1.95의 굴절률을 갖는 ITO의 층인 투명 전기 전도성 층(7) 및 예를 들어, n
Figure pct00006
0.63 + 5.48i의 복소 굴절률을 갖는 알루미늄 층인 금속성 제 1 전기 접속 층(8)이 이어진다.
유전체 층 시퀀스(6)는 간섭 층 시스템으로서 기능하며, 여기서 개별 층들(61, 62)의 층 두께들은 활성 층(4)에 의해 방출된 방사선의 주 파장(λ)에서 가장 높은 가능한 반사가 발생하도록 바람직하게 최적화된다. 예를 들어, SiO2의 제 1 유전체 층(61)의 두께는 d1 = 100㎚, TiO2의 제 2 유전체 층(62)의 두께는 d2 = 50㎚, 그리고 SiO2의 제 3 유전체 층(63)의 두께는 d3 = 100㎚가 된다.
비교를 위해, 도 3b는 본 발명에 따르지 않는 층 시퀀스를 도시하는데, 여기서는 d1 = 100㎚의 두께를 갖는 SiO2의 단일 유전체 층(61)만이 p-도핑 반도체 층(5)과 투명 전기 전도성 층(7) 그리고 금속성 제 1 접속 층(8) 사이에 배치된다.
도 4는 도 3a의 예시적인 실시예(곡선 41) 및 도 3b의 비교 예(곡선 42)에 따른 층 시퀀스의 반사 계수들(R)을 450㎚의 파장(λ)을 갖는 청색광에 대한 입사각(α)의 함수로써 도시한다. 반사 계수들(R)은 TE 및 TM 편광에 대해 평균화된다. 예시적인 실시예에 따른 층 시퀀스는 반사 강화 유전체 층 시퀀스를 포함하지 않는 비교 예에 따른 층 시퀀스보다 사실상 전체 각도 범위에 걸쳐 더 높은 반사 계수를 갖는 것이 명백하다.
도 5a 및 5b는 도 3a에 따른 층 시퀀스의 예시적인 실시예 및 도 3b에 따른 비교 예의 변형 예를 도시하는데, 여기서 차이점은 금속성 제 1 전기 접속 층(8)에 대한 재료로서 알루미늄 대신 금속 로듐(Rh)이 사용된다는 것이다. 그렇지 않으면, 층 시퀀스들은 각각 도 3a 및 도 3b의 층 시퀀스들에 대응한다.
도 6은 도 5a의 예시적인 실시예(곡선 61) 및 도 5b의 비교 예(곡선 62)에 따른 층 시퀀스의 반사 계수들(R)을 450㎚의 파장(λ)을 갖는 청색광에 대한 입사각(α)의 함수로써 도시한다. 반사 계수들은 TE 및 TM 편광에 대해 평균화된다. 예시적인 실시예에서, 반사 강화 유전체 층 시퀀스는 사실상 전체 각도 범위에 대해 비교 예에 비해 반사 계수(R)의 현저한 증가를 야기한다. 제 1 전기 접속 층에 대한 금속으로 로듐을 사용하는 경우, 로듐은 더 낮은 반사 계수 및 이에 따라 더 강한 흡수를 가지므로, 알루미늄을 사용하는 경우보다 효과가 훨씬 더 뚜렷하다.
도 7은 광전자 반도체 칩(10)의 추가 예시적인 실시예를 도시한다. 이는 반사 강화 유전체 층 시퀀스(6)가 전체 표면 위에 도포되고 이어서 포토리소그래피 방식으로 패터닝된 것이 아니라, 그보다는 리프트 오프 프로세스를 이용한 패터닝으로 도포되었다는 점에서 도 1에 도시된 예시적인 실시예와는 다르다. 광전자 반도체 칩(10)을 제조하기 위한 방법에서, 반사 강화 유전체 층 시퀀스(6)는 예를 들어, 마스크 층에서 미리 포토리소그래피 방식으로 한정된 윈도우에 증착되고, 그 다음 윈도우 외부의 반사 강화 유전체 층 시퀀스(6) 재료가 마스크 층에서 리프트 오프된다. 마스크 층 윈도우에서의 성장의 결과로서, 반사 강화 유전체 층 시퀀스(6)는 일단 완성되면 완만하게 바깥 쪽으로 경사진 플랭크들을 포함한다. 이 구성에서, 반사 강화 유전체 층 시퀀스(6)의 개개의 층들의 층 두께들은 특히 중심으로부터 바깥쪽으로 적어도 약간 감소할 수 있다. 이는 마스크 층에 의해 한정된 에지들에서 반사 강화 유전체 층 시퀀스(6)의 성장 동안 음영 효과들에 의해 결정될 수 있다.
도 8은 광전자 반도체 칩(10)의 추가 예시적인 실시예를 도시한다. 이 예시적인 실시예는 제 2 투명 전기 전도성 층(11)이 n-도핑 반도체 층(3)과 제 2 금속성 접속 층(9) 사이에 배치된다는 점에서 도 1에 예시된 예시적인 실시예와는 다르다. 제 2 투명 전기 전도성 층(11)은 바람직하게는 예를 들어, ITO와 같은 투명 전도성 산화물을 함유한다. 투명 전기 전도성 층(11)은 유리하게는 전류 확산을 야기하여, 제 2 전기 접속 층(9)의 폭이 유리하게 감소될 수 있다. 이런 식으로, 제 2 전기 접속 층(9)에서의 흡수 손실들이 감소된다.
도 9에 예시된 예시적인 실시예는 반사 강화 유전체 층 시퀀스(6)가 리프트 오프 방법을 사용하여 도 7의 예시적인 실시예에서와 같이 생성되고, 따라서 외측으로 완만하게 경사진 플랭크들을 포함한다는 점에서 도 8에 도시된 예시적인 실시예와는 다르다.
도 10의 예시적인 실시예는 n-도핑 반도체 층(3)과 제 2 전기 접속 층(9) 사이에 제 2 반사 강화 유전체 층 시퀀스(12)가 또한 배치된다는 점에서 도 8에 도시된 예시적인 실시예와는 다르다. 제 2 반사 강화 유전체 층 시퀀스(12)는 p-도핑 반도체 층(5)과 제 1 전기 접속 층(8) 사이의 반사 강화 유전체 층 시퀀스(6)와 동일한 유리한 구성들을 가질 수 있다. 제 2 반사 강화 유전체 층 시퀀스(12)는 또한 제 1 전기 접속 층(8) 아래의 앞서 설명한 반사 강화 유전체 층 시퀀스(6)에 그 기능 및 동작 모드 면에서 대응한다. 도 10의 예시적인 실시예에서, 반사 강화 유전체 층 시퀀스들(6, 12)은 각각 에칭 프로세스를 사용하여 포토리소그래피 방식으로 패터닝되었고, 따라서 날카롭게 한정된 측면 플랭크들을 갖는다.
도 11의 예시적인 실시예는 2개의 반사 강화 유전체 층 시퀀스들(6, 12)이 각각 리프트 오프 방법을 이용하여 패터닝되었고, 따라서 도 6 및 도 8의 예시적인 실시예들에서의 반사 강화 유전체 층 시퀀스들과 같이, 각각 부드럽게 외측으로 경사진 플랭크들을 갖는다는 점에서 도 10의 예시적인 실시예와는 다르다.
도 12는 투명 전기 전도성 중간층(13)이 p-도핑 반도체 층(5)과 반사 강화 유전체 층 시퀀스(6) 사이에 배치되는 광전자 반도체 칩(10)의 추가 예시적인 실시예를 도시한다. 투명 전기 전도성 중간층(13)은 바람직하게는 예를 들어, ITO와 같은 투명 전도성 산화물을 포함한다. 특히, 투명 전기 전도성 중간층은 투명 전도성 층(7)과 동일한 재료로 형성된다. 투명 전기 전도성 중간층(13)은 특히 p-도핑 반도체 층(5)의 전체 표면을 덮을 수 있다. 투명 전기 전도성 층 중간층(13)의 두께는 예를 들면, 15㎚ 내지 20㎚ 정도가 될 수 있다.
이 구성에서, 전류는 제 1 접속 층(8)으로부터 투명 전기 전도성 층(7) 및 투명 전기 전도성 중간층(13)을 통해 p-도핑 반도체 층(5)으로 흐른다. 이 예시적인 실시예는 전체 p-도핑 반도체 층(5)이 전기적으로 접촉된다는 이점을 갖는다. 이 경우, 전체 활성 층(4)에서 전자기 방사선이 발생되는데, 여기서 제 1 접속 층(8) 아래에서 발생된 방사선의 흡수는 반사 강화 유전체 층 시퀀스(6)에 의해 감소된다.
마찬가지로, n-도핑 반도체 층(3)과 제 2 반사 강화 유전체 층 시퀀스(12) 사이에 (도시되지 않은) 제 2 전기 전도성 투명 중간층이 또한 삽입될 수 있다.
도 13은 도 12의 예시적인 실시예에서와 같이, 투명 전기 전도성 중간층(13)이 p-도핑 반도체 층(5)과 반사 강화 유전체 층 시퀀스(6) 사이에 배치되는 광전자 반도체 칩(10)의 추가 예시적인 실시예를 도시한다. 이 예시적인 실시예는 특히, 반사 강화 유전체 층 시퀀스(6)와 제 1 접속 층(8) 사이에 어떠한 투명 전기 전도성 층도 배치되지 않는다는 점에서 이전 예시적인 실시예들과는 다르다. 제 1 접속 층(8)이 반사 강화 유전체 층 시퀀스(6)를 둘러싼다는 점에서, 제 1 접속 층(8)과 반사 강화 유전체 층 시퀀스(6) 아래에 배치된 투명 전기 전도성 중간층(13) 사이의 전기적 접촉이 발생된다. 특히, 제 1 접속 층(8)이 표면 및 측면 플랭크들을 완전히 덮고 부분적으로는 반사 강화 유전체 층 시퀀스의 투명 전도성 중간층(13)에 측면으로 접하는 식으로 반사 강화 유전체 층 시퀀스(6)가 제 1 접속 층(8)으로 둘러싸인다.
도 12의 예시적인 실시예에서와 같이, p-도핑 반도체 층(5)은 투명 전기 전도성 중간층(13)으로 그 전체 표면 위가 유리하게 덮여, 전류가 활성 층(4)을 통해 그 전체 폭에 걸쳐 흐를 수 있다. 제 1 접속 층(8) 바로 아래에서 발생된 방사선의 흡수는 반사 강화 유전체 층 시퀀스(6)에 의해 매우 광범위하게 감소된다. 흡수는 실질적으로 제 1 전기 접속 층(8)의 측면 영역들에서만 발생하는데, 이러한 측면 영역들은 반사 강화 유전체 층 시퀀스의 측면 플랭크들 옆의 투명 전기 전도성 중간층에 바로 인접한다. 제 1 전기 접속 층(8)은 바람직하게는 10㎛ 이상으로 그리고 특히 바람직하게는 5㎛를 넘지 않게, 반사 강화 유전체 층 시퀀스(6)를 넘어 측면으로 돌출하지 않는다.
도 13의 예시적인 실시예에서, 제 2 접속 층(9)이 제 2 반사 강화 유전체 층 시퀀스(12)를 둘러싸고 이로써 부분적으로는 n-도핑 반도체 층(3)에 직접 인접한다는 점에서 n-도핑 반도체 층(3)이 전기적으로 접촉된다. 예시적인 실시예에서, n-도핑 반도체 층(3)과 제 2 반사 강화 유전체 층 시퀀스(12) 사이에는 어떠한 투명 전기 전도성 중간층도 배치되지 않는다. 그러나 제 1 접속 층과 마찬가지로, n-도핑 반도체 층(3)과 제 2 반사 강화 유전체 층 시퀀스(12) 사이에 제 2 투명 전기 전도성 중간층이 배치될 수 있다.
예시적인 실시예들 중 하나에 결합이 명시적으로 도시되지 않는다 하더라도, 제 1 및/또는 제 2 전기 접속 층에서의 흡수를 감소시키기 위해 적어도 하나의 반사 강화 유전체 층 시퀀스를 사용하여 p-도핑 반도체 층의 또는 n-도핑 반도체 층의 전기적 접촉을 위한 예시적인 실시예들과 관련하여 설명된 다양한 옵션들이 다양한 방식들로 함께 결합될 수 있다.
본 발명은 예시적인 실시예들을 참조하여 주어진 설명에 의해 제한되지 않는다. 그보다, 본 발명은 특징 또는 결합 자체가 청구항들 또는 예시적인 실시예들에 명시적으로 표시되지 않는다 하더라도, 임의의 신규한 특징, 및 청구항들의 특징들의 임의의 결합을 특히 포함하는 특징들의 임의의 결합을 포괄한다.

Claims (16)

  1. 광전자 반도체 칩(10)으로서,
    적어도 하나의 n-도핑 반도체 층(3), 적어도 하나의 p-도핑 반도체 층(5) 그리고 상기 적어도 하나의 n-도핑 반도체 층(3)과 상기 적어도 하나의 p-도핑 반도체 층(5) 사이에 배치된 하나의 활성 층(4)을 포함하며,
    상기 p-도핑 반도체 층(5)은 제 1 금속성 접속 층(8)에 의해 전기적으로 접촉되고,
    반사 강화 유전체 층 시퀀스(6)가 상기 p-도핑 반도체 층(5)과 상기 제 1 접속 층(8) 사이에 배치되며, 상기 유전체 층 시퀀스는 서로 다른 굴절률들을 갖는 복수의 유전체 층들(61, 62)을 포함하는,
    광전자 반도체 칩(10).
  2. 제 1 항에 있어서,
    상기 p-도핑 반도체 층(5)과 상기 제 1 접속 층(8) 사이에 투명 전기 전도성 층(7)이 배치되고,
    상기 투명 전기 전도성 층(7)은 적어도 상기 유전체 층 시퀀스(6)와 상기 제 1 접속 층(8) 사이의 위치들에 배치되는,
    광전자 반도체 칩(10).
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 p-도핑 반도체 층(5)과 상기 반사 강화 유전체 층 시퀀스(6) 사이에 투명 전기 전도성 중간층(13)이 배치되는,
    광전자 반도체 칩(10).
  4. 제 3 항에 있어서,
    상기 투명 전기 전도성 중간층(13)은 상기 p-도핑 반도체 층(5)의 전체 표면을 덮는,
    광전자 반도체 칩(10).
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유전체 층 시퀀스(6)는 n1의 굴절률을 갖는 제 1 유전체 재료의 적어도 하나의 제 1 유전체 층(61) 및 n2 > n1의 굴절률을 갖는 제 2 유전체 재료의 적어도 하나의 제 2 유전체 층(62)을 포함하는 적어도 3개의 유전체 층들(61, 62)을 포함하는,
    광전자 반도체 칩(10).
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 유전체 층 시퀀스(6)는 n1의 굴절률을 갖는 제 1 유전체 재료의 제 1 유전체 층(61) 및 n2 > n1의 굴절률을 갖는 제 2 유전체 재료의 적어도 하나의 제 2 유전체 층(62)을 각각 포함하는 층들의 복수의 쌍들을 포함하는,
    광전자 반도체 칩(10).
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 활성 층 (4)은 주 파장(λ)을 갖는 방사선의 방출에 적합하며,
    상기 적어도 하나의 제 1 유전체 층(61)의 두께에 0.01λ/4 ≤ n1*d1 ≤10λ/4가 적용되고, 상기 적어도 하나의 제 2 유전체 층(62)의 두께에 0.01λ/4 ≤ n2*d2 ≤ 10λ/4가 적용되는,
    광전자 반도체 칩(10).
  8. 제 7 항에 있어서,
    상기 적어도 하나의 제 1 유전체 층(61)의 두께에 0.7λ/4 ≤ n1*d1 ≤1.3λ/4가 적용되고, 상기 적어도 하나의 제 2 유전체 층(62)의 두께에 0.7λ/4 ≤ n2*d2 ≤ 1.3λ/4가 적용되는,
    광전자 반도체 칩(10).
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 유전체 층 시퀀스(6)는 Al2O3, Ta2O5, ZrO2, ZnO, SiNx, SiOxNy, SiO2, TiO2, ZrO2, HfO2, Nd2O5 또는 MgF2의 재료들 중 적어도 하나를 포함하는,
    광전자 반도체 칩(10).
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 접속 층(8)은 상기 반사 강화 유전체 층 시퀀스(6)를 둘러싸는,
    광전자 반도체 칩(10).
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 n-도핑 반도체 층(3)은 제 2 금속성 접속 층(9)에 의해 전기적으로 접촉되는,
    광전자 반도체 칩(10).
  12. 제 11 항에 있어서,
    상기 n-도핑 반도체 층(3)과 상기 제 2 금속성 접속 층(9) 사이에 적어도 하나의 제 2 투명 전기 전도성 층(11)이 배치되는,
    광전자 반도체 칩(10).
  13. 제 11 항 또는 제 12 항에 있어서,
    제 2 반사 강화 유전체 층 시퀀스(12)가 상기 n-도핑 반도체 층(3)과 상기 제 2 금속성 접속 층(9) 사이에 배치되며, 상기 유전체 층 시퀀스는 서로 다른 굴절률들을 갖는 복수의 유전체 층들을 포함하는,
    광전자 반도체 칩(10).
  14. 제 13 항에 있어서,
    상기 제 2 접속 층(9)은 상기 제 2 반사 강화 유전체 층 시퀀스(12)를 둘러싸는,
    광전자 반도체 칩(10).
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 1 금속성 접속 층(8) 및/또는 상기 제 2 금속성 접속 층(9)은 Au, Ag, Ti, Pt, Pd, Cu, Ni, In, Rh, Cr, Al 또는 W의 금속들 중 적어도 하나를 포함하는,
    광전자 반도체 칩(10).
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 n-도핑 반도체 층(3), 상기 적어도 하나의 p-도핑 반도체 층(5) 및 상기 활성 층(4)은 각각 질화물 화합물 반도체 재료를 포함하는,
    광전자 반도체 칩(10).
KR1020177014446A 2014-10-29 2015-10-20 광전자 반도체 칩 KR102455387B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102014115740.0A DE102014115740A1 (de) 2014-10-29 2014-10-29 Optoelektronischer Halbleiterchip
DE102014115740.0 2014-10-29
PCT/EP2015/074258 WO2016066477A1 (de) 2014-10-29 2015-10-20 Optoelektronischer halbleiterchip

Publications (2)

Publication Number Publication Date
KR20170074239A true KR20170074239A (ko) 2017-06-29
KR102455387B1 KR102455387B1 (ko) 2022-10-14

Family

ID=54337281

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177014446A KR102455387B1 (ko) 2014-10-29 2015-10-20 광전자 반도체 칩

Country Status (6)

Country Link
US (1) US10079329B2 (ko)
JP (1) JP2017533591A (ko)
KR (1) KR102455387B1 (ko)
CN (1) CN107078191B (ko)
DE (2) DE102014115740A1 (ko)
WO (1) WO2016066477A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015107577A1 (de) 2015-05-13 2016-11-17 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
DE102016105056A1 (de) 2016-03-18 2017-09-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
CN108417679A (zh) * 2018-03-20 2018-08-17 澳洋集团有限公司 高出光率的led芯片和高出光率led器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011138820A (ja) * 2009-12-25 2011-07-14 Nichia Corp 発光素子
JP2012124306A (ja) * 2010-12-08 2012-06-28 Toyoda Gosei Co Ltd 半導体発光素子
JP2013058608A (ja) * 2011-09-08 2013-03-28 Showa Denko Kk 半導体発光素子、ランプおよび半導体発光素子の製造方法
JP2014500624A (ja) * 2010-11-18 2014-01-09 ソウル バイオシス カンパニー リミテッド 電極パッドを有する発光ダイオードチップ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1149723C (zh) * 2000-03-21 2004-05-12 广州亮达光电器件有限公司 电子布拉格反射器及其在发光二极管中的应用
JP4453515B2 (ja) * 2004-10-22 2010-04-21 豊田合成株式会社 半導体発光素子
JP5048960B2 (ja) * 2006-03-20 2012-10-17 パナソニック株式会社 半導体発光素子
TWI452716B (zh) * 2007-06-08 2014-09-11 Formosa Epitaxy Inc Gallium nitride based light emitting diode and manufacturing method thereof
US8368100B2 (en) 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
DE102007057672A1 (de) * 2007-11-30 2009-06-04 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterkörper
DE102008032318A1 (de) 2008-03-31 2009-10-01 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines solchen
DE102008052405A1 (de) * 2008-10-21 2010-04-22 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement
KR20120042500A (ko) * 2010-10-25 2012-05-03 삼성엘이디 주식회사 반도체 발광 소자 및 그 제조방법
JP2012146926A (ja) 2011-01-14 2012-08-02 Rohm Co Ltd 発光素子、発光素子ユニットおよび発光素子パッケージ
CN102683532B (zh) * 2011-03-11 2015-02-18 山东华光光电子有限公司 一种含有图形化dbr结构的衬底
CN102738330B (zh) * 2011-04-01 2014-11-26 山东华光光电子有限公司 一种高白光光效氮化镓led管芯结构
US8624482B2 (en) 2011-09-01 2014-01-07 Toshiba Techno Center Inc. Distributed bragg reflector for reflecting light of multiple wavelengths from an LED
WO2013105834A1 (ko) * 2012-01-13 2013-07-18 주식회사 세미콘라이트 반도체 발광소자
KR102087933B1 (ko) 2012-11-05 2020-04-14 엘지이노텍 주식회사 발광 소자 및 이를 포함하는 발광 소자 어레이
KR20140076204A (ko) * 2012-12-12 2014-06-20 서울바이오시스 주식회사 발광다이오드 및 그 제조방법
TWI611595B (zh) * 2013-02-12 2018-01-11 El Seed Corp Led元件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011138820A (ja) * 2009-12-25 2011-07-14 Nichia Corp 発光素子
JP2014500624A (ja) * 2010-11-18 2014-01-09 ソウル バイオシス カンパニー リミテッド 電極パッドを有する発光ダイオードチップ
JP2012124306A (ja) * 2010-12-08 2012-06-28 Toyoda Gosei Co Ltd 半導体発光素子
JP2013058608A (ja) * 2011-09-08 2013-03-28 Showa Denko Kk 半導体発光素子、ランプおよび半導体発光素子の製造方法

Also Published As

Publication number Publication date
JP2017533591A (ja) 2017-11-09
CN107078191A (zh) 2017-08-18
WO2016066477A1 (de) 2016-05-06
DE102014115740A1 (de) 2016-05-04
DE112015004951A5 (de) 2017-07-27
US10079329B2 (en) 2018-09-18
US20170324005A1 (en) 2017-11-09
CN107078191B (zh) 2019-07-26
KR102455387B1 (ko) 2022-10-14

Similar Documents

Publication Publication Date Title
US8729580B2 (en) Light emitter with metal-oxide coating
CN102779918B (zh) 半导体发光元件
US10446717B2 (en) Optoelectronic semiconductor chip
JP6715962B2 (ja) 放射放出半導体チップ
KR101393353B1 (ko) 발광다이오드
JP4644193B2 (ja) 半導体発光素子
TWI305425B (ko)
TWI741638B (zh) 半導體發光元件
KR101226706B1 (ko) 반도체 발광소자
CN112582513A (zh) 发光二极管芯片
TWI473298B (zh) 半導體發光元件及覆晶式封裝元件
TWI639250B (zh) 具有反射式層序列的發光二極體晶片
JP4164689B2 (ja) 半導体発光素子
JP2018527756A (ja) 半導体レーザ
KR101689413B1 (ko) 반사 층시스템을 포함한 광전 반도체 몸체
JP6911111B2 (ja) オプトエレクトロニクス半導体チップおよびオプトエレクトロニクス半導体チップの製造方法
KR102455387B1 (ko) 광전자 반도체 칩
KR101220419B1 (ko) 수직 구조 발광 다이오드
JP2012178453A (ja) ＧａＮ系ＬＥＤ素子
JP2006140234A (ja) 半導体発光素子およびその製造方法
KR101895227B1 (ko) 반도체 발광소자
JP2009200254A (ja) 半導体発光素子
WO2019054943A1 (en) LIGHT EMITTING DEVICE AND METHOD OF MANUFACTURING THE SAME
KR20160073496A (ko) 질화물 반도체 발광 다이오드 및 그 제조 방법
CN115911216A (zh) 发光二极管

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant