KR20170069925A - 배선 기판, 배선 기판을 가지는 반도체 패키지, 및 그 제조 방법 - Google Patents

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Abstract

대전류를 인가하는 것이 가능한 두꺼운 배선층과 미세 가공이 가능한 얇은 배선층이 동일층에 공존하는 배선 기판, 및 그 제작 방법을 제공한다. 제1 배선 상에 위치하고, 또한, 비어를 가지는 절연막과, 절연막 상의 제2 배선을 갖는 배선 기판이 제공된다. 제2 배선은, 제1 층과 제1 층 위에 위치하고, 또한, 제1 층에 접하는 제2 층을 함유하는 적층 구조를 가진다. 제2 층은 비어에서 제1 배선과 직접 접하고 있다. 제1 층과 겹치는 영역에 있어서의 제2 층의 두께는, 비어 내의 제2 층의 두께와 다르다.

Description

배선 기판, 배선 기판을 가지는 반도체 패키지, 및 그 제조 방법{WIRING BOARD, SEMICONDUCTOR PACKAGE INCLUDING WIRING BOARD AND MANUFACTURING METHOD THEREOF}
본 발명은 배선 기판, 해당 배선 기판을 가지는 반도체 패키지나 적층형 반도체 패키지, 및 이러한 제조 방법에 관한 것이다. 예컨대, 대전류로 구동되는 파워 디바이스용의 배선 기판, 해당 배선 기판을 가지는 반도체 패키지나 적층형 반도체 패키지, 및 이러한 제조 방법에 관한 것이다.
파워 디바이스는 전력의 변환과 제어를 기본 기능으로 하는 반도체 디바이스이다. 가전이나 OA 기기에서 이용되고 있는 인버터나 소형 모터에의 응용뿐만 아니라, 발전소의 전력 시스템, 전철이나 자동차 등의 모터 구동 시스템 등에서 전력의 변환이나 제어를 맡는 중요한 역할을 담당하고 있다. 디스플레이 등에 이용되는 박막 트랜지스터와 같은 반도체 디바이스와 달리, 파워 디바이스는 고전압으로 구동되고 대전류가 인가된다. 따라서, 대전류에 의한 배선으로부터의 발열에 대한 대책이 검토되어 있다(특개 2013-219267호 공보, 특개 2005-79462호 공보, 특개 2015-162516호 공보 참조).
본 발명의 일 실시 형태는, 제1 배선 상에 위치하고, 또한, 비어를 가지는 절연막과, 절연막 상의 제2 배선을 가지는 배선 기판이다. 제2 배선은, 제1 층과 제1 층을 덮는 제2 층을 함유하는 적층 구조를 가진다. 제2 층은 비어에서 제1 배선과 직접 접하고 있다. 제1 층과 겹치는 영역에 있어서의 제2 층의 두께는, 비어 내의 제2 층의 두께와 다르다.
상기 실시 형태에 있어서, 비어 내의 제2 층의 막두께는, 제1 층과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층의 막두께는, 제1 층과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층과 제2 층은 구리를 포함할 수 있다. 제1 층과 제2 층은, 서로 도전율이 차이가 날 수 있다. 절연막의 상면은, 비어와 제1 층의 사이에 오목부(凹部)를 가지고 있을 수 있다.
본 발명의 일 실시 형태는, 제1 배선 상에 위치하고, 또한, 비어를 가지는 절연막과, 절연막 상의 제2 배선을 가지는 배선 기판이다. 제2 배선은, 비어에 대해 제1 배선과 직접 접하는 제2 층과, 제2 층 상에 위치하고, 또한, 제2 층과 전기적으로 접속된 제1 층을 함유하는 적층 구조를 가진다. 절연막과 겹치는 영역에 있어서의 제2 층의 두께는, 비어 내의 제1 층의 두께와 다르다.
상기 실시 형태에 있어서, 비어 내의 제2 층의 막두께는, 절연막과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층의 막두께는, 절연막과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층과 제2 층은 구리를 포함할 수 있다. 제1 층과 제2 층은, 서로 도전율이 차이가 날 수 있다.
본 발명의 일 실시 형태는, 단자를 가지는 반도체 디바이스와, 단자 상에 위치하고, 또한, 비어를 가지는 절연막과, 절연막 상의 배선을 가지는 반도체 패키지이다. 배선은, 제1 층과 제1 층을 덮는 제2 층을 함유하는 적층 구조를 가진다. 제2 층은 비어로 단자와 직접 접하고, 제1 층과 겹치는 영역에 있어서의 제2 층의 두께는, 비어 내의 제2 층의 두께와 다르다.
상기 실시 형태에 있어서, 비어 내의 제2 층의 막두께는, 제1 층과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층의 막두께는, 제1 층과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층과 제2 층은 구리를 포함할 수 있다. 제1 층과 제2 층은, 서로 도전율이 차이가 날 수 있다. 절연막의 상면은, 비어와 제1 층의 사이에 오목부를 가지고 있을 수 있다.
본 발명의 일 실시 형태는, 제1 배선 상에 위치하고, 또한, 제1 단자와 제2 단자를 가지는 반도체 디바이스와, 제2 단자 상에 위치하고, 또한, 비어를 가지는 절연막과, 절연막 상의 제2 배선을 가지는 반도체 패키지이다. 제2 배선은, 비어에 대해 제2 단자와 직접 접하는 제2 층과, 제2 층 상에 위치하고, 또한, 제2 층과 전기적으로 접속된 제1 층을 함유하는 적층 구조를 가진다. 절연막과 겹치는 영역에 있어서의 제2 층의 두께는, 비어 내의 제2 층의 두께와 다르다.
상기 실시 형태에 있어서, 비어 내의 제2 층의 막두께는, 절연막과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층의 막두께는, 절연막과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층과 제2 층은 구리를 포함할 수 있다. 제1 층과 제2 층은, 서로 도전율이 차이가 날 수 있다.
본 발명의 일 실시 형태는, 배선 기판의 제조 방법이다. 해당 제조 방법은, 제1 배선 상에 절연막을 형성하고, 절연막 상에, 제1 층과 제2 층을 가지는 제2 배선층을 형성하는 것을 포함한다. 제2 배선층의 형성은, 절연막에 금속판을 접합시키는 것에 의해서 제2 층을 형성하고, 제2 층에 개구부를 형성하여 절연막을 노출하고, 절연막에 비어를 형성하여 제1 배선을 노출하고, 제1 배선과 제2 층 상에 위치하고, 또한, 제1 배선과 제2 층과 직접 접하도록 제1 층을 전해 도금법에 따라 형성하는 것을 포함한다.
상기 실시 형태에 있어서, 비어 내의 제2 층의 막두께는, 제1 층과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층의 막두께는, 제1 층과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층과 제2 층은 구리를 포함할 수 있다. 제1 층과 제2 층은, 서로 도전율이 차이가 날 수 있다.
본 발명의 일 실시 형태는, 배선 기판의 제조 방법이다. 해당 제조 방법은, 제1 배선 상에 절연막을 형성하고, 절연막에 비어를 형성하여 제1 배선을 노출하고, 절연막 상에, 제1 층과 제2 층을 가지는 제2 배선을 형성하는 것을 포함한다. 제2 배선의 형성은, 제1 배선과 절연막 상에 위치하고, 또한, 제1 배선과 절연막과 접하도록 제2 층을 전해 도금법에 따라 형성하고, 제2 층 상에 금속판을 설치하는 것에 의해서, 제2 층과 전기적으로 접속되도록 제1 층을 형성하는 것을 포함한다.
상기 실시 형태에 있어서, 비어 내의 제2 층의 막두께는, 절연막과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층의 막두께는, 절연막과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층과 제2 층은 구리를 포함할 수 있다. 제1 층과 제2 층은, 서로 도전율이 차이가 날 수 있다.
본 발명의 일 실시 형태는, 반도체 패키지의 제조 방법이다. 해당 제조 방법은, 제1 단자와 제2 단자를 가지는 반도체 디바이스를 제1 배선 상에 설치하고, 제2 단자 상에 절연막을 형성하고, 절연막 상에, 제1 층과 제2 층을 가지는 제2 배선을 형성하는 것을 포함한다. 제2 배선의 형성은, 절연막에 금속판을 접합시키는 것에 의해서 제2 층을 형성하고, 제2 층에 개구부를 형성하여 절연막을 노출하고, 절연막에 비어를 형성하여 제1 배선을 노출하고, 제1 배선과 제2 층 상에 위치하고, 또한, 제1 배선 및 제2 층과 직접 접하도록 제1 층을 전해 도금법에 따라 형성하는 것을 포함한다.
상기 실시 형태에 있어서, 비어 내의 제2 층의 막두께는, 제1 층과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층의 막두께는, 제1 층과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층과 제2 층은 구리를 포함할 수 있다. 제1 층과 제2 층은, 서로 도전율이 차이가 날 수 있다. 절연막의 상면은, 비어와 제1 층의 사이에 오목부를 가지고 있을 수 있다.
본 발명의 일 실시 형태는, 반도체 패키지의 제조 방법이다. 해당 제조 방법은, 제1 단자와 제2 단자를 가지는 반도체 디바이스를 제1 배선 상에 형성하고, 제2 단자 상에 절연막을 형성하고, 절연막 상에, 제1 층과 제2 층을 가지는 제2 배선을 형성하는 것을 포함한다. 제2 배선의 형성은, 제1 배선과 절연막 상에 위치하고, 또한, 제1 배선과 절연막과 접하도록 제2 층을 전해 도금법에 따라 형성하고, 제2 층 상에 금속판을 설치하는 것에 의해서, 제2 층과 전기적으로 접속되도록 제1 층을 형성하는 것을 포함한다.
상기 실시 형태에 있어서, 비어 내의 제2 층의 막두께는, 절연막과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층의 막두께는, 절연막과 겹치는 영역에 있어서의 제2 층의 막두께보다 클 수 있다. 제1 층과 제2 층은 구리를 포함할 수 있다. 제1 층과 제2 층은, 서로 도전율이 차이가 날 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시 형태의 배선 기판과 그 제작 방법을 나타내는 도면이다.
도 2a 내지 도 2d는 본 발명의 일 실시 형태의 배선 기판과 그 제작 방법을 나타내는 도면이다.
도 3a 내지 도 3d는 본 발명의 일 실시 형태의 배선 기판과 그 제작 방법을 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시 형태의 배선 기판과 그 제작 방법을 나타내는 도면이다.
도 5a 내지 도 5c는 본 발명의 일 실시 형태의 반도체 패키지와 그 제작 방법을 나타내는 도면이다.
도 6a 내지 도 6c는 본 발명의 일 실시 형태의 반도체 패키지와 그 제작 방법을 나타내는 도면이다.
도 7a 내지 도 7c는 본 발명의 일 실시 형태의 반도체 패키지와 그 제작 방법을 나타내는 도면이다.
도 8a 내지 도 8c는 본 발명의 일 실시 형태의 반도체 패키지와 그 제작 방법을 나타내는 도면이다.
도 9a 및 도 9b는 본 발명의 일 실시 형태의 반도체 패키지와 그 제작 방법을 나타내는 도면이다.
도 10a 및 도 10b는 본 발명의 일 실시 형태의 반도체 패키지와 그 제작 방법을 나타내는 도면이다.
도 11은 본 발명의 일 실시 형태의 반도체 패키지의 회로도이다.
도 12는 본 발명의 일 실시 형태의 반도체 패키지의 단면 모식도이다.
도 13은 본 발명의 일 실시 형태의 반도체 패키지의 단면 모식도이다.
이하, 본 발명의 각 실시 형태에 대해서, 도면 등을 참조하면서 설명한다. 단, 본 발명은, 그 요지를 일탈하지 않는 범위에 대해 여러가지 형태로 실시할 수 있고 이하에 예시하는 실시 형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 도면은, 설명을 보다 명확하게 하기 위해, 실제의 형태에 비하고, 각 부의 폭, 두께, 형상 등에 대해 모식적으로 나타내는 경우가 있으나, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다. 또한, 본 명세서와 각 도면에 있어서, 이전에 언급된 도면에 관해 설명한 것과 같은 기능을 갖춘 요소에는, 동일한 부호를 교부하고, 중복하는 설명을 생략하는 것이 있다.
이하에 기재하는 각 실시 형태의 태양에 의해 초래되는 작용 효과와는 상이한 다른 작용 효과에 대해서도, 본 명세서의 기재로부터 분명한 것, 또는, 당업자에 있어서 용이하게 예측할 수 있는 것에 대해서는, 당연하게 본 발명에 의해 기인되는 것으로 해석된다.
(제1 실시 형태)
본 실시 형태에서는, 본 발명의 일 실시 형태의 배선 기판으로 이용하는 배선 구조, 및 그 제작 방법을 도 1을 참조하여 설명한다. 이 배선 구조는 도 1e에서 나타낸 것처럼, 큰 전류를 흘릴 수 있는 큰 막두께를 가지는 층(제1 층(125))과 미세 가공이 가능한 작은 막두께를 가지는 층(제2 층(130))이 적층되어 서로 전기적으로 접속된 배선(제2 배선(140))을 가지고 있다. 또한, 막두께가 작은 제2 층(130)은 비어 내에서도 형성되어 있다. 이러한 배선 구조는, 적층된 복수의 배선층이나 배선 기판을 전기적으로 접속하기 위해서 이용할 수 있다.
구체적으로는 도 1a에서 나타낸 것처럼, 제1 배선(100) 상에 절연막(110)을 형성한다. 제1 배선(100)은 예컨대, 유리나 플라스틱 기판 등의 절연 기판 상에 형성된 배선일 수도 있고, IC 칩이나 파워 디바이스에 마련된 나옴 배선이나 패드일 수도 있다. 제1 배선(100)은 금이나 구리, 티탄, 몰리브덴, 알루미늄 등의 금속을 포함할 수 있다. 절연막(110)에는 아크릴 수지나 폴리이미드 수지, 폴리에스테르 수지 등의 유기 재료를 이용할 수 있고 절연막(110)은 스핀 코트법, 잉크젯법, 인쇄법 등의 습식제막 방법을 적용하여 형성할 수 있다. 또는, 절연막(110)은, 상기 수지의 필름을 제1 배선(100) 상에 설치, 압착(라미네이트 가공)하여 형성할 수도 있다.
다음으로, 절연막(110)에 금속판(120)을 접합한다(도 1a, 도 1b). 금속판(120)에는 예컨대, 구리나 금 등을 이용할 수 있다. 이 금속판(120)의 두께는, 배선 기판이 요구하는 전류를 충분히 흘릴 수 있는 막두께를 선택할 수 있다. 예컨대, 1μm에서 10 mm의 막두께로부터 선택할 수 있고, 바람직하게는, 100μm에서 300μm가 된다. 금속판(120)은, 가열하면서 절연막(110) 상으로부터 압력을 가하여 접합할 수 있다. 도 1a에서, 금속판(120)은 하프 에칭 등에 의해서 형성된 오목부를 가지고 있다. 오목부를 형성하는 것으로, 후술하는 개구부를 형성하는 것이 용이하게 되지만, 본 실시 형태는 이러한 형태에 한정되지 않고 오목부를 가지지 않는, 전체가 평탄한 면을 가지는 금속판(120)을 사용할 수도 있다.
다음으로, 도 1c에서 나타낸 것처럼, 에칭 등의 방법에 의해 금속판(120)에 개구부를 형성하고, 절연막(110)을 노출하고, 동시에 제1 층(125)을 형성한다. 금속판(120)이 오목부를 가지는 경우, 오목부와 겹치는 영역(오목부의 반대측)에서부터 에칭을 실시하는 것으로, 오목부에 대응하는 위치에 용이하게 개구부를 열 수 있다. 에칭은 드라이 에칭, Ÿ‡(wet) 에칭, 어느 방법으로도 가능하다.
다음으로, 도 1d에서 나타낸 것처럼, 금속판(120)에 개구부를 형성하는 것으로 노출한 절연막(110)에 대해, 레이저 가공, 혹은 에칭을 실시하고, 비어(115)를 형성한다. 이것에 의해, 제1 배선(100)의 표면이 노출한다.
이후, 도 1e에서 나타낸 것처럼, 전해 도금법 등에 의해 제2 층(130)을 형성한다. 전해 도금법은 예컨대, 전해구리 도금법, 전해금 도금법 등을 사용할 수 있고, 이것에 의해, 구리나 금을 가지는 제2 층(130)이 형성된다. 제1 층(125)과 제2 층(130)이 적층된 구조를 가지는 배선이 제2 배선(140)이다.
이 때, 제2 층(130)은 제1 층(125)를 덮고, 비어(115)를 메우도록 형성된다. 다시 말해, 제1 층(125)과 겹치는 영역에 있어서의 제2 층(130)의 막두께는, 비어(115) 내의 제2 층(130)의 막두께와 다르게 되며, 후자가 크다. 덧붙여, 비어(115) 내에 형성되는 제2 층(130)의 막두께가 작은 경우, 예컨대, 제2 층(130)의 형성 후, 혹은, 형성 전에 도전 페이스트 등을 이용하여 비어(115)를 메울 수도 있다. 도전 페이스트로서는, 금 페이스트, 은 페이스트 등을 이용할 수 있다. 이후 제2 층(130)을 에칭 등의 방법에 따라 가공하고, 필요로 하는 회로 배선을 형성할 수 있다.
제2 층(130)의 막두께는, 제1 층(125)의 막두께보다 작게할 수 있다. 구체적으로는, 제1 층(125)과 겹치는 영역에 있어서의 제2 층(130)의 막두께는, 제1 층(125)의 막두께보다 작다. 따라서, 제2 층(130)의 형성 시간을 짧게 할 수 있고 공정의 단축이 가능해진다. 제2 층(130)의 막두께는 1μm에서 50μm, 바람직하게는, 10μm에서 30μm로 할 수 있다.
제1 층(125)과 제2 층(130)은, 전기 저항률이 차이가 날 수 있다. 또는, 불순물의 농도에서 차이가 날 수 있다. 혹은, 밀도에서 차이가 날 수 있다.
덧붙여, 제2 층(130)은 전해 도금법 이외에, 예컨대, 스퍼터법 등으로 형성할 수 있다.
일반적으로, 파워 디바이스를 패키징 할 때, 파워 디바이스와 외부 전극과의 접속에 와이어 본딩이나 클립 전극을 이용하는 방법이 채용된다. 디스플레이 등에 이용되는 박막 트랜지스터와 같은 반도체 디바이스와 달리, 파워 디바이스는 고전압으로 구동되고 대전류가 인가된다. 와이어 본딩 등의 접속 방법으로는 배선을 두껍게 하는 것이 곤란하기 때문에, 이러한 대전류가 인가되면 배선 저항에 의한 발열이 큰 문제가 된다.
또한, 최근의 디바이스의 고집적화, 저비용화, 소형화 등의 요구에 응하기 위해, 칩 전체를 절연 수지 내에 묻고, 배선층과 절연층을 층 형상으로 적층한 구조를 가지는 적층형 패키지가 제안되어 있다. 이러한 적층형 패키지에서는, 다른 층 간에서의 전기적 접속을 달성하기 위해 비어 배선이 이용되고 있으며, 전해 도금법 등에 의해서 비어의 매립과 배선층의 형성이 동시에 수행되어 있다. 그렇지만, 전해 도금법은 큰 막두께를 가지는 배선을 형성하기 위해서는 적합하지 않고, 두꺼운 배선층을 형성하기 위해서는 지극히 장시간이 필요하며, 이 때문에 제조 효율이 저하되어 제조 비용이 올라가 버린다.
게다가, 상술한 것처럼 파워 디바이스에는 큰 전류가 인가되기 때문에, 배선으로부터의 발열을 억제하기 위해 두꺼운 배선층이 필요하다. 따라서, 전해 도금법으로 형성한, 비교적 작은 막두께를 가지는 비어 배선을 이용한 경우, 배선 저항에 기인하는 발열이 매우 큰 문제가 된다. 한편, 금속판 등을 이용하여 큰 막두께를 가지는 배선을 형성하면, 발열을 억제할 수는 있지만, 이러한 방법으로는 비어를 메울 수 없다. 또한, 큰 막두께를 가지는 배선을 미세 가공하는 것은 곤란하고, 집적도가 높은 배선 구조를 형성할 수 없다. 예컨대, 파워 디바이스와 제어 IC 등이 혼재하는 모듈 패키지에서는, 파워 디바이스용의 두꺼운 금속 배선을 형성하기 위한 최소 디자인 룰이 제어 IC의 전극 간격보다 커지게 된다. 제어 IC의 배선에는 보다 높은 집적도로 배선을 배치할 필요가 있기 때문에, 파워 디바이스와 제어 IC를 동일 배선으로 패터닝 할 수 없다.
그렇지만 본 실시 형태와 관련되는 배선 구조에서는, 금속판을 이용하여 형성된 큰 막두께를 가지는 금속층(본 실시 형태에서는 제1 층(125))과 전해 도금법 등을 이용하여 형성된 작은 막두께를 가지는 금속층(본 실시 형태에서는 제2 층(130))이 하이브리드 되어 있다. 이 때문에, 제1 층(125)을 주된 도전 경로로서 큰 전류를 흘릴 수 있어, 파워 디바이스를 구동할 수 있다. 한편, 큰 전류가 흐르지 않는 집적도가 높은 배선 배치가 필요하게 되는 영역에는, 전해 도금법 등으로 형성된 제2 층(130)을 이용할 수 있다. 이로 인해, 제어 IC를 위한 배선 패터닝도 가능하게 된다. 이것에 의해, 파워 디바이스와 제어 IC 등의 다른 디자인 룰이 요구되는 디바이스를 동일한 층 내에 배치하고, 동일한 배선 공정으로 접속시킬 수 있다.
(제2 실시 형태)
본 실시 형태에서는, 제1 실시 형태와 다른 배선 기판의 배선 구조를 도 2를 이용하여 기술한다. 덧붙여, 제1 실시 형태와 같은 구성에 관해서는 기술을 생략하는 것이 있다.
본 발명의 일 실시 형태의 배선 기판에서 이용하는 배선 구조는, 도 2d에서 나타낸 것처럼, 큰 전류를 흘릴 수 있는 큰 막두께를 가지는 층(제1 층(230))과, 미세 가공이 가능한 작은 막두께를 가지는 층(제2 층(220))이 적층되어 서로 전기적으로 접속된 배선(제2 배선(240))을 가지고 있다. 또한, 막두께의 작은 제2 층(220)은 비어 안에서도 형성되어 있다. 제1 실시 형태와 같이, 이러한 배선 구조는, 적층된 복수의 배선층이나 배선 기판을 전기적으로 접속하기 위해 이용할 수 있다.
우선, 제1 배선(200) 상에 절연막(210)을 형성하고, 절연막(210)을 가공하여 비어(215)를 형성한다(도 2a, 도 2b). 절연막(210)에 이용할 수 있는 재료나 그 제막 방법은 제1 실시 형태에서 기재된 것을 적용할 수 있다.
이후, 전해 도금법이나 스퍼터법 등을 이용하여 제2 층(220)을 절연막(210) 상에 형성한다(도 2c). 전해 도금법은, 제1 실시 형태에서 언급한 것과 같은 방법을 적용할 수 있다. 이 때, 제2 층(220)은 비어(215)를 메우도록 형성된다. 다시 말해, 절연막(210)과 겹치는 영역에 있어서의 제2 층(220)의 막두께는, 비어(215) 내의 제2 층(220)의 막두께와 다르며, 후자가 크다. 또한, 제1 실시 형태와 같이, 비어(215) 내에 형성되는 제2 층(220)의 막두께가 작은 경우, 예컨대, 제2 층(220)의 형성 후, 혹은, 형성 전에 도전 페이스트 등을 이용하여 비어(215)를 메울 수도 있다. 제2 층(220)의 구체적인 막두께는 제1 실시 형태의 그것과 같다.
다음으로, 도 2d에서 나타낸 것처럼, 금속 접착층(225)을 개입시켜 금속판을 제2 층(220) 상에 접합하고, 제1 층(230)을 형성한다. 금속판에는 예컨대, 구리나 금 등을 이용할 수 있다. 제1 실시 형태와 같이, 이 금속판의 두께는, 배선 기판이 요구하는 전류를 충분히 흘릴 수 있는 막두께를 선택할 수 있고, 제1 실시 형태의 기재의 막두께로부터 선택할 수 있다. 금속판은, 가열하면서 금속 접착층(225) 상에서부터 압력을 가해 접합할 수 있다. 금속 접착층(225)으로는, 예컨대, 아연이나 주석 등의 융점의 비교적 낮은 금속이나 그 합금 등을 이용할 수 있고, 수%(예컨대, 3%에서 10%, 또는, 5%에서 8%) 인을 더 포함하고 있을 수 있다. 이후, 제1 층(230)을 에칭법 등을 이용하여, 필요로 하는 형상으로 가공할 수 있다. 제1 층(230)과 제2 층(220)이 적층된 구조를 가지는 배선이 제2 배선(240)이다.
제2 층(220)의 막두께는, 제1 층(230)의 막두께보다 작게할 수 있다. 구체적으로는, 절연막(210)과 겹치는 영역에 있어서의 제2 층(220)의 막두께는, 제1 층(230)의 막두께보다 작다. 따라서, 제2 층(220)의 형성 시간을 짧게 할 수 있고 공정의 단축이 가능해진다.
제2 층(220)과 제1 층(230)은, 전기 저항률이 차이가 날 수 있다. 또는, 불순물의 농도에서 차이가 날 수 있다. 혹은, 밀도에서 차이가 날 수 있다.
제1 실시 형태에서 언급한 것처럼, 본 실시 형태의 배선 구조에서는, 금속판을 이용하여 형성된 큰 막두께를 가지는 금속층(본 실시 형태에서는 제1 층(230))과 전해 도금법 등을 이용하여 형성된 작은 막두께를 가지는 금속층(본 실시 형태에서는 제2 층(220))이 하이브리드 되어 있다. 이 때문에, 제1 층(230)을 주된 도전 경로로서 큰 전류를 흘릴 수 있어, 파워 디바이스를 구동할 수 있다. 한편, 큰 전류가 흐르지 않는 집적도가 높은 배선 배치가 필요하게 되는 영역에는, 전해 도금법 등으로 형성된 제2 층(220)을 이용할 수 있다. 이로 인해, 제어 IC를 위한 배선 패터닝도 가능하게 된다. 이것에 의해, 파워 디바이스와 제어 IC 등의 다른 디자인 룰이 요구되는 디바이스를 동일층 내에 형성하고, 또한, 동일한 배선 공정으로 접속시킬 수 있다.
(제3 실시 형태)
본 실시 형태에서는, 제1, 제2 실시 형태와 다른 배선 기판의 배선 구조를 도 3, 4를 이용하여 기술한다. 덧붙여, 제1, 제2 실시 형태와 같은 구성에 관해서는 기술을 생략한 것이 있다.
본 실시 형태의 배선 기판의 배선 구조와 제1 실시 형태의 그것과 다른 점은, 도 4b에서 나타낸 것처럼, 제1 배선(300) 상에 형성된 절연막(310)이 오목부를 가지는 점이다.
우선 도 3a에서 나타낸 것처럼, 제1 배선(300) 상에 절연막(310)을 형성한다. 제1 배선(300)이나 절연막(310)의 재료, 형성 방법 등은 제1 실시 형태의 그것들과 같은 것을 이용할 수 있다.
다음으로, 절연막(310)에 금속판(320)을 접합한다(도 3a, 도 3b). 금속판(320)의 재료나 두께는 제1 실시 형태에서 기재한 범위로부터 선택할 수 있다. 또한, 금속판(320)의 접합 방법도 제1 실시 형태에서 기재한 방법을 채용할 수 있다. 도 3a에서, 금속판(320)은 하프 에칭 등에 의해서 형성된 오목부를 복수로 가지고 있다. 오목부를 형성하는 것으로, 후술하는 개구부를 금속판(320)에 형성하는 것이 용이하게 되지만, 본 실시 형태는 이러한 형태에 한정되지 않고, 오목부를 가지지 않는, 전체가 평탄한 면을 가지는 금속판(320)을 사용하는 것도 가능하다.
다음으로, 도 3c에서 나타낸 것처럼, 에칭 등의 방법에 의해 금속판(320)에 개구부를 형성하여 절연막(310)을 노출하고, 동시에 제1 층(325)을 형성한다. 금속판(320)이 오목부를 가지는 경우, 오목부와 겹치는 영역(오목부의 반대측)에서부터 에칭을 실시하는 것으로, 오목부에 대응하는 위치에 용이하게 개구부를 열 수 있다.
다음으로, 도 3c의 화살표로 나타낸 것처럼, 노출한 절연막(310)에 대해, 예컨대, 물리적인 힘을 가하거나, 혹은, 에칭법 등을 이용하여, 절연막(310)의 표면 상에 오목부(312)를 형성한다(도 3d). 오목부(312)는 레이저 조사에 의해 형성할 수도 있다. 이러한 오목부(312)를 형성하는 것으로, 이후에 절연막(310)에 비어를 용이하게 형성할 수 있다.
다음으로, 도 4a에서 나타낸 것처럼, 오목부(312)가 형성된 절연막(310)에 대해 에칭법이나 레이저 조사 등의 수법을 적용하여, 비어(315)를 형성한다. 이것에 의해, 제1 배선(300)의 표면이 노출한다.
다음으로, 도 4b에서 나타낸 것처럼, 전해 도금법 등에 의해 제2 층(330)을 형성한다. 전해 도금법은, 제1 실시 형태의 기재의 방법을 적용할 수 있다. 제1 층(325)과 제2 층(330)이 적층된 구조를 가지는 배선이 제2 배선(340)이다.
이 때, 제2 층(330)은 제1 층(325)를 덮고, 비어(315)를 메우도록 형성된다. 다시 말해, 제1 층(325)과 겹치는 영역에 있어서의 제2 층(330)의 막두께는, 비어(315) 내의 제2 층(330)의 막두께와 다르며, 후자가 크다. 덧붙여, 비어(315) 내에 형성되는 제2 층(330)의 막두께가 작은 경우, 예컨대, 제2 층(330)의 형성 후, 혹은. 형성 전에 도전 페이스트 등을 이용하여 비어(315)를 메울 수도 있다. 이후, 제2 층(330)을 에칭 등의 방법에 따라 가공하고, 필요로 하는 회로 배선을 형성할 수 있다.
제2 층(330)의 막두께는, 제1 층(325)의 막두께보다 작게 할 수 있다. 구체적으로는, 제1 층(325)과 겹치는 영역에 있어서의 제2 층(330)의 막두께는, 제1 층(325)의 막두께보다 작다. 따라서, 제2 층(330)의 형성 시간을 짧게 할 수 있고, 공정의 단축이 가능해진다. 제1 층(325)과 제2 층(330)의 구체적인 막두께는, 제1 실시 형태에서 언급한 막두께로부터 선택할 수 있다.
제1 층(325)로 제2 층(330)은, 전기 저항률이 차이가 날 수 있다. 또는, 불순물의 농도에서 차이가 날 수 있다. 혹은, 밀도에서 차이가 날 수 있다.
덧붙여, 제2 층(330)은 전해 도금법 이외에, 예컨대, 스퍼터법 등으로 형성할 수도 있다.
제1 실시 형태에서 언급한 것처럼, 본 실시 형태의 배선 구조에서는, 금속판을 이용하여 형성된 큰 막두께를 가지는 금속층(본 실시 형태에서는 제1 층(325))과 전해 도금법 등을 이용하여 형성된 작은 막두께를 가지는 금속층(본 실시 형태에서는 제2 층(330))이 하이브리드 되어 있다. 이 때문에, 제1 층(325)을 주된 도전 경로로서 큰 전류를 흘릴 수 있어, 파워 디바이스를 구동할 수 있다. 한편, 큰 전류가 흐르지 않는 집적도가 높은 배선 배치가 필요하게 되는 영역에는, 전해 도금법 등에서 형성된 제2 층(330)을 이용할 수 있다. 이로 인해, 제어 IC를 위한 배선 패터닝도 가능하게 된다. 이것에 의해, 파워 디바이스와 제어 IC 등의 다른 디자인 룰이 요구되는 디바이스를 동일한 층 내에 배치하고, 동일한 배선 공정으로 접속시킬 수 있다.
(제4 실시 형태)
본 실시 형태에서는, 제1 실시 형태에서 언급한 배선 구조를 가지는 배선 기판이 반도체 패키지에 적용된 일례를 도 5 내지 7을 이용하여 기술한다. 덧붙여, 제1 실시 형태와 같은 구성에 관해서는 기술을 생략한 것이 있다.
본 실시 형태의 배선 기판은, 도 6c 또는 도 7c에서 나타낸 것처럼, 파워 디바이스 등의 반도체 디바이스의 적어도 위, 혹은 아래에 배선을 가지고 있다. 그리고 이러한 배선은, 막두께가 큰 층과 작은 층이 하이브리드 된 구조를 가지고 있다. 전자는 대전류를 흘리기 위한 경로로서, 후자는 집적도가 높은 배선을 형성하기 위해서 이용할 수 있다.
도 5 내지 7에서 본 실시 형태의 반도체 패키지의 제작 방법을 나타낸다. 우선 제1 배선(400) 상에 접착층(410)을 개입시켜 파워 디바이스 등의 반도체 디바이스(420)를 접합한다. 반도체 디바이스(420)의 상하에는 나옴 배선으로서 제1 단자(422)와 제2 단자(424)가 마련되어 있다. 제1 배선(400)은 절연 기판 상에 설치된 배선일 수도 있고, 또는, 층 형상으로 형성된 배선, 또는 그것을 접속하기 위한 배선일 수 있다. 또는, 제1 배선(400)은, IC 칩이나 파워 디바이스에 마련된 나옴 배선이나 패드일 수 있다. 접착층(410)은 아크릴계 접착제 등의 유기계 접착 재료를 이용할 수 있다. 혹은, 접착층(410)은, 예컨대, 아연이나 주석 등의 융점의 비교적 낮은 금속이나 그 합금 등을 포함한 금속 접착층일 수도 있다.
다음으로, 절연막(430)을 제1 배선(400)과 반도체 디바이스(420)을 가리도록 형성한다. 절연막(430)의 재료나 제작 방법은 제1 실시 형태에서 기재한 것을 채용할 수 있다. 절연막(430)에 의해 반도체 디바이스(420)가 보호되어, 외부로부터의 물이나 이온 등의 불순물의 침입을 막을 수 있다.
다음으로, 도 5c에서 나타낸 것처럼, 금속판(440)을 절연막(430) 상에 접합한다. 금속판(440)의 재료나 접합 방법도, 제1 실시 형태에서 나타낸 것을 채용할 수 있다. 금속판(440)에 대해 미리 하프 에칭을 실시하고, 절연막(430)과 접촉하는 면에 오목부를 형성할 수도 있다.
계속하여 금속판(440)을 에칭 등에 의해 가공하고, 제1 층(445)을 형성한다(도 6a). 여기에서는 복수의 개구부가 금속판(440)에 형성되어 절연막(430)이 노출하고 있다.
다음으로, 도 6b에서 나타낸 것처럼, 반도체 디바이스(420)의 제2 단자(422) 상의 절연막(430)에 대해 에칭, 혹은 레이저 조사를 실시하고, 개구부에서 노출한 영역을 제거하여, 제2 단자(422)를 노출시킨다. 이것에 의해, 제2 단자(422) 상에 복수의 비어(432)가 형성된다. 또한, 절연막(430)의 가공 전에, 그 표면에 대해 물리적인 힘을 가하거나, 또는, 레이저 조사를 실시하여 오목부를 형성할 수도 있다.
이후, 도 6c에서 나타낸 것처럼, 제1 층(445)를 덮고, 비어(432)를 메우도록, 전해 도금법 등에 의해 제2 층(450)을 형성한다. 전해 도금법은 제1 실시 형태에서 나타낸 것과 같은 방법을 적용할 수 있다. 제1 층(445)과 제2 층(450)이 적층된 구조를 가지는 배선이 제2 배선(460)이다. 제1 층(445), 및 제2 층(450)의 막두께에 관한 특징은, 제1 실시 형태와 같다.
이상의 공정을 거치는 것으로, 반도체 디바이스(420) 상에, 적층 구조를 가지는 배선(제1 층(445), 제2 층(450))을 형성할 수 있다. 반도체 디바이스(420)를 구동하기 위한 대전류는 주로 제1 층(445)을 경유하여 주어지고, 집적도가 높은 배선은 제2 층(450)을 이용하여 형성된다.
도 7에서, 반도체 디바이스(420)의 하측에, 적층 구조를 가지는 배선을 더 형성하는 방법을 나타낸다. 도 7a는, 적층된 배선(제2 배선(460))이 반도체 디바이스(420)의 위쪽에 형성된 단계를 나타내고 있다. 우선, 에칭 등의 방법에 의해 제1 배선(400), 및 접착층(410)에 비어(434)를 형성하고, 제1 단자(422)를 노출한다(도 7b). 여기에서는 복수의 비어(434)가 형성되어 있다. 이것에 의해, 제3 층(470)이 형성된다. 비어(434)의 형성은, 제1 배선(400)과 접착층(410)을 동시에 가공하여 하나의 단계로 수행할 수도 있다. 또는, 최초로 제1 배선(400)에 대해 에칭 등에 의해 개구부를 형성하고, 다음 단계에서, 예컨대, 다른 조건, 혹은 수법을 이용하여 접착층(410)을 가공해 비어(434)를 형성할 수 있다.
이후 전해 도금법 등에 의해, 제3 층(470)을 덮고, 비어(434)를 메우도록 제4 층(480)을 형성한다. 제3 층(470)과 제4 층(480)이 적층된 구조를 가지는 배선이 제3 배선(490)이다. 제1 배선(400)과 제4 층(480)의 막두께에 관한 특징은, 제1 실시 형태와 같다.
이 상의 공정을 거치는 것으로, 적층 구조를 가지는 배선(제3 층(470), 제4 층(480))을 반도체 디바이스(420) 아래에 형성할 수 있다. 반도체 디바이스(420)를 구동하기 위한 대전류는 주로 제3 층(470)을 경유해 주어지고, 집적도가 높은 배선은 제4 층(480)을 이용하여 형성된다. 본 실시 형태의 제조 방법을 이용하는 것으로, 대전류용의 배선과 소전류용의 배선이 동일층에 공존하는 반도체 패키지를 제조할 수 있다.
(제5 실시 형태)
본 실시 형태에서는, 제1, 제2 실시 형태에서 언급한 배선 구조를 가지는 배선 기판이 반도체 패키지에 적용된 일례를 도 8 내지 10을 이용하여 기술한다. 덧붙여, 제1, 제2 실시 형태와 같은 구성에 관해서는 기술을 생략한 것이 있다.
본 실시 형태의 배선 기판은, 도 9b 또는 도 10b에서 나타낸 것처럼, 파워 디바이스 등의 반도체 디바이스의 적어도 위, 혹은 아래에 배선을 가지고 있다. 그리고 이러한 배선은, 막두께가 큰 층과 작은 층이 하이브리드 된 구조를 가지고 있다. 전자는 대전류를 흘리기 위한 경로로서 후자는 집적도가 높은 배선을 형성하기 위해서 이용할 수 있다.
도 8 내지 10에 본 실시 형태의 반도체 패키지의 제작 방법을 나타낸다. 우선, 제1 배선(500) 상에 접착층(510)을 개입시켜 파워 디바이스 등의 반도체 디바이스(520)를 접합한다(도 8a). 반도체 디바이스(520)의 상하에는 나옴 배선으로서 제1 단자(522)와 제2 단자(524)가 마련되어 있다. 제1 배선(500)은 절연 기판 상에 설치된 배선일 수 있고, 또는, 층 형상으로 형성된 배선, 혹은, 그것을 접속하기 위한 배선일 수 있다. 또는, 제1 배선(500)은 IC 칩이나 파워 디바이스에 마련된 나옴 배선이나 패드일 수 있다. 접착층(510)은 아크릴계 접착제 등의 유기계 접착 재료를 이용할 수 있다. 또는, 접착층(510)은, 예컨대, 아연이나 주석 등의 융점의 비교적 낮은 금속이나 그 합금 등을 포함하는 금속 접착층일 수도 있다.
다음으로, 절연막(530)을 제1 배선(500)과 반도체 디바이스(520)를 덮도록 형성한다(도 8b). 절연막(530)의 재료나 제작 방법은 제1 실시 형태에서 기재한 것을 채용할 수 있다. 절연막(530)에 의해, 반도체 디바이스(520)가 보호되어, 외부로부터의 물이나 이온 등의 불순물의 침입을 막을 수 있다.
다음으로, 도 8c에서 나타낸 것처럼, 절연막(530)에 비어(532)를 형성하고, 제2 단자(524)를 노출한다. 여기에서는 복수의 비어(532)가 형성되어 있다. 비어(532)의 형성은, 에칭이나 레이저 조사 등에 의해서 실시할 수 있다.
이후, 제1 실시 형태에서 언급한 것 같은 전해 도금법, 혹은 스퍼터법 등을 이용하여 비어(532)를 메우도록, 제2 층(540)을 절연막(530) 상에 형성한다(도 9a).
다음으로, 도 9b에서 나타낸 것처럼, 금속 접착층(550)을 개입시켜 금속판을 제2 층(540) 상에 접합하고, 제1 층(560)을 형성한다. 금속판이나 금속 접착층(550)은, 제2 실시 형태에서 나타낸 것과 같은 것을 사용하고, 동일한 수법으로 접합할 수 있다. 제1 층(560)과 제2 층(540)의 막두께에 관한 특징도, 제2 실시 형태와 같다. 이후, 제1 층(560)을 에칭법 등을 이용하여, 필요로 하는 형상으로 가공할 수 있다. 제1 층(560)으로 제2 층(540)이 적층된 구조를 가지는 배선이 제2 배선(570)이다.
이상의 공정을 거치는 것으로, 반도체 디바이스(520) 상에, 적층 구조를 가지는 배선(제1 층(560), 제2 층(540))을 형성할 수 있다. 반도체 디바이스(520)를 구동하기 위한 대전류는 주로 제1 층(560)을 경유하여 주어지고, 집적도가 높은 배선은 제2 층(540)을 이용하여 형성된다.
도 10에서는, 반도체 디바이스(520)의 하측에, 제1 실시 형태에서 나타낸 보인 적층 구조를 가지는 배선을 더 형성하는 방법을 나타낸다. 우선, 에칭 등의 방법에 의해 제1 배선(500), 및 접착층(510)에 비어(534)를 형성하고, 제1 단자(522)를 노출한다(도 10a). 여기에서는 복수의 비어(534)가 형성되어 있다. 이것에 의해, 제3 층(580)이 형성된다. 비어(534)의 형성은, 제1 배선(500)과 접착층(510)을 동시에 가공하여 하나의 단계로 수행할 수도 있다. 또는, 최초로 제1 배선(500)에 대해 에칭 등에 의해 개구부를 형성하고, 다음 단계에서, 예컨대, 다른 조건, 혹은 수법을 이용하여 접착층(510)을 가공해 비어(534)를 형성할 수 있다.
이후 전해 도금법 등에 의해, 제3 층(580)을 덮고, 비어(534)를 메우도록 제4 층(585)를 형성한다. 제3 층(580)과 제4 층(585)이 적층된 구조를 가지는 배선이 제3 배선(590)이다. 제3 층(580)과 제4 층(585)의 막두께에 관한 특징은, 제1 실시 형태와 같다. 이후, 제4 층(585)을 적절하게 가공하여, 예컨대, 집적도가 높은 회로 배선을 형성할 수 있다.
이상의 공정을 거치는 것으로, 적층 구조를 가지는 배선(제3 층(580), 제4 층(585))을 반도체 디바이스(520) 아래에 형성할 수 있다. 반도체 디바이스(520)를 구동하기 위한 대전류는 주로 제3 층(580)을 경유하여 주어지고, 집적도가 높은 배선은 제4 층(585)을 이용하여 형성된다. 본 실시 형태의 제조 방법을 이용하는 것으로, 대전류용의 배선과 소전류용의 배선이 동일층에 공존하는 반도체 패키지를 제조할 수 있다.
(제6 실시 형태)
본 실시 형태에서는, 대전류용의 배선과 소전류용의 배선이 동일층에 공존하고, 또한, 소전력으로 구동되는 반도체 디바이스와 대전류가 인가되는 파워 디바이스가 동일층에 공존하는 반도체 패키지에 대해, 도 11, 12를 이용하여 설명한다.
도 11은 본 실시 형태에서 나타낸 반도체 패키지의 회로도이다. 참조 번호(600)은 제어 IC이며, 두 개의 파워 디바이스(610 및 620)를 제어한다. 파워 디바이스(610 및 620)는 트랜지스터의 구조를 가지고 있으며, 서로의 드레인이 전기적으로 접속되어 있다. 제어 IC(600)는 비교적 소전류로 구동되는 디바이스이며, 이것에 비해 파워 디바이스(610 및 620)은 큰 전류로 구동되는 디바이스이다. 따라서, 제어 IC(600)에 접속되는 배선은 두께가 작은 배선이 바람직한 한편, 파워 디바이스(610 및 620)에는 두께가 큰 배선이 접속된다.
도 12는 도 11에서 나타낸 배선 기판의 단면 구조의 일례이다. 본 실시 형태의 배선 기판은, 제1 배선(630, 632, 634)을 가지고 있다. 제1 배선(630) 상에는, 접착층(640)을 개입시켜 제어 IC(600)가 고정된다. 접착층(640)으로서는 제4 실시 형태에서 나타낸 것과 같은 것을 사용할 수 있다.
파워 디바이스(610)에는 제1 단자(612)와 제2 단자(614)가 형성되어 있고, 유사하게, 파워 디바이스(620)에는 제1 단자(622)와 제2 단자 624가 형성되어 있다. 파워 디바이스(610)는 제1 배선(632) 상에 예컨대, 금속 접착층(650)을 이용하여 고정되고 제1 배선(632)과 전기적으로 접속되어 있다. 유사하게, 파워 디바이스(620)는 제1 배선(634) 상에, 예컨대, 금속 접착층(650)을 이용하여 고정되고, 제1 배선(634)과 전기적으로 접속되어 있다.
제어 IC(600), 파워 디바이스(610, 620)를 묻도록 절연막(660)이 마련되어 있고, 제어 IC(600)의 단자 (602), 파워 디바이스(610, 620)의 제2 단자(614, 624)를 덮고 있다. 이러한 절연막(660)은 제1 실시 형태의 절연막(110)과 같은 구성을 가질 수 있다.
파워 디바이스(610, 620) 상에는 절연막(660)을 개입시켜 큰 막두께를 가지는 제1 층(670)이 마련되어 있다. 제1 층(670)은 제1 실시 형태의 제1 층(125)과 같은 구성을 가질 수 있고, 동일한 방법으로 형성할 수 있다. 이러한 제1 층(670)은 파워 디바이스(610, 620)에 대전류를 공급하기 위한 주된 배선 경로로서 기능한다.
제1 층(670), 절연막(660)에는 제어 IC(600)의 단자(602), 파워 디바이스(610, 620)의 제2 단자(614, 624) 및 제1 배선(632, 634)을 노출하는 비어가 마련되어 있고, 이러한 비어를 메우도록, 전해 도금법 등에 의해 제2 층(680)이 제1 층(670) 상에 형성되어 있다. 제2 층(680)은 제1 실시 형태의 제2 층(130)과 같은 구성을 가질 수 있고, 동일한 수법에 의해 형성할 수 있다. 또한, 도 12에서, 제2 층(680)은 패터닝이 더 수행되어 있어, 예컨대, 제어 IC로부터의 신호를 공급하기 위해서도 이용된다. 제1 층(670)과 제2 층(680)이 적층된 배선이 제2 배선(690)이다.
제2 층(680) 상에는 절연막(665)을 개입시켜 상부 배선(695)이 더 적층되어 있다. 이러한 상부 배선(695)은 제2 층(680)과 같은 방법으로 형성할 수 있다.
이와 같이, 본 실시 형태의 반도체 패키지는, 대전류용의 배선(제1 층(670))과 소전류용의 배선(제2 층(680))이 동일층에 공존하는 구조를 가지고 있고, 파워 디바이스와 제어 IC 등의 다른 디자인 룰이 요구되는 디바이스를 동일층에 설치하고, 동일한 배선 공정으로 접속시킬 수 있다.
(제7 실시 형태)
본 실시 형태에서는, 대전류용의 배선과 소전류용의 배선이 동일층에 공존하고, 또한, 소전력으로 구동되는 반도체 디바이스와 대전류가 인가되는 파워 디바이스가 동일층에 공존한 반도체 패키지와 관련되고, 도 11, 13을 이용하여 설명한다. 덧붙여, 본 실시 형태는, 제2 배선 구조가 제6 실시 형태와 다르다. 제6 실시 형태와 다른 구성을 주로 설명하고, 같은 구성의 설명은 생략한 것이 있다.
도 11은 본 실시 형태에서 나타낸 반도체 패키지의 회로도이며, 제6 실시 형태와 같다. 도 13은 도 11에서 나타낸 배선 기판의 단면 구조의 일례이다. 절연막(660)에는 제어 IC의 단자(602), 파워 디바이스(610)의 제2 단자(614), 파워 디바이스(620)의 제2 단자(624), 및 제1 배선(632, 634)에 이르는 비어가 마련되고, 이러한 비어를 메우도록 제2 층(700이 형성되어 있다. 제2 층(700)은 제2 실시 형태의 제2 층(220)과 같은 재료, 수법을 이용하여 형성할 수 있다.
제2 층(700) 내에, 파워 디바이스(610, 620)과 겹치는 영역 상에는 금속 접착층(710)을 개입시켜 큰 막두께를 가지는 제1 층(720)이 마련되어 있다. 제1 층(720)은 제1 실시 형태의 제1 층(125)과 같은 구성을 가질 수 있고 동일한 방법으로 형성할 수 있다. 제1 층(720)과 제2 층(700)의 적층이 제2 배선(730)이며, 제2 실시 형태의 제2 배선(240)에 대응한다. 제1 층(720)은 파워 디바이스(610, 620)에 대전류를 공급하기 위한 주된 배선 경로로서 기능하고, 제2 층(700)은 집적도가 높은 배선의 형성에 이용되어, 예컨대, 제어 IC로부터의 신호를 공급하기 위해 이용된다.
제1 층(720) 상에는 절연막(740)을 개입시켜 상부 배선(750)이 더 적층되어 있다. 이러한 상부 배선(750)은 제2 층(700)과 같은 방법으로 형성할 수 있다.
이와 같이, 본 실시 형태의 배선 기판은, 대전류용의 배선(제1 층(720))과 소전류용의 배선(제2 층(700))이 동일층에 공존하는 구조를 가지고 있어, 파워 디바이스와 제어 IC 등의 다른 디자인 룰이 요구되는 디바이스를 동일층에 설치하고, 동일한 배선 공정으로 접속시킬 수 있다.
100: 제1 배선, 110: 절연막, 115: 비어, 120: 금속판, 125: 제1 층, 130: 제2 층, 140: 제2 배선, 200: 제1 배선, 210: 절연막, 215: 비어, 220: 제2 층, 225: 금속 접착층, 230: 제1 층, 240: 제2 배선, 300: 제1 배선, 310: 절연막, 312: 오목부, 315, 비어, 320: 금속판, 330: 제2 층, 340: 제2 배선, 400: 제1 배선, 410: 접착층, 420: 반도체 디바이스, 422: 제1 단자, 424: 제2 단자, 430: 절연막, 432: 비어, 434: 비어, 440: 금속판, 445: 제1 층, 450: 제2 층, 460: 제2 배선, 470: 제3 층, 480: 제4 층, 490: 제3 배선, 500: 제1 배선, 510: 접착층, 520: 반도체 디바이스, 522: 제1 단자, 524: 제2 단자, 530: 절연막, 532: 비어, 534: 비어, 540: 제2 층, 550: 금속 접착층, 560: 제1 층, 570: 제2 배선, 580: 제3 층, 585: 제4 층, 590: 제3 배선, 600: 제어 IC, 602: 단자, 610: 파워 디바이스, 612: 제1 단자, 614: 제2 단자, 620: 파워 디바이스, 622: 제1 단자, 624: 제2 단자, 630: 제1 배선, 640: 접착층, 650: 금속 접착층, 660: 절연막, 665: 절연막, 670: 제1 층, 680: 제2 층, 690: 제2 배선, 695: 상부 배선, 700: 제2 층, 710: 금속 접착층, 720: 제1 층, 730: 제2 배선, 740: 절연막, 750: 상부 배선

Claims (27)

  1. 제1 배선과,
    상기 제1 배선 상에 위치하고, 또한, 비어를 가지는 절연막과,
    상기 절연막 상의 제2 배선을 갖고,
    상기 제2 배선은, 제1 층과, 상기 제1 층을 덮는 제2 층을 가지는 적층 구조를 갖고,
    상기 제2 층은 상기 비어에서 상기 제1 배선과 직접 접하고,
    상기 제1 층과 겹치는 영역에 있어서의 상기 제2 층의 막두께는, 상기 비어 내의 상기 제2 층의 막두께와 다른, 배선 기판.
  2. 제1항에 있어서,
    상기 비어 내의 상기 제2 층의 상기 막두께는, 상기 제1 층과 겹치는 상기 영역에 있어서의 상기 제2 층의 막두께보다 큰, 배선 기판.
  3. 제1항에 있어서,
    상기 제1 층의 막두께는, 상기 제1 층과 겹치는 상기 영역에 있어서의 상기 제2 층의 상기 막두께보다 큰, 배선 기판.
  4. 제1항에 있어서,
    상기 절연막의 상면은, 상기 비어와 상기 제1 층의 사이에 오목부를 갖는, 배선 기판.
  5. 제1 배선과,
    상기 제1 배선 상에 위치하고, 또한, 비어를 가지는 절연막과,
    상기 절연막 상의 제2 배선을 갖고,
    상기 제2 배선은, 상기 비어에 대해 상기 제1 배선과 직접 접하는 제2 층과, 상기 제2 층 상에 위치하고, 또한, 상기 제2 층과 전기적으로 접속된 제1 층을 함유하는 적층 구조를 갖고,
    상기 절연막과 겹치는 영역에 있어서의 상기 제2 층의 막두께는, 상기 비어 내의 상기 제1 층의 막두께와 다른, 배선 기판.
  6. 제5항에 있어서,
    상기 비어 내의 상기 제2 층의 막두께는, 상기 절연막과 겹치는 상기 영역에 있어서의 상기 제2 층의 막두께보다 큰, 배선 기판.
  7. 제5항에 있어서,
    상기 제1 층의 상기 막두께는, 상기 절연막과 겹치는 상기 영역에 있어서의 상기 제2 층의 상기 막두께보다 큰, 배선 기판.
  8. 단자를 가지는 반도체 디바이스와,
    상기 단자 상에 위치하고, 또한, 비어를 가지는 절연막과,
    상기 절연막 상의 배선을 갖고,
    상기 배선은, 제1 층과, 상기 제1 층을 덮는 제2 층을 함유하는 적층 구조를 갖고,
    상기 제2 층은 상기 비어로 상기 단자와 직접 접하고,
    상기 제1 층과 겹치는 영역에 있어서의 상기 제2 층의 막두께는, 상기 비어 내의 상기 제2 층의 막두께와 다른, 반도체 패키지.
  9. 제8항에 있어서,
    상기 비어 내의 상기 제2 층의 상기 막두께는, 상기 제1 층과 겹치는 상기 영역에 있어서의 상기 제2 층의 상기 막두께보다 큰, 반도체 패키지.
  10. 제8항에 있어서,
    상기 제1 층의 막두께는, 상기 제1 층과 겹치는 상기 영역에 있어서의 상기 제2 층의 상기 막두께보다 큰, 청구항 8에 기재의 반도체 패키지.
  11. 제8항에 있어서,
    상기 절연막의 상면은, 상기 비어와 상기 제1 층의 사이에 오목부를 가지는, 반도체 패키지.
  12. 단자를 가지는 반도체 디바이스와,
    상기 단자 상에 위치하고, 또한, 비어를 가지는 절연막과,
    상기 절연막 상의 배선을 갖고,
    상기 배선은, 상기 비어에 대해 상기 단자와 직접 접하는 제2 층과, 상기 제2 층 상에 위치하고, 또한, 상기 제2 층과 전기적으로 접속된 제1 층을 함유하는 적층 구조를 갖고,
    상기 절연막과 겹치는 영역에 있어서의 상기 제2 층의 막두께는, 상기 비어 내의 상기 제2 층의 막두께와 다른, 반도체 패키지.
  13. 제12항에 있어서,
    상기 비어 내의 상기 제2 층의 상기 막두께는, 상기 절연막과 겹치는 상기 영역에 있어서의 상기 제2 층의 상기 막두께보다 큰, 반도체 패키지.
  14. 제12항에 있어서,
    상기 제1 층의 막두께는, 상기 절연막과 겹치는 상기 영역에 있어서의 상기 제2 층의 상기 막두께보다 큰, 반도체 패키지.
  15. 제1 배선 상에 절연막을 형성하고,
    상기 절연막 상에, 제1 층과 제2 층을 가지는 제2 배선을 형성하는 것을 포함하고,
    상기 제2 배선의 형성은,
    상기 절연막에 금속판을 접합시키는 것에 의해서 상기 제2 층을 형성하고,
    상기 제2 층에 개구부를 형성하여 상기 절연막을 노출하고,
    상기 절연막에 비어를 형성하여 상기 제1 배선을 노출하고,
    상기 제1 배선과 상기 제2 층 상에 위치하고, 또한, 상기 제1 배선 및 상기 제2 층과 직접 접하도록 상기 제1 층을 전해 도금법에 따라 형성하는 것을 포함하는, 배선 기판의 제조 방법.
  16. 제15항에 있어서,
    상기 비어 내의 상기 제2 층의 막두께는, 상기 제1 층과 겹치는 영역에 있어서의 상기 제2 층의 막두께보다 큰, 배선 기판의 제조 방법.
  17. 제15항에 있어서,
    상기 제1 층의 막두께는, 상기 제1 층과 겹치는 영역에 있어서의 상기 제2 층의 막두께보다 큰, 배선 기판의 제조 방법.
  18. 제1 배선 상에 절연막을 형성하고,
    상기 절연막에 비어를 형성하여 상기 제1 배선을 노출하고,
    상기 절연막 상에, 제1 층과 제2 층을 가지는 제2 배선을 형성하는 것을 포함하고,
    상기 제2 배선의 형성은,
    상기 제1 배선과 상기 절연막 상에 위치하고, 또한, 상기 제1 배선 및 상기 절연막과 접하도록 상기 제2 층을 전해 도금법에 따라 형성하고,
    상기 제2 층 상에 금속판을 설치하는 것에 의해서, 상기 제2 층과 전기적으로 접속되도록 상기 제1 층을 형성하는 것을 포함하는, 배선 기판의 제조 방법.
  19. 제18항에 있어서,
    상기 비어 내의 상기 제2 층의 막두께는, 상기 절연막과 겹치는 영역에 있어서의 상기 제2 층의 막두께보다 큰, 배선 기판의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 층의 막두께는, 상기 절연막과 겹치는 영역에 있어서의 상기 제2 층의 막두께보다 큰, 배선 기판의 제조 방법.
  21. 제1 단자와 제2 단자를 가지는 반도체 디바이스를 제1 배선 상에 설치하고,
    상기 제2 단자 상에 절연막을 형성하고,
    상기 절연막 상에, 제1 층과 제2 층을 가지는 제2 배선을 형성하는 것을 포함하고,
    상기 제2 배선의 형성은,
    상기 절연막에 금속판을 접합시키는 것에 의해서 상기 제2 층을 형성하고,
    상기 제2 층에 개구부를 형성하여 상기 절연막을 노출하고,
    상기 절연막에 비어를 형성하여 상기 제1 배선을 노출하고,
    상기 제1 배선과 상기 제2 층 상에 위치하고, 또한, 상기 상기 제1 배선 및 상기 제2 층과 직접 접하도록 상기 제1 층을 전해 도금법에 따라 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
  22. 제21항에 있어서,
    상기 비어 내의 상기 제2 층의 막두께는, 상기 제1 층과 겹치는 영역에 있어서의 상기 제2 층의 막두께보다 큰, 반도체 패키지의 제조 방법.
  23. 제21항에 있어서,
    상기 제1 층의 막두께는, 상기 제1 층과 겹치는 영역에 있어서의 상기 제2 층의 막두께보다 큰, 반도체 패키지의 제조 방법.
  24. 제21항에 있어서,
    상기 절연막의 상면이, 상기 비어와 상기 제1 층의 사이에 오목부를 가지는, 반도체 패키지의 제조 방법.
  25. 제1 단자와 제2 단자를 가지는 반도체 디바이스를 제1 배선 상에 형성하고,
    상기 제2 단자 상에 절연막을 형성하고,
    상기 절연막 상에, 제1 층과 제2 층을 가지는 제2 배선을 형성하는 것을 포함하고,
    상기 제2 배선의 형성은,
    상기 제1 배선과 상기 절연막 상에 위치하고, 또한, 상기 제1 배선 및 상기 절연막과 접하도록 상기 제2 층을 전해 도금법에 따라 형성하고,
    상기 제2 층 상에 금속판을 설치하는 것에 의해서, 상기 제2 층과 전기적으로 접속되도록 상기 제1 층을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
  26. 제25항에 있어서,
    상기 비어 내의 상기 제2 층의 막두께는, 상기 절연막과 겹치는 영역에 있어서의 상기 제2 층의 막두께보다 큰, 반도체 패키지의 제조 방법.
  27. 제25항에 있어서,
    상기 제1 층의 막두께는, 상기 절연막과 겹치는 영역에 있어서의 상기 제2 층의 막두께보다 큰, 반도체 패키지의 제조 방법.
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