KR20170065438A - 적층 세라믹 전자부품 - Google Patents

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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

실장 시에서의 적층 세라믹 전자부품의 경사를 억제할 수 있는 적층 세라믹 전자부품을 제공한다.
적층 세라믹 전자부품으로서의 적층 세라믹 콘덴서(10)는, 복수의 세라믹층(16)을 포함하고, 주면(12a, 12b), 측면(12c, 12d), 단면(12e, 12f)을 가지는 적층체(12)와, 적층체(12)의 내부에 배치되어, 일부가 주면(12b)에 인출된 내부전극(18)과, 주면(12b) 상에 배치되어, 내부전극(18)에 접속되는 외부전극(14)을 가진다. 외부전극(14)은, 측면(12c, 12d)의 일부까지 배치되는 외부전극 측면부(26a, 26b)와, 단면(12e, 12f)의 일부까지 배치되는 외부전극 단면부(28a, 28b)를 가지고 있고, 외부전극 측면부(26a, 26b)의 주면(12a, 12b)을 잇는 방향의 길이를 A라고 하고, 외부전극 단면부(28a, 28b)의 주면(12a, 12b)을 잇는 방향의 길이를 B로 했을 때, 1.40≤A/B≤3.33이다.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT}
이 발명은, 적층 세라믹 콘덴서 등의 적층 세라믹 전자부품에 관한 것이다.
최근, 모바일 전자기기의 소형화가 진행되고 있다. 모바일 전자기기에는 다수의 적층 세라믹 전자부품이 탑재되어 있는데, 모바일 전자기기의 소형화에 따라 적층 세라믹 전자부품에 대해서도 소형화가 요구되고 있다. 또한, 내부전극을 가지는 적층체의 양 단면(端面)에 외부전극을 형성한 적층 세라믹 전자부품에서는, 회로 기판의 배선 패턴에 실장하기 위해, 외부전극과 배선 패턴 사이에 산기슭의 들판과 같이 확장되는 솔더 필릿(solder fillet)을 형성하는 것이 필요해진다. 그 때문에, 적층 세라믹 전자부품의 단면으로부터 솔더 필릿 만큼 회로 기판의 배선 패턴을 크게 형성할 필요가 있어, 적층 세라믹 전자부품의 실장 스페이스가 커진다. 그러나 모바일 전자기기의 소형화에 따라, 적층 세라믹 전자부품의 소형화에 더하여, 회로 기판에 실장되는 부품끼리의 실장 간격을 작게 하여 그 실장 스페이스를 작게 하는 것도 요구되고 있다.
따라서, 도 7에 나타내는 바와 같이, 회로 기판에 대한 실장면에 수직이 되도록 내부전극(2)이 형성되어, 실장면에 형성된 외부전극(3)에 내부전극(2)이 인출된 적층 세라믹 전자부품(1)이 있다. 이와 같은 적층 세라믹 전자부품(1)에서는, 하나의 실장면에 형성된 외부전극(3)에 의해 회로 기판의 배선 패턴에 실장할 수 있기 때문에, 적층 세라믹 전자부품의 단부(端部)로부터 외측으로 확장되는 솔더 필릿이 불필요하여, 적층 세라믹 전자부품(1)의 실장 스페이스를 작게 할 수 있다(특허문헌 1 참조).
또한, 특허문헌 2에 기재되는 바와 같이, 외부전극을 실장면에만 형성하는 것이 아니라, 실장면에 대하여 수직으로 교차하는 면에 대해서도 외부전극이 형성된 적층 세라믹 전자부품도 제안되고 있다.
일본 공개특허공보 평10-289837호 일본 공개실용신안공보 소62-135427호
그러나 특허문헌 1 혹은 특허문헌 2에 기재되는 바와 같은 형상의 적층 세라믹 전자부품에서는, 실장 시에 솔더가 젖어 굳어질 때의 응력 등에 의해 충분히 적층 세라믹 전자부품의 경사를 억제할 수 없어, 실장 후에 적층 세라믹 전자부품이 기울어 외관상의 문제나 일정 방향의 고착 강도의 저하가 문제가 되는 일이 있었다.
따라서, 이 발명의 주된 목적은, 회로 기판에 대한 실장 시에서의 적층 세라믹 전자부품의 경사를 억제할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
이 발명에 따른 적층 세라믹 전자부품은, 적층된 복수의 세라믹층을 포함하고, 마주보는 제1 주면(主面) 및 제2 주면과, 적층방향으로 대향하여 마주보는 제1 측면 및 제2 측면과, 마주보는 제1 단면 및 제2 단면을 가지고, 제1 주면 또는 제2 주면을 실장면으로 하는 적층체와, 적층체의 내부에 배치되어, 일부가 제1 단면 측의 제1 또는 제2 주면 중 어느 한쪽의 면에만 인출된 제1 내부전극과, 적층체의 내부에 배치되어, 제1 내부전극과는 다른 위치에서, 일부가 제2 단면 측의 제1 또는 제2 주면 중 어느 한쪽의 면에만 인출된 제2 내부전극과, 제1 또는 제2 주면 상에 배치되어, 제1 내부전극에 접속되는 제1 외부전극과, 제1 또는 제2 주면 상에 배치되어, 제2 내부전극에 접속되는 제2 외부전극을 가지는 적층 세라믹 전자부품으로서, 제1 외부전극은, 제1 또는 제2 주면 상으로부터 제1 측면 및 제2 측면의 일부까지 배치되는 제1 외부전극 측면부와, 제1 또는 제2 주면 상으로부터 제1 단면의 일부까지 배치되는 제1 외부전극 단면부를 가지고, 제2 외부전극은, 제1 또는 제2 주면 상으로부터 제1 측면 및 제2 측면의 일부까지 배치되는 제2 외부전극 측면부와, 제1 또는 제2 주면 상으로부터 제2 단면의 일부까지 배치되는 제2 외부전극 단면부를 가지고 있고, 제1 외부전극 측면부 및 제2 외부전극 측면부의 제1 주면 및 제2 주면을 잇는 방향의 길이를 A, 제1 외부전극 단면부 및 제2 외부전극 단면부의 제1 주면 및 제2 주면을 잇는 방향의 길이를 B로 했을 때, 1.40≤A/B≤3.33인, 적층 세라믹 전자부품이다.
또한, 이 발명에 따른 적층 세라믹 전자부품은, 적층된 복수의 세라믹층을 포함하고, 마주보는 제1 주면 및 제2 주면과, 적층방향으로 대향하여 마주보는 제1 측면 및 제2 측면과, 마주보는 제1 단면 및 제2 단면을 가지고, 제1 주면 또는 제2 주면을 실장면으로 하는 적층체와, 적층체의 내부에 배치되어, 일부가 제1 단면 측의 제1 및 제2 주면에 인출된 제1 내부전극과, 적층체의 내부에 배치되어, 제1 내부전극과는 다른 위치에서, 일부가 제2 단면 측의 제1 및 제2 주면에 인출된 제2 내부전극과, 제1 및 제2 주면 상에 배치되어, 제1 내부전극에 접속되는 제1 외부전극과, 제1 및 제2 주면 상에 배치되어, 제2 내부전극에 접속되는 제2 외부전극을 가지는 적층 세라믹 전자부품으로서, 제1 외부전극은, 제1 및 제2 주면 상으로부터 제1 측면 및 제2 측면의 일부까지 배치되는 제1 외부전극 측면부와, 제1 및 제2 주면 상으로부터 제1 단면의 일부까지 배치되는 제1 외부전극 단면부를 가지고, 제2 외부전극은, 제1 및 제2 주면 상으로부터 제1 측면 및 제2 측면의 일부까지 배치되는 제2 외부전극 측면부와, 제1 및 제2 주면 상으로부터 제2 단면의 일부까지 배치되는 제2 외부전극 단면부를 가지고 있고, 제1 외부전극 측면부 및 제2 외부전극 측면부의 제1 주면 및 제2 주면을 잇는 방향의 길이를 A, 제1 외부전극 단면부 및 제2 외부전극 단면부의 제1 주면 및 제2 주면을 잇는 방향의 길이를 B로 했을 때, 1.40≤A/B≤3.33인, 적층 세라믹 전자부품이다.
이 발명에 따른 적층 세라믹 전자부품에서는, 제1 외부전극 측면부 및 제2 외부전극 측면부의 제1 주면 및 제2 주면을 잇는 방향의 길이를 A, 제1 외부전극 단면부 및 제2 외부전극 단면부의 제1 주면 및 제2 주면을 잇는 방향의 길이를 B로 했을 때, 1.40≤A/B≤3.33이므로, 실장 시 접합재의 용융 시에 발현되는 적층 세라믹 콘덴서(10)에 대한 다운 포스(down force)로 실장 자세가 결정되기 때문에, 회로 기판 등에 대하여 실장했을 때의 적층 세라믹 전자부품의 경사를 억제할 수 있다.
다운 포스는, 실장면과 대향하는 전극의 높이에 영향을 주기 때문에, 단면과 측면에서 전극 높이가 높은 쪽이 실장 자세를 결정한다. 여기서, 외부전극 측면부의 높이를 외부전극 단면부의 높이보다도 크게 함으로써, 측면의 4군데에서 발현되는 다운 포스가 커지기 때문에, 단면의 2군데에서 발현되는 다운 포스보다 많은 측면의 효과가 높아져, 경사를 억제할 수 있다.
이 발명에 의하면, 회로 기판에 대한 실장 시에서의 적층 세라믹 전자부품의 경사를 억제할 수 있는 적층 세라믹 전자부품을 얻을 수 있다.
이 발명의 상술한 목적, 그 밖의 목적, 특징 및 이점은, 도면을 참조하여 실시하는 이하의 발명을 실시하기 위한 형태의 설명으로부터 한층 분명해질 것이다.
도 1은 이 발명에 따른 적층 세라믹 콘덴서의 제1 실시형태를 나타내는 외관 사시도이다.
도 2는, (a)는 도 1에 나타내는 적층 세라믹 콘덴서의 정면도이고, (b)는 측면도이다.
도 3은, 도 1 및 도 2에 나타내는 적층체의 분해 사시도이다.
도 4는 이 발명에 따른 적층 세라믹 콘덴서의 제2 실시형태를 나타내는 외관 사시도이다.
도 5는, (a)는 도 4에 나타내는 적층 세라믹 콘덴서의 정면도이고, (b)는 측면도이다.
도 6은, 도 4 및 도 5에 나타내는 적층체의 분해 사시도이다.
도 7은 종래의 적층 세라믹 콘덴서의 일례를 나타내는 분해 사시도이다.
1. 적층 세라믹 전자부품
(1) 제1 실시형태
이 발명의 제1 실시형태에 따른 적층 세라믹 전자부품에 대해 설명한다. 이 실시형태에서는, 적층 세라믹 전자부품의 일례로 적층 세라믹 콘덴서를 나타낸다. 도 1은 이 발명에 따른 적층 세라믹 콘덴서의 제1 실시형태를 나타내는 외관 사시도이고, 도 2(a)는 도 1에 나타내는 적층 세라믹 콘덴서의 정면도이며, 도 2(b)는 측면도이다. 도 3은, 도 1 및 도 2에 나타내는 적층체의 분해 사시도이다.
적층 세라믹 콘덴서(10)는, 직방체상의 적층체(12)와 외부전극(14)을 포함한다.
적층체(12)는, 복수의 세라믹층(16)과 복수의 내부전극(18)을 포함한다. 적층체(12)는, 서로 대향하는 제1 주면(12a)과 제2 주면(12b)과, 적층방향으로 대향하여 서로 대향하는 제1 측면(12c) 및 제2 측면(12d)과, 서로 대향하는 제1 단면(12e) 및 제2 단면(12f)을 가진다. 제1 주면(12a) 및 제2 주면(12b)은, 각각 길이방향(L) 및 폭방향(W)을 따라 연장된다. 제1 측면(12c) 및 제2 측면(12d)은, 각각 길이방향(L) 및 두께방향(T)을 따라 연장된다. 제1 단면(12e) 및 제2 단면(12f)은, 각각 폭방향(W) 및 두께방향(T)을 따라 연장된다. 제1 주면(12a) 및 제2 주면(12b)은, 적층 세라믹 콘덴서(10)가 실장되는 면(실장면)에 대하여 평행한 면을 가리킨다. 따라서, 길이방향(L)이란, 한 쌍의 단면끼리를 이은 방향이고, 폭방향(W)이란, 한 쌍의 측면끼리를 이은 방향이며, 두께방향(T)이란, 한 쌍의 주면끼리를 이은 방향이다.
또한, 적층체(12)는, 각(角)부 및 능선부에 둥그스름함이 있는 것이 바람직하다. 여기서, 각부는 적층체(12)의 ３면이 교차하는 부분이고, 능선부는 적층체(12)의 2면이 교차하는 부분이다.
세라믹층(16)은, 외층부(16a)와 내층부(16b)를 포함한다. 외층부(16a)는, 적층체(12)의 제1 측면(12c) 및 제2 측면(12d) 측에 위치하고, 제1 측면(12c)과 가장 제1 측면(12c)에 가까운 내부전극(18) 사이에 위치하는 세라믹층(16), 및 제2 측면(12d)과 가장 제2 측면(12d)에 가까운 내부전극(18) 사이에 위치하는 세라믹층(16)이다. 외층부(16a)의 두께는, 18㎛ 이상인 것이 바람직하다. 그리고 양 외층부(16a)에 끼인 영역이 내층부(16b)이다.
세라믹층(16)은, 예를 들면 유전체 재료에 의해 형성할 수 있다. 유전체 재료로는, 예를 들면 BaTiO3, CaTiO3, SrTiO3, 또는 CaZrO3 등의 성분을 포함하는 유전체 세라믹을 사용할 수 있다. 상기의 유전체 재료를 주성분으로 하여 포함하는 경우, 원하는 적층 세라믹 콘덴서(10)의 특성에 따라, 예를 들면 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 주성분보다도 함유량이 적은 성분을 첨가한 것을 사용해도 된다.
또한, 적층체(12)에, 압전체 세라믹을 사용한 경우, 적층 세라믹 전자부품은 세라믹 압전 소자로서 기능한다. 압전 세라믹 재료의 구체예로는, 예를 들면 PZT(티탄산지르콘산연)계 세라믹 재료 등을 들 수 있다.
또한, 적층체(12)에, 반도체 세라믹을 사용한 경우, 적층 세라믹 전자부품은 서미스터(thermistor) 소자로서 기능한다. 반도체 세라믹 재료의 구체예로는, 예를 들면 스피넬계 세라믹 재료 등을 들 수 있다.
또한, 적층체(12)에, 자성체 세라믹을 사용한 경우, 적층 세라믹 전자부품은 인덕터 소자로서 기능한다. 또한, 인덕터 소자로서 기능하는 경우는, 내부전극(18)은 코일상(coil-shaped)의 도체가 된다. 자성체 세라믹 재료의 구체예로는, 예를 들면 페라이트 세라믹 재료 등을 들 수 있다.
소성 후의 세라믹층(16)의 두께는, 0.5㎛ 이상 2㎛ 이하인 것이 바람직하다.
도 2 및 도 3에 나타내는 바와 같이, 적층체(12)는, 복수의 내부전극(18)으로 복수의 제1 내부전극(18a) 및 복수의 제2 내부전극(18b)을 가진다. 제1 내부전극(18a)은, 제1 측면(12c) 및 제2 측면(12d)에 대향하는 제1 대향 전극부(20a)를 가지고, 제1 측면(12c)과 제2 측면(12d)을 잇는 방향으로 적층되어 있다. 또한, 제2 내부전극(18b)은, 제1 측면(12c) 및 제2 측면(12d)에 대향하는 제2 대향 전극부(20b)를 가지고, 제1 측면(12c)과 제2 측면(12d)을 잇는 방향으로 적층되어 있다. 따라서, 제1 내부전극(18a) 및 제2 내부전극(18b)은, 적층체(12)의 제1 주면(12a) 및 제2 주면(12b)에 대하여 수직으로 배치된다. 제1 내부전극(18a) 및 제2 내부전극(18b)은, 적층체(12) 내에서 교대로 적층되고, 제1 내부전극(18a)의 제1 대향 전극부(20a)와 제2 내부전극(18b)의 제2 대향 전극부(20b)가 서로 대향하도록 배치된다.
또한, 제1 내부전극(18a)이 배치되는 층, 및 제2 내부전극(18b)이 배치되는 층에, 보조 전극이 형성되어 있어도 된다.
제1 내부전극(18a)은, 제1 인출 전극부(22a)에 의해 적층체(12)의 제2 주면(12b)에 인출된다. 제1 인출 전극부(22a)는, 적층체(12)의 제1 단면(12e) 측에 인출된다. 제2 내부전극(18b)은, 제2 인출 전극부(22b)에 의해 적층체(12)의 제2 주면(12b)에 인출된다. 제2 인출 전극부(22b)는, 제1 인출 전극부(22a)와 간격을 두고, 적층체(12)의 제2 단면(12f) 측에 인출된다. 제1 내부전극(18a) 및 제2 내부전극(18b)은, 적층체(12)의 제1 주면(12a), 양 측면(12c 및 12d), 및 양 단면(12e 및 12f)에는 노출되어 있지 않다.
또한, 제1 내부전극(18a)의 일부가 제1 단면(12e)에 인출되어 있어도 되고, 제2 내부전극(18b)의 일부가 제2 단면(12f)에 인출되어 있어도 된다.
또한, 제1 내부전극(18a)의 제1 인출 전극부(22a)는, 제1 주면(12a)에만 인출되어도 되고, 이 경우, 제2 내부전극(18b)의 제2 인출 전극부(22b)는, 제1 주면(12a)에만 인출된다.
또한, 적층체(12)는, 제1 대향 전극부(20a)의 길이방향(L)의 일단(一端)과 제1 단면(12e) 사이 및 제1 대향 전극부(20a)의 길이방향(L)의 다른 단과 제2 단면(12f) 사이에 형성되는 적층체(12)의 측부(갭(gap))를 포함한다. 동일하게, 적층체(12)는, 제2 대향 전극부(20b)의 길이방향(L)의 일단과 제1 단면(12e) 사이 및 제2 대향 전극부(20b)의 길이방향(L)의 다른 단과 제2 단면(12f) 사이에 형성되는 적층체(12)의 측부(갭)를 포함한다.
또한, 적층체(12)는, 제1 내부전극(18a)의 인출 전극부(22a)와는 반대 측의 단부와 제1 주면(12a) 사이 및 제2 내부전극(18b)의 인출 전극부(22b)와는 반대 측의 단부와 제1 주면(12a) 사이에 형성되는 적층체(12)의 단부(갭)를 포함한다.
제1 내부전극(18a) 및 제2 내부전극(18b)의 재료로는, 예를 들면 Ni, Cu, Ag, Pd, Au 등의 금속이나, 이들 금속의 일종을 포함하는, 예를 들면 Ag-Pd 합금 등의 합금에 의해 구성할 수 있다. 제1 내부전극(18a) 및 제2 내부전극(18b)은, 또한 세라믹층(16)에 포함되는 세라믹스와 동일 조성계의 유전체 입자를 포함하고 있어도 된다. 제1 내부전극(18a) 및 제2 내부전극(18b) 각각의 두께는, 0.1㎛ 이상 2.0㎛ 이하인 것이 바람직하다.
적층체(12)의 제2 주면(12b)에는, 외부전극(14)이 형성된다. 외부전극(14)은, 제1 인출 전극부(22a)에 전기적으로 접속되도록 하여 형성되는 제1 외부전극(14a)과, 제2 인출 전극부(22b)에 전기적으로 접속되도록 하여 형성되는 제2 외부전극(14b)을 가진다.
적층체(12) 내에서는, 제1 대향 전극부(20a)와 제2 대향 전극부(20b)가 세라믹층(16)을 통해 대향함으로써, 전기 특성(예를 들면, 정전 용량)이 발생한다. 그 때문에, 제1 내부전극(18a)이 접속된 제1 외부전극(14a)과 제2 내부전극(18b)이 접속된 제2 외부전극(14b) 사이에, 정전 용량을 얻을 수 있다. 따라서, 이와 같은 구조의 적층 세라믹 전자부품은 콘덴서로서 기능한다.
제1 외부전극(14a)은, 제2 주면(12b)에 배치되는 제1 외부전극 주면부(24a)와, 제1 외부전극 주면부(24a)로부터 연신(延伸)되어 제1 측면(12c) 및 제2 측면(12d)에 각각 이르도록 배치되는 제1 외부전극 측면부(26a)와, 제1 외부전극 주면부(24a)로부터 연신되어 제1 단면(12e)에 이르도록 배치되는 제1 외부전극 단면부(28a)를 가진다.
제2 외부전극(14b)은, 제2 주면(12b)에 배치되는 제2 외부전극 주면부(24b)와, 제2 외부전극 주면부(24b)로부터 연신되어 제1 측면(12c) 및 제2 측면(12d)에 각각 이르도록 배치되는 제2 외부전극 측면부(26b)와, 제2 외부전극 주면부(24b)로부터 연신되어 제2 단면(12f)에 이르도록 배치되는 제2 외부전극 단면부(28b)를 가진다.
제1 외부전극(14a)의 제1 외부전극 주면부(24a)는, 적층체(12)의 제2 주면(12b)에서, 제1 단면(12e)을 따라 배치된다. 또한, 제2 외부전극(14b)의 제2 외부전극 주면부(24b)는, 제1 외부전극 주면부(24a)와 간격을 두고 제2 단면(12f)을 따라 배치된다.
여기서, 제1 외부전극 측면부(26a) 및 제2 외부전극 측면부(26b)에서의 제1 주면(12a)과 제2 주면(12b)을 잇는 방향의 길이가, 제1 외부전극 단면부(28a) 및 제2 외부전극 단면부(28b)에서의 제1 주면(12a)과 제2 주면(12b)을 잇는 방향의 길이보다도 길다.
보다 바람직하게는, 제1 외부전극 측면부(26a) 및 제2 외부전극 측면부(26b)에서의 제1 주면(12a)과 제2 주면(12b)을 잇는 방향의 길이를 A로 하고, 제1 외부전극 단면부(28a) 및 제2 외부전극 단면부(28b)에서의 제1 주면(12a)과 제2 주면(12b)을 잇는 방향의 길이를 B로 했을 때, 1.40≤A/B≤3.33이다.
A 치수 및 B 치수의 측정 방법은 이하와 같다.
우선, 적층 세라믹 콘덴서(10)의 외관을 마이크로스코프로 관찰하면서, 치수 측정 기능을 이용하여, 적층 세라믹 콘덴서(10)의 제1 외부전극 측면부(26a) 및 제2 외부전극 측면부(26b)의 길이방향(L)에서의 중앙부의 높이(A 치수)와, 제1 외부전극 단면부(28a) 및 제2 외부전극 단면부(28b)의 폭방향(W)에서의 중앙부의 높이(B 치수)를 측정한다. 또한, A 치수는, 제1 외부전극 측면부(26a)의 값과 제2 외부전극 측면부(26b)의 값을 평균화한 값으로 한다. 또한, B 치수는, 제1 외부전극 단면부(28a)의 값과 제2 외부전극 단면부(28b)의 값을 평균화한 값으로 한다.
적층체(12)의 제2 주면(12b)을 아래로 하여 제1 측면(12c)이 비치는 상태로, 제1 주면(12a) 및 제2 주면(12b)에 기초하는 평행선에 대하여 법선을 작성하고, 그 법선과 평행하는 A 치수를 측정한다. 동일하게, 적층체(12)의 제2 주면(12b)을 아래로 하여 제1 단면(12e)이 비치는 상태로, 제1 주면(12a) 및 제2 주면(12b)에 기초하는 평행선에 대하여 법선을 작성하고, 그 법선과 평행하는 B 치수를 측정한다.
외부전극(14)은, 적층체(12) 측부터 순서대로, 하지전극층 및 도금층을 가지는 것이 바람직하다. 하지전극층은, 각각 베이킹층(baking layer), 수지층, 박막층 등으로부터 선택되는 적어도 하나를 포함하지만, 여기서는 베이킹층으로 형성된 하지전극층에 대해 설명한다.
베이킹층은, 유리 및 금속을 포함한다. 베이킹층의 금속으로는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등으로부터 선택되는 적어도 하나를 포함한다. 베이킹층은 복수 층이어도 된다. 베이킹층은, 유리 및 금속을 포함하는 도전성 페이스트를 적층체(12)에 도포하여 베이킹함으로써 형성된다. 베이킹층은, 세라믹층(16) 및 내부전극(18)과 동시에 소성한 것이어도 되고, 세라믹층(16) 및 내부전극(18)을 소성한 후에 베이킹한 것이어도 된다. 베이킹층 중 가장 두꺼운 부분의 두께는, 10㎛ 이상 50㎛ 이하인 것이 바람직하다.
베이킹층의 표면에, 도전성 입자와 열경화성 수지를 포함하는 수지층이 형성되어도 된다. 또한, 수지층은, 베이킹층을 형성하지 않고 적층체(12) 상에 직접 형성해도 된다. 또한, 수지층은 복수 층이어도 된다. 수지층 중 가장 두꺼운 부분의 두께는, 10㎛ 이상 150㎛ 이하인 것이 바람직하다.
또한, 박막층은, 스퍼터(sputter)법 또는 증착법 등의 박막 형성법에 의해 형성되고, 금속 입자가 퇴적된 1㎛ 이하의 층이다.
또한, 도금층으로는, 예를 들면 Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi 및 Zn 등으로부터 선택되는 1종의 금속 또는 상기 금속을 포함하는 합금의 도금을 포함하는 것이 바람직하다.
도금층은, 복수 층에 의해 형성되어도 된다. 도금층은, 베이킹층의 표면에 마련된 제1 도금층과, 제1 도금층의 표면에 마련된 제2 도금층을 포함하는 2층 구조인 것이 바람직하다.
제1 도금층은 Ni를 사용하는 것이 바람직하다. 또한, 내부전극(18)에 Ni를 포함하는 경우는, 제1 도금층으로는, Ni와 접합성이 좋은 Cu를 사용하는 것이 바람직하다.
또한, 제2 도금층은, 복수 층으로 형성되어 있어도 되고, 바람직하게는, Ni 도금, Sn 도금의 2층 구조이다. Ni 도금층은, 하지전극층이 적층 세라믹 콘덴서를 실장할 때의 솔더에 의해 침식되는 것을 방지하기 위해 사용된다. 또한, Sn 도금층은, 적층 세라믹 콘덴서를 실장할 때의 솔더의 젖음성을 향상시켜, 용이하게 실장할 수 있도록 하기 위해 사용된다. 또한, 제2 도금층은 필요에 따라 형성되는 것이고, 외부전극(14)은, 적층체(12) 상에 직접 마련되어, 내부전극(18)과 직접 접속되는 도금층, 즉 제1 도금층으로 구성된 것이어도 된다. 단, 전(前) 처리로 적층체(12) 상에 촉매를 마련해도 된다.
또한, 제2 도금층을 도금층의 최외층으로 마련해도 되고, 제2 도금층의 표면에 다른 도금층을 마련해도 된다.
도금층 한 층당 두께는, 1㎛ 이상 10㎛ 이하인 것이 바람직하다. 또한, 도금층은 유리를 포함하지 않는 것이 바람직하다. 또한, 도금층은, 단위 체적당 금속 비율이 99체적% 이상인 것이 바람직하다. 또한, 도금층은, 두께방향을 따라 입성장한 것이며, 주상(柱狀)이다.
또한, 적층 세라믹 콘덴서(10)의 길이방향(L)의 치수를 L 치수로 하고, 적층체(12), 제1 외부전극(14a) 및 제2 외부전극(14b)을 포함하는 적층 세라믹 콘덴서(10)의 두께방향(T)의 치수를 T 치수로 하며, 적층체(12), 제1 외부전극(14a) 및 제2 외부전극(14b)을 포함하는 적층 세라믹 콘덴서(10)의 폭방향(W)의 치수를 W 치수로 한다.
적층체(12)의 치수는 특별히 한정되지 않지만, 길이방향(L)의 L 치수가 0.38㎜ 이상 3.50㎜ 이하, 폭방향(W)의 W 치수가 0.18㎜ 이상 2.80㎜ 이하, 두께방향(T)의 T 치수가 0.18㎜ 이상 2.80㎜ 이하인 것이 바람직하다. 또한, 적층 세라믹 콘덴서(10)의 치수는, 마이크로스코프에 의해 측정할 수 있다.
이 적층 세라믹 콘덴서(10)에서는, 제1 외부전극 측면부(26a) 및 제2 외부전극 측면부(26b)에서의 제1 주면(12a)과 제2 주면(12b)을 잇는 방향의 길이가, 제1 외부전극 단면부(28a) 및 제2 외부전극 단면부(28b)에서의 제1 주면(12a)과 제2 주면(12b)을 잇는 방향의 길이보다도 길기 때문에, 실장 시 접합재의 용융 시에 발현되는 적층 세라믹 콘덴서(10)에 대한 다운 포스로 실장 자세가 결정되기 때문에, 회로 기판 등에 대하여 실장했을 때의 적층 세라믹 콘덴서(10)의 경사를 억제할 수 있다.
다운 포스는, 실장면과 대향하는 전극의 높이에 영향을 주기 때문에, 단면과 측면에서 전극 높이가 높은 쪽이 실장 자세를 결정한다. 여기서, 외부전극 측면부의 높이를 외부전극 단면부의 높이보다도 크게 함으로써, 측면의 4군데에서 발현되는 다운 포스가 커지기 때문에, 단면의 2군데에서 발현되는 다운 포스보다 많은 측면의 효과가 높아져, 경사를 억제할 수 있다.
이상으로부터, 이 적층 세라믹 콘덴서(10)에서는, 실장 시의 적층 세라믹 콘덴서(10)의 자세를 효과적으로 억제할 수 있다.
(2) 제2 실시형태
다음으로, 이 발명의 제2 실시형태에 따른 적층 세라믹 전자부품에 대해 설명한다. 이 실시형태에 대해서도, 적층 세라믹 전자부품의 일례로 적층 세라믹 콘덴서를 나타낸다. 도 4는 이 발명에 따른 적층 세라믹 콘덴서의 제2 실시형태를 나타내는 외관 사시도이고, 도 5(a)는 도 4에 나타내는 적층 세라믹 콘덴서의 정면도이며, 도 5(b)는 측면도이다. 도 6은, 도 4 및 도 5에 나타내는 적층체의 분해 사시도이다. 또한, 도 4 내지 도 6에 나타내는 적층 세라믹 콘덴서(110)에서, 도 1 내지 도 3에 나타낸 적층 세라믹 콘덴서(10)와 동일 부분에는, 동일 부호를 붙이고 그 설명을 생략한다.
도 4 내지 도 6에 나타내는 적층 세라믹 콘덴서(110)의 구성이 도 1 내지 도 3에 나타내는 적층 세라믹 콘덴서(10)의 구성과 다른 점은, 내부전극(118)이, 양 주면(12a 및 12b)에 인출되어 있기 때문에, 외부전극(15)이 또한 제1 주면(12a)에 배치되어 있는 점이다.
적층 세라믹 콘덴서(110)는, 직방체상의 적층체(12)와 외부전극(14, 15)을 포함한다.
적층체(12)는, 복수의 세라믹층(16)과 복수의 내부전극(118)을 포함한다.
도 5 및 도 6에 나타내는 바와 같이, 적층 세라믹 콘덴서(110)에서의 적층체(12)는, 복수의 내부전극(118)으로 복수의 제1 내부전극(118a) 및 복수의 제2 내부전극(118b)을 가진다. 제1 내부전극(118a)은, 제1 측면(12c) 및 제2 측면(12d)에 대향하는 제1 대향 전극부(20a)를 가지고, 제1 측면(12c)과 제2 측면(12d)을 잇는 방향으로 적층되어 있다. 또한, 제2 내부전극(118b)은, 제1 측면(12c) 및 제2 측면(12d)에 대향하는 제2 대향 전극부(20b)를 가지고, 제1 측면(12c)과 제2 측면(12d)을 잇는 방향으로 적층되어 있다. 따라서, 제1 내부전극(118a) 및 제2 내부전극(118b)은, 적층체(12)의 제1 주면(12a) 및 제2 주면(12b)에 대하여 수직으로 배치된다. 제1 내부전극(118a) 및 제2 내부전극(118b)은, 적층체(12) 내에서 교대로 적층되고, 제1 내부전극(118a)의 제1 대향 전극부(20a)와 제2 내부전극(118b)의 제2 대향 전극부(20b)가 서로 대향하도록 배치된다.
제1 내부전극(118a)은, 제1 인출 전극부(22a)에 의해 적층체(12)의 제2 주면(12b)에 인출되고, 제1 인출 전극부(23a)에 의해 적층체(12)의 제1 주면(12a)에 인출된다. 제1 인출 전극부(22a 및 23a)는, 적층체(12)의 제1 단면(12e) 측에 인출된다. 제2 내부전극(118b)은, 제2 인출 전극부(22b)에 의해 적층체(12)의 제2 주면(12b)에 인출되고, 제2 인출 전극부(23b)에 의해 적층체(12)의 제1 주면(12a)에 인출된다. 제2 인출 전극부(22b)는, 제1 인출 전극부(22a)와 간격을 두고, 적층체(12)의 제2 단면(12f) 측에 인출되고, 제2 인출 전극부(23b)는, 제1 인출 전극부(23a)와 간격을 두고, 적층체(12)의 제2 단면(12f) 측에 인출된다. 제1 내부전극(118a) 및 제2 내부전극(118b)은, 양 측면(12c 및 12d), 및 양 단면(12e 및 12f)에는 노출되어 있지 않다.
또한, 제1 내부전극(118a)의 일부가 제1 단면(12e)에 인출되어 있어도 되고, 제2 내부전극(118b)의 일부가 제2 단면(12f)에 인출되어 있어도 된다.
적층체(12)의 제2 주면(12b)에는 외부전극(14)이 형성되고, 적층체(12)의 제1 주면(12a)에는 외부전극(15)이 형성된다. 외부전극(14)은, 제1 인출 전극부(22a)에 전기적으로 접속되도록 하여 형성되는 제1 외부전극(14a)과, 제2 인출 전극부(22b)에 전기적으로 접속되도록 하여 형성되는 제2 외부전극(14b)을 가진다. 또한, 외부전극(15)은, 제1 인출 전극부(23a)에 전기적으로 접속되도록 하여 형성되는 제1 외부전극(15a)과, 제2 인출 전극부(23b)에 전기적으로 접속되도록 하여 형성되는 제2 외부전극(15b)을 가진다.
제1 외부전극(14a)은, 제2 주면(12b)에 배치되는 제1 외부전극 주면부(24a)와, 제1 외부전극 주면부(24a)로부터 연신되어 제1 측면(12c) 및 제2 측면(12d)에 각각 이르도록 배치되는 제1 외부전극 측면부(26a)와, 제1 외부전극 주면부(24a)로부터 연신되어 제1 단면(12e)에 이르도록 배치되는 제1 외부전극 단면부(28a)를 가진다.
제2 외부전극(14b)은, 제2 주면(12b)에 배치되는 제2 외부전극 주면부(24b)와, 제2 외부전극 주면부(24b)로부터 연신되어 제1 측면(12c) 및 제2 측면(12d)에 각각 이르도록 배치되는 제2 외부전극 측면부(26b)와, 제2 외부전극 주면부(24b)로부터 연신되어 제2 단면(12f)에 이르도록 배치되는 제2 외부전극 단면부(28b)를 가진다.
제1 외부전극(15a)은, 제1 주면(12a)에 배치되는 제1 외부전극 주면부(25a)와, 제1 외부전극 주면부(25a)로부터 연신되어 제1 측면(12c) 및 제2 측면(12d)에 각각 이르도록 배치되는 제1 외부전극 측면부(27a)와, 제1 외부전극 주면부(25a)로부터 연신되어 제1 단면(12e)에 이르도록 배치되는 제1 외부전극 단면부(29a)를 가진다.
제2 외부전극(15b)은, 제1 주면(12a)에 배치되는 제2 외부전극 주면부(25b)와, 제2 외부전극 주면부(25b)로부터 연신되어 제1 측면(12c) 및 제2 측면(12d)에 각각 이르도록 배치되는 제2 외부전극 측면부(27b)와, 제2 외부전극 주면부(25b)로부터 연신되어 제2 단면(12f)에 이르도록 배치되는 제2 외부전극 단면부(29b)를 가진다.
제1 외부전극(14a)의 제1 외부전극 주면부(24a)는, 적층체(12)의 제2 주면(12b)에서, 제1 단면(12e)을 따라 배치되고, 제1 외부전극(15a)의 제1 외부전극 주면부(25a)는, 적층체(12)의 제1 주면(12a)에서, 제1 단면(12e)을 따라 배치된다. 또한, 제2 외부전극(14b)의 제2 외부전극 주면부(24b)는, 제1 외부전극 주면부(24a)와 간격을 두고 제2 단면(12f)을 따라 배치되고, 제2 외부전극(15b)의 제2 외부전극 주면부(25b)는, 제1 외부전극 주면부(25a)와 간격을 두고 제2 단면(12f)을 따라 배치된다.
여기서, 제1 외부전극 측면부(26a, 27a) 및 제2 외부전극 측면부(26b, 27b)에서의 제1 주면(12a)과 제2 주면(12b)을 잇는 방향의 길이가, 제1 외부전극 단면부(28a, 29a) 및 제2 외부전극 단면부(28b, 29b)에서의 제1 주면(12a)과 제2 주면(12b)을 잇는 방향의 길이보다도 길다.
보다 바람직하게는, 제1 외부전극 측면부(26a, 27a) 및 제2 외부전극 측면부(26b, 27b)에서의 제1 주면(12a)과 제2 주면(12b)을 잇는 방향의 길이를 A로 하고, 제1 외부전극 단면부(28a, 29a) 및 제2 외부전극 단면부(28b, 29b)에서의 제1 주면(12a)과 제2 주면(12b)을 잇는 방향의 길이를 B로 했을 때, 1.40≤A/B≤3.33이다.
또한, A 치수 및 B 치수의 측정 방법은 제1 실시형태에서 설명한 방법과 동일하다.
외부전극(14 및 15)은, 적층체(12) 측부터 순서대로, 하지전극층 및 도금층을 가지는 것이 바람직하다.
이 적층 세라믹 콘덴서(110)에서는, 상술한 적층 세라믹 콘덴서(10)와 동일한 효과를 발휘함과 함께, 다음 효과도 발휘한다.
즉, 이 적층 세라믹 콘덴서(110)에서는, 적층체(12)의 제1 주면(12a)에 외부전극(15)이 배치되고, 제2 주면(12b)에 외부전극(14)이 배치되어 있으므로, 제1 주면(12a) 측, 및 제2 주면(12b) 측 모두 실장면으로 할 수 있기 때문에, 실장 시의 방향 선별이 불필요해진다는 효과를 가진다. 따라서, 적층 세라믹 콘덴서(110)를 회로 기판에 대하여 효율적으로 실장할 수 있다.
2. 적층 세라믹 전자부품의 제조 방법
다음으로, 이 적층 세라믹 전자부품의 제조 방법에 대해 설명한다. 이하에서는, 적층 세라믹 콘덴서(10)의 제조 방법을 중심으로 설명한다.
우선, 세라믹 그린 시트와, 내부전극용 도전성 페이스트를 준비한다. 세라믹 그린 시트나 내부전극용 도전성 페이스트는, 바인더(예를 들면, 공지의 유기 바인더 등) 및 용제(예를 들면, 유기 용제 등)를 포함한다.
다음으로, 세라믹 그린 시트 상에, 예를 들면 스크린 인쇄나 그라비어 인쇄 등에 의해 소정 패턴으로 내부전극용 도전성 페이스트를 인쇄하고, 내부전극 패턴을 형성한다. 이와 같이 하여, 내부전극 패턴이 인쇄된 내층용 세라믹 그린 시트를 제작한다. 또한, 내부전극 패턴이 인쇄되어 있지 않은 외층용 세라믹 그린 시트도 제작한다.
그리고 내부전극 패턴이 인쇄되어 있지 않은 외층용 세라믹 그린 시트를 소정 매수 적층하고, 그 표면에 내부전극 패턴이 인쇄된 내층용 세라믹 그린 시트를 순차적으로 적층하여, 그 표면에 외층용 세라믹 그린 시트를 소정 매수 적층함으로써 적층 시트를 제작한다.
또한, 적층 시트를 정수압 프레스 등의 수단에 의해 적층방향으로 프레스하여, 적층 블록을 제작한다.
이어서, 적층 블록을 소정 사이즈로 커팅함으로써 적층 칩을 제작한다. 이 때, 배럴 연마 등에 의해 적층 칩의 각부 및 능선부에 둥그스름함이 형성되어도 된다.
다음으로, 적층 칩을 소성함으로써 적층체를 제작한다. 소성 온도는, 세라믹이나 내부전극의 재료에 따라 다르지만, 900℃ 이상 1300℃ 이하인 것이 바람직하다.
이때, 적층체(12)의 제2 주면(12b)으로부터는, 제1 내부전극(18a)의 제1 인출 전극부(22a)가 노출되어 있다. 그리고 적층체(12)의 제2 주면(12b)으로부터 노출되어 있는 제1 내부전극(18a)의 제1 인출 전극부(22a)를 덮도록 하여, 제1 외부전극(14a)의 하지전극층이 형성된다. 또한, 적층체(12)의 제2 주면(12b)으로부터는, 제2 내부전극(18b)의 제2 인출 전극부(22b)가 노출되어 있다. 그리고 적층체(12)의 제2 주면(12b)으로부터 노출되어 있는 제2 내부전극(18b)의 제2 인출 전극부(22b)를 덮도록 하여, 제2 외부전극(14b)의 하지전극층이 형성된다.
제1 외부전극(14a)의 하지전극층을 형성하기 위해, 예를 들면 적층체(12)의 제2 주면(12b)으로부터 노출되어 있는 제1 내부전극(18a)의 제1 인출 전극부(22a)의 노출 부분에 외부전극용 도전성 페이스트가 도포되어 베이킹된다. 또한, 동일하게, 제2 외부전극(14b)의 하지전극층을 형성하기 위해, 예를 들면 적층체(12)의 제2 주면(12b)으로부터 노출되어 있는 제2 내부전극(18b)의 인출 전극부(22b)의 노출 부분에 외부전극용 도전성 페이스트가 도포되어 베이킹된다. 이때, 베이킹 온도는, 700℃ 이상 900℃ 이하인 것이 바람직하다. 또한, 필요에 따라, 하지전극층의 표면에 1층 이상의 도금막을 형성하여, 외부전극(14)이 형성된다.
또한, 제1 외부전극(14a)의 하지전극층을 형성하기 위해, 예를 들면 적층체(12)의 제2 주면(12b)으로부터 노출되어 있는 제1 내부전극(18a)의 인출 전극부(22a)의 노출 부분에 도금 처리를 실시해도 된다. 또한, 동일하게, 제2 외부전극(14b)의 하지전극층을 형성하기 위해, 예를 들면 적층체(12)의 제2 주면(12b)으로부터 노출되어 있는 제1 내부전극(18b)의 인출 전극부(22b)의 노출 부분에 도금 처리를 실시해도 된다. 도금 처리를 실시함에 있어, 전해 도금 및 무전해 도금 중 어느 쪽을 채용해도 되지만, 무전해 도금은, 도금 석출 속도를 향상시키기 위해 촉매 등에 의한 전 처리가 필요해져, 공정이 복잡화된다는 단점이 있다. 따라서, 통상은, 전해 도금을 채용하는 것이 바람직하다. 도금 공법으로는, 배럴 도금법을 이용하는 것이 바람직하다. 또한, 표면 도체를 형성하는 경우는, 미리 최외층의 세라믹 그린 시트의 표면에 표면 도체 패턴을 인쇄하여, 적층체와 동시 소성해도 되고, 또한 소성 후의 적층체의 주면 상에 표면 도체를 인쇄하고 나서 베이킹해도 된다. 또한, 필요에 따라, 하지전극층의 표면에 1층 이상의 도금막을 형성하여, 외부전극(14)이 형성된다.
상술한 바와 같이 하여, 도 1에 나타내는 적층 세라믹 콘덴서(10)가 제조된다.
이상과 같이 하여 얻어진 적층 세라믹 전자부품의 효과는, 다음 실험예로부터도 분명해질 것이다.
3. 실험예
이하, 이 발명의 효과를 확인하기 위해 발명자들이 실시한 실험예에 대해 설명한다.
실험예에서는, 적층 세라믹 콘덴서에 대해, 제1 외부전극 측면부 및 제2 외부전극 측면부에서의 제1 주면과 제2 주면을 잇는 방향의 길이(A 치수)와, 제1 외부전극 단면부 및 제2 외부전극 단면부에서의 제1 주면과 제2 주면을 잇는 방향의 길이(B 치수)의 관계를 이용하여, 적층 세라믹 콘덴서를 회로 기판에 실장했을 때의 자세 안정성의 평가를 실시했다.
상기 평가를 위해 준비한 시료 1 내지 시료 14의 적층 세라믹 콘덴서의 스펙은 이하와 같다. 또한, 사이즈 등의 치수는 설계값이다. 각 시료의 샘플 수는 100개로 했다.
사이즈: L×W×T=3.2㎜×1.6㎜×1.6㎜
세라믹층의 재료: BaTiO3
내부전극의 재료: Ni
외부전극의 구조
베이킹층: 금속분(Cu)과 유리를 포함하는 페이스트를 도포하여 베이킹
도금층: Ni 도금층, Sn 도금층으로 이루어지는 2층 구조
(경사 시험에 의한 평가 방법)
각 시료를, 공정(共晶), 혹은 LF 솔더를 이용하여, 회로 기판으로서의 유리 에폭시 기판에 실장했다. 그 후, 적층 세라믹 콘덴서의 단면 방향으로부터 실체 현미경 카메라로 촬상하여, 회로 기판에 대하여 수직방향의 법선과, 적층 세라믹 콘덴서의 측면의 평행선에서 생기는 각도를 측정했다. 각도를 측정한 결과, 경사가 2.5° 이상의 시료의 샘플이 존재한 경우에 NG라고 평가했다.
(A 치수 및 B 치수의 측정 방법)
시료의 샘플인 적층 세라믹 콘덴서의 외관을 마이크로스코프로 관찰하면서, 치수 측정 기능을 이용하여, 적층 세라믹 콘덴서의 제1 외부전극 측면부 및 제2 외부전극 측면부의 길이방향(L)에서의 중앙부의 높이(A 치수)와, 제1 외부전극 단면부 및 제2 외부전극 단면부의 폭방향(W)에서의 중앙부의 높이(B 치수)를 측정했다. 또한, A 치수는, 제1 외부전극 측면부(26a)와 제2 외부전극 측면부(26b)의 값을 평균화한 값으로 했다. 또한, B 치수는, 제1 외부전극 단면부(28a)의 값과 제2 외부전극 단면부(28b)의 값을 평균화한 값으로 했다.
적층체의 제2 주면을 아래로 하여 제1 측면이 비치는 상태로, 제1 주면 및 제2 주면의 평행선에 대하여 법선을 작성하고, 그 법선과 평행하는 A 치수를 측정했다. 동일하게, 적층체(12)의 제2 주면(12b)을 아래로 하여 제1 단면이 비치는 상태로, 제1 주면 및 제2 주면의 평행선에 대하여 법선을 작성하고, 그 법선과 평행하는 B 치수를 측정했다.
표 1은, 시료 1 내지 시료 14의 각 시료의 A/B에 대한 경사 시험의 평가 결과를 나타낸다. 시료 1 내지 시료 7은, A 치수를 0.128㎜로 고정한 경우의 결과이고, 시료 8 내지 시료 14는, A 치수를 0.600㎜로 고정한 경우의 결과이다. 또한, 표 중의 * 표시를 붙인 시료는, 본 발명의 범위 밖이다.
Figure pat00001
이상의 결과로부터, 시료 3 내지 시료 6 및 시료 10 내지 시료 12에서는, 외부전극 측면부의 높이(A 치수)를 외부전극 단면부의 높이(B 치수)보다도 크고, 1.40≤A/B≤3.33을 충족시키고 있으므로, 측면의 외부전극 측면부에서의 4군데에서 발현되는 다운 포스가 커지기 때문에, 단면의 외부전극 단면부에서의 2군데에서 발현되는 다운 포스보다 효과가 높아져, NG라고 평가된 샘플은 생기지 않고, 실장 시의 경사가 억제되어 있는 것이 확인되었다.
즉, 이것은, 외부전극 측면부의 제1 주면과 제2 주면을 잇는 방향의 길이(A 치수)가, 외부전극 단면부의 제1 주면과 제2 주면을 잇는 방향의 길이(B 치수)보다도 길어져 있음으로써, 실장 시 접합재의 용융 시에 발현되는 적층 세라믹 콘덴서에 대한 다운 포스로 실장 자세가 결정되기 때문이라고 생각된다. 또한, 다운 포스는, 실장면과 대향하는 전극의 높이에 영향을 주기 때문에, 단면과 측면에서 전극 높이가 높은 쪽이 실장 자세를 결정한다고 생각된다.
한편, 시료 1, 시료 2, 시료 7, 시료 8, 시료 9, 시료 13 및 시료 14에서는, NG의 샘플이 발생했다.
또한, 이 발명은, 상기 실시형태에 한정되는 것이 아니고, 그 요지의 범위 내에서 다양하게 변형된다.
10, 110: 적층 세라믹 콘덴서 12: 적층체
14, 15: 외부전극 14a, 15a: 제1 외부전극
14b, 15b: 제2 외부전극 16: 세라믹층
16a: 외층부 16b: 내층부
18, 118: 내부전극 18a, 118a: 제1 내부전극
18b, 118b: 제2 내부전극 20a: 제1 대향 전극부
20b: 제2 대향 전극부 22a, 23a: 제1 인출 전극부
22b, 23b: 제2 인출 전극부 24a, 25a: 제1 외부전극 주면부
24b, 25b: 제2 외부전극 주면부 26a, 27a: 제1 외부전극 측면부
26b, 27b: 제2 외부전극 측면부 28a, 29a: 제1 외부전극 단면부
28b, 29b: 제2 외부전극 단면부

Claims (2)

  1. 적층된 복수의 세라믹층을 포함하고, 마주보는 제1 주면(主面) 및 제2 주면과, 적층방향으로 대향하여 마주보는 제1 측면 및 제2 측면과, 마주보는 제1 단면(端面) 및 제2 단면을 가지고, 상기 제1 주면 또는 상기 제2 주면을 실장면으로 하는 적층체와,
    상기 적층체의 내부에 배치되어, 일부가 상기 제1 단면 측의 상기 제1 또는 상기 제2 주면 중 어느 한쪽의 면에만 인출된 제1 내부전극과,
    상기 적층체의 내부에 배치되어, 상기 제1 내부전극과는 다른 위치에서 일부가 상기 제2 단면 측의 상기 제1 또는 제2 주면 중 어느 한쪽의 면에만 인출된 제2 내부전극과,
    상기 제1 또는 상기 제2 주면 상에 배치되어, 상기 제1 내부전극에 접속되는 제1 외부전극과,
    상기 제1 또는 상기 제2 주면 상에 배치되어, 상기 제2 내부전극에 접속되는 제2 외부전극을 가지는 적층 세라믹 전자부품으로서,
    상기 제1 외부전극은, 상기 제1 또는 상기 제2 주면 상으로부터 상기 제1 측면 및 상기 제2 측면의 일부까지 배치되는 제1 외부전극 측면부와, 상기 제1 또는 상기 제2 주면 상으로부터 상기 제1 단면의 일부까지 배치되는 제1 외부전극 단면부를 가지고,
    상기 제2 외부전극은, 상기 제1 또는 상기 제2 주면 상으로부터 상기 제1 측면 및 상기 제2 측면의 일부까지 배치되는 제2 외부전극 측면부와, 상기 제1 또는 상기 제2 주면 상으로부터 상기 제2 단면의 일부까지 배치되는 제2 외부전극 단면부를 가지고 있고,
    상기 제1 외부전극 측면부 및 상기 제2 외부전극 측면부의 상기 제1 주면 및 상기 제2 주면을 잇는 방향의 길이를 A, 상기 제1 외부전극 단면부 및 상기 제2 외부전극 단면부의 제1 주면 및 상기 제2 주면을 잇는 방향의 길이를 B로 했을 때, 1.40≤A/B≤3.33인 것을 특징으로 하는 적층 세라믹 전자부품.
  2. 적층된 복수의 세라믹층을 포함하고, 마주보는 제1 주면 및 제2 주면과, 적층방향으로 대향하여 마주보는 제1 측면 및 제2 측면과, 마주보는 제1 단면 및 제2 단면을 가지고, 상기 제1 주면 또는 상기 제2 주면을 실장면으로 하는 적층체와,
    상기 적층체의 내부에 배치되어, 일부가 상기 제1 단면 측의 상기 제1 및 상기 제2 주면에 인출된 제1 내부전극과,
    상기 적층체의 내부에 배치되어, 상기 제1 내부전극과는 다른 위치에서, 일부가 상기 제2 단면 측의 상기 제1 및 상기 제2 주면에 인출된 제2 내부전극과,
    상기 제1 및 상기 제2 주면 상에 배치되어, 상기 제1 내부전극에 접속되는 제1 외부전극과,
    상기 제1 및 상기 제2 주면 상에 배치되어, 상기 제2 내부전극에 접속되는 제2 외부전극을 가지는 적층 세라믹 전자부품으로서,
    상기 제1 외부전극은, 상기 제1 및 상기 제2 주면 상으로부터 상기 제1 측면 및 상기 제2 측면의 일부까지 배치되는 제1 외부전극 측면부와, 상기 제1 및 상기 제2 주면 상으로부터 상기 제1 단면의 일부까지 배치되는 제1 외부전극 단면부를 가지고,
    상기 제2 외부전극은, 상기 제1 및 상기 제2 주면 상으로부터 상기 제1 측면 및 상기 제2 측면의 일부까지 배치되는 제2 외부전극 측면부와, 상기 제1 및 상기 제2 주면 상으로부터 상기 제2 단면의 일부까지 배치되는 제2 외부전극 단면부를 가지고 있고,
    상기 제1 외부전극 측면부 및 상기 제2 외부전극 측면부의 상기 제1 주면 및 상기 제2 주면을 잇는 방향의 길이를 A, 상기 제1 외부전극 단면부 및 상기 제2 외부전극 단면부의 상기 제1 주면 및 상기 제2 주면을 잇는 방향의 길이를 B로 했을 때, 1.40≤A/B≤3.33인 것을 특징으로 하는 적층 세라믹 전자부품.
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