KR20170061721A - PECVD SiO2 패시베이션을 사용한 IGZO 및 ZNO TFT 제조 방법 - Google Patents
PECVD SiO2 패시베이션을 사용한 IGZO 및 ZNO TFT 제조 방법 Download PDFInfo
- Publication number
- KR20170061721A KR20170061721A KR1020177014161A KR20177014161A KR20170061721A KR 20170061721 A KR20170061721 A KR 20170061721A KR 1020177014161 A KR1020177014161 A KR 1020177014161A KR 20177014161 A KR20177014161 A KR 20177014161A KR 20170061721 A KR20170061721 A KR 20170061721A
- Authority
- KR
- South Korea
- Prior art keywords
- plasma
- forming
- active layer
- thin film
- film transistor
- Prior art date
Links
- 238000002161 passivation Methods 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims description 67
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 title description 12
- 229910052681 coesite Inorganic materials 0.000 title 1
- 229910052906 cristobalite Inorganic materials 0.000 title 1
- 239000000377 silicon dioxide Substances 0.000 title 1
- 235000012239 silicon dioxide Nutrition 0.000 title 1
- 229910052682 stishovite Inorganic materials 0.000 title 1
- 229910052905 tridymite Inorganic materials 0.000 title 1
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 61
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims abstract description 29
- 239000011787 zinc oxide Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 42
- 238000000151 deposition Methods 0.000 claims description 36
- 239000010409 thin film Substances 0.000 claims description 28
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 13
- 239000001301 oxygen Substances 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 3
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000008439 repair process Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 108
- 239000007789 gas Substances 0.000 description 29
- 230000008569 process Effects 0.000 description 22
- 238000009832 plasma treatment Methods 0.000 description 13
- 229960001296 zinc oxide Drugs 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000008021 deposition Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 239000000725 suspension Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000005361 soda-lime glass Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000011149 active material Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000003256 environmental substance Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 238000013341 scale-up Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 일반적으로 TFT를 제조하는 방법에 관한 것이다. TFT는 IGZO 또는 산화아연을 포함하는 활성 채널을 갖는다. 소스 및 드레인 전극들이 형성된 후에, 그러나 패시베이션 층들 또는 식각 정지 층들이 상기 소스 및 드레인 전극들 위에 증착되기 전에, 활성 채널은 N2O 또는 O2 플라즈마에 노출된다. 활성 채널과 패시베이션 층들 또는 식각 정지 층들 사이의 인터페이스는 소스 및 드레인 전극들을 형성하는 동안 변경 또는 손상된다. N2O 또는 O2 플라즈마는 활성 채널과 패시베이션 또는 식각 정지 층들 사이의 인터페이스를 변경 및 보수한다.
Description
본 발명의 실시예들은 일반적으로 박막 트랜지스터(TFT: thin film transistor)를 제조하는 방법에 관한 것이다.
TFT들은 거의 모든 집적 회로들(IC)에서 스위칭 및 구동(driving) 디바이스들로서 사용된다. 추가적으로, TFT들은 평판 디스플레이(FPD: flat panel display) 산업에서 픽셀들을 제어하기 위해 이용된다. 수년 동안, TFT 제조를 위한 주요 재료는 실리콘이었다. 실리콘은 TFT 내에서 활성 층(active layer)을 위해 사용될 수 있으며, 요구되는 대로 도핑되어, 그에 따라 TFT 기능을 만들 수 있다. 실리콘은 실리콘의 한계들을 갖는다. 하나의 예를 들면, 실리콘은 투명(transparent)하지 않다. 점점 더 많은 회사들이 투명한 TFT들을 개발하기 위해 노력하고 있다.
투명한 TFT들을 위해 유익할 것으로 생각되는 재료들 중 하나는 인듐-갈륨-아연 산화물(IGZO)이다. 투명한 TFT들을 위해 유익할 것으로 생각되는 다른 재료는 산화아연(zinc oxide)이다. IGZO 및/또는 산화아연을 사용하여 TFT들을 제조하는 방법에 대한 필요성이 본 기술 분야에서 존재한다.
본 발명은 일반적으로 TFT를 제조하는 방법에 관한 것이다. TFT는 IGZO 또는 산화아연을 포함하는 활성 채널(active channel)을 갖는다. 소스 및 드레인 전극들이 형성된 후에, 그러나 패시베이션 층들 또는 식각 정지 층들이 상기 소스 및 드레인 전극들 위에 증착되기 전에, 활성 채널은 N2O 또는 O2 플라즈마에 노출된다. 활성 채널과 패시베이션 층들 또는 식각 정지 층들 사이의 인터페이스(interface)는 소스 및 드레인 전극들을 형성하는 동안 변경(alter)되거나 또는 손상된다. N2O 또는 O2 플라즈마는 활성 채널과 패시베이션 또는 식각 정지 층들 사이의 인터페이스를 변경하고 보수(repair)한다.
일 실시예에서, 방법은 소스 및 드레인 전극들을 정의함으로써 박막 트랜지스터 내에 활성 채널을 형성하는 단계, 활성 채널을 N2O 또는 O2 플라즈마에 노출시키는 단계, 및 N2O 또는 O2 플라즈마 처리된 활성 채널 위에 하나 또는 그 초과의 패시베이션 또는 식각 정지 층들을 증착하는 단계를 포함한다.
다른 실시예에서, 방법은 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극 및 기판 위에 게이트 유전체 층을 증착하는 단계, 게이트 유전체 층 위에 IGZO 활성 층을 증착하는 단계, 활성 층 위에 전도성 층을 증착하는 단계, 소스 및 드레인 전극들을 형성하기 위해 그리고 활성 층의 일부분을 노출시킴으로써 활성 채널을 형성하기 위해, 전도성 층의 적어도 일부분을 제거하는 단계, 활성 채널을 N2O 또는 O2 플라즈마에 노출시키는 단계, 및 N2O 또는 O2 플라즈마 노출된 활성 채널 위에 하나 또는 그 초과의 패시베이션 또는 식각 정지 층들을 증착하는 단계를 포함한다.
다른 실시예에서, 방법은 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극 및 기판 위에 게이트 유전체 층을 증착하는 단계, 게이트 유전체 층 위에 산화아연 활성 층을 증착하는 단계, 활성 층 위에 전도성 층을 증착하는 단계, 소스 및 드레인 전극들을 형성하기 위해 그리고 활성 층의 일부분을 노출시킴으로써 활성 채널을 형성하기 위해 전도성 층의 적어도 일부분을 제거하는 단계, 활성 채널을 N2O 또는 O2 플라즈마에 노출시키는 단계, 및 N2O 또는 O2 플라즈마 노출된 활성 채널 위에 하나 또는 그 초과의 패시베이션 또는 식각 정지 층들을 증착하는 단계를 포함한다.
다른 실시예에서, 박막 트랜지스터는, 기판 위에 배치된 게이트 전극, 게이트 전극 및 기판 위에 배치된 게이트 유전체 층, 게이트 유전체 층 위에 배치된 산화아연 또는 인듐-갈륨-아연-산화물을 포함하는 플라즈마 처리된 활성 층, 플라즈마 처리된 활성 층의 일부분이 노출된 채 남아 있도록, 플라즈마 처리된 활성 층 위에 이격되어 형성되는 소스 전극 및 드레인 전극, 및 노출된 플라즈마 처리된 활성 층 위에 배치된 하나 또는 그 초과의 식각 정지 패시베이션 층들을 포함한다.
본 발명의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1-9는 일 실시예에 따른 다양한 제조 단계들에서의 TFT의 개략적인 도면들이다.
도 10a-10c는 TFT에 대한 N2O 플라즈마 처리의 효과들을 도시한다.
도 11은 본 발명의 일 실시예에 따른 PECVD 장치의 단면도이다.
이해를 용이하게 하기 위해, 도면들에서 공통되는 동일한 요소들을 표시하기 위해 가능한 한 동일한 참조번호들이 사용되었다. 일 실시예에 개시된 요소들이 구체적인 언급없이 다른 실시예들에 유리하게 이용될 수 있음이 고려된다.
도 1-9는 일 실시예에 따른 다양한 제조 단계들에서의 TFT의 개략적인 도면들이다.
도 10a-10c는 TFT에 대한 N2O 플라즈마 처리의 효과들을 도시한다.
도 11은 본 발명의 일 실시예에 따른 PECVD 장치의 단면도이다.
이해를 용이하게 하기 위해, 도면들에서 공통되는 동일한 요소들을 표시하기 위해 가능한 한 동일한 참조번호들이 사용되었다. 일 실시예에 개시된 요소들이 구체적인 언급없이 다른 실시예들에 유리하게 이용될 수 있음이 고려된다.
본 발명은 일반적으로 TFT를 제조하는 방법에 관한 것이다. TFT는 IGZO 또는 산화아연을 포함하는 활성 채널을 갖는다. 소스 및 드레인 전극들이 형성된 후에, 그러나 상기 소스 및 드레인 전극들 위에 패시베이션 층들 또는 식각 정지 층들이 증착되기 전에, 활성 채널은 N2O 또는 O2 플라즈마에 노출된다. 활성 채널과 패시베이션 층들 또는 식각 정지 층들 사이의 인터페이스는 소스 및 드레인 전극들을 형성하는 동안 변경되거나 또는 손상된다. N2O 또는 O2 플라즈마는 활성 채널과 패시베이션 또는 식각 정지 층들 사이의 인터페이스를 변경 및 보수한다.
도 1-9는 일 실시예에 따른 다양한 제조 단계들에서의 TFT의 개략적인 도면들이다. 도 1에 도시된 바와 같이, TFT는 기판(102) 위에 전도성 층(104)을 증착함으로써 제조된다. 기판(102)을 위해 사용될 수 있는 적합한 재료들은 유리(glass), 소다 라임 유리(soda lime glass), 플라스틱, 및 반도체 웨이퍼들을 포함한다. 소다 라임 유리가 기판(102)으로서 사용된다면, 전도성 층(104)을 증착하기 전에 하나 또는 그 초과의 장벽 층(barrier layer)들이 기판(102) 위에 증착될 것이다. 전도성 층(104)을 위해 사용될 수 있는 적합한 재료들은 크롬, 몰리브덴, 구리, 알루미늄, 텅스텐, 티타늄, 및 이들의 조합들을 포함한다. 전도성 층(104)은 물리 기상 증착(PVD), 또는 전기도금(electroplating), 무전해 도금(electroless plating) 또는 화학 기상 증착(CVD)과 같은 다른 적합한 증착 방법들에 의해 형성될 수 있다.
도 2에 도시된 바와 같이, 게이트 전극(202)을 형성하기 위해 전도성 층(104)이 패터닝된다. 패터닝은, 전도성 층(104) 위에 포토리소그래피 마스크 또는 하드 마스크를 형성하고 전도성 층(104)을 에천트(etchant)에 노출시킴으로써 발생할 수 있다. 전도성 층(104)을 위해 사용되는 재료에 따라, 전도성 층(104)은, 습식 에천트(wet etchant)를 사용하여, 또는 마스크에 의해 커버되지 않는 전도성 층(104)을 식각 플라즈마에 노출시킴으로써, 패터닝될 수 있다. 일 실시예에서, 전도성 층(104)은, 마스크에 의해 커버되지 않는 전도성 층(104)의 구역(area)들을 SF6, O2, Cl2 및 이들의 조합들과 같은 에천트들을 포함하는 식각 플라즈마로 식각함으로써, 패터닝될 수 있다.
도 3에 도시된 바와 같이, 게이트 전극(202)이 형성된 후에, 게이트 유전체 층(302)이 상기 게이트 전극(202) 위에 증착된다. 게이트 유전체 층(302)을 위해 사용될 수 있는 적합한 재료들은 실리콘 질화물, 실리콘 산화물, 및 실리콘 산화질화물(silicon oxynitride)을 포함한다. 추가적으로, 단일층으로서 도시되어 있지만, 게이트 유전체 층(302)은 복수의 층들을 포함할 수 있고, 상기 복수의 층들 각각은 상이한 화학 조성을 포함할 수 있음이 고려된다. 게이트 유전체 층(302)을 증착하기 위한 적합한 방법들은 플라즈마 인핸스드 화학 기상 증착(PECVD), CVD, 및 원자 층 증착(ALD)과 같은 컨포멀한(conformal) 증착 방법들을 포함한다.
도 4에 도시된 바와 같이, 고 이동도(high mobility) 활성 층(402)이 증착된다. 고 이동도 활성 층(402)을 위해 사용될 수 있는 적합한 재료들은 IGZO 및 산화아연을 포함한다. 활성 층(402)은 PVD와 같은 적합한 증착 방법들에 의해 증착될 수 있다. 일 실시예에서, PVD는 회전식 캐소드(rotary cathode)에 DC 바이어스를 인가하는 것을 포함할 수 있다.
도 5에 도시된 바와 같이, 전도성 층(502)이 활성 층(402) 위에 증착될 수 있다. 전도성 층(502)을 위해 사용될 수 있는 적합한 재료들은, 크롬, 몰리브덴, 구리, 알루미늄, 텅스텐, 티타늄, 및 이들의 조합들을 포함한다. 전도성 층(502)은 PVD, 또는 전기도금, 무전해 도금 또는 CVD와 같은 다른 적합한 증착 방법들에 의해 형성될 수 있다.
도 6에 도시된 바와 같이, 백 채널 식각 프로세스(back channel etch process)에 의해 소스 전극(602) 및 드레인 전극(604)을 형성하기 위해 전도성 층(502)이 패터닝된다. 패터닝은, 포토리소그래피 마스크 또는 하드 마스크를 전도성 층(502) 위에 형성하고 그리고 전도성 층(502)을 에천트에 노출시킴으로써, 발생할 수 있다. 전도성 층(502)을 위해 사용되는 재료에 따라, 전도성 층(502)은 습식 에천트를 사용하여, 또는 마스크에 의해 커버되지 않는 전도성 층(502)을 식각 플라즈마에 노출시킴으로써 패터닝될 수 있다. 일 실시예에서, 전도성 층(502)은 마스크에 의해 커버되지 않는 전도성 층(502)의 구역들을 SF6, O2, 및 이들의 조합들과 같은 에천트들을 포함하는 식각 플라즈마로 식각함으로써 패터닝될 수 있다. 소스 전극(602) 및 드레인 전극(604)을 형성할 시에, 활성 층(402)의 부분(608)이 노출된다. 노출되는 부분(608)은 소스 전극(602)과 드레인 전극(604) 사이에 있다. 소스 전극(602)과 드레인 전극(604) 사이의 구역은 활성 채널(606)로서 지칭된다. 하기에서 논의될 바와 같이, 하나 또는 그 초과의 패시베이션 층들이 활성 채널(606) 위에 형성될 것이다.
IGZO(더 구체적으로는 활성 채널(606)에서의 IGZO)와 패시베이션 층들(PV)의 인터페이스에서 IGZO TFT들의 높은 민감도(sensitivity)로 인하여, 전도성 층(502)의 식각 동안 채널 손상을 방지하기 위해 식각 정지 층이 TFT 제조에 적응되어 왔다. 그러나, 식각 정지 층의 제조는 더 많은 마스크 단계들을 요구하며 그리고 제조 비용을 상당히 증가시킨다. 식각 정지 디바이스 제조 프로세스에서, 소스 및 드레인 전극들을 정의하기 위해 패터닝/식각되는 전도성 층의 증착 이전에, 식각 정지 층이 증착된다.
대안적으로, 상기 설명된 백 채널 식각 프로세스는 식각 정지 층 제조 프로세스 보다 더 적은 마스크들을 사용하며 그리고 IGZO TFT들의 저비용 제조를 위한 간단한 프로세스 흐름을 갖는다. 그러나, 식각 프로세스에 의해 소스-드레인을 형성하는 동안 IGZO-PV 인터페이스에서 인터페이스 손상 및 전하 축적(accumulation)을 방지하는 것이 난제(challenge)이다. 따라서, 소스-드레인 식각 직후에 그리고 패시베이션 층 증착 전에, N2O 또는 O2 플라즈마 처리가 수행된다. 이러한 플라즈마 예비-처리(pre-treatment)가 없으면, IGZO TFT들은 임의의 TFT 특성들을 나타내지 못하거나 또는 열 바이어스 스트레스(thermal bias stress) 하에서 불량하게(poorly) 작동할 것이다. 도 7에 도시된 바와 같이, 부분적으로 제조된 TFT는 N2O 또는 O2 플라즈마(702)에 노출된다. N2O 또는 O2 플라즈마(702)는 전도성 층(502)이 패터닝되었던 챔버에서 인-시츄(in-situ)로 형성된다. 플라즈마 처리는 (식각 정지 층 디바이스를 위한) 식각 정지 층들을 형성하기 전에 또는 (백 채널 식각 디바이스를 위한) 패시베이션 층들을 증착하기 전에 발생할 수 있다.
놀랍게도, N2O 또는 O2 플라즈마는 일관된(consistent) TFT가 제조되는 것을 보장하기 위해 사용되는 가장 효과적인 플라즈마임이 밝혀졌다. 아르곤 또는 N2로부터 형성되는 플라즈마는 너무 마일드(mild)하여, 활성 채널에 대해 현저한 효과를 갖지 못한다. 또한, N2O 또는 O2 플라즈마 처리는 실리콘 기반의 TFT들에 대해서는 효과적이지 않을 것임을 주목해야 한다. N2O 또는 O2 플라즈마로부터의 산소가 활성 채널 내의 실리콘과 반응하여 실리콘 산화물을 형성할 것이며, TFT의 고장을 야기할 것이다.
패시베이션 층은, 화학적 또는 기계적 효과들을 포함하는 환경 손상(environment damage)으로부터 디바이스들을 보호하는, TFT 디바이스들의 최상층(topmost layer)이다. 패시베이션 층은 또한 장시간의(prolonged) 열 및 전기 바이어스 스트레스에 대항하여 안정적이고 신뢰성있는 TFT 성능을 제공한다. 수소 및 다른 환경적 화학물질들에 대한 IGZO 및 산화아연과 같은 활성 재료들의 민감도로 인하여, 종래의 실리콘 질화물(SiNx) 대신에 TiO2 및 실리콘 산화물들과 같은 고 품질의 저(low) 수소 함유 산화물들이 패시베이션 층을 위해 선호된다.
도 8 및 9에 도시된 바와 같이, 복수의 패시베이션 층들(802, 902)이 활성 채널(606)과 소스 및 드레인 전극들(602, 604) 위에 증착된다. 활성 층(402)의 노출된 부분(608)과 접촉하는 제1 패시베이션 층(802)은 저 수소 함유 산화물을 포함한다. 제2 패시베이션 층(902)은 제1 패시베이션 층(802) 위에 형성되며, 저 수소 함유 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합들 중에서 하나 또는 그 초과의 추가적인 층들을 포함할 수 있다.
실리콘 산화물이 제1 패시베이션 층(802)으로서 사용될 때, 실리콘 산화물은 PVD 또는 PECVD에 의해 증착될 수 있다. PVD와 연관된 플라즈마 손상을 고려하면, PECVD가, 증착되는 필름들에 대한 고도로(highly) 컨포멀한 증착 결과들 및 더 적은 플라즈마 손상으로 인하여, SiO2 패시베이션 층을 증착하기 위한 최신식의 접근법이다. PECVD 실리콘 산화물은 보통 소스 가스들로서 TEOS+O2 또는 SiH4+N2O를 사용하여 수행되는 바, 여기서 전자가 후자 보다 더 나은 필름 품질을 제공한다. TEOS-기반 실리콘 산화물 PECVD 프로세스들은, 특히 43,000 ㎠ 및 그 초과의 표면적을 갖는 기판들을 프로세싱하도록 확장(scale up)하기가 어렵다. 그러나, SiH4-기반 실리콘 산화물 PECVD 프로세스는 43,000 ㎠ 및 그 초과의 표면적을 갖는 기판들을 프로세싱하도록 확장될 수 있다. 제1 패시베이션 층(802)의 증착 전에 활성 층에 대해 N2O 또는 O2 플라즈마 처리를 하게 되면, TEOS-기반 실리콘 산화물 PECVD 프로세스를 43,000 ㎠ 및 그 초과의 표면적을 갖는 기판들까지 확장할 수 있게 하는 것으로 나타났다. 일단 제1 및 제2 패시베이션 층들(802, 902)이 증착되었으면, TFT(900)가 완성된다.
일반적으로, N2O 또는 O2 플라즈마 처리는 약 0.8 Torr 내지 약 2.5 Torr의 챔버 압력에서 발생할 수 있다. 플라즈마를 점화(ignite) 및 유지하기 위해 전극에 인가되는 RF 전력은 약 0.083 watt/㎠ 내지 약 1.0 watt/㎠ 일 수 있다. 플라즈마 처리 중에 기판은 약 150℃ 내지 약 270℃의 온도로 유지될 수 있다. 기판은 약 500 mil 내지 약 1100 mil의 거리 만큼 전극으로부터 이격될 수 있다. N2O 플라즈마 처리에서는 구체적으로, 플라즈마의 균일한 분포를 유지하기 위해, 간격은 약 500 mil 내지 약 800 mil로 유지되는 한편, 압력은 약 0.8 Torr 내지 약 1.2 Torr일 수 있다.
| 단계 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
| 시간(초) | 120 | 30 | 30 | 15 | 158 | 15 | 97 |
| 프로세스 전력 세트 포인트 | 0 | 0 | 600 | 0 | 715 | 0 | 600 |
| 프로세스 간격(mil) | 500 | 500 | 500 | 500 | 500 | 800 | 800 |
| 프로세스 압력(mTorr) | 800 | 1200 | 1200 | 800 | 800 | 1200 | 1200 |
| N2O | 5658 | 5658 | 5658 | 5658 | 5658 | 0 | 0 |
| N2 | 0 | 0 | 0 | 0 | 0 | 3500 | 3500 |
| NH3 | 0 | 0 | 0 | 0 | 0 | 600 | 600 |
| SiH4 | 0 | 0 | 0 | 48 | 48 | 60 | 60 |
위의 표는, N2O 플라즈마 처리를 위한 것 뿐만이 아니라 또한 제1 및 제2 패시베이션 층을 형성하기 위한 일 실시예에 따른 프로세싱 조건들을 보여준다. 위의 표에서 발생하는 단계들 각각은, 캘리포니아, 산타 클라라에 소재하는 어플라이드 머티어리얼스 인코포레이티드의 자회사인 AKT로부터 입수가능한 PECVD 프로세싱 챔버와 같은 동일한 프로세싱 챔버에서 인-시츄로 발생한다. 프로세스는 다른 제조사들에 의해 판매되는 챔버들을 포함하는 다른 챔버들에서 수행될 수 있다는 것을 이해해야 한다. 위의 표에에서 확인되는 프로세싱 조건들은 약 2,000 ㎠의 표면적을 갖는 기판을 프로세싱하도록 사이징(sizing)된 프로세싱 챔버 내에서 발생하였다.
단계 1에서, 기판이 가스 분배 샤워헤드로부터 약 500 mil 이격되어 있는 동안, N2O가 약 5658 sccm의 유량으로 프로세싱 챔버에 도입된다. 프로세싱 챔버 압력은 약 120 초 동안 약 800 mTorr로 유지된다. 단계 1 동안, 어떠한 다른 가스들도 프로세싱 챔버에 도입되지 않는다. 이후, 단계 2 에서, 기판 대 가스 분배 샤워헤드 간격을 약 500 mil로 유지하면서, 챔버 압력은 약 30 초의 시간 기간 동안 약 1200 mTorr로 증가된다. 단계 2 동안에, 어떠한 추가의 가스들도 프로세싱 챔버 내로 도입되지 않으며, 프로세싱 챔버 내의 N2O 가스는 플라즈마로 점화된다. 단계 2에서의 N2O 가스는 약 5658 sccm의 유량으로 계속해서 도입된다. 단계 3에서, 프로세싱 챔버는 약 1200 mTorr의 압력에 도달하였다. 기판 대 가스 분배 샤워헤드 간격은 약 500 mil로 유지되고, N2O 가스 유량은 약 5658 sccm으로 유지된다. 약 30 초의 시간 기간 동안, N2O 가스를 플라즈마로 점화시키기 위해 RF 바이어스가 가스 분배 샤워헤드에 인가된다. RF 바이어스는 약 13.56 MHz의 주파수에서 약 600 W이다. N2O 플라즈마 처리를 위한 전력 밀도(power density)는 약 0.10 W/㎠ 내지 약 0.35W/㎠ 이다.
N2O 플라즈마 처리가 완료되었으므로, 패시베이션 층들의 증착이 시작될 수 있다. 제1 패시베이션 층의 증착을 위해 프로세싱 챔버를 준비하기 위하여, 단계 4에서, 샤워헤드에 대한 RF 바이어스가 턴오프(turn off)되고 그리고 챔버 압력이 약 15 초의 기간 동안 약 800 mTorr로 감소된다. 단계 4 동안, N2O 가스는 약 5658 sccm으로 챔버 내로 계속해서 유동하고, SiH4 가스가 약 48 sccm의 레이트로 챔버 내로 유동하기 시작한다. 단계 4 동안, 기판 대 가스 분배 샤워헤드 간격은 약 500 mil로 유지된다. 단계 5는, 기판이 가스 분배 샤워헤드로부터 약 500 mil 만큼 이격되어 있는 동안, SiH4 및 N2O 가스의 유동을 각각 약 48 sccm 및 약 5658 sccm으로 유지시킴으로써 시작된다. 약 800 mTorr의 챔버 압력이 약 158 초 동안 유지되는 한편, 약 715W RF 전력이 약 13.56 MHz에서 가스 분배 샤워헤드에 인가된다. 단계 5의 완료시, 실리콘 산화물의 제1 패시베이션 층이 증착되었다.
단계 6에서, 제2 패시베이션 층의 증착을 위해 프로세싱 챔버가 준비된다. 단계 6에서, 프로세싱 챔버 압력은 약 15 초의 기간 동안 약 1200 mTorr로 증가되는 한편, 기판 대 가스 분배 샤워헤드 간격은 약 800 mil로 증가된다. 단계 6 동안에, 샤워헤드에 대한 RF 바이어스가 턴오프되고 N2O 가스의 유동도 턴오프된다. 다른 한편으로, SiH4 가스의 유동은 약 60 sccm으로 증가되고, N2 가스 및 NH3 가스는 각각 약 3500 sccm 및 약 600 sccm의 유량들로 도입된다. 단계 6 이후, 약 97 초 동안 약 13.56 MHz의 주파수에서 약 600 W의 RF 바이어스를 샤워헤드에 인가함으로써 단계 7이 시작된다. SiH4, N2, 및 NH3의 유량은 각각, 약 60 sccm, 약 3500 sccm 및 약 600 sccm으로 유지된다. 단계 7의 완료 시에, 실리콘 질화물의 제2 패시베이션 층이 제1 패시베이션 층 위에 증착되었다. 단계들 1-7 각각 동안에, 프로세싱 챔버는 약 200℃ 내지 약 250℃의 온도로 유지된다. 따라서, N2O 플라즈마 처리, 제1 패시베이션 층 증착 및 제2 패시베이션 층 증착 모두가 동일한 챔버에서 인-시츄로 발생한다.
도 10a-10c는 TFT에 대한 N2O 플라즈마 처리의 효과들을 도시한다. 도 10a는 이러한 처리가 IGZO-SiO2 인터페이스의 화학적인 상태들의 점차적인 변화를 나타냄을 보여주는 한편, 도 10b는 N2O 플라즈마 처리의 결여로 인해 IGZO-SiO2 인터페이스에서의 화학적인 상태들의 급격한(sharp) 변화를 보여준다. 도 10a-10b의 x-레이 광전자 분광기(spectroscopy) 깊이 프로파일들을 생성하기 위해 사용된 스펙트럼들은 모든 각각의 50 옹스트롬(Angstrom) 깊이 마다 취해졌다. 도 10c에 도시된 바와 같이, N2O 플라즈마 처리가 없으면, TFT IV 특성 곡선이 관찰될 수 없다.
도 11은 본원에서 설명된 박막 트랜지스터들을 생산하기 위해 사용될 수 있는 PECVD 장치의 단면도이다. 장치는 하나 또는 그 초과의 필름들이 기판(1120) 위에 층착될 수 있는 챔버를 포함한다. 챔버는 일반적으로, 프로세스 용적(process volume)을 정의하는, 벽들(1102), 바닥(1104) 및 샤워헤드를 포함한다. 기판 지지체(substrate support)(1118)가 프로세스 용적 내에 배치된다. 기판(1120)이 챔버 내부로 그리고 외부로 이송될 수 있도록, 프로세스 용적은 슬릿 밸브 개구(1108)를 통해 액세스된다. 기판 지지체(1118)는 기판 지지체(1118)를 상승 및 하강시키기 위해 액츄에이터(1116)에 커플링될 수 있다. 기판을 기판 수용 표면(substrate receiving surface)으로 그리고 기판 수용 표면으로부터 이동시키기 위해, 리프트 핀들(1122)이 기판 지지체(1118)를 통해 이동가능하게(moveably) 배치된다. 기판 지지체(1118)는 또한 기판 지지체(1118)를 요구되는 온도로 유지하기 위해 가열 및/또는 냉각 요소들(1124)을 포함할 수 있다. 기판 지지체(1118)는 또한 기판 지지체(1118)의 주변부에 RF 리턴 경로(return path)를 제공하기 위해 RF 리턴 스트랩(return strap)들(1126)을 포함할 수 있다.
샤워헤드는 패스닝 메커니즘(fastening mechanism)에 의해 백킹 플레이트(backing plate)에 커플링된다. 샤워헤드는, 샤워헤드의 늘어짐(sag)을 방지하고 및/또는 직선도(straightness)/곡률(curvature)을 제어하는 것을 돕기 위해 하나 또는 그 초과의 패스닝 메커니즘들에 의해 백킹 플레이트에 커플링될 수 있다.
샤워헤드 내의 가스 통로들을 통해 샤워헤드와 기판(1120) 사이의 프로세싱 구역에 가스를 제공하기 위해, 가스 소스(1132)가 백킹 플레이트에 커플링된다. 프로세스 용적을 요구되는 압력으로 제어하기 위해, 진공 펌프(1110)가 챔버에 커플링된다. RF 소스(1128)가, 샤워헤드에 RF 전류를 제공하기 위해, 정합(match) 네트워크(1190)를 통해 백킹 플레이트에 및/또는 샤워헤드에 커플링된다. RF 전류가 샤워헤드와 기판 지지체(1118) 사이에 전계를 생성함으로써, 샤워헤드와 기판 지지체(1118) 사이의 가스들로부터 플라즈마가 발생될 수 있다.
유도 결합형 원격 플라즈마 소스(remote plasma souce)(1130)와 같은 원격 플라즈마 소스(1130)가 또한 가스 소스(1132)와 백킹 플레이트 사이에 커플링될 수 있다. 기판들을 프로세싱하는 사이에, 원격 플라즈마가 발생되도록, 세정 가스(cleaning gas)가 원격 플라즈마 소스(1130)에 제공될 수 있다. 챔버 부품들을 세정하기 위해, 원격 플라즈마로부터의 라디칼(radical)들이 챔버에 제공될 수 있다. 세정 가스는 샤워헤드에 제공되는 RF 소스(1128)에 의해 더 여기(excitation)될 수 있다.
샤워헤드는 샤워헤드 서스펜션(showerhead suspension)에 의해 백킹 플레이트에 추가적으로 커플링될 수 있다. 일 실시예에서, 샤워헤드 서스펜션은 가요성 금속 스커트(flexible metal skirt)이다. 샤워헤드 서스펜션은, 상부에 샤워헤드가 놓일(rest) 수 있는 립(lip)(1136)을 가질 수 있다. 챔버를 실링(seal)하기 위해 챔버 벽들(1102)과 커플링되는 레지(ledge)의 상부 표면 위에 백킹 플레이트가 놓일 수 있다.
소스 및 드레인 전극들을 정의한 후에, 그러나 패시베이션 또는 식각 정지 층들을 형성하기 전에, N2O 또는 O2 플라즈마로 IGZO 또는 산화아연 TFT의 활성 채널을 처리함으로써, 최소의 플라즈마 손상 위험을 가지면서 일관된 TFT가 생산될 수 있다.
상술한 것은 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 및 추가 실시예들이 본 발명의 기본 범위를 벗어나지 않으면서 안출될 수 있고, 본 발명의 범위는 하기의 청구항들에 의해 결정된다.
Claims (20)
- 박막 트랜지스터(thin film transistor)를 형성하는 방법으로서,
박막 트랜지스터 내의 기판 위에 활성 층(active layer)을 증착하는 단계;
상기 활성 층 위에 소스 전극 및 드레인 전극을 형성하는 단계 ― 상기 활성 층의 일부분은 노출됨 ―; 및
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계를 포함하는,
박막 트랜지스터를 형성하는 방법. - 제 1 항에 있어서,
상기 활성 층 위에 하나 또는 그 초과의 패시베이션 층들을 증착하는 단계를 더 포함하는,
박막 트랜지스터를 형성하는 방법. - 제 1 항에 있어서,
상기 활성 층은 산화아연, 인듐-갈륨-아연 산화물, 및 이들의 조합들로 구성된 그룹으로부터 선택되는 재료를 포함하는,
박막 트랜지스터를 형성하는 방법. - 제 1 항에 있어서,
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계는 약 150℃ 내지 약 270℃의 온도에서 발생하는,
박막 트랜지스터를 형성하는 방법. - 제 4 항에 있어서,
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계는 약 0.083 W/㎠ 내지 약 1.0 W/㎠의 전력 밀도(power density)에서 발생하는,
박막 트랜지스터를 형성하는 방법. - 제 5 항에 있어서,
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계는 약 0.8 Torr 내지 약 2.5 Torr의 압력에서 발생하는,
박막 트랜지스터를 형성하는 방법. - 제 1 항에 있어서,
상기 플라즈마는 N2O 또는 O2 플라즈마인,
박막 트랜지스터를 형성하는 방법. - 박막 트랜지스터를 형성하는 방법으로서,
기판 위에 활성 층을 증착하는 단계;
상기 활성 층 위에 전도성 층을 증착하는 단계;
소스 전극 및 드레인 전극을 형성하기 위해 상기 전도성 층을 패터닝하는 단계 ― 상기 활성 층의 일부분은 노출됨 ―; 및
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계
를 포함하는,
박막 트랜지스터를 형성하는 방법. - 제 8 항에 있어서,
상기 활성 층 위에 하나 또는 그 초과의 패시베이션 층들을 증착하는 단계를 더 포함하는,
박막 트랜지스터를 형성하는 방법. - 제 8 항에 있어서,
상기 활성 층은 산화아연, 인듐-갈륨-아연 산화물, 및 이들의 조합들로 구성된 그룹으로부터 선택되는 재료를 포함하는,
박막 트랜지스터를 형성하는 방법. - 제 8 항에 있어서,
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계는 약 150℃ 내지 약 270℃의 온도에서 발생하는,
박막 트랜지스터를 형성하는 방법. - 제 11 항에 있어서,
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계는 약 0.083 W/㎠ 내지 약 1.0 W/㎠의 전력 밀도에서 발생하는,
박막 트랜지스터를 형성하는 방법. - 제 12 항에 있어서,
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계는 약 0.8 Torr 내지 약 2.5 Torr의 압력에서 발생하는,
박막 트랜지스터를 형성하는 방법. - 제 1 항에 있어서,
상기 플라즈마는 N2O 또는 O2 플라즈마인,
박막 트랜지스터를 형성하는 방법. - 박막 트랜지스터를 형성하는 방법으로서,
기판 위에 게이트 전극을 형성하는 단계;
상기 게이트 전극 및 상기 기판 위에 게이트 유전체 층을 증착하는 단계;
상기 게이트 유전체 층 위에 인듐-갈륨-아연 산화물 활성 층을 증착하는 단계;
상기 활성 층 위에 전도성 층을 증착하는 단계;
소스 및 드레인 전극들을 형성하기 위해 그리고 상기 활성 층의 일부분을 노출시킴으로써 활성 채널을 형성하기 위해, 상기 전도성 층의 적어도 일부분을 제거하는 단계;
플라즈마 처리된 활성 채널을 형성하기 위해 상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계; 및
상기 플라즈마 처리된 활성 채널 위에 하나 또는 둘 이상의 패시베이션 또는 식각 정지 층들을 증착하는 단계
를 포함하는,
박막 트랜지스터를 형성하는 방법. - 제 15 항에 있어서,
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계는 약 150℃ 내지 약 270℃의 온도에서 발생하는,
박막 트랜지스터를 형성하는 방법. - 제 16 항에 있어서,
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계는 약 0.083 W/㎠ 내지 약 1.0 W/㎠의 전력 밀도에서 발생하는,
박막 트랜지스터를 형성하는 방법. - 제 17 항에 있어서,
상기 활성 층의 일부분을 플라즈마로부터의 산소로 보수하는 단계는 약 0.8 Torr 내지 약 2.5 Torr의 압력에서 발생하는,
박막 트랜지스터를 형성하는 방법. - 제 15 항에 있어서,
상기 플라즈마는 N2O 또는 O2 플라즈마인,
박막 트랜지스터를 형성하는 방법. - 제 15 항에 있어서,
상기 하나 또는 그 초과의 패시베이션 또는 식각 정지 층들은 TiO2 또는 실리콘 산화물을 포함하는,
박막 트랜지스터를 형성하는 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201161503413P | 2011-06-30 | 2011-06-30 | |
| US61/503,413 | 2011-06-30 | ||
| US13/490,813 US9553195B2 (en) | 2011-06-30 | 2012-06-07 | Method of IGZO and ZNO TFT fabrication with PECVD SiO2 passivation |
| US13/490,813 | 2012-06-07 | ||
| PCT/US2012/041603 WO2013003004A2 (en) | 2011-06-30 | 2012-06-08 | METHOD OF IGZO AND ZNO TFT FABRICATION WITH PECVD SiO2 PASSIVATION |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020147001257A Division KR101817684B1 (ko) | 2011-06-30 | 2012-06-08 | PECVD SiO2 패시베이션을 사용한 IGZO 및 ZNO TFT 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170061721A true KR20170061721A (ko) | 2017-06-05 |
| KR101979931B1 KR101979931B1 (ko) | 2019-09-03 |
Family
ID=47391065
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020177014161A KR101979931B1 (ko) | 2011-06-30 | 2012-06-08 | PECVD SiO2 패시베이션을 사용한 IGZO 및 ZNO TFT 제조 방법 |
| KR1020147001257A KR101817684B1 (ko) | 2011-06-30 | 2012-06-08 | PECVD SiO2 패시베이션을 사용한 IGZO 및 ZNO TFT 제조 방법 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020147001257A KR101817684B1 (ko) | 2011-06-30 | 2012-06-08 | PECVD SiO2 패시베이션을 사용한 IGZO 및 ZNO TFT 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US9553195B2 (ko) |
| KR (2) | KR101979931B1 (ko) |
| CN (2) | CN107293494A (ko) |
| TW (1) | TWI577028B (ko) |
| WO (1) | WO2013003004A2 (ko) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9553195B2 (en) * | 2011-06-30 | 2017-01-24 | Applied Materials, Inc. | Method of IGZO and ZNO TFT fabrication with PECVD SiO2 passivation |
| US8969154B2 (en) * | 2011-08-23 | 2015-03-03 | Micron Technology, Inc. | Methods for fabricating semiconductor device structures and arrays of vertical transistor devices |
| US8854772B1 (en) | 2013-05-03 | 2014-10-07 | Seagate Technology Llc | Adhesion enhancement of thin film PZT structure |
| US8975625B2 (en) * | 2013-05-14 | 2015-03-10 | Applied Materials, Inc. | TFT with insert in passivation layer or etch stop layer |
| JP6142200B2 (ja) * | 2013-09-30 | 2017-06-07 | 株式会社Ｊｏｌｅｄ | 薄膜半導体装置及びその製造方法 |
| US9082793B1 (en) * | 2013-12-19 | 2015-07-14 | Intermolecular, Inc. | IGZO devices with reduced threshhold voltage shift and methods for forming the same |
| CN103730373B (zh) * | 2013-12-31 | 2016-09-07 | 京东方科技集团股份有限公司 | 一种半导体器件的制备方法及半导体器件 |
| US9214340B2 (en) | 2014-02-05 | 2015-12-15 | Applied Materials, Inc. | Apparatus and method of forming an indium gallium zinc oxide layer |
| KR102197854B1 (ko) | 2014-05-13 | 2021-01-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 표시기판 및 이의 제조방법 |
| KR102338190B1 (ko) | 2015-04-10 | 2021-12-10 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판, 이를 포함하는 액정 표시 장치 및 그 제조 방법 |
| US10395928B2 (en) * | 2016-06-15 | 2019-08-27 | Nanomedical Diagnostics, Inc. | Depositing a passivation layer on a graphene sheet |
| TW201812419A (zh) * | 2016-07-25 | 2018-04-01 | 半導體能源研究所股份有限公司 | 電晶體的製造方法及顯示裝置 |
| CN107978607B (zh) * | 2017-11-21 | 2020-04-28 | 深圳市华星光电半导体显示技术有限公司 | 背沟道蚀刻型氧化物半导体tft基板的制作方法 |
| CN109346412B (zh) * | 2018-09-30 | 2022-05-06 | 南京京东方显示技术有限公司 | 一种薄膜晶体管的制造方法及薄膜晶体管 |
| CN109616476A (zh) * | 2018-12-17 | 2019-04-12 | 惠科股份有限公司 | 主动开关及其制作方法、显示装置 |
| US10748759B2 (en) | 2019-01-15 | 2020-08-18 | Applied Materials, Inc. | Methods for improved silicon nitride passivation films |
| CN110098126A (zh) * | 2019-05-22 | 2019-08-06 | 成都中电熊猫显示科技有限公司 | 一种薄膜晶体管的制作方法及薄膜晶体管和显示装置 |
| JP2023504743A (ja) * | 2019-12-09 | 2023-02-06 | インテグリス・インコーポレーテッド | 複数の障壁材料から作製される拡散障壁、並びに関連する物品及び方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141002A (ja) * | 2007-12-04 | 2009-06-25 | Canon Inc | 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置 |
| KR20100014141A (ko) * | 2008-07-31 | 2010-02-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR20100047036A (ko) * | 2008-10-28 | 2010-05-07 | 엘지디스플레이 주식회사 | 산화물 박막 트랜지스터의 제조방법 |
| JP2010258196A (ja) * | 2009-04-24 | 2010-11-11 | Toppan Printing Co Ltd | 薄膜トランジスタおよびアクティブマトリクスディスプレイ |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1317748C (zh) | 2004-12-13 | 2007-05-23 | 友达光电股份有限公司 | 薄膜晶体管的制造方法 |
| EP1998375A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method |
| JP5216446B2 (ja) * | 2007-07-27 | 2013-06-19 | 株式会社半導体エネルギー研究所 | プラズマｃｖｄ装置及び表示装置の作製方法 |
| US8258511B2 (en) | 2008-07-02 | 2012-09-04 | Applied Materials, Inc. | Thin film transistors using multiple active channel layers |
| CN103985718B (zh) | 2008-09-19 | 2019-03-22 | 株式会社半导体能源研究所 | 显示装置 |
| US8187919B2 (en) * | 2008-10-08 | 2012-05-29 | Lg Display Co. Ltd. | Oxide thin film transistor and method of fabricating the same |
| JP5713603B2 (ja) | 2009-09-02 | 2015-05-07 | 株式会社半導体エネルギー研究所 | Ｓｏｉ基板の作製方法 |
| KR101523358B1 (ko) | 2009-12-04 | 2015-05-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| US9553195B2 (en) * | 2011-06-30 | 2017-01-24 | Applied Materials, Inc. | Method of IGZO and ZNO TFT fabrication with PECVD SiO2 passivation |
-
2012
- 2012-06-07 US US13/490,813 patent/US9553195B2/en active Active
- 2012-06-08 KR KR1020177014161A patent/KR101979931B1/ko active IP Right Grant
- 2012-06-08 CN CN201710469679.2A patent/CN107293494A/zh active Pending
- 2012-06-08 WO PCT/US2012/041603 patent/WO2013003004A2/en active Application Filing
- 2012-06-08 CN CN201280028759.XA patent/CN103620788B/zh active Active
- 2012-06-08 KR KR1020147001257A patent/KR101817684B1/ko active IP Right Grant
- 2012-06-14 TW TW101121383A patent/TWI577028B/zh active
-
2017
- 2017-01-23 US US15/412,519 patent/US9871124B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141002A (ja) * | 2007-12-04 | 2009-06-25 | Canon Inc | 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置 |
| KR20100014141A (ko) * | 2008-07-31 | 2010-02-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR20100047036A (ko) * | 2008-10-28 | 2010-05-07 | 엘지디스플레이 주식회사 | 산화물 박막 트랜지스터의 제조방법 |
| JP2010258196A (ja) * | 2009-04-24 | 2010-11-11 | Toppan Printing Co Ltd | 薄膜トランジスタおよびアクティブマトリクスディスプレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013003004A3 (en) | 2013-05-16 |
| US20130005081A1 (en) | 2013-01-03 |
| CN107293494A (zh) | 2017-10-24 |
| CN103620788B (zh) | 2017-06-30 |
| KR101817684B1 (ko) | 2018-01-11 |
| TW201308609A (zh) | 2013-02-16 |
| CN103620788A (zh) | 2014-03-05 |
| TWI577028B (zh) | 2017-04-01 |
| WO2013003004A2 (en) | 2013-01-03 |
| US20170133492A1 (en) | 2017-05-11 |
| US9871124B2 (en) | 2018-01-16 |
| KR101979931B1 (ko) | 2019-09-03 |
| KR20140050631A (ko) | 2014-04-29 |
| US9553195B2 (en) | 2017-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9871124B2 (en) | Method of IGZO and ZnO TFT fabrication with PECVD SiO2 passivation | |
| US7754294B2 (en) | Method of improving the uniformity of PECVD-deposited thin films | |
| US7011866B1 (en) | Method and apparatus for film deposition | |
| CN103828061B (zh) | 使用氩气稀释来沉积含硅层的方法 | |
| US20230220551A1 (en) | Pulsed plasma (dc/rf) deposition of high quality c films for patterning | |
| JP2019508883A (ja) | フッ素処理によるｉｇｚｏパッシベーションの酸素空孔 | |
| KR20070085708A (ko) | 저온 폴리-실리콘 박막 트랜지스터를 위한 다층 고품질게이트 유전체 | |
| US20210043757A1 (en) | Plasma treatment on metal-oxide tft | |
| WO2014149682A1 (en) | Multilayer passivation or etch stop tft | |
| WO2014159033A1 (en) | Vth control method of multiple active layer metal oxide semiconductor tft | |
| US11430898B2 (en) | Oxygen vacancy of amorphous indium gallium zinc oxide passivation by silicon ion treatment | |
| US9385239B2 (en) | Buffer layers for metal oxide semiconductors for TFT | |
| KR20220020379A (ko) | 박막 트랜지스터 구조들을 위한 유도 결합 고밀도 플라즈마 막들을 형성하는 방법 | |
| Won et al. | Thin‐Film PECVD (AKT) | |
| KR102573763B1 (ko) | 플라즈마 유발 손상을 감소시키기 위한 프로세스 | |
| US20200203144A1 (en) | Methods of cleaning an oxide layer in a film stack to eliminate arcing during downstream processing |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |