KR20170034211A - 반도체 패키지 - Google Patents

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KR20170034211A
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract

본 발명의 기술적 사상에 의한 반도체 패키지는, 반도체 기판, 반도체 기판 상에 형성되며 중심부 및 주변부를 포함하고 주변부에 제1 패턴을 갖는 전극 패드, 반도체 기판 및 전극 패드 상에 형성되며, 전극 패드의 중심부를 노출하는 개구부 및 제1 패턴 상에 제2 패턴을 갖는 패시베이션막, 전극 패드 및 패시베이션막 상에 형성되며 제2 패턴 상에 제3 패턴을 갖는 시드층, 및 시드층 상에 형성되며 전극 패드와 전기적으로 연결되는 범프를 포함하고, 범프 하부의 가장자리 아래의 제3 패턴 주위에 언더컷이 형성되어 있는 것을 특징으로 한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 패키지에 포함된 범프 하부의 시드층에 굴곡부가 형성된 반도체 패키지에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여 반도체 패키지의 전체적인 두께는 감소하는 추세이며, 메모리 용량 증가에 대한 요구는 계속하여 늘어나고 있다. 한정적인 반도체 패키지의 구조 내에 고용량의 메모리를 구현하기 위해서는 작은 사이즈의 외부 접속 단자가 필요하며, 이로 인해 반도체 패키지에 포함되는 범프의 사이즈 또한 지속적으로 감소하는 추세이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 범프 하부의 시드층에 굴곡부를 형성하여 언더컷(undercut)을 최소화하는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지는, 반도체 기판; 상기 반도체 기판 상에 형성되며 중심부 및 주변부를 포함하고 상기 주변부에 제1 패턴을 갖는 전극 패드; 상기 반도체 기판 및 상기 전극 패드 상에 형성되며, 상기 전극 패드의 중심부를 노출하는 개구부 및 상기 제1 패턴 상에 제2 패턴을 갖는 패시베이션막; 상기 전극 패드 및 상기 패시베이션막 상에 형성되며 상기 제2 패턴 상에 제3 패턴을 갖는 시드층; 및 상기 시드층 상에 형성되며 상기 전극 패드와 전기적으로 연결되는 범프를 포함하고, 상기 범프 하부의 가장자리 아래의 상기 제3 패턴 주위에 언더컷이 형성되어 있는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 범프는 상기 시드층과 접촉하는 필라층 및 상기 필라층 상에 형성되는 솔더층을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 필라층의 상면은 평탄면이고, 상기 필라층의 하면은 상기 제3 패턴과 대응하는 굴곡면을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 필라층의 중심에서 측면까지의 거리는 상기 시드층의 중심에서 측면까지의 거리보다 긴 것을 특징으로 한다.
예시적인 실시예들에서, 상기 전극 패드에서 상기 제1 패턴은 상기 중심부와 이격되어 상기 중심부를 둘러싸고, 상기 제1 패턴의 상면은 상기 중심부의 상면과 동일한 레벨인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 패턴은 복수의 분리된 미세 패턴이고, 상기 미세 패턴의 각각의 폭은 상기 미세 패턴 사이의 간격과 실질적으로 동일한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 전극 패드에서 상기 제1 패턴은 상기 중심부와 연결되고, 상기 제1 패턴의 상면은 굴곡면인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 패턴은 상기 제1 패턴에 대응하여 형성되고, 상기 제3 패턴은 상기 제2 패턴에 대응하여 형성되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 패시베이션막에서 상기 개구부는 상기 제2 패턴에 의해 둘러싸이는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 패시베이션막은 실리콘산화막 또는 실리콘질화막인 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지는, 패시베이션막에 의해 전극 패드가 노출되는 반도체 기판; 상기 전극 패드 및 상기 패시베이션막 상에 형성되며, 상기 전극 패드와 전기적으로 연결되고 상기 전극 패드와 이격된 곳에 제1 패턴을 갖는 재배선; 상기 재배선과 상기 패시베이션막 상에 형성되며, 상기 재배선의 일부를 노출시키는 개구부 및 상기 제1 패턴 상에 제2 패턴을 갖는 절연막; 상기 재배선 및 상기 절연막 상에 형성되며 상기 제2 패턴 상에 제3 패턴을 갖는 시드층; 및 상기 시드층 상에 형성되며 상기 재배선과 전기적으로 연결되는 범프를 포함하고, 상기 범프 하부의 가장자리 아래의 상기 제3 패턴 주위에 언더컷이 형성되어 있는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 패턴 및 상기 제3 패턴은 실질적으로 동일한 상면 프로파일을 갖는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 개구부에 의해 노출된 상기 재배선의 상면은 평탄면인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 절연막에서 상기 개구부는 상기 제2 패턴에 의해 둘러싸이는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 절연막은 실리콘산화막 또는 실리콘질화막인 것을 특징으로 한다.
본 발명의 반도체 패키지는 범프 하부의 시드층에 굴곡부를 형성하여 범프의 하부에 발생하는 언더컷을 최소화하면서도 언에치(unetch)로 인한 반도체 소자의 불량을 막을 수 있다.
도 1a 및 도 1b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 구성하는 전극 패드를 나타내는 평면도이다.
도 2 내지 도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 도면들이다.
도 10 및 도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 구성하는 전극 패드를 나타내는 평면도이다.
도 11 및 도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 14 내지 도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 도면들이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
도 23은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서 특별한 언급이 없는 한, 수직 방향 또는 수평 방향이란 패키지 기판의 주면에 대한 수직 방향과 수평 방향을 의미한다. 또한, 본 명세서에서 특별한 언급이 없는 한, 패키지 기판 상에 적층된 구성 요소의 상면이라는 것은 패키지 기판에 대한 반대면을 의미하고, 하면이라는 것은 패키지 기판을 향하는 면을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a, 도 1b, 및 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 전극 패드가 형성된 반도체 기판을 준비하는 단계를 나타내는 평면도 및 단면도이다. 구체적으로 도 2는 도 1a 및 도 1b의 II-II'를 따라서 절단한 단면도이다.
도 1a, 도 1b, 및 도 2를 참조하면, 반도체 소자 내부에 포함된 회로 기능을 외부로 확장할 수 있는 전극 패드(110)가 형성된 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)은 매트릭스 형태로 배치되는 복수의 반도체 칩들이 스크라이브 레인(scribe lane, 미도시)에 의해 서로 구분되는 반도체 웨이퍼 기판일 수 있다.
상기 반도체 기판(100)에는 반도체 제조 공정을 통하여 상기 반도체 소자의 회로 기능을 위한 개별 단위 소자들이 포함되는 회로부가 형성될 수 있다. 즉, 상기 반도체 기판(100)에는 트랜지스터, 저항, 커패시터, 전도성 배선 및 그들 사이에 배치되는 절연막이 형성될 수 있다.
상기 반도체 기판(100)에는 예를 들면, 디램(DRAM), 플래시 메모리(Flash Memory) 등의 메모리 소자, 마이크로컨트롤러(microcontroller) 등의 로직 소자, 아날로그 소자, 디지털 시그널 프로세서(Digital Signal Processor, DSP) 소자, 시스템 온 칩(System On Chip, SOC) 소자 또는 이들의 결합 등 다양한 반도체 소자가 형성될 수 있다.
상기 전극 패드(110)는 상기 반도체 소자의 회로부와 전기적으로 연결되어, 상기 반도체 소자를 외부 장치와 전기적으로 연결할 수 있다. 상기 전극 패드(110)는 반도체 기판(100)으로 전기적 신호가 입/출력되기 위한 부분으로 반도체 기판(100) 상에 복수로 구비되며, 알루미늄(Al), 구리(Cu) 등과 같이 비저항이 낮은 금속으로 이루어질 수 있다.
상기 전극 패드(110)는 비아(via)를 통해 하부의 금속 배선과 전기적으로 연결될 수 있다. 상기 전극 패드(110)는 상기 반도체 기판(100) 상에 알루미늄(Al)과 같은 금속을 일정 두께로 형성한 후, 원하는 전극 패드의 모양을 사진 공정 및 식각 공정을 통하여 제작할 수 있다. 상기 사진 공정 및 식각 공정은 일반적인 공정이므로 여기서는 상세한 설명을 생략하도록 한다.
본 발명의 실시예에서는, 사진 공정 및 식각 공정을 통하여 중심부와 주변부를 가지는 상기 전극 패드(110)를 형성한다. 상기 중심부에는 상기 비아와 전기적으로 연결되는 중심 패턴(110C)을 형성할 수 있다. 이는 일반적인 전극 패드와 동일한 형상을 가질 수 있다. 도면에는 상기 중심 패턴(110C)이 정사각형으로 도시되어 있지만, 예를 들어, 상기 중심 패턴(110C)은 사각형, 육각형, 팔각형 등의 다각형이거나 원형 또는 타원형일 수 있다. 상기 중심 패턴(110C)은 전기적 또는 기계적 스트레스를 견딜 수 있도록 일정 크기 이상으로 형성될 수 있다.
상기 주변부에는 상기 중심 패턴(110C)을 둘러싸는 제1 패턴(110P)을 형성할 수 있다. 상기 제1 패턴(110P)은 복수의 미세 패턴일 수 있다. 도면에는 상기 제1 패턴(110P)이 정사각형으로 도시되어 있지만, 예를 들어, 상기 제1 패턴(110P)은 상기 중심 패턴(110C)의 형상에 따라 사각형, 육각형, 팔각형 등의 다각형이거나 원형 또는 타원형일 수 있다. 상기 제1 패턴(110P)은 일정한 폭(W1)을 가질 수 있다. 상기 제1 패턴(110P) 사이의 이격 거리(W2)는 상기 제1 패턴의 폭(W1)과 실질적으로 동일할 수 있다. 그러나 이에 한정되는 것은 아니고, 제작하고자 하는 제3 패턴(130P, 도 4 참조)의 형상에 따라 상기 제1 패턴(110P)의 폭(W1) 및 이격 거리(W2)는 각각 달라질 수 있다.
도 1a에서와 같이, 상기 중심 패턴(110C) 및 상기 제1 패턴(110P)은 서로 이격되도록 형성될 수 있다. 또한, 상기 제1 패턴(110P) 각각은 서로 이격되도록 형성될 수 있다.
도 1b에서와 같이, 상기 제1 패턴(110P)은 체크 무늬로 형성될 수 있다. 이 경우, 상기 제1 패턴(110P)은 상기 중심 패턴(110C)과 전기적으로 연결되며, 단위 면적 내에 상당히 다수의 굴곡 패턴을 형성하므로, 접합력이 높아져 범프(145R, 도 9 참조)에 가해지는 스트레스를 줄일 수 있다.
도 3 내지 도 9는 상기 전극 패드가 형성된 상기 반도체 기판으로 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 도면들이다.
도 3을 참조하면, 상기 전극 패드(110) 및 상기 반도체 기판(100) 상에 패시베이션막(120)을 형성할 수 있다. 상기 패시베이션막(120)은 상기 전극 패드(110)의 상기 중심 패턴(110C)의 일부를 노출시키는 개구부(120H) 및 상기 전극 패드(110)의 제1 패턴(110P) 상에 제2 패턴(120P)을 포함할 수 있다.
상기 전극 패드(110)는 상기 반도체 소자의 회로부의 최종 보호층인 상기 패시베이션막(120)에 의하여 노출될 수 있다. 상기 전극 패드(110)는 상기 비아를 통하여 상기 반도체 소자의 회로부와 전기적으로 연결되고, 노출된 상기 전극 패드(110) 부분은 외부 접속 단자를 통하여 외부 장치와 전기적으로 연결될 수 있다.
노출된 개구부(120H)의 크기는 일반적인 전극 패드에서와 동일할 수 있다. 본 발명에 따른 상기 전극 패드(110)는 주변부에 상기 제1 패턴(110P)을 포함하므로, 상기 패시베이션막(120)은 상기 제1 패턴(110P)의 상면 프로파일을 따라 형성되는 제2 패턴(120P)을 가질 수 있다.
상기 개구부(120H)는 상기 제2 패턴(120P)에 의하여 둘러싸이도록 형성될 수 있다. 즉, 상기 패시베이션막(120)을 형성하는 공정에서 상기 개구부(120H)의 위치가 상기 전극 패드(110)의 중심 패턴(110C) 중 일부를 노출하면서 상기 제2 패턴(120P)에 의하여 둘러싸이는 것을 만족하도록 형성될 수 있다.
상기 패시베이션막(120)은 상기 반도체 기판(100) 상부의, 상기 전극 패드(110)가 형성된 영역을 제외한 나머지 부분에 형성되어, 상기 반도체 기판(100)이 상기 전극 패드(110) 이외의 영역에서 절연되도록 할 수 있다. 또한, 상기 패시베이션막(120)은 상기 반도체 기판(100)의 상면을 외부의 불순물, 물리적 충격 등으로부터 보호하는 역할을 한다. 상기 패시베이션막(120)은 복수의 층으로 형성될 수 있다.
일반적으로 패시베이션막의 물질은 실리콘산화막, 실리콘질화막, 폴리이미드(PolyImide, PI), 벤조사이클로부텐(BenxoCycloButene, BCB), 폴리벤즈옥사졸(PolyBenzOxaxole, PBO), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시 또는 그 등가물 중 선택된 어느 하나로 이루어질 수 있다.
본 발명의 실시예에서는 상기 제2 패턴(120P)을 포함하도록 상기 패시베이션막(120)을 형성하므로, 상기 패시베이션막(120)은 실리콘산화막 또는 실리콘질화막으로 형성될 수 있다. 상기 실리콘 계열의 절연막은 절연 성능이 우수하고, 하층의 형상을 반영하여 형성되는 특징을 가진다. 따라서, 상기 제1 패턴(110P)의 형상에 따라, 상기 패시베이션막(120)은 상기 제2 패턴(120P)을 가질 수 있다. 상기 제2 패턴(120P)의 프로파일은 상기 제1 패턴(110P)의 프로파일과 실질적으로 동일하게 형성되거나, 개략적으로 비슷한 형상으로 형성될 수 있다. 상기 제2 패턴(120P)의 형상은 사용되는 물질, 공정 조건, 및 후속 처리 과정 등에 따라 달라질 수 있다.
도 4를 참조하면, 상기 전극 패드(110) 및 상기 패시베이션막(120) 상에 시드층(130)을 형성한다. 상기 시드층(130)은 노출된 상기 전극 패드(110) 및 상기 패시베이션막(120) 전면에 걸쳐 형성되며, 100Å 내지 0.5㎛ 범위의 두께를 가지도록, 화학적 기상 증착(Chemical Vapor Deposition) 또는 물리적 기상 증착(Physical Vapor Deposition)에 의하여 형성할 수 있다. 상기 시드층(130)은 예를 들면, 구리(Cu), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 주석(Sn), 은(Ag) 등의 금속이나 그 합금으로 형성될 수 있으며, 단층 또는 복층 구조를 가질 수 있다.
상기 시드층(130)은 범프 구조체(145, 도 6 참조)를 형성하기 위한 시드(seed)로써 기능을 한다. 즉, 상기 시드층(130)은 상기 범프 구조체(145)를 전기도금(electro-plating) 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여 상기 시드층(130) 상부에 범프 구조체(145)가 형성될 수 있도록 한다.
상기 시드층(130)은 상기 패시베이션막(120)의 상기 제2 패턴(120P) 상에 제3 패턴(130P)을 포함할 수 있다. 상기 제3 패턴(130P)의 상면은 상기 제2 패턴(120P)의 상면과 실질적으로 동일한 프로파일을 가지도록 형성될 수 있다. 또한, 상기 시드층(130)은 상기 패시베이션막(120)의 상기 개구부(120H)를 평탄하게 전부 덮도록 형성될 수 있다. 즉, 상기 제3 패턴(130P)은 상기 전극 패드(110)와 맞닿는 영역 상에는 형성되지 않을 수 있다.
도 5를 참조하면, 상기 시드층(130) 상에 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴(PR)은 상기 시드층(130)의 일부를 노출시키는 패턴으로 형성될 수 있다.
노출되는 상기 시드층(130)의 일부는 상기 전극 패드(110)와 접촉하는 부분 및 상기 제3 패턴(130P)을 포함할 수 있다. 상기 포토레지스트 패턴(PR)에 의하여 노출되는 부분은 후속 공정에서 범프 구조체(145, 도 6 참조)가 형성되는 부분에 해당하므로, 상기 전극 패드(110)가 복수로 형성된 경우, 상기 포토레지스트 패턴(PR)에 의하여 노출되는 부분은 각각의 전극 패드(110)에 대응되도록 복수로 형성될 수 있다. 상기 포토레지스트 패턴(PR)에 의하여 노출되는 부분은 볼 랜드(ball land)라고 지칭할 수 있다.
도 6을 참조하면, 상기 포토레지스트 패턴(PR)이 형성된 상기 시드층(130) 상에 필라층(140) 및 솔더층(150)의 이중 층을 형성할 수 있다. 다만, 이에 한정되는 것은 아니고 솔더층(150)의 단일 층으로 형성될 수도 있다.
상기 필라층(140)은 상기 포토레지스트 패턴(PR)에 의하여 노출되는 상기 시드층(130)의 상면에 형성될 수 있다. 상기 필라층(140)은 전기도금을 수행하여 형성할 수 있다. 상기 필라층(140)을 형성하기 위한 전기도금을 1차 전기도금이라 지칭할 수 있다.
상기 필라층(140) 중 상기 시드층(130)이 상기 전극 패드(110)와 맞닿는 영역(130C) 상에 형성된 부분의 두께와 상기 제3 패턴(130P) 상에 형성된 부분의 두께는 서로 다를 수 있다. 상기 필라층(140)의 하면은 상기 제3 패턴(130P)의 상면 프로파일에 따른 형상을 가질 수 있다. 이에 반해, 상기 필라층(140)의 상면은 평탄면일 수 있다.
상기 필라층(140)을 형성하기 위하여, 상기 포토레지스트 패턴(PR)이 형성된 상기 반도체 기판(100)을 배스(bath)에 넣고, 1차 전기도금을 수행할 수 있다. 상기 필라층(140)은 예를 들면, 구리(Cu), 니켈(Ni), 및 금(Au) 중 선택된 하나의 금속 또는 이들의 합금으로 이루어지거나, 구리(Cu), 니켈(Ni), 및 금(Au) 중 선택된 복수의 금속의 다층 구조일 수 있다.
상기 필라층(140)은 상기 포토레지스트 패턴(PR)에 의하여 노출되는 영역을 완전히 채우지 않고, 일부만을 채우도록 형성할 수 있다. 즉, 상기 필라층(140)은 상기 포토레지스트 패턴(PR)의 두께보다 얇게 형성할 수 있다.
상기 필라층(140) 상에 솔더층(150)을 형성할 수 있다. 상기 솔더층(150)의 상면은 상기 포토레지스트 패턴(PR)의 상면과 동일하거나 돌출되도록 형성할 수 있다. 상기 솔더층(150)은 전기도금을 수행하여 형성할 수 있다. 상기 필라층(140)을 형성하기 위한 전기도금인 1차 전기도금과 구분하기 위하여 상기 솔더층(150)을 형성하기 위한 전기도금을 2차 전기도금이라 지칭할 수 있다.
상기 솔더층(150)을 형성하기 위하여 상기 필라층(140)이 형성된 상기 반도체 기판(100)을 1차 전기도금에서 사용한 배스와 다른 배스에 넣고, 2차 전기도금을 수행할 수 있다. 상기 솔더층(150)은 주석(Sn) 및 은(Ag)의 합금일 수 있으며, 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 및/또는 안티몬(Sb) 등이 소량 첨가될 수 있다.
도 7을 참조하면, 상기 포토레지스트 패턴(PR, 도 6 참조)을 제거한 후, 상기 시드층(130)의 일부를 제거한다.
상기 포토레지스트 패턴(PR)을 제거하기 위하여 스트립(strip) 공정 또는 애싱(ashing) 공정이 수행될 수 있다. 상기 포토레지스트 패턴(PR)을 제거한 후, 상기 필라층(140) 및 솔더층(150)을 식각 마스크로 이용하여, 외부로 노출된 상기 시드층(130)을 습식 식각한다. 등방성 식각인 습식 식각을 이용하여 상기 시드층(130)을 식각하는 경우, 상기 필라층(140)의 하부에 언더컷(130U)이 형성될 수 있다.
상기 시드층(130)의 물질이 구리(Cu)인 경우, 암모니아성(ammoniacal) 식각을 이용하여 제거될 수 있다. 예를 들면, Cu(NH3)4Cl2, Cu(NH3)2Cl, NH3, 및 NH4Cl을 포함하는 알카리성 에천트들(alkaline etchants)이 이용될 수 있다. 이후 상기 식각 결과로 얻어진 CuO를 포함하는 화학 물질들(chemicals)이 NH3 및 물(H2O)을 이용하여 세정될 수 있다.
상기 언더컷(130U)이 상기 시드층(130)의 측면 식각으로 인하여 상기 범프 구조체(145)의 하부에 형성될 수 있고, 상기 언더컷(130U)이 수 ㎛정도 상기 범프 구조체(145)의 하부로 연장될 수 있다. 상기 언더컷(130U)은 상기 제3 패턴(130P)이 일부 제거되어 형성되는 것이므로, 상기 제3 패턴(130P)과 동일한 모양으로 형성될 수 있다. 즉, 일반적인 언더컷과는 달리 굴곡면으로 형성될 수 있다.
상기 언더컷(130U)이 형성되므로, 상기 필라층(140)의 중심에서 측면까지의 거리는 상기 시드층(130)의 중심에서 측면까지의 거리보다 길 수 있다. 즉, 상기 필라층(140) 하부의 가장자리에 상기 시드층(130)과 맞닿지 않고 노출되는 영역이 형성될 수 있다.
도 8을 참조하면, 비교예에 따른 언더컷(130AU)의 형상 및 본 발명의 실시예에 따른 언더컷(130U)의 형상을 나타낸다.
도 8의 (a)는 비교예에 따른 언더컷(130AU)의 형상으로, 본 발명의 실시예와는 달리 시드층(130A)에 굴곡면을 가지는 패턴이 형성되어 있지 않으므로, 상기 언더컷(130AU)이 일정 길이(LA)만큼 필라층(140A)의 하부를 따라 형성될 수 있다. 상기 언더컷(130AU)의 길이(LA)가 길어지는 경우, 상기 필라층(140A)이 전극 패드들로부터 분리(delaminate)될 수 있어, 범프 형성 공정에 낮은 수율을 가져올 수 있다. 또한, 언더컷(130AU)의 길이(LA)를 줄이고자 습식 식각의 공정 시간을 줄이는 경우, 일부 범프에서 시드층(130A)의 언에치(unetch) 불량이 발생할 수 있다.
도 8의 (b)는 본 발명의 실시예에 따른 언더컷(130U)의 형상으로, 도 7의 C 부분을 확대하여 나타낸 것이다. 본 발명은 상기 시드층(130)의 일부에 제3 패턴(130P)이 형성되고, 상기 제3 패턴(130P)은 굴곡면을 가지도록 형성될 수 있다. 상기 언더컷(130U)은 앞서 살펴본 바와 같이, 상기 시드층(130)을 습식 식각하는 과정에서 발생하는 것으로, 습식 식각은 등방성 식각이므로 동일한 공정 시간 동안 동일한 길이의 식각이 이루어진다.
따라서, 도 8의 (a)와 비교하여 본다면, 예를 들어, 약 10㎛의 길이(LA)로 언더컷(130AU)이 형성되는 공정 조건과 동일한 공정 조건에서는 본 발명의 실시예의 식각 길이(L1) 역시 약 10㎛일 수 있다. 즉, 식각이 이루어지는 총 길이(total path)는 비교예 및 본 발명의 실시예가 동일하다.
그러나 본 발명의 실시예의 경우에는 상기 식각이 굴곡면을 따라 형성되므로, 실질적으로 상기 필라층(140)의 하부에 발생하는 언더컷(130U)의 길이는 L2에 해당된다. 즉, 상기 필라층(140) 측벽과 상기 시드층(130) 측벽 사이의 수직 거리는 L2에 해당된다. 예를 들어, 상기 제3 패턴(130P)의 굴곡면이 정삼각형 모양으로 형성된다면, 상기 언더컷(130U)의 길이(L2)는 약 5㎛일 수 있다. 따라서, 비교예와 대비하여, 본 발명의 실시예에서는 절반에 해당하는 길이(L2)를 가진 언더컷(130U)이 형성된다는 것을 알 수 있다. 즉, 식각되는 총 길이(L1)보다 언더컷의 길이(L2)가 짧을 수 있다.
도 9를 참조하면, 상기 솔더층(150, 도 7 참조)에 리플로우(reflow) 공정을 수행하여 본 발명의 실시예에 따른 반도체 패키지(10)를 형성하는 단면도이다.
상기 포토레지스트 패턴(PR, 도 6 참조) 및 상기 시드층(130, 도 6 참조)의 일부를 제거한 반도체 기판(100)에 열처리를 하여 리플로우 공정을 수행한다. 리플로우 공정은 약 220 내지 약 260℃의 온도 범위에서 수행될 수 있다. 리플로우 공정에 의하여 상기 솔더층(150)이 녹아, 리플로우 솔더층(150R)이 형성될 수 있다. 상기 솔더층(150)은 녹은 후 붕괴되지 않고 표면 장력에 의하여 상기 필라층(140) 상에 리플로우 솔더층(150R)을 형성할 수 있으며, 상기 리플로우 솔더층(150R)과 상기 필라층(140)의 경계면에는 금속층간화합물(inter metallic compound)이 형성될 수 있다. 상기 리플로우 솔더층(150R)의 중심에서 측면까지의 길이는 상기 필라층(140)의 중심에서 측면까지의 길이보다 길 수 있다.
범프(145R)는 상기 필라층(140) 및 상기 리플로우 솔더층(150R)을 포함할 수 있다. 그러나 이에 한정되지는 않으며, 상기 범프(145R)는 상기 리플로우 솔더층(150R)만을 포함할 수도 있다. 상기 범프(145R)의 종류는 제작하고자 하는 반도체 패키지에 따라 달라질 수 있다. 상기 범프(145R)는 외부 접속 단자로써 기능할 수 있으며, 외부 기기와 전기적으로 연결되는 접점일 수 있다. 상기 반도체 패키지(10)에는 상기 범프(145R)가 복수로 존재할 수 있으나, 설명의 편의를 위하여 본 명세서에는 하나의 범프(145R)만을 도시하였다.
한정적인 반도체 패키지의 구조 내에 고용량의 메모리를 구현하기 위해서는 작은 사이즈의 외부 접속 단자가 필요하며, 이로 인해 상기 반도체 패키지에 포함되는 범프의 사이즈 또한 지속적으로 감소하는 추세이다. 범프의 사이즈가 감소함에 따라, 언더컷으로 인한 제품의 불량은 계속적으로 증가하는 추세이다. 예를 들면, 과도한 언더컷은 범프와 전극 패드 간의 접합력을 약화시켜 범프를 전극 패드로부터 분리되도록 할 수 있다.
이와 같은 불량을 막기 위하여는 언더컷을 줄여야 하며, 본 발명의 실시예에서는 언더컷이 굴곡면을 따라 형성되도록 함으로써, 총 길이는 동일하나 실질적인 언더컷의 길이를 짧게 할 수 있는 반도체 패키지(10)를 제안한다. 본 발명의 실시예에 따른 반도체 패키지(10)는 언더컷 또는 언에치로 인한 불량을 감소시킬 수 있다.
본 발명의 실시예에 따른 반도체 패키지(10)는 범프를 형성하는 공정의 불량을 줄여 수율을 증가시킴으로써 제조 단가를 낮출 수 있고, 제조 효율을 높일 수 있다. 또한, 시드층의 식각이 충분히 진행되지 않은 공정 불량 시에도, 비교예와 대비하여 짧은 언더컷으로 복수 회의 리웍(rework) 공정이 가능할 수 있다.
도 10 및 도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
구체적으로, 도 10은 본 발명의 기술적 사상의 일 실시예에 따른 전극 패드(112)가 형성된 반도체 기판(100)을 나타내는 평면도이고, 도 11은 상기 반도체 기판(100) 상에 형성된 반도체 패키지(20)를 나타내는 단면도이다. 도 11은 반도체 패키지 제조 공정이 진행된 후, 도 10의 II-II'를 따라서 절단한 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 실시예에서는, 사진 공정 및 식각 공정을 통하여 중심부와 주변부를 가지는 상기 전극 패드(112)를 형성한다. 상기 주변부에는 상기 중심부를 둘러싸는 제1 패턴(112P)을 형성할 수 있다. 상기 제1 패턴(112P)은 복수의 미세 패턴일 수 있다. 상기 전극 패드(112)는 주변부에 상기 제1 패턴(112P)이 형성되며 상기 제1 패턴(112P)은 상기 전극 패드(112)의 일부만을 식각하여 중심부와 전기적으로 연결되도록 형성될 수 있다. 이는 통상의 기술자가 일반적인 사진 공정 및 식각 공정을 이용하여 형성할 수 있으므로, 자세한 설명은 생략하도록 한다.
반도체 패키지(20)는 상기 전극 패드(112) 상에 제2 패턴(120P)을 가지는 패시베이션막(120), 제3 패턴(130P)을 가지는 시드층(130), 및 범프(145R)가 형성된다는 점은 앞서 설명한 반도체 패키지(10, 도 9 참조)와 동일하므로 여기서는 이에 대한 자세한 설명은 생략하도록 한다.
도 12 및 도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
구체적으로, 도 12는 본 발명의 기술적 사상의 일 실시예에 따른 전극 패드(114)가 형성된 반도체 기판(100)을 나타내는 평면도이고, 도 13은 상기 반도체 기판(100) 상에 형성된 반도체 패키지(30)를 나타내는 단면도이다. 도 13은 반도체 패키지 제조 공정이 진행된 후, 도 12의 II-II'를 따라서 절단한 단면도이다.
도 12 및 도 13을 참조하면, 본 발명의 실시예에서는, 사진 공정 및 식각 공정을 통하여 중심부와 주변부를 가지는 상기 전극 패드(114)를 형성한다. 상기 전극 패드(114)는 하부에 다른 물질의 전극 패드 하부층(113)을 가질 수 있다. 즉, 전극 패드를 이중 층으로 구성되도록 공정을 진행할 수 있다. 상기 전극 패드 하부층(113) 및 상기 전극 패드(114)는 각각 도전성 물질로 형성될 수 있다. 상기 주변부에는 상기 중심부를 둘러싸는 제1 패턴(114P)을 형성할 수 있다. 상기 제1 패턴(114P)은 복수의 미세 패턴일 수 있다. 상기 제1 패턴(114P)은 상기 전극 패드(114)의 중심부를 둘러싸며 중심부로부터 이격되어 배치되고, 상기 제1 패턴(114P)과 상기 전극 패드(114)의 중심부 사이에 상기 전극 패드 하부층(113)의 상면이 노출되도록 형성될 수 있다. 상기 전극 패드(114), 상기 제1 패턴(114P), 및 상기 전극 패드 하부층(113)은 전기적으로 연결되도록 형성될 수 있다. 이는 통상의 기술자가 일반적인 사진 공정 및 식각 공정을 이용하여 형성할 수 있으므로, 자세한 설명은 생략하도록 한다.
반도체 패키지(30)는 상기 전극 패드(114) 상에 제2 패턴(120P)을 가지는 패시베이션막(120), 제3 패턴(130P)을 가지는 시드층(130), 및 범프(145R)가 형성된다는 점은 앞서 설명한 반도체 패키지(10, 도 9 참조)와 동일하므로 여기서는 이에 대한 자세한 설명은 생략하도록 한다.
도 14 내지 도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 도면들이다.
도 14를 참조하면, 반도체 기판(200) 상에 전극 패드(202)를 형성하고 상기 전극 패드(202)의 일부분을 노출시키는 패시베이션막(204)을 형성한 후, 상기 전극 패드(202)와 전기적으로 연결되며 상기 전극 패드(202)와 이격되어 존재하는 영역에 제1 패턴(210P)을 갖는 재배선을 형성한다. 상기 반도체 기판(200), 상기 전극 패드(202), 및 상기 패시베이션막(204)을 구성하는 물질은 앞서 살펴본 반도체 패키지(10, 도 9 참조)에서와 동일할 수 있다.
상기 재배선(210)은 금속으로 형성될 수 있다. 예를 들면, 상기 재배선(210)은 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti) 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 상기 재배선(210)은 전기도금으로 형성될 수 있다. 사진 공정 및 식각 공정을 이용하여, 상기 재배선(210)의 일부에 제1 패턴(210P)을 갖도록 형성될 수 있다.
도 15를 참조하면, 상기 재배선(210) 및 상기 패시베이션막(204) 상에 절연막(220)을 형성할 수 있다. 상기 절연막(220)은 상기 재배선(210)의 일부를 노출시키는 개구부(220H) 및 상기 재배선(210)의 제1 패턴(210P) 상에 제2 패턴(220P)을 포함할 수 있다.
노출된 개구부(220H)의 크기는 일반적인 볼 랜드와 동일할 수 있다. 본 발명의 실시예에 따른 상기 재배선(210)은 상기 제1 패턴(210P)을 포함하므로, 상기 절연막(220)은 상기 제1 패턴(210P)의 상면 프로파일을 따라 형성되는 제2 패턴(220P)을 가질 수 있다.
상기 개구부(220H)는 상기 제2 패턴(220P)에 의하여 둘러싸이도록 형성될 수 있다. 즉, 상기 절연막(220)을 형성하는 공정에서 상기 개구부(220H)의 위치는 상기 재배선(210)의 일부를 노출하면서 상기 제2 패턴(220P)에 의하여 둘러싸이는 것을 만족하도록 형성될 수 있다.
상기 절연막(220)은 상기 재배선(210)이 상기 볼 랜드 이외의 영역에서 절연되도록 한다. 상기 절연막(220)은 복수의 층으로 형성될 수 있다.
본 발명의 실시예에서는 상기 제2 패턴(120P)을 포함하도록 상기 절연막(220)을 형성하므로, 상기 절연막(220)은 실리콘산화막 또는 실리콘질화막으로 형성될 수 있다. 상기 실리콘 계열의 절연막은 절연 성능이 우수하고, 하층의 형상을 반영하여 형성되는 특징을 가진다. 따라서, 상기 제1 패턴(210P)의 형상에 따라, 상기 절연막(220)은 상기 제2 패턴(220P)을 가질 수 있다. 상기 제2 패턴(220P)의 프로파일은 상기 제1 패턴(210P)의 프로파일과 실질적으로 동일하게 형성되거나, 개략적으로 비슷한 형상으로 형성될 수 있다. 상기 제2 패턴(220P)의 형상은 사용되는 물질, 공정 조건, 및 후속 처리 과정 등에 따라 달라질 수 있다.
도 16을 참조하면, 상기 시드층(230)은 상기 절연막(220)의 상기 제2 패턴(220P) 상에 제3 패턴(230P)을 포함할 수 있다. 상기 제3 패턴(230P)의 상면은 상기 제2 패턴(220P)의 상면과 실질적으로 동일한 프로파일을 가지도록 형성될 수 있다. 또한, 상기 시드층(230)은 상기 절연막(220)의 상기 개구부(220H)를 평탄하게 전부 덮도록 형성될 수 있다. 즉, 상기 제3 패턴(230P)은 상기 재배선(210)과 맞닿는 영역 상에는 형성되지 않을 수 있다.
상기 시드층(230)은 반도체 패키지(10)의 시드층(130)과 물질 및 형성 과정이 실질적으로 동일하므로 여기서는 자세한 설명은 생략하도록 한다.
도 17을 참조하면, 상기 시드층(230) 상에 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴(PR)은 상기 시드층(230)의 일부를 노출시키는 패턴으로 형성될 수 있다.
노출되는 상기 시드층(230)의 일부는 상기 재배선(210)과 접촉하는 부분 및 상기 제3 패턴(230P)을 포함할 수 있다. 상기 포토레지스트 패턴(PR)에 의하여 노출되는 부분은 볼 랜드로써 후속 공정에서 범프 구조체(245, 도 18 참조)가 형성되는 부분에 해당하므로, 상기 재배선(210)이 복수로 형성된 경우, 상기 포토레지스트 패턴(PR)에 의하여 노출되는 부분은 각각의 재배선(210)에 대응되도록 복수로 형성될 수 있다.
도 18을 참조하면, 상기 포토레지스트 패턴(PR)이 형성된 상기 시드층(230) 상에 필라층(240) 및 솔더층(250)의 이중 층을 형성할 수 있다. 다만, 이에 한정되는 것은 아니고 솔더층(250)의 단일 층을 형성할 수도 있다.
상기 필라층(240) 중 상기 시드층(230)이 상기 재배선(210)과 맞닿는 영역 상에 형성된 부분의 두께와 상기 제3 패턴(230P) 상에 형성된 부분의 두께는 서로 다를 수 있다. 상기 필라층(240)의 하면은 상기 제3 패턴(230P)의 상면 프로파일에 따른 형상을 가질 수 있다. 이에 반해, 상기 필라층(240)의 상면은 평탄면일 수 있다.
상기 필라층(240) 및 상기 솔더층(250)은 앞서 설명한 필라층(140, 도 7 참조) 및 솔더층(150, 도 7 참조)과 물질 및 형성 과정이 실질적으로 동일하므로 여기서는 자세한 설명은 생략하도록 한다.
도 19를 참조하면, 상기 포토레지스트 패턴(PR, 도 18 참조)을 제거한 후, 상기 시드층(230)의 일부를 제거한다.
상기 포토레지스트 패턴(PR)을 제거하기 위하여 스트립(strip) 공정 또는 애싱(ashing) 공정이 수행될 수 있다. 상기 포토레지스트 패턴(PR)을 제거한 후, 상기 필라층(240) 및 솔더층(250)을 식각 마스크로 이용하여, 외부로 노출된 상기 시드층(230)을 습식 식각한다. 등방성 식각인 습식 식각을 이용하여 상기 시드층(230)을 식각하는 경우, 상기 필라층(240)의 하부에 언더컷(230U)이 형성될 수 있다.
상기 언더컷(230U)이 상기 시드층(230)의 측면 식각으로 인하여 상기 범프 구조체(245)의 하부에 형성될 수 있고, 상기 언더컷(230U)이 수 ㎛정도 상기 범프 구조체(245)의 하부로 연장될 수 있다. 상기 언더컷(230U)은 상기 제3 패턴(230P)이 일부 제거되어 형성되는 것이므로, 상기 제3 패턴(230P)과 동일한 모양으로 형성될 수 있다. 즉, 비교예의 언더컷(130AU, 도 8의 (a) 참조)과는 달리 굴곡면으로 형성될 수 있다.
상기 습식 식각은 반도체 패키지(10, 도 9 참조)를 제작하는 습식 식각 과정과 실질적으로 동일하므로 여기서는 자세한 설명은 생략하도록 한다.
도 20을 참조하면, 상기 솔더층(250, 도 19 참조)에 리플로우 공정을 수행하여 본 발명의 실시예에 따른 반도체 패키지(40)를 형성하는 단면도이다.
리플로우 공정에 의하여 상기 솔더층(250)이 녹아, 리플로우 솔더층(250R)이 형성될 수 있다. 범프(245R)는 상기 필라층(240) 및 상기 리플로우 솔더층(250R)을 포함할 수 있다. 그러나 이에 한정되지는 않으며, 상기 범프(245R)는 상기 리플로우 솔더층(250R)만을 포함할 수도 있다. 범프(245R)의 종류는 제작하고자 하는 반도체 패키지에 따라 달라질 수 있다. 상기 범프(245R)는 외부 접속 단자로써 기능할 수 있으며, 외부 기기와 전기적으로 연결되는 접점일 수 있다. 반도체 패키지(40)에는 상기 범프(245R)가 복수로 존재할 수 있으나, 설명의 편의를 위하여 본 명세서에는 하나의 범프(245R)만을 도시하였다.
웨이퍼 레벨 패키지와 같은 반도체 패키지에서 전극 패드 위에 재배선을 형성함으로써 외부 접속 단자를 반도체 기판의 표면에 배치할 수 있고, 상기 전극 패드의 위치와 상기 외부 접속 단자가 형성되는 위치를 재배선을 통하여 달리할 수 있다.
상기 재배선 상에 범프를 형성하는 과정에서도 언더컷이 발생하여 범프의 접합성 저하로 인한 불량이 발생할 수 있으므로, 본 발명의 실시예와 같이 언더컷을 최소화할 수 있는 패턴을 형성함으로써, 공정의 불량을 줄여 수율을 증가시킴으로써 제조 단가를 낮출 수 있고, 제조 효율을 높일 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 21을 참조하면, 메모리 모듈(1100)은 모듈 기판(1110)과, 상기 모듈 기판(1110)에 부착된 복수의 반도체 패키지(1120)를 포함한다.
상기 복수의 반도체 패키지(1120)는 본 발명의 일 실시예에 따른 반도체 패키지를 포함할 수 있다. 예를 들면, 상기 복수의 반도체 패키지(1120)는 도 9, 도 11, 도 13, 및/또는 도 20에 예시한 반도체 패키지(10, 20, 30, 40)를 포함할 수 있다.
상기 모듈 기판(1110)의 일측에는 메인 보드의 소켓에 끼워질 수 있는 접속부(1130)가 배치된다. 상기 모듈 기판(1110) 상에는 세라믹 디커플링 커패시터(1140)가 배치된다. 본 발명에 의한 메모리 모듈(1100)은 도 21에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
도 22를 참조하면, 시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다.
상기 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
상기 제어기(1210)는 상기 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로컨트롤러(microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다.
상기 입/출력 장치(1220)는 상기 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 상기 시스템(1200)은 상기 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 상기 입/출력 장치(1220)는, 예를 들면, 키패드(keypad), 키보드(keyboard), 또는 표시장치(display)일 수 있다.
상기 기억 장치(1230)는 상기 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 상기 제어기(1210)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1230)는 본 발명의 일 실시예에 따른 반도체 패키지를 포함할 수 있다. 예를 들면, 상기 기억 장치(1230)는 도 9, 도 11, 도 13, 및/또는 도 20에 예시한 반도체 패키지(10, 20, 30, 40)를 포함할 수 있다.
상기 인터페이스(1240)는 상기 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다.
상기 시스템(1200)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
도 23은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
도 23을 참조하면, 메모리 카드(1300)는 기억 장치(1310) 및 메모리 제어기(1320)를 포함한다.
상기 기억 장치(1310)는 데이터를 저장할 수 있다. 일부 실시예에서, 상기 기억 장치(1310)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 상기 기억 장치(1310)는 본 발명의 일 실시예에 따른 반도체 패키지를 포함할 수 있다. 예를 들면, 상기 기억 장치(1310)는 도 9, 도 11, 도 13, 및/또는 도 20에 예시한 반도체 패키지(10, 20, 30, 40)를 포함할 수 있다.
상기 메모리 제어기(1320)는 호스트(1330)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1310)에 저장된 데이터를 읽거나, 상기 기억 장치(1310)에 데이터를 저장할 수 있다.
지금까지의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10, 20, 30, 40: 반도체 패키지
100, 200: 기판
110, 112, 114: 전극 패드
120: 패시베이션막
130: 시드층
140: 필라층
150: 솔더층
210: 재배선
220: 절연막

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성되며 중심부 및 주변부를 포함하고 상기 주변부에 제1 패턴을 갖는 전극 패드;
    상기 반도체 기판 및 상기 전극 패드 상에 형성되며, 상기 전극 패드의 중심부를 노출하는 개구부 및 상기 제1 패턴 상에 제2 패턴을 갖는 패시베이션막;
    상기 전극 패드 및 상기 패시베이션막 상에 형성되며 상기 제2 패턴 상에 제3 패턴을 갖는 시드층; 및
    상기 시드층 상에 형성되며 상기 전극 패드와 전기적으로 연결되는 범프를 포함하고,
    상기 범프 하부의 가장자리 아래의 상기 제3 패턴 주위에 언더컷이 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 범프는 상기 시드층과 접촉하는 필라층 및 상기 필라층 상에 형성되는 솔더층을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 필라층의 상면은 평탄면이고,
    상기 필라층의 하면은 상기 제3 패턴과 대응하는 굴곡면을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 필라층의 중심에서 측면까지의 거리는 상기 시드층의 중심에서 측면까지의 거리보다 긴 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 전극 패드에서 상기 제1 패턴은 상기 중심부와 이격되어 상기 중심부를 둘러싸고,
    상기 제1 패턴의 상면은 상기 중심부의 상면과 동일한 레벨인 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 패턴은 복수의 분리된 미세 패턴이고,
    상기 미세 패턴의 각각의 폭은 상기 미세 패턴 사이의 간격과 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 전극 패드에서 상기 제1 패턴은 상기 중심부와 연결되고,
    상기 제1 패턴의 상면은 굴곡면인 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2 패턴은 상기 제1 패턴에 대응하여 형성되고,
    상기 제3 패턴은 상기 제2 패턴에 대응하여 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 패시베이션막에서 상기 개구부는 상기 제2 패턴에 의해 둘러싸이는 것을 특징으로 하는 반도체 패키지.
  10. 패시베이션막에 의해 전극 패드가 노출되는 반도체 기판;
    상기 전극 패드 및 상기 패시베이션막 상에 형성되며, 상기 전극 패드와 전기적으로 연결되고 상기 전극 패드와 이격된 곳에 제1 패턴을 갖는 재배선;
    상기 재배선과 상기 패시베이션막 상에 형성되며, 상기 재배선의 일부를 노출시키는 개구부 및 상기 제1 패턴 상에 제2 패턴을 갖는 절연막;
    상기 재배선 및 상기 절연막 상에 형성되며 상기 제2 패턴 상에 제3 패턴을 갖는 시드층; 및
    상기 시드층 상에 형성되며 상기 재배선과 전기적으로 연결되는 범프를 포함하고,
    상기 범프 하부의 가장자리 아래의 상기 제3 패턴 주위에 언더컷이 형성되어 있는 것을 특징으로 하는 반도체 패키지.
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