KR20170022821A - 환경적 주변 인식형 광학 근접 보정 - Google Patents

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Abstract

본 발명은 광학 근접 보정(OPC)을 수행하는 방법을 제공한다. 집적 회로(IC) 설계 레이아웃이 접수된다. 설계 레이아웃은 복수의 IC 레이아웃 패턴을 포함한다. 복수의 IC 레이아웃 패턴 중 2개 이상의 패턴이 함께 그룹화된다. 그룹화된 IC 레이아웃 패턴은 절개되거나 그룹화된 IC 레이아웃 패턴에 대해 타겟 포인트가 설정된다. 이후, 그룹화된 IC 레이아웃 패턴을 기초로 OPC 처리가 수행된다.

Description

환경적 주변 인식형 광학 근접 보정{ENVIRONMENTAL-SURROUNDING-AWARE OPC}
반도체 집적 회로(IC) 산업은 기하급수적 성장을 경험하고 있다. IC 재료와 설계의 기술적 발전으로 각 세대가 이전 세대보다 더 작고 복잡한 회로를 갖는 여러 세대의 IC가 생산되어 왔다. 집적 회로(IC)의 발전 과정에서, 기능적 밀도(즉, 칩 면적 당 상호 연결된 소자의 수)는 전반적으로 증대된 반면, 지오메트리 크기[즉, 제조 공정을 이용하여 형성될 수 있는 최소 성분(또는 라인)]는 감소하였다. 이러한 축소 처리는 생산 효율을 증가시키고 관련 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다. 이러한 축소는 IC 처리 및 제조의 복잡성을 증가시키기도 했다.
이들 발전이 실현되기 위해서는 IC 처리 및 제조도 유사하게 발전될 필요가 있다. 예를 들면, 설계 패턴이 웨이퍼에 복사될 때의 이미징 효과를 향상시키기 위해 광학 근접 보정(optical proximity correction: OPC)이 사용된다. 설계 패턴은 웨이퍼 상에 향상된 해상도로 이미지를 생성하도록 조정한다. 그러나, 통상적인 OPC 처리는 레이아웃 패턴의 주변 환경을 완전히 고려한 것은 아니다. 이로써, 통상적인 OPC 처리는 인접한 레이아웃 패턴 간의 잠재적인 상호 작용 효과를 완전히 고려하지 못한다. 이것은 성능 저하와 가능하게는 소자 결함을 야기할 수 있다.
그러므로, 통상적인 OPC 처리는 전반적으로 그 의도된 목적에 적합하였지만, 모든 측면에서 완전히 만족스러운 것은 아니었다. 인접하는 레이아웃 패턴 간의 상호작용을 고려한 OPC 처리가 요망된다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1-4, 도 5a-5b, 도 6a-6b 및 도 7은 본 발명의 일부 실시예에 따른 OPC 처리를 예시하는 것을 돕는 다양한 예의 IC 레이아웃 패턴의 도식적 상면도이다.
도 8-9는 본 발명의 일부 실시예에 따라 OPC를 수행하는 방법의 흐름도이다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 발명을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 발명은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
반도체 제조시, 주문 생산 공장은 설계소로부터 레이아웃 설계 파일(예, 그래픽 데이터베이스 시스템(GDS) 포맷)을 접수할 수 있다. IC 레이아웃 설계는 원, 직사각형 또는 다른 다각형을 포함할 수 있는 다수의 IC 레이아웃 패턴을 포함한다. 주문 생산 공장은 레이아웃 패턴의 이미지를 포토마스크로부터 웨이퍼로 복사하기 위해 포토리소그래피 공정을 수행한다. 그러나, 회절 또는 반도체 처리에 의해 야기되는 다양한 효과에 기인하여 이미지 에러가 생길 수 있다. 결국, 실제 제조된 IC 레이아웃 패턴은 그 원래 설계와 충분할 정도로는 유사하지 않을 수 있다. 이 문제를 바로잡기 위해, 광학 근접 보정(OPC)을 사용하여 이들 이미지 에러를 보상하고 있다. 예를 들면, OPC는 IC 레이아웃 패턴의 가장자리를 이동시키거나 포토마스크 상의 IC 레이아웃 패턴을 재형상화할 수 있다(예, 추가의 성분을 부가하는 것에 의해). OPC는 실제 제조되는 IC 레이아웃 패턴이 그 의도된 설계에 더 유사하게 되도록 한다.
그러나, 일부 상황에서는 대단히 공격적인 OPC 모델링이라도 충분치 않을 수 있다. 예를 들면, 피치 분할을 사용하는 것에 의해 진전된 기술의 노드에 더블 패터닝이 수행되어 왔다. 스캐너 패터닝의 정확도 부담을 완화하고 OPC의 규칙을 완화하기 위해 타겟 레이아웃을 다수의 층으로 분할할 수 있다. 다른 일부의 특정 타겟 레이아웃(예, 매우 작거나 인접한 특징부에 근접된 특징부)의 경우, 심지어 3배 또는 4배의 피치 분할도 여전히 상기 문제를 해결하지 못할 수 있다. 다시 말해, 패턴 특징부는 공격적인 OPC 모델링을 활용한 후에도 여전히 함께 합쳐질 수 있다. 본 발명은 소정 회수의 피치 분할이 수행되었지만 여전히 처리 사양에서 벗어난 상기 종류의 특징부를 처리하는 것을 목적으로 한다.
일부 OPC 처리에서, IC 레이아웃 패턴의 가장자리가 복수의 세그먼트로 절개되고 이들 세그먼트에 대해 타겟 포인트가 지나가도록 할당된다. 제조된 IC 레이아웃 패턴이 유사한지를 살피기 위해 시뮬레이션이 실행된다. 시뮬레이션 결과를 기초로, 절개부와 타겟 포인트들은 조정될 수 있으며, 이후 시뮬레이션이 다시 반복될 수 있다. 그러나, 통상적인 OPC 처리는 예컨대 더블 패터닝 기법(3배 또는 4배 피치 분할을 포함)에 의해서도 분해될 수 없는 IC 레이아웃 패턴과 같은 서로 인접하는 IC 레이아웃 패턴 간의 상호 작용을 완전히 고려하지 않을 수 있다. 다시 말해, 통상적인 OPC 처리는 더블 패터닝을 활용시에도 분해되기 어려운 이들 특별한 종류의 IC 레이아웃 패턴의 주변 환경을 완전히 인식하고 있지는 않다.
이 문제는 반도체의 세대가 더 소형화되고 임계 치수 및/또는 피치도 더 작아져서 인접한 IC 레이아웃 패턴 간의 잠재적인 상호작용이 더 중요해짐에 따라 악화된다. 통상적인 OPC 처리는 이러한 상호작용을 충분히 고려한 것은 아니므로, OPC 결과는 만족스럽지 않을 수 있다. 예를 들면, 인접한 어떤 IC 레이아웃 패턴도 없는 실제 제조되는 IC 레이아웃 패턴은 동일한 IC 레이아웃 패턴이 하나 이상의 다른 IC 레이아웃 패턴에 근접되게 위치되는 경우 매우 다르게 보일 수 있다. 달리 말하면, IC 레이아웃 패턴이 위치되는 환경(즉, 그 주변)은 제조시 그 외관에 큰 영향을 미칠 수 있고, 이러한 영향은 통상적인 OPC 처리에 의해 충분히 고려된 것은 아니었다.
통상적인 OPC 처리의 이들 단점을 극복하기 위해, 본 발명은 도 1-4, 도 5a-5b, 도 6a-6b 및 도 7-9를 참조로 아래에 논의되는 바와 같이 IC 레이아웃 패턴의 주변 또는 환경을 고려한 OPC 처리를 지향한다.
도 1은 예시적인 여러 IC 레이아웃 패턴(100-102)의 도식적 상면도이다. 일부 실시예에서, IC 레이아웃 패턴(100-102)은 전술한 더블 패터닝 또는 피치 분할 기법을 이용하여 분해하기 곤란할 수 있는 패턴이다. IC 레이아웃 패턴(100-102)은 여기서는 직사각형으로 형성되지만 이들은 다른 실시예에서 다른 형태를 취할 수 있음을 알아야 한다. OPC 처리의 일부로서, IC 레이아웃 패턴(100-102) 각각의 긴 가장자리는 복수의 세그먼트로 절개된다(짧은 가장자리도 다른 실시예에서 절개될 수 있다). IC 레이아웃 패턴(100-102)의 가장자리를 따라 타겟 포인트도 배치된다. 이후 IC 레이아웃 패턴은 OPC 시뮬레이션을 행할 수 있다. 이상적으로는, OPC 시뮬레이션 결과는 IC 레이아웃 패턴(100-102)의 절개된 세그먼트 또는 가장자리가 그 각각의 타겟 포인트를 지나가게 되는(또는 일치하는) 것을 보여줄 것이다. OPC 시뮬레이션은 그 경우라면 만족스러운 것으로 간주될 수 있다.
도 1에 예시된 바와 같이, IC 레이아웃 패턴(102)은 IC 레이아웃 패턴(100-101)으로부터 충분히 멀리 떨어져 있어서 IC 레이아웃 패턴(102)의 OPC는 IC 레이아웃 패턴(100-101)의 존재에 의해 영향을 받을 가능성이 낮다. 그러나, IC 레이아웃 패턴(100, 101) 간의 근접성(예, 약 100 nm 미만)은 문제를 야기할 수 있다. 예를 들면, 이들의 근접성은 IC 레이아웃 패턴(100-101)의 시뮬레이션된 가장자리 또는 절개된 세그먼트가 그 각각의 타겟 포인트를 빗나갈 수 있는 광학 이미지 형성의 문제를 야기할 수 있다. 이것은 IC 레이아웃 패턴(100)의 상부 우측 코너와 IC 레이아웃 패턴(101)의 바닥 좌측 코너의 경우 특히 그럴 수 있는데, 이는 이들 2개 영역이 나머지 IC 레이아웃 패턴에 가장 가까이 위치되므로 해당 나머지 근접 IC 레이아웃 패턴에 의해 영향을 받을 가능성이 가장 크기 때문이다.
도 2는 도 1에 도시된 것과 동일하지만 본 발명의 다양한 양태에 따라 그 절개부와 타겟 포인트를 조정한 IC 레이아웃 패턴(100-102)의 도식적 상면도를 보여준다. 도 2에 도시된 바와 같이, IC 레이아웃 패턴(100-101) 간의 근접성은 상호작용 영역 또는 존(110)을 형성한다. 이 영역(110) 내의 절개 위치 및 타겟 포인트는 인접한 IC 레이아웃 패턴에 의해 가해진 영향을 설명하기 위해(account for) 이동 또는 조정될 수 있다.
예를 들면, IC 레이아웃 패턴(100)의 절개 위치(120)와 IC 레이아웃 패턴(101)의 절개 위치(121)는 각각 상호작용 영역(110) 내에 있다. 추가로, IC 레이아웃 패턴(100)의 타겟 포인트(130-131)와 IC 레이아웃 패턴(101)의 타겟 포인트(132-133)도 상호작용 영역(110) 내에 있다. 도 1과 비교하면, 절개 위치(120-121)와 타겟 포인트(130-133)가 상호작용 영역(110)의 중심 측에 가깝게 이동된다. 달리 말하면, IC 레이아웃 패턴(100)의 절개 위치(120)와 타겟 포인트(130-131)는 IC 레이아웃 패턴(101)에 가깝게 이동되고, IC 레이아웃 패턴(101)의 절개 위치(121)와 타겟 포인트(132-133)는 IC 레이아웃 패턴(100)에 더 가깝게 이동된다.
도 1에서 절개 위치와 타겟 포인트는 IC 레이아웃 패턴(100-102) 각각의 범위 내에서 대칭으로 분포되었지만 도 2의 경우는 더 이상 그렇지 않음에 유의하여야 한다. 도 2에 도시된 바와 같은 절개 위치와 타겟 포인트의 조정은 이들을 상호작용 영역(110) 측으로 이끌리도록(gravitate) 한다. 따라서, 여기서 OPC 처리는 영향을 받는 IC 레이아웃 패턴 내에서 절개 위치와 타겟 포인트를 비대칭적으로 이동시키는 것을 포함하는 것으로 말할 수 있다.
상호작용 영역(110) 내의 절개 위치(120-121)와 타겟 포인트(130-133)의 조정은 IC 레이아웃 패턴(100-101)의 윤곽 가장자리, 특히 상호작용 영역(110) 내의 윤곽 가장자리를 더 선명하게 하는 것을 돕는다. IC 레이아웃 패턴(100, 101) 간의 근접성에 기인하여, 이들 패턴들은 서로에 대해 "인력"을 가한다. 도 1에 예시된 경우와 같이 절개 위치와 타겟 포인트가 이동되면, IC 레이아웃 패턴(100)은 IC 레이아웃 패턴(101)을 "끌어당길" 것이고, IC 레이아웃 패턴(101)은 IC 레이아웃 패턴(100)을 "끌어당길" 것이다. 이러한 현상이 일어나면, IC 레이아웃 패턴(100-101)의 취득된 윤곽 가장자리가 여전히 할당된 타겟 포인트를 지날 수 있지만, 윤곽 형상은 바람직하지 않게 늘어져서 상호 연결(bridging)의 위험(IC 레이아웃 패턴(100-101)이 실제로 물리적으로 서로 접촉됨)이 커진다.
이들 문제를 방지하기 위해, IC 레이아웃 패턴(100-101)은 함께 그룹화되어, 결국 인접한 다른 IC 레이아웃 패턴(100-102)을 고려하면서 하나의 IC 레이아웃 패턴의 OPC 절개 위치와 타겟 포인트가 구현된다. 구체적으로, 상호작용 영역(110) 내에서 절개 위치와 타겟 포인트를 이동시키는 것에 의해, 취득되는 윤곽 가장자리는 더 섬세하게 구분된 위치를 가진다. 이것은 인접한 IC 레이아웃 패턴(100-101)에 의해 가해지는 영향을 보상한다. 결국, 상호 연결의 위험이 감소된다.
한편, IC 레이아웃 패턴(102)은 나머지 IC 레이아웃 패턴(100-101)으로부터 충분히 멀리 떨어져 있으므로, 패턴(102)과 패턴(100-101) 간에 가해지는 영향은 문제를 야기하기엔 너무 작을 수 있다. 그러므로, IC 레이아웃 패턴(102)의 절개 위치와 타겟 포인트에 대한 조정은 필요치 않다.
도 3-4와 하기의 설명은 본 발명의 OPC 개념을 나타내는 추가의 예를 제공한다. 보다 구체적으로, 도 3은 통상적인 OPC가 적용되는 2개의 인접한 IC 레이아웃 패턴(200, 201)의 상면도를 나타내고, 도 4는 본 발명의 개선된 OPC가 적용되는 동일한 2개의 IC 레이아웃 패턴(200, 201)의 상면도를 나타낸다. 일부 실시예에서, IC 레이아웃 패턴(200-201)은 전술한 더블 패터닝 또는 피치 분할 기법을 이용하여 분해하기 곤란할 수 있는 패턴이다.
도 3을 참조하면, 원래의 IC 레이아웃 설계(예, 설계소로부터의 GDS 파일)에 따라, IC 레이아웃 패턴(200)은 서로 수직한 코너를 형성하는 복수의 직선 가장자리(210)를 가지며, IC 레이아웃 패턴(201)은 마찬가지로 서로 수직한 코너를 형성하는 복수의 직선 가장자리(220)를 가진다. 이상적으로는, 제조되는 IC 패턴은 이 형태를 유지할 것이다. 그러나, 이것은 광학적 제약 및 다른 처리에 관련된 문제에 기인하여 현실의 제조에서는 거의 불가능하다. 따라서, 주문 생산 공장의 엔지니어들은 OPC 기법을 통해 실제 제조되는 패턴이 원래 설계에 의해 특정된 다각형 형태와 거의 유사하게 되도록 하는 것을 시도하고 있다.
예를 들면, IC 레이아웃 패턴(200)의 가장자리(210)에 복수의 타겟 포인트(230)가 배치되고 IC 레이아웃 패턴(201)의 가장자리(220)에 복수의 타겟 포인트(240)가 배치된다. 타겟 포인트(230, 240)는 그것의 대응하는 절개된 세그먼트 상에 위치될 수 있지만, 절개 위치는 단순성의 이유로 여기서는 구체적으로 예시되지 않는다. 단순성의 이유로 모든 타겟 포인트가 분명히 도 3의 참조 번호로 표시되는 것은 아니라는 점에 유의하여야 한다.
IC 레이아웃 패턴(200, 201) 각각의 예측된 윤곽(250, 260)을 형성하기 위해 OPC 시뮬레이션이 수행된다. 도 3에 도시된 바와 같이, 윤곽(250, 260)은 곡률을 가지므로 원래 설계에 의해 특정된 다각형 형태(직선 가장자리(210, 220)로 표현됨)와 정확히 대응하지는 않는다. 그래도 대부분의 영역에서 윤곽(250, 260)은 원래의 다각형 설계를 충분히 따르고 있어서 이들은 문제를 일으키지 않는다.
그러나, IC 레이아웃 패턴(200, 201)의 근접성은 상호작용 영역(270)을 형성한다. 시뮬레이션 된 윤곽(250, 260)이 모든 측정된 타겟 포인트를 통과하더라도, 상호작용 영역(270) 내의 윤곽(250)의 일부(280)는 여전히 IC 레이아웃 패턴(201) 측으로 "끌어 당겨지며", 상호작용 영역 내의 윤곽(260)의 일부(281)는 IC 레이아웃 패턴(200) 측으로 "끌어 당겨진다". 윤곽(250, 260) 각각의 "끌어 당겨진" 부분(280-281)에 기인하여, IC 레이아웃 패턴(200-201) 간의 상호 연결의 가능성이 높아지게 되며, 이는 원치않는 전기적 단락 연결을 형성한다. 다시 말해, OPC 시뮬레이션이 공식적으로 테스트를 통과하더라도 현실상의 문제는 여전히 존재하는데, 이는 도 3의 OPC 시뮬레이션이 IC 레이아웃 패턴(200 또는 201)의 주변 환경을 고려하지 않고 수행되기 때문이다.
도 4는 본 발명의 OPC 처리가 어떻게 전술한 도 3의 문제를 극복하는지를 나타낸다. 상호작용 영역(270)은 민감한 영역이므로, 윤곽(260, 260)의 형태 및/또는 위치를 더 명확하게 하기 위해 IC 레이아웃 패턴(200, 201) 각각에 보조 타겟 포인트(290, 291)가 추가된다. 이것은 OPC 시뮬레이션이 윤곽(250)이 반드시 보조 타겟 포인트(290)를 지나고 윤곽(260)이 반드시 보조 타겟 포인트(291)를 지나는 것을 보장하기 위해 수행되기 때문이다.
보조 타겟 포인트(290, 291)가 IC 레이아웃 패턴(200, 201) 내의 바람직한 위치(예, 코너 근처)에 배치됨에 따라, 윤곽(250, 260)은 도 3에 도시된 바와 같이 서로를 향해 "끌어 당겨지는" 대신에 IC 레이아웃 패턴(200, 201)의 코너 영역 근처에 양호하게 돌려진 곡선을 보여준다. 이 방식으로, 보조 타겟 포인트(290, 291)는 효과적으로 윤곽 위치의 적어도 일부를 통제하는 것을 돕는데, 이는 결국 IC 레이아웃 패턴(200-201) 간의 근접성에 의해 야기되는 도 3에 보여지는 "제어되지 않는" 윤곽 거동을 완화시킨다. 따라서, 브릿징(bridging) 위험성이 감소된다.
통상적인 OPC 규칙은 임의의 개별 특징부가 함께 합쳐지게(예, 상호 연결) 하지 않는 것으로 이해된다. 그러나, 본 발명은 이러한 제한에 의해 구속되지 않는다. 다시 말해, 본 발명은 인접한 특징부의 그룹이 그룹화된 확정된 타겟 포인트가 되는 요건/기준을 만족할 때 서로 상호 연결되게 할 수 있다. 패턴/특징부의 상호 연결은 실제로 현상 후 검사(after development inspection: ADI) 중에 관찰될 수 있으나, 다른 후속 처리에 따라 최종적인 윤곽은 어떤 패턴-상호 연결 문제도 가지지 않을 것이다.
도 4에 도시된 실시예는 윤곽 형태를 선명하게 하는 것을 돕기 위해 추가적인 보조 타겟 포인트를 사용하고 있지만, 추가적인 타겟 포인트를 추가할 필요 없이 도 3을 참조로 전술한 바와 같이 원래 타겟 포인트와 절개 위치를 조정하는 것에 의해 동일한 효과를 달성할 수 있는 것도 알아야 한다. 예를 들면, 타겟 포인트(230) 중 일부는 IC 레이아웃 패턴(200)의 코너 영역에 가깝게 이동될 수 있고(예, 보조 타겟 포인트(290)가 배치되었을 곳에 가깝게), 타겟 포인트(240)의 일부는 IC 레이아웃 패턴(201)의 코너 영역에 가깝게 이동될 수 있으며(예, 보조 타겟 포인트(291)가 배치되었을 곳에 가깝게), 절개 위치도 그에 따라 조정될 수 있다. 이렇게 하는 것은 보조 타겟 포인트(290, 291)를 추가하는 것과 동일한 목표, 즉 다각형(즉, 패턴(200-201)에 대한 원래 설계)과 매우 유사한 양호한 윤곽(250, 260)을 형성하는 것을 달성할 수 있다.
도 5a와 도 5b 및 아래의 설명은 본 발명의 개념을 나타내는 또 다른 예를 제공한다. 보다 구체적으로, 도 5a-5b 각각은 서로 인접한 2개의 비아(300, 301)(예, IC 레이아웃 패턴)의 상면도를 나타낸다. 그러나, 도 5a는 통상적인 OPC 처리에 따라 시뮬레이션 된 비아(300-301)의 윤곽(310)도 보여주는 반면, 도 5b는 본 발명의 OPC 처리의 실시예에 따라 시뮬레이션 된 동일 비아(300-301)의 윤곽(311)을 나타낸다. 일부 실시예에서, 비아(300-301)는 전술한 더블 패터닝 또는 피치 분할 기법을 이용하여서는 분해하기 곤란할 수 있다.
도 5a에 도시된 바와 같이, 윤곽(310)의 형상을 형성하는 것을 돕기 위해 복수의 타겟 포인트(330)(모든 포인트가 여기에 구체적으로 표시된 것은 아님)가 구현된다. 이상적으로는, 윤곽(310)은 각각 개별 비아(300/301)에 대응하는 2개의 개별 부분이어야 한다. 그러나, 비아(300, 301)의 근접성(예, 비아(300)의 중심은 10-nm 기술의 노드에서 비아(301)의 중심으로부터 90 nm 미만임)에 기인하여, 이들 비아는 서로를 향해 "인력"을 가하며, 취득되는 윤곽은 실제 2개의 비아(300-301)를 함께 연결시킨다. 다시 말해, 윤곽의 부분(310A)은 이상적으로는 존재하지 않아야 하지만, 그럼에도 인접한 비아(300-301) 사이의 근접성에 기인하여 형성된다. 해당 부분(310A)은 비아(300-301) 사이에 상호 연결을 야기한다는 점에서 바람직하지 않기 때문에, 예컨대 식각 공정에 의해 추후의 제조 공정에서 제거되어야 할 것이다. 달리 말하면, 식각과 같은 후속 제조 공정은 상호 연결을 방지하기 위해 상기 부분(310A)에서 윤곽(310)을 "파괴하는" 것으로 추정된다. 따라서, 본 발명은 개별 특징부들이 함께 합쳐지는 것을 허용하지 않는 통상적인 OPC 규칙에 의해 구속되지 않는다.
그러나, 윤곽의 상기 부분(310A) 중 가장 폭이 좁은 부분의 외부 치수(340)가 여전히 너무 두꺼우면, 후속 제조 공정으로는 여전히 윤곽(310)을 파괴하지 못할 수 있다. 그러므로, 비아(300-301)의 상호 연결을 방지하기 위해 윤곽(310)의 부분(310A)을 후속의 제조 공정에 의해 파괴될 수 있도록 충분히 얇게 하는 것을 보장하는 것이 바람직할 것이다. 불행히도, 윤곽(310)의 형태를 선명하게 하기 위해 다수의 타겟 포인트를 사용함에도 불구하고, 도 5a의 통상적인 OPC 처리는 윤곽(310)의 부분(310A)의 형태 또는 크기를 충분히 고려하지 않음으로써 치수(340)가 상호 연결의 문제를 야기할만큼 광폭일 수 있다.
이제 도 5b를 참조하면, 본 발명은 윤곽(311)의 일부(311A)의 형태 및 크기를 선명하게 하기 위해 타겟 포인트(360)를 사용하는 것에 의해 이 문제를 해결한다. 비아(300-301) 사이의 근접성에 기인하여, 이들 사이의 영역(즉, 상기 부분(310A)이 위치된 영역)은 도 3-4를 참조로 전술한 상호작용 영역(270)과 유사한 상호작용 영역으로서 볼 수 있다. 이로써, 비아(300-301)는 함께 그룹화되며, 서로에 대한 그 상호작용 효과도 그에 따라 고려된다.
예시된 실시예에서, 취득되는 윤곽(311)에 대한 불리한 영향을 줄이기 위해 타겟 포인트(360)는 상기 상호작용 영역 내에 위치된다. 구체적으로, 타겟 포인트(360)는 윤곽(311)의 일부(311A)의 외부 치수(341)를 확정하기 위해 충분히 가깝게 함께 위치된다. 이것은 윤곽(311)이 타겟 포인트(360)를 통과하여야 하기 때문인데, 이는 윤곽(311)이 좁은 부분(341)을 갖는 형태로 재 형상화하는 것을 돕는다. 치수(341)는 치수(340)(도 5a)보다 작다. 일부 실시예에서, 치수(341)는 윤곽(11)이 식각과 같은 후속 공정에 의해 2개의 개별 부분으로 "파괴될" 수 있을 정도로 작게 설정된다.
다양한 실시예에서, 타겟 포인트(360)의 위치는 정확할 필요가 없음을 알아야 한다. 취득되는 윤곽(311)의 일부(311A)가 후속 공정에서 파괴될 정도로 폭이 좁은 한, 상호작용 영역 내에서 상/하/좌/우로 다소간 이동될 수 있다. 추가로, 예컨대 윤곽(311)의 형태가 더 구체적으로 확정되는 것이 필요한 실시예와 같은 다른 실시예의 경우, 3개 이상의 타겟 포인트(360)가 사용될 수 있다.
도 5b에 예시된 바와 같이, 6개의 타겟 포인트(330A)와 같은 이전의 타겟 포인트 중 일부는 본 발명에 따라 제거될 수 있다. 타겟 포인트(330A)의 제거는 여러 가지 이유에 기인할 수 있다. 하나의 이유는 윤곽(311)의 관련 부분의 형태가 새로이 추가된 타겟 포인트(360)에 의해 선명해지므로 타겟 포인트가 더 이상 필요치 않다는 것이다. 다른 이유는 타겟 포인트(330A)의 경우, 제거되지 않은 상태로 남겨지면, 실제로 윤곽(311)의 형태에 불리한 영향을 미칠 수 있다는 것이다. 어느 경우든, 타겟 포인트(330A)의 제거는 OPC 시뮬레이션의 속도를 높이는 것을 도울 수 있고, 이는 유익하다. 또한, 육안으로는 그다지 확실하지 않을 수 있지만, 더 바람직한 윤곽(311)을 형성하기 위해 나머지 타겟 포인트(330)의 위치도 도 5a로부터 도 5a로 다소간 이동될 수 있다.
도 5a 및 도 5b는 인접하게 위치된 2개의 비아(300-301)의 상호작용 효과와 후속하는 그룹화 및 OPC 변경을 나타내고 있지만, 본 발명의 개념은 2개의 인접한 비아(또는 임의의 2개의 인접한 패턴/다각형)에만 한정되지 않는다. 예를 들면, 도 6a 및 도 6b에 도시된 바와 같이, 복수(3개 이상)의 패턴 간의 상호작용 효과가 예시된다. 도 6a에서, 3개의 비아(400, 401, 402)의 상면도가 예시된다. 그러나, 각각의 비아(400-402)는 나머지 비아(400-402)로부터 충분히 멀리 떨어져 위치된다. 그러므로, 이들 비아(400-402)는 함께 그룹화될 필요가 없으며, 추가적인 OPC 변경도 필요치 않다(즉, 원래 OPC가 좋다).
도 6b는 5개의 비아(410-414)의 상면도를 나타낸다. 일부 실시예에서, 비아(410-414)는 전술한 더블 패터닝 또는 피치 분할 기법을 이용하는 것으로는 분해하기 곤란하다. 여기서, 비아(410-414)는 서로 충분히 가까이 위치되므로(예, 10-nm 기술의 노드에서 그 각각의 중심으로부터 90 nm 이내) 서로의 취득 윤곽에 영향을 미칠 수 있으며, 이는 비아(411-412), 비아(412-413) 및 비아(413-414)의 경우도 동일하다. 결국, 비아(410-414)는 5개의 분명한 윤곽보다는 OPC 시뮬레이션에 따라 하나의 윤곽(430)을 형성한다. 다시 말해, 이 윤곽(430)은 인접하는 비아 사이의 부분(430A)이 너무 두껍거나 광폭이지 않는 한, 나중의 제조 공정에서 파괴될 수 있다.
본 발명의 실시예에 따르면, 각각의 비아(410-414)가 나머지 비아에 대해 가질 수 있는 효과를 적절히 고려하기 위해 비아(410-414)는 함께 그룹화된다. 구체적으로, 도 5b를 참조로 전술한 바와 유사한 방식으로 윤곽(430)의 형태를 조절하기 위해 인접한 비아 사이의 부분(430A) 내에 타겟 포인트가 배치된다. 따라서, 비아의 그룹의 경우에도, 취득되는 윤곽(430)은 여전히 상기 부분(430A)이 충분히 좁은 행태일 수 있으므로, 임의의 비아(410-414) 사이의 상호 연결을 방지하기 위해 상기 부분은 식각과 같은 후속의 제조 공정으로 파괴될 수 있다.
본 발명의 개념은 특정 개수의 IC 레이아웃 패턴 또는 특정 배열의 IC 레이아웃 패턴에 한정되지 않음을 알아야 한다. 예를 들면, 함께 그룹화되는 IC 레이아웃 패턴은 도 4a 및 4b에 도시된 2개보다 많거나 도 6b에 도시된 5개보다 많을 수 있는데, 이들은 모두가 비아일 필요는 없으며(이들 중 일부는 일종의 IC 성분일 수 있는 반면 다른 것들은 다른 종류의 IC 성분일 수 있음), 이들은 서로 임의의 적절한 배향 또는 각도를 가질 수 있다.
도 1-6을 참조로 한 상기의 설명은 물리적인 근접성에 기인하여 함께 그룹화되는 IC 레이아웃 패턴에 촛점을 맞추고 있다. 본 발명의 일부 양태에 따르면, IC 레이아웃 패턴은 패턴 밀도 차이(즉, 부하) 때문에도 함께 그룹화될 수 있다. 이것은 복수의 IC 레이아웃 패턴(500-505)의 도식적인 상면도를 보여주는 도 7에 예시된다. IC 레이아웃 패턴(500-505)은 여기서는 직사각형 형태를 가지며, 게이트 라인, 배선 라인, 접촉 패드 또는 다른 적절한 IC 성분에 대응할 수 있다.
IC 레이아웃 패턴(500-505)은 서로로부터 실질적으로 등거리이며(도 7에 나타낸 수직 방향으로), IC 레이아웃 패턴(500-505)은 실질적으로 유사한 크기를 가질 수 있다. 그러나, IC 레이아웃 패턴(500)은 IC 레이아웃 패턴(501-505)보다 실질적으로 크기가 크다. 일부 실시에에서, IC 레이아웃 패턴(500)은 각각의 IC 레이아웃 패턴(501-505)보다 크기가 적어도 5배 크다. 다른 실시예에서, IC 레이아웃 패턴(500)은 각각의 IC 레이아웃 패턴(501-505)보다 크기가 적어도 10배 크다.
상당히 큰 크기(즉, 큰 부하) 때문에, IC 레이아웃 패턴(500)은 분리 거리가 반드시 그렇게 작을 필요는 없지만 가장 인접한 IC 레이아웃 패턴(501)에 대해 상당한 영향력을 행사한다. 다시 말해, IC 레이아웃 패턴(500)이 IC 레이아웃 패턴(501)과 유사한 크기를 가진다면, IC 레이아웃 패턴(500)은 통상적인 OPC 세팅/구성의 수정을 정당화시키기 위해 IC 레이아웃 패턴(501)의 윤곽에 그러한 상당한 영향을 미치지 않을 수 있다. IC 레이아웃 패턴(500)에 의해 가해지는 영향은 연직 하방으로 전파되어 약해지는데, 이는 IC 레이아웃 패턴(502)에 다소 영향을 미칠 수 있지만, IC 레이아웃 패턴(503-505)에 대한 영향은 무시할 정도일 수 있음을 의미한다.
이로써, IC 레이아웃 패턴(503-505)에 대해서는 통상적인 또는 "표준" OPC 세팅/구성이 사용될 수 있는데, 이는 IC 레이아웃 패턴이 "큰" IC 레이아웃 패턴(500)에 의해 그다지 영향을 받지 않으며, 서로의 윤곽 생성에 영향을 미치기에는 서로에 너무 가까운 것은 아니기 때문이다. IC 레이아웃 패턴(502)의 경우는 "큰" IC 레이아웃 패턴(500)에 근접하고 있으므로, 다수의 다른 요인(예, 패턴(502)의 임계도 또는 인접 패턴과의 정확한 분리 거리 등)에 의존할 수 있는 영향을 지우기 위해 해당 OPC 세팅을 다소가 수정하거나 수정하지 않을 수 있다. "큰" 패턴(500)의 경우, 상당히 큰 크기로 인해 특별한 OPC 세팅 또는 구성을 구현하는 것이 필요할 수 있다.
패턴(500-501)은 "큰" 패턴(500)이 상대적으로 작은 패턴(500)에 미치는 영향을 보상하기 위해 함께 그룹화되는 것이 필요하다. 다양한 실시예에서, IC 레이아웃 패턴(501)과 인접한 "큰" 레이아웃 패턴(500)의 부분의 절개 위치와 타겟 포인트는 조절될 필요가 있다. 에를 들면, 패턴(501)의 취득 윤곽을 더 선명하게 하기 위해 IC 레이아웃 패턴(501)의 상부 가장자리는 작은 세그먼트들로 절개될 수 있고, 세그먼트 상에 추가적인 타겟 포인트가 배치될 수 있다. 그렇지 않으면, IC 레이아웃 패턴(500-501) 간의 크기 또는 부하 차이로 인해 IC 레이아웃 패턴(501)의 윤곽이 더 이상 설계 규칙(design rules)을 만족시킬 수 없거나 패턴(500-501) 간의 상호 연결이 일어날 수 있는 포인트까지 왜곡될 수 있다. 절개 위치 및 타겟 포인트는 단순성의 이유로 여기에 구체적으로 예시되지는 않는다.
도 8은 본 발명의 실시예에 따른 OPC 처리 흐름을 나타낸 방법(600)의 흐름도이다. 방법(600)은 설계자로부터 입력으로서 IC 설계 레이아웃(또는 IC 설계 패턴)을 받는 610 단계로 시작한다. 일례로, 설계자는 설계소일 수 있다. 다른 예로, 설계자는 IC 설계 레이아웃에 따라 IC 제품을 제조하기 위해 선정된 반도체 제조사로부터 분리된 설계 팀이다. 다양한 실시예에서, 반도체 제조사는 포토마스크, 반도체 웨이퍼 또는 이들 모두를 제조할 수 있다. IC 설계 레이아웃은 IC 제품을 위해 설계되거나 IC 제품의 사양에 기초한 다양한 기하학적 패턴을 포함한다.
IC 설계 레이아웃은 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일로 제공된다. 일례로, IC 설계 레이아웃은 당업계에 공지된 "GDS" 포맷으로 표현된다. 설계자는 제조될 제품의 사양을 기초로 IC 설계 레이아웃을 수행하는 적절한 설계 절차를 실행한다. 설계 절차는 로직 설계, 물리적 설계 및/또는 배치 및 경로(route)를 포함할 수 있다. 예로서, IC 설계 레이아웃의 일부는 능동 영역, 게이트 전극, 소스 및 드레인, 층간 배선의 금속 라인 또는 비아 및 본딩 패드용 개구와 같이 반도체 기판(예, 실리콘 웨이퍼)과 해당 반도체 기판 상에 배치된 다양한 재료 층에 형성될 다양한 IC 특징부(주요 특징부로도 지칭됨)를 포함한다. IC 설계 레이아웃은 이미지화 효과, 처리 향상 및/또는 마스크 식별 정보를 위한 특징부와 같은 소정의 지원 특징부를 포함할 수 있다.
방법(600)은 적어도 서브-세트의 IC 패턴/특징부가 함께 그룹화되는 620 단계로 진행된다. 그룹화는 그룹화 후보인 특징부 사이의 물리적 근접성을 기초로 수행되거나 부하 또는 패턴 밀도 차이와 같은 다른 요인을 기초로 할 수 있다. 함께 그룹화되는 IC 패턴 또는 특징부의 경우, 이들 중 하나에 의해 야기되는 환경적 영향은 나머지 패턴/특징부를 위해 그리고 그 반대로 고려될 필요가 있다.
방법(600)은 그룹화되는 IC 패턴/특징부에 대해 절개 및/또는 타겟 포인트가 조정되는 630 단계로 진행된다. 일부 실시예에서, 그룹화되는 IC 패턴/특징부에 대해 상호작용 영역이 형성되며, 시뮬레이션 된 윤곽을 형상화하기 위해 상호작용 영역 내에서 절개 위치 또는 타겟 포인트가 변경될 수 있다. 일부 실시예에서, 양호하게 확정된 윤곽을 형성하기 위해 추가적인 보조 타겟 포인트가 추가될 수 있다.
방법(600)은 그룹화되는 IC 패턴/특징부를 위한 OPC 처리를 실행하는 640 단계 또는 단일 IC 패턴/특징부를 위한 OPC 처리를 실행하는 650 단계로 진행된다. OPC는 IC 설계 레이아웃을 변경하는 것에 의해 이미지 에러를 보정하도록 수행된다. 일부 실시예에서, OPC 처ㅓ리는 모델에 기초한 OPC 시뮬레이션을 포함한다. 각각의 OPC 시뮬레이션이 실행된 후, 방법(600)은 절개 및 재 타겟화 단계(630)를 반복할 수 있고, 이후 OPC 시뮬레이션이 다시 수행된다. 이러한 반복적인 처리는 변경된 IC 설계 레이아웃이 각각의 포토마스크로부터 웨이퍼로 허용 가능한 이미지를 생성할 수 있을 때까지 계속될 수 있다.
방법(600)은 포스트-OPC 체크를 수행하는 660 단계로 계속된다. 이 단계에서, IC 설계 레이아웃은 하나 이상의 마스크 룰에 의해 체크되고 그에 따라 변경된다. 일 실시예에서, 마스크 제조로부터 다양한 마스크 룰이 얻어진다. 마스크 제조로부터 다양한 마스크 제조 데이터가 수집되고, 마스크 제조 데이터는 IC 설계 레이아웃이 마스크로 이미지화될 패턴으로서 추구해야 할 한 범주의 규칙으로 추출된다.
방법(600)은 출력을 발생시키는 670 단계로 계속된다. 일부 실시예에서, 출력은 e-빔 마스크 기록기와 같은 마스크 제조 툴에 의해 접근 가능한 포맷의 변경된 IC 설계 레이아웃 파일을 포함한다. 일 실시예에서, 변경된 IC 설계 레이아웃 파일은 GDS 포맷으로 표현된다. 변경된 IC 설계 레이아웃은 전술한 단계들로부터 다양한 OPC 변경을 포함한다. 일부 실시예에서, 출력은 변경된 IC 설계 레이아웃을 기초로 마스크 또는 마스크의 그룹의 제조를 포함할 수 있다. 일 실시예에서, IC 설계 레이아웃을 기초로 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 e-빔 또는 다중 e-빔의 메커니즘이 사용된다. 마스크는 다양한 적절한 기술로 형성될 수 있다. 일 실시예에서, 마스크는 바이너리 기술을 이용하여 형성된다. 이 경우, 마스크 패턴은 불투과 영역과 투과 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 반응 재료 층(예, 포토레지스트)을 노광시키는데 사용되는 조사 빔(예, 자외선 또는 UV 빔)은 불투과 영역에 의해 차단되고 투과 영역을 통해 전파된다. 일례로, 바이너리 마스크는 투명 기판(예, 용융 석영)과 마스크의 불투과 영역 내에 코팅된 불투명 재료(예, 크롬)를 포함한다. 다른 실시예에서, 마스크는 위상 변위 기술을 이용하여 형성된다. 위상 변위 마스크(PSM)의 경우, 마스크 상에 형성된 패턴 내의 다양한 특징부는 해상도와 이미지화 품질을 높이기 위해 적절한 위상 차를 갖도록 구성된다. 다양한 예로, PSM은 당업계에 공지된 감쇠형 PSM 또는 교호형 PSM일 수 있다.
다른 처리 단계들은 마스크의 형성 후에 올 수 있다. 예로서, 전술한 방법에 의해 형성된 마스크 또는 마스크의 세트를 사용하여 반도체 웨이퍼가 제조된다. 반도체 웨이퍼는 실리콘 기판 또는 다른 적절한 기판과 그 위에 형성된 재료 층을 포함한다. 다른 적절한 기판은 대안적으로 다이아몬드 또는 게르마늄과 같은 일부 적절한 원소 반도체; 실리콘 카바이드, 인듐 비소 또는 인듐 인과 같은 적절한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인 또는 갈륨 인듐 인과 같은 적절한 합금 반도체로 구성될 수 있다.
반도체 웨이퍼는 다양한 도핑 영역, 유전체 특징부 및 다층 배선을 더 포함할 수 있다(또는 후속 제조 단계에서 형성된다). 일례로, 마스크는 반도체 웨이퍼 내에 다양한 도핑 영역을 형성하는 이온 주입 공정에 사용된다. 다른 예로, 마스크는 반도체 웨이퍼 내에 다양한 식각 영역을 형성하는 식각 공정에 사용된다. 다른 예로, 마스크는 반도체 웨이퍼 상의 다양한 영역 내에 박막을 형성하는 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정에 사용된다. 다양한 제조 데이터는 이전에 처리된 반도체 웨이퍼, 처리 툴 및 계측 툴로부터 CVD, PVD, 식각, 이온 주입 및 리소그래피 공정을 포함하는 다양한 제조 공정으로부터 수집될 수 있다.
도 9는 OPC 처리를 수행하는 방법(800)을 나타낸 흐름도이다. 방법은 집적 회로(IC) 설계 레이아웃을 받는 910 단계를 포함한다. 설계 레이아웃은 복수의 IC 레이아웃 패턴을 포함한다. IC 레이아웃 패턴은 자체를 다각형으로서 나타낼 수 있다.
방법은 복수의 IC 레이아웃 패턴 중 2개 이상의 패턴을 그룹화하는 920 단계를 포함한다. 일부 실시예에서, 서로 인접한 IC 레이아웃 패턴이 함께 그룹화되거나, 실질적으로 다른 부하를 갖는 IC 레이아웃 패턴이 함께 그룹화된다.
방법은 그룹화된 IC 레이아웃 패턴에 대해 절개를 행하거나 타겟 포인트를 설정하는 930 단계를 포함한다. 일부 실시예에서, 절개를 행하거나 타겟 포인트를 설정하는 것은 그룹화된 IC 레이아웃 패턴 내의 IC 레이아웃 패턴 각각에 대해 비대칭적으로 절개를 행하거나 타겟 포인트를 설정하는 것을 포함한다.
방법은 그룹화된 IC 레이아웃 패턴을 기초로 OPC 처리를 수행하는 940 단계를 포함한다. 일부 실시예에서, OPC 처리는 OPC 시뮬레이션을 수행하는 것을 포함한다.
방법은 OPC 처리를 기초로 변경된 IC 설계 레이아웃을 생성하는 950 단계를 포함한다.
일부 실시예에서, 서로 인접한 IC 레이아웃 패턴이 식별된다. 이들 IC 레이아웃 패턴은 함께 그룹화된다. 일부 실시예에서, 서로 인접한 패턴 사이에서 상호작용 영역이 식별된다. 절개 또는 타겟 포인트의 설정은 상호작용 영역 내에서 수행될 수 있다. 일부 실시예에서, 절개 위치 또는 타겟 포인트는 상호작용 영역 내에서 이동된다. 일부 실시에에서, 상호작용 영역 내에 하나 이상의 보조 타겟 포인트가 추가된다.
910-950 단계 이전, 도중 또는 이후에 추가적인 처리가 수행될 수 있음을 알아야 한다. 예를 들면, 방법(900)은 OPC 시뮬레이션이 수행된 후 포스트-OPC 체크를 실행하는 단계를 포함할 수 있다. 다른 처리는 단순성의 이유로 여기에 구체적으로 논의되지는 않는다.
전술한 바를 기초로, 본 발명은 통상적인 OPC 처리에 비해 다양한 장점을 제공함을 알 수 있다. 그러나, 모든 장점이 반드시 여기에 논의되는 것은 아니며 다른 실시예는 다른 장점을 제공할 수 있으며 모든 실시예에 특정 장점이 요구되는 것은 아니라는 것을 알아야 한다. 하나의 장점은 본 발명의 OPC 처리가 IC 레이아웃 패턴의 환경적 주변을 고려한다는 것이다. 이것은 IC 레이아웃 패턴의 윤곽이 인접하는 패턴/특징부의 물리적 근접성 또는 부하(예, 상당히 큰 IC 패턴이 인접하는지 여부)와 같은 요인에 의해 영향을 받기 때문이다. 서로의 윤곽 형성에 영향을 미칠 수 있는 패턴에 의해 상호작용 영역이 형성된다. 이들 패턴은 함께 그룹화되며, 윤곽 형성에 대한 바람직하지 않은 상호작용의 영향을 최소화하기 위해 상호작용 영역 내에서 또는 그 근처에서 절개 위치 및/또는 타겟 포인트가 조정된다. 결국, 실제 제조되는 패턴은 상호 연결과 같은 문제를 겪을 가능성이 낮아서 그 원래 설계와 매우 유사할 수 있다. 다른 장점은 여기 논의되는 OPC 처리가 기존의 처리와 호환될 수 있어서 실시가 용이해진다.
본 발명은 광학 근접 보정(OPC)을 수행하는 방법을 제공한다. 집적 회로(IC) 설계 레이아웃이 접수된다. 설계 레이아웃은 복수의 IC 레이아웃 패턴을 포함한다. 복수의 IC 레이아웃 패턴 중 2개 이상의 패턴은 함께 그룹화된다. 그룹화된 IC 레이아웃 패턴은 절개되거나 그룹화된 IC 레이아웃 패턴에 대해 타겟 포인트가 설정된다. 이후, 그룹화된 IC 레이아웃 패턴을 기초로 OPC 처리가 수행된다.
본 발명은 광학 근접 보정(OPC)을 수행하는 방법을 제공한다. 집적 회로(IC) 설계 레이아웃이 접수된다. 설계 레이아웃은 복수의 IC 레이아웃 특징부를 포함한다. 서브-세트의 IC 특징부가 식별된다. 서브-세트의 IC 특징부는 하나의 특징부로부터 미리 정해진 거리 내에 위치되거나, 실질적으로 다른 부하를 갖는다. 서브-세트의 IC 특징부는 그룹화된다. 그룹화된 IC 특징부에 대해 절개 위치 또는 타겟 포인트가 특정된다. 그룹화된 서브-세트의 IC 특징부에 대해 시뮬레이션된 윤곽이 형성된다.
본 발명은 광학 근접 보정(OPC)을 수행하는 방법을 제공한다. 집적 회로(IC) 설계 레이아웃이 접수된다. 설계 레이아웃은 복수의 다각형을 포함한다. 적어도 서브-세트의 다각형에 대해 상호작용 영역이 결정된다. 상기 결정은 물리적으로 근접된 다각형 또는 실질적으로 다른 기하학적 크기를 갖는 다각형을 식별하는 것을 포함한다. 서브-세트의 다각형에 대해, 그 가장자리가 절개되거나 타겟 포인트 위치가 설정된다. 상호작용 영역 내의 절개 또는 타겟 포인트 위치의 설정은 상호작용 영역 밖의 절개 또는 타겟 포인트 위치의 설정과 상이하게 수행된다. 이후, OPC 시뮬레이션이 수행된다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 광학 근접 보정(optical proximity correction; OPC)을 수행하는 방법으로서,
    복수의 집적 회로(IC) 레이아웃 패턴을 포함하는 IC 설계 레이아웃을 접수하는 단계;
    상기 복수의 IC 레이아웃 패턴 중 2개 이상을 그룹화하는 단계;
    상기 그룹화된 IC 레이아웃 패턴에 대해 절개(dissection)를 행하거나 타겟 포인트를 설정하는 단계; 및
    이후 상기 그룹화된 IC 레이아웃 패턴을 기초로 OPC 처리를 수행하는 단계
    를 포함하는 광학 근접 보정 수행 방법.
  2. 제1항에 있어서, 상기 그룹화하는 단계는,
    서로 인접한 IC 레이아웃 패턴을 식별하는 단계; 및
    적어도 상기 식별된 IC 레이아웃 패턴의 서브세트를 함께 그룹화하는 단계
    를 포함하는 것인, 광학 근접 보정 수행 방법.
  3. 제2항에 있어서, 상기 그룹화하는 단계는,
    서로 인접한 상기 패턴 간의 상호작용 영역을 식별하는 단계
    를 더 포함하는 것인, 광학 근접 보정 수행 방법.
  4. 제1항에 있어서, 상기 절개를 행하거나 타겟 포인트를 설정하는 단계는, 상기 그룹화된 IC 레이아웃 패턴에서의 IC 레이아웃 패턴 각각에 대해 비대칭적으로 절개를 행하거나 타겟 포인트를 설정하는 단계를 포함하는 것인, 광학 근접 보정 수행 방법.
  5. 제1항에 있어서, 상기 복수의 IC 레이아웃 패턴은, 더블 패터닝에 의해 분해(resolve)될 수 없는 패턴인 것인, 광학 근접 보정 수행 방법.
  6. 제1항에 있어서,
    상기 OPC 처리를 기초로 변경된 IC 설계 레이아웃을 생성하는 단계
    를 더 포함하는 광학 근접 보정 수행 방법.
  7. 광학 근접 보정(OPC)을 수행하는 방법으로서,
    복수의 집적 회로(IC) 특징부를 포함하는 IC 설계 레이아웃을 접수하는 단계;
    서로로부터 미리 정해진 거리 내에 위치되는 IC 특징부의 서브세트, 또는 상이한 부하를 갖는 IC 특징부를 식별하는 단계;
    상기 IC 특징부의 서브세트를 그룹화하는 단계;
    상기 그룹화된 IC 레이아웃 패턴에 대해 절개 위치 또는 타겟 포인트를 특정하는 단계; 및
    상기 그룹화된 IC 특징부의 서브세트에 대해 시뮬레이팅된 윤곽을 생성하는 단계
    를 포함하는 광학 근접 보정 수행 방법.
  8. 제7항에 있어서, 상기 생성된 시뮬레이팅된 윤곽을 기초로 상기 절개 위치 또는 타겟 포인트를 수정하는(revising) 단계를 더 포함하는 광학 근접 보정 수행 방법.
  9. 제7항에 있어서,
    상기 식별하는 단계, 상기 그룹화하는 단계, 상기 특정하는 단계, 및 상기 시뮬레이팅된 윤곽을 생성하는 단계를 기초로 변경된 IC 설계 레이아웃을 생성하는 단계; 및
    상기 변경된 IC 설계 레이아웃을 포토마스크 제조 설비로 전달하는 단계
    를 더 포함하는 광학 근접 보정 수행 방법.
  10. 광학 근접 보정(OPC)을 수행하는 방법으로서,
    더블 패터닝에 의해 분해될 수 없는 복수의 다각형을 포함하는 집적 회로(IC) 설계 레이아웃을 접수하는 단계;
    적어도 상기 다각형의 서브세트에 대한 상호작용 영역을 결정하는 단계로서, 물리적으로 근접한 다각형, 또는 상이한 기하학적 크기를 가지는 다각형을 식별하는 단계를 포함하는, 상기 결정하는 단계;
    상기 다각형의 서브세트에 대해 가장자리를 절개하거나 타겟 포인트 위치를 설정하는 단계로서, 상기 상호작용 영역 내에서의 상기 절개하거나 타겟 포인트 위치를 설정하는 단계는, 상기 상호작용 영역 밖에서 상기 절개하거나 타겟 포인트 위치를 설정하는 단계와는 상이하게 수행되는 것인, 상기 절개하거나 타겟 포인트 위치를 설정하는 단계; 및
    이후 OPC 시뮬레이션을 수행하는 단계
    를 포함하는 광학 근접 보정 수행 방법.
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