KR101096979B1 - 반도체 소자의 패턴 균일도 조절 방법 - Google Patents

반도체 소자의 패턴 균일도 조절 방법 Download PDF

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Abstract

본 발명은 반도체 소자에 형성되는 패턴의 균일도를 보다 용이하게 조절할 수 있는 포토 마스크의 패턴 형성 방법에 관한 것이다.
본 발명에서는 최외곽 패턴의 사이즈를 조절하면서 각각의 경우에 대한 시뮬레이션 컨투어를 얻고, 그 시뮬레이션 컨투어에 포함된 패턴들의 3σ 값이 특정 조건을 만족하는 최외곽 패턴 사이즈를 타겟 최외곽 패턴 사이즈들로 결정함으로써 보다 용이하게 패턴의 균일도를 조절할 수 있게 해준다.

Description

반도체 소자의 패턴 균일도 조절 방법{Method for forming photomask pattern to control critical Demension of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자에 형성되는 패턴의 균일도를 보다 용이하게 효과적으로 조절할 수 있는 방법에 관한 것이다.
일반적으로 포토리소그래피 기술은 반도체 소자의 고집적화를 선도하는 기본 기술로서, 빛을 이용하여 웨이퍼 기판 위에 임의의 형상을 갖는 패턴을 형성하는 기술이다. 즉, 웨이퍼 기판에 절연막이나 도전막 등의 패턴을 형성하여야 할 위치에 자외선, 전자빔 또는 X선 등과 같은 노광 장비의 빛을 조사하여 그 용해도가 변화하는 포토레지스트를 형성하고, 포토 마스크를 이용하여 포토레지스트의 소정 부위를 빛에 노출시킨 후, 현상액에 대하여 용해도가 큰 부분을 제거함으로써 임의의 형상을 갖는 포토레지스트 패턴을 형성한다. 이러한 포토레지스트 패턴에 의해 노출된 부분을 식각 공정으로 제거하여 원하는 반도체 소자 패턴을 형성한다.
그런데, 반도체 소자의 집적도가 급격히 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라, 포토 리소그래피의 해상도 한계에 따라 여러 문제가 발생하고 있다. 예를 들어, 웨이퍼 상의 선폭 균일도(uniformity)가 열악해지고 있는 문제가 발생하고 있다. 즉, 동일한 선폭으로 설계된 패턴들이 동일한 포토 마스크를 통해서 웨이퍼 상으로 전사될 때, 패턴들이 전사되는 위치에 따라 노광 과정에서 패턴의 선폭이 원하지 않게 변동되는 정도가 심각하게 커지고 있다.
패턴의 선폭이 일정하지 않게 되면, 라인 패턴의 경우 도 1에서와 같이 패턴이 기울어지는 현상이 발생할 수 있으며, 홀 패턴의 경우에는 도 2에서와 같이 패턴 간에 브릿지(bridge) 현상이 발생할 수 있어 공정 마진이 감소하게 된다.
이러한 패턴의 균일도 문제를 해결하기 위해 종래에는 어시스트 피쳐(AF : assist feature)를 사용하였다.
그런데, 반도체 소자의 고집적화와 더불어 어시스트 피쳐는 다음과 같은 엄격한 사용 제한 조건으로 인해 그 이용이 점차 어려워지고 있다.
즉, 어시스트 피쳐는 메인 패턴과의 간격 최적화가 필요하다. 이것은 어시스트 피쳐를 타겟 패턴과 일정 거리 이상 이격시키면 간섭 효과가 저하되어 그 사용 효과가 급감하고, 반대로 간섭효과를 극대화시키기 위해 메인 패턴과의 거리를 너무 가까이하면 어시스트 피쳐 자체로 인해 스컴(scum)이 발생하기 때문이다.
그리고, 어시스트 피쳐는 그 패턴 크기(size)의 최적화가 필요하다. 이것은 어시스트 피쳐의 적절한 패턴 크기가 선택되어야만 웨이퍼 상에서 스컴이 발생되지 않고 간섭효과의 극대화가 가능해지기 때문이다.
또한, 어시스트 피쳐는 임의의 포토 공정에 적합한 최적의 어시스트 피쳐 패턴 크기가 선택되었다 할지라도 마스크 제조사에서 패턴 확인이 가능한 패턴 크기이어야 한다. 즉, 현재까지 마스크 제조사에서 확인이 가능한 수준은 40∼50㎚ 정도인 것으로 알려져 있으며, 이 이하의 패턴 크기는 확인이 어렵다. 그런데, 최근 포토 공정이 KrF(λ=248㎚)에서 ArF(λ=193 ㎚)로 전환되면서, KrF 공정에서 사용하던 어시스트 피쳐를 ArF 공정에 적용할 경우, 어시스트 피쳐는 웨이퍼 상에서 대부분 스컴을 발생시키게 된다. 현재 많은 실험과 시뮬레이션을 통해 얻어진 데이터 분석 결과, ArF 공정에서 사용 가능한 수준의 어시스트 피쳐의 패턴 크기는 35㎚ 이하인 것으로 판단되며, 이 정도의 패턴 크기는 마스크 제조사에서 확인이 불가능한 수준의 크기이다. 그러므로, ArF 공정에 적합한 최적의 어시스트 피쳐 크기는 마스크 제조사에서 패턴 확인이 실질적으로 곤란하다.
따라서, 현재의 노광 조명계에 대한 극심한 변화를 수반하지 않고서도 웨이퍼 상의 선폭 균일도를 효과적으로 개선시킬 수 있는 새로운 방법이 절실히 요구되고 있는 실정이다.
본 발명은 웨이퍼 상에 패터닝되는 타겟 패턴 중 최외곽 패턴의 사이즈를 조절함으로써 웨이퍼 상의 선폭 균일도를 보다 개선하고 공정 마진(DOF 마진)을 향상시킬 수 있는 새로운 방법을 제공하고자 한다.
본 발명에 따른 패턴 균일도 조절 방법은 타겟 패턴들에 대한 원본 레이아웃을 설계하는 단계, 설계된 상기 원본 레이아웃에서 최외곽 패턴의 사이즈를 조절하면 각각의 사이즈에 대한 시뮬레이션 컨투어를 얻는 단계, 각각의 상기 시뮬레이션 컨투어에 포함된 패턴들에 대한 균일성 분포값(3σ)들을 획득하는 단계 및 획득된 상기 균일성 분포값들 중 최소값에 대응되는 최외곽 패턴 사이즈를 타겟 최외곽 패턴 사이즈로 결정하는 단계를 포함한다.
이처럼 본 발명은 최외곽 패턴의 사이즈를 조절하여 그 내측에 있는 패턴들의 패턴 균일도를 조절함으로써 웨이퍼 상의 패턴들에 대한 CD 균일도를 보다 용이하게 효과적으로 개선할 수 있으며 공정 마진을 향상시킬 수 있다.
본 발명에 따른 패턴 균일도 조절 방법은 상기 타겟 패턴에서 상기 최외곽 패턴의 내측에 있는 내측 패턴들에 대한 광근접보정(OPC)을 수행하는 단계를 더 포함함으로써 더 나은 CD 균일도를 확보할 수 있다.
본 발명에 따른 패턴 균일도 조절 방법에서 상기 균일성 분포값의 최소값은 상기 타겟 패턴이 1D(Dimension) 패턴인 경우에는 3 nm 보다 크지 않도록 하고 상기 타겟 패턴이 2D 패턴인 경우에는 5 nm 보다 크지 않도록 한다.
본 발명에 따른 패턴 균일도 조절 방법에서 상기 타겟 패턴이 1D 패턴인 경우에는 상기 최외곽 패턴의 스페이스 크기와 선폭의 크기 중 적어도 어느 하나의 크기를 조절할 수 있으며, 상기 타겟 패턴이 2D 패턴인 경우에는 상기 최외곽 패턴의 X 방향 스페이스 크기 또는 Y 방향 스페이스 크기를 조절할 수 있다. 이때, 조절 범위는 원본 레이아웃의 시뮬레이션 컨투어를 기준으로 20 ％ ∼ 70 ％ 범위에서 조절할 수 있다.
본 발명에 따른 패턴 균일도 조절 방법에서 상기 최외곽 패턴의 내측에 있는 내측 패턴들은 셀과 동일한 사이즈로 형성되도록 한다.
본 발명의 다른 실시 예에 따른 패턴 균일도 조절 방법은 타겟 패턴들에 대한 원본 레이아웃을 설계하는 단계, 설계된 상기 원본 레이아웃에서 복수개의 외곽 패턴들의 사이즈를 조절하면 각각의 사이즈에 대한 시뮬레이션 컨투어를 얻는 단계, 각각의 상기 시뮬레이션 컨투어에 포함된 패턴들에 대한 균일성 분포값(3σ)들을 획득하는 단계 및 획득된 상기 균일성 분포값들 중 최소값에 대응되는 최외곽 패턴 사이즈를 타겟 최외곽 패턴 사이즈로 결정하는 단계를 포함한다. 즉, 본 발명에서는 최외곽 패턴뿐만 아니라 최외곽 패턴을 포함한 복수개의 외곽 패턴들의 사이즈를 함께 조절할 수 있다.
본 발명은 최외곽 패턴의 사이즈를 조절하여 그 내측에 있는 패턴들의 패턴 균일도를 조절함으로써 웨이퍼 상의 패턴들에 대한 CD 균일도를 보다 용이하게 효과적으로 개선할 수 있을 뿐 아니라 공정 마진(DOF)을 향상시킬 수 있다.
도 1은 패턴의 CD가 일정하지 않아 기울어짐(leaning) 현상이 발생된 라인 패턴의 모습을 보여주는 도면.
도 2는 패턴의 CD가 일정하지 않아 브릿지 현상이 발생된 홀 패턴의 모습을 보여주는 도면.
도 3은 본 발명에 따른 포토 마스크의 패턴 형성 방법을 설명하기 위한 순서도.
도 4 및 도 5는 본 발명에 따른 시뮬레이션 결과를 보여주는 그래프들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
본 발명은 어시스트 피쳐를 삽입하거나 패턴의 레이아웃에 대한 설계 변경 없이 타겟 패턴 중 최외곽 패턴 또는 최왹곽 패턴을 포함한 복수개의 외곽 패턴들의 사이즈를 조절함으로써 그 안쪽에 있는 패턴들의 CD(Critical Dimension) 균일도를 효과적으로 개선할 수 있는 방법에 관한 것이다.
도 3은 본 발명의 일 실시 예에 따른 패턴의 균일도 조절 방법을 설명하기 위한 순서도이다.
먼저 타겟 패턴들에 대한 원본 레이아웃을 설계한다(단계 310).
이때, 원본 레이아웃은 마스크 레이아웃으로서, 예컨대 셀 영역에 형성되는 1D(Dimension) 패턴(예컨대, 라인 앤드 스페이스 패턴) 또는 2D 패턴(예컨대, 고립 패턴 또는 홀 패턴)과 같이 균일한 사이즈를 가지며 일정 간격으로 형성되는 패턴의 레이아웃일 수 있다. 본 실시 예에서는 타겟 패턴이 1D 패턴인 경우를 중심으로 설명한다.
원본 레이아웃에 대한 설계가 완료되면, 설계된 원본 레이아웃에서 최외곽 패턴의 사이즈(선폭의 크기 및/또는 스페이스의 크기)를 단계적으로 조절하면서 각각의 경우에 대한 타겟 패턴의 시뮬레이션 컨투어(contour)를 얻는다(단계 320).
이때, 타겟 패턴에서 최외곽 패턴을 제외한 나머지 패턴들 즉 최외곽 패턴의 내측에 형성되는 패턴(이하, '내측 패턴'이라 함)들은 셀과 동일한 사이즈를 갖도록 균일한 사이즈로 형성하고, 최외곽 패턴의 사이즈만을 달리하면서 각각의 사이즈별로 시뮬레이션을 수행하여 패턴에 대한 시뮬레이션 컨투어를 얻는다.
그리고, 최외곽 패턴의 사이즈 조절 범위는 원본 레이아웃에 대해 얻어진 시뮬레이션 컨투어를 기준으로 20 ％ ∼ 70 ％ 범위에서 조절할 수 있다.
다음에, 각각의 최외곽 패턴 사이즈별로 시뮬레이션 컨투어에 포함된 패턴들의 사이즈(선폭)를 측정하여 각각의 최외곽 패턴 사이즈에 대한 균일성 분포값(3σ)들을 획득한다(단계 330).
표 1은 최외곽 패턴 및 그와 인접한 내측 패턴 사이의 스페이스 사이즈(S1) 조절에 따른 내측 패턴들의 선폭, 최대(최소) 선폭, 선폭의 변화 범위 및 균일성 분포값(3σ(sigma))들에 대한 시뮬레이션 결과를 나타낸 표이며, 도 4는 표 1의 값들을 그래프로 보여주는 도면이다.
Figure 112010029495420-pat00001
표 1 및 도 4를 참조하면, 최외곽 패턴 및 그와 인접한 내측 패턴 사이의 스페이스 사이즈를 조절함에 따라 내측 패턴들의 CD 균일성이 변화됨을 알 수 있다. 즉, 최외곽 패턴의 사이즈(예컨대, 스페이스의 사이즈)를 조절함으로써 패턴들의 CD 균일성을 조절할 수 있음을 알 수 있다. 또한, 사이즈가 커질수록 CD 균일성이 개선되는 결과를 보이다가 어느 특정 사이즈(예컨대, 160 ㎚)를 넘어서면 CD 균일성이 다시 나빠지고 있음을 보여주고 있다. 즉, 패턴의 CD를 균일하게 만들어주는 최외곽 패턴의 사이즈 값(3σ가 최소가 되는 사이즈)이 존재한다는 것을 확인할 수 있다.
도면으로 도시하지는 않았으나, 홀 패턴과 같은 2D 패턴의 경우에도 상술한 1D 패턴(라인 앤 스페이스 패턴)에서와 같이 최외곽 패턴의 사이즈(X 방향의 스페이스 사이즈, Y 방향의 스페이스 사이즈)를 조절하면, 내측 패턴들에 대한 CD 균일성을 조절할 수 있다는 것을 확인하였다.
따라서 본 발명에서는 단계 330이 완료되면, 도 4와 같이 얻어진 최외곽 패턴의 사이즈별 시뮬레이션 결과에서 가장 작은 값의 3σ를 갖는 사이즈를 타겟 최외곽 패턴 사이즈로 결정한다(단계 340).
그러나, 시뮬레이션을 수행할 때 그 시뮬레이션 대상 범위(최외곽 패턴 사이즈에 대한 시뮬레이션 범위)를 잘못 정하는 경우에는 비록 그 시뮬레이션 결과에서 3σ 값이 최소인 사이즈를 타겟 최외각 패턴 사이즈로 선택하더라도 향상된 CD 균일성을 확보하지 못할 수 있다.
따라서, 본 발명에서는 최소의 3σ 값을 가지면서 그 최소의 3σ 값이 특정 값 이하인 경우에만 해당 최외곽 패턴 사이즈를 타겟 최외곽 패턴 사이즈로 결정한다. 즉, 1D 패턴의 경우에는, 도 5a에서와 같이 3σ 값이 3 nm 이하이면서 최소값을 갖는 경우에 해당 최외곽 패턴 사이즈를 타겟 최외곽 패턴 사이즈로 결정한다. 그리고, 2D 패턴의 경우에는, 도 5b에서와 같이 X 방향의 스페이스 사이즈 및 Y 방향의 스페이스 사이즈에 대한 3σ 값이 모두 5 nm 이하이면서 최소값을 갖는 경우에 해당 최외곽 패턴 사이즈를 타겟 최외곽 패턴 사이즈로 결정한다.
타겟 최외곽 패턴 사이즈가 결정되면, 내측 패턴들에 대한 광근접보정(OPC : Optical Proximity Correction)을 수행함으로써 최종적인 타겟 패턴의 레이아웃을 완성한다(단계 350).
이때, OPC 공정은 종래의 OPC 공정과 동일하게 이루어지므로 이에 대한 설명은 생략한다.
상술한 본 발명의 패턴의 균일도 조절 방법은 포토 마스크의 패턴 레이아웃을 형성할 때 사용될 수 있다.
상술한 본 발명의 실시 예들은 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
예컨대 상술한 실시 예에서는, 최외곽 패턴에 대한 스페이스 사이즈를 조절하는 경우에 대해서만 설명하였으나 최외곽 패턴의 라인 선폭 또는 홀의 크기를 조절하는 경우에도 패턴들의 CD 균일성을 조절할 수 있음은 자명하다.
또한 상술한 실시 예에서는 최외곽 패턴에 대한 사이즈를 조절(re-targeting)하는 경우를 설명하였으나, 필요에 따라서는 최외곽 패턴뿐만 아니라 내측 패턴들 중 최외곽 패턴에 인접한 적어도 하나의 패턴의 사이즈를 함께 조절할 수도 있다. 즉, 최외곽 패턴을 포함하는 복수개의 외곽 패턴들의 사이즈를 함께 조절하면서 상술한 바와 같이 각각의 경우에 대한 시뮬레이션 컨투어를 얻고, 그 시뮬레이션 컨투어에 포함된 패턴들의 3σ 값이 상술한 조건을 만족하는 외곽 패턴들의 사이즈들을 타겟 외곽 패턴 사이즈들로 결정할 수 있다.

Claims (20)

  1. 타겟 패턴들에 대한 원본 레이아웃을 설계하는 단계;
    설계된 상기 원본 레이아웃에서 최외곽 패턴의 사이즈를 조절하면서 각각의 사이즈에 대한 시뮬레이션 컨투어를 얻는 단계;
    각각의 상기 시뮬레이션 컨투어에 포함된 패턴들에 대한 균일성 분포값들을 획득하는 단계; 및
    획득된 상기 균일성 분포값들 중 최소값에 대응되는 최외곽 패턴 사이즈를 타겟 최외곽 패턴 사이즈로 결정하는 단계를 포함하는 반도체 소자의 패턴 균일도 조절 방법.
  2. 제 1항에 있어서,
    상기 타겟 패턴에서 상기 최외곽 패턴의 내측에 있는 내측 패턴들에 대한 광근접보정(OPC)을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 균일성 분포값의 최소값은
    상기 타겟 패턴이 1D(Dimension) 패턴인 경우 3 nm 보다 크지 않는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  4. 제 1항 또는 제 2항에 있어서, 상기 균일성 분포값의 최소값은
    상기 타겟 패턴이 2D(Dimension) 패턴인 경우 5 nm 보다 크지 않는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  5. 제 1항 또는 제 2항에 있어서, 상기 최외곽 패턴에 대한 사이즈 조절은
    상기 타겟 패턴이 1D 패턴인 경우, 상기 최외곽 패턴의 스페이스 크기와 선폭의 크기 중 적어도 어느 하나의 크기를 조절하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  6. 제 1항 또는 제 2항에 있어서, 상기 최외곽 패턴에 대한 사이즈 조절은
    상기 타겟 패턴이 2D 패턴인 경우, 상기 최외곽 패턴의 X 방향 스페이스 크기 또는 Y 방향 스페이스 크기를 조절하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  7. 제 1항 또는 제 2항에 있어서,
    상기 타겟 패턴에서 상기 최외곽 패턴의 내측에 있는 내측 패턴들은 셀과 동일한 사이즈로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  8. 제 1항 또는 제 2항에 있어서, 상기 최외곽 패턴에 대한 사이즈 조절은
    상기 원본 레이아웃의 시뮬레이션 컨투어를 기준으로 20 ％ ∼ 70 ％ 범위에서 조절하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  9. 타겟 패턴들에 대한 원본 레이아웃을 설계하는 단계;
    설계된 상기 원본 레이아웃에서 복수개의 외곽 패턴들의 사이즈를 조절하면서 각각의 사이즈에 대한 시뮬레이션 컨투어를 얻는 단계;
    각각의 상기 시뮬레이션 컨투어에 포함된 패턴들에 대한 균일성 분포값들을 획득하는 단계; 및
    획득된 상기 균일성 분포값들 중 최소값에 대응되는 상기 외곽 패턴들의 사이즈를 타겟 외곽 패턴 사이즈로 결정하는 단계를 포함하는 반도체 소자의 패턴 균일도 조절 방법.
  10. 제 9항에 있어서,
    상기 타겟 패턴에서 상기 복수개의 외곽 패턴들의 내측에 있는 패턴들에 대한 광근접보정(OPC)을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  11. 제 9항 또는 제 10항에 있어서, 상기 균일성 분포값의 최소값은
    상기 타겟 패턴이 1D 패턴인 경우 3 nm 보다 크지 않는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  12. 제 9항 또는 제 10항에 있어서, 상기 균일성 분포값의 최소값은
    상기 타겟 패턴이 2D 패턴인 경우 5 nm 보다 크지 않는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  13. 제 9항 또는 제 10항에 있어서, 상기 복수개의 외곽 패턴들에 대한 사이즈 조절은
    상기 타겟 패턴이 1D 패턴인 경우, 상기 복수개의 외곽 패턴들의 스페이스 크기와 선폭의 크기 중 적어도 어느 하나의 크기를 조절하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  14. 제 9항 또는 제 10항에 있어서, 상기 복수개의 외곽 패턴들에 대한 사이즈 조절은
    상기 타겟 패턴이 2D 패턴인 경우, 상기 복수개의 외곽 패턴들의 X 방향 스페이스 크기 또는 Y 방향 스페이스 크기를 조절하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  15. 제 9항 또는 제 10항에 있어서, 상기 복수개의 외곽 패턴들에 대한 사이즈 조절은
    상기 타겟 패턴에서 상기 복수개의 외곽 패턴들의 내측에 있는 패턴들은 셀과 동일한 사이즈로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  16. 제 9항 또는 제 10항에 있어서, 상기 외곽 패턴들에 대한 사이즈 조절은
    상기 원본 레이아웃의 시뮬레이션 컨투어를 기준으로 20 ％ ∼ 70 ％ 범위에서 조절하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  17. 타겟 패턴들에 대한 원본 레이아웃을 설계하는 단계;
    설계된 상기 원본 레이아웃에서 최외곽 패턴을 포함한 적어도 하나의 외곽 패턴의 사이즈를 조절하면서 각각의 사이즈에 대해 상기 외곽 패턴의 내측에 있는 패턴들의 균일성 분포값들을 획득하는 단계; 및
    획득된 상기 균일성 분포값들 중 최소값에 대응되는 외곽 패턴의 사이즈를 타겟 외곽 패턴 사이즈로 결정하는 단계를 포함하는 반도체 소자의 패턴 균일도 조절 방법.
  18. 제 17항에 있어서, 상기 균일성 분포값을 획득하는 단계는
    상기 원본 레이아웃에서 상기 외곽 패턴들의 사이즈를 조절하면서 각각의 사이즈에 대한 시뮬레이션 컨투어를 얻는 단계; 및
    각각의 상기 시뮬레이션 컨투어에 포함된 패턴들에 대한 균일성 분포값들을 획득하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  19. 제 17항에 있어서, 상기 외곽 패턴들에 대한 사이즈 조절은
    상기 타겟 패턴이 1D 패턴인 경우, 복수개의 외곽 패턴들의 스페이스 크기와 선폭의 크기 중 적어도 어느 하나의 크기를 조절하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
  20. 제 17항에 있어서, 상기 외곽 패턴들에 대한 사이즈 조절은
    상기 타겟 패턴이 2D 패턴인 경우, 복수개의 외곽 패턴들의 X 방향 스페이스 크기 또는 Y 방향 스페이스 크기를 조절하는 것을 특징으로 하는 반도체 소자의 패턴 균일도 조절 방법.
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