KR20170020781A - 동적 비아 클리핑에 의한 패널식 패키징을 위한 적응적 패터닝 방법 및 반도체 디바이스 - Google Patents

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Abstract

동적 비아 클리핑에 의한 패널식 패키징을 위한 적응적 패터닝 방법 및 반도체 디바이스가 기술된다. 복수의 반도체 다이 주위에 배치되는 봉합 재료를 포함하는 패널이 형성될 수 있다. 패널 내에서의 복수의 반도체 다이 각각에 대한 실질적 위치가 측정될 수 있다. 복수의 반도체 다이 각각의 실질적 위치와 정렬되는 제1 캡처 패드를 포함하는 전도성 재배선 층(RDL)이 형성될 수 있다. 복수의 반도체 패키지 각각에 대한 패키지 외곽선과 정렬되고 적어도 부분적으로 제1 캡처 패드 위에 배치되는 복수의 제2 캡처 패드가 형성될 수 있다. 복수의 전도성 비아의 공칭 풋프린트가 각각의 반도체 다이와 그의 대응하는 패키지 외곽선 사이의 오정렬을 처리하도록 조정될 수 있다.

Description

동적 비아 클리핑에 의한 패널식 패키징을 위한 적응적 패터닝 방법 및 반도체 디바이스{SEMICONDUCTOR DEVICE AND METHOD OF ADAPTIVE PATTERNING FOR PANELIZED PACKAGING WITH DYNAMIC VIA CLIPPING}
본 발명은 대체로 반도체 디바이스에 관한 것이고, 더 구체적으로는, 동적으로 클리핑된 비아를 포함하는 임베디드 반도체 다이 패키지에 대한 패널식 패키징의 적응적 패턴화에 관한 것이다.
반도체 디바이스는 보통 현대의 전자 제품에서 발견된다. 반도체 디바이스는 전기 컴포넌트의 수 및 밀도 면에서 다양하다. 이산 반도체 디바이스는, 대체로, 한 가지 타입의 전기 컴포넌트, 예를 들어 발광 다이오드(LED), 소신호 트랜지스터, 저항기, 커패시터, 인덕터, 및 전력 MOSFET(metal oxide semiconductor field effect transistor)를 포함한다. 집적된 반도체 디바이스는 전형적으로 수백 개 내지 수백만 개의 전기 컴포넌트를 포함한다. 집적된 반도체 디바이스의 예는 마이크로제어기, 마이크로프로세서, 전하 결합 디바이스(charged-coupled device, CCD), 태양 전지, 및 디지털 마이크로-미러 디바이스(digital micro-mirror device, DMD)를 포함한다.
반도체 디바이스는 신호 프로세싱, 고속 계산, 전자기 신호의 송수신, 전자 디바이스의 제어, 태양광의 전기 변환, 및 텔레비전 디스플레이를 위한 시각적 투영의 생성과 같은 광범위한 기능을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터, 및 소비자 제품의 분야에서 발견된다. 반도체 디바이스는 또한 군사용 응용물, 항공기 산업, 자동차, 산업용 제어기, 및 사무용 설비에서도 발견된다.
반도체 디바이스는 반도체 재료의 전기적 특성을 활용한다. 반도체 재료의 원자 구조는 그의 전기 전도성이 전기장 또는 베이스 전류의 인가에 의해 또는 도핑 공정을 통해 조작되게 한다. 도핑은 반도체 디바이스의 전도성을 조작 및 제어하도록 반도체 재료에 불순물을 도입시킨다.
반도체 디바이스는 능동 및 수동 전기 구조물을 포함한다. 바이폴라 및 전계 효과 트랜지스터를 비롯한 능동 구조물은 전기 전류의 흐름을 제어한다. 도핑 레벨 및 전기장 또는 베이스 전류의 인가 레벨을 변화시킴으로써, 트랜지스터는 전기 전류의 흐름을 촉진하거나 제한한다. 저항기, 커패시터, 및 인덕터를 비롯한 수동 구조물은 다양한 전기적 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 창출한다. 수동 및 능동 구조물은 전기적으로 접속되어 회로를 형성하는데, 회로는 반도체 디바이스가 고속 계산 및 다른 유용한 기능을 수행할 수 있게 한다.
반도체 디바이스는, 대체로, 두 가지의 복잡한 제조 공정, 즉 프론트엔드 제조(front-end manufacturing) 및 백엔드 제조(back-end manufacturing)를 이용하여 제조되고, 각각의 공정은 잠재적으로 수백 개의 단계를 수반한다. 프론트엔드 제조는 반도체 웨이퍼의 표면 상에의 복수의 반도체 다이의 형성을 수반한다. 각각의 반도체 다이는 전형적으로 동일하며, 능동 및 수동 컴포넌트를 전기적으로 접속시킴으로써 형성되는 회로를 포함한다. 백엔드 제조는 완성된 웨이퍼로부터 개개의 반도체 다이를 낱개화하는 것 및 다이를 패키징하여 구조적 지지 및 환경적 격리를 제공하는 것을 수반한다. 본 명세서에서 사용되는 바와 같은 "반도체 다이"라는 용어는 해당 단어의 단수형 및 복수형 양측 모두를 지칭하며, 이에 따라, 단일의 반도체 디바이스 및 다수의 반도체 디바이스 양측 모두를 지칭할 수 있다.
반도체 제조의 한 가지 목적은 더 작은 반도체 디바이스를 제조하는 것이다. 더 작은 디바이스는 전형적으로 더 적은 전력을 소비하고, 더 높은 성능을 가지며, 더 효율적으로 제조될 수 있다. 게다가, 더 작은 반도체 디바이스는 더 작은 풋프린트(footprint)를 갖는데, 이는 더 작은 최종 제품을 위해 바람직하다. 더 작은 반도체 다이 크기는, 더 작고 밀도가 더 높은 능동 및 수동 컴포넌트를 갖는 반도체 다이를 생성하게 되는 프론트엔드 공정에서의 개선에 의해 달성될 수 있다. 백엔드 공정은 전기적 상호접속 및 패키징 재료에서의 개선에 의해 더 작은 풋프린트를 갖는 반도체 디바이스 패키지를 생성할 수 있다.
패키징된 반도체 디바이스를 더 효율적으로 제조하는 백엔드 프로세싱에 대한 한 가지 접근은 다수의 반도체 다이가 패널 내에 형성되고 재구성된 웨이퍼 또는 패널의 레벨에서 동시에 프로세싱되는 패널식 패키징의 이용이다. 패널식 패키징은 백엔드 제조 시에 임베디드 다이 패키지를 형성하는 데 이용될 수 있다. 반도체 다이를 패키징하는 데 이용되는 패널식 패키징의 한 가지 형태가 FOWLP이다. FOWLP는 다수의 반도체 다이를 "페이스-다운(facedown)"으로 배치하는 것 또는 반도체 다이의 활성 표면이 임시 테이프 캐리어와 같은 임시 캐리어 또는 기판을 향해 배향되는 상태로 배치하는 것을 수반한다. 반도체 다이 및 기판 또는 캐리어는, 예를 들어 압축 성형 공정을 이용하여, 에폭시 성형 화합물과 같은 봉합재(encapsulant)로 오버몰딩(overmold)된다. 성형 후, 재구성된 웨이퍼로서 함께 형성된 다수의 반도체 다이의 활성 표면을 노출시키도록 캐리어 테이프가 제거된다. 후속으로, 전형적으로 재배선 층(RDL)을 포함하는 WLCSP(wafer level chip scale package) 빌드업 상호접속 구조물이 재구성된 웨이퍼 또는 패널의 상부에 형성된다. 이어서, 전도성 범프가 재구성된 웨이퍼에 부착되는 BGA(ball grid array)로서 빌드업 상호접속 구조물 위에 형성된다. BAG의 형성 후, 재구성된 웨이퍼는 개개의 반도체 디바이스 또는 패키지를 형성하도록 낱개화된다. 때때로, 반도체 다이는 기판에 실장되는 공정에서 변위되고, 또한 오버몰딩 공정 동안에 변위된다. 반도체 다이의 회전을 비롯한 반도체 다이의 변위는 반도체 패키지에 결함을 유발하여 패키지 품질 및 신뢰성을 감소시키고 패키지 수율 손실을 더욱 증가시킬 수 있다.
임베디드 다이 패키지의 형성을 허용하는 백엔드 제조의 다른 영역은 인쇄 회로 보드(PCB) 타입 구조물 또는 인쇄 배선 보드 패널과 같은 기판 내의 반도체 다이의 임베딩이며, 여기서 반도체 다이는 다층 기판의 내부 층에 임베드된다. 임베디드 반도체 다이 패키지는 박막형 반도체 다이 및 매립형 반도체 다이를 기판의 내부 층 내에 도입시킴으로써 형성될 수 있다. 반도체 다이는 기판 내부 층 내의 캐비티에 매립될 수 있고, 또한, 기판의 내부 층의 표면에 추가될 수 있으며, 그 후, 반도체 다이의 위와 아래에 배치된 층을 갖는 보드 샌드위치(board sandwich)를 구성하도록 빌드업 기술이 이어서 이용될 수 있다. 기판 내에 반도체 다이를 포함시키는 것은, 패키지 집적의 일부로서 3차원(3D) 패키징의 개념을 향상시키면서 풋프린트를 감소시키고 신호 성능을 개선하는 산업적 요구를 지원할 수 있다.
따라서, 일 태양에서, 본 발명은 복수의 반도체 다이 주위에 배치되는 봉합 재료를 포함하는 패널을 형성하는 단계를 포함할 수 있는 반도체 디바이스 제조 방법이다. 패널 내에서의 복수의 반도체 다이 각각에 대한 실질적 위치가 측정될 수 있다. 복수의 반도체 다이 각각의 실질적 위치와 정렬되는 제1 캡처 패드를 포함하는 전도성 RDL이 형성될 수 있다. 복수의 반도체 패키지 각각에 대한 패키지 외곽선과 정렬되고 적어도 부분적으로 제1 캡처 패드 위에 배치되는 복수의 제2 캡처 패드가 형성될 수 있다. 각각의 반도체 다이와 그의 대응하는 패키지 외곽선 사이의 오정렬을 처리하도록 그리고 복수의 전도성 비아 각각을 복수의 제1 캡처 패드 중 하나 및 제2 캡처 패드 중 하나에 접속시키도록 복수의 전도성 비아의 공칭 풋프린트가 조정될 수 있다.
반도체 디바이스 제조 방법은 복수의 RDL 캡처 패드로서 복수의 제1 캡처 패드를 형성하는 단계를 추가로 포함할 수 있다. 복수의 제2 캡처 패드는 RDL 캡퍼 패드로부터 오프셋된 복수의 UBM(under bump metallization) 패드 또는 LGA(land grid array) 패드로서 형성될 수 있다. 복수의 전도성 비아의 공칭 풋프린트는 RDL 캡처 패드의 형상과 실질적으로 동일한 형상으로부터 중첩 영역 - 중첩 영역은 RDL 캡처 패드의 풋프린트 및 UBM 패드의 풋프린트에 공통인 풋프린트에 의해 정의됨 - 의 형상과 실질적으로 동일한 수정된 형상으로 조정될 수 있다. 방법은 중첩 영역의 크기가 각각의 반도체 다이와 그의 대응하는 패키지 외곽선 사이의 오정렬에 반비례하도록 중첩 영역의 크기를 조정하는 단계를 추가로 포함할 수 있다. 방법은 중첩 영역의 크기가 각각의 반도체 다이의 중심으로부터의 거리에 반비례하도록 중첩 영역의 크기를 조정하는 단계를 추가로 포함할 수 있다. 방법은 구리 필라(pillar)에 커플링된 제1 캡처 패드 또는 복수의 반도체 다이 중 하나의 반도체 다이의 캡처 패드의 반대편인 단부를 포함하는 전도성 RDL을 형성하는 단계를 추가로 포함할 수 있다. 방법은 복수의 반도체 다이 중 제2 반도체 다이에 대한 전도성 비아의 형상 또는 크기와는 상이하게 복수의 반도체 다이 중 제1 반도체 다이에 대한 전도성 비아의 형상 또는 크기를 형성하는 단계를 추가로 포함할 수 있다. 방법은 제1 캡처 패드 또는 제2 캡처 패드의 풋프린트 외부로 연장되지 않도록 복수의 전도성 비아를 형성하는 단계를 추가로 포함할 수 있다. 방법은 최소 비아 영역을 정의하는 단계, 및 최소 비아 영역보다 더 큰 영역을 포함하는 풋프린트를 갖는 복수의 전도성 비아 각각을 형성하는 단계를 추가로 포함할 수 있다. 방법은 최소 영역이 각각의 반도체 다이와 그의 대응하는 패키지 외곽선 사이의 최대 오정렬을 정의하는 것을 추가로 포함할 수 있다.
다른 태양에서, 본 발명은 반도체 다이를 제공하고, 반도체 다이에 대한 고정 위치를 포함하는 제1 전도성 층을 형성하고, 반도체 다이에 대한 가변 위치를 포함하는 제2 전도성 층을 형성하고, 그리고 제1 전도성 층 및 제2 전도성 층에 커플링되는 조정된 형상 또는 크기를 포함하는 전도성 비아를 형성하는 방법이다.
방법은 반도체 다이의 실질적 위치와 정렬되는 부분을 포함하는 제1 전도성 층을 형성하는 단계를 추가로 포함할 수 있다. 반도체 패키지의 패키지 외곽선과 정렬되고 적어도 부분적으로 반도체 다이의 실질적 위치와 정렬되는 제1 전도성 층의 부분 위에 배치되는 부분을 포함하는 제2 전도성 층이 형성될 수 있다. 제1 전도성 층의 부분과 제2 전도성 층의 부분 사이의 오정렬을 처리하도록 전도성 비아의 크기 또는 형상이 조정될 수 있다. 방법은 전도성 비아의 크기가 제1 전도성 층의 부분과 제2 전도성 층의 부분 사이의 오정렬에 반비례하도록 전도성 비아의 크기를 조정하는 단계를 추가로 포함할 수 있다. 방법은 전도성 비아의 크기가 반도체 다이의 중심으로부터의 거리에 반비례하도록 전도성 비아의 크기를 조정하는 단계를 추가로 포함할 수 있다. 방법은 제1 전도성 층의 부분을 RDL 캡처 패드로서 형성하는 단계, 제2 전도성 층의 부분을 UBM 또는 LGA 패드로서 형성하는 단계, 및 제1 전도성 층의 부분의 크기 또는 형상을 RDL 캡처 패드의 형상과 실질적으로 동일한 형상으로부터 중첩 영역 - 중첩 영역은 RDL 캡처 패드의 풋프린트 및 UBM 패드의 풋프린트와 공통인 풋프린트에 의해 정의됨 - 의 형상과 실질적으로 동일한 수정된 형상으로 조정하는 단계를 추가로 포함할 수 있다. 방법은 반도체 다이에 커플링된 구리 필라를 형성하는 단계를 추가로 포함할 수 있다. 방법은 제1 전도성 층 및 제2 전도성 층의 풋프린트 외부로 연장되지 않도록 전도성 비아를 형성하는 단계를 추가로 포함할 수 있다. 방법은 최소 비아 영역보다 더 큰 영역을 포함하는 풋프린트를 갖는 전도성 비아를 형성하는 단계를 추가로 포함할 수 있다. 방법은 최소 영역이 반도체 다이에 대한 최대 오정렬을 정의하는 것을 추가로 포함할 수 있다.
다른 태양에서, 본 발명은 공칭 정렬과는 상이한 실질적 정렬을 포함하는 반도체 다이를 제공하는 단계, 수정된 비아에 대한 크기 및 형상을 제공하도록 전도성 비아의 공칭 크기 또는 형상을 조정하는 단계, 및 반도체 다이의 공칭 정렬에 기초하여 반도체 다이에 커플링된 수정된 비아를 형성하는 단계를 포함할 수 있는 반도체 디바이스 제조 방법이다.
방법은 반도체 다이의 실질적 정렬과 정렬되는 전도성 RDL을 형성하는 단계, 반도체 패키지의 패키지 외곽선과 정렬되는 UBM 패드 또는 LGA 패드를 형성하는 단계, 및 반도체 다이와 패키지 외곽선 사이의 오정렬을 처리하도록 전도성 비아의 공칭 크기 또는 형상을 조정하는 단계를 추가로 포함할 수 있다. 방법은 수정된 비아의 크기가 반도체 다이와 패키지 외곽선 사이의 오정렬에 반비례하도록 전도성 비아의 공칭 크기를 조정하는 단계를 추가로 포함할 수 있다. 방법은 수정된 비아의 크기가 반도체 다이의 중심으로부터의 거리에 반비례하도록 전도성 비아의 공칭 크기를 조정하는 단계를 추가로 포함할 수 있다. 방법은 중첩 영역 - 중첩 영역은 RDL 캡처 패드의 풋프린트 및 UBM 패드의 풋프린트와 공통인 풋프린트에 의해 정의됨 - 의 형상과 실질적으로 동일한 형상을 포함하는 수정된 비아를 형성하는 단계를 추가로 포함할 수 있다. 방법은 RDL 캡처 패드 또는 UBM 패드의 풋프린트 외부로 연장되지 않도록 수정된 비아를 형성하는 단계를 추가로 포함할 수 있다. 방법은 최소 영역보다 더 큰 영역을 포함하는 풋프린트를 갖는 공칭 비아를 형성하는 단계를 추가로 포함할 수 있다. 방법은 최소 영역이 반도체 다이와 패키지 외곽선 사이의 최대 오정렬을 정의하는 것을 추가로 포함할 수 있다.
전술한 그리고 다른 태양, 특징, 및 이점은 발명을 실시하기 위한 구체적인 내용 및 도면으로부터 그리고 청구범위로부터 당업자에게는 명백할 것이다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른, 반도체 패키지 또는 임베디드 다이 패키지에서 사용하기 위한 복수의 반도체 다이를 도시한다.
도 2a 내지 도 2k는 적응적으로 패턴화된 전도성 비아를 포함하는 반도체 패키지 또는 임베디드 다이 패키지를 형성하는 방법의 도면을 도시한다.
도 3은 적응적으로 패턴화된 전도성 비아를 포함하는 반도체 패키지의 일 실시예의 측단면도를 도시한다.
도 4는 적응적으로 패턴화된 전도성 비아를 포함하는 반도체 패키지의 다른 실시예의 측단면도를 도시한다.
도 5는 적응적으로 패턴화된 전도성 비아를 포함하는 반도체 패키지의 다른 실시예의 측단면도를 도시한다.
도 6은 기판 내에 배치된 반도체 패키지의 다른 실시예의 측단면도를 도시한다.
본 발명은 동일한 번호가 동일하거나 유사한 요소를 나타내는 도면을 참조하여 하기의 설명에서 하나 이상의 실시예들을 포함한다. 설명은 하기의 개시내용 및 도면에 의해 지지되는 바와 같은 첨부된 청구범위 및 그의 등가물에 의해 정의되는 바와 같은 본 발명의 사상 및 범주 내에 포함될 수 있는 대안물, 변형물, 및 등가물을 포괄하도록 의도된다는 것이 당업자에 의해 이해될 것이다.
하기의 설명에서는, 본 발명의 철저한 이해를 제공하기 위해, 특정 구성, 조성, 및 공정 등과 같은 많은 특정 세부사항이 기술된다. 다른 경우에 있어서, 주지된 공정 및 제조 기법은 본 발명을 불필요하게 이해하기 어렵게 만들지 않게 하기 위해 구체적인 세부사항이 기술되지 않았다. 또한, 도면에 도시된 다양한 실시예들은 예시적인 표현들이고, 반드시 축척대로 묘사되지는 않는다.
본 명세서에서 사용되는 바와 같은 "위(over)", "사이(between)", 및 "상(on)"이라는 용어들은 다른 층에 대한 하나의 층의 상대적 위치를 지칭한다. 다른 층 위에 또는 아래에 침착 또는 배치된 하나의 층은 또 다른 층과 직접적으로 접촉할 수 있거나, 또는 하나 이상의 개재 층을 가질 수 있다. 층들 사이에 침착 또는 배치된 하나의 층은 그 층들과 직접적으로 접촉할 수 있거나, 또는 하나 이상의 개재 층을 가질 수 있다. 대조적으로, 제2 층 "상"의 제1 층은 해당 제2 층과 접촉한다.
반도체 디바이스는, 대체로, 두 가지의 복잡한 제조 공정, 즉 프론트엔드 제조 및 백엔드 제조를 이용하여 제조된다. 프론트엔드 제조는 반도체 웨이퍼의 표면 상에의 복수의 다이의 형성을 수반한다. 웨이퍼 상의 각각의 다이는 기능적 전기 회로를 형성하도록 전기적으로 접속되는 능동 및 수동 전기 컴포넌트들을 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 컴포넌트는 전기 전류의 흐름을 제어하는 능력을 갖는다. 커패시터, 인덕터, 저항기, 및 변압기와 같은 수동 전기 컴포넌트는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 창출한다.
수동 및 능동 컴포넌트들은 도핑, 침착, 포토리소그래피, 에칭, 및 평탄화를 비롯한 일련의 공정 단계에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기법에 의해 반도체 재료에 불순물을 도입시킨다. 도핑 공정은 능동 디바이스 내의 반도체 재료의 전기 전도성을 변경하여, 반도체 재료를 절연체, 컨덕터로 변환하거나, 또는 전기장 또는 베이스 전류에 응답하여 반도체 재료 전도율을 동적으로 변화시킨다. 트랜지스터는 전기장 또는 베이스 전류의 인가 시에 트랜지스터가 전기 전류의 흐름을 촉진 또는 제한할 수 있게 하기 위해 필요에 따라 배열되는 가변 도핑 타입 및 도핑 정도의 영역을 포함한다.
능동 및 수동 컴포넌트들은 상이한 전기 특성을 갖는 재료의 층에 의해 형성된다. 층은 침착되고 있는 재료의 타입에 의해 부분적으로 결정되는 다양한 침착 기법에 의해 형성될 수 있다. 예를 들어, 박막 침착은 화학 증착(CVD), 물리 증착(PVD), 전해 도금, 및 무전해 도금 공정을 수반할 수 있다. 각각의 층은 대체로 능동 컴포넌트, 수동 컴포넌트, 또는 컴포넌트들 사이의 전기적 접속의 일부분을 형성하도록 패턴화된다.
층은 포토리소그래피를 이용하여 패턴화될 수 있다. 패턴화는 반도체 웨이퍼 표면 상의 상부 층 중 일부분이 제거되게 하는 기본 동작이다. 반도체 웨이퍼의 일부분은 포토리소그래피, 포토마스킹, 마스킹, 산화물 또는 금속 제거, 포토그래피 및 스텐실링, 및 마이크로리소그래피를 이용하여 제거될 수 있다. 포토리소그래피는 레티클(reticle) 또는 포토마스크에 패턴을 형성하는 것, 및 반도체 웨이퍼의 표면 층과 같은 패턴화될 층에 패턴을 전사시키는 것을 포함한다. 포토리소그래피는 2-단계 공정에서 반도체 웨이퍼의 표면 상에 능동 및 수동 컴포넌트들의 수평 치수를 형성한다. 먼저, 레티클 또는 마스크 상의 패턴이 포토레지스트의 층에 전사된다. 포토레지스트는 광에 노출될 때 구조 및 특성 면에서 변화를 겪는 감광성 재료이다. 포토레지스트의 구조 및 특성을 변화시키는 공정은 네거티브 작용 포토레지스트(negative-acting photoresist) 또는 포지티브 작용 포토레지스트(positive-acting photoresist) 중 어느 하나로서 일어난다. 둘째, 포토레지스트 층이 웨이퍼 표면에 전사된다. 전사는 에칭이 포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부 층의 일부분을 제거하는 경우에 일어난다. 대안으로, 일부 타입의 재료는 포토레지스트에 의해 또는 무전해 및 전해 도금과 같은 기법을 이용한 이전의 침착/에칭 공정에 의해 형성된 영역 또는 공극에 재료를 직접적으로 침착시킴으로써 패턴화된다. 포토레지스트의 화학물질은, 포토레지스트가 실질적으로 온전한 상태로 유지되도록, 그리고 포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부 층의 일부분이 제거되거나 도금에 의해 추가되는 동안에 화학적 에칭 용액 또는 도금 화학물질에 의한 제거를 견디도록 하는 것이다. 포토레지스트를 형성, 노출, 및 제거하는 공정뿐만 아니라 반도체 웨이퍼의 일부분을 제거하거나 웨이퍼의 일부분을 추가하는 공정은 사용되는 특정 레지스트 및 희망하는 결과에 따라 변경될 수 있다.
네거티브 작용 포토레지스트에서, 포토레지스트는 광에 노출되고, 중합으로 공지된 공정에서 가용성 상태로부터 불용성 상태로 변화된다. 중합 시, 중합되지 않는 재료는 광 또는 에너지 소스에 노출되고, 폴리머는 내에칭성(etch-resistant)인 가교결합 재료를 형성한다. 대부분의 네거티브 레지스트에서, 폴리머는 폴리이소프렘(polyisopreme)이다. 화학용제 또는 현상제로 가용성 부분(즉, 광에 노출되지 않는 부분)을 제거하는 것은 레지스트 층에 레티클 상의 불투명한 패턴에 대응하는 구멍을 남긴다. 불투명한 영역에 패턴이 존재하는 마스크는 클리어 필드 마스크(clear-field mask)로 지칭된다.
포지티브 작용 포토레지스트에서, 포토레지스트는 광에 노출되고, 광분해(photosolubilization)로 공지된 공정에서 상대적으로 불용성인 상태로부터 훨씬 더 가용성인 상태로 변화된다. 광분해 시, 상대적으로 불용성인 레지스트는 적절한 광 에너지에 노출되고, 더 가용성인 상태로 변환된다. 레지스트의 광분해된 부분은 현상 공정에서 용제에 의해 제거될 수 있다. 기본적인 포지티브 포토레지스트 폴리머는 페놀-포름알데히드 노볼락 수지로도 지칭되는 페놀-포름알데히드 폴리머이다. 화학용제 또는 현상제로 가용성 부분(즉, 광에 노출되는 부분)을 제거하는 것은 레지스트 층에 레티클 상의 투명한 패턴에 대응하는 구멍을 남긴다. 투명한 영역에 패턴이 존재하는 마스크는 다크 필드 마스크(dark-field mask)로 지칭된다.
포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부 부분의 제거 후, 포토레지스트의 잔여물이 제거되어, 패턴화된 층을 뒤에 남긴다.
대안으로, 포토리소그래피는 패턴화될 재료가 자체로 감광성인 경우에 포토레지스트를 사용하지 않은 채 달성될 수 있다. 이러한 경우에 있어서, 감광 재료는 스핀 코팅, 적층, 또는 다른 적합한 침착 기법을 이용하여 디바이스 표면 상에 코팅된다. 이어서, 패턴은, 전형적으로 노출로 지칭되는 동작에서 광을 이용하여 포토마스크로부터 감광 재료로 전사된다. 일 실시예에서, 광이 적용된 감광 재료의 부분이 용제를 사용하여 제거 또는 현상되어, 하부 층의 일부분을 노출시킨다. 대안으로, 다른 실시예에서, 광이 적용되지 않은 감광 재료의 부분이 용제를 사용하여 제거 또는 현상되어, 하부 층의 일부분을 노출시킨다. 감광 필름의 잔여 부분은 디바이스 구조물의 영속 부분이 될 수 있다.
기존 패턴 위에 얇은 재료 필름을 침착시키는 것은 하부 패턴을 과대시할 수 있고, 불균일하게 편평한 표면을 생성할 수 있다. 균일하게 편평한 표면은 더 작고 더 조밀하게 패킹된 능동 및 수동 컴포넌트들을 생성하는 데 필요하다. 평탄화는 웨이퍼의 표면으로부터 재료를 제거하기 위해 그리고 균일하게 편평한 표면을 제조하기 위해 이용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼의 표면을 폴리싱하는 것을 수반한다. 연마(abrasive) 재료 및 부식성 화학물질이 폴리싱 동안에 웨이퍼의 표면에 추가된다. 대안으로, 부식성 화학물질을 사용하지 않은 채 기계적 연마가 평탄화를 위해 이용된다. 일부 실시예들에서, 순수 기계적 연마는 벨트 그라인딩 기계, 표준 웨이퍼 백그라인더, 표면 랩핑 기계(surface lapping machine), 또는 다른 유사한 기계를 사용함으로써 달성된다. 연마재의 기계적 작용과 화학물질의 부식성 작용의 결합은 임의의 불규칙한 토포그래피를 제거하여, 균일하게 편평한 표면을 가져온다.
백엔드 제조는 완성된 웨이퍼를 개개의 반도체 다이로 절단 또는 낱개화하고 나서 구조적 지지 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 낱개화하기 위해, 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 지칭되는 웨이퍼의 비기능 영역을 따라서 절단될 수 있다. 웨이퍼는 레이저 커팅 툴 또는 쏘우 블레이드를 사용하여 낱개화된다. 낱개화 후, 개개의 반도체 다이는 다른 시스템 컴포넌트와의 상호접속을 위한 핀 또는 콘택트 패드를 포함하는 패키지 기판에 실장된다. 이어서, 반도체 다이 위에 형성된 콘택트 패드는 패키지 내의 콘택트 패드에 접속된다. 전기적 접속이 솔더 범프, 스터드 범프, 전도성 페이스트, 재배선 층, 또는 와이어본드를 사용하여 이루어질 수 있다. 봉합재 또는 다른 성형 재료가 패키지 위에 침착되어, 물리적 지지 및 전기적 격리를 제공한다. 이어서, 완성된 패키지는 전기 시스템 내에 삽입되고, 반도체 디바이스의 기능은 다른 시스템 컴포넌트가 이용가능하게 된다.
전기 시스템은 반도체 디바이스를 사용하여 하나 이상의 전기적 기능을 수행하는 독립형 시스템일 수 있다. 대안으로, 전기 시스템은 더 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전기 시스템은 셀룰러폰, PDA(personal digital assistant), DVC(digital video camera), 또는 다른 전자 통신 디바이스의 일부분일 수 있다. 대안으로, 전기 시스템은 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터 내에 삽입될 수 있는 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC(application specific integrated circuit), 로직 회로, 아날로그 회로, RF 회로, 이산 디바이스, 또는 다른 반도체 다이나 전기 컴포넌트를 포함할 수 있다. 소형화 및 경량화는 제품이 시장에서 받아들여지도록 하는 데 필수적이다. 반도체 디바이스들 사이의 거리는 더 높은 밀도를 달성하도록 하기 위해 감소되어야 한다.
단일 기판 위에서 하나 이상의 반도체 패키지를 결합시킴으로써, 제조자는 사전제작된 컴포넌트를 전자 디바이스 및 시스템 내에 통합시킬 수 있다. 반도체 패키지가 정교한 기능을 포함하기 때문에, 전자 디바이스는 덜 비싼 컴포넌트 및 간소화된 제조 공정을 이용하여 제조될 수 있다. 생성된 디바이스는 고장날 가능성이 적고, 제조하는 데 덜 비싸서 소비자를 위한 더 낮은 비용이 되게 한다.
하기의 논의에서, 소정 실시예들은 단일 다이 FOWLP의 형성에 관해 기술되지만, 본 발명의 실시예들은 그러한 것으로 제한되지 않는다. 본 발명의 실시예들은 단일 다이 응용물, 다중 다이 모듈, 인쇄 배선 보드 패널 또는 PCB에 임베드된 다이, 다이(들)와 모듈 내의 수동 컴포넌트(들)의 일부 결합, 또는 하나 이상의 디바이스 유닛(들)과 모듈 내의 다른 컴포넌트(들)의 일부 결합을 비롯한 임의의 패널식 패키징 응용물에 이용될 수 있다. 일 태양에서, 본 발명의 실시예들은 패널화 동안에 디바이스 유닛 또는 다른 컴포넌트의 오정렬에 의해 야기되는 패키지 또는 모듈 어셈블리 수율 손실을 제거 또는 감소시킬 수 있다. 다른 태양에서, 본 발명의 실시예들은 패키지 또는 모듈 개요의 규정을 유지할 수 있고, UBM 패드 또는 BGA 볼의 위치 변경을 필요로 하지 않을 수 있다. 패키지 또는 모듈 개요의 규정을 유지하는 것은 최종 제품에서, 예를 들어 최종 제품 패키지, 테스트 소켓 등으로서 지속적으로 달성될 수 있다. 다른 태양에서, 본 발명의 실시예들은 디바이스 유닛 상에 더 작은 접합 패드 개구를 허용할 수 있다.
도 1a는 구조적 지지를 위해 베이스 기판 재료(22), 예컨대 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물, 또는 실리콘 탄화물을 제한 없이 갖는 반도체 웨이퍼(20)의 평면도를 도시한다. 복수의 반도체 다이 또는 컴포넌트(24)가 전술된 바와 같은 비활성의 다이간 웨이퍼 영역 또는 쏘우 스트리트(26)에 의해 분리되는 웨이퍼(20) 상에 형성된다. 쏘우 스트리트(26)는 반도체 웨이퍼(20)를 개개의 반도체 다이(24)로 낱개화하기 위한 커팅 영역을 제공한다.
도 1b는 도 1a의 평면도에서 이미 도시된 반도체 웨이퍼(20)의 일부분의 단면도를 도시한다. 각각의 반도체 다이(24)는 배면 또는 뒷 표면(28) 및 배면의 반대편인 활성 표면(30)을 갖는다. 활성 표면(30)은, 다이 내에 형성되고 반도체 다이의 전기적 설계 및 기능에 따라 전기적으로 상호접속되는 능동 디바이스, 수동 디바이스, 전도성 층, 및 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 활성 표면(30) 내에 형성되어 DSP, ASIC, 메모리, 또는 다른 신호 프로세싱 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하는 하나 이상의 트랜지스터, 다이오드, 및 다른 회로 요소를 포함할 수 있다. 반도체 다이(24)는 또한 RF 신호 프로세싱을 위해 인덕터, 커패시터, 및 저항기와 같은 집적된 수동 디바이스(integrated passive device, IPD)를 포함할 수 있다.
전기 전도성 층(32)이 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적합한 금속 침착 공정을 이용하여 활성 표면(30) 위에 형성된다. 전도성 층(32)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도성 층(32)은 활성 표면(30) 상의 회로에 전기적으로 접속되는 콘택트 패드 또는 접합 패드로서 동작한다. 전도성 층(32)은 도 1b에 도시된 바와 같이 반도체 다이(24)의 에지로부터 제1 거리에 나란히 배치되는 콘택트 패드로서 형성될 수 있다. 대안으로, 전도성 층(32)은 제1 로우(row)의 콘택트 패드가 다이의 에지로부터 제1 거리에 배치되고 제1 로우와 교번하는 제2 로우의 콘택트 패드가 다이의 에지로부터 제2 거리에 배치되도록 다수의 로우에서 오프셋되는 콘택트 패드로서 형성될 수 있다. 다른 실시예에서, 전도성 층(32)은 반도체 다이(24)의 전체 표면 영역에 걸쳐서 어레이에 배치되는 콘택트 패드로서 형성될 수 있다. 콘택트 패드의 전체 어레이는 반도체 다이의 구성 및 설계에 따라 반도체 다이(24)의 전체 표면에 걸쳐서 규칙 또는 불규칙 패턴으로 형성될 수 있다. 유사하게, 콘택트 패드의 크기, 형상, 또는 배향이 또한 서로에 대해 불규칙할 수 있고, 반도체 다이(24)의 활성 표면(30)을 횡방향으로 가로질러서 신호를 라우팅하는 전도성 재료의 길이를 포함할 수 있다.
도 1c에서, 반도체 웨이퍼(20)는 그라인더(34)로 반도체 웨이퍼의 표면을 평탄화시키고 그의 두께를 감소시키는 선택적 그라인딩 동작을 겪는다. 화학적 에칭이 또한 반도체 웨이퍼(20)를 제거 및 평탄화하는 데 이용될 수 있다. 반도체 웨이퍼(20)는 쏘우 블레이드 또는 레이저 커팅 툴(35)을 사용하여 쏘우 스트리트(26)를 통해 개개의 반도체 다이(24)로 낱개화된다.
도 2a는 실리콘, 폴리머, 스테인리스 강, 또는 구조적 지지를 위한 다른 적합한 저비용의 경질 재료와 같은 임시 또는 희생 베이스 재료를 포함하는 캐리어 또는 기판(36)을 도시한다. 선택적 계면 층 또는 양면 테이프(38)가 임시 접착 접합 필름 또는 에칭-정지 층으로서 캐리어(36) 위에 형성된다. 대안으로, 계면 층(38)은 접착 접합 필름 층으로서의 역할을 할 수 있고, 또한, 일부가 반도체 다이(23)와 접촉한 상태로 유지되고 일부가 콘택트 패드(32) 위로부터 제거될 수 있는 영구 필름으로서 완성된 반도체 패키지 내에 포함될 수 있다. 일 실시예에서, 캐리어(36)는 테이프(38)를 테이프의 주변부에서 지지하는 개방된 중심 부분을 포함하는 링형 필름 프레임일 수 있다. 대안으로, 도 2a 및 도 2b에 도시된 바와 같이, 캐리어(36)는 캐리어(36)의 상부 표면에 걸쳐서 테이프(38)를 지지하는 개방된 중심 영역이 없는 편평한 플레이트일 수 있다. 다수의 기준 정렬 마크(39)가 기판(36) 또는 계면 층(38) 위에 위치되거나 그에 부착될 수 있다. 대안으로, 기판(36) 또는 계면 층(38)의 일부분이 기준(39)을 형성하도록 제거 또는 마킹된다. 다른 경우들에 있어서, 정렬 위치가 기판(36)과 기판을 처리하는 데 사용되는 기계 또는 프로세싱 장비 사이의 관계로서 식별 및 유지될 수 있다. 기준(39)은 반도체 다이(24)의 후속 실장에 대한 기판(36)의 배향 및 처리를 허용한다.
도 2a는 캐리어(36) 및 계면 층(38)에 페이스-다운으로 실장된 도 1c로부터의 반도체 다이(24)를 추가로 도시하고, 이때 배면(28)은 기판으로부터 멀어지게 배향되고 활성 표면(30)은 캐리어를 향해 배향된다. 반도체 다이(24)는 픽앤플레이스(pick and place) 동작 또는 다른 적합한 동작을 이용하여 캐리어(36) 위에 배치될 수 있다. 반도체 다이스(24)가 캐리어를 향해 배향된 활성 표면에 실장되는 경우, 접착제가 반도체 다이(24)의 활성 표면(30)과 캐리어(36) 사이에 선택적으로 배치될 수 있다. 반도체 다이(24)는, 또한, 선택적 접착제의 사용 없이, 계면 층 또는 지지 테이프(38)에 직접적으로 실장될 수 있다.
다른 실시예에서, 도 1c로부터의 반도체 다이(24)는 캐리어(36) 및 계면 층(38)에 페이스-업으로 실장될 수 있고, 이때 배면(28)은 기판을 향해 배향되고 활성 표면(30)은 캐리어로부터 멀리 배향된다. 반도체 다이(24)는 픽앤플레이스 동작 또는 다른 적합한 동작을 이용하여 캐리어(36) 위에 배치될 수 있다. 반도체 다이(24)를 페이스-업 구성으로 실장하는 것은, 반도체 다이가 캐리어(36) 또는 계면 층(38) 위에 배치되기 전, 구리 또는 다른 적합한 전도성 재료로 제조되는 필라와 같은 전기적 상호접속부가 반도체 다이(24) 위에 형성되고 콘택트 패드(32)에 접속되는 경우에 유리할 수 있다. 그러나, 반도체 다이(24)는, 또한, 전도성 필라와 같은 전기적 상호접속부에 커플링되는 경우에 페이스-다운 구성으로 실장될 수 있다. 반도체 다이(24)를 페이스-업 구성으로 실장하는 경우, 배면(28)이 캐리어를 향해 배향된 상태로 반도체 다이가 실장될 때 접착제가 반도체 다이의 배면(28)과 캐리어(36) 사이에 선택적으로 배치될 수 있다. 선택적 접착제는 열 에폭시, 에폭시 수지, B-스테이지 에폭시 필름, 선택적 아크릴 폴리머를 갖는 자외선(UV) B-스테이지 필름, 또는 다른 적합한 재료일 수 있다. 일 실시예에서, 선택적 접착제는 반도체 다이(24)가 캐리어(36) 위에 실장되기 전에 배면(28) 위에 배치될 수 있다. 대안으로, 선택적 접착제는 반도체 다이를 캐리어에 실장하기 전에 캐리어(36) 상에 배치될 수 있다. 다른 실시예들에서, 반도체 다이(24)는 선택적 접착제의 사용 없이 계면 층 또는 지지 테이프(38)에 직접적으로 실장된다.
반도체 다이(24)는 반도체 다이에 대한 공칭 또는 사전결정된 위치 및 간격에 따라 기준(39)에 대해 위치된다. 기준(39)은 캐리어(36)의 상부 표면 내에 또는 기판(36)의 상부 표면과 테이프(38)의 상부 표면 사이에 오목부(depression) 또는 돌출부로서 형성될 수 있다. 기준(39)은 캐리어 상에 배치되거나 그에 커플링된 다수의 객체의 위치를 측정하는 위치측정용 식별 마크로서의 역할을 한다. 반도체 다이(24) 각각에 대해 선택된 공칭 위치는 각각의 반도체 다이(24)에 대한 반도체 패키지 또는 임베디드 다이 패키지의 형성을 가능하게 하는 공칭 또는 사전결정된 패널 설계의 일부로서 결정된다. 공칭 패널 설계는 각각의 반도체 다이(24)에 대한 팬-아웃 빌드업 상호접속 구조물의 형성을 위한 적절한 공간 및 최종 반도체 패키지들 사이의 낱개화를 제공한다. 따라서, 도 2a는 제1 반도체 다이(24a)가 공칭 패널 설계 내의 제1 반도체 다이의 위치에 대응하는, 기준(39)으로부터 측정된 바와 같은 기준점(R1)에서 기판(36) 위에 실장 또는 배치된 것을 도시한다. 유사하게, 제2 반도체 다이(24b)는 공칭 패널 설계 내의 제2 반도체 다이의 위치에 대응하는, 하나 이상의 기준(39)으로부터 측정된 바와 같은 기준점(R2)에서 기판(36) 위에 실장 또는 배치된다. 편의상, 기준점(R1, R2)이 "점"으로 지칭되지만, 기준점(R1, R2)은, 실질적으로, 2개 이상의 점 또는 단일 특징부, 형상, 또는 적어도 2개의 치수에서의 정보를 전달하는 요소를 포함할 수 있다.
반도체 다이(24)는, 캐리어(36) 위에 실장될 때, 반도체 다이가 후속으로 형성되는 팬-아웃 상호접속 구조물과 같은 WLCSP의 일부로서 상호접속 구조물에 대한 영역을 제공하는 공간 또는 갭(40)에 의해 분리되도록 캐리어(36)에 실장된다. 갭(40)의 크기는 후속으로 형성되는 반도체 패키지 내에 반도체 디바이스 또는 컴포넌트를 선택적으로 실장하기 위한 충분한 영역을 포함한다.
도 2b는 봉합재(42)가 페이스트 프린팅, 압축 성형, 이송 성형, 액체 봉합재 성형, 적층, 진공 적층, 스핀 코팅, 또는 다른 적합한 애플리케이터를 이용하여 침착되는 것을 도시한다. 구체적으로, 도 2b는 후속 봉합을 위해 상부 부분 또는 플레이트(45), 캐리어(36), 및 계면 층(38)과 함께 제공되어 몰드 내에 반도체 다이(24)를 봉입하는, 복수의 측벽(46)을 갖는 몰드(44)를 도시한다. 몰드(44)는, 또한, 캐리어(36)가 배치되고 측벽(46)이 접촉할 수 있는 저부 부분을 포함할 수 있다. 일 실시예에서, 캐리어(36) 및 계면 층(38)은 후속 봉합 공정을 위한 저부 몰드 부분으로서의 역할을 한다. 대안으로, 반도체 다이(24), 캐리어(36), 및 계면 층(38)은 상부 부분 및 저부 부분과 같은 다수의 부분을 포함하는 몰드 내에 배치될 수 있다. 몰드(44)는 몰드(44)를 반도체 다이(24) 주위로 이동시킴으로써, 또는 대안으로, 반도체 다이를 몰드 내로 이동시킴으로써 함께 제공된다.
도 2b는 몰드(44)가 캐비티 또는 개방된 공간(50)으로 반도체 다이(24)를 봉입하는 것을 추가로 도시한다. 캐비티(50)는 몰드(44) 내지 반도체 다이(24)와 계면 층(38) 사이에 연장된다. 소정 체적의 봉합재(42)가 반도체 다이(24) 및 캐리어(36) 위에 배치된다. 유입구(48)는 봉합재(42)에 누출 경로를 제공하지 않는 배출 포트일 수 있다. 봉합재(42)는 폴리머 복합 재료, 예컨대 충전재를 갖는 에폭시 수지, 충전재를 갖는 에폭시 아크릴레이트, 또는 적절한 충전재를 갖는 폴리머일 수 있다. 봉합재(42)의 체적은 반도체 다이(24) 및 존재할 수 있는 임의의 추가적인 반도체 디바이스에 의해 점유되는 영역 미만의 캐비티(50)의 공간 요건에 따라 측정된다. 봉합재(42)는 반도체 다이(24) 위에 그리고 측벽들(44) 사이에 배치된다.
몰드(44)의 상부 부분(45)은, 반도체 다이(24) 주위에서 캐비티(50) 내에 봉합재(42)를 고르게 확산시키고 균일하게 분산시키도록 상부 부분이 봉합재와 접촉할 때까지 봉합재(42) 및 반도체 다이(24)를 향해 측벽(46)을 따라서 이동할 수 있다. 봉합재(42)의 점도 및 높은 온도는 균일한 커버리지를 위해 선택될 수 있는데, 예를 들어 더 낮은 점도 및 높은 온도는 성형, 페이스트 프린팅, 및 스핀 코팅을 위해 봉합재의 유동을 증가시킬 수 있다. 봉합재(42)의 온도는 또한 봉합재의 경화를 촉진하도록 캐비티(50) 내에서 제어될 수 있다. 반도체 다이(24)는, 비전도성이고 반도체 디바이스를 외부 요소 및 오염물로부터 환경적으로 보호하는 봉합재(42)에 함께 임베드된다.
진공 압축 성형이 이용되는 경우, 희생 이형 필름이 캐비티(50) 내에서 캐비티의 상부 부분(45) 및 측벽(46)과 봉합재(42) 사이에 배치되어, 봉합재가 캐비티의 상부 부분 및 측벽에 고착 또는 부착하지 못하게 할 수 있다. 이송 성형과 같은 다른 타입의 성형이 이용되는 경우, 희생 이형 필름은 생략될 수 있고, 봉합재(42)가 몰드 이형제를 포함할 수 있거나 또는 캐비티(50)의 내부 표면이 몰드 이형제로 처리되어 봉합재가 몰드의 내부 표면에 부착하지 못하게 할 수 있다.
전술된 바와 같이, 반도체 다이(24)는 캐리어(36)에 대해 페이스-업 또는 페이스-다운 배향으로 실장될 수 있다. 따라서, 반도체 다이(24)가 페이스-다운으로 배향되는 도 2d에 도시된 봉합은 반도체 다이에 커플링된 전도성 상호접속부, 예컨대 구리 필라를 포함할 수 있는, 페이스-업으로 배향된 반도체 다이에 동일하게 적용가능하다. 따라서, 후속하여 도 2c 내지 도 2k에 도시된 프로세싱은 전도성 상호접속부가 콘택트 패드(32)에 커플링되지 않은 채 페이스-다운 배향으로 봉합된 반도체 다이(24)의 패키징과 관련하여 도시되는 한편, 후속 프로세싱은, 마찬가지로, 전도성 상호접속부가 콘택트 패드에 커플링된 채 페이스-다운 배향으로 그리고 전도성 상호접속부가 콘택트 패드에 커플링되거나 커플링되지 않은 채 페이스-업 배향으로 적용가능하다.
도 2c에서, 반도체 다이(24)가 몰드(44)로부터 제거되고, 패널(70)은, 선택적으로, 봉합재(42)를 경화시키는 경화 공정을 겪는다. 캐리어(36) 및 계면 층(38)은 표면(68)의 반대편인 봉합재(42)의 표면(66)을 노출시키도록 화학적 에칭, 기계적 필링, CMP, 기계적 그라인딩, 열적 베이크, UV 광, 레이저 스캐닝, 습식 스트리핑, 또는 다른 적합한 공정에 의해 제거될 수 있다. 일 실시예에서, 봉합재(42)는 캐리어(26), 계면 층(38), 또는 양측 모두가 제거되기 전에 부분적으로 또는 전체적으로 경화된다. 대안으로, 봉합재(42)는 캐리어(26), 계면 층(38), 또는 양측 모두가 제거된 후에 부분적으로 또는 전체적으로 경화될 수 있다. 일부 실시예들에서, 캐리어(36)는 제거되고, 계면 층(38)은 최종 반도체 패키지의 일부분이 되는 영구 계면 층으로서 유지된다. 봉합재(42)의 표면(66)은 반도체 다이(24)의 활성 표면(30) 및 콘택트 패드(32)와 실질적으로 동일면이며, 이들 각각은 캐리어(36) 및 계면 층(38)의 제거에 의해 노출될 수 있다. 캐리어(36) 및 계면 층(38)의 제거 후, 도 2c는 봉합재(42)가 반도체 다이(24) 주위에 배치되어 임베디드 다이 패널(70)을 형성하는 것을 도시한다. 패널(70)은 하기에 더 상세히 기술되는 바와 같이 반도체 패키지를 형성하는 데 필요한 후속 프로세싱을 허용하고 가능하게 하는 임의의 형상 및 크기의 폼팩터 또는 풋프린트를 포함한다. 도 2d에 도시된 바와 같이, 일 실시예에서, 패널(70)은 300 밀리미터(mm) 반도체 웨이퍼의 폼팩터와 유사한 폼페터를 포함하고, 300 mm의 직경을 갖는 원형 풋프린트를 포함한다. 그러나, 패널(70)은 직사각형 또는 정사각형과 같은 포맷을 포함할 수 있다. 일 실시예에서, 패널(70)은 본 기술 분야에서 재구성된 웨이퍼로 공지된 것일 수 있다.
패널(70)은, 또한, 표면을 평탄화시키고 패널의 두께를 감소시키기 위해 그라인더를 사용한 선택적 그라인딩 동작을 겪을 수 있다. 화학적 에칭이 또한 패널(70)에서 봉합재(42)의 일부분을 제거 및 평탄화하는 데 이용될 수 있다. 따라서, 구리 필라 또는 구리 트레이스와 같은 상호접속 구조물이 반도체 다이(24)의 콘택트 패드(32)에 커플링되는 경우, 후속으로 형성되는 팬-아웃 상호접속 구조물과 반도체 다이(24) 사이의 전기적 접속을 제공하도록 패널(70)의 저부 표면 또는 면에서 봉합재(42)에 대해 상호접속 구조물의 표면이 노출될 수 있다.
도 2c는 스캐너(73)가 패널(70) 내의 반도체 다이(24)의 실제 또는 실질적 위치를 판정하도록 하기 위해 패널(70)을 검사하는 것을 추가로 도시한다. 스캐너(73)는 광학 이미징, 음향 이미징, 자기 이미징, 고주파수, 적외선, 또는 다른 적합한 공정을 이용하여, 반도체 다이(24)의 실제 또는 실질적 위치, 또는 패널(70) 내의 선택적 반도체 디바이스(24)를 비롯한 다른 객체의 실제 또는 실질적 위치를 판정한다. 패널(70) 내에서의 각각의 반도체 다이(24) 또는 다른 객체의 x-y 변위를 비롯한 실제 위치, 회전 θ, 또는 둘 모두는 패널(70) 상에서 기준점(R3)의 기준 또는 전역점에 대해 판정된다. 기준점(R3)이 편의상 점으로 지칭되지만, 기준점(R3)은 적어도 2개의 치수에서의 이동 또는 회전을 결정하기 위한 기준 프레임으로서 요소의 2개 이상의 점을 포함할 수 있다. 또한, 기준점(R3)은 길이, 폭, 또는 2개 이상의 치수 또는 방향을 포함하는 단일 특징부를 추가로 포함할 수 있고, 이러한 특징부는 단일 요소가 패널(70)의 표면에 걸친 수직의 횡방향으로 x와 y, 또는 수평방향 변위와 수직방향 변위와 같은 적어도 2개의 치수에서의 이동 또는 회전을 결정하기 위한 기준 프레임으로서의 역할을 하게 한다.
기준점(R3)은 봉합재(42)의 형성과 기판(36) 및 계면 층(38)의 제거에 의해 기판(36)으로부터 이송되는 임의의 수의 기준을 포함할 수 있다. 기준점(R3)은 패널(70) 위에 위치되거나 그에 부착되는, 또는 봉합재(42)의 일부분을 마킹 또는 제거함으로써 형성되는 다수의 새로운 기준 정렬 마크를 추가로 포함한다. 대안으로, 기준점(R3)은 물리적으로는 패널(70)의 일부로서 식별되지 않지만, 대신, 스캐너(73)의 일부분, 또는 스캐너(73) 또는 다른 프로세싱 장비 또는 기계에 대한 부착점과 연관된다. 다른 실시예에서, 기준점(R3)은 패널에 대한 전역적 기준 프레임이 패널 내의 하나 이상의 반도체 다이(24)의 실제 위치에 기초하여 결정될 수 있도록 패널(70) 내에 임베드된 하나 이상의 다이(24)로부터 선택될 수 있다.
스캐너(73)는 각각의 반도체 다이(24) 상의 특징부를 검사하여, 기준점(R3)에 대해 패널(70) 내의 모든 반도체 다이의 실질적 위치 및 회전을 판정한다. 각각의 반도체 다이(24) 상에서 스캐너(73)에 의해 식별된 특징부는 반도체 다이의 에지 또는 코너의 위치, 콘택트 패드의 코너, 중심, 또는 외곽선을 비롯한 콘택트 패드(32)의 위치, 또는 반도체 다이 상의 또는 그와 연관된 임의의 다른 특징부를 포함한다. 반도체 다이(24)의 실질적 또는 측정 위치는 기준점(R3)에 대한 반도체 다이의 하나 이상의 방향에서의 횡방향 또는 병진 시프트를 설명하는 x-y 위치를 포함한다. 유사하게, 반도체 다이(24)의 실질적 또는 측정 위치는 또한 기준점(R3)에 대한 배향 또는 각회전(angular rotation)을 포함한다.
도 2c에 도시된 바와 같이, 제1 반도체 다이(24a)는 패널(70) 내에 봉합되고, 기준점(R3)에 대해 측정되는 기준점(R4)에 위치된다. 기준점(R4)은, 기준점(R3)과 같이, 적어도 2개의 치수에서의 정보를 전달하는 2개 이상의 점, 또는 단일 특징부 또는 형상일 수 있다. 유사하게, 제2 반도체 다이(24b)는 기준점(R3)에 대해 측정되는 기준점(R5)에서 패널(70) 내에 봉합된다. 기준점(R5)은, 기준점(R3, R4)과 같이, 적어도 2개의 치수에서의 정보를 전달하는 2개 이상의 점, 또는 단일 특징부 또는 형상일 수 있다. 반도체 다이(24)가 기준점(R1, R2)에서 정밀하고 정확하게 배치되고 반도체 다이가 봉합 동안 어떠한 이동 또는 시프팅도 겪지 않는 경우, R1 및 R2는 각각 R4 및 R5와 동일하다. 그러나, 사전결정된 패널 설계의 공칭 위치로부터의 반도체 다이(24)의 이동으로 기준점(R4, R5)은 각각 기준점(R1, R2)과는 상이하게 된다. 반도체 다이(24)의 공칭 위치 및 기준점(R3)으로부터 멀어지는 반도체 다이(24)의 이동은 기판(36) 위에 반도체 다이를 실장하는 데 있어서의 부정확성으로부터 기인한다. 게다가, 반도체 다이(24)의 이동은, 또한, 봉합 동안에 발생하는 반도체 다이의 위치에서의 시프트로부터 기인한다. 예를 들어, 반도체 다이(24)와 접촉하는 봉합재(42)로부터 기인한 힘은 반도체 다이(24)가 기준점(R3)에 대해 시프트하게 할 수 있고, 사전결정된 패널 설계 내의 반도체 다이의 공칭 위치, 즉 기준점(R1, R2)에 대해 시프트하게 할 수 있다.
패널(70) 내의 각각의 반도체 다이(24)의 실제 위치 및 배향이 스캐너(73)에 의해 판정된 후, 반도체 다이의 실제 위치, 예를 들어 R4 및 R5는 공칭 패널 설계 내의 반도체 다이의 공칭 위치, 예를 들어 R1 및 R2와 비교되어, 프로세싱 동안 발생했던 각각의 반도체 다이(24)의 위치 변화 또는 시프트 변화를 판정하도록 할 수 있다. 반도체 다이(24)의 공칭 또는 오리지널 설계 위치와 반도체 다이의 실질적 위치 사이에서의 위치 차이를 확인함으로써, 반도체 다이(24) 위에서의 팬-아웃 빌드업 상호접속 구조물의 후속 형성에 따른 잠재적 문제가 식별 및 방지될 수 있다. 대안으로, 반도체 다이(24)의 실제 위치는 잠재적 문제를 식별하는 데 이용될 수 있는데, 이때 반도체 다이(24) 위의 팬-아웃 빌드업 상호접속 구조물의 후속 형성이 반도체 다이의 공칭 또는 오리지널 설계 위치 사이의 위치 차이를 참조하지 않고서 식별 및 방지될 수 있다.
반도체 다이 상의 콘택트 패드(32)의 실제 위치가 후속으로 형성되는 팬-아웃 빌드업 상호접속 구조물과 더 이상 정렬하지 않거나 그와의 양호한 전기적 접속을 제공하지 않도록 반도체 다이(24)의 실제 위치, 예를 들어 R4 및 R5가 시프트된 경우에 잠재적 문제가 존재한다. 반도체 다이(24)의 공칭 위치 또는 패널(70) 내의 다른 특징부에 대해 오리지널로 설계된 팬-아웃 빌드업 상호접속 구조물은 패널 설계 내의 반도체 다이의 공칭 위치, 예를 들어 R1 및 R2에 기초하여 설계된 빌드업 상호접속 구조물에 대한 일부 반도체 다이(24)와 정렬하지 않을 수도 있다. 대안으로, 양호한 전기적 접속을 보장하기 위해 빌드업 상호접속 구조물 설계에 대해 빌드업 상호접속 구조물의 유효 피치가 증가될 필요가 있을 수 있다. 그러나, 증가된 피치는 반도체 다이(24)의 공칭 위치와 실질적 위치 사이의 차이를 처리한 결과로서 더 낮은 패키징 밀도를 가져온다. 빌드업 상호접속 구조물에 대한 감소된 피치를 유지하기 위해서뿐만 아니라 빌드업 상호접속 구조물의 다양한 층 및 컴포넌트 사이의 양호한 전기적 상호접속을 보장하기 위해, 팬-아웃 빌드업 상호접속 구조물에 대한 오리지널 설계의 적어도 일부는 패널(70)에 적용되기 전에 수정되어, 상호접속 구조물과 반도체 다이(24) 사이의 오정렬 및 부적절한 전기적 접속의 문제를 회피시킨다. 빌드업 상호접속 구조물의 다양한 특정 특징부가 전기적 상호접속을 적응적으로 제공하는 데 있어서 절두된 비아가 사용될 수 있는 방법의 비제한적인 예로서 사용되지만, 절두된 비아는 패키지 외곽선에 대해 고정된 임의의 층 또는 특징부를 반도체 패키지 내에서의 다이 위치 변동으로 인해 패키지 외곽선에 대해 가변하는 임의의 다른 층 또는 특징부에 접속시키는 데 사용될 수 있다.
일 실시예에서, 반도체 다이(24)에 대한 위치 데이터는 미국 출원 번호 제13/891,006호에 기술된 바와 같이 적응적 패턴 자동 라우터로 임포트될 수 있으며, 이러한 출원의 개시내용은 전체적으로 본 명세서에 포함된다. 따라서, 하기에 더 상세히 기술된 바와 같이, 적응적 패턴화 시스템은 반도체 다이(24)의 실제 또는 측정 위치를 처리할 수 있고, 팬-아웃 빌드업 상호접속 구조물의 적어도 일부분에 대한 새로운 위치를 조정 또는 선택하는 새로운 설계를 생성할 수 있다. 각각의 반도체 다이 또는 봉합된 반도체 다이 유닛(76)에 대한 개개의 패키지 설계는 각각의 특징부가 적응 또는 조정되도록 하기 위해 패널(70)의 전체에 대한 도안을 형성하도록 조합될 수 있다. 공칭 위치로부터 실제 위치로의 시프트 차이는 개개의 패키지 설계가 조합되어 전체 패널 설계를 형성하도록 하는 방법을 나타낼 수 있다. 대안으로, 실제 또는 측정 위치는 개개의 패키지 설계가 결정 및 조합되어 패널(70)에 대한 맞춤화된, 개별화된, 또는 적응적 전체 패널 설계를 형성하도록 하는 방법을 나타낼 수 있다. 일 실시예에서, 각각의 반도체 다이 유닛(76)에 대한 설계 파일은 각각의 패널(70)에 맞춤화된, 개별화된, 적응적 패턴을 동적으로 적용하도록 하는 설계 데이터를 이용하는 리소그래피 기계에 임포트될 수 있다.
도 2d는 반도체 다이(24) 사이에 배치된 공간(52)에 의해 분리되는 복수의 반도체 다이(24)를 포함하는 패널(70)의 평면도 또는 상면도를 도시한다. 공간(52)은 봉합재(42)가 캐리어(36) 또는 계면 층(38) 위에서의 반도체 다이의 배치 동안 반도체 다이 사이에 있는 캐비티(50)를 충전하는 것에 기인한다. 봉합재(42)가 공간(52)을 형성한 결과로서 각각의 반도체 다이(24) 주위에 주변 영역(72)이 형성된다. 주변 영역(72)은 하기에 더 상세히 기술되는 바와 같이 각각의 반도체 다이(24)에 대한 팬-아웃 빌드업 상호접속 구조물의 후속 형성을 가능하게 한다. 주변 영역(72)의 외부 에지는 공간(52)을 통과해서 그리고 각각의 반도체 다이(24) 주위로 연장되는 패키지 외곽선(74)에 의해 정의된다. 패키지 외곽선(74)은 봉합된 반도체 다이 유닛(76)의 외부 프로파일 또는 패키지 에지를 묘사하며, 여기서 각각의 반도체 다이 유닛은 반도체 다이(24) 및 주변 영역(72)을 포함한다. 패키지 외곽선(74)은 봉합된 반도체 다이 유닛(76)을 서로로부터 그리고 패널(70)로부터 분리 또는 낱개화시키기 위해 제거될 쏘우 스트리트 또는 스크라이브(75)의 에지를 추가로 묘사한다. 패키지 외곽선(74)은, 또한, 봉합된 반도체 다이 유닛(76) 및 빌드업 상호접속 구조물을 포함하는 후속으로 형성되는 WLCSP의 에지를 묘사한다.
도 2d에 도시된 바와 같이, 패널(70)은 복수의 봉합된 반도체 다이 유닛(76)으로 낱개화될 수 있고, 각각의 반도체 다이 유닛은 단일 반도체 다이(24)를 포함한다. 대안으로, 봉합된 반도체 다이 유닛(76)은, 또한, 다중 다이 패키지 또는 모듈을 형성하도록 복수의 반도체 다이(24)를 포함할 수 있다. 즉, 단일 반도체 다이 유닛(76)은 하나 이상의 반도체 다이(24), 하나 이상의 수동 디바이스(예컨대, 커패시터, 인덕터, 또는 저항기), 및 하나 이상의 다른 컴포넌트(예컨대, 광학 요소, 커넥터, 또는 다른 전자 컴포넌트)를 포함할 수 있다. 능동 디바이스, 수동 디바이스, 및 다른 컴포넌트의 다양한 조합이 선택적으로 반도체 다이 유닛들(76) 내에 포함되고, 본 발명의 실시예들에 따라 구상된다.
도 2e에서, 절연 또는 패시베이션 층(80)의 침착 및 패턴화에 의해 패널(70) 위에 팬-아웃 빌드업 상호접속 구조물의 제1 부분이 형성된다. 절연 층(80)은 봉합재(42) 및 반도체 다이(24)에 등각으로 적용되고, 그들의 외곽선을 따르는 제1 표면을 갖는다. 절연 층(80)은 제1 표면의 반대편인 제2 평면 표면을 갖는다. 절연 층(80)은 감광성 저온 경화 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 합성 필름, 필러를 갖는 절연 페이스트, 솔더 마스크 레지스트 필름, 액체 성형 화합물, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 알루미늄 산화물(Al2O3), 또는 유사한 절연 및 구조적 특성을 갖는 다른 재료의 하나 이상의 층을 포함한다. 절연 층(80)은 프린팅, 스핀 코팅, 분무 코팅, 적층, 또는 다른 적합한 공정을 이용하여 침착된다. 절연 층(80)은 이어서 패턴화되고 선택적으로 경화된다.
개구(82)를 형성하도록 에칭, 레이저 드릴링, 기계적 드릴링, 또는 다른 적합한 공정에 의해 절연 층(80)의 일부분이 제거된다. 개구(82)는 완전히 절연 층(80)을 통과해서 연장되고, 반도체 다이(24)의 콘택트 패드(32)를 노출시킨다. 기준점(R3)에 대한 반도체 다이(24)의 위치 변화가 작은 경우, 개구를 콘택트 패드(32)와 적절히 정렬시키는 데 개구(82)의 위치에 대한 어떠한 조정도 필요하지 않을 수 있다. 따라서, 반도체 다이(24)를 패키징하기 위한 적응적 패턴화는 반도체 다이(24)의 실제 위치를 측정하는 것, 및 반도체 다이의 시프트 또는 이동이 개구(82)의 위치 변화를 필요로 하는지 여부를 판정하는 것을 포함한다. 콘택트 패드(32)의 위치 변화가, 개구(82)의 공칭 위치가 콘택트 패드와의 충분한 접촉을 제공하지 않도록 하는 경우, 개구들(82)의 위치에 대한 조정이 이루어질 것이다.
적응적 패턴화는 각각의 개구(82)의 위치를 개별적으로 조정할 수 있거나, 또는 다수의 개구(82)의 위치를 동시에 조정할 수 있다. 예를 들어, 다수의 개구(82)는 패널(70) 내에 단일 반도체 다이(24)에 관련된 단위 패턴을 형성하며, 이들은 하나의 단위로서 함께 조정된다. 개구(82)의 위치는 패널(70) 상의 기준점(R3)에 대한 각도 θ의 회전에 의해 또는 x-y 병진에 의해 개별적으로 또는 그룹별로 조정된다. 예를 들어, 도 2e에서 개구(82a)로 지정된 개구(82)의 제1 부분이 기준점(R3)에 대해 측정된 바와 같은 패널(70) 내의 반도체 다이(24a)의 실제 위치에 따라 각도 θ의 회전에 의해 또는 x-y 병진에 의해 조정된다. 유사하게, 도 2e에서 개구(82b)로 지정된 개구(82)의 제2 부분이 기준점(R3)에 대해 측정된 바와 같은 패널(70) 내의 반도체 다이(24b)의 실제 위치에 따라 각도 θ의 회전에 의해 또는 x-y 병진에 의해 조정된다. 개구(82)의 적응적 패턴화는 필요에 따라 패널(70) 내의 각각의 반도체 다이(24)마다 일어난다. 일 실시예에서, 개구(82)는 개구(82) 내에 후속하여 형성되는 전도성 비아가 콘택트 패드(32)에 적절히 정렬되도록 패널(70) 상의 각각의 패키지에 대한 팬-아웃 단위 설계를 수정 또는 조정하는 사유 설계 툴을 사용하여 형성된다. 기준점(R3)에 대해 개구(82)의 위치 변화가 작은 경우, 빌드업 상호접속 구조물에 대한 어떠한 추가적인 조정도 필요하지 않을 수 있다. 대안으로, 하기에 더 상세히 기술되는 바와 같이, 개구(82)의 위치를 변경하는 것 외에도, 빌드업 상호접속 층의 다른 부분의 공칭 위치가 변경된다.
도 2f에서, 전도성 비아(88)를 형성하도록 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적합한 공정을 이용하여 개구(82) 내에 전기 전도성 층이 침착된다. 전도성 비아(88)는 Al, Cu, Sn, Ni, Au, Ag, 티타늄(Ti), 텅스텐(W), 폴리실리콘, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도성 비아(88)는 빌드업 상호접속 구조물의 부분을 형성하고, 콘택트 패드(32)와의 수직 전기적 접속을 제공한다.
도 2f는, 또한, 전기 전도성 층(90)이 RDL로서 절연 층(80) 및 전도성 비아(88) 위에 패턴화 및 침착되는 것을 도시한다. 전도성 RDL(90)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도성 RDL(90)의 침착은 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적합한 공정을 이용한다. 일 실시예에서, 전도성 RDL(90)은 전도성 비아(88)와 함께 동시에 형성된다. 대안으로, 전도성 비아(88) 및 전도성 RDL(90)은 개개의 공정의 일부로서 그리고 상이한 시간에 형성된다. 도 2g는 제1 비아 캡처 패드(92), 트레이스(94), 및 제2 비아 캡처 패드 또는 RDL 캡처 패드(96)를 포함하는 전도성 RDL(90)의 일부분의 평면도이다. 제1 비아 캡처 패드(92)는 절연 층(80) 및 전도성 비아(88) 위에 배치될 수 있다. 전도성 RDL(90)은, 절연 층(80) 위에 형성되고 제1 비아 캡처 패드(92)로부터 RDL 캡처 패드(96)로 연장되는 트레이스(94)를 포함한다. RDL 캡처 패드(96)는 전도성 RDL(90)의 트레이스 부분(94)과 접촉하고, 제1 비아 캡처 패드(92)의 반대편이다. 일 실시예에서, 트레이스(94)는 제1 비아 캡처 패드(92) 및 RDL 캡처 패드(96)의 폭보다 작은 폭을 포함한다. 다른 실시예에서, 전도성 RDL(90)이 RDL 캡처 패드(96)를 포함하지만 제1 비아 캡처 패드(92) 또는 트레이스(94)를 포함하지 않는 적층형 비아가 채용될 수 있다. 대신, RDL 캡처 패드(96)는 전도성 비아(88)가 캡처 패드(96) 내에 있어서 캡처 패드(96)가 비아(88) 및 비아(106) 양측 모두에 커플링될 수 있거나 그들에 직접 접촉할 수 있도록 전도성 비아(88)를 둘러싼다.
전술된 바와 같이, 기준점(R3)에 대해 반도체 다이(24), 개구(82), 및 전도성 비아(88)의 위치 변화가 작은 경우, 전도성 RDL(90)을 비롯한 빌드업 상호접속 구조물에 대한 어떠한 추가적인 조정도 필요하지 않을 수 있다. 따라서, 패널(70)에 형성된 반도체 다이(24)의 패키징에 대한 적응적 패턴화는 반도체 다이(24)의 실제 위치를 측정하는 것, 반도체 다이의 시프트 또는 이동이 전도성 RDL(90)의 패턴 또는 설계에 대한 변경을 필요로 하지 않는 것으로 판정하는 것, 및 패널(70)에 대해 이전에 결정된 위치 및 기준점(R3)에서, 즉 기준점(R3)에 대한 반도체 다이(24)의 위치 변화에 대한 조정이 이루어짐이 없이, 전도성 RDL(90)을 형성하는 것을 포함할 수 있다. 대안으로, 개구(82)의 위치 변화가, 제1 비아 캡처 패드(92)의 공칭 위치가 전도성 비아(88)와의 충분한 접촉을 제공하지 않도록 하는 경우, 하기에 기술되는 바와 같이, 빌드업 상호접속 구조물에 대한 추가적인 조정이 이루어질 수 있다.
일 실시예에서, 전도성 RDL(90)은 반도체 다이(24)의 실제 위치에 대해 조정할 기준점(R3)에 대해 x-y 병진, 각도 θ의 회전, 또는 둘 모두에 의해 각각의 반도체 다이(24)와 연관된 전도성 RDL(90) 전체를 시프트시킴으로써 반도체 다이(24)의 각각의 실제 위치에 대해 적응적으로 패턴화될 수 있다. 전도성 RDL(90)의 적응적 패턴화는 패널(70) 내에서 필요에 따라 각각의 반도체 다이(24)에 대한 콘택트 패드(32) 또는 전도성 비아(88)에 대해 일어난다. 예를 들어, 도 2f에서 전도성 RDL(90a)로 지정된, 반도체 다이(24a) 위에 배치된 전도성 RDL(90)의 제1 부분은 기준점(R3)에 대해 측정된 바와 같은 패널(70) 내의 반도체 다이(24a)의 실제 위치에 따른 x-y 병진, 각도 θ의 회전, 또는 둘 모두에 의해 조정될 수 있다. 유사하게, 도 2f에서 전도성 RDL(90b)로 지정된, 반도체 다이(24b) 위에 배치된 전도성 RDL(90)의 제2 부분은 기준점(R3)에 대해 측정된 바와 같은 패널(70) 내의 반도체 다이(24b)의 실제 위치에 따른 x-y 병진, 각도 θ의 회전, 또는 둘 모두에 의해 조정된다. 따라서, 각각의 반도체 다이(24)에 대한 전도성 RDL(90)의 위치를 조정함으로써, 전도성 RDL(90)은 패널(70) 내의 반도체 다이(24)의 실제 또는 실질적 위치와 정렬된다. 예를 들어, 전도성 RDL(90)이 적응적 패턴화로 형성된 후, 제1 비아 캡처 패드(92)의 중심(98)이 전도성 비아(88)의 중심과 정렬될 수 있다. 더욱이, 콘택트 패드(32)와 전도성 비아(88)와 전도성 RDL(90) 사이의 양호한 접속은 비아 캡처 패드(92)의 영역을 증가시킴이 없이 제공되며, 이와 같이, 미세한 피치 적용에 적합하다.
각각의 반도체 다이(24)에 대한 전도성 RDL(90)의 배향 또는 위치를 시프트시킨 결과로서, 완성된 반도체 패키지의 외부 에지에 대한 반도체 다이(24)의 공칭 위치와 실제 위치 사이의 차이에 의해 생성된 오프셋은 제2 비아, UBM, 또는 다른 적합한 상호접속 구조물과 같은 후속으로 형성되는 상호접속부와 RDL 캡처 패드(96) 사이의 계면 또는 상호접속부로 이송 또는 시프트된다. 바람직하게도, UBM 패턴 또는 다른 적합한 상호접속 구조물의 위치는 일정하게 유지되고, 패키지의 에지에 대해 시프트되지 않는다. 따라서, 전체 RDL 패턴 또는 전도성 RDL(90)이 고정 UBM 또는 상호접속 구조물 패턴에 대해 시프트되는 경우, UBM 패드의 고정 위치에 대한 전도성 RDL(90)의 시프트가 하기에서 논의되는 바와 같이 최종 반도체 패키지의 적절한 기능 및 신뢰성을 보장하기 위해 고려되어야 한다.
도 2f 및 도 2g에 이어서, 도 2h는 도 2f에 도시된 도면과 유사한 웨이퍼(70)의 단면도를 도시한다. 도 2h는, 추가로, 절연 층(80) 및 전도성 RDL(90)에 등각으로 적용되고 그들의 외곽선을 따르는 제1 표면을 갖는 절연 또는 패시베이션 층(104)을 도시한다. 절연 층(104)은 제1 표면의 반대편인 제2 평면 표면을 갖는다. 절연 층(104)은 감광성 저온 경화 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 합성 필름, 필러를 갖는 절연 페이스트, 솔더 마스크 레지스트 필름, 에폭시 성형 화합물, SiO2, Si3N4, SiON, Al2O3, 또는 유사한 절연 및 구조적 특성을 갖는 다른 재료의 하나 이상의 층을 포함한다. 절연 층(104)은 프린팅, 스핀 코팅, 분무 코팅, 적층, 성형, 또는 다른 적합한 공정을 이용하여 침착된다. 절연 층(104)은 이어서 패턴화되고 선택적으로 경화된다.
절연 층(104)을 완전히 통과해서 연장되고 RDL 캡처 패드(96)와 같은 전도성 RDL(90)의 일부분을 노출시키는 개구를 형성하도록 절연 층(104)의 일부분이 에칭, 레이저 드릴링, 기계적 드릴링, 또는 다른 적합한 공정에 의해 제거된다. 전도성 비아(106)를 형성하도록 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적합한 공정을 이용하여 절연 층(104) 내의 개구에 전기 전도성 층이 침착된다. 전도성 비아(106)는 Al, Cu, Sn, Ni, Au, Ag, Ti, W, 폴리실리콘, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도성 비아(106)는 빌드업 상호접속 구조물의 부분을 형성하고, 콘택트 패드(32), 전도성 비아(88), 및 전도성 RDL(90)에 대한 수직 전기적 접속을 제공한다.
일 실시예에서, 전도성 비아(106)의 위치는 기준점(R3) 및 패널(70)에 대한 그의 공칭 위치에 형성되고, RDL 캡처 패드(96)와 정렬된다. 전도성 비아(106)는 RDL 캡처 패드(96)와 정렬될 수 있는데, 그 이유는 반도체 다이(24)가 그의 공칭 위치(106')로부터 시프트되지 않았거나 또는 패널(70) 내의 기준점(R3)에 대해 반도체 다이(24) 및 전도성 RDL(90)의 시프트가 작기 때문이다. 대안으로, 하기에 더 상세히 논의되는 바와 같이, 전도성 비아(106)는 그의 공칭 위치에 형성될 수 있고, RDL 캡처 패드(96)와 적어도 부분적으로 오정렬될 수 있는데, 그 이유는 반도체 다이(24)와 매칭하도록 전도성 RDL(90) 및 RDL 캡처 패드(96)가 x-y 변위, 회전 θ, 또는 둘 모두로 시프트되었기 때문이다.
도 2h는, 추가로, UBM 패드 또는 캡처 패드(110)가 전도성 비아(106) 및 절연 층(104) 위에 형성된 것을 도시한다. 2개 초과의 라우팅 층 또는 RDL을 포함하는 실시예들에서, UBM 패드(110)는 제2 팬-아웃 RDL 캡처 패드일 수 있다. UBM 패드(110)는 접착 층, 배리어 층, 시드 층, 및 습윤 층을 비롯한 다수의 금속 스택일 수 있다. UBM 패드(110)의 층은 Ti, 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), Al, Cu, 크롬(Cr), 크롬 구리(CrCu), Ni, 니켈 바나듐(NiV), Pd, 백금(Pt), Au, Ag, 또는 다른 적합한 재료 또는 재료들의 조합일 수 있다. 일 실시예에서, UBM 패드(110)는 TiW 시드 층, Cu 시드 층, 및 Cu UBM 층을 포함한다. TiW 시드 층은 절연 층(104) 및 전도성 비아(106) 위에 등각으로 적용된다. Cu 시드 층은 TiW 시드 층 위에 등각으로 적용된다. Cu UBM 층은 TiW 시드 층 및 Cu 시드 층 위에 등각으로 적용된다. UBM 패드(110)는 전도성 비아(106)와 후속으로 형성된 솔더 범프 또는 다른 입출력(I/O) 상호접속 구조물 사이의 중간 전도성 층으로서 작용한다. UBM 패드(110)는 전도성 비아(106)로의 저저항 상호접속, 솔더 확산에 대한 배리어, 및 솔더 습윤성의 증가를 제공할 수 있다.
전도성 비아(106)는 그의 공칭 위치에 UBM 패드(110)를 유지시키면서 전도성 비아(106)와 UBM 패드(110) 사이의 양호한 전기적 접속을 허용하도록 그의 공칭 위치의 풋프린트 내에 형성될 수 있다. UBM 패드(110)가 그의 공칭 위치에 대한 x-y 변위, 회전 θ, 또는 둘 모두를 겪게 하지 않음으로써, UBM 패드(110) -- 및 UBM 패드에 접속된 후속으로 형성되는 전기적 상호접속부 -- 의 위치는 테스트 소켓, 회로 보드, 또는 패키지가 접속될 수도 있는 다른 구조물로의 정확하고 정밀한 접속을 가능하게 하도록 패키지 외곽선(74)과 정렬된다. 그러나, 반도체 다이(24)의 실질적 위치와 정렬하도록 하는 전도성 RDL(90)의 x-y 변위, 회전 θ, 또는 둘 모두를 포함한 적응적 패턴화에 따라, 적어도 비아(106)와 RDL 캡처 패드(96) 사이의 부분 오정렬이 일어날 수 있다. 이전에, 전체 RDL의 패턴을 일정하게 유지시키면서 전도성 RDL(90)의 정렬을 적응시키는 것을 도모할, 반도체 다이(24)에 대한 최대 허용가능 시프트는 비아(106)와 RDL 캡처 패드 사이의 중첩에 의해 제한되었다. 비아(106)가 RDL 캡처 패드(96)의 에지를 넘어서 연장되게 하는 것은 RDL 층 상의 인접 특징부들 사이의 전기적 단락 위험성을 생성하여, 이에 의해 완성된 반도체 패키지의 기능 및 가치를 손상시켰다.
도 2g와 유사한 도 2i는, RDL(90), 비아(106), 및 UBM(110)의 형성 후, 도 2h에 단면도로 이미 도시된 반도체 웨이퍼(70)의 일부분의 평면도를 도시하며, 여기서 클리핑된 비아(106)는 웨이퍼(70) 내의 반도체 다이(24)의 실제 위치, 및 그의 공칭 위치 및 패키지 외곽선(74)의 위치에 대해 일정하게 또는 고정 상태로 유지되는 UBM(110)의 실제 위치에 기초하여 RDL(90)의 적응적 이동을 도모한다. 도 2h는 비아(106)의 단면 크기, 단면 형상 또는 둘 모두, 또는 풋프린트가 공칭 비아(106')의 풋프린트로부터 조정되어 UBM 패드(110)와 RDL 패드(96) 사이의 오정렬을 처리하게 하는 것을 도시한다. 달리 말해, 비아(106)의 풋프린트, 단면 크기, 및 단면 형상 중 하나 이상이 공칭 비아(106')의 풋프린트로부터 조정되어 반도체 다이(24) 및 패키지 외곽선(74)의 오정렬을 처리하게 한다. 구체적으로, 비아(106)의 풋프린트 또는 단면적은, 공칭 비아(106')가 UBM 패드(110)에 정렬되는 동안 RDL 캡처 패드(96)를 넘어서 연장될 때, 공칭 비아(106')의 형상, 크기, 또는 둘 모두를 조정하도록 하는 동적 클리핑을 겪는다. 비아(106)는 RDL 캡처 패드(96)의 실제 또는 실질적 위치에 기초하여 동적으로 형성된다. RDL 캡처 패드(96)의 실제 위치는 스캐너(73)에 의해 판정될 수 있거나, 또는 반도체 다이(24)의 실제 또는 실질적 위치의 측정으로부터 추론될 수 있다.
RDL 캡처 패드(96)의 실질적 또는 실제 위치를 획득한 후, 비아(106)의 풋프린트(114) -- 도 2i 및 도 2j에 크로스해칭으로 도시됨 -- 는 RDL 캡처 패드(96)의 풋프린트를 넘어서 연장되는 공칭 비아(106')의 부분(112)을 클리핑 또는 제거함으로써 판정된다. 비아(106) 근처의 RDL 캡처 패드의 외부 에지 또는 주변부로부터 오프셋 또는 셋백(setback)을 제공하도록 공칭 비아(106')의 추가적인 부분이 또한 RDL 캡처 패드(96)의 풋프린트 내에서 제거될 수 있다. 비아(106)의 풋프린트(114)를 판정함에 있어서, 공칭 비아(106')의 중심은 UBM 패드(110) 또는 UBM 패드의 중심과 정렬된 상태로 유지될 수 있다. 또한, 비아(106)의 풋프린트(114)의 최소 허용가능 영역이 보장될 수 있다. 최소 허용가능 영역(112)은 완성된 WLCSP의 구성, 설계, 및 동작에 기초하여 선택 및 설정될 수 있다. 일 실시예에서, 최소 허용가능 영역(112)은 절대 최소 영역일 수 있거나, 또는 반도체 패키지의 구성 및 설계에 따라 허용가능한 기계적 및 전기적 성능 특성을 제공할 비아의 공칭 영역의 백분율로서 판정될 수 있다. 콘택트 패드(32), 전도성 RDL(90), 및 전도성 비아(106)와 같은 접속될 층의 특성에 따라, 비아의 최소 허용가능 영역은 공칭 비아 영역의 25% 이상의 비아 크기의 범위 내에 있을 수 있다.
전술된 바와 같이, 비아(106)의 풋프린트(114)에 대한 최소 영역을 정의했지만, 기준점(R3)에 대한 반도체 다이의 x-y 변위, 회전 θ, 또는 둘 모두와 관련하여 반도체 다이(24)에 대한 최대 허용가능 시프트가 RDL 캡처 패드(96)의 주어진 크기에 대해 판정될 수 있다. 반도체 다이(24)의 최대 허용가능 시프트가 RDL 캡처 패드(96)의 최대 크기의 함수이기 때문에, 더 큰 RDL 캡처 패드는 더 큰 최대 허용가능 시프트를 허용한다. 그러나, RDL 캡처 패드(96)의 풋프린트를 조정하는 것은 또한 바람직하지 않게도 라우팅 피치를 증가시킬 수 있고 라우팅 밀도를 감소시킬 수 있다. 반면, 도 2i에 도시된 바와 같이, 비아(106)의 풋프린트(114)를 조정하면서 RDL 캡처 패드(96)에 대한 고정 크기를 유지시키는 것은, 바람직하지 않게 라우팅 피치를 증가시키고 라우팅 밀도를 감소시킴이 없이 반도체 다이(24)의 더 큰 최대 허용가능 시프트를 허용한다.
따라서, 전도성 RDL(90)의 전체 패턴이 일정하게 유지되고, 전체로서 x-y 변위, 회전 θ, 또는 둘 모두에 의해 이동되어 제1 비아 캡처 패드(92)를 콘택트 패드(32)와 정렬시키는 적응적 정렬 방법이 적용된다. UBM 캡처 패드(110), 및 RDL 캡처 패드(96)에 접속시키는 공칭 비아(106')의 중심은 패키지 외곽선(74)에 대해 일정하게 유지될 수 있다. 단지 적응적 정렬 방법의 일부로서 전도성 비아(106)의 크기를 조정하는 것 대신, 비아(106)의 풋프린트(114)는 RDL(90)의 시프트를 도모하도록 수정될 수 있는데, 여기서 최대 허용가능 시프트는 비아와 RDL 캡처 패드 사이의 공칭 중첩부에 의해 제한되어 비아(106)가 RDL 캡처 패드(96)의 풋프린트를 넘어서 연장되는 것을 회피시킨다. 대신, 비아(106)의 풋프린트(114)의 형상이 반도체 다이(124)의 위치 시프트에 적응하게 함으로써 최대 다이 시프트 제약이 완화된다. 비아(106)의 풋프린트 크기, 풋프린트 형상, 또는 둘 모두를 수정하는 것을 통해 최대 다이 시프트 제약을 완화시킴으로써, 적응적 정렬 방법은 더 큰 크기를 포함하는 반도체 다이로 그리고 더 높은 밀도를 요구하는 패키지로 확장될 수 있다. 또한, 비아 크기는 특정 반도체 다이 시프트가 주어지면 실현가능한 최대 연장부로 증가되어, 수정된 비아의 증가된 기계적 강도와 전기적 기능 및 신뢰성을 제공할 수 있다.
비아(106)의 형성이 공칭 비아(106')의 부분(112)을 제거하는 것과 관련하여 논의되었지만, 당업자는 공칭 비아(106')가 문자 그대로 또는 명백히 생성될 필요가 없어서 공칭 비아(106')의 제거된 부분(112)이 물리적이거나 유형적이 됨을 이해할 것이다. 대신, 비아(106)에는 공칭 비아(106')의 풋프린트와는 상이한 풋프린트가 형성되며, 공칭 비아(106')는 기준점(R1)으로부터의 반도체 다이(24)의 실질적 변위가 없는 경우에 비아(106)가 형성되었을 방법의 형태를 나타낸다. 따라서, 공칭 비아(106')의 부분(112)의 클리핑 또는 제거는 방법, 시스템, 또는 소프트웨어의 일부로서 가상으로 또는 계산적으로 행해질 수 있다. 예를 들어, RDL 캡처 패드(96)의 위치 또는 반도체 다이(24)의 위치를 포함하는 데이터가 공칭 비아(106')의 설계 또는 형태와는 상이한 비아(106)의 설계 또는 형태를 생성하는 적응적 패턴 자동 라우터 내로 임포트될 수 있다. 상이한 풋프린트들, 또는 가변 비아 크기 및 형상을 갖는 복수의 비아(106)를 포함하는 패널(107)의 전체에 대한 설계가 생성될 수 있다. 이어서, 설계는 패널(107)의 전체에 대해 걸쳐 있는 가변 풋프린트의 복수의 비아(106)를 생성하도록 패널(70)에 적용될 수 있다. 따라서, 복수의 전도성 비아(106)는 RDL 캡처 패드(96)의 에지를 넘어서 비아(106)를 연장시킴이 없이 그리고 도 2j에 도시된 바와 같이 RDL 층 상에 인접 특징부들 사이의 전기적 단락 위험성을 생성함이 없이 복수의 RDL 캡처 패드(96)를 복수의 UBM 캡처 패드(110)와 물리적으로 그리고 전기적으로 접속시킬 수 있다.
도 2f 내지 도 2j에 도시되고 전술된 바와 같은 비아(106)의 수정 또는 절두(truncation)가, 또한, 도 2e에서 위에 도시된 개구(82) 및 전도성 비아(88)에 적용가능하다. 개구(82) 및 전도성 비아(88)는 생성된 수정 또는 절두된 비아(88)가 생성된 반도체 패키지에 대한 적절한 전기적 및 기계적 접촉을 제공할 정도로 충분히 큰 경우에 비아(106)에 대해 전술된 바와 같이 수정 및 절두될 수 있다. 일 실시예에서, 전도성 비아(106)의 수정 또는 절두 대신에 또는 그에 더하여, 비아(88)가 수정 또는 절두될 수 있다. 비아(88)의 수정 및 절두는 1개 초과의 반도체 다이를 포함하는 다중 칩 모듈 또는 패키지에 대해 유리하게 채용될 수 있는데, 그 이유는 전도성 RDL 층(90)과 같은 전체 RDL 패턴이 일정하게 유지될 수 있는 반면에 비아(88)와 같은 비아가 다중 칩 패키지 내에 포함된 2개 이상의 반도체 다이(24)의 콘택트 패드(32)를 전기적으로 접속시키도록 독립적으로 조정, 수정, 또는 절두될 수 있기 때문이다.
전술된 바와 같이, 전도성 비아(106) 및 개구(82)의 수정 또는 절두는, 전도성 비아(106')의 공칭 크기, 형상 또는 둘 모두, 또는 개구(82)의 공칭 크기, 형상 또는 둘 모두를 조정하는 것이 수정된 비아(106)의 크기가 반도체 다이(24)와 패키지 외곽선(74) 사이의 오정렬에 반비례하게 할 수 있도록 수행될 수 있다. 다시 말해, 반도체 다이(24)와 패키지 외곽선(74) 사이의 오정렬이 더 클수록, 전도성 비아(106)의 크기 또는 영역(예컨대, 풋프린트(114)의 크기)이 더 작을 것이다. 반면, 반도체 다이(24)와 패키지 외곽선(74) 사이의 오정렬이 더 작을수록, 전도성 비아(106)의 크기는 더 클 것이다. 따라서, 반도체 다이(24)와 패키지 외곽선(74) 사이의 오정렬이 0에 근접함에 따라, 실질적인 전도성 비아(106)의 크기 및 형상은 공칭 전도성 비아(106')의 크기 및 형상에 근접한다.
유사하게, 공칭 비아(106')의 크기, 형상, 또는 둘 모두는 수정된 또는 전도성 비아(106)의 크기, 형상, 또는 둘 모두가 반도체 다이의 중심으로부터의 거리에 반비례하도록 조정될 수 있다. 다시 말해, 반도체 다이(24) 상의 중심 또는 고정 점과 전도성 비아(106) 사이의 거리가 더 클수록, 패키지 특징부들 사이의 감소된 중첩부를 처리하기 위해 전도성 비아의 크기는 더 작을 것이다. 반면, 반도체 다이(24) 상의 중심 또는 고정 점과 전도성 비아(106) 사이의 거리가 더 작을수록, 패키지 특징부들 사이의 증가된 중첩부를 처리하기 위해 또는 다양한 패키지 특징부들 사이의 더 작은 오정렬을 처리하기 위해 전도성 비아(106)의 크기는 더 클 것이다. 따라서, 반도체 다이(24) 상의 중심 또는 고정 점과 전도성 비아(106) 사이의 거리가 증가함에 따라, 반도체 다이(24)와 패키지 특징부 사이의 오정렬이 또한 증가할 것이다.
상기의 논의가, 전도성 비아(106)의 크기가 어떻게 반도체 다이의 중심으로부터의 거리에 반비례하는지 설명하기 위한 비제한적인 예로서 전도성 비아(106)의 패키지 특징부를 사용했지만, 다른 패키지 특징부가 마찬가지로 반도체 다이의 중심으로부터의 거리에 반비례하는 크기를 가질 수 있다. 이러한 관계에서 공유하는 다른 패키지 특징부는, 제한 없이, 전도성 RDL(90), 캡처 패드(96), UBM 캡처 패드(110), 및 풋프린트(114)의 부분을 포함할 수 있으며, 이들 각각은 패키지 특징부들 사이의 감소된 중첩부를 처리하도록 또는 다양한 패키지 특징부들 사이의 더 큰 오정렬을 처리하도록 수정될 수 있다. 다른 비제한적인 예로서, 반도체 패키지(120)가 전도성 비아(106)에 커플링된 적어도 제1 및 제2 로우의 UBM 패드(110)를 포함하고, 여기서 제1 로우의 UBM 패드(110)가 반도체 다이(24)의 중심으로부터 제1 거리만큼 오프셋되고 제2 로우의 UBM 패드(110)가 반도체 다이(24)의 중심으로부터 제1 거리 초과의 제2 거리만큼 오프셋된 경우를 고려한다. 그러한 경우에 있어서, 제2 로우의 UBM 패드(110)와 반도체 다이(24)의 중심 사이의 거리가 더 클수록 제2 로우의 UBM 패드(110)에 커플링된 전도성 비아(106)가 제1 로우의 UBM 패드(110)에 커플링된 전도성 비아(106)의 크기보다 더 작은 크기를 갖게 될 수 있다. 게다가, 제2 로우의 UBM 패드에 커플링된 전도성 비아(106)의 오정렬은 제1 로우의 UBM 패드에 커플링된 전도성 비아(106)의 오정렬보다 더 클 수 있다.
도 2k는 전기 전도성 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭, 또는 스크린 프린팅 공정을 이용하여 UBM(110) 및 전도성 비아(106) 위에 침착되는 것을 도시한다. 범프 재료는 선택적 플럭스 용액을 갖는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합일 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연납 솔더, 또는 무연납 솔더일 수 있다. 범프 재료는 적합한 부착 또는 접합 공정을 이용하여 UBM(110)에 접합된다. 일 실시예에서, 범프 재료는 그의 용융점 이상으로 재료를 가열함으로써 리플로우되어 구형 볼 또는 범프(116)를 형성한다. 일부 응용예에서, 범프(116)는 다시 리플로우되어 UBM(110)에 대한 전기 접촉을 개선시킨다. 범프는 또한 UBM(110)에 압축 접합될 수 있다. 범프(116)는 UBM(110) 위에 형성될 수 있는 한 가지 타입의 상호접속 구조물을 나타낸다. 상호접속 구조물은 또한 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기적 상호접속부를 사용할 수 있다.
도 2k는, 또한, 범프(116)의 형성 후, 패널 또는 재구성된 웨이퍼(70)가 쏘우 블레이드 또는 레이저 커팅 툴(118)을 사용하여 낱개화되어 개개의 반도체 패키지 또는 임베디드 다이 패키지(120)를 형성하는 것을 도시한다. UBM 패드(110) 및 범프(116)가 패널(70) 내에서의 반도체 다이(24)의 이동에 대해 적응적으로 조정되지 않고 그들의 공칭 설계 위치에 따라 형성되기 때문에, 범프(116)는 반도체 패키지(120)의 패키지 외곽선(74) 및 외부 패키지 프로파일의 주변부와 정렬된다.
따라서, 도 2a 내지 도 2k는 반도체 패키지(120)를 제조하는 방법을 도시하며, 여기서 제1 비아 층 및 RDL 라우팅 층의 적어도 일부분은 각각의 반도체 다이의 실제 위치와 정렬하도록 패널 상의 그의 공칭 위치로부터 시프트된다. 그렇게 함으로써, 적어도 패키지 I/O 상호접속부는 패키지 외곽선 드로잉에 부합하도록, 패키지 테스팅을 가능하게 하도록, 그리고 패널화 동안 반도체 다이의 오정렬에 의해 야기되는 수율 손실을 제거하도록 완성된 패키지의 에지와의 정렬을 유지한다. 적응적 패턴화의 구현은 프로그래밍가능 직접 기록 노광 및 레이저 절삭 방법을 이용하여, 패널(70) 내의 각각의 개개의 반도체 다이와 정렬하도록 비아 및 RDL 층의 형상, 위치, 및 배향의 조정을 허용할 수 있다. 수율을 증가시키는 것 외에도, 제안된 공정은 경화 동안 다이의 이동을 정정하고, 그에 따라 더 작은 다이 접합 패드 기하구조 및 증가되는 밀도를 가능하게 한다.
따라서, 본 명세서에 개시된 적응적 패턴화의 방법은 팬-아웃 RDL 층의 위치가 임베드된 반도체 다이 상의 특징부에 정렬하도록 조정되게 한다. UBM 또는 패키지 I/O 패드의 어레이는 패키지 외곽선에 대해 일정하게 유지되고, RDL 층 상의 캡처 패드를 UBM 패드에 접속시키는 비아는 반도체 다이의 공칭 위치에 대한 봉합재 내의 반도체 다이의 시프트 크기 및 시프트 방향에 따라 UBM 패드의 크기, 형상, 또는 둘 모두를 변화시키도록 클리핑된다. 개시된 적응적 패턴화 방법은 적응적 패턴화 능력을 향상시키며, 더 큰 몸체 크기를 포함하는 반도체 디바이스 패키지에 적응적 회전을 적용하는 능력을 제공한다.
도 3은 도 2k로부터의 반도체 패키지(120)와 유사한 개개의 반도체 패키지 또는 임베디드 다이 패키지(130)를 도시한다. 반도체 패키지(130)는 절연 층(80) 대신에 전기 전도성 층(90)이 패턴화되고 반도체 다이(24) 및 봉합재(42) 위에 침착되어 그들과 접촉할 수 있도록 선택적 절연 또는 패시베이션 층(80)을 생략함으로써 반도체 패키지(120)와는 상이하다.
도 4은 도 2k로부터의 반도체 패키지(120)와 유사한 개개의 반도체 패키지 또는 임베디드 다이 패키지(140)를 도시한다. 반도체 패키지(140)는 전도성 비아(88) 대신에 전도성 포스트 또는 필라(144)의 포함에 의해 반도체 패키지(120)와는 상이하다. 이와 같이, 반도체 패키지(140)는 봉합재(42)가 반도체 다이(24)의 모든 측부 주위에 배치되는 전체적으로 페이스-다운으로 성형된 반도체 패키지(face-down fully molded semiconductor package)로서 형성될 수 있다. 대안으로, 반도체 패키지(140)는, 제1 봉합재(42a)가 활성 표면(30), 및 활성 표면과 뒷 표면(28) 사이에 배치된 복수의 측부 표면, 예컨대 4개의 측부 표면 위에서 그들에 인접하게 배치될 수 있는 페이스-업으로 성형된 반도체 패키지로서 형성될 수 있다. 제2 봉합재(42b)는 또한 배면(28) 및 봉합재(42a) 위에 배치될 수 있다. 전체적으로 페이스 다운으로 성형된 설계 때문에, 도 2k로부터의 선택적 절연 또는 패시베이션 층(80)은 도 4에서 선택적 절연 또는 패시베이션 층(142)으로 대체된다. 그러나, 전기 전도성 층(90), 전도성 비아(106), 및 UBM 패드(110)를 포함하는 반도체 패키지(120)로부터의 비아 클리핑을 비롯한 적응적 패턴화의 방법 및 구조는 반도체 패키지(140) 내의 그들의 포함에 대해 불변일 수 있다.
도 5는 도 4로부터의 반도체 패키지(140)와 유사한 개개의 반도체 패키지 또는 임베디드 패키지(150)를 도시한다. 반도체 패키지(150)는 팬-인 재배선 층으로서 구성될 수 있는 전기 전도성 층(154)의 포함에 의해 반도체 패키지(140)와는 상이하다. 이와 같이, 전도성 포스트 또는 필라(156)는, 전도성 포스트(156)가 전도성 층(154)에 커플링되는 제1 단부, 및 전기 전도성 층 또는 RDL(90)에 커플링되는, 제1 단부의 반대편인 제2 단부를 포함한다는 점에서, 전도성 포스트(144)와는 상이하다.
반도체 패키지(150)는, 또한, 봉합재(42b) 대신, 반도체 다이(24)의 배면(28) 위에 배치될 수 있고 그와 직접 접촉할 수 있는 선택적 다이 부착 접착제 또는 계면 층(158)의 포함에 의해 반도체 패키지(140)와는 상이하다. 접착제(158)는 반도체 다이(24)의 풋프린트와 실질적으로 동일한 풋프린트를 포함할 수 있거나, 또는, 대안으로, 접착제(158)는 반도체 패키지(150)의 풋프린트와 실질적으로 동일한 풋프린트를 포함할 수 있다. 그러나, 전도성 비아(88), 전기 전도성 층(90), 전도성 비아(106), 및 UBM 패드(110)를 포함하는 반도체 패키지(120)로부터의 비아 클리핑을 비롯한 적응적 패턴화의 방법 및 구조는 반도체 패키지(150) 내의 그들의 포함에 대해 불변일 수 있다.
도 6은 기판(162) 내에 배치된 반도체 다이(24)를 포함하는 반도체 패키지 또는 임베디드 다이 패키지(160)의 다른 실시예를 도시한다. 기판(162)은 반도체 다이(24) 및 임의의 수의 마이크로프로세서, 메모리, ASIC, 로직 회로, 아날로그 회로, RF 회로, 이산 디바이스, 또는 다른 반도체 다이 또는 전기적 컴포넌트를 포함하는 반도체 패키지(160)에 대한 일반적인 구조 지지부 및 전기적 상호접속부를 제공할 수 있는 칩 캐리어 기판, PCB, 인쇄 배선 패널, 또는 임의의 적합한 강성, 반강성, 또는 가요성 구조물을 포함할 수 있다. 기판(162)은 편면, 양면, 또는 다층화될 수 있고, 반도체 다이(24)가 배치되는 내부 층(164)을 포함할 수 있다.
반도체 패키지(160)는 박막형 반도체 다이, 매립형 반도체 다이, 또는 양측 모두일 수 있는 반도체 다이(24)를 기판(162)의 내부 층(164) 내에 도입시킴으로써 형성될 수 있다. 반도체 다이(24)는 내부 층(164) 내의 캐비티에 매립될 수 있다. 반도체 다이(24)는, 다층 기판의 경우에 있어서, 또한, 기판(162)의 복수의 내부 층(164) 중 하나의 내부 층의 표면에 추가될 수 있으며, 그 후, 빌드업 기술이 이어서 이용되어, 반도체 다이 위와 아래에 배치된 층을 갖는 보드 샌드위치를 구성할 수 있다. 도 6에 도시된 바와 같이, 반도체 다이(24)는 선택적 접착제(158)를 사용하여 기판(162)에 부착될 수 있다. 기판(162) 내에 반도체 다이(24)를 배치함으로써, 3D 패키지 통합의 개념을 활용하면서, 감소된 풋프린트 및 개선된 신호 성능이 달성될 수 있다.
반도체 다이(24)는 전도성 비아 또는 전기적 상호접속부(166), 전도성 RDL(168), 및 기판-관통 전도성 비아(170)를 통해 반도체 다이의 외부의 지점에 전기적으로 접속될 수 있다. 전도성 비아(166)는 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적합한 공정을 이용하여 형성될 수 있다. 전도성 비아(166)는 Al, Cu, Sn, Ni, Au, Ag, Ti, W, 폴리실리콘, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도성 비아(166)는 빌드업 상호접속 구조물의 부분을 형성하고, 반도체 다이(24)의 콘택트 패드(32)와의 수직 전기적 접속을 제공한다. 유사하게, 전도성 비아(170)는 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적합한 공정을 이용하여 형성될 수 있다. 전도성 비아(170)는, 또한, Al, Cu, Sn, Ni, Au, Ag, Ti, W, 폴리실리콘, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도성 비아(170)는 기판(162)을 완전히 통과해서 형성될 수 있고, 기판의 서로 반대되는 제1 표면과 제2 표면 사이에 연장되어 기판의 반대 측면들 사이에 전기적 상호접속부를 제공할 수 있다. 전도성 비아(170)는 전도성 비아(166)와 동일한 또는 상이한 시간에 그리고 그들과 동일한 또는 상이한 공정으로 형성될 수 있다.
전도성 RDL(168)은 기판(162)의 반대되는 제1 및 제2 표면들 위에 패턴화 및 침착될 수 있고, 전도성 비아(166) 및 전도성 비아(170)에 전기적으로 접속되고 물리적으로 커플링될 수 있다. 전도성 RDL(168)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도성 RDL(168)의 침착은 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적합한 공정을 이용할 수 있다. 일 실시예에서, 전도성 RDL(168)은 전도성 비아(166. 170)와 함께 그리고 그와 동시에 형성된다. 대안으로, 전도성 비아(166, 170)는 개개의 공정의 일부로서 그리고 상이한 시간에 형성될 수 있다. 전도성 RDL(168)은, 또한, 기판(162)의 전체에 걸쳐서, 또는 기판의 전체보다 작은 기판(162)의 일부분에 걸쳐서 형성될 수 있다.
도 2a 내지 도 2k와 관련하여 전술된 바와 같이, 반도체 다이(24)의 위치는 패널 내의 반도체 다이의 공칭 위치와 실질적 위치가 상이할 수 있거나 변화할 수 있도록 패널(70) 내에서 시프트 또는 변화될 수 있다. 이와 같이, 전도성 비아(88), 전도성 비아(106), 또는 양측 모두의 형상, 크기, 또는 둘 모두는 전도성 비아(88, 106)의 형상, 크기, 또는 둘 모두가 조정되어 패널(70) 내의 반도체 다이(24)의 실질적 위치와 공칭 위치 사이의 차이를 수용하도록 동적으로 클리핑 또는 조정될 수 있다. 유사하게, 반도체 다이(24)의 위치는 패널 내의 반도체 다이의 공칭 위치와 실질적 위치가 상이할 수 있거나 변화할 수 있도록 기판(162) 내에서 시프트 또는 변화될 수 있다. 이와 같이, 전도성 비아(166)의 형상, 크기, 또는 둘 모두는 동적으로 클리핑 또는 조정될 수 있어서, 전도성 비아(88, 106)의 형상, 크기, 또는 둘 모두가 전술된 바와 같이 조정될 수 있는 방법과 유사하게, 전도성 비아(166)의 형상, 크기, 또는 둘 모두가 기판(162) 내의 반도체 다이(24)의 실질적 위치와 공칭 위치 사이의 차이를 수용하도록 조정될 수 있다. 따라서, 동적으로 클리핑된 비아(166)는 반도체 다이(124)의 공칭 위치와 반도체 다이의 실질적 위치 사이의 차이를 처리 및 정정하는 데 사용될 수 있다.
반도체 패키지 및 임베디드 다이 패키지(120, 130, 140, 150, 160)와 관련한 상기 기술의 관점에서, 고정 위치 및 가변 위치에 기초하여 비아의 크기, 형상, 또는 둘 모두를 동적으로 클리핑 또는 조정하는 방법. 가변 위치는 반도체 다이의 공칭 위치 또는 예상 위치와는 상이하거나 그로부터 변화하는 반도체 다이의 실질적 위치일 수 있다. 고정 위치는 라우팅 층의 공칭 위치와 동일한 라우팅 층, 예컨대 RDL(90 또는 168)의 실질적 위치일 수 있고, 반도체 다이의 공칭 위치와 실질적 위치 사이의 차이 또는 가변 위치를 계산하는 데 이용되는 동일한 기준 프레임에 대해 고정 위치 및 배향으로 형성된다.
더 넓게 말하자면, 본 발명은 제1 전도성 특징부의 고정 위치 및 제2 전도성 특징부의 가변 위치에 기초하여 전도성 비아의 크기, 형상, 또는 둘 모두를 동적으로 클리핑 또는 조정하는 방법에 관한 것이며, 여기서 고정 위치 및 가변 위치는 동일한 기준 프레임에 대해 측정된다. 따라서, 제1 및 제2 전도성 특징부들은 임의의 전도성 특징부, 예컨대 2개의 라우팅 층 또는 RDL, 2개의 반도체 다이, 하나의 반도체 다이와 하나의 RDL, 또는 임의의 수의 마이크로프로세서, 메모리, ASIC, 로직 회로, 아날로그 회로, RF 회로, 이산 디바이스, 전도성 트레이스, 라우팅 층, RDL, 전도성 상호접속부, 또는 다른 전기적 컴포넌트 중 2개 이상을 포함할 수 있다.
전술한 명세서에서, 본 발명의 다양한 실시예들이 기술되었다. 그러나, 첨부된 청구범위에 기술되는 바와 같은 본 발명의 더 넓은 사상 및 범주로부터 벗어남이 없이 그에 대해 다양한 수정 및 변경이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 관점이 아니라 예시적인 관점에서 고려되어야 한다.

Claims (26)

  1. 복수의 반도체 패키지를 제조하는 방법으로서,
    복수의 반도체 다이 주위에 배치되는 봉합 재료를 포함하는 패널을 형성하는 단계;
    상기 패널 내에서의 상기 복수의 반도체 다이 각각에 대한 실질적 위치를 측정하는 단계;
    상기 복수의 반도체 다이 각각의 실질적 위치와 정렬되는 제1 캡처 패드를 포함하는 전도성 재배선 층(RDL)을 형성하는 단계;
    상기 복수의 반도체 패키지 각각에 대한 패키지 외곽선과 정렬되고 적어도 부분적으로 상기 제1 캡처 패드 위에 배치되는 복수의 제2 캡처 패드를 형성하는 단계; 및
    각각의 반도체 다이와 그의 대응하는 패키지 외곽선 사이의 오정렬을 처리하도록 그리고 복수의 전도성 비아 각각을 상기 복수의 제1 캡처 패드 중 하나의 캡처 패드 및 상기 제2 캡처 패드 중 하나의 캡처 패드에 접속시키도록 상기 복수의 전도성 비아의 공칭 풋프린트를 조정하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 복수의 제1 캡처 패드를 복수의 RDL 캡처 패드로서 형성하는 단계;
    상기 복수의 제2 캡처 패드를 상기 RDL 캡처 패드로부터 오프셋된 복수의 UBM(under bump metallization) 패드 또는 LGA(land grid array) 패드로서 형성하는 단계; 및
    상기 복수의 전도성 비아의 공칭 풋프린트를 상기 RDL 캡처 패드의 형상과 실질적으로 동일한 형상으로부터 중첩 영역 - 상기 중첩 영역은 상기 RDL 캡처 패드의 풋프린트 및 상기 UBM 패드의 풋프린트와 공통인 풋프린트에 의해 정의됨 - 의 형상과 실질적으로 동일한 수정된 형상으로 조정하는 단계를 추가로 포함하는 방법.
  3. 제2항에 있어서, 상기 중첩 영역의 크기가 각각의 반도체 다이와 그의 대응하는 패키지 외곽선 사이의 오정렬에 반비례하도록 상기 중첩 영역의 크기를 조정하는 단계를 추가로 포함하는 방법.
  4. 제2항에 있어서, 상기 중첩 영역의 크기가 각각의 반도체 다이의 중심으로부터의 거리에 반비례하도록 상기 중첩 영역의 크기를 조정하는 단계를 추가로 포함하는 방법.
  5. 제1항에 있어서, 구리 필라에 커플링된 상기 제1 캡처 패드 또는 상기 복수의 반도체 다이 중 하나의 반도체 다이의 캡처 패드의 반대편인 단부를 포함하는 상기 전도성 RDL을 형성하는 단계를 추가로 포함하는 방법.
  6. 제1항에 있어서, 상기 복수의 반도체 다이 중 제2 반도체 다이에 대한 전도성 비아의 형상 또는 크기와는 상이하게 상기 복수의 반도체 다이 중 제1 반도체 다이에 대한 전도성 비아의 형상 또는 크기를 형성하는 단계를 추가로 포함하는 방법.
  7. 제1항에 있어서, 상기 제1 캡처 패드 또는 상기 제2 캡처 패드의 풋프린트 외부로 연장되지 않도록 상기 복수의 전도성 비아를 형성하는 단계를 추가로 포함하는 방법.
  8. 제1항에 있어서, 최소 비아 영역을 정의하는 단계, 및 상기 최소 비아 영역보다 더 큰 영역을 포함하는 풋프린트를 갖는 상기 복수의 전도성 비아 각각을 형성하는 단계를 추가로 포함하는 방법.
  9. 제8항에 있어서, 상기 최소 영역은 각각의 반도체 다이와 그의 대응하는 패키지 외곽선 사이의 최대 오정렬을 정의하는 방법.
  10. 반도체 패키지를 제조하는 방법으로서,
    반도체 다이를 제공하는 단계;
    상기 반도체 다이에 대한 고정 위치를 포함하는 제1 전도성 층을 형성하는 단계;
    상기 반도체 다이에 대한 가변 위치를 포함하는 제2 전도성 층을 형성하는 단계; 및
    상기 제1 전도성 층 및 상기 제2 전도성 층에 커플링되는, 조정된 크기 또는 형상을 포함하는 전도성 비아를 형성하는 단계를 포함하는 방법.
  11. 제10항에 있어서,
    상기 반도체 다이의 실질적 위치와 정렬되는 부분을 포함하는 상기 제1 전도성 층을 형성하는 단계;
    상기 반도체 패키지의 패키지 외곽선과 정렬되고, 적어도 부분적으로 상기 반도체 다이의 상기 실질적 위치와 정렬되는 상기 제1 전도성 층의 부분 위에 배치되는 부분을 포함하는 상기 제2 전도성 층을 형성하는 단계; 및
    상기 제1 전도성 층의 부분과 상기 제2 전도성 층의 부분 사이의 오정렬을 처리하도록 상기 전도성 비아의 크기 또는 형상을 조정하는 단계를 추가로 포함하는 방법.
  12. 제11항에 있어서, 상기 전도성 비아의 크기가 상기 제1 전도성 층의 부분과 상기 제2 전도성 층의 부분 사이의 오정렬에 반비례하도록 상기 전도성 비아의 크기를 조정하는 단계를 추가로 포함하는 방법.
  13. 제11항에 있어서, 상기 전도성 비아의 크기가 상기 반도체 다이의 중심으로부터의 거리에 반비례하도록 상기 전도성 비아의 크기를 조정하는 단계를 추가로 포함하는 방법.
  14. 제11항에 있어서,
    상기 제1 전도성 층의 부분을 RDL 캡처 패드로서 형성하는 단계;
    상기 제2 전도성 층의 부분을 UBM 또는 LGA 패드로서 형성하는 단계; 및
    상기 제1 전도성 층의 부분의 크기 또는 형상을 상기 RDL 캡처 패드의 형상과 실질적으로 동일한 형상으로부터 중첩 영역 - 상기 중첩 영역은 상기 RDL 캡처 패드의 풋프린트 및 상기 UBM 패드의 풋프린트와 공통인 풋프린트에 의해 정의됨 - 의 형상과 실질적으로 동일한 수정된 형상으로 조정하는 단계를 추가로 포함하는 방법.
  15. 제10항에 있어서, 상기 반도체 다이에 커플링된 구리 필라를 형성하는 단계를 추가로 포함하는 방법.
  16. 제10항에 있어서, 상기 제1 전도성 층 및 상기 제2 전도성 층의 풋프린트 외부로 연장되지 않도록 상기 전도성 비아를 형성하는 단계를 추가로 포함하는 방법.
  17. 제10항에 있어서, 최소 비아 영역보다 더 큰 영역을 포함하는 풋프린트를 갖는 상기 전도성 비아를 형성하는 단계를 추가로 포함하는 방법.
  18. 제17항에 있어서, 상기 최소 영역은 상기 반도체 다이에 대한 최대 오정렬을 정의하는 방법.
  19. 반도체 패키지를 제조하는 방법으로서,
    공칭 정렬과는 상이한 실질적 정렬을 포함하는 반도체 다이를 제공하는 단계;
    수정된 비아에 대한 크기 및 형상을 제공하도록 전도성 비아의 공칭 크기 또는 형상을 조정하는 단계; 및
    상기 반도체 다이의 공칭 정렬에 기초하여 상기 반도체 다이에 커플링된 상기 수정된 비아를 형성하는 단계를 포함하는 방법.
  20. 제19항에 있어서,
    상기 반도체 다이의 상기 실질적 정렬과 정렬되는 전도성 재배선 층(RDL)을 형성하는 단계;
    상기 반도체 패키지의 패키지 외곽선과 정렬되는 UBM 패드 또는 LGA 패드를 형성하는 단계; 및
    상기 반도체 다이와 상기 패키지 외곽선 사이의 오정렬을 처리하도록 상기 전도성 비아의 공칭 크기 또는 형상을 조정하는 단계를 추가로 포함하는 방법.
  21. 제20항에 있어서, 상기 수정된 비아의 크기가 상기 반도체 다이와 상기 패키지 외곽선 사이의 오정렬에 반비례하도록 상기 전도성 비아의 공칭 크기를 조정하는 단계를 추가로 포함하는 방법.
  22. 제20항에 있어서, 상기 수정된 비아의 크기가 상기 반도체 다이의 중심으로부터의 거리에 반비례하도록 상기 전도성 비아의 공칭 크기를 조정하는 단계를 추가로 포함하는 방법.
  23. 제19항에 있어서, 중첩 영역 - 상기 중첩 영역은 RDL 캡처 패드의 풋프린트 및 UBM 패드의 풋프린트와 공통인 풋프린트에 의해 정의됨 - 의 형상과 실질적으로 동일한 형상을 포함하는 상기 수정된 비아를 형성하는 단계를 추가로 포함하는 방법.
  24. 제23항에 있어서, 상기 RDL 캡처 패드 또는 상기 UBM 패드의 풋프린트 외부로 연장되지 않도록 상기 수정된 비아를 형성하는 단계를 추가로 포함하는 방법.
  25. 제24항에 있어서, 최소 영역보다 더 큰 영역을 포함하는 풋프린트를 갖는 상기 공칭 비아를 형성하는 단계를 추가로 포함하는 방법.
  26. 제25항에 있어서, 상기 최소 영역은 상기 반도체 다이와 패키지 외곽선 사이의 최대 오정렬을 정의하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220057397A (ko) * 2020-10-29 2022-05-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호연결 구조에 대한 멀티-범프 연결 및 그 제조 방법

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196509B2 (en) * 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US9040316B1 (en) * 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping
US9502397B1 (en) * 2015-04-29 2016-11-22 Deca Technologies, Inc. 3D interconnect component for fully molded packages
US9818659B2 (en) * 2015-10-12 2017-11-14 Deca Technologies Inc. Multi-die package comprising unit specific alignment and unit specific routing
KR101933408B1 (ko) 2015-11-10 2018-12-28 삼성전기 주식회사 전자부품 패키지 및 이를 포함하는 전자기기
US9837360B2 (en) * 2015-12-11 2017-12-05 SK Hynix Inc. Wafer level packages and electronics system including the same
KR102508551B1 (ko) * 2015-12-11 2023-03-13 에스케이하이닉스 주식회사 웨이퍼 레벨 패키지 및 제조 방법
US9984943B2 (en) * 2016-05-16 2018-05-29 Massachusetts Institute Of Technology Systems and methods for aligning and coupling semiconductor structures
US9870997B2 (en) * 2016-05-24 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10573601B2 (en) * 2016-09-19 2020-02-25 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
US10157803B2 (en) * 2016-09-19 2018-12-18 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
CN107887324B (zh) * 2016-09-30 2019-09-13 上海微电子装备（集团）股份有限公司 一种半导体重布线方法
SG10201608773PA (en) * 2016-10-19 2018-05-30 Delta Electronics Intl Singapore Pte Ltd Method Of Packaging Semiconductor Device
US10366953B2 (en) 2016-12-05 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution layer structures for integrated circuit package
US9989713B1 (en) 2017-03-07 2018-06-05 International Business Machines Corporation Fluid control structure
US10290584B2 (en) * 2017-05-31 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
CN110322782B (zh) * 2018-03-28 2021-12-07 英属开曼群岛商镎创科技股份有限公司 显示基板与显示面板
TWI662521B (zh) * 2018-03-28 2019-06-11 英屬開曼群島商錼創科技股份有限公司 顯示基板與顯示面板
US10679946B2 (en) 2018-04-10 2020-06-09 Wispry, Inc. Methods and devices for solderless integration of multiple semiconductor dies on flexible substrates
US20200075510A1 (en) * 2018-08-30 2020-03-05 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US20200312732A1 (en) 2018-09-14 2020-10-01 Mediatek Inc. Chip scale package structure and method of forming the same
US11450606B2 (en) 2018-09-14 2022-09-20 Mediatek Inc. Chip scale package structure and method of forming the same
TWI809201B (zh) * 2018-10-23 2023-07-21 以色列商奧寶科技有限公司 用於校正晶粒放置錯誤之適應性路由
US11069642B2 (en) * 2018-12-24 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US20220149004A1 (en) * 2019-03-07 2022-05-12 Corning Incorporated Glass carrier for die-up fan-out packaging and methods for making the same
US11056453B2 (en) * 2019-06-18 2021-07-06 Deca Technologies Usa, Inc. Stackable fully molded semiconductor structure with vertical interconnects
CN110517966A (zh) * 2019-08-07 2019-11-29 电子科技大学 一种高密度集成电路芯片扇出封装的制作方法
US11183482B2 (en) * 2019-09-17 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Shift control method in manufacture of semiconductor device
KR20210075558A (ko) * 2019-12-13 2021-06-23 삼성전자주식회사 반도체 패키지의 제조 방법
KR20220169545A (ko) 2021-06-21 2022-12-28 삼성전자주식회사 인쇄 회로 기판 및 메모리 모듈
US11791207B2 (en) * 2021-08-13 2023-10-17 Deca Technologies Usa, Inc. Unit specific variable or adaptive metal fill and system and method for the same
CN113707630A (zh) * 2021-08-26 2021-11-26 矽磐微电子(重庆)有限公司 Mcm封装结构及其制作方法
CN115910802B (zh) * 2022-11-03 2024-02-20 湖南元芯传感科技有限责任公司 一种碳基管场效应晶体管生物传感器封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030067738A (ko) * 2000-12-29 2003-08-14 인텔 코오퍼레이션 오프 센터 형상을 갖는 비아-인-패드와 그 제조 방법
US20110202896A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Adaptive patterning for panelized packaging

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03211757A (ja) 1989-12-21 1991-09-17 General Electric Co <Ge> 気密封じの物体
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5465217A (en) 1993-08-16 1995-11-07 Motorola, Inc. Method for automatic tab artwork building
JP4272353B2 (ja) 1998-01-28 2009-06-03 シン フィルム エレクトロニクス エイエスエイ ３次元の導電構造体および／または半導電構造体を生成する方法、同構造体を消去する方法および生成する同方法と共に用いられる電界発生器／変調器
US6534872B1 (en) 1998-10-13 2003-03-18 Sun Microsystems, Inc. Apparatus and system with increased signal trace routing options in printed wiring boards and integrated circuit packaging
US6188301B1 (en) 1998-11-13 2001-02-13 General Electric Company Switching structure and method of fabrication
US6249047B1 (en) 1999-09-02 2001-06-19 Micron Technology, Inc. Ball array layout
US6392301B1 (en) 1999-10-22 2002-05-21 Intel Corporation Chip package and method
US6537482B1 (en) 2000-08-08 2003-03-25 Micron Technology, Inc. Underfill and encapsulation of carrier substrate-mounted flip-chip components using stereolithography
DE10125029B4 (de) 2001-05-22 2008-08-21 Qimonda Ag Verwendung einer Halbleitervorrichtung mit Nebenschaltung im Kerf-Bereich und Verfahren
US6555400B2 (en) 2001-08-22 2003-04-29 Micron Technology, Inc. Method for substrate mapping
JP2003186173A (ja) 2001-12-18 2003-07-03 Fujitsu Ltd パターン形成方法
KR100442697B1 (ko) 2002-03-11 2004-08-02 삼성전자주식회사 자동 와이어 본딩 공정을 위한 통합 관리 시스템
US6836023B2 (en) 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
JP4190269B2 (ja) 2002-07-09 2008-12-03 新光電気工業株式会社 素子内蔵基板製造方法およびその装置
US6965160B2 (en) 2002-08-15 2005-11-15 Micron Technology, Inc. Semiconductor dice packages employing at least one redistribution layer
DE10334577B3 (de) 2003-07-28 2005-02-10 Infineon Technologies Ag Verfahren zum Aufbringen einer Umverdrahtung auf einen Nutzen unter Kompensation von Positionsfehlern und Halbleiterchips in Bauteilpositionen des Nutzens
US20050248022A1 (en) 2004-05-10 2005-11-10 Northern Microdesign, Inc. High data rate chip mounting
US7078272B2 (en) 2004-09-20 2006-07-18 Aptos Corporation Wafer scale integration packaging and method of making and using the same
US7253528B2 (en) 2005-02-01 2007-08-07 Avago Technologies General Ip Pte. Ltd. Trace design to minimize electromigration damage to solder bumps
US7391107B2 (en) 2005-08-18 2008-06-24 Infineon Technologies Ag Signal routing on redistribution layer
US20080136004A1 (en) 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
US20080178127A1 (en) 2007-01-19 2008-07-24 Thomas J Dewkett Silicon Multiple Core or Redundant Unit Optimization Tool
US8786072B2 (en) 2007-02-27 2014-07-22 International Rectifier Corporation Semiconductor package
US20080237828A1 (en) 2007-03-30 2008-10-02 Advanced Chip Engineering Technology Inc. Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for wlp and method of the same
US20080288908A1 (en) 2007-05-15 2008-11-20 Mirror Semiconductor, Inc. Simultaneous design of integrated circuit and printed circuit board
US8053279B2 (en) 2007-06-19 2011-11-08 Micron Technology, Inc. Methods and systems for imaging and cutting semiconductor wafers and other semiconductor workpieces
US7772696B2 (en) 2007-08-30 2010-08-10 Nvidia Corporation IC package having IC-to-PCB interconnects on the top and bottom of the package substrate
US7767496B2 (en) 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US7928563B2 (en) 2008-05-28 2011-04-19 Georgia Tech Research Corporation 3-D ICs with microfluidic interconnects and methods of constructing same
US8350377B2 (en) 2008-09-25 2013-01-08 Wen-Kun Yang Semiconductor device package structure and method for the same
US7979813B2 (en) 2009-01-15 2011-07-12 Micrel, Inc. Chip-scale package conversion technique for dies
US8580612B2 (en) 2009-02-12 2013-11-12 Infineon Technologies Ag Chip assembly
KR20120068985A (ko) 2009-03-13 2012-06-27 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
US8445329B2 (en) 2009-09-30 2013-05-21 Ati Technologies Ulc Circuit board with oval micro via
US8084871B2 (en) 2009-11-10 2011-12-27 Maxim Integrated Products, Inc. Redistribution layer enhancement to improve reliability of wafer level packaging
US20110154277A1 (en) 2009-12-18 2011-06-23 Ankenbauer Christopher J Method and apparatus for generating substrate layout
US9040316B1 (en) * 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030067738A (ko) * 2000-12-29 2003-08-14 인텔 코오퍼레이션 오프 센터 형상을 갖는 비아-인-패드와 그 제조 방법
US20110202896A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Adaptive patterning for panelized packaging

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220057397A (ko) * 2020-10-29 2022-05-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상호연결 구조에 대한 멀티-범프 연결 및 그 제조 방법
US11705420B2 (en) 2020-10-29 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-bump connection to interconnect structure and manufacturing method thereof

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