KR20170015052A - 적층 비아들을 갖는 재배선 라인들 - Google Patents

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Abstract

방법은, 도전성 피쳐 위에 유전체 층을 형성하는 단계, 유전체 층 내에 개구를 형성하는 단계, 및 도전성 피쳐에 전기적으로 커플링되는 재배선 라인(redistribution line)을 형성하기 위하여 금속성 재료를 도금하는 단계를 포함한다. 재배선 라인은 개구 내의 비아 및 금속 트레이스를 포함한다. 금속 트레이스는 비아 바로 위의 제1 부분 및 비아와 오정렬되는 제2 부분을 포함한다. 금속 트레이스의 제1 부분의 제1 상부면은 제2 부분의 제2 상부면과 실질적으로 동일 평면 상에 있다.

Description

적층 비아들을 갖는 재배선 라인들{REDISTRIBUTION LINES HAVING STACKING VIAS}
반도체 기술들의 진화로 인해, 반도체 칩들/다이들은 점점 더 작아지고 있다. 한편, 더 많은 기능들이 반도체 다이들 내에 집적될 필요가 있다. 따라서, 반도체 다이들은 점점 더 많은 개수의 I/O 패드들이 점점 더 작은 면적들 내로 팩킹되게 할 필요가 있으며, I/O 패드들의 밀도는 시간이 감에 따라 빠르게 상승하고 있다. 결과적으로, 반도체 다이들의 패키징은 점점 더 어려워지며, 이는 패키징의 수율에 악영향을 미친다.
종래의 패키지 기술들은 2개의 카테고리들로 나뉠 수 있다. 제1 카테고리에서, 웨이퍼 상의 다이들은 그들이 쏘잉(saw)되기 전에 패키징된다. 이러한 패키징 기술은 더 높은 처리량 및 더 낮은 비용과 같은 몇몇 바람직한 피쳐들을 갖는다. 뿐만 아니라, 더 낮은 언더필(underfill) 또는 몰딩 화합물이 필요하다. 그러나, 이러한 패키징 기술은 또한 단점들을 겪는다. 다이들의 사이즈들은 점점 더 작아지고 있고, 개별적 패키지들은 단지 팬-인 타입 패키지들일 수 있으며, 여기서 각각의 다이의 I/O 패드들은 개별적 다이의 표면 바로 위에 영역으로 제한된다. 다이들의 제한된 면적들로 인해, I/O 패드들의 개수는 I/O 패드들의 피치에 대하 제한으로 인해 제한된다. 패드들의 피치가 감소된다면, 솔더 브릿지들이 발생할 수 있다. 부가적으로, 고정된 볼-사이즈 요건 하에서, 솔더 볼들은 특정 사이즈를 가져야 하며, 이는 결곡 다이의 표면 상에 팩킹될 수 있는 솔더 볼들의 개수를 제한한다.
패키징의 다른 카테고리에서, 다이들은 그들의 패키징되기 이전에 웨이퍼들로부터 쏘잉된다. 이러한 패키징 기술의 바람직한 피쳐는 팬-아웃 패키지들을 형성하는 가능성이며, 이는 다이들 상의 I/O 패드들이 다이보다 더 큰 면적으로 재배선될 수 있고, 따라서 다이들의 표면들 상에 팩킹되는 I/O 패드들의 개수는 증가될 수 있음을 의미한다. 이러한 패키징 기술의 다른 바람직한 피쳐는 "알려진 우수한 다이들(known-good-dies)"이 패키징되고, 결함 다이들은 폐기되며, 따라서 결함 다이들에 대해 비용 및 노력이 낭비되지 않는다는 점이다.
본 개시물의 몇몇 실시예들에 따라, 방법은, 도전성 피쳐 위에 유전체 층을 형성하는 단계, 유전체 층 내에 개구를 형성하는 단계, 및 도전성 피쳐에 전기적으로 커플링되는 재배선 라인(redistribution line)을 형성하기 위하여 금속성 재료를 도금하는 단계를 포함한다. 재배선 라인은, 개구 내의 비아 및 금속 트레이스를 포함한다. 금속 트레이스는 비아 바로 위의 제1 부분 및 비아와 오정렬되는 제2 부분을 포함한다. 금속 트레이스의 제1 부분의 제1 상부면은 제2 부분의 제2 상부면과 실질적으로 동일 평면 상에 있다.
본 개시물의 대안적 실시예들에 따라, 방법은, 도전성 피쳐 위에 제1 유전체 층을 형성하는 단계, 제1 유전체 층 내에 제1 개구를 형성하는 단계 ― 도전성 피쳐의 일부분은 제1 개구를 통해 노출됨 ― , 제1 비아 및 제1 금속 트레이스를 포함하는 제1 재배선 라인을 도금하는 단계를 포함한다. 제1 비아는 제1 개구 내에 있다. 제1 금속 트레이스는 제1 비아 바로 위의 제1 부분 및 제1 비아와 오정렬되는 제2 부분을 포함한다. 방법은, 제1 금속 트레이스 위에 제2 유전체 층을 형성하는 단계, 제2 유전체 층 내에 제2 개구를 형성하는 단계 ― 제1 금속 트레이스의 제1 부분의 제1 상부면은 제2 개구를 통해 노출됨 ― , 및 제2 재배선 라인을 도금하는 단계를 더 포함한다. 제2 재배선 라인은 제2 비아 및 제2 금속 트레이스를 포함한다. 제2 비아는 제2 개구 내에 있고, 제1 재배선 라인의 제1 상부면과 접촉하는 하부면을 포함한다. 제2 금속 트레이스는 제2 비아 바로 위의 제3 부분 및 제2 비아와 오정렬되는 제4 부분을 포함한다.
본 개시물의 대안적 실시예들에 따라, 방법은 캡슐화 재료 내에 디바이스 다이를 캡슐화하는 단계, 디바이스 다이의 금속 필러를 노출시키기 위해 평탄화를 수행하는 단계, 디바이스 다이 및 캡슐화 재료 양자 모두에 중첩하는 제1 폴리머 층을 형성하는 단계, 금속 필러를 노출시키기 위하여 제1 폴리머 층 내에 제1 개구를 형성하는 단계, 및 제1 비아 및 제1 금속 트레이스를 포함하는 제1 재배선 라인을 형성하는 단계를 포함한다. 제1 비아는 제1 개구 내에 있다. 제1 금속 트레이스는 제1 폴리머 층 위에 있다. 방법은, 제1 재배선 라인 위에 제2 폴리머 층을 형성하는 단계, 제1 재배선 라인을 노출시키기 위하여 제2 폴리머 층 내에 제1 개구 어레이를 형성하는 단계, 및 제1 비아 어레이 및 제2 금속 트레이스를 포함하는 제2 재배선 라인을 도금하는 단계를 더 포함한다. 제1 비아 어레이는 제1 개구 어레이 내에 있다. 제2 금속 트레이스는 제1 비아 어레이 위에 있고, 제1 비아 어레이와 접촉한다. 방법은, 제2 재배선 라인 위에 제3 폴리머 층을 형성하는 단계, 제2 재배선 라인을 노출시키기 위해 제3 폴리머 층 내에 제2 개구 어레이를 형성하는 단계, 및 제1 비아 어레이 및 제3 금속 트레이스를 포함하는 제3 재배선 라인을 도금하는 단계를 더 포함한다. 제2 비아 어레이는 제2 개구 어레이 내에 있으며, 제2 비아 어레이 내의 비아들 각각은 제1 비아 어레이 내의 비아들의 비아와 일대일 대응하여 중첩한다. 제3 금속 트레이스는 제2 비아 어레이 위에 있고, 제2 비아 어레이와 접촉한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되지 않는다는 것에 유념하라. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1 내지 21은 몇몇 실시예들에 따른 패키지들의 형성에서 중간 스테이지들의 단면도들을 예시한다.
도 22a, 22b, 22c 및 22d는 몇몇 실시예들에 따른 재배선 라인들의 수 개의 프로파일들을 예시한다.
도 23은 몇몇 실시예들에 따른 패키지의 형성에서의 프로세스 흐름을 예시한다.
다음의 설명은 발명의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략화하기 위하여 컴포넌트들 및 배열들의 특정 예시들이 하기에 설명된다. 물론 이들은 단지 예시들이며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가의 피쳐들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시물은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 진술하는 것은 아니다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "아래 놓인", "아래", "하부", "위에 놓인", "상부" 등은 도면들에 예시된 바와 같이 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에 사용시 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다르게 배향(90도 또는 다른 배향으로 회전)될 수 있으며, 따라서 본 명세서에 사용되는 공간적으로 상대적인 지시자들은 유사하게 해석될 수 있다.
패키지-온-패키지(PoP, Package-on-Package) 구조물/패키지 및 패키지의 형성 방법은 다양한 예시적 실시예들에 따라 제공된다. 실시예들의 몇몇 변형들이 논의된다. 다양한 도면들 및 예시적 실시예들 전반에 걸쳐, 동일한 참조 번호들이 동일한 엘리먼트들을 지시하는데 사용된다. 패키지의 형성은 일예로서 사용되나, 본 개시물의 교시는 웨이퍼들/다이, 인터포저들, 패키지 기판들 등과 같은 다른 집적 회로 컴포넌트들의 형성을 위해 용이하게 이용가능한 것으로 인식된다.
도 1 내지 21은 몇몇 실시예들에 따른 패키지들의 형성에서 중간 스테이지들의 단면도들을 예시한다. 후속 논의에서, 도 1 내지 21에 도시된 프로세스 단계들은 도 23의 프로세스 단계들을 참조하여 논의된다.
도 1을 참고하여, 캐리어(30)가 제공되고, 접착제 층(32)이 캐리어(30) 위에 배치된다. 캐리어(30)는 블랭크 글라스 캐리어, 블랭크 세라믹 캐리어 등일 수 있으며, 둥근 상부 형태를 갖는 반도체 웨이퍼의 형태를 가질 수 있다. 캐리어(30)는 때때로 캐리어 웨이퍼로 지칭된다. 다른 타입의 접착제들이 사용될 수 있으나, 접착제 층(32)은 예를 들어, LTHC(Light-to-Heat Conversion) 재료로 형성될 수 있다. 본 개시물의 몇몇 실시예들에 따라, 접착제 층(32)은 광의 열 하에서 분해될 수 있고, 따라서 상부에 형성된 구조물로부터 캐리어(30)를 릴리즈시킬 수 있다.
도 2를 참고하여, 유전체 층(34)이 접착제 층(32) 위에 형성된다. 개별적 단계는 도 23에 도시된 프로세스 흐름에서 단계(202)로서 도시된다. 본 개시물의 몇몇 실시예들에 따라, 유전체 층(34)은 폴리머로 형성된 폴리머 층이며, 이는 폴리벤족사졸(PBO), 폴리이미드 등과 같은 감광성 폴리머일 수 있다. 몇몇 실시예들에 따라, 유전체 층(34)은 실리콘 산화물, 포스포실리케이트 글라스(PSG), 보로실리케이트 글라스(BSG), 붕소 도핑된 포스포실리케이트 글라스(BPSG) 등과 같은 산화물, 실리콘 질화물과 같은 질화물로 형성된다.
도 3을 참고하여, 도전성 시드 층(40)은 예를 들어, 물리 기상 증착(PVD)을 통해 유전체 층(34) 위에 형성된다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(206)로서 도시된다. 도전성 시드 층(40)은 구리, 알루미늄, 티타늄, 이들의 합금들, 또는 이들의 다중 층들을 포함하는 금속 시드 층일 수 있다. 본 개시물의 몇몇 실시예들에 따라, 도전성 시드 층(40)은 티타늄 층(미도시)과 같은 제1 금속 층 및 제1 금속 층 위의 구리 층(미도시)과 같은 제2 금속 층을 포함한다. 본 개시물의 대안적 실시예들에 따라, 도전성 시드 층(40)은 구리 층과 같은 단일 금속 층을 포함하며, 이는 실질적으로 순수 구리 또는 구리 합금으로 형성될 수 있다.
도 4 내지 7은 쓰루 비아들의 형성을 예시한다. 도 4에 도시된 바와 같이, 마스크 층(42)(예컨대, 포토레지스트)이 도전성 시드 층(40) 위에 적용되고, 그 후 포토 리소그래피 마스크를 사용하여 패터닝된다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(208)로서 도시된다. 본 개시물의 몇몇 실시예들에 따라, 마스크 층(42)은 드라이 필름으로 형성되며, 이는 도전성 시드 층(40) 위로 라미네이팅된다. 몇몇 실시예들에 따라, 마스크 층(42)은 스핀 코팅에 의하여 형성된다. 패터닝(노광 및 현상)의 결과, 개구들(44)이 마스크 층(42) 내에 형성되고, 이를 통해 도전성 시드 층(40)의 몇몇 부분들이 노출된다. 마스크 층(42)의 두께는 후속하여 배치된 디바이스 다이(48)(도 8)의 두께에 근접하도록 선택된다. 본 개시물의 몇몇 실시예들에 따라, 마스크 층(42)의 두께는 디바이스 다이(48)의 두께보다 더 크다.
도 5에 도시된 바와 같이, 쓰루-비아들(46)이 도금을 통해 개구들(44) 내에 형성되며, 도금은 전기 도금 또는 전해 도금일 수 있다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(210)로서 도시된다. 쓰루-비아들(46)은 도전성 시드 층(40)의 노출된 부분들 상에 도금된다. 쓰루-비아들(46)은 도전성이며, 구리, 알루미늄, 텅스텐, 니켈, 또는 이들의 합금들을 포함하는 금속 비아들일 수 있다. 쓰루-비아들(46)의 상면 형상들은 직사각형, 정사각형, 원형 등을 포함하나, 이에 제한되는 것은 아니다. 쓰루-비아들(46)의 높이들은 후속하여 배치된 디바이스 다이들(48)(도 8)의 두께에 의해 결정되며, 본 개시물의 몇몇 실시예들에 따라, 쓰루-비아들(46)의 높이들은 디바이스 다이(48)의 두께를 살짝 초과하거나 그와 동일하다.
쓰루-비아들(46)의 도금 이후에, 마스크 층(42)은 제거되고, 결과적인 구조가 도 6에 도시된다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(2120)로서 도시된다. 결과적으로, 포토레지스트(42)에 의하여 이전에 커버되는 도전성 시드 층(40)의 부분들은 노출된다.
다음으로, 도 7에 도시된 바와 같이, 도전성 시드 층(40)의 노출된 부분들을 제거하기 위하여 에칭 단계가 수행되며, 여기서 에칭은 이방성 또는 등방성 에칭일 수 있다. 개별적인 단계는 또한 도 23에 도시된 프로세스 흐름에서 단계(212)로서 도시된다. 반면에, 쓰루-비아들(46)에 의하여 중첩되는 도전성 시드 층(40)의 부분들은 에칭되지 않은 채로 남아있다. 설명 전반을 통해, 도전성 시드 층(40)의 남아 있는 하부 부분들은 쓰루-비아들(46)의 하단 부분들로서 지칭된다. 도전성 시드 층(40)은 쓰루-비아들(46)의 위에 놓인 부분들과 구분 가능한 계면들을 갖는 곳으로서 도시되나, 도전성 시드 층(40)이 각각의 위에 놓인 쓰루-비아들(46)의 재료와 유사하거나 동일한 재료로 형성될 때, 도전성 시드 층(40)의 일부 또는 전부는 쓰루-비아들(46)과 통합될 수 있으며, 그들 사이에 구분 가능한 계면은 없다. 예를 들어, 도전성 시드 층(40)의 구리 층은 구분가능한 계면들을 갖지 않고 쓰루-비아들(46)과 통합될 수 있다. 대안적 실시예들에 따라, 도전성 시드 층(40)과 쓰루-비아들(46)의 각각의 위에 놓인 도금된 부분들 사이에 구분가능한 계면들이 존재한다. 예를 들어, 도전성 시드 층(40)의 티타늄 층은 구리 함유 쓰루-비아들(46)로부터 구분가능할 수 있다. 도전성 시드 층(40)의 에칭의 결과, 유전체 층(34)은 노출된다.
도 8은 유전체 층(34) 위의 디바이스 다이(48)의 배치를 예시한다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(214)로서 도시된다. 디바이스 다이(48)는 접착제 필름인 다이 부착 필름(50)을 통해 유전체 층(34)에 접착될 수 있다. 다이 부착 필름(50)의 에지들은 디바이스 다이(48)의 개별적인 에지들과 경계를 접하고 있다(디바이스 다이(48)의 개별적인 에지들에 대해 정렬된다). 하나의 디바이스 다이(48)가 예시되나, 유전체 층(34) 위에 배치되는 복수의 디바이스 다이들(48)이 존재한다는 것이 인식된다. 복수의 배치된 디바이스 다이들(48)은 복수의 행들 및 복수의 열들을 포함하는 어레이로서 배열될 수 있다. 디바이스 다이(48)는 개별적인 아래 놓인 다이 부착 필름(50)과 물리적으로 접촉하는 배면(아래를 향하는 면)을 갖는 반도체 기판을 포함할 수 있다. 디바이스 다이(48)는 반도체 기판의 전면(위를 향하는 면)에서 (예를 들어, 트랜지스터들을 포함하는 능동 소자들(미도시)과 같은) 집적 회로 디바이스를 더 포함한다. 디바이스 다이(48)는 중앙 처리 장치(CPU, Central Processing Unit) 다이, 그래픽 처리 장치(GPU, Graphic Processing Unit) 다이, 모바일 애플리케이션 다이 등과 같은 로직 다이일 수 있다.
디바이스 다이(48)는 그 상부면에 가까운 금속 필러들(54)을 포함할 수 있다. 금속 필러들(54)은 디바이스 다이(48) 내부에 (트랜지스터들과 같은) 집적 회로들에 전기적으로 커플링된다. 본 개시물의 몇몇 예시적 실시예들에 따라, 도 8에 도시된 바와 같이, 금속 필러들(54)은 유전체 층(51)에 의하여 커버되고, 유전체 층(51)의 상부면들은 금속 필러들(54)의 상부면들보다 더 높다. 유전체 층(51)은 금속 필러들(54) 사이의 갭들 내로 추가로 연장된다. 본 개시물의 대안적 실시예들에 따라, 금속 필러들(54)의 상부면들은 개별적 유전체 층(51)의 상부면과 동일 평면 상에 있다. 유전체 층들(51)은 몇몇 예시적 실싱PEmf에 따라 PBO와 같은 폴리머로 형성될 수 있다. 금속 필러들(54)은 구리 필러들일 수 있으며, 알루미늄, 니켈 등과 같은 다른 도전성/금속성 재료들을 또한 포함할 수 있다.
도 9를 참고하여, 캡슐화 재료(52)는 디바이스 다이들(48) 및 쓰루-비아들(46) 상에 캡슐화된다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(216)로서 도시된다. 캡슐화 재료(52)는 이웃 디바이스 다이들(48) 사이의 갭들을 충전하고, 디바이스 다이들(48) 각각을 둘러싼다. 캡슐화 재료(52)는 몰딩 컴파운드, 몰딩 언더필, 에폭시 또는 레진을 포함할 수 있다. 캡슐화 프로세스 이후에, 캡슐화 재료(52)의 상부면은 금속 필러들(54) 및 쓰루-비아들(46)의 상부 단부들보다 더 높다.
다음으로, 쓰루-비아들(46)이 노출될 때까지, 캡슐화 재료(52)를 평탄화하기 위하여 화학 기계적 연마(CMP) 단계 또는 그라인딩 단계와 같은 평탄화 단계가 수행된다. 개별적인 단계는 또한 도 23에 도시된 프로세스 흐름에서 단계(216)로서 도시된다. 결과적인 구조물이 도 10에 도시된다. 디바이스 다이들(48)의 금속 필러들(54)이 또한 평탄화의 결과로서 노출된다. 평탄화로 인하여, 쓰루-비아들(46)의 상부면들은 금속 필러들(54)의 상부면들과 실질적으로 동일한 높이이며(동일 평면 상에 있으며), 캡슐화 재료(52)의 상부면들과 실질적으로 동일한 높이이다(동일 평면 상에 있다).
도 11 내지 18은 개별적인 유전체 층들 및 프론트 사이드(front-side) RDL들의 형성을 예시한다. 도 11을 참고하면, 유전체 층(56)이 형성된다. 개별적인 단계는 도 23에 도시된 프로세스 흐름의 단계(218)로서 도시된다. 본 개시물의 몇몇 실시예들에 따라, 유전체 층(56)은 PBO, 폴리이미드, 벤조사이클로부틴(BCB) 등과 같은 폴리머일 수 있는 유기 재료로 형성된다. 몇몇 실시예들에 따라, 유전체 층(56)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 재료로 형성된다. 유전체 층(56)은 유체로서 코팅되고, 그 후 경화될 수 있다. 몇몇 실시예들에 따라, 유전체 층(56)은 사전 형성된 필름으로 형성되고, 라미네이팅된다. 쓰루-비아들(46) 및 금속 필러들(54)을 노출시키기 위하여 개구들(58)이 유전체 층(56) 내에 형성된다. 개구들(58)의 형성은 포토 리소그래피 프로세스를 통해 수행될 수 있다.
도 11에 또한 도시된 바와 같이, 시드 층(60)이 형성되며, 이는 개구들(58)(도 11) 내로 연장하는 부분들 및 유전체 층(56) 위의 부분들을 포함한다. 시드 층(60)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함할 수 있다. 대안적으로, 시드 층(60)은 티타늄 층 없이 구리 층을 포함한다. 시드 층(60)은 예를 들어, 물리 기상 증착(PVD)을 사용하여 형성될 수 있다.
다음으로, 도 12를 참고하여, 패터닝된 마스크(62)가 시드 층(60) 위에 형성된다. 몇몇 실시예들에 따라, 패터닝된 마스크(62)는 포토레지스트로 형성되며, 이는 시드 층(60)의 일부 부분들을 노출시키기 위하여 패터닝된다. 다음으로, 패터닝된 마스크(62) 내의 개구들에 재배선 라인들(RDLs)(64)을 형성하기 위하여 도금 단계가 수행되며, 여기서 구리와 같은 금속성 재료가 시드 층(60)의 노출된 부분들 상에 도금된다. 개별적인 단계가 도 23에 도시된 프로세스 흐름에서 단계(220)로서 도시된다. RDL들(64)은 금속 필러들(54) 및 쓰루-비아들(46)에 연결된다. RDL들(64)은 유전체 층(56) 위의 금속 트레이스들(금속 라인들 및/또는 금속 패드들)(64A)을 포함한다. RDL들(64)은 개구(58)(도 11) 내에 비아들(64B)을 더 포함한다. 도금된 재료에 의하여 중첩되는 시드 층(60)의 부분들은 RDL들(64)의 부분들로서 또한 간주된다. 도금 이후에, 패터닝된 마스크(62)는 제거되어, 시드 층(60)의 아래 놓인 부분들을 드러낸다. 시드 층(60)의 드러난 부분들은 그 후 에칭되어, 도 13에 도시된 바와 같이 RDL들(64)을 남긴다.
본 개시물의 몇몇 실시예들에 따라, RDL들(64)의 상부면들이 평탄하거나 실질적으로 평탄하도록, 도금 프로세스가 제어되고, 비아들(64B)의 사이즈가 선택된다. 도 22a, 22b, 22c 및 22d는 비아들(64B)의 몇몇 예시적 단면 형상들 및 대응하는 연결 금속 트레이스들(64A)을 예시한다. 이들 예시들에서, 금속 트레이스들(64A)은 비아들(64B)과 오정렬되는(바로 위에 있지 않음) 금속 트레이스 부분들(64A')을 포함한다. 금속 트레이스 부분들(64A')의 상부면(64A1)은 평탄한 반면, 비아들(64B) 및 위에 놓인 금속 트레이스 부분들(64A")은 상이한 프로파일들을 가질 수 있다. 도 22a는 컨포멀한 RDL(64)을 예시한다. (비아(64B) 및 금속 트레이스(64A)를 포함하는) RDL(64)의 상이한 부분들은 동일한(또는 실질적으로 동일한) 두께(T1)를 갖는다. 따라서, 비아(64B)의 상부면(64B1)의 최저 포인트는 높이차(ΔH)만큼 상부면(64A1)보다 더 낮으며, 높이차(ΔH)는 유전체 층(56)의 두께(T2)와 동일하다.
도 22b는 RDL(64)의 프로파일을 예시하며, RDL(64)은 리세스를 갖는 금속 트레이스(64A) 및 금속 트레이스(64A) 아래 놓이는 비아(64B)를 포함한다. 금속 트레이스(64A)는 비아(64B) 바로 위의 부분(64A"), 및 비아(64B)로부터 오정렬되고 비아(64B)보다 높은 부분(64A')을 포함한다. 금속 트레이스 부분(64A")의 상부면(64B1)의 최저 포인트의 중앙은 금속 트레이스 부분(64A')의 상부면(64A1)으로부터 리세스된다. 높이차(ΔH)는 유전체 층(56)의 두께(T2)보다 작으며, 두께(T1)보다 작을 수 있다. 이들 실시예들에서, 상부면(64B1)의 최저 포인트는 또한 유전체 층(56)의 상부면(56A)보다 더 높을 수 있다.
도 22c는 RDL(64)의 프로파일을 예시하며, RDL(64)은 험프(hump)를 갖는 금속 트레이스(64A) 및 험프 바로 아래 놓이는 비아(64B)를 포함한다. 금속 트레이스 부분(64A")의 상부면(64B1)의 중앙은 금속 트레이스 부분(64A')의 상부면(64A1)보다 더 높다. 상부면(64A1)과 험프의 가장 높은 포인트 간의 높이차(ΔH)는 약 0.5 μm보다 더 높으며, 약 1 μm보다 더 높을 수 있다.
도 22d는 상부면 금속 트레이스 부분들(64A' 및 64A")이 서로 동일 평면 상에 있거나 또는 실질적으로 동일 평면 상에 있는 RDL(64)의 프로파일을 예시한다. 본 개시물의 이들 실시예들에 따라, RDL(64)이 실질적으로 동일 평면 상의 상부면을 가지면, 금속 트레이스 부분(64A")의 상부면의 (험프가 존재한다면) 가장 높은 포인트 또는 (리세스가 존재한다면) 가장 낮은 포인트와 금속 트레이스 부분(64A')의 상부면(64A1) 간의 높이차(ΔH)(존재한다면)는 약 1 μm보다 작고, 약 0.5 μm보다 작을 수 있다. RDL(64)의 상부면이 (실질적으로) 평탄한 것으로 간주되거나 금속 트레이스 부분(64A')의 두께(T1)와 관련되지 않건 간에, 이것이 평탄하거나 실질적으로 평탄한 것으로 간주된다면 두께(T1)가 더 작을수록 더 작은 높이차(ΔH)가 필요하다는 것에 유념한다. 설명 전반에 걸쳐, 용어 "실질적으로 평탄한"은 높이차(ΔH)가 두께(T1)의 20 퍼센트보다 작거나 그보다 작은 것을 의미한다. 용어 "실질적으로 평탄한"은 또한 라우팅 요건에 따라, 높이차(ΔH)가 두께(T1)의 10 퍼센트 또는 5 퍼센트보다 작거나 그보다 작은 것을 의미한다. 예를 들어, 두께(T1)가 약 2 μm일 때, ΔH는 0.4 μm 보다 작거나 그 이하일 필요가 있으며, 두께(T1)가 약 4 μm일 때, ΔH는 약 0.8 μm보다 작을 필요가 있다. 본 개시물의 몇몇 실시예들에 따라, RDL들의 평탄한 상부면들은 도금의 결과이고, 평탄한 상부면들을 달성하기 위해 화학 기계적 연마(CMP) 또는 그라인딩과 같은 평탄화는 사용되지 않는다.
본 개시물의 몇몇 실시예들에 따라, 도 22d에 도시된 바와 같은 프로파일을 달성하기 위하여 다양한 인자들이 조합하여 조정될 수 있으며, 여기서 RDL(64)은 평탄하거나 실질적으로 평탄한 상부면을 갖는다. 예를 들어, 비아 사이즈(Wv1)(길이 또는 폭 중 하나임)는 평탄한 RDL 상부면들을 달성하기 위하여 감소될 수 있다. 비아 사이즈(Wv1)가 너무 크다면, 도 22a에 도시된 바와 같은 프로파일이 형성될 수 있다는 것이 인식된다. 비아 사이즈(Wv1)가 감소되면, 도 22b에 도시된 바와 같은 프로파일이 달성될 수 있다 . 그러나, 비아 사이즈가 너무 작다면, 험프들(도 2c), 시임(seam)들 또는 에어 갭들이 바람직하지 않게 비아(64B) 내에 형성될 수 있다. 따라서, 비아 사이즈는 특정 범위 내에 있을 필요가 있다. 몇몇 예시적 실시예들에 따라, 도 22d에 도시된 바와 같이 평탄한 상부면을 달성하기 위하여, 비아 사이즈(Wv1)는 약 10 μm보다 작을 수 있다. 비아 사이즈(Wv1)는 또한 약 7 μm 보다 작고 약 4 μm보다는 클 수 있다.
RDL(64)의 상부면의 프로파일에 영향을 미치는 다른 인자들은 RDL(64)을 도금하기 위한 도금 레이트(단위 시간 당 두께의 증가)를 포함한다. 낮은 도금 레이트는 도 22a에 도시된 바와 같이 컨포멀한 RDL(64)을 초래할 수 있다. 도금 레이트가 증가될 때, 도 22b의 프로파일이 달성될 수 있다. 도금 레이트의 추가적 증가는 도 22d에 도시된 바와 같이 평탄한 상부면을 초래할 수 있다. 몇몇 실시예들에서, 도금 레이트의 추가적 증가는 도 22c에 도시된 바와 같이 험프를 야기할 수 있다. 몇몇 예시적 실시예들에 따라, 도금 레이트는 약 0.1 μm/분 내지 약 1.0 μm/분의 범위이다. 도금 레이트는 도금을 위한 전류의 조정을 통해 측정(및 제어)될 수 있으며, 전류는 개별적 도금액을 통해 수행된다. 몇몇 예시적 실시예들에서, 평탄한 상부면을 갖는 RDL을 형성하기 위하여 전류는 약 2.0 ASD(amps per square decimeter)보다 높다. 이들 인자들 이외에, RDL들(64)과 같은 다른 인자들은 또한 RDL들(64)의 프로파일에 영향을 미친다. 다양한 인자들이 조합하여 RDL(64)의 상부면 프로파일에 영향을 미치며, 실험들을 통해 선택된 FDL에 대해 최적의 비아 사이즈 및 도금 레이트가 발견된다는 것이 인식된다.
도 13을 참고하여, 몇몇 실시예들에 따라, 유전체 층(66)이 RDL들(64) 위에 형성된다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(222)로서 도시된다. 유전체 층(66)은 유전체 층(56)을 형성하기 위한 동일한 후보 재료들로부터 선택된 재료로 형성될 수 있으며, 코팅 또는 라미네이팅에 의하여 형성될 수 있다. 도 14에 도시된 바와 같이 개구들(68)은 그 후 RDL들(64)을 드러내기 위하여 유전체 층(66) 내에 형성된다.
다음으로, 도 12의 RDL들(64)의 형성과 유사하게 수행될 수 있는 도금 단계가 수행된다. 결과적으로, 도 15에 도시된 바와 같이, RDL들(70)이 형성된다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(224)로서 도시된다. RDL들(70)은 금속 트레이스들(70A) 및 비아들(70B)을 포함한다. 유사하게, 상이한 비아 사이즈들 및/또는 상이한 도금 레이트들이 채택될 때, RDL들(70)이 상이한 상부면을 가질 수 있는 것이 또한 가능하다. 본 개시물의 몇몇 실시예들에 따라, 도 22b 내지 22d를 참고하여 논의된 바와 같이, 비아들(70B)의 사이즈들 및 도금 레이트들과 같은 형성 인자들은 RDL들(70)의 상부면들이 실질적으로 동일 평면 상에 있도록 선택된다.
도 15는 적층 비아들을 예시하며, 여기서 비아들(70B) 중 일부는 개별적인 아래 놓인 비아들(64B)에 대해 수직으로(바로 위에) 정렬된다. 아래 놓인 RDL들이 평탄한 상부면들을 가질 때, 심지어 그들이 아래 놓인 비아들 바로 위에 있더라도, 위에 놓인 RDL들(70)의 상부면들은 리세스되거나 돌출되지 않는다. 아래 놓인 RDL들(64)이 도 22a, 22b 또는 22c에 도시된 바와 같은 프로파일들을 갖는 경우, 위에 놓인 RDL들(70)의 프로파일은 영향을 받지 않을 수 있으며, 비아들(64B) 바로 위의 RDL들(70)의 부분들의 상부면들은 리세스되거나 돌출된다. 리세싱 효과 또는 돌출 효과는 이미 적층된 비아들 바로 위에 더 많은 비아들이 적층될 때 점점 더 심각해질 수 있으며, 결국 리세싱 또는 돌출에 의해 야기되는 토포그래피는 상부(또는 상단) RDL들이 쪼개지게 할 수 있다. 본 개시물의 실시예들에서, RDL들(64 및 70)의 상부면들을 평탄하게 함으로써, 그러한 문제들은 제거될 수 있다.
도 16을 참고하여, 다양한 실시예들에 따라, 유전체 층(72)이 RDL들(70) 위에 형성된다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(226)로서 도시된다. 유전체 층(72)은 유전체 층(56)을 형성하기 위하여 동일한 후보 재료들로부터 선택된 재료로 형성될 수 있으며, 코팅 또는 라미네이팅에 의하여 형성될 수 있다. 도 16에 도시된 바와 같이, 개구들(74)이 그 후 유전체 층(72) 내에 형성된다.
다음으로, 도 12의 RDL들(64)의 형성과 유사하게 수행될 수 있는 도금 단계가 수행된다. 결과적으로, 도 17에 도시된 바와 같이 RDL들(76)(76C, 76D 및 76E 포함)이 형성된다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(228)로서 도시된다. RDL들(76)은 금속 트레이스들(76A) 및 비아들(76B)을 포함한다. 본 개시물의 몇몇 실시예들에 따라, 도 22b 내지 22d를 참고하여 논의되는 바와 같이, 비아들(76B)의 사이즈들 및 도금 레이트들은, RDL들(76)의 상부면들이 실질적으로 동일 평면 상에 있도록 선택된다.
도 17은 이미 적층된 비아들(70B 및 64B) 바로 위에 적층된 더 많은 비아들(76B)을 추가로 예시한다. 뿐만 아니라, 비아들(76B) 중 일부는 동일한 금속 트레이스(76A)에 연결된다. 예를 들어, 도 17에 도시된 바와 같이, 3개의 예시된 비아들(76B)은 동일한 금속 트레이스(76A1)에 연결되고, 2개의 예시된 비아들(76B)은 동일한 금속 트레이스(76A2)에 연결된다. 몇몇 실시예들에 따라, 비아들(76B)은 어레이(예를 들어, 2x2 어레이, 2x3 어레이, 또는 3x3 어레이)를 형성할 수 있다. 비아들(76B) 각각의 비아들(70B)의 비아에 대해 일대일 대응으로 정렬될 수 있다. 칩 내에 상이한 비아 사이즈들이 필요할 수 있음이 인식된다. 예를 들어, VDD와 같은 전력을 전도시키기 위한 비아들은 더 높은 전류들로 인해 시그널 비아들보다 더 클 필요가 있을 수 있다. 그러나 비아들의 사이즈들의 증가는 상이한 프로파일들(도 22a 내지 22d)을 갖기 위해 동일한 칩 상에 개별적인 RDL들을 초래할 수 있으며, 따라서, 적층 비아들이 전술한 바와 같이 비아 리세싱 또는 돌출에 의해 문제들이 야기되는 문제들에 취약하게 할 수 있다. 본 개시물의 실시예들에서, 더 큰 비아들이 필요할 때마다, (동일한 패키지 전반에 걸쳐) 동일한 유전체 층 내에 모든 비아들의 사이즈들이 실질적으로 균일하도록, 더 큰 비아들은 더 작은 비아들로 분리된다. 예를 들어, 예시된 패키지 전반에 걸쳐, 동일한 레벨의 비아들은 의도된 비아 사이즈의 약 80 퍼센트 내지 약 120 퍼센트 범위의 사이즈들을 갖는다.
도 18을 참고하여, 유전체 층(78)이 RDL들(76) 위에 형성된다. 유전체 층(78)은 또한 유전체 층(56)을 형성하기 위한 동일한 후보 재료들로부터 선택된 재료로 형성될 수 있으며, 코팅 또는 라미네이팅에 의하여 형성될 수 있다. 개구들(80)이 그 후 유전체 층(78) 내에 형성된다.
도 19는 본 개시물의 몇몇 예시적 실시예들에 따른 전기 커넥터들(82)의 형성을 예시한다. 개별적인 단계는 도 23에 도시된 프로세스 흐름의 단계(230)로서 도시된다. 전기 커넥터들(82)은 RDL들(64/70/76), 금속 필러들(54) 및/또는 쓰루-비아들(46)에 전기적으로 커플링된다. 전기 커넥터들(82)의 형성은 RDL들(76) 위에 솔더 볼들을 배치하는 것, 및 그 후 솔더 볼들을 리플로잉하는 것을 포함할 수 있다. 본 개시물의 대안적 실시예들에 따라, 전기 커넥터들(82)의 형성은 RDL들(76) 위에 솔더 영역들을 형성하기 위하여 도금 단계를 수행하는 것, 및 그 후 솔더 영역들을 리플로잉하는 것을 포함한다. 몇몇 실시예들에 따라, 솔더 프린팅 프로세스는 전기 커넥터들(82)을 형성하기 위하여 사용된다. 전기 커넥터들(82)은 금속 필러들, 또는 금속 필러들과 솔더 캡들을 포함할 수 있으며, 이는 또한 도금을 통해 형성될 수 있다. 명세서 전반에 걸쳐, 디바이스 다이들(48), 쓰루-비아들(46), 캡슐화 재료(52), RDL들(64/70/76) 및 유전체 층들(56/66/72)을 포함하는 결합된 구조물은 웨이퍼-레벨 패키지(84)로서 지칭될 것이며, 이는 복수의 디바이스 다이들(48)을 포함하는 합성 웨이퍼이다.
도 19는 3개의 RDL 층들을 예시한다. 몇몇 실시예들에 따라, 개별적 패키지의 라우팅 요건에 따라, RDL들의 단일 층, 2개 층들, 또는 3개 초과의 층들이 존재할 수 있다.
다음으로, 패키지(84)는 캐리어(30)(도 19)로부터 탈결합(de-bond)된다. 예시적인 탈결합 프로세스에 따라, 다이싱 테잎(86)(도 20)은 전기 커넥터들(82)을 보호하기 위하여 패키지(84)에 부착된다. 다이싱 테잎(86)은 다이싱 프레임(미도시)에 고정된다. 탈결합은 예를 들어, 접착제 층(32)(도 19) 상에 UV 광 또는 레이저를 투사함으로써 수행된다. 예를 들어, 접착제 층(32)이 LTHC로 형성될 때, 광 또는 레이저로부터 생성된 열은 LTHC가 분해되게 하며, 따라서, 캐리어(30)는 웨이퍼-레벨 패키지(84)로부터 분리된다. 결과적인 구조물은 도 20에 도시된다.
도 20은 유전체 층(34) 내에 개구들(88)을 형성하기 위한 패터닝을 또한 예시한다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에서 단계(232)로서 도시된다. 예를 들어, 유전체 층(34)이 폴리머 층일 때, 쓰루-비아들(46)이 개구들(88)을 통해 노출되도록, 쓰루-비아들(46)과 중첩하는 부분들을 제거하기 위하여 이것은 레이저 드릴링을 사용하여(레이저 빔(89)을 통해) 패터닝될 수 있다.
도전성 시드 층(40)의 일부분이 티타늄으로 형성되는 실시예들에서, 도전성 시드 층(40)의 티타늄 층은 또한 제거될 수 있다. 예를 들어, 플루오르화 수소(HF) 가스 또는 희석 HF 용액이 티타늄을 에칭하는데 사용될 수 있다. 도전성 시드 층(40) 내의 구리는 노출되고, 따라서 후속하여 형성된 백사이드 RDL들 또는 전기 커넥터들, 예컨대 솔더 볼들이 그 상부에 형성될 수 있다.
후속 단계들에서, 도 20에 도시된 바와 같이, 패키지(84)는 복수의 패키지들(184)로 쏘잉되며, 복수의 패키지들(184) 각각은 디바이스 다이들(48) 및 대응 쓰루-비아들(46) 중 (적어도) 하나를 포함한다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에 단계(234)로서 도시된다.
도 21은 패키지(300)를 패키지(184)에 본딩하는 것, 따라서 PoP 패키지(20)를 형성하는 것을 예시한다. 개별적인 단계는 도 23에 도시된 프로세스 흐름에 단계(236)로서 도시된다. 패키지들(300 및 184)은 또한 각각 PoP 패키지(20)의 상부 패키지 및 하부 패키지로서 지칭된다. 도 21에 도시된 바와 같은 예시적 실시예들에서, 백사이드 RDL은 패키지(184)에 예시되지 않는 반면, 백사이드 RDL들은 대안적 실시예들에 따라 형성될 수 있다. 솔더 영역들(90)을 통해 본딩이 수행되며, 이는 쓰루-비아들(46)을 위에 놓인 패키지(300) 내의 금속 패드들에 연결한다. 본 개시물의 몇몇 실시예들에 따라, 패키지(300)는 디바이스 다이(들)(304)를 포함하며, 이는 정적 랜덤 액세스 메모리(SRAM) 다이들, 동적 랜덤 액세스 메모리(DRAM) 다이들 등과 같은 메모리 다이들일 수 있다. 몇몇 예시적 실시예들에 따라, 메모리 다이들은 또한 패키지 기판(302)에 본딩될 수 있다. 상부 패키지(300)의 하부 패키지(184)로의 본딩 이후에, 언더필(87)은 상부 패키지(300)와 하부 패키지(184) 사이의 갭 내로 배치되며, 그 후 경화된다.
본 개시물의 몇몇 실시예들은 몇몇 바람직한 피쳐들을 갖는다. 그들의 비아들을 갖는 RDL들 및 서로 실질적으로 동일 평면 상에 있는 상부면들을 갖는 RDL들을 형성함으로써, 높은 토포그래피에 의하여 야기되는 문제들에 대한 염려 없이 아래 놓인 비아들 바로 위에 더 많은 비아들이 적층될 수 있다. 이것은 2개의 바람직한 피쳐들을 갖는다. 첫째로, 본 개시물의 실시예들이 사용되지 않는다면, 위에 놓인 비아들은 RDL 층들의 개수의 증가로 토포그래피가 점점 더 심각해지는 것을 방지하기 위하여, 아래 놓인 비아들로부터 오정렬되어야 할 수 있다. 본 개시물의 몇몇 실시예들에서, 비아들은 적층될 수 있고, 칩 면적은 절약된다. RDL들은 서로 더 가깝게 배치될 수 있다. 두번째로, 비아들을 적층함으로써, 신호 경로들이 짧아질 수 있고, 따라서 길어진 신호 경로들에 의해 야기되는 기생 캐패시턴스와 같은 부작용들은 감소될 수 있다. 이것은 고주파수 신호들에 대해 특히 이롭다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 수 개의 실시예들의 피쳐들의 개요를 서술한다. 본 기술분야의 당업자들은 본 명세서에 도입된 실시예들의 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하기 위하여 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기반으로서 그들이 본 개시내용을 용이하게 사용할 수 있음을 인식해야 한다. 본 기술분야의 당업자들은 그러한 등가적 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시물의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    도전성 피쳐 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 내에 제1 개구를 형성하는 단계; 및
    상기 도전성 피쳐에 전기적으로 커플링되는 제1 재배선 라인(redistribution line)을 형성하기 위하여 금속성 재료를 도금하는 단계
    를 포함하며, 상기 제1 재배선 라인은,
    상기 제1 개구 내의 제1 비아, 및
    상기 제1 비아 바로 위의 제1 부분 및 상기 제1 비아와 오정렬되는 제2 부분을 포함하는 제1 금속 트레이스
    를 포함하고, 상기 제1 금속 트레이스의 상기 제1 부분의 제1 상부면은 상기 제2 부분의 제2 상부면과 동일 평면 상에 있는 것인, 방법.
  2. 제1항에 있어서,
    상기 제1 금속 트레이스 위에 제2 유전체 층을 형성하는 단계;
    상기 제2 유전체 층 내에 제2 개구를 형성하는 단계 ― 상기 제1 금속 트레이의 상기 제1 부분은 상기 제2 개구를 통해 노출됨 ― ; 및
    제2 재배선 라인을 형성하기 위하여 추가 금속성 재료를 도금하는 단계
    를 더 포함하며, 상기 제2 재배선 라인은,
    상기 제2 개구 내의 제2 비아 ― 상기 제2 비아는 상기 제1 상부면과 접촉하는 하부면을 포함함 ― , 및
    상기 제2 비아 바로 위의 제3 부분 및 상기 제2 비아와 오정렬되는 제4 부분을 포함하는 제2 금속 트레이스
    를 포함하고, 상기 제2 금속 트레이스의 상기 제3 부분의 제3 상부면은 상기 제4 부분의 제4 상부면과 동일 평면 상에 있는 것인, 방법.
  3. 제1항에 있어서,
    상기 제1 금속 트레이스 상에 평탄화가 수행되지 않는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 유전체 층을 형성하는 단계는 폴리머를 코팅하는 단계를 포함하는 것인, 방법.
  5. 제1항에 있어서,
    상기 제1 유전체 층을 형성하는 단계는 폴리머 막을 라미네이팅하는 단계를 포함하는 것인, 방법.
  6. 제1항에 있어서,
    캡슐화 재료 내에 디바이스 다이를 캡슐화하는 단계를 더 포함하며,
    상기 제1 유전체 층은 상기 디바이스 다이 및 상기 캡슐화 재료 양자 모두와 중첩하는 것인, 방법.
  7. 방법에 있어서,
    도전성 피쳐 위에 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층 내에 제1 개구를 형성하는 단계 ― 상기 도전성 피쳐의 일부분은 상기 제1 개구를 통해 노출됨 ― ;
    제1 재배선 라인을 도금하는 단계 ― 상기 제1 재배선 라인은,
    상기 제1 개구 내의 제1 비아, 및
    상기 제1 비아 바로 위의 제1 부분 및 상기 제1 비아와 오정렬되는 제2 부분을 포함하는 제1 금속 트레이스를 포함함 ― ;
    상기 제1 금속 트레이스 위에 제2 유전체 층을 형성하는 단계;
    상기 제2 유전체 층 내에 제2 개구를 형성하는 단계 ― 상기 제1 금속 트레이스의 상기 제1 부분의 제1 상부면은 상기 제2 개구를 통해 노출됨 ― ; 및
    제2 재배선 라인을 도금하는 단계 ― 상기 제2 재배선 라인은,
    상기 제2 개구 내의 제2 비아, 및
    상기 제2 비아 바로 위의 제3 부분 및 상기 제2 비아와 오정렬되는 제4 부분을 포함하는 제2 금속 트레이스를 포함함 ―
    를 포함하며, 상기 제2 비아는 상기 제1 재배선 라인의 상기 제1 상부면과 접촉하는 하부면을 포함하는 것인, 방법.
  8. 제7항에 있어서,
    상기 제1 상부면은 상기 제1 금속 트레이스의 상기 제2 부분의 제2 상부면과 동일 평면 상에 있고, 상기 제1 금속 트레이스의 형성에서 상기 제1 재배선 라인 상에 평탄화가 수행되지 않는 것인, 방법.
  9. 방법에 있어서,
    캡슐화 재료 내에 디바이스 다이를 캡슐화하는 단계;
    상기 디바이스 다이의 금속 필러를 노출시키기 위해 평탄화를 수행하는 단계;
    상기 디바이스 다이 및 상기 캡슐화 재료 양자 모두에 중첩하는 제1 폴리머 층을 형성하는 단계;
    상기 금속 필러를 노출시키기 위하여 상기 제1 폴리머 층 내에 제1 개구를 형성하는 단계;
    상기 제1 폴리머 층 위의 제1 금속 트레이스, 및 상기 제1 개구 내의 제1 비아를 포함하는 제1 재배선 라인을 형성하는 단계;
    상기 제1 재배선 라인 위에 제2 폴리머 층을 형성하는 단계;
    상기 제1 재배선 라인을 노출시키기 위하여 상기 제2 폴리머 층 내에 제1 개구 어레이를 형성하는 단계;
    제2 재배선 라인을 도금하는 단계 ― 상기 제2 재배선 라인은,
    상기 제1 개구 어레이 내의 제1 비아 어레이, 및
    상기 제1 비아 어레이 위에 있고 상기 제1 비아 어레이와 접촉하는 제2 금속 트레이스를 포함함 ― ;
    상기 제2 재배선 라인 위에 제3 폴리머 층을 형성하는 단계;
    상기 제2 재배선 라인을 노출시키기 위해 상기 제3 폴리머 층 내에 제2 개구 어레이를 형성하는 단계; 및
    제3 재배선 라인을 도금하는 단계 ― 상기 제3 재배선 라인은,
    상기 제2 개구 어레이 내의 제2 비아 어레이, 및
    상기 제2 비아 어레이 위에 있고 상기 제2 비아 어레이와 접촉하는 제3 금속 트레이스를 포함함 ―
    를 포함하며, 상기 제2 비아 어레이 내의 비아들 각각은 상기 제1 비아 어레이 내의 비아들의 비아와 일대일 대응하여 중첩하는 것인, 방법.
  10. 제9항에 있어서,
    상기 제1 재배선 라인을 도금하는 단계는,
    상기 제1 폴리머 층 위에 시드 층을 형성하는 단계;
    상기 시드 층 위에 패터닝된 마스크를 형성하는 단계;
    상기 시드 층 위에 그리고 상기 패터닝된 마스크 내의 개구에 상기 제1 재배선 라인을 도금하는 단계;
    상기 패터닝된 마스크를 제거하는 단계; 및
    상기 제거된 패터닝된 마스크에 의하여 커버되는 상기 시드 층의 부분들을 제거하는 단계
    를 포함하는 것인, 방법.
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