KR20170003796A - 박막 트랜지스터 기판 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시장치를 개시한다. 본 발명의 박막 트랜지스터 기판 및 이를 포함하는 표시장치는 박막 트랜지스터의 특성이 저하되는 것을 방지하여 표시품질을 향상시킨다. 본 발명의 박막 트랜지스터 기판은 하부보호금속층 상에 박막 트랜지스터가 위치한다. 박막 트랜지스터는 버퍼층, 반도체층, 제1 절연막, 게이트 전극, 제2 절연막, 소스 전극 및 드레인 전극, 및 제1 전극을 포함한다. 특히, 본 발명의 하부보호금속층이 게이트 전극과 연결되며 반도체층의 채널 영역과 중첩된다.

Description

박막 트랜지스터 기판 및 이를 포함하는 표시장치{Thin Film Transistor And Display Device Comprising The Same}
본 발명은 박막 트랜지스터의 특성을 향상시킬 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광표시장치는 패시브 매트릭스 타입(Passive Matrix type)과 액티브 매트릭스 타입(Active Matrix type)로 대별된다. 능동형으로 구동하는 유기발광표시장치는 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다.
박막 트랜지스터 기판의 박막 트랜지스터는 기판 상에 게이트 절연막을 사이에 두고 반도체층과 게이트 전극이 대향하여 배치되고, 반도체층에 각각 접속되는 소스 전극과 드레인 전극을 포함한다. 박막 트랜지스터는 소스 전극과 드레인 전극을 통해 반도체층의 채널에 이동하는 캐리어(carrier)를 게이트 전극의 전압으로 조절하여 온/오프하는 원리로 작동된다. 따라서, 박막 트랜지스터는 주변의 전압이나 정전기 등으로부터 영향을 쉽게 받기 때문에 박막 트랜지스터의 특성이 변화되는 문제가 있다.
본 발명의 목적은 전술한 종래 기술의 문제점들을 해결하고자 안출된 발명으로써, 박막 트랜지스터의 특성이 변화되는 것을 방지할 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시장치를 제공하는데 있다. 또한, 본 발명의 다른 목적은 표시장치의 표시품질의 신뢰성을 향상시킬 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시장치를 제공하는데 있다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 하부보호금속층, 버퍼층, 반도체층, 제1 절연막, 게이트 전극, 제2 절연막, 소스 전극 및 드레인 전극, 및 제1 전극을 포함한다. 하부보호금속층은 기판 상에 위치하고, 하부보호금속층 상에 버퍼층이 위치한다. 반도체층은 버퍼층 상에 위치하며, 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역을 포함한다. 제1 절연막은 반도체층 상에 위치하고, 게이트 전극은 제1 절연막 상에 위치하며, 상기 하부보호금속층과 연결된다. 제2 절연막은 게이트 전극 상에 위치하고, 소스 전극과 드레인 전극은 제2 절연막 상에 위치하며 소스 영역과 드레인 영역에 연결된다. 제1 전극은 드레인 전극에 연결된다. 한편, 본 발명의 하부보호금속층은 반도체층의 채널 영역에 중첩된다.
일예로, 하부보호금속층은 반도체층의 채널 영역에 중첩되되 저농도 도핑 영역에 중첩되지 않는다. 하부보호금속층의 폭은 반도체층의 채널 영역의 폭보다 작다.
일예로, 하부보호금속층은 반도체층의 채널 영역과 저농도 도핑 영역에 중첩되되 소스 영역과 드레인 영역에 중첩되지 않는다. 하부보호금속층의 폭은 채널 영역의 폭보다 크고, 채널 영역의 폭과 저농도 도핑 영역의 폭들의 합보다 작다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 하부보호금속층, 버퍼층, 반도체층, 제1 절연막, 게이트 전극, 제2 절연막, 소스 전극 및 드레인 전극, 및 제1 전극을 포함한다. 하부보호금속층은 기판 상에 위치하고, 버퍼층은 하부보호금속층 상에 위치한다. 반도체층은 하부보호금속층 상에 위치하며, 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역을 포함한다. 제1 절연막은 반도체층 상에 위치하고, 게이트 전극은 제1 절연막 상에 위치한다. 제2 절연막은 게이트 전극 상에 위치하고, 소스 전극과 드레인 전극은 제2 절연막 상에 위치한다. 드레인 전극은 드레인 영역에 연결되고, 소스 전극은 소스 영역에 연결되면서 하부보호금속층에 연결된다. 제1 전극은 드레인 전극에 연결되고, 하부보호금속층은 반도체층의 채널 영역에 중첩된다.
일예로, 하부보호금속층은 반도체층의 채널 영역에 중첩되되 저농도 도핑 영역에 중첩되지 않는다. 하부보호금속층의 폭은 반도체층의 채널 영역의 폭보다 작다.
일예로, 하부보호금속층은 반도체층의 채널 영역과 저농도 도핑 영역에 중첩되되 소스 영역과 드레인 영역에 중첩되지 않는다. 하부보호금속층의 폭은 채널 영역의 폭보다 크고, 채널 영역의 폭과 저농도 도핑 영역의 폭들의 합보다 작다.
일예로, 하부보호금속층은 반도체층의 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역에 중첩된다. 하부보호금속층의 폭은 반도체층의 전체 폭보다 작고, 반도체층의 채널 영역의 폭과 저농도 도핑 영역들의 폭의 합보다 크다.
또한, 본 발명의 일 실시예에 따른 표시장치는 전술한 박막 트랜지스터 기판을 포함하며, 제1 전극 상에 위치하는 유기막층, 유기막층 상에 위치하는 제2 전극을 포함한다.
본 발명의 실시예에 따른 표시장치는 박막 트랜지스터의 오프 전류를 감소시키고 핫 캐리어를 방지하기 위해 하부보호금속층을 포함한다. 본 발명은 게이트 전극과 하부보호금속층이 연결된 구조를 갖는 박막 트랜지스터를 형성함에 있어, 하부보호금속층이 반도체층의 채널 영역과 저농도 도핑 영역에 중첩되되 소스-드레인 영역에 중첩되지 않도록 형성함으로써, 박막 트랜지스터의 오프 특성이 저하되는 것을 방지할 수 있다.
또한, 본 발명은 소스 전극과 하부보호금속층이 연결된 구조를 갖는 박막 트랜지스터를 형성함에 있어, 하부보호금속층의 반도체층의 폭보다 크게 형성되지 않는 범위에서 다양한 크기로 형성함으로써, 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
도 1은 본 발명에 따른 표시장치를 나타낸 평면도.
도 2는 도 1의 하나의 화소를 나타낸 평면도.
도 3과 도 4는 도 1에서 절취선 I-I'로 자른 다양한 구조를 나타낸 단면도.
도 5는 도 1의 하나의 화소를 나타낸 평면도.
도 6 내지 도 8은 도 5에서 절취선 Ⅱ-Ⅱ'로 자른 다양한 구조를 나타낸 단면도.
도 9는 본 발명의 실시예 1에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 0.1V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 10은 본 발명의 실시예 2에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 0.1V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 11은 본 발명의 실시예 3에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 0.1V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 12는 본 발명의 실시예 1에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 10V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 13은 본 발명의 실시예 2에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 10V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 14는 본 발명의 실시예 3에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 10V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 15는 본 발명의 실시예 4에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 0.1V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 16은 본 발명의 실시예 5에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 0.1V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 17은 본 발명의 실시예 6에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 0.1V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 18은 본 발명의 실시예 4에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 10V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 19는 본 발명의 실시예 5에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 10V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
도 20은 본 발명의 실시예 6에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 10V의 전압을 인가하고 게이트 전압에 따른 소스-드레인 전류를 측정하여 나타낸 그래프.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 의한 박막 트랜지스터 기판은, 반도체층이 다결정 반도체 물질 또는 산화물 반도체 물질로 이루어진다. 다결정 반도체 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용할 수 있다. 또는 유기발광표시장치에서 화소 내 구동 박막 트랜지스터로 적용하는 것이 좋다. 산화물 반도체 물질은 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 본 발명에서는 다결정 반도체 물질을 포함하는 구동 박막 트랜지스터를 예로 설명한다. 그러나 본 발명은 이에 한정되지 않으며 구동 박막 트랜지스터 외의 스위칭 박막 트랜지스터 등에 사용될 수 있다.
도 1은 본 발명에 따른 유기발광표시장치를 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 유기발광표시장치(100)는 기판(110) 상에 화상을 구현하는 액티브 영역(A/A)과 액티브 영역(A/A)을 둘러싸는 베젤 영역(B/A)을 포함한다.
액티브 영역(A/A)은 복수의 화소(P)들이 배치되어 적색(R), 녹색(G), 청색(B)의 광을 발광하여 풀 컬러(full color)를 구현한다. 본 실시예에서는 적색, 녹색 및 청색의 화소들을 도시하였지만, 백색(W) 화소가 더 구비될 수 있다. 또한, 복수의 화소(P)들은 시안, 마젠타, 옐로우 화소로도 구비될 수 있으며 공지된 화소 구성이라면 모두 적용가능하다. 또한, 복수의 화소(P)들이 적색(R), 녹색(G), 청색(B)이 하나의 행에 순서대로 배열되는 스트라이프 방식을 도시하였지만, 하나의 행에 적색(R)이 배열되고 다음 행에 녹색(G)이 배열되고 그 다음 행에 청색(B)이 배열될 수도 있고, 펜타일(pentile) 방식으로도 배열될 수 있다. 베젤 영역(B/A)은 액티브 영역(A/A)을 둘러싸는 영역으로 광이 발광하지 않는 영역이다. 베젤 영역(B/A)은 액티브 영역(A/A)의 화소들을 구동하기 위한 구동 소자용 게이트 드라이버, 데이터 드라이버 등이 포함될 수 있다.
이하, 도 2 내지 도 4를 참조하여 본 발명의 제1 실시예에 따른 유기발광표시장치를 살펴보기로 한다. 하기에서는 유기발광표시장치의 하나의 화소를 예로 설명하기로 한다.
<제1 실시예>
도 2는 도 1의 하나의 화소를 나타낸 평면도이며, 도 3과 도 4는 도 1에서 절취선 I-I'로 자른 다양한 구조를 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 유기발광표시장치(100)는 기판(110) 상에 게이트 라인(GL), 게이트 라인(GL)과 교차하는 데이터 라인(DL) 및 전원 라인(VL)이 배치되어 화소부(P)가 구획된다. 본 발명의 화소부(P)는 게이트 라인(GL), 데이터 라인(DL) 및 전원 라인(VL)의 교차로 구획된 내부 영역을 의미한다. 도면에는 화소부(P)의 아래 부분에 게이트 라인(GL)이 배치되지 않은 것으로 도시되었으나, 인접한 화소의 게이트 라인이 존재하기 때문에 화소부(P)가 정의될 수 있다.
본 발명의 화소부(P)에는 스위칭 TFT(S_TFT140), 구동 TFT(D_TFT) 및 캐패시터(Cst)가 배치되고, 구동 TFT(D_TFT)가 연결된 유기발광 다이오드(미도시)가 배치된다. 스위칭 TFT(S_TFT)는 화소를 선택하는 기능을 한다. 스위칭 TFT(S_TFT)는 반도체층(121), 게이트 라인(GL)으로부터 분기된 게이트 전극(123), 데이터 라인(DL)으로부터 분기된 소스 전극(124), 그리고 드레인 전극(126)을 포함한다. 캐패시터(Cst)는 스위칭 TFT(S_TFT)의 드레인 전극(126)과 연결된 캐패시터 하부전극(127)과 전원 라인(VL)에 연결된 캐패시터 상부전극(128)을 포함한다. 구동 TFT(D_TFT)는 스위칭 TFT(S_TFT)에 의해 선택된 화소의 제1 전극을 구동하는 역할을 한다. 구동 TFT(D_TFT)는 반도체층(120), 캐패시터 하부전극(128)에 연결된 게이트 전극(130), 전원 라인(VL)으로부터 분기된 소스 전극(140) 및 드레인 전극(145)을 포함한다. 유기발광 다이오드(미도시)는 구동 TFT(D_TFT)의 드레인 전극(145)에 연결된 제1 전극(160), 제1 전극(160) 상에 형성된 발광층을 포함하는 유기막층(미도시) 및 제2 전극(미도시)을 포함한다. 그리고 구동 TFT(D_TFT)의 반도체층(114) 하부에는 게이트 전극(130)과 콘택홀(132)을 통해 연결된 하부보호금속층(114)이 위치한다.
이하, 도 2의 절취선 I-I'로 자른 구조를 나타낸 단면도인 도 3을 참조하여 설명하기로 한다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 유기발광표시장치(100)는 기판(110) 구동 TFT(150)와 구동 TFT(150)에 연결된 유기발광 다이오드(190)가 위치한다.
보다 자세하게, 기판(110)은 유리, 플라스틱 또는 금속 등으로 이루어진다. 본 발명에서 기판(110)은 플라스틱으로 이루어지되 구체적으로 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 기판(110)은 플렉서블(flexible)한 특성을 가진다. 기판(110) 상에 제1 버퍼층(112)이 위치한다. 제1 버퍼층(112)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하는 역할을 한다. 제1 버퍼층(112)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제1 버퍼층(112) 상에 하부보호금속층(114)이 위치한다. 하부보호금속층(114)은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하는 역할을 한다. 하부보호금속층(115)은 도전성의 물질로 실리콘(Si) 등의 반도체나 금속으로 이루어질 수 있다. 하부보호금속층(115) 상에 제2 버퍼층(116)이 위치한다. 제2 버퍼층(116)은 하부보호금속층(114)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하는 역할을 한다. 제2 버퍼층(116)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 버퍼층(116) 상에 반도체층(120)이 위치한다. 반도체층(120)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있으며, 본 실시예에서는 다결정 실리콘으로 이루어진 반도체층(120)일 수 있다. 반도체층(120)은 소스 영역(S)과 드레인 영역(D), 저농도 도핑영역(LDD) 및 이들 사이에 채널 영역(CH)을 포함한다. 소스 영역(S)과 드레인 영역(D)은 불순물이 고 농도로 도핑된 영역으로, 박막 트랜지스터의 소스 전극과 드레인 전극이 각각 접속되는 영역이다. 저 농도 도핑영역(LDD)은 소스 영역(S)과 드레인 영역(D)보다 불순물이 저 농도로 도핑된 영역으로, 채널 영역(CH)과 소스/드레인 영역(S, D)의 사이에 위치한다. 채널 영역(CH)은 저 농도 도핑영역(LDD)의 사이에 위치하여 반도체층(120)의 캐리어가 이동하는 통로로 작용한다. 여기서, 상기 불순물 이온은 p형 불순물 또는 n형 불순물을 이용할 수 있는데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있고, 상기 n형 불순물은 인(P), 비소(As) 및 안티몬(Sb) 등으로 이루어진 군에서 선택할 수 있다.
반도체층(120) 상에 게이트 절연막일 수 있는 제1 절연막(125)이 위치한다. 제1 절연막(125)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 제1 절연막(125) 상에 상기 반도체층(120)의 일정 영역, 즉 채널 영역(CH)과 대응되는 위치에 게이트 전극(130)이 위치한다. 게이트 전극(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(152)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(130)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(130) 상에 층간 절연막일 수 있는 제2 절연막(135)이 위치한다. 제2 절연막(135)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 상기 제2 절연막(135) 및 제1 절연막(125)의 일부 영역이 식각되어 반도체층(120)의 일부 즉 소스 영역(S)과 드레인 영역(D)을 노출시키는 콘택홀들(137, 138)이 위치한다. 제2 절연막(135) 및 제1 절연막(125)을 관통하는 콘택홀들(137, 138)을 통하여 반도체층(120)과 전기적으로 연결되는 소스 전극(140) 및 드레인 전극(145)이위치한다. 상기 소스 전극(140) 및 드레인 전극(145)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(140) 및 드레인 전극(145)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(140) 및 드레인 전극(145)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(120), 게이트 전극(130), 소스 전극(140) 및 드레인 전극(145)을 포함하는 구동 TFT(D_TFT)가 구성된다.
구동 TFT(D_TFT)를 포함하는 기판(110) 전면에 제3 절연막(150)이 위치한다. 제3 절연막(150)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 제3 절연막(150)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다. 제3 절연막(150)은 구동 TFT(D_TFT)의 드레인 전극(145)을 노출시키는 비어홀(155)을 포함한다.
제3 절연막(150) 상에 제1 전극(160)이 위치한다. 제1 전극(160)은 애노드일 수 있으며, 투명도전물질 예를 들어 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등으로 이루어진다. 제1 전극(160)은 비어홀(155)을 매우며, 구동 TFT(D_TFT)의 드레인 전극(145)과 연결된다. 여기서, 표시장치(100)가 광이 제2 전극(180) 방향으로 방출되는 전면 발광 구조인 경우 제1 전극(160)은 반사층을 더 포함하여, ITO/반사층의 2층 구조 또는 ITO/반사층/ITO의 3층 구조로 이루어질 수 있다. 반면, 표시장치(100)가 광이 제1 전극(160) 방향으로 방출되는 배면 발광 구조인 경우 제1 전극(160)은 투명도전물질로만 이루어질 수 있다.
상기 제1 전극(160)을 포함하는 기판(110) 상에 뱅크층(165)이 위치한다. 뱅크층(165)은 제1 전극(160)의 일부를 노출하여 화소를 정의하는 화소정의막일 수 있다. 뱅크층(165)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(165)은 제1 전극(160)을 노출하는 개구부(167)가 구비된다.
뱅크층(165)의 개구부(167)에 의해 노출된 제1 전극(160) 상에 유기막층(170)이 위치한다. 유기막층(170)은 전자와 정공이 결합하여 발광하는 층으로, 유기막층(170)과 제1 전극(160) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기막층(170) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
유기막층(170)이 형성된 기판(110) 상에 제2 전극(180)이 위치한다. 제2 전극(180)은 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 본 발명의 표시장치(100)가 광이 제2 전극(180) 방향으로 방출되는 전면 발광 구조인 경우 제2 전극(180)은 광이 투과될 수 있을 정도로 얇은 두께로 이루어진다. 반면, 본 발명의 표시장치(100)가 광이 제1 전극(160) 방향으로 방출되는 배면 발광 구조인 경우 제2 전극(180)은 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다. 따라서, 본 발명의 제1 실시예에 따른 표시장치(100)가 구성된다.
한편, 도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 표시장치(100)는 구동 TFT(D_TFT)의 반도체층(120) 하부에 하부보호금속층(114)이 위치한다. 게이트 전극(130)은 제2 버퍼층(116)과 제1 절연막(125)을 관통하여 하부보호금속층(114)을 노출하는 콘택홀(도 2의 도면 부호 132)을 통해 하부보호금속층(114)과 연결된다. 즉, 본 실시예의 박막 트랜지스터는 게이트 전극(130)과 하부보호금속층(114)이 연결된 구조를 개시한다. 하부보호금속층(114)에 게이트 전극(130)을 연결하여 하부보호금속층(114)에도 게이트 전압이 인가되면, 반도체층(120)의 드레인 영역(D)과 채널 영역(CH) 사이의 수평 에너지 필드(E-field) 차이를 완화할 수 있다. 따라서, 반도체층(120)의 계면이나 제1 절연막(125)으로 전자들이 유입되는 핫 캐리어(hot carrier)를 방지하여, 박막 트랜지스터의 전자 이동도 및 온(On) 전류가 감소되는 것을 방지할 수 있다. 또한, 박막 트랜지스터의 오프(Off) 시 오프-전류(Off current)를 저감할 수 있다.
본 발명의 하부보호금속층(114)은 반도체층(120)의 채널 영역(CH)에 중첩되며, 저농도 도핑 영역(LDD)에는 중첩되지 않게 위치한다. 따라서, 본 발명의 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 작게 이루어진다. 여기서, 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 작게 이루어지면, 드레인 영역(D)과 채널 영역(CH) 사이의 수평 에너지 필드 차이를 완화하여 핫 캐리어가 발생하는 것을 방지하고 오프-전류를 저감할 수 있는 이점이 있다. 또한, 하부보호금속층(114)의 폭(W1)이 반도체층(120)의 소스 영역(S)이나 드레인 영역(D)에 인접할 정도로 커지면, 오히려 반도체층(120)에서 핫 캐리어가 더 발생할 수 있다. 따라서, 본 발명의 실시예에서는 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 작게 이루어진다.
한편, 전술한 도 3과는 달리, 게이트 전극(130)과 하부보호금속층(114)이 연결된 구조에서, 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 크게 이루어질 수도 있다.
도 4를 참조하면, 본 발명의 하부보호금속층(114)은 반도체층(120)의 채널 영역(CH)과 저농도 도핑 영역(LDD)에 중첩되게 위치한다. 따라서, 본 발명의 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 크고 채널 영역(CH)의 폭(W2)과 저농도 도핑 영역(LDD)의 폭(W3)을 합한 폭(W4)보다 작게 이루어질 수 있다. 여기서, 게이트 전극(130)과 하부보호금속층(114)이 연결된 구조는 백 채널(Back channel)에 의한 수평 에너지 필드가 강하게 작용하기 때문에 드레인 영역(D)과 채널 영역(CH)의 프론트 채널(front channel)의 수평 에너지 필드에 크게 영향을 주게 된다. 따라서, 하부보호금속층(114)의 폭(W1)이 크면 저농도 도핑 영역(LDD)의 역할을 방해하게 된다. 따라서, 하부보호금속층(114)의 폭(W1)이 채널 영역(CH)의 폭(W2)보다 크면 채널 영역(CH)으로 외부 광이 입사되어 광전류 발생에 의한 누설전류를 방지할 수 있다. 또한, 하부보호금속층(114)의 폭(W1)이 채널 영역(CH)의 폭(W2)과 저농도 도핑 영역(LDD)의 폭(W3)을 합한 폭(W4)보다 작으면, 하부보호금속층(114)의 폭(W1)이 저농도 도핑 영역(LDD)을 커버하여 오프-전류가 증가하고 핫 캐리어가 발생되는 것을 방지할 수 있다. 따라서, 본 발명은 하부보호금속층(114)의 폭(W1)을 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 크고 채널 영역(CH)의 폭(W2)과 저농도 도핑 영역(LDD)의 폭(W3)을 합한 폭(W4)보다 작게 형성함으로써, 박막 트랜지스터의 오프-전류를 감소시키고 핫 캐리어의 발생을 저감하여 표시장치의 품질을 향상시킬 수 있는 이점이 있다.
이하, 도 5 내지 도 8을 참조하여 본 발명의 제2 실시예에 따른 유기발광표시장치를 살펴보기로 한다. 하기에서는 유기발광표시장치의 하나의 화소를 예로 설명하기로 한다. 하기에서는 전술한 제1 실시예와 동일한 구성에 대해서 동일한 도면부호를 붙여 이해를 쉽게 하고 간략히 설명한다.
<제2 실시예>
도 5는 도 1의 하나의 화소를 나타낸 평면도이며, 도 6 내지 도 8은 도 5에서 절취선 Ⅱ-Ⅱ'로 자른 다양한 구조를 나타낸 단면도이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 유기발광표시장치(100)는 기판(110) 상에 게이트 라인(GL), 게이트 라인(GL)과 교차하는 데이터 라인(DL) 및 전원 라인(VL)이 배치되어 화소부(P)가 구획된다. 본 발명의 화소부(P)에는 스위칭 TFT(S_TFT140), 구동 TFT(D_TFT) 및 캐패시터(Cst)가 배치되고, 구동 TFT(D_TFT)가 연결된 유기발광 다이오드(미도시)가 배치된다. 스위칭 TFT(S_TFT)는 반도체층(121), 게이트 라인(GL)으로부터 분기된 게이트 전극(123), 데이터 라인(DL)으로부터 분기된 소스 전극(124), 그리고 드레인 전극(126)을 포함한다. 캐패시터(Cst)는 스위칭 TFT(S_TFT)의 드레인 전극(126)과 연결된 캐패시터 하부전극(127)과 전원 라인(VL)에 연결된 캐패시터 상부전극(128)을 포함한다. 구동 TFT(D_TFT)는 반도체층(120), 캐패시터 하부전극(128)에 연결된 게이트 전극(130), 전원 라인(VL)으로부터 분기된 소스 전극(140) 및 드레인 전극(145)을 포함한다. 유기발광 다이오드(미도시)는 구동 TFT(D_TFT)의 드레인 전극(145)에 연결된 제1 전극(160), 제1 전극(160) 상에 형성된 발광층을 포함하는 유기막층(미도시) 및 제2 전극(미도시)을 포함한다. 그리고 구동 TFT(D_TFT)의 반도체층(114) 하부에는 소스 전극(140)과 콘택홀(132)을 통해 연결된 하부보호금속층(114)이 위치한다. 여기서, 하부보호금속층(114)은 소스 전극(140)으로부터 분기되어 연장된 배선이 콘택홀(132)을 통해 하부보호금속층(114)과 연결된다. 도 5에는 소스 전극(140)과 제1 전극(160) 사이로 배선이 분기되어 연장된 것으로 도시하였으나 다른 방향으로 연장될 수 있으며 특별히 한정되지 않는다.
이하, 도 5의 절취선 Ⅱ-Ⅱ'로 자른 구조를 나타낸 단면도들을 참조하여 자세히 설명하기로 한다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 유기발광표시장치(100)는 기판(110) 구동 TFT(150)와 구동 TFT(150)에 연결된 유기발광 다이오드(190)가 위치한다.
보다 자세하게, 기판(110) 상에 제1 버퍼층(112)이 위치하고, 제1 버퍼층(112) 상에 하부보호금속층(114)이 위치한다. 하부보호금속층(114)은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하는 역할을 한다. 하부보호금속층(115) 상에 제2 버퍼층(116)이 위치하고, 제2 버퍼층(116) 상에 반도체층(120)이 위치한다. 반도체층(120)은 소스 영역(S)과 드레인 영역(D), 저농도 도핑영역(LDD) 및 이들 사이에 채널 영역(CH)을 포함한다.
반도체층(120) 상에 제1 절연막(125)이 위치하고, 제1 절연막(125) 상에 상기 반도체층(120)의 채널 영역(CH)과 대응되는 위치에 게이트 전극(130)이 위치한다. 게이트 전극(130) 상에 제2 절연막(135)이 위치하고, 제2 절연막(135) 및 제1 절연막(125)의 일부 영역이 식각되어 반도체층(120)의 일부 즉 소스 영역(S)과 드레인 영역(D)을 노출시키는 콘택홀들(137, 138)이 위치한다. 제2 절연막(135) 및 제1 절연막(125)을 관통하는 콘택홀들(137, 138)을 통하여 반도체층(120)과 전기적으로 연결되는 소스 전극(140) 및 드레인 전극(145)이위치한다. 따라서, 반도체층(120), 게이트 전극(130), 소스 전극(140) 및 드레인 전극(145)을 포함하는 구동 TFT(D_TFT)가 구성된다.
구동 TFT(D_TFT)를 포함하는 기판(110) 전면에 제3 절연막(150)이 위치하고, 제3 절연막(150)은 구동 TFT(D_TFT)의 드레인 전극(145)을 노출시키는 비어홀(155)을 포함한다. 제3 절연막(150) 상에 제1 전극(160)이 위치하고, 제1 전극(160)을 포함하는 기판(110) 상에 뱅크층(165)이 위치한다. 뱅크층(165)은 제1 전극(160)을 노출하는 개구부(167)가 구비된다. 뱅크층(165)의 개구부(167)에 의해 노출된 제1 전극(160) 상에 유기막층(170)이 위치하고, 유기막층(170)이 형성된 기판(110) 상에 제2 전극(180)이 위치한다. 따라서, 본 발명의 제2 실시예에 따른 표시장치(100)가 구성된다.
한편, 도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 표시장치(100)는 구동 TFT(D_TFT)의 반도체층(120) 하부에 하부보호금속층(114)이 위치한다. 소스 전극(140)은 제2 버퍼층(116), 제1 절연막(125) 및 제2 절연막(135)을 관통하여 하부보호금속층(114)을 노출하는 콘택홀(도 5의 도면 부호 132)을 통해 하부보호금속층(114)과 연결된다. 즉, 본 발명의 제2 실시예의 박막 트랜지스터는 소스 전극(140)과 하부보호금속층(114)이 연결된 구조를 개시한다. 하부보호금속층(114)에 소스 전극(140)을 연결하여 하부보호금속층(114)에도 소스 전압이 인가되면, 반도체층(120)의 드레인 영역(D)과 채널 영역(CH) 사이의 수평 에너지 필드(E-field) 차이를 완화할 수 있다. 따라서, 박막 트랜지스터의 핫 캐리어(hot carrier)가 발생하는 것을 방지하고 박막 트랜지스터의 오프(Off) 시 오프-전류(Off current)를 저감할 수 있다.
도 6에 도시된 바와 같이, 본 발명의 제2 실시예에서 하부보호금속층(114)은 반도체층(120)의 채널 영역(CH)과 중첩되며 저농도 도핑 영역(LDD)과 중첩되지 않게 위치한다. 따라서, 본 발명의 제2 실시예에서 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 작게 이루어진다. 여기서, 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 작게 이루어지면, 드레인 영역(D)과 채널 영역(CH) 사이의 수평 에너지 필드 차이를 완화하여 핫 캐리어가 발생하는 것을 방지하고 오프-전류를 저감할 수 있는 이점이 있다. 또한, 하부보호금속층(114)의 폭(W1)이 반도체층(120)의 소스 영역(S)이나 드레인 영역(D)에 인접할 정도로 커지면, 오히려 반도체층(120)에서 핫 캐리어가 더 발생할 수 있다. 따라서, 본 발명의 실시예에서는 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 작게 이루어진다.
한편, 전술한 도 6과는 달리, 소스 전극(140)과 하부보호금속층(114)이 연결된 구조에서, 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 크게 이루어질 수도 있다.
도 7을 참조하면, 본 발명의 하부보호금속층(114)은 반도체층(120)의 채널 영역(CH)과 저농도 도핑 영역(LDD)에 중첩되며, 소스-드레인 영역(S,D)에 중첩되지 않게 위치한다. 따라서, 본 발명의 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 크고 채널 영역(CH)의 폭(W2)과 저농도 도핑 영역(LDD)의 폭(W3)을 합한 폭(W4)보다 작게 이루어질 수 있다. 여기서, 소스 전극(140)과 하부보호금속층(114)이 연결된 구조는 전술한 게이트 전극(130)과 하부보호금속층(114)이 연결된 구조와 달리, 백 채널(Back channel)에 의한 수평 에너지 필드가 약하게 작용하기 때문에 드레인 영역(D)과 채널 영역(CH)의 프론트 채널(front channel)의 수평 에너지 필드에 크게 영향을 주지 않는다. 따라서, 하부보호금속층(114)의 폭(W1)이 커도 저농도 도핑 영역(LDD)의 역할을 방해하지 않는다.
따라서, 하부보호금속층(114)의 폭(W1)이 채널 영역(CH)의 폭(W2)보다 크면 채널 영역(CH)으로 외부 광이 입사되어 광전류 발생에 의한 누설전류를 방지할 수 있다. 또한, 하부보호금속층(114)의 폭(W1)이 채널 영역(CH)의 폭(W2)과 저농도 도핑 영역(LDD)의 폭(W3)을 합한 폭(W4)보다 작으면, 하부보호금속층(114)의 폭(W1)이 저농도 도핑 영역(LDD)을 커버하여도 오프-전류가 증가하거나 핫 캐리어가 발생하지 않는다. 따라서, 본 발명은 하부보호금속층(114)의 폭(W1)을 반도체층(120)의 채널 영역(CH)의 폭(W2)보다 크고 채널 영역(CH)의 폭(W2)과 저농도 도핑 영역(LDD)의 폭(W3)을 합한 폭(W4)보다 작게 형성함으로써, 박막 트랜지스터의 오프-전류를 감소시키고 핫 캐리어의 발생을 저감하여 표시장치의 품질을 향상시킬 수 있는 이점이 있다.
또한, 전술한 도 6 및 도 7과는 달리, 소스 전극(140)과 하부보호금속층(114)이 연결된 구조에서, 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)과 저농도 도핑 영역(LDD)의 폭(W3)을 합한 폭(W4)보다 크게 이루어질 수 있다.
도 8을 참조하면, 본 발명의 하부보호금속층(114)은 반도체층(120)의 채널 영역(CH), 저농도 도핑 영역(LDD) 및 소스-드레인 영역(S,D)에 중첩되되 반도체층(120)의 폭보다 작게 이루어진다.
본 발명의 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 채널 영역(CH)의 폭(W2)과 저농도 도핑 영역(LDD)의 폭(W3)을 합한 폭(W4)보다 크게 이루어지며, 반도체층(120)의 폭보다 작게 이루어진다. 전술한 바와 같이, 소스 전극(140)과 하부보호금속층(114)이 연결된 구조는 게이트 전극(130)과 하부보호금속층(114)이 연결된 구조와 달리, 백 채널(Back channel)에 의한 수평 에너지 필드가 약하게 작용하기 때문에 드레인 영역(D)과 채널 영역(CH)의 프론트 채널(front channel)의 수평 에너지 필드에 크게 영향을 주지 않는다. 따라서, 하부보호금속층(114)의 폭(W1)이 커도 저농도 도핑 영역(LDD)의 역할을 방해하지 않는다. 따라서, 하부보호금속층(114)의 폭(W1)이 채널 영역(CH)의 폭(W2)과 저농도 도핑 영역(LDD)의 폭(W3)을 합한 폭(W4)보다 크게 이루어져도, 박막 트랜지스터의 오프-전류가 증가하거나 핫 캐리어가 발생하지 않는다. 다만, 하부보호금속층(114)의 폭(W1)은 반도체층(120)의 폭보다 작게 이루어져, 하부보호금속층(114)과 소스-드레인 전극(140, 150) 간의 기생 캐패시터가 발생하는 것을 방지한다.
따라서, 본 발명은 하부보호금속층(114)의 폭(W1)을 반도체층(120)의 채널 영역(CH)의 폭(W2)과 저농도 도핑 영역(LDD)의 폭(W3)을 합한 폭(W4)보다 크고 반도체층(120)의 폭보다 작게 형성함으로써, 박막 트랜지스터의 오프-전류를 감소시키고 핫 캐리어의 발생을 저감하여 표시장치의 품질을 향상시킬 수 있는 이점이 있다.
이하, 전술한 본 발명의 제1 내지 제2 실시예에 따라 제조된 표시장치의 박막 트랜지스터의 특성에 대한 실험예를 개시한다. 하기 실험예는 본 특허의 일 실시예일 뿐 본 발명이 이에 한정되지 않는다.
실험 1 : 게이트 전극과 하부보호금속층의 연결 구조를 갖는 박막 트랜지스터 의 특성 측정
<실시예 1>
도 3의 구조를 갖는 박막 트랜지스터를 제조하였다. 여기서, 하부보호금속층이 저농도 도핑 영역과 중첩되는 거리(X1)는 1.5㎛이고, 저농도 도핑 영역의 각각의 폭(W3)은 1㎛로 제조하였다.
<실시예 2>
도 4의 구조를 갖는 박막 트랜지스터를 제조하였다. 여기서, 하부보호금속층과 저농도 도핑 영역이 중첩되는 거리(X2)는 1㎛이고, 저농도 도핑 영역의 각각의 폭(W3)은 1.5㎛로 제조하였다.
<실시예 3>
도 4의 구조에서 하부보호금속층의 폭이 소스-드레인 영역에 중첩되는 박막 트랜지스터를 제조하였다. 여기서, 하부보호금속층이 저농도 도핑 영역과 소스 영역에 중첩되는 거리(미도시)는 2㎛이고, 저농도 도핑 영역의 각각의 폭(W3)은 1㎛로 제조하였다.
전술한 실시예 1 내지 3에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 0.1V의 전압을 인가하고 게이트 전압(Vg)에 따른 소스-드레인 전류(Ids)를 측정하여 도 9, 도 10 및 도 11에 각각 나타내었고, 소스-드레인 전극에 10V의 전압을 인가하고 게이트 전압(Vg)에 따른 소스-드레인 전류(Ids)를 측정하여 도 12, 도 13 및 도 14에 각각 나타내었다.
도 9 내지 도 11을 참조하면, 실시예 1 내지 3의 구조를 가지는 박막 트랜지스터는 소스-드레인 전극에 0.1V의 전압을 인가하는 경우, 드레인 전류(Ids)가 1.0E-13 이하로 나타나 오프(Off) 특성이 양호한 것으로 나타났다.
도 12 내지 도 14를 참조하면, 실시예 1 내지 3의 구조를 가지는 박막 트랜지스터는 소스-드레인 전극에 10V의 전압을 인가하는 경우, 실시예 1과 2의 박막 트랜지스터는 드레인 전류(Ids)가 1.0E-13 이하로 나타나 오프(Off) 특성이 양호한 것으로 나타났다. 그러나 실시예 3의 박막 트랜지스터 즉, 하부보호금속층이 반도체층의 채널 영역, 저농도 도핑 영역 및 소스-드레인 영역에 중첩되되 반도체층의 폭보다 작은 폭으로 이루어진 경우에는 오프-전류가 1.0E-10에 가까이 나타나 오프 특성이 저하된 것을 확인할 수 있었다.
실험 1의 결과를 통해, 게이트 전극과 하부보호금속층이 연결된 구조를 가진 박막 트랜지스터는 하부보호금속층이 반도체층의 채널 영역, 저농도 도핑 영역 및 소스-드레인 영역에 중첩되면 오프 전류가 크게 증가되어 박막 트랜지스터의 오프 특성이 저하되는 것을 알 수 있다. 따라서, 본 발명은 게이트 전극과 하부보호금속층이 연결된 구조를 갖는 박막 트랜지스터를 형성함에 있어, 하부보호금속층이 반도체층의 채널 영역과 저농도 도핑 영역에 중첩되되 소스-드레인 영역에 중첩되지 않도록 형성함으로써, 박막 트랜지스터의 오프 특성이 저하되는 것을 방지할 수 있다.
실험 2 : 소스 전극과 하부보호금속층의 연결 구조를 갖는 박막 트랜지스터 의 특성 측정
<실시예 4>
도 6의 구조를 갖는 박막 트랜지스터를 제조하였다. 여기서, 하부보호금속층이 저농도 도핑 영역과 중첩되는 거리(X1)는 1.5㎛이고, 저농도 도핑 영역의 각각의 폭(W3)은 1㎛로 제조하였다.
<실시예 5>
도 7의 구조를 갖는 박막 트랜지스터를 제조하였다. 여기서, 하부보호금속층과 저농도 도핑 영역이 중첩되는 거리(X2)는 1㎛이고, 저농도 도핑 영역의 각각의 폭(W3)은 1.5㎛로 제조하였다.
<실시예 6>
도 8의 구조에서 하부보호금속층의 폭이 소스-드레인 영역에 중첩되는 박막 트랜지스터를 제조하였다. 여기서, 하부보호금속층이 저농도 도핑 영역과 소스 영역에 중첩되는 거리(미도시)는 2㎛이고, 저농도 도핑 영역의 각각의 폭(W3)은 1㎛로 제조하였다.
전술한 실시예 4 내지 6에 따라 제조된 박막 트랜지스터에 대해, 소스-드레인 전극에 0.1V의 전압을 인가하고 게이트 전압(Vg)에 따른 소스-드레인 전류(Ids)를 측정하여 도 15, 도 16 및 도 17에 각각 나타내었고, 소스-드레인 전극에 10V의 전압을 인가하고 게이트 전압(Vg)에 따른 소스-드레인 전류(Ids)를 측정하여 도 18, 도 19 및 도 20에 각각 나타내었다.
도 15 내지 도 17을 참조하면, 실시예 4 내지 6의 구조를 가지는 박막 트랜지스터는 소스-드레인 전극에 0.1V의 전압을 인가하는 경우, 드레인 전류(Ids)가 1.0E-13 이하로 나타나 오프(Off) 특성이 양호한 것으로 나타났다.
도 18 내지 도 20을 참조하면, 실시예 4 내지 6의 구조를 가지는 박막 트랜지스터는 소스-드레인 전극에 10V의 전압을 인가하는 경우, 드레인 전류(Ids)가 1.0E-13 이하로 나타나 오프(Off) 특성이 양호한 것으로 나타났다.
실험 2의 결과를 통해, 소스 전극과 하부보호금속층이 연결된 구조를 가진 박막 트랜지스터는 하부보호금속층이 반도체층의 저농도 도핑 영역에 중첩되지 않거나 저농도 도핑 영역에 중첩되거나 소스-드레인 영역에 중첩되어도, 오프 특성이 양호한 것을 알 수 있다. 따라서, 본 발명은 소스 전극과 하부보호금속층이 연결된 구조를 갖는 박막 트랜지스터를 형성함에 있어, 하부보호금속층의 반도체층의 폭보다 크게 형성되지 않는 범위에서 다양한 크기로 형성함으로써, 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
하기 표 1은 상기 실험 1의 실시예 3의 구조를 가지는 박막 트랜지스터를 구비한 표시장치와 실험 2의 실시예 6의 구조를 가지는 박막 트랜지스터를 구비한 표시장치의 제조수율을 정리한 표이다.
실시예 3 실시예 6

TFT

 휘도편차
얼룩불량(%)		 11.6 0.8
암점다발불량(%) 27.0 0.9
구동불량(%) 11.3 1.5
OLED 얼룩불량(%) 11.3 4.1
상기 표 1을 참조하면, 소스 전극과 하부보호금속층이 연결된 실시예 6의 박막 트랜지스터를 구비한 표시장치의 제조수율에 비해, 게이트 전극과 하부보호금속층이 연결된 실시예 3의 박막 트랜지스터를 구비한 표시장치의 제조수율은 휘도편차에 의한 얼룩불량이 10.8% 증가하였고 암점다발불량이 26.1% 증가하였으며 구동불량이 9.8% 증가하였고 멍 등이 나타나는 얼룩불량이 7.2% 증가하였다.
이 결과를 통해, 하부보호금속층이 반도체층의 채널 영역, 저농도 도핑 영역 및 소스-드레인 영역에 중첩되되 반도체층의 폭보다 작은 폭으로 이루어진 경우에는 박막 트랜지스터의 오프 특성이 저하되어 많은 불량이 발생하는 것을 확인할 수 있었다.
상기와 같이, 본 발명의 실시예에 따른 표시장치는 박막 트랜지스터의 오프 전류를 감소시키고 핫 캐리어를 방지하기 위해 하부보호금속층을 포함한다. 본 발명은 게이트 전극과 하부보호금속층이 연결된 구조를 갖는 박막 트랜지스터를 형성함에 있어, 하부보호금속층이 반도체층의 채널 영역과 저농도 도핑 영역에 중첩되되 소스-드레인 영역에 중첩되지 않도록 형성함으로써, 박막 트랜지스터의 오프 특성이 저하되는 것을 방지할 수 있다.
또한, 본 발명은 소스 전극과 하부보호금속층이 연결된 구조를 갖는 박막 트랜지스터를 형성함에 있어, 하부보호금속층의 반도체층의 폭보다 크게 형성되지 않는 범위에서 다양한 크기로 형성함으로써, 박막 트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경과 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시장치 110 : 기판
114 : 하부보호금속층 120 : 반도체층
130 : 게이트 전극 140 : 소스 전극
145 : 드레인 전극 160 : 제1 전극
170 : 유기막층 180 : 제2 전극
CH : 채널 영역 LDD : 저농도 도핑 영역
S : 소스 영역 D : 드레인 영역

Claims (14)

  1. 기판 상에 위치하는 하부보호금속층;
    상기 하부보호금속층 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하며, 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하는 제1 절연막;
    상기 제1 절연막 상에 위치하며, 상기 하부보호금속층과 연결된 게이트 전극;
    상기 게이트 전극 상에 위치하는 제2 절연막;
    상기 제2 절연막 상에 위치하며, 상기 소스 영역과 드레인 영역에 연결되는 소스 전극 및 드레인 전극; 및
    상기 드레인 전극에 연결되는 제1 전극을 포함하며,
    상기 하부보호금속층은 상기 반도체층의 채널 영역에 중첩되는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 하부보호금속층은 상기 반도체층의 채널 영역에 중첩되되 상기 저농도 도핑 영역에 중첩되지 않는 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 하부보호금속층의 폭은 상기 반도체층의 채널 영역의 폭보다 작은 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 하부보호금속층은 상기 반도체층의 채널 영역과 저농도 도핑 영역에 중첩되되 상기 소스 영역과 드레인 영역에 중첩되지 않는 박막 트랜지스터 기판.
  5. 제1 항에 있어서,
    상기 하부보호금속층의 폭은 상기 채널 영역의 폭보다 크고, 상기 채널 영역의 폭과 저농도 도핑 영역의 폭들의 합보다 작은 박막 트랜지스터 기판.
  6. 기판 상에 위치하는 하부보호금속층;
    상기 하부보호금속층 상에 위치하는 버퍼층;
    상기 하부보호금속층 상에 위치하며, 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하는 제1 절연막;
    상기 제1 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 제2 절연막;
    상기 제2 절연막 상에 위치하며 상기 드레인 영역에 연결되는 드레인 전극 및 상기 소스 영역에 연결되면서 상기 하부보호금속층에 연결되는 소스 전극; 및
    상기 드레인 전극에 연결되는 제1 전극을 포함하며,
    상기 하부보호금속층은 상기 반도체층의 채널 영역에 중첩되는 박막 트랜지스터 기판.
  7. 제6 항에 있어서,
    상기 하부보호금속층은 상기 반도체층의 채널 영역에 중첩되되 상기 저농도 도핑 영역에 중첩되지 않는 박막 트랜지스터 기판.
  8. 제6 항에 있어서,
    상기 하부보호금속층의 폭은 상기 반도체층의 채널 영역의 폭보다 작은 박막 트랜지스터 기판.
  9. 제6 항에 있어서,
    상기 하부보호금속층은 상기 반도체층의 채널 영역과 저농도 도핑 영역에 중첩되되 상기 소스 영역과 드레인 영역에 중첩되지 않는 박막 트랜지스터 기판.
  10. 제6 항에 있어서,
    상기 하부보호금속층의 폭은 상기 채널 영역의 폭보다 크고, 상기 채널 영역의 폭과 저농도 도핑 영역의 폭들의 합보다 작은 박막 트랜지스터 기판.
  11. 제6 항에 있어서,
    상기 하부보호금속층은 상기 반도체층의 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역에 중첩되는 박막 트랜지스터 기판.
  12. 제6 항에 있어서,
    상기 하부보호금속층의 폭은 상기 반도체층의 전체 폭보다 작고, 상기 반도체층의 채널 영역의 폭과 상기 저농도 도핑 영역들의 폭의 합보다 큰 박막 트랜지스터 기판.
  13. 기판 상에 위치하는 하부보호금속층;
    상기 하부보호금속층 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하며, 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하는 제1 절연막;
    상기 제1 절연막 상에 위치하며, 상기 하부보호금속층과 연결된 게이트 전극;
    상기 게이트 전극 상에 위치하는 제2 절연막;
    상기 제2 절연막 상에 위치하며, 상기 소스 영역과 드레인 영역에 연결되는 소스 전극 및 드레인 전극;
    상기 드레인 전극에 연결되는 제1 전극;
    상기 제1 전극 상에 위치하는 유기막층; 및
    상기 유기막층 상에 위치하는 제2 전극을 포함하며,
    상기 하부보호금속층은 상기 반도체층의 채널 영역에 중첩되는 표시장치.
  14. 기판 상에 위치하는 하부보호금속층;
    상기 하부보호금속층 상에 위치하는 버퍼층;
    상기 하부보호금속층 상에 위치하며, 채널 영역, 저농도 도핑 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층;
    상기 반도체층 상에 위치하는 제1 절연막;
    상기 제1 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 제2 절연막;
    상기 제2 절연막 상에 위치하며 상기 드레인 영역에 연결되는 드레인 전극 및 상기 소스 영역에 연결되면서 상기 하부보호금속층에 연결되는 소스 전극;
    상기 드레인 전극에 연결되는 제1 전극;
    상기 제1 전극 상에 위치하는 유기막층; 및
    상기 유기막층 상에 위치하는 제2 전극을 포함하며,
    상기 하부보호금속층은 상기 반도체층의 채널 영역에 중첩되는 표시장치.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190053338A (ko) * 2017-11-10 2019-05-20 엘지디스플레이 주식회사 수소 차단용 도핑부를 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20190063022A (ko) * 2017-11-29 2019-06-07 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20190068154A (ko) * 2017-12-08 2019-06-18 엘지디스플레이 주식회사 도핑된 산화물 반도체층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20200016073A (ko) * 2018-08-06 2020-02-14 엘지디스플레이 주식회사 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치
US10985227B2 (en) 2018-03-30 2021-04-20 Samsung Display Co., Ltd. Organic light emitting diode display device
KR20230124870A (ko) * 2018-12-18 2023-08-28 엘지디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017043572A1 (ja) * 2015-09-11 2017-03-16 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
KR102623624B1 (ko) * 2016-05-18 2024-01-10 삼성디스플레이 주식회사 트랜지스터 표시판 및 그 제조 방법
KR102660292B1 (ko) 2016-06-23 2024-04-24 삼성디스플레이 주식회사 박막 트랜지스터 패널 및 그 제조 방법
CN106681071A (zh) * 2016-12-29 2017-05-17 惠科股份有限公司 液晶显示面板及其制备方法
JP2019040026A (ja) * 2017-08-24 2019-03-14 株式会社ジャパンディスプレイ 表示装置
KR102510397B1 (ko) * 2017-09-01 2023-03-16 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 디스플레이 장치
CN107978560B (zh) * 2017-11-21 2019-12-03 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法
CN109449169B (zh) * 2018-12-06 2021-04-13 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN109742088B (zh) 2018-12-29 2021-03-16 武汉华星光电技术有限公司 一种tft阵列基板
CN109841688B (zh) * 2019-01-23 2022-04-08 浙江工业职业技术学院 一种薄膜晶体管及其制造方法
US10991682B2 (en) * 2019-05-29 2021-04-27 Innolux Corporation Electronic device
CN113946078A (zh) 2020-07-17 2022-01-18 群创光电股份有限公司 显示装置
CN112083609A (zh) * 2020-09-24 2020-12-15 武汉华星光电技术有限公司 显示面板
EP4207152A4 (en) * 2021-06-10 2024-03-20 BOE Technology Group Co., Ltd. DISPLAY PANEL AND PRODUCTION METHOD THEREOF AND DISPLAY DEVICE
TW202331938A (zh) * 2022-01-28 2023-08-01 群創光電股份有限公司 電子裝置
CN116544245B (zh) * 2023-06-29 2023-09-22 绵阳惠科光电科技有限公司 阵列基板及其制备方法、显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040093792A (ko) * 2003-04-30 2004-11-09 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그의 형성방법
KR20100041335A (ko) * 2008-10-14 2010-04-22 엘지디스플레이 주식회사 유기전계 발광 디스플레이 장치
US20130300968A1 (en) * 2011-01-27 2013-11-14 Sharp Kabushiki Kaisha Substrate for liquid crystal display panel and liquid crystal display device
KR20140113157A (ko) * 2013-03-15 2014-09-24 엘지디스플레이 주식회사 유기발광다이오드 표시소자의 제조방법
US20150379923A1 (en) * 2014-06-25 2015-12-31 Lg Display Co., Ltd. Thin film transistor substrate, display panel including the same, and method of manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5807772A (en) * 1992-06-09 1998-09-15 Semiconductor Energy Laboratory Co., Ltd. Method for forming semiconductor device with bottom gate connected to source or drain
JPH0645603A (ja) 1992-07-23 1994-02-18 Nec Corp Ｍｏｓ型薄膜トランジスタ
JP3702096B2 (ja) * 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
TW516244B (en) * 1999-09-17 2003-01-01 Semiconductor Energy Lab EL display device and method for manufacturing the same
JP2002108250A (ja) * 2000-09-29 2002-04-10 Sharp Corp アクティブマトリックス駆動型自発光表示装置及びその製造方法
US6952023B2 (en) 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
TW594336B (en) * 2002-01-30 2004-06-21 Sanyo Electric Co Semiconductor display device, method for making the same, and active matrix type display device
JP2007109868A (ja) * 2005-10-13 2007-04-26 Sanyo Electric Co Ltd 薄膜トランジスタ及び有機エレクトロルミネッセンス表示装置
JP2007188936A (ja) * 2006-01-11 2007-07-26 Epson Imaging Devices Corp 表示装置
JP5322408B2 (ja) 2007-07-17 2013-10-23 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US8648397B2 (en) * 2009-12-17 2014-02-11 Sharp Kabushiki Kaisha Semiconductor device, active matrix substrate and display device
US9337247B2 (en) * 2014-01-21 2016-05-10 Apple Inc. Organic light-emitting diode display with bottom shields
KR102346262B1 (ko) * 2014-07-14 2022-01-03 엘지디스플레이 주식회사 유기 발광 표시장치 및 이를 제조하는 방법
KR102367215B1 (ko) * 2015-08-31 2022-02-24 엘지디스플레이 주식회사 유기발광표시장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040093792A (ko) * 2003-04-30 2004-11-09 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그의 형성방법
KR20100041335A (ko) * 2008-10-14 2010-04-22 엘지디스플레이 주식회사 유기전계 발광 디스플레이 장치
US20130300968A1 (en) * 2011-01-27 2013-11-14 Sharp Kabushiki Kaisha Substrate for liquid crystal display panel and liquid crystal display device
KR20140113157A (ko) * 2013-03-15 2014-09-24 엘지디스플레이 주식회사 유기발광다이오드 표시소자의 제조방법
US20150379923A1 (en) * 2014-06-25 2015-12-31 Lg Display Co., Ltd. Thin film transistor substrate, display panel including the same, and method of manufacturing the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190053338A (ko) * 2017-11-10 2019-05-20 엘지디스플레이 주식회사 수소 차단용 도핑부를 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20190063022A (ko) * 2017-11-29 2019-06-07 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20190068154A (ko) * 2017-12-08 2019-06-18 엘지디스플레이 주식회사 도핑된 산화물 반도체층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
US10985227B2 (en) 2018-03-30 2021-04-20 Samsung Display Co., Ltd. Organic light emitting diode display device
US11380746B2 (en) 2018-03-30 2022-07-05 Samsung Display Co., Ltd. Organic light emitting diode display device
US11864430B2 (en) 2018-03-30 2024-01-02 Samsung Display Co., Ltd. Organic light emitting diode display device
KR20200016073A (ko) * 2018-08-06 2020-02-14 엘지디스플레이 주식회사 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치
KR20230124870A (ko) * 2018-12-18 2023-08-28 엘지디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법

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