KR20170002599A - 다수의 인터포저 기판을 가진 회로 조립체, 및 제조 방법 - Google Patents

다수의 인터포저 기판을 가진 회로 조립체, 및 제조 방법 Download PDF

Info

Publication number
KR20170002599A
KR20170002599A KR1020167034454A KR20167034454A KR20170002599A KR 20170002599 A KR20170002599 A KR 20170002599A KR 1020167034454 A KR1020167034454 A KR 1020167034454A KR 20167034454 A KR20167034454 A KR 20167034454A KR 20170002599 A KR20170002599 A KR 20170002599A
Authority
KR
South Korea
Prior art keywords
circuit
circuit layer
substrate
interposer
substrates
Prior art date
Application number
KR1020167034454A
Other languages
English (en)
Inventor
홍 션
주오웬 순
찰스 쥐. 워이칙
아칼거드 알. 시타람
Original Assignee
인벤사스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인벤사스 코포레이션 filed Critical 인벤사스 코포레이션
Publication of KR20170002599A publication Critical patent/KR20170002599A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H01L2924/16153—Cap enclosing a plurality of side-by-side cavities [e.g. E-shaped cap]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

조합된 인터포저(120)는 다수의 구성 인터포저(120.i)를 포함하고, 이들 각각은 그 자신의 기판(120.iS)을 갖고 기판의 상부 및/또는 저부 상에 회로 층(예컨대, 재배선 층)을 갖는다. 상부 회로 층은 상이한 인터포저를 상호접속시킬 수 있는 공통 회로 층(120R.T)의 일부일 수 있다. 마찬가지로, 저부 회로 층은 공통 회로 층(120R.B)의 일부일 수 있다. 구성 인터포저 기판(120.iS)은 초기에 공통 웨이퍼의 일부이고, 공통 상부 회로 층은 웨이퍼로부터의 구성 인터포저 기판의 분리 전에 제조된다. 분리된 기판의 사용은 단일의 큰 기판의 사용에 비해 응력을 감소시킨다. 다른 특징이 또한 제공된다.

Description

다수의 인터포저 기판을 가진 회로 조립체, 및 제조 방법{CIRCUIT ASSEMBLIES WITH MULTIPLE INTERPOSER SUBSTRATES, AND METHODS OF FABRICATION}
본 명세서는 집적 회로(integrated circuit, IC) 및 인터포저(interposer)를 포함하는 회로 조립체(circuit assembly)에 관한 것이다.
전형적인 IC는 스크류 커넥터(screw connector) 또는 컴퓨터-카드 슬롯(computer-card slot)과 같은 큰 전기-기계적 커넥터에 직접 접속될 수 없는 아주 작은 접촉 패드(tiny contact pad)를 가진 작고, 취약한 디바이스이다. 따라서, IC는 보다 큰 접촉 패드를 갖는 보다 견고한 패키지(package)로 패키징된다. 패키지는 바람직하게는 작아야 하고, 높은 속도 및 낮은 전력 소비를 제공하기 위해 회로가 짧은 전기 경로에 의해 상호접속되는 것을 허용하여야 한다. 이들 목적을 달성하기 위해, 단일 패키지가 다수의 회로를 상호접속시킬 수 있다. 예를 들어, 패키지는 파손 없이 꼭 끼는(tight) 컴퓨터-카드 슬롯 내로 밀어 넣어질 수 있는 견고한 컴퓨터 카드를 형성하기 위해 인쇄 회로 보드(printed circuit board, PCB)에 부착되는 다수의 IC 및 별개의 회로를 포함할 수 있다. PCB는 다수의 IC 또는 다른 회로를 상호접속시키고 그들을 슬롯 내에 삽입가능한 견고한 플러그(plug)에 접속시키는 상호접속 라인을 포함한다.
PCB는 전도성(구리) 및 절연 층들의 라미네이트(laminate)로서 저렴하게 제조될 수 있다. 비록 저렴하지만, 이러한 제조 기술은 상호접속부 및 접촉 패드가 IC를 제조하는 데 사용되는 기술에 의해 제공되는 고밀도를 갖는 것을 허용하지 않는다. 따라서, 일부 패키지는 IC와 PCB 사이의 중간 기판(intermediate substrate)을 포함한다. "인터포저"로 불리는 중간 기판은 보다 조밀한 상호접속부를 제공하기 위해 규소 또는 다른 재료로 형성될 수 있다. 인터포저는 또한 IC에 대한 부착을 위한 보다 조밀한 접촉 패드를 가질 수 있고, PCB 또는 다른 인터포저에 대한 부착을 위해 보다 크고 보다 멀리 이격된 접촉 패드를 가질 수 있다. IC 상호접속을 용이하게 하는 것에 더하여, 인터포저는 회로 조립체의 IC, PCB 및 다른 부분 사이의 열팽창 계수(coefficient of thermal expansion, CTE)의 차이로부터 기인하는 열팽창 응력의 일부를 흡수할 수 있다. (열 응력은 IC 패키지 고장의 흔한 원인이다.)
도 1은 2개의 인터포저("ITP")(120) 및 PCB(130)에 의해 상호접속되는 IC(110)를 가진 예시적인 패키지를 도시한다. 각각의 IC(110)는 대응하는 반도체 기판(110S) 내에 그리고 그 주위에 형성되는 트랜지스터(transistor), 저항기(resistor), 커패시터(capacitor) 및/또는 다른 회로 요소(도시되지 않음)를 포함할 수 있다. IC는 인터포저(120)의 상부에서 접촉 패드(120C.T)에 솔더 볼(solder ball)(140)에 의해 부착되는 그들의 접촉 패드(110C)를 통해 액세스될 수 있다. 각각의 인터포저(120)는 또한 보다 큰 솔더 볼(140')에 의해 PCB 접촉 패드(130C)에 부착되는 저부 접촉 패드(120C.B)를 포함한다. 각각의 인터포저(120)는 접촉 패드들(120C.T, 120C.B) 사이의 적합한 상호접속을 제공하는 상호접속 라인(120I)("상호접속부")을 포함한다. 각각의 인터포저는 열 응력을 흡수하고 상호접속부(120I) 및 상부 접촉 패드(120C.T)의 원하는 밀도를 제공하기에 적합한 것으로서 규소 또는 다른 재료로 제조되는 기판(120S)을 포함하고; 저부 접촉 패드(120C.B)는 PCB 접촉 패드(130C)와 정합되도록 충분히 크고, 충분히 멀리 이격되어 있다. 상호접속부(120I) 중 적어도 일부는 인터포저의 상부 및 저부에 각각 형성되는 재배선 층(redistribution layer, RDL)(120R.T, 120R.B)의 일부일 수 있다(재배선 층은 전도성 및 유전체(dielectric) 층을 포함하고; 전도성 층은 접촉 패드(120C.T, 120C.B)를 제공한다). PCB의 상호접속부(130I)는 PCB 접촉 패드(130C)와, 예를 들어 외부 회로에 접속가능한 플러그(130P) 사이의 상호접속을 제공한다. 봉지재(encapsulant)(도시되지 않음)가 구조물 위로 그리고 다이(die), 인터포저 및 PCB 사이로 유동되고, 이어서 고형화되어, 조립체의 기계적 강도를 증가시키고, 수분, 알파 입자(alpha particle) 및 다른 해로운 요소로부터 조립체를 보호할 수 있다.
도 1에 도시된 바와 같이, 작은 IC 접촉 패드(110C)와 큰 PCB 접촉 패드(130C) 사이의 인터페이스(interface)를 제공하는 것에 더하여, 상호접속부(120I)는 또한 동일하거나 상이한 IC의 IC 접촉 패드(110C)를 상호접속시키고, 따라서 PCB 상호접속부(130I)를 보완하는 추가적인 상호접속 레벨(interconnect level)을 제공할 수 있다. 따라서, 상호접속부(120I)는 PCB 상에 상호접속 부하를 감소시키고, 또한 패키지의 측방향 크기를 감소시키며, IC들(110) 사이의 보다 짧은 전기 경로를 허용한다. 이들 이점은 인터포저(120)가 단일의 보다 큰 인터포저 내로 병합된 경우에 향상될 수 있다. 그러나, 큰 인터포저의 사용은 접속부(140, 140')에 큰 응력을 유발한다. 따라서, 상이한 보다 작은 인터포저들 사이의 더욱 효율적인 상호접속부를 제공하는 것이 바람직하다.
이러한 문제에 대한 하나의 해결책은 미국 특허 출원 공개 제2009/0267238호(2009년 10월 29일자; 조셉(Joseph) 등)에 기술된 바와 같은 브리징 다이(bridging die)(210)(도 2a, 도 2b)를 사용하는 것이다. 도 2a에서, 2개의 인터포저(120)가 다른 디바이스에 대한 부착을 위해 저부 상에 솔더 볼(140")을 갖는 중간 기판(130)(세라믹 또는 유기 기판)의 상부 표면에 부착된다. 다이(110) 또는 그러한 다이의 스택(stack)이 인터포저들 중 단일의 인터포저에 각각 부착된다. 브리징 다이(210)는 인터포저들 사이의 신속하고 조밀한 상호접속부를 제공하기 위해 솔더 볼(140)에 의해 두 인터포저(120) 위에 놓이고 그들에 부착된다.
도 2b에서, 브리징 다이(210)는 인터포저 아래에 놓이고, 세라믹 또는 유기 기판(130)에 접착된다. 다이(210)는 솔더 볼(140')에 의해 인터포저에 부착된다. 또한 PCT 공개 WO 2013/119309호(2013년 8월 15일자) 및 미국 특허 출원 공개 제2013/0200511호(2013년 8월 8일자, 바니자말리(Banijamali)) 및 제2013/0214432호(2013년 8월 22일자; 우(Wu) 등)를 참조한다.
인터포저(120)가 얇고 취약한 경우, 그들은 제조 동안 쉽게 손상될 수 있고, 또한 그들이 쉽게 휘어지기 때문에 그들을 평평하게 유지하기 어렵다. 전술된 조셉 등에 의한 미국 특허 출원 공개 제2009/0267238호에 따르면, 다이(110)는 그들의 각각의 개별 인터포저(120)에 부착되고, 이어서 인터포저는 기판(130)에 별도로 부착된다. 다이를 인터포저에 부착하는 것은 인터포저가 위에 언급한 바와 같이 휘어지고 취약한 경우에 어렵다.
상이한 제조 공정이 전술된 PCT 공개 WO 2013/119309호에 기술되고, 도 3에 예시되어 있다. 그 공정에서, IC가 인터포저에 부착되기 전에, 인터포저는 "성형(molding) 또는 패키징 재료(310) 내에 배치되거나 달리 그와 접촉하여 배치"된다. 재료(310)는 인터포저들 사이의 간극(gap)(320) 내로 연장되고 인터포저들을 함께 유지하는 것으로 보여, 인터포저에 대한 다이(도시되지 않음)의 부착을 용이하게 한다.
제조를 용이하게 하고 상호접속부를 단축하기 위한 다른 회로 조립체 및 제조 방법이 바람직하다.
이 섹션은 본 발명의 예시적인 구현들 중 일부를 요약한다.
일부 실시예에서, 추가적인 상호접속 레벨이 다수의 인터포저들에 걸쳐 연장되는 공통 RDL에 의해 제공된다. 예를 들어, 도 2a와 유사하지만 브리징 다이(210)를 대체하는 공통 RDL(120R.T)를 가진 구조물을 도시하는 도 4를 참조한다. 공통 RDL은 브리징 다이들을 대체하거나 보완할 수 있는 짧고, 빠른 상호접속부들을 제공한다. RDL 제조는 브리징 다이들의 제조 및 인터포저들에 대한 부착보다 저렴할 수 있지만, 브리징 다이들이 또한 필요할 경우 사용될 수 있다.
일부 실시예에서, 다수의 인터포저들이 공통 RDL을 가진 단일 웨이퍼로부터 제조된다. 이어서, 웨이퍼는 인터포저 기판들을 서로 분리하기 위해 처리되지만, RDL은 다수의 RDL들로 분리되지 않는다.
또한, 일부 실시예에서, 적어도 일부의 IC는 인터포저 기판들의 분리 전에 웨이퍼에(예컨대, 공통 RDL에) 부착된다. 따라서, 인터포저 구조물은 IC 부착 동안 보다 강하고 더욱 많은 열을 소산시킬 수 있고; 또한, 인터포저 기판들을 서로 수평으로 정렬시킬 필요가 없다. 또한, 일부 실시예에서, 웨이퍼는 초기에는 두껍고, IC 부착 후에만 박화된다(thinned). 부착 동안의 높은 웨이퍼 두께는 부착 공정을 위한 강도 및 열 소산 특성들을 추가로 개선한다.
본 발명은 첨부된 청구범위에 의해 한정되는 바를 제외하고는 전술된 특징들 또는 이점들로 제한되지 않는다. 특히, 본 발명은 신규한 구조물들을 위한 임의의 특정 제조 방법들로 제한되지 않는다.
도 1, 도 2a, 도 2b, 도 3은 종래 기술의 IC 패키지의 수직 단면을 예시하는 도면.
도 4는 본 발명의 일부 실시예에 따른 IC 패키지의 수직 단면을 예시하는 도면.
도 5a는 본 발명의 일부 실시예에 따른 제조 공정에서의 인터포저 구조물의 수직 단면을 예시하는 도면.
도 5b는 본 발명의 일부 실시예에 따른 제조 공정에서의 인터포저 구조물의 평면도.
도 6 및 도 7a는 본 발명의 일부 실시예에 따른 제조 공정에서의 인터포저 구조물의 수직 단면을 예시하는 도면.
도 7b는 본 발명의 일부 실시예에 따른 제조 공정에서의 인터포저 구조물의 평면도.
도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17은 본 발명의 일부 실시예에 따른 집적 회로 패키지의 수직 단면을 예시하는 도면.
이 섹션에 기술되는 실시예는 본 발명을 예시하지만 제한하지 않는다. 본 발명은 첨부된 청구범위에 의해 한정된다.
도 5a, 도 5b는 본 발명의 일부 실시예에 따른 인터포저 제조의 시작 단계를 예시한다. 도 5a는 도 5b의 평면도에서 A-A로 표시된 수직 단면을 도시하고; 도 5b는 도 5a보다 작은 축적으로 도시된다. 다수의 인터포저가 공통 기판(120S)에 기반하여 제조될 것이다. 도 5b에서, 인터포저 기판(120S)은 둥근 웨이퍼(예를 들어, 규소 웨이퍼일 수 있음)의 일부로서 도시되지만, 기판(120S)은 임의의 원하는 형상 및 재료의 것일 수 있고; 예시적인 재료는 반도체 재료, 금속 및 다른 도체, 및 유전체(유기 또는 무기)를 포함한다.
도시된 예에서, 기판(120S)은, 그의 기판이 120.1S 내지 120.7S로 각각 도시된 7개의 구성 인터포저(constituent interposer)(120.1, ... 120.7)를 포함하는 조합된 인터포저(120)를 생성할 것이다. 각각의 기판(120.iS (i = 1, ..., 7))은 기판(120S)의 일부분일 것이다. 조합된 인터포저(120)의 주연부는 점선(504)에 의해 도시된다. 단지 하나의 조합된 인터포저(120)가 도시되지만, 기판(120S)은 다수의 조합된 인터포저를 형성하기 위해 사용될 수 있고; 각각의 조합된 인터포저는 임의의 수의 구성 인터포저를 가질 수 있다. 조합된 인터포저 및 개별 인터포저는 임의의 형상 및 치수의 것일 수 있다.
기판(120S)은 후술되는 바와 같이 박화될 것이다. 기판의 초기 두께 T(도 5a)는 최종 두께보다 크다. 예를 들어, 기판(120S)이 통상적인 규소 웨이퍼인 경우, 그의 초기 두께는 650 마이크로미터 이상일 수 있지만, 이 예는 제한적이지 않다.
홈(groove)(510)이 기판(120S)의 상부 표면 내에 형성되어 개별 기판(120.1S 내지 120.7S)을 부분적으로 분리한다. 홈은 인터포저 재료와 일관되는 임의의 적합한 공정, 예컨대 마스킹식 화학적 에칭(masked chemical etching), 레이저 제거(laser ablation), 기계적 스크라이빙(scribing) 또는 소잉(sawing)에 의해 형성될 수 있다. 이들 예는 제한적이지 않다. (홈(510)은 도 5b에서와 같은 연속적인 홈 패턴을 형성하거나 형성하지 않을 수 있다.)
홈 깊이는 T 미만이고, 기판(120S)의 최종 두께와 대략 동일하며; 일부 실시예에서, 홈 깊이는 기판(120S)의 최종 두께보다 크거나 작을 수 있다. 단지 예시를 위해, 기판(120S)의 초기 두께 T가 600 마이크로미터 초과일 경우, 최종 두께는 50 마이크로미터 이하일 수 있고, 홈 깊이는 최종 두께보다 1 내지 5 마이크로미터 더 클 수 있다.
인터포저 주연부(504)에서, 홈(510)이 510P로서 도시된다. 일부 실시예에서, 주연부 홈(510P)은 생략되는데, 즉 홈은 구성 인터포저의 기판들(120.iS) 사이에만 제공된다.
선택적으로, 홈(510)은 충전재(filler)(520), 예컨대 금속, 유전체(예컨대, 폴리이미드 또는 이산화규소 또는 일부 다른 유전체) 또는 일부 다른 재료로 충전된다. 일부 실시예에서, 충전재(520)는 기판(120S)과 패키지의 다른 부분, 예컨대 PCB(130)(PCB가 사용될 경우), 또는 인터포저(120S)에 부착될 다른 인터포저 또는 IC, 또는 봉지재(예컨대, 도 9의 910) 사이의 CTE 정합을 개선한다. 예를 들어, 기판(120S)이 패키지의 그러한 다른 부분보다 낮은 CTE를 갖는 경우, 충전재(520)는 보다 높은 CTE를 갖도록 선택될 수 있다. 예를 들어 기판(120S)이 약 2.6 ppm/℃의 CTE를 갖는 단결정 규소이고, 봉지재 및/또는 PCB가 20 초과, 심지어 30 또는 40 ppm/℃ 초과의 보다 높은 CTE를 갖는 것을 가정한다. 그러면 충전재(520)는 벤조사이클로부텐-(BCB) 기반 중합체, 예컨대 다우 케미칼 코.(Dow Chemical Co.)로부터 입수가능한 사이클로텐(Cyclotene)(상표명)일 수 있다. 사이클로텐은 42 ppm/℃의 CTE를 가질 수 있다. 기판(120S) 및 충전재(520)의 조합된 시스템의 유효 CTE(일부 실시예에서 33 ppm/℃ 이상)는 PCB 및/또는 봉지재와 보다 양호하게 정합되어, 패키지가 과도한 수직 굽힘 없이(즉, 과도한 휨 없이) 측방향으로 확장되는 것을 허용한다.
일부 실시예에서, 충전재(520)는 기판이 측방향으로 확장하는 것을 허용하기 위해 (적어도 측방향으로 그리고 가능하게는 모든 방향으로) 낮은, 예컨대 기판(120S)보다 낮은 탄성 계수(elasticity modulus)를 갖는다. 충전재(520)는 그러한 실시예에서 임의의 CTE를 가질 수 있다. 예를 들어, 일부 실시예에서, 충전재(520)는 다공성 재료, 예컨대 발포체(foam)를 포함하고; 다공도는 5 체적% 이상일 수 있다.
일부 실시예에서, 충전재(520)는 낮은 강성(stiffness)(재료에 작용하는 힘을 동일한 자유도(degree of freedom), 즉 힘이 작용하는 방향을 따라 힘에 의해 생성되는 변위로 나눈 것인 F/δ로 정의됨)을 갖는다. 일부 실시예에서, 모든 홈(510) 내의 충전재(520)의 강성은 최종 인터포저 구조물 내의 각각의 기판(120.iS)의 강성보다 낮다. 낮은 강성은 전술된 다른 특성, 즉 CTE 정합 및 낮은 탄성 계수 중 임의의 것 또는 둘 모두와 조합되거나 조합되지 않을 수 있다.
일부 실시예에서, 충전재(520)는 구성 인터포저의 기판(120.iS)이 서로 분리될 때 제위치로 유지되도록 기판(120S)에 확실하게 접착된다. 접착을 개선하기 위해 접착 층이 사용될 수 있다. 일부 실시예에서, 충전재(520)는, 제조 동안 및/또는 회로 조립체의 작동 시에 열을 소산시키는 것을 돕기 위해 높은, 가능하게는 기판(120S)보다 높은 열 전도율을 갖는다.
충전재(520)는 임의의 적합한 공정, 예컨대 화학적 증착(chemical vapor deposition, CVD), 물리적 증착(physical vapor deposition, PVD), 스핀-온(spin-on) 공정(충전재(520)가 폴리이미드와 같은 유동성 재료로부터 형성될 수 있는 경우), 또는 다른 공정에 의해 형성될 수 있다. 도 5a에서, 충전재(520)는 홈(510)으로 제한된 것으로 도시되지만, 일부 실시예에서 충전재는 홈 외측의 기판 영역의 일부 또는 전부를 덮는다. 도 5a의 실시예에서, 구조물은 이 단계에서 평탄하고, 특히 충전재의 상부 표면은 기판의 그것과 동일 평면 상에 있다. 이들 특징은 제한적이지 않다. 또한, 일부 실시예에서, 충전재(520)가 없거나, 존재하지만 홈을 충전하지 않는다. 또한, 일부 실시예에서, 주연부 홈 영역(510P)은 나머지 홈 영역과 상이한 재료로 충전되고, 그리고/또는 주연부 홈(510P)은 충전되지 않는다.
도 6에 도시된 바와 같이, 전도성 비아(via)(610M)가 금속 또는 일부 다른 전도성 재료로부터 기판(120.iS)의 상부 표면 내에 형성된다. 비아는 "막혀(blind)" 있는데, 즉 이들은 기판(120S)을 관통하지 않는다. 비아(610M)의 가능한 구조가 삽입도 A에 도시된다. 전도성 비아는 비아 홀(via hole)(610H) 내에 형성된다. 기판(120S)이 유전체가 아닌 경우, 도체(610M)는 유전체(614)에 의해 기판으로부터 절연될 수 있다. 적합한 공정은 비아 홀(610H)을 에칭하는 것, 필요할 경우 유전체(614)로 이들을 라이닝(lining)하는 것, 이어서 필요할 경우 장벽(barrier) 및/또는 접착 층(도시되지 않음)을 형성하는 것, 및 이어서 전기도금 또는 PVD 또는 임의의 다른 적합한 기술에 의해 전도성 재료(610M)를 침착시키는 것을 수반할 수 있다. 유전체(614) 및/또는 장벽 층 및/또는 접착 층 및/또는 전도성 재료(610M)가 비아 홀(610H) 외측을 형성하는 경우, 그러한 재료의 일부 또는 전부는 (예컨대, 기계적 폴리싱(polishing), 가능하게는 화학적-기계적 폴리싱(CMP), 및/또는 에칭, 및/또는 다른 기술에 의해) 비아 외측으로부터 제거될 수 있다. 예컨대 본 명세서에 참고로 포함되는, 시니아귄(Siniaguine) 등에게 2001년 11월 27일자로 허여된 미국 특허 제6,322,903호를 참조한다. 일부 실시예에서, 도체(610M)는 홀(610H)을 충전하지 않고, 단지 홀 표면을 라이닝하고, 별도의 충전재(도시되지 않음)가 홀을 완전히 충전할 수 있다.
비아 측벽은 수직일 필요는 없고, 임의의 프로파일을 가질 수 있다. 평면도에서, 각각의 비아(610M)는 임의의 형상, 예컨대 원형, 정사각형, 긴 (트렌치형(trench-like)), 또는 임의의 다른 형상을 가질 수 있다. 상이한 비아(610M)는 상이한 형상을 가질 수 있고, 동일한 기판 내에서 각각의 상이한 재료를 포함할 수 있다.
비아(610M)는 가능하게는 동일한 공정에 의해, 가능하게는 홈(510) 및 홀(610H)을 에칭하기 위해 동일한 마스크를 사용하여, 홈(510) 및 재료(520)와 동시에 또는 사전에 형성될 수 있다. 홈(510)은 홀(610H)과 동일한 재료에 의해 또는 상이한 재료에 의해 충전될 수 있다. 예를 들어 전기도금 또는 다른 선택적 침착의 경우, 동일한 마스크 또는 상이한 마스크가 홈(510) 및 비아 홀(610H)을 충전하기 위해 사용될 수 있고; 대안적으로는, 일부 재료(들)가 홈(510) 및 비아 홀(610H) 둘 모두의 내로 침착될 수 있는 한편, 다른 재료(들)가 홈(510) 내에 침착될 수 있지만 비아 홀(610H) 내에는 침착되지 않을 수 있고, 그리고/또는 그 반대의 경우도 가능하다. 비아(610M) 및 홈(510)은 동일하거나 상이한 깊이를 가질 수 있다. 일부 실시예에서, 홈(510) 및 비아(610M) 둘 모두는 기판(120S)의 최종 두께보다 약간 더 깊다. 상이한 용어 "홈" 및 "비아 홀"의 사용은 둘 사이의 임의의 구조적 차이를 암시하지는 않는다: 홈 및 비아 홀은 동일한 구조를 갖거나 갖지 않을 수 있다.
도 7a에 도시된 바와 같이, 공통 회로 층(120R.T)(예컨대, 공통 재배선 층)이 알려진 기술에 의해 기판(120S)의 상부 표면 상에 형성된다. 공통 RDL(120R.T)은 인터포저의 상부 상에 접촉 패드(120C.T)를 제공하고, 원하는 패턴으로 접촉 패드와 비아(610M)를 상호접속시키는 상호접속부(120I.T)를 제공한다. 일부 실시예에서, 접촉 패드(120C.T) 또는 상호접속부(120I.T)는, 반드시 전체적으로 단일 인터포저 기판(120.iS) 위에 있을 필요 없이, 웨이퍼(120S) 상의 임의의 장소에 위치될 수 있다. 예를 들어 도 7b의 평면도를 참조한다. 상호접속부 또는 접촉 패드는 홈(510) 위에 놓일 수 있는데, 즉 개별 인터포저 기판들(120.iS) 사이에 적어도 부분적으로 위치될 수 있다. 상호접속부(120I.T)가 비아(610M) 및/또는 인터포저 기판(120.iS) 위에 위치되는 접촉 패드(120C.T)에 접속될 수 있고; 상이한 인터포저들은 서로 인접하거나 인접하지 않을 수 있다. 예를 들어, 상호접속부(120I.T)는 인터포저(120.6, 120.5) 내의 또는 2개 초과의 인접한 그리고/또는 인접하지 않은 인터포저 내의 비아(610M) 및/또는 접촉부(120C.T)를 상호접속시킬 수 있다. 상호접속부(120I.T)는 직선 또는 비-직선 세그먼트를 포함할 수 있고, 그리고/또는 비-선형 기하학적 구조(예컨대, 채워진 원)일 수 있다.
공통 RDL(120R.T)은 비-상호접속 회로, 고 대역 통과 필터(high band-pass filter) 또는 다른 목적을 위한 커패시터, 및/또는 박막 트랜지스터, 및/또는 다른 회로 요소를 포함할 수 있다.
RDL(120R.T)은 상호접속부들(120I.T)을 서로 절연시키고 그리고/또는 커패시터 및 다른 회로 요소를 형성하기 위해 사용되는 유전체를 포함할 수 있다. (예컨대 기판(120S) 자체가 유전체이고 상호접속부가 서로 또는 다른 전도성 또는 반도체 특징부와 교차할 필요가 없는 경우, 유전체는 일부 실시예에서 생략된다.) RDL(120R.T)을 형성하는 유전체 및 전도성 층은 선택적으로 하나 이상의 층(610M, 614(도 6), 520) 또는 가능하게는 인터포저(120) 내에 미리 형성되는 다른 층을 포함할 수 있다. 보다 특정하게는, 인터포저(120.i)는 기판(120S) 및 재배선 층(120R.T) 내에 트랜지스터, 저항기, 커패시터, 및 다른 디바이스(도시되지 않음)를 포함할 수 있다. 이들 디바이스는 비아(610M), 홈(510/520) 및 RDL(120R.T)의 제조 전에, 제조 동안 및/또는 제조 후에 전술된 공정 단계 및/또는 추가의 공정 단계를 사용하여 형성될 수 있다. 적합한 제조 기술은 잘 알려져 있고, 다른 기술이 사용될 수 있다. 예컨대 둘 모두 본 명세서에 참고로 포함되는, 시니아귄에게 2005년 10월 25일자로 허여된 미국 특허 제6,958,285호, 및 2012년 9월 13일자로 공개된 미국 특허 출원 공개 제2012/0228778호(코센코(Kosenko) 등)를 참조한다.
회로 구조물(804)(도 8)이, 이 시점에서 여전히 다이싱되지 않은(undiced) 기판(120S) 및 조합된 RDL(120R.T)을 포함하는 조합된 인터포저(120)에 부착된다. 각각의 회로 구조물(804)은 IC, 예컨대 (도 1에서 110으로 도시된 것과 같은) 다이, 또는 예를 들어 상호접속된 다이들 및/또는 하나 이상의 인터포저들의 스택을 포함하는 패키지일 수 있다. 각각의 회로 구조물의 접촉 패드(804C)는 인터포저의 접촉 패드(120C.T)에 부착된다. 부착물(140)은 솔더, 열압착(thermocompression), 전도성 또는 이방성(anisotropic) 접착제, 별개의 (접합) 와이어, 또는 알려진 또는 발명될 임의의 다른 적합한 기술에 의한 것일 수 있다.
참조의 용이함을 위해, 구조물이 패키징되지 않은 반도체 IC 또는 비-반도체 회로(가능하게는 별개의 회로)일 수 있더라도, 구조물(804)을 "패키지"로서 지칭할 것이다.
선택적으로, 패키지(804)는 봉지재(910)(도 9), 예컨대 높은 열 전도율의 유전체에 의해 언더필링되고(underfilled) 그리고/또는 봉지된다(encapsulated). 봉지재(910)는 예를 들어 유동성 재료, 예컨대 에폭시 수지를 침착시키고 이어서 경화시킴으로써 형성될 수 있다. 예시적인 침착 방법은 성형 및 스피닝(spinning)을 포함한다. 봉지재(910)는 알려진 기술을 사용하여 디플래싱될(de-flashed) 수 있다. 도 9에서, 봉지재(910)는 패키지(804)를 덮지만, 다른 실시예에서 하나 이상의 패키지(804)는 상부 상에서 노출되고 920과 같은 다른 구조물에 전기적으로 접속될 수 있다.
구조물(920)은 접착제 또는 직접 또는 다른 접합에 의해 봉지재(910) 및/또는 패키지(804)에 상부에서 선택적으로 부착된다. 구조물(920)은 IC 또는 IC 패키지, 또는 히트 싱크(heat sink), 또는 회로 소자(circuitry)를 갖지 않고 단지 후속 제조 공정을 위해 기계적 강도 및 열 소산을 개선하기 위해 사용되는 임시 캐리어 웨이퍼(carrier wafer)일 수 있다. 다수의 구조물(920)이 존재할 수 있다. 참조의 용이함을 위해 구조물(920)을 "캐리어 웨이퍼"로서 지칭할 것이지만, 이는 제한적이지 않다.
도 10에 도시된 바와 같이, 조합된 인터포저(120)는 전도성 비아(610M)를 노출시키기 위해 저부로부터 박화된다. 박화는 블랭킷(blanket) 공정, 예컨대 기계적 그라인딩(grinding) 또는 랩핑(lapping), 또는 CMP, 또는 에칭, 또는 제거, 또는 임의의 다른 적합한 공정, 또는 그러한 공정들의 조합(예컨대, 그라인딩에 이은 CMP)일 수 있다. 박화 공정은 인터포저 기판(120S) 및 가능하게는 다른 재료, 예컨대 홀(610H) 내에서 도체(610M) 아래에 놓인 유전체(614)를 공격한다; 비아(610M)의 가능한 구조를 더욱 상세하게 도시하는 삽입도 B를 참조한다. 박화 공정은 홈(510)을 관통 구멍으로 전환시키고, 따라서 홈이 충전재(520)를 포함하는 경우 충전재(520)는 저부 상에서 노출된다. 유전체(614) 및/또는 도체(610M) 및/또는 충전재(520)는 인터포저 저부 상에서 돌출하거나 돌출하지 않을 수 있다. 도시된 실시예에서, 유전체(614) 및 도체(610M)는 저부 상에서 돌출하고, 도체는 유전체 밖으로 돌출한다.
일부 실시예는 저부 상에서 비아(610M)를 노출시키기 위해 비-블랭킷(마스킹식) 공정을 사용한다.
박화 공정은 인터포저 기판(120S)을 기판(120.1S, 120.2S 등)으로 분할하여, 공통 RDL(120R.T)에 의해 상호접속되고 RDL에 의해 그리고 가능하게는 봉지재(910) 및 캐리어 웨이퍼(920)에 의해 함께 유지되는 분리된 인터포저(120.1, 120.2 등)를 효과적으로 형성한다. 충전재(520)는 인터포저들 사이에 유지되거나 유지되지 않을 수 있다. 충전재가 유지되는 경우, 충전재는 또한 개별 기판들(120.iS)을 함께 유지하는 것을 도울 수 있다. 충전재(520)는 기판(120.iS)의 저부 표면과 동일 평면 상에 있을 수 있거나, 기판(120.iS) 아래로 하방으로 돌출할 수 있거나, 홈(510) 내로 오목해질(recessed) 수 있다(즉, 충전재(520)의 저부 표면은 기판(120.iS)의 저부 표면 위에 있을 수 있다).
구조물의 저부 표면은 다른 회로에 대한 저부 부착을 가능하게 하도록 임의의 원하는 방식으로 처리될 수 있다. 예를 들어, 도 11에서, RDL(120R.B)이 접촉 패드(120C.B)를 가진 전도성 상호접속부(120I.B)(120I.B.1 포함)를 제공하기 위해 전도성 및 가능하게는 유전체 층으로부터 저부 표면 상에 형성된다. 상호접속부(120I.B)는 상부 상호접속부(120I.T) 및 상부 접촉 패드(120C.T)에 대해 전술된 바와 같이, 임의의 원하는 패턴으로 비아(610M) 및 접촉 패드(120C.B)의 저부 단부들을 상호접속시킨다; 예컨대 도 7b를 참조한다. 특히 접촉 패드(120C.B)는 인터포저 기판(120.iS) 및 홈(510) 아래에 놓일 수 있고; 상호접속부(120I.B)는 상이한 기판들(120.iS) 사이에서 연장될 수 있으며, 동일하거나 상이한 인터포저(120.i) 내의 비아(610M)에 그리고/또는 동일하거나 상이한 인터포저 기판(120.iS) 아래의 접촉 패드(120C.B)에 그리고/또는 홈(510) 아래에 적어도 부분적으로 존재하는 접촉 패드(120C.B)에 접속될 수 있다.
일부 실시예에서, 저부 접촉 패드(120C.B)는 상부 접촉 패드(120C.T)보다 크고 그리고/또는 그보다 큰 피치(pitch)에 있다. 저부 접촉 패드는 솔더, 또는 열압착, 또는 별개의 접합 와이어, 또는 다른 유형의 부착물에 의한 것일 수 있는 접속부(140')에 의해 다른 구조물(도시되지 않음), 예컨대 PCB(들) 또는 인터포저(들) 또는 다른 다이 또는 패키지(도시되지 않음)에 부착될 수 있다.
필요할 경우, 도 11에 도시된 전체 패키지는 주연부(504)(도 5b)를 따라 다이싱될 수 있다. 또한, 필요할 경우, 캐리어 웨이퍼(920)는 임의의 편리한 시점에, 다이싱 전 또는 후에 제거될 수 있다.
다른 제조 방법이 도 12에 예시된다: 도 12의 구조물은 도 11의 구조물과 동일하지만 홈(510)이 없다. 이 구조물은 도 5a의 홈 제조 단계를 건너뜀으로써 전술된 임의의 방법에 의해 제조될 수 있다. 도 12의 구조물에서, 홈(510)은 저부로부터 기판(120S) 내에 형성될 수 있고, 도 10의 구조물을 달성하기 위해 임의의 적합한 재료(520)로 충전될 수 있다. 홈(510) 및 충전재(520)는 도 5a와 관련하여 전술된 임의의 방법을 포함하는, 임의의 적합한 방법에 의해 형성될 수 있다. 나머지 제조 단계는 도 4 내지 도 11과 관련하여 전술된 바와 같을 수 있다.
도 13은 비아(610M)가 없을 것을 제외하고는 도 12와 동일하다. 기판(120S)은 도 10과 관련하여 전술된 임의의 박화 기술에 의해 최종 두께로 박화되었다. 비아 홀(610H) 및 홈(510) 둘 모두는 도 13의 구조물 내에, 즉 모듈(module)(804)의 부착 후에(그리고 가능하게는 봉지재(910)를 형성하고 캐리어 웨이퍼 또는 다른 구조물(920)을 부착한 후에) 형성될 수 있다. 비아(610M) 및 홈(510/520)은 이들이 기판(120S)의 저부로부터 형성되는 것을 제외하고는, 임의의 순서로, 전술된 임의의 방법에 의해 형성될 수 있다.
다른 변형에서, 홈(510/520)은 도 5a에서와 같이 상부로부터 형성되고, 비아(610M)는 도 13에서와 같이 저부로부터 형성된다.
본 발명은 전술된 실시예로 제한되지 않는다. 예를 들어, 패키지(804)는 도 14에 예시된 바와 같이, 서로 겹쳐질 수 있고 상이한 접속부(140)가 동일한 구조물 내에서 상이할 수 있다. 도 14의 인터포저는 도 11의 인터포저와 동일하다. 도 14에서 패키지(804.1)는 패키지(804.2) 위에 놓이고 그를 지나 돌출하며; 패키지(804.2)는 솔더 볼(140)에 의해 인터포저에 부착되고, 패키지(804.1)는 예를 들어 사토(Sato) 등에게 2013년 12월 31일자로 허여된 미국 특허 제8,618,659호에 기술된 것과 같은 접합 와이어에 의해 동일한 인터포저에 부착된다.
도 14는 또한 공동(cavity)(1410)을 가진 캐리어 웨이퍼(920)를 예시하고; 각각의 공동은 하나 이상의 패키지(804)를 덮으며; 핸들 웨이퍼(920)는 각각의 공동 주위에서 또는 각각의 공동을 둘러싸는 선택된 영역에서 인터포저에 접합된다. 공동을 가진 캐리어 웨이퍼는 또한 도 4 내지 도 11과 관련하여 전술된 다른 특징과 함께 사용될 수 있다. 패키지(804) 주위의 공동 웨이퍼 부분(레그(leg))은 캐리어 웨이퍼 체적을 증가시키는 역할을 하고, 따라서 특히 웨이퍼(920)의 재료가 봉지재(910)보다 강하고 그리고/또는 봉지재보다 더 열 전도성인 경우, 패키지의 기계적 강도 및/또는 열 소산 특성을 향상시킬 수 있다. 따라서, 봉지재 체적은 기계적 또는 열적 완전성을 희생시키지 않고서 감소될 수 있다(봉지재는 공동으로 제한되거나 생략될 수 있음). 또한, 웨이퍼(920)와 기판(120S) 사이의 CTE 정합이 봉지재(910)와 기판(120S) 사이보다 양호할 경우(예를 들어, 일부 실시예에서, 웨이퍼(920)는 기판(120S)과 동일한 재료로 제조됨), 열 응력이 감소될 수 있다. 공동을 가진 핸들 웨이퍼는 본 명세서에 참고로 포함되는, 홍 쉔(Hong Shen) 등에 의해 2014년 3월 14일자로 출원된 미국 특허 출원 제14/214,365호(대리인 문서 번호 48259.170)에 기술된 공정을 사용하여 제조되고 인터포저에 부착될 수 있다.
또한, 도 15에 도시된 바와 같이, 인터포저 기판(120.iS) 위 및 아래의 회로 요소는 기판을 통과하는 비아(610M)를 통해서뿐만 아니라 홈(510)을 통해서도 상호접속될 수 있다. 도 15는, 홈(510)을 통과하고, 다른 회로 요소, 예컨대 접촉 패드, 비아(610M) 또는 다른 요소에 이어서 접속될 수 있는 상부 상호접속부(120I.T) 및 저부 상호접속부(120I.B)에 접속되는 상호접속부(1510)를 도시한다. 상호접속부(1510)는 또한 홈(510) 바로 위에 및/또는 바로 아래에 접촉 패드를 제공할 수 있다. 상호접속부(1510)는 임의의 적합한 방식으로 형성될 수 있다. 예를 들어, 도 16은 도 6과 동일한 제조 단계를 도시하지만, 이때 상호접속부(1510)는 홈(510) 내의(예컨대, 충전재(520) 내의) 전도성 비아로서 형성된다. 그러한 비아(1510)는 대안적으로는 상부 RDL(120R.T) 후에 형성될 수 있다. 그러한 비아(1510)는 홈 저부(즉, 기판(120S))에 도달하거나 도달하지 않을 수도 있고, 기판(120S)을 도중까지 통과하거나 통과하지 않을 수 있다. 그러한 비아(1510)는 비아(610M)에 대해 전술된 바와 같은 동일한 공정에 의해 상호접속부(120I.T 및/또는 120I.B)에 접속될 수 있다.
비아(1510)는 또한, 도 12 및 도 13과 관련하여 비아(610M)에 대해 전술된 바와 같이, 인터포저의 저부로부터, 가능하게는 패키지(804)의 부착 후에 형성될 수 있다.
다른 가능한 공정이 도 17에 예시되어 있다: 상호접속부(1510)는 홈(510)을 형성한 후에, 가능하게는 충전재(520)(충전재(520)는 없을 수 있음)를 형성하기 전에 형성된다. 기판(120S)이 유전체가 아닌 경우, 유전체(1710)는 기판(120S)으로부터 상호접속부(1510)를 절연시키고; 유전체(1710)는 상호접속부(1510) 전에 홈(510) 후에 형성될 수 있다. 후속 제조 단계는 전술된 바와 같을 수 있고; 특히, 상호접속부(1510)는 도 10과 관련하여 전술된 바와 같이 저부 상에 노출될 수 있으며; 유전체(1710)가 존재하는 경우, 유전체는 상호접속부를 노출시키기 위해 홈 저부에서 제거되어야 할 수 있다. (대안적으로, 유전체(1710)는 상호접속 층(1510)이 형성되기 전에 인터포저의 상부로부터 홈 저부로부터 제거될 수 있다.)
홈(510)은 비-상호접속 회로를 포함할 수 있다. 예를 들어, 홈은 양 전극이 홈 내에 있거나, 전극들 중 하나 또는 둘 모두가 홈의 표면에 의해 제공되는 커패시터, 또는 다른 유형의 커패시터를 포함할 수 있다. 또는 홈이 트랜지스터 또는 트랜지스터의 부분(예컨대, MOS 트랜지스터의 게이트(gate)), 또는 다른 회로 요소를 포함할 수 있다. 홈 내의 회로 요소는 인터포저 기판 위 및/또는 아래의 회로 요소에, 예컨대 상호접속부(120I.T, 120I.B)에 접속될 수 있다.
인터포저는, 도 1에서와 같이 상부 상에서보다 저부 상에서 반드시 보다 큰 접촉 패드를 갖는 것은 아닌, 임의의 크기의 접촉 패드를 갖는 임의의 상호접속 기판일 수 있다. 접촉 패드는 다른 회로 요소에 대한 부착을 위해 이용가능한 임의의 전도성 특징부이고; 예를 들어, 접촉 패드는 전도성 라인일 수 있으며; 전도성 라인은 또한 다수의 부착물이 라인에 대해 형성될 수 있는 경우 다수의 접촉 패드로서 고려될 수 있다.
일부 실시예는 회로 조립체를 제공하고, 회로 조립체는:
복수의 구성 인터포저들(예컨대, 120.i)을 포함하는 조합된 인터포저(예컨대, 120)로서, 각각의 구성 인터포저는 기판(예컨대, 120.iS)을 포함하고, 기판들은 서로 측방향으로 이격되는, 조합된 인터포저를 포함하고;
조합된 인터포저는, 회로 소자를 포함하고 하나 이상의 기판들의 상부 표면과 물리적으로 접촉하는 제1 회로 층을 포함한다. 예를 들어, 제1 회로 층은 RDL(120R.T)일 수 있고, 연속적인 전도성 라인들, 커패시터들, 박막 트랜지스터들 및 다른 원하는 디바이스들을 포함할 수 있다. 일부 실시예에서, 제1 회로 층은 전체적으로 박막들로 형성된다.
또한, 하나 이상의 구성 인터포저들 각각에 대해, 구성 인터포저는 제1 회로 층의 일부인 제1 구성 회로 층(constituent circuit layer)(예컨대, 구성 인터포저의 기판(120.iS) 위에 놓이는 RDL(120R.T)의 부분)을 포함하고, 제1 구성 회로 층은 구성 인터포저의 기판의 상부 표면 상에 존재하고, 제1 구성 회로 층은 회로 소자를 포함하고;
제1 회로 층은 각각의 제1 구성 회로 층을 포함하고, 적어도 하나의 제1 구성 회로 층으로부터 측방향으로 대응하는 기판을 지나 연속적으로 연장되고;
제1 회로 층은 상부 상의 제1 접촉 패드들(예컨대 120C.T)을 포함하고;
회로 조립체는 하나 이상의 회로 모듈들(예컨대, 804)을 추가로 포함하고, 회로 모듈들 중 적어도 하나는 집적 회로를 포함하고, 하나 이상의 회로 모듈들은 제1 회로 층들 위에 놓이고, 각각의 회로 모듈은 하나 이상의 제1 접촉 패드들에 부착되는 하나 이상의 접촉 패드들을 포함한다.
일부 실시예에서, 적어도 하나의 제1 접촉 패드의 적어도 일부분은 인접한 기판들 중 적어도 2개를 서로 분리하는 간극(예컨대, 510) 위에 놓인다.
일부 실시예에서, 제1 회로 층은 상이한 기판들에 걸쳐 연장되는 회로를 포함한다.
일부 실시예에서, 제1 회로 층은 기판들 중 임의의 단일 기판 위에 위치되지 않은 제1 접촉 패드들에 접속되는 회로를 포함한다. 그러한 회로의 일례는 도 11의 연속적인 전도성 라인(120I.T1)이다.
일부 실시예에서, 조합된 인터포저는, 회로 소자를 포함하고 하나 이상의 기판들의 저부 표면과 물리적으로 접촉하는 제2 회로 층(예컨대, 저부 RDL(120R.B))을 포함하고;
하나 이상의 구성 인터포저들 각각에 대해, 구성 인터포저는 제2 회로 층의 일부인 제2 구성 회로 층(단일 기판(120.iS) 아래의 RDL(120R.B)의 부분)을 포함하고, 제2 구성 회로 층은 구성 인터포저의 기판의 저부 표면 상에 존재하고, 제2 구성 회로 층은 회로 소자를 포함하고;
제2 회로 층은 각각의 제2 구성 회로 층을 포함하고;
제2 회로 층은 저부 상의 제2 접촉 패드들(예컨대, 120C.B)을 포함하고;
하나 이상의 구성 인터포저들은 각각 구성 인터포저들의 기판들을 통과하는 하나 이상의 전도성 관통-경로(through-path)들(예컨대, 610M)을 포함하고, 각각의 전도성 관통-경로는 적어도 하나의 제1 구성 회로 층 및 적어도 하나의 제2 구성 회로 층에 접속된다.
또한, 일부 실시예에서, 제2 회로 층은 적어도 제2 구성 회로 층으로부터 측방향으로 대응하는 기판을 지나 연속적으로 연장된다.
또한, 일부 실시예에서, 적어도 하나의 제2 접촉 패드의 적어도 일부분은 인접한 기판들 중 적어도 2개를 서로 분리하는 간극 아래에 놓인다.
또한, 일부 실시예에서, 제2 회로 층은 상이한 기판들 아래에서 연장되는 회로를 포함한다.
또한, 일부 실시예에서, 제1 및 제2 회로 층들 중 적어도 하나는 상이한 구성 인터포저들의 전도성 관통-경로들에 접속되는 회로를 포함한다. 그러한 회로의 예는 도 11의 연속적인 전도성 라인(120I.B.1)이다. 그러한 회로들은 인터포저의 상부 및 저부 둘 모두에 존재할 수 있다.
또한, 일부 실시예에서, 모든 기판들은 동일한 재료 또는 재료들로 형성되고, 기판들을 서로 분리하는 간극이 기판들 각각보다 높은 CTE 및/또는 낮은 탄성 계수 및/또는 낮은 강성을 갖는 재료(예컨대, 520)를 포함한다.
일부 실시예는 회로 조립체를 제조하기 위한 방법을 제공하고, 방법은:
기판(예컨대, 120S)의 상부 표면 내의 하나 이상의 홈들을 포함하는 홈 패턴(예컨대, 510)을 형성하는 단계로서, 홈 패턴은 복수의 기판 영역들(예컨대, 120.iS)을 서로 분리하고, 기판 영역들은 홈 패턴 아래에 놓이는 기판의 저부 부분에 의해 함께 결합되는, 홈 패턴을 형성하는 단계;
기판 영역들 및 홈 패턴 위에 놓이는 제1 회로 층(예컨대, RDL(120R.T))을 형성하는 단계로서, 제1 회로 층은 상부 상의 제1 접촉 패드들(예컨대, 120C.T)을 가진 회로 소자를 포함하고, 회로 소자는 홈 패턴과 중첩되는, 제1 회로 층을 형성하는 단계;
하나 이상의 회로 모듈들(예컨대, 804)을 제1 접촉 패드들에 부착하는 단계; 및
기판 영역들이 기판에 의해 더 이상 함께 결합되지 않도록 홈 패턴 아래에 놓이는 기판의 저부 부분의 적어도 일부를 제거하는 단계를 포함한다.
일부 실시예에서, 방법은 기판의 저부 부분의 적어도 일부를 제거하기 전에, 기판 영역들 각각보다 높은 CTE 및/또는 낮은 탄성 계수 및/또는 낮은 강성을 갖는 재료(예컨대, 520)를 홈 패턴 내에 형성하는 단계를 추가로 포함한다.
일부 실시예에서, 방법은:
기판의 저부 부분의 적어도 일부를 제거한 후에, 기판 영역들 및 홈 패턴 아래에 놓이는 제2 회로 층(예컨대, RDL(120R.B))을 형성하는 단계로서, 제2 회로 층은 저부 상의 제2 접촉 패드들(예컨대, 120C.B)을 가진 회로 소자를 포함하고, 회로 소자는 홈 패턴과 중첩되는, 제2 회로 층을 형성하는 단계;
하나 이상의 기판 영역들을 통과하는 하나 이상의 전도성 관통-경로들(예컨대, 610M)을 형성하는 단계로서, 각각의 전도성 관통-경로는 제1 및 제2 회로 층들에 접속되는, 하나 이상의 전도성 관통-경로들을 형성하는 단계를 추가로 포함한다.
일부 실시예는 회로 조립체를 제조하기 위한 방법을 제공하고, 방법은:
기판 위에 놓이는 제1 회로 층(예컨대, 120R.T)을 형성하는 단계로서, 제1 회로 층은 상부 상의 제1 접촉 패드들을 가진 회로 소자를 포함하는, 제1 회로 층을 형성하는 단계;
하나 이상의 회로 모듈들(예컨대, 804)을 제1 접촉 패드들에 부착하는 단계; 및 이어서
서로 이격되고 기판에 의해 함께 결합되지 않은 복수의 기판 영역들(예컨대, 120.iS)을 기판으로부터 획득하기 위해, 그리고 기판 영역들을 서로 분리하는 하나 이상의 간극들을 포함하는 간극 패턴을 형성하기 위해, (예컨대, 도 12 또는 도 13에서와 같이) 기판의 저부로부터 재료를 제거하는 단계로서, 제1 회로 층은 제거되지 않고, 회로 소자는 기판 영역들 및 간극 패턴 중 적어도 하나와 중첩되는, 재료를 제거하는 단계를 포함한다.
일부 실시예에서, 방법은 기판의 저부로부터 재료를 제거한 후에, 기판 영역들 각각보다 높은 CTE 및/또는 낮은 탄성 계수 및/또는 낮은 강성을 갖는 재료를 간극 패턴 내에 형성하는 단계를 추가로 포함한다.
일부 실시예에서, 방법은:
기판 영역들 및 간극 패턴 아래에 놓이는 제2 회로 층을 형성하는 단계로서, 제2 회로 층은 저부 상의 제2 접촉 패드들을 가진 회로 소자를 포함하고, 회로 소자는 간극 패턴과 중첩되는, 제2 회로 층을 형성하는 단계;
하나 이상의 기판 영역들을 통과하는 하나 이상의 전도성 관통-경로들을 형성하는 단계로서, 각각의 전도성 관통-경로는 제1 및 제2 회로 층들에 접속되는, 하나 이상의 전도성 관통-경로들을 형성하는 단계를 추가로 포함한다.
본 발명은 전술된 실시예로 제한되지 않는다. 다른 실시예 및 변형이 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 범주 내에 있다.

Claims (19)

  1. 회로 조립체(circuit assembly)로서,
    복수의 구성 인터포저(constituent interposer)들을 포함하는 조합된 인터포저(combined interposer)로서, 각각의 구성 인터포저는 기판(substrate)을 포함하고, 상기 기판들은 서로 측방향으로 이격되는, 상기 조합된 인터포저를 포함하고;
    상기 조합된 인터포저는, 회로 소자(circuitry)를 포함하고 2개 이상의 상기 기판들의 상부 표면과 물리적으로 접촉하는 제1 회로 층을 포함하고, 상기 회로 소자는 상기 2개 이상의 상기 기판들 중 적어도 2개에 걸쳐 연장되는 회로를 포함하고;
    2개 이상의 상기 구성 인터포저들 각각에 대해, 상기 구성 인터포저는 상기 제1 회로 층의 일부인 제1 구성 회로 층(constituent circuit layer)을 포함하고, 상기 제1 구성 회로 층은 상기 구성 인터포저의 기판의 상부 표면 상에 존재하고, 상기 제1 구성 회로 층은 회로 소자를 포함하고;
    상기 제1 회로 층은 상부 상의 제1 접촉 패드(contact pad)들을 포함하고;
    상기 회로 조립체는 하나 이상의 회로 모듈(circuit module)들을 추가로 포함하고, 상기 회로 모듈들 중 적어도 하나는 집적 회로(integrated circuit)를 포함하고, 상기 하나 이상의 회로 모듈들은 상기 제1 회로 층들 위에 놓이고, 각각의 회로 모듈은 하나 이상의 제1 접촉 패드들에 부착되는 하나 이상의 접촉 패드들을 포함하는, 회로 조립체.
  2. 제1항에 있어서, 적어도 하나의 제1 접촉 패드의 적어도 일부분은 상기 인접한 기판들 중 적어도 2개를 서로 분리하는 간극(gap) 위에 놓이는, 회로 조립체.
  3. 제1항에 있어서, 상기 제1 회로 층은 상기 기판들 중 상이한 기판들 위에 위치되는 제1 접촉 패드들에 접속되는 회로를 포함하는, 회로 조립체.
  4. 제1항에 있어서, 상기 조합된 인터포저는, 회로 소자를 포함하고 하나 이상의 상기 기판들의 저부 표면과 물리적으로 접촉하는 제2 회로 층을 포함하고;
    하나 이상의 상기 구성 인터포저들 각각에 대해, 상기 구성 인터포저는 상기 제2 회로 층의 일부인 제2 구성 회로 층을 포함하고, 상기 제2 구성 회로 층은 상기 구성 인터포저의 기판의 저부 표면 상에 존재하고, 상기 제2 구성 회로 층은 회로 소자를 포함하고;
    상기 제2 회로 층은 각각의 제2 구성 회로 층을 포함하고;
    상기 제2 회로 층은 저부 상의 제2 접촉 패드들을 포함하고;
    하나 이상의 상기 구성 인터포저들은 각각 상기 구성 인터포저들의 기판들을 통과하는 하나 이상의 전도성 관통-경로(through-path)들을 포함하고, 각각의 전도성 관통-경로는 적어도 하나의 제1 구성 회로 층 및 적어도 하나의 제2 구성 회로 층에 접속되는, 회로 조립체.
  5. 제4항에 있어서, 적어도 하나의 제2 접촉 패드의 적어도 일부분은 상기 인접한 기판들 중 적어도 2개를 서로 분리하는 간극 아래에 놓이는, 회로 조립체.
  6. 제4항에 있어서, 상기 제2 회로 층은 상이한 기판들 아래에서 연장되는 회로를 포함하는, 회로 조립체.
  7. 제6항에 있어서, 상기 제1 및 제2 회로 층들 중 적어도 하나는 상이한 구성 인터포저들의 전도성 관통-경로들에 접속되는 회로를 포함하는, 회로 조립체.
  8. 제1항에 있어서, 상기 기판들을 서로 분리하는 간극이 상기 기판들 각각보다 높은 CTE 및/또는 낮은 탄성 계수(elasticity modulus) 및/또는 낮은 강성(stiffness)을 갖는, 회로 조립체.
  9. 회로 조립체를 제조하기 위한 방법으로서,
    기판의 상부 표면 내의 하나 이상의 홈(groove)들을 포함하는 홈 패턴을 형성하는 단계로서, 상기 홈 패턴은 복수의 기판 영역들을 서로 분리하고, 상기 기판 영역들은 상기 홈 패턴 아래에 놓이는 상기 기판의 저부 부분에 의해 함께 결합되는, 상기 홈 패턴을 형성하는 단계;
    상기 기판 영역들 및 상기 홈 패턴 위에 놓이는 제1 회로 층을 형성하는 단계로서, 상기 제1 회로 층은 상부 상의 제1 접촉 패드들을 가진 회로 소자를 포함하고, 상기 회로 소자는 상기 홈 패턴과 중첩되는, 상기 제1 회로 층을 형성하는 단계;
    하나 이상의 회로 모듈들을 상기 제1 접촉 패드들에 부착하는 단계; 및
    상기 기판 영역들이 상기 기판에 의해 더 이상 함께 결합되지 않도록 상기 홈 패턴 아래에 놓이는 상기 기판의 저부 부분의 적어도 일부를 제거하는 단계
    를 포함하는, 방법.
  10. 제9항에 있어서, 상기 기판의 저부 부분의 적어도 일부를 제거하기 전에, 상기 기판 영역들 각각보다 높은 CTE 및/또는 낮은 탄성 계수 및/또는 낮은 강성을 갖는 재료를 상기 홈 패턴 내에 형성하는 단계를 추가로 포함하는, 방법.
  11. 제10항에 있어서, 상기 재료는, 상기 기판 영역들의 상부 표면들과 함께, 상기 제1 회로 층 아래에 놓이고 상기 제1 회로 층과 물리적으로 접촉하는 공통 평탄 표면을 제공하는 평탄한 표면을 갖는, 방법.
  12. 제9항에 있어서,
    상기 기판의 저부 부분의 적어도 일부를 제거한 후에, 상기 기판 영역들 및 상기 홈 패턴 아래에 놓이는 제2 회로 층을 형성하는 단계로서, 상기 제2 회로 층은 저부 상의 제2 접촉 패드들을 가진 회로 소자를 포함하고, 상기 회로 소자는 상기 홈 패턴과 중첩되는, 상기 제2 회로 층을 형성하는 단계;
    하나 이상의 상기 기판 영역들을 통과하는 하나 이상의 전도성 관통-경로들을 형성하는 단계로서, 각각의 전도성 관통-경로는 상기 제1 및 제2 회로 층들에 접속되는, 상기 하나 이상의 전도성 관통-경로들을 형성하는 단계
    를 추가로 포함하는, 방법.
  13. 회로 조립체를 제조하기 위한 방법으로서,
    기판 위에 놓이는 제1 회로 층을 형성하는 단계로서, 상기 제1 회로 층은 상부 상의 제1 접촉 패드들을 가진 회로 소자를 포함하는, 상기 제1 회로 층을 형성하는 단계;
    하나 이상의 회로 모듈들을 상기 제1 접촉 패드들에 부착하는 단계; 및 이어서
    서로 이격되고 상기 기판에 의해 함께 결합되지 않은 복수의 기판 영역들을 상기 기판으로부터 획득하기 위해, 그리고 상기 기판 영역들을 서로 분리하는 하나 이상의 간극들을 포함하는 간극 패턴을 형성하기 위해, 상기 기판의 저부로부터 재료를 제거하는 단계로서, 상기 제1 회로 층은 제거되지 않고, 상기 회로 소자는 상기 기판 영역들 및 상기 간극 패턴 중 적어도 하나와 중첩되는, 상기 재료를 제거하는 단계
    를 포함하는, 방법.
  14. 제13항에 있어서, 상기 기판의 저부로부터 재료를 제거한 후에, 상기 기판 영역들 각각보다 높은 CTE 및/또는 낮은 탄성 계수 및/또는 낮은 강성을 갖는 재료를 상기 간극 패턴 내에 형성하는 단계를 추가로 포함하는, 방법.
  15. 제13항에 있어서,
    상기 기판 영역들 및 상기 간극 패턴 아래에 놓이는 제2 회로 층을 형성하는 단계로서, 상기 제2 회로 층은 저부 상의 제2 접촉 패드들을 가진 회로 소자를 포함하고, 상기 회로 소자는 상기 간극 패턴과 중첩되는, 상기 제2 회로 층을 형성하는 단계;
    하나 이상의 상기 기판 영역들을 통과하는 하나 이상의 전도성 관통-경로들을 형성하는 단계로서, 각각의 전도성 관통-경로는 상기 제1 및 제2 회로 층들에 접속되는, 상기 하나 이상의 전도성 관통-경로들을 형성하는 단계
    를 추가로 포함하는, 방법.
  16. 회로 조립체로서,
    복수의 구성 인터포저들을 포함하는 조합된 인터포저로서, 각각의 구성 인터포저는 기판을 포함하고, 상기 기판들은 서로 측방향으로 이격되는, 상기 조합된 인터포저를 포함하고;
    상기 조합된 인터포저는, 회로 소자를 포함하고 하나 이상의 상기 기판들의 상부 표면과 물리적으로 접촉하는 제1 회로 층을 포함하고;
    하나 이상의 상기 구성 인터포저들 각각에 대해, 상기 구성 인터포저는 상기 제1 회로 층의 일부인 제1 구성 회로 층을 포함하고, 상기 제1 구성 회로 층은 상기 구성 인터포저의 기판의 상부 표면 상에 존재하고, 상기 제1 구성 회로 층은 회로 소자를 포함하고;
    상기 제1 회로 층은 각각의 제1 구성 회로 층을 포함하고, 적어도 하나의 제1 구성 회로 층으로부터 측방향으로 대응하는 기판을 지나 연속적으로 연장되고;
    상기 제1 회로 층은 상부 상의 제1 접촉 패드들을 포함하고;
    상기 회로 조립체는 하나 이상의 회로 모듈들을 추가로 포함하고, 상기 회로 모듈들 중 적어도 하나는 집적 회로를 포함하고, 상기 하나 이상의 회로 모듈들은 상기 제1 회로 층들 위에 놓이고, 각각의 회로 모듈은 하나 이상의 제1 접촉 패드들에 부착되는 하나 이상의 접촉 패드들을 포함하는, 회로 조립체.
  17. 제16항에 있어서, 상기 제1 회로 층은 상기 기판들 중 임의의 단일 기판 위에 위치되지 않은 제1 접촉 패드들에 접속되는 회로를 포함하는, 회로 조립체.
  18. 제16항에 있어서, 상기 조합된 인터포저는, 회로 소자를 포함하고 하나 이상의 상기 기판들의 저부 표면과 물리적으로 접촉하는 제2 회로 층을 포함하고;
    하나 이상의 상기 구성 인터포저들 각각에 대해, 상기 구성 인터포저는 상기 제2 회로 층의 일부인 제2 구성 회로 층을 포함하고, 상기 제2 구성 회로 층은 상기 구성 인터포저의 기판의 저부 표면 상에 존재하고, 상기 제2 구성 회로 층은 회로 소자를 포함하고;
    상기 제2 회로 층은 각각의 제2 구성 회로 층을 포함하고;
    상기 제2 회로 층은 저부 상의 제2 접촉 패드들을 포함하고;
    하나 이상의 상기 구성 인터포저들은 각각 상기 구성 인터포저들의 기판들을 통과하는 하나 이상의 전도성 관통-경로들을 포함하고, 각각의 전도성 관통-경로는 적어도 하나의 제1 구성 회로 층 및 적어도 하나의 제2 구성 회로 층에 접속되는, 회로 조립체.
  19. 제18항에 있어서, 상기 기판들 위의 접촉 패드 또는 다른 회로 요소를 상기 기판들 아래의 접촉 패드 또는 다른 회로 요소에 접속시키기 위해, 상기 기판들 중 적어도 2개 사이를 통과하는 회로 요소를 추가로 포함하는, 회로 조립체.
KR1020167034454A 2014-05-12 2015-05-12 다수의 인터포저 기판을 가진 회로 조립체, 및 제조 방법 KR20170002599A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/275,741 2014-05-12
US14/275,741 US9402312B2 (en) 2014-05-12 2014-05-12 Circuit assemblies with multiple interposer substrates, and methods of fabrication
PCT/US2015/030416 WO2015175559A1 (en) 2014-05-12 2015-05-12 Circuit assemblies with multiple interposer substrates, and methods of fabrication

Publications (1)

Publication Number Publication Date
KR20170002599A true KR20170002599A (ko) 2017-01-06

Family

ID=53274823

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167034454A KR20170002599A (ko) 2014-05-12 2015-05-12 다수의 인터포저 기판을 가진 회로 조립체, 및 제조 방법

Country Status (4)

Country Link
US (2) US9402312B2 (ko)
KR (1) KR20170002599A (ko)
TW (2) TWI546915B (ko)
WO (1) WO2015175559A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190099712A (ko) 2018-02-19 2019-08-28 삼성전기주식회사 인쇄회로기판 및 이를 구비한 전자기기
WO2023153684A1 (ko) * 2022-02-09 2023-08-17 삼성전자주식회사 자가정렬 기능을 갖는 스페이서를 포함하는 인쇄 회로 기판 어셈블리 및 이를 포함하는 전자 장치

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI503928B (zh) * 2012-09-10 2015-10-11 矽品精密工業股份有限公司 半導體封裝件及其製法與中介板結構
US9237648B2 (en) 2013-02-25 2016-01-12 Invensas Corporation Carrier-less silicon interposer
US10015916B1 (en) 2013-05-21 2018-07-03 Xilinx, Inc. Removal of electrostatic charges from an interposer via a ground pad thereof for die attach for formation of a stacked die
US9960227B2 (en) * 2013-09-11 2018-05-01 Xilinx, Inc. Removal of electrostatic charges from interposer for die attachment
US9349670B2 (en) 2014-08-04 2016-05-24 Micron Technology, Inc. Semiconductor die assemblies with heat sink and associated systems and methods
US9666559B2 (en) 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
US9437536B1 (en) 2015-05-08 2016-09-06 Invensas Corporation Reversed build-up substrate for 2.5D
DE102015109764A1 (de) * 2015-06-18 2016-12-22 Infineon Technologies Ag Eine Laminarstruktur, ein Halbleiterbauelementund Verfahren zum Bilden von Halbleiterbauelementen
US9520333B1 (en) * 2015-06-22 2016-12-13 Inotera Memories, Inc. Wafer level package and fabrication method thereof
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
JP6543129B2 (ja) 2015-07-29 2019-07-10 ルネサスエレクトロニクス株式会社 電子装置
US10211160B2 (en) 2015-09-08 2019-02-19 Invensas Corporation Microelectronic assembly with redistribution structure formed on carrier
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TW202404049A (zh) 2016-12-14 2024-01-16 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
KR102666151B1 (ko) * 2016-12-16 2024-05-17 삼성전자주식회사 반도체 패키지
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) * 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
DE112018006757T5 (de) * 2018-01-03 2020-10-01 Intel Corporation Gestapelte Halbleiter-Die-Architektur mit mehreren Disaggregationsschichten
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US20190312019A1 (en) * 2018-04-10 2019-10-10 Intel Corporation Techniques for die tiling
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
CN112889149B (zh) * 2019-01-18 2023-09-08 华为技术有限公司 一种多中介层互联的集成电路
KR102618460B1 (ko) * 2019-03-26 2023-12-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
TWI791881B (zh) * 2019-08-16 2023-02-11 矽品精密工業股份有限公司 電子封裝件及其組合式基板與製法
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11658123B2 (en) * 2020-09-25 2023-05-23 Advanced Micro Devices, Inc. Hybrid bridged fanout chiplet connectivity
US11610835B2 (en) * 2020-10-30 2023-03-21 Taiwan Semiconductor Manufacturing Company Limited Organic interposer including intra-die structural reinforcement structures and methods of forming the same
TWI834336B (zh) * 2022-10-12 2024-03-01 欣興電子股份有限公司 封裝結構及其製作方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57193094A (en) 1981-05-18 1982-11-27 Matsushita Electric Ind Co Ltd Electronic circuit part and method of mounting same
US4467342A (en) 1982-07-15 1984-08-21 Rca Corporation Multi-chip imager
US5399898A (en) 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US6448153B2 (en) 1996-10-29 2002-09-10 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
JPH11135675A (ja) 1997-10-30 1999-05-21 Kawasaki Steel Corp 半導体装置及びその製造方法
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
JP3772078B2 (ja) 2000-09-29 2006-05-10 株式会社東芝 半導体装置及び半導体装置搭載用配線基板
US6775906B1 (en) 2000-10-20 2004-08-17 Silverbrook Research Pty Ltd Method of manufacturing an integrated circuit carrier
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
JP2002353398A (ja) 2001-05-25 2002-12-06 Nec Kyushu Ltd 半導体装置
US7098542B1 (en) 2003-11-07 2006-08-29 Xilinx, Inc. Multi-chip configuration to connect flip-chips to flip-chips
WO2008087578A2 (en) * 2007-01-17 2008-07-24 Nxp B.V. A system-in-package with through substrate via holes
US8237289B2 (en) 2007-01-30 2012-08-07 Kabushiki Kaisha Toshiba System in package device
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8143097B2 (en) 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
US8536693B2 (en) 2010-07-20 2013-09-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Tiered integrated circuit assembly and a method for manufacturing the same
US8105875B1 (en) * 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
US8624353B2 (en) 2010-12-22 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device over semiconductor die with conductive bridge and fan-out redistribution layer
US9082948B2 (en) 2011-02-03 2015-07-14 Soitec Methods of fabricating semiconductor structures using thermal spray processes, and semiconductor structures fabricated using such methods
US9018094B2 (en) 2011-03-07 2015-04-28 Invensas Corporation Substrates with through vias with conductive features for connection to integrated circuit elements, and methods for forming through vias in substrates
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
CN103650135B (zh) * 2011-11-16 2017-03-15 松下电器产业株式会社 半导体装置
KR20130075251A (ko) 2011-12-27 2013-07-05 삼성전자주식회사 복수의 세그먼트로 구성된 인터포저를 포함하는 반도체 패키지
US8704384B2 (en) 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US8704364B2 (en) 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
KR101891862B1 (ko) 2012-02-08 2018-08-24 자일링크스 인코포레이티드 다수의 인터포저를 갖는 적층형 다이 조립체
US8703542B2 (en) * 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8810006B2 (en) * 2012-08-10 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer system and method
TWI503928B (zh) * 2012-09-10 2015-10-11 矽品精密工業股份有限公司 半導體封裝件及其製法與中介板結構
US8872349B2 (en) 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US8963335B2 (en) * 2012-09-13 2015-02-24 Invensas Corporation Tunable composite interposer
US20140273354A1 (en) * 2013-03-15 2014-09-18 Applied Materials, Inc. Fabrication of 3d chip stacks without carrier plates

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190099712A (ko) 2018-02-19 2019-08-28 삼성전기주식회사 인쇄회로기판 및 이를 구비한 전자기기
WO2023153684A1 (ko) * 2022-02-09 2023-08-17 삼성전자주식회사 자가정렬 기능을 갖는 스페이서를 포함하는 인쇄 회로 기판 어셈블리 및 이를 포함하는 전자 장치

Also Published As

Publication number Publication date
US9402312B2 (en) 2016-07-26
US20150327367A1 (en) 2015-11-12
TWI594325B (zh) 2017-08-01
TWI546915B (zh) 2016-08-21
WO2015175559A1 (en) 2015-11-19
US9905507B2 (en) 2018-02-27
TW201635375A (zh) 2016-10-01
TW201543627A (zh) 2015-11-16
US20160293534A1 (en) 2016-10-06

Similar Documents

Publication Publication Date Title
US9905507B2 (en) Circuit assemblies with multiple interposer substrates, and methods of fabrication
TWI834682B (zh) 模製直接接合且互連的堆疊
KR102620629B1 (ko) 반도체 장치의 제조 방법
US9536862B2 (en) Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US11302616B2 (en) Integrated interposer solutions for 2D and 3D IC packaging
US9812406B2 (en) Microelectronic assemblies with cavities, and methods of fabrication
KR101918608B1 (ko) 반도체 패키지
KR100621438B1 (ko) 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
TW202245206A (zh) 晶圓級堆疊晶片封裝及製造其之方法
US20100279463A1 (en) Method of forming stacked-die packages
WO2015183884A2 (en) Integrated circuit assemblies with reinforcement frames, and methods of manufacture
WO2015138393A1 (en) Integrated circuits protected by substrates with cavities, and methods of manufacture
CN110970312B (zh) 封装件及其形成方法
US12051616B2 (en) Wafer level chip scale packaging intermediate structure apparatus and method
US10340254B2 (en) Method of producing an interposer-chip-arrangement for dense packaging of chips
TWI773400B (zh) 半導體元件及其製造方法
CN113161302A (zh) 半导体封装结构、半导体封装件及其制造方法
CN113223970A (zh) 半导体结构及其制造方法
CN112582389A (zh) 半导体封装件、封装件及其形成方法
TWI790702B (zh) 半導體封裝及製造半導體封裝的方法
KR20240119749A (ko) 3d 집적 회로(3dic) 구조체 및 그 제조 방법
CN116779556A (zh) 半导体封装件及其形成方法
CN112385036A (zh) 模制的直接键合和互连的堆叠