KR20170002299A - 전원 장치 - Google Patents

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히데츠구 하마다
도시야 하시모토
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도요타지도샤가부시키가이샤
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Abstract

전자 제어 유닛은, 반송파 Ca1, Ca2의 다음 주기에 있어서의, 시각(Tw+τd1), (Tw+τw-τd2), (Tw+τw)의 3개의 타이밍에 따라서, 그 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정한다. 그리고, 타이머의 계시값이 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍에 이르렀을 때, 대응하는 제어 신호의 출력을 오프로부터 온으로 혹은 온으로부터 오프로 전환한다.

Description

전원 장치{POWER SUPPLY APPARATUS}
본 발명은, 전원 장치에 관한 것이다.
종래, 이러한 종류의 전원 장치로서는, 제1, 제2 전원과, 제1 내지 제4 스위칭 소자, 제1 내지 제4 다이오드, 제1, 제2 리액터를 가짐과 함께 제1 전원과 제2 전원과 부하에 접속되는 컨버터를 구비하고, 제1 내지 제4 스위칭 소자의 제어에 의해, 제1, 제2 전원으로부터의 전력을 전압의 승압을 수반해서 부하에 공급하는 것이 제안되어 있다(예를 들어, 일본 특허공개 제2012-070514호 참조). 이 전원 장치에서는, 제1 전원의 출력을 제어하기 위한 제1 제어 펄스 신호와, 제2 전원의 출력을 제어하기 위한 제2 제어 펄스 신호의 논리 연산에 기초하여 제1 내지 제4 스위칭 소자의 제어 신호를 생성하고, 이 제어 신호를 사용해서 제1 내지 제4 스위칭 소자의 스위칭 제어를 행한다. 그리고, 이때, 제1 제어 펄스 신호의 상승 타이밍과 제2 제어 펄스 신호의 상승 타이밍이 겹치도록 하고 있다.
전술한 전원 장치에서는, 제1, 제2 제어 펄스 신호로부터 제1 내지 제4 스위칭 소자의 제어 신호를 생성할 때, 연산 장치에 의해 논리 연산을 순서대로 행할지 연산 장치와 제1 내지 제4 스위칭 소자의 사이에 논리 회로를 설치할 필요가 있다. 전자의 경우, 연산 장치의 처리 부하가 비교적 커지게 되고, 후자의 경우, 전원 장치의 구성 부품이 비교적 많아지게 된다는 과제가 있다.
본 발명은, 컨버터를 제어하기 위한 제어 장치로 논리 연산을 순서대로 행하거나 제어 장치와 컨버터의 4개의 스위칭 소자의 사이에 논리 회로를 마련하거나 하지 않고, 컨버터의 4개의 스위칭 소자의 스위칭 제어를 행할 수 있는 전원 장치를 제공한다.
본 발명의 제1 전원 장치는, 제1 전원과, 제2 전원과, 상기 제1 전원이 접속된 제1 전력 라인과 상기 제2 전원이 접속된 제2 전력 라인과 부하가 접속된 제3 전력 라인에 접속되고, 상기 제1, 제2 전력 라인의 전력을 전압의 승압을 수반해서 상기 제3 전력 라인에 공급 가능한 컨버터와, 상기 컨버터를 제어하기 위한 제어 장치를 구비하는 전원 장치이며, 상기 컨버터는, 상기 제3 전력 라인의 정극 모선과 상기 제1, 제3 전력 라인의 부극 모선의 사이에 직렬로 접속된 제1 내지 제4 스위칭 소자와, 상기 제1 내지 제4 스위칭 소자의 각각에 병렬로 접속된 제1 내지 제4 다이오드와, 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 접속점과 상기 제1 전력 라인의 정극 모선에 접속된 제1 리액터와, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자의 접속점과 상기 제2 전력 라인의 정극 모선에 접속된 제2 리액터를 갖고, 상기 제3 스위칭 소자와 상기 제4 스위칭 소자의 접속점이 상기 제2 전력 라인의 부극 모선에 접속되어 있으며, 상기 제어 장치는, 상기 제1 전력 라인으로부터 상기 제3 전력 라인으로 공급하는 제1 전력을 제어하기 위한 제1 목표 듀티비와 상기 제1 전력을 제어하기 위한 제1 반송파에 의해 정해지는 상기 제1 반송파의 1주기에 있어서의 2개의 타이밍, 및 상기 제2 전력 라인으로부터 상기 제3 전력 라인으로 공급하는 제2 전력을 제어하기 위한 제2 목표 듀티비와 상기 제2 전력을 제어하기 위한 반송파이며 상기 제1 반송파와 동일 주기인 제2 반송파에 의해 정해지는 상기 제2 반송파의 1주기에 있어서의 2개의 타이밍에 따라서 상기 제1, 제2 반송파의 1주기에 있어서의 상기 제1 내지 제4 스위칭 소자의 스위칭용 목표 타이밍을 설정하고, 상기 설정한 목표 타이밍의 각각에 따라서 상기 제1 내지 제4 스위칭 소자측으로 스위칭 지령을 출력하는 것을 요지로 한다.
이 본 발명의 제1 전원 장치에서는, 제어 장치는, 제1 전력 라인으로부터 제3 전력 라인으로 공급하는 제1 전력을 제어하기 위한 제1 목표 듀티비와 제1 전력을 제어하기 위한 제1 반송파에 의해 정해지는 제1 반송파의 1주기에 있어서의 2개의 타이밍, 및 제2 전력 라인으로부터 제3 전력 라인으로 공급하는 제2 전력을 제어하기 위한 제2 목표 듀티비와 제2 전력을 제어하기 위한 반송파이며 제1 반송파와 동일 주기인 제2 반송파에 의해 정해지는 제2 반송파의 1주기에 있어서의 2개의 타이밍에 따라서 제1, 제2 반송파의 1주기에 있어서의 제1 내지 제4 스위칭 소자의 스위칭용 목표 타이밍을 설정하고, 설정한 목표 타이밍의 각각에 따라서 제1 내지 제4 스위칭 소자측으로 스위칭 지령을 출력한다. 이에 의해, 제어 장치에 의해 논리 연산을 순서대로 행하거나 제어 장치와 제1 내지 제4 스위칭 소자의 사이에 논리 회로를 설치하거나 하지 않고, 제1 내지 제4 스위칭 소자의 스위칭 제어를 행할 수 있다. 이 결과, 제어 장치에서 논리 연산을 순서대로 행하는 것에 비해서 제어 장치의 처리 부하를 저감할 수 있음과 함께 논리 회로를 설치하는 것에 비해서 전원 장치의 구성 부품 수를 저감할 수 있다.
이러한 본 발명의 제1 전원 장치에 있어서, 상기 제1 반송파는, 톱니파 또는 역 톱니파이며, 상기 제2 반송파는, 톱니파 또는 역 톱니파이며, 또한, 상기 제1 반송파와 리셋 타이밍이 일치하고 있으며, 상기 제1 반송파의 1주기에 있어서의 상기 2개의 타이밍은, 상기 리셋 타이밍과 그 리셋 타이밍 이외의 타이밍이며, 상기 제2 반송파의 1주기에 있어서의 상기 2개의 타이밍은, 상기 리셋 타이밍과 그 리셋 타이밍 이외의 타이밍이며, 상기 제어 장치는, 상기 제1, 제2 반송파의 1주기에 있어서의 상기 리셋 타이밍과 그 리셋 타이밍 이외의 2개의 타이밍의 3개의 타이밍에 따라서, 상기 제1, 제2 반송파의 1주기에 있어서의 상기 제1 내지 제4 스위칭 소자의 상기 목표 타이밍을 설정하도록 해도 된다. 이렇게 하면, 제1, 제2 반송파의 1주기에 있어서의 3개의 타이밍에 따라서 그 주기에 있어서의 제1 내지 제4 스위칭 소자의 목표 타이밍을 설정할 수 있다.
제1, 제2 반송파의 1주기에 있어서의 3개의 타이밍에 따라서 제1, 제2 반송파의 1주기에 있어서의 제1 내지 제4 스위칭 소자의 목표 타이밍을 설정하는 형태의 본 발명의 제1 전원 장치에 있어서, 상기 제어 장치는, 상기 제1, 제2 반송파의 1주기에 있어서의 상기 3개의 타이밍에 따라서, 상기 제1, 제2 반송파의 1주기에 있어서의 상기 제1 내지 제4 스위칭 소자의 각각에 대한 상기 목표 타이밍을 개별로 설정하고, 상기 설정한 목표 타이밍의 각각에 이르렀을 때, 상기 제1 내지 제4 스위칭 소자 중 대응하는 스위칭 소자측으로 상기 스위칭 지령을 출력하도록 해도 된다. 이렇게 하면, 제1, 제2 반송파의 1주기에 있어서의 제1 내지 제4 스위칭 소자의 각각에 대한 목표 타이밍을 개별로 설정함으로써, 제1 내지 제4 스위칭 소자를 제어할 수 있다.
제1, 제2 반송파의 1주기에 있어서의 제1 내지 제4 스위칭 소자의 각각에 대한 목표 타이밍을 개별로 설정하는 형태의 본 발명의 제1 전원 장치에 있어서, 상기 제어 장치는, 상기 제1, 제2 반송파의 1주기에 있어서의 상기 3개의 타이밍과, 상기 제1, 제2 목표 듀티비의 합과 값 1과의 대소 관계 또는 상기 제1 목표 듀티비와 상기 제2 목표 듀티비의 대소 관계에 따라서 상기 제1, 제2 반송파의 1주기에 있어서의 상기 제1 내지 제4 스위칭 소자의 각각에 대한 상기 목표 타이밍을 개별로 설정하도록 해도 된다. 이 경우, 상기 제어 장치는, 상기 제1, 제2 반송파의 1주기에 있어서의 상기 3개의 타이밍과, 상기 제1, 제2 목표 듀티비의 합과 값 1과의 대소 관계 또는 상기 제1 목표 듀티비와 상기 제2 목표 듀티비와의 대소 관계와, 상기 제1 반송파가 톱니파인지 역 톱니파인지, 상기 제2 반송파가 톱니파인지 역 톱니파인지에 따라서 상기 제1, 제2 반송파의 1주기에 있어서의 상기 제1 내지 제4 스위칭 소자의 각각에 대한 상기 목표 타이밍을 개별로 설정하도록 해도 된다.
또한, 제1, 제2 반송파의 1주기에 있어서의 제1 내지 제4 스위칭 소자의 각각에 대한 목표 타이밍을 개별로 설정하는 형태의 본 발명의 제1 전원 장치에 있어서, 상기 제어 장치는, 상기 제1 내지 제4 스위칭 소자의 스위칭일 때에 필요한 데드 타임을 고려하여 상기 제1 내지 제4 스위칭 소자의 각각에 대한 상기 목표 타이밍을 개별로 설정하도록 해도 된다. 이렇게 하면, 데드 타임을 고려하여, 제1, 제2 반송파의 1주기에 있어서의 제1 내지 제4 스위칭 소자의 각각에 대한 목표 타이밍을 개별로 설정할 수 있다.
제1, 제2 반송파의 1주기에 있어서의 3개의 타이밍에 따라서 제1, 제2 반송파의 1주기에 있어서의 제1 내지 제4 스위칭 소자의 목표 타이밍을 설정하는 형태의 본 발명의 제1 전원 장치에 있어서, 상기 제어 장치는, 상기 제1, 제2 반송파의 1주기에 있어서의 상기 3개의 타이밍을, 상기 제1, 제2 반송파의 1주기에 있어서의 상기 제1 내지 제4 스위칭 소자의 3개의 상기 목표 타이밍으로서 설정하고, 상기 제1, 제2 반송파의 1주기에 있어서의 상기 3개의 목표 타이밍의 각각에 대한 상기 제1 내지 제4 스위칭 소자의 온/오프 상태의 조합을 설정하고, 상기 설정한 목표 타이밍의 각각에 이르렀을 때, 상기 설정한 조합과 상기 제1 내지 제4 스위칭 소자의 온/오프 상태에 따라서, 상기 제1 내지 제4 스위칭 소자의 각각측으로 상기 스위칭 지령 또는 유지 지령을 출력하도록 해도 된다. 이렇게 하면, 제1, 제2 반송파의 1주기에 있어서의 3개의 목표 타이밍의 각각에 대한 제1 내지 제4 스위칭 소자의 온/오프 상태의 조합을 설정함으로써, 제1 내지 제4 스위칭 소자를 제어할 수 있다.
제1, 제2 반송파의 1주기에 있어서의 3개의 목표 타이밍의 각각에 대한 제1 내지 제4 스위칭 소자의 온/오프 상태의 조합을 설정하는 형태의 본 발명의 제1 전원 장치에 있어서, 상기 제어 장치는, 상기 제1, 제2 목표 듀티비의 합과 값 1과의 대소 관계 또는 상기 제1 목표 듀티비와 상기 제2 목표 듀티비와의 대소 관계에 따라서 상기 제1, 제2 반송파의 1주기에 있어서의 상기 3개의 목표 타이밍의 각각에 대한 상기 조합을 설정하도록 해도 된다. 이 경우, 상기 제어 장치는, 상기 제1, 제2 목표 듀티비의 합과 값 1과의 대소 관계 또는 상기 제1 목표 듀티비와 상기 제2 목표 듀티비와의 대소 관계와, 상기 제1 반송파가 톱니파인지 역 톱니파인지, 상기 제2 반송파가 톱니파인지 역 톱니파인지에 따라서 상기 제1, 제2 반송파의 1주기에 있어서의 상기 3개의 목표 타이밍의 각각에 대한 상기 조합을 설정하도록 해도 된다.
제1, 제2 반송파의 1주기에 있어서의 3개의 목표 타이밍의 각각에 대한 제1 내지 제4 스위칭 소자의 온/오프 상태의 조합을 설정하는 형태의 본 발명의 제1 전원 장치에 있어서, 상기 제1 내지 제4 스위칭 소자의 스위칭일 때에 필요한 데드 타임을 상기 제어 장치로부터의 출력에 부가하여 상기 제1 내지 제4 스위칭 소자로 출력하는 데드 타임 생성 회로를 갖도록 해도 된다. 여기서, 상기 데드 타임 생성 회로는, 상기 제어 장치로부터의 출력이 오프로부터 온의 상기 스위칭 지령일 때에는 데드 타임을 부가하여 출력하고, 상기 제어 장치로부터의 출력이 온으로부터 오프의 상기 스위칭 지령 또는 상기 유지 지령일 때에는 데드 타임을 부가하지 않고 출력하도록 해도 된다.
본 발명의 제1 전원 장치에 있어서, 상기 제어 장치는, 상기 제1 목표 듀티비와 상기 제1 반송파를 사용하여 상기 제1 전력을 제어하기 위한 제1 제어 신호를 생성함과 함께 상기 제2 목표 듀티비와 상기 제2 반송파를 사용하여 상기 제2 전력을 제어하기 위한 제2 제어 신호를 생성하고, 상기 제1 제어 신호의 상승 및 하강의 타이밍을 상기 제1 반송파의 1주기에 있어서의 상기 2개의 타이밍으로 함과 함께 상기 제2 제어 신호의 상승 및 하강의 타이밍을 상기 제2 반송파의 1주기에 있어서의 상기 2개의 타이밍으로 하도록 해도 된다.
본 발명의 제2 전원 장치는, 제1 전원과, 제2 전원과, 상기 제1 전원이 접속된 제1 전력 라인과 상기 제2 전원이 접속된 제2 전력 라인과 부하가 접속된 제3 전력 라인에 접속되고, 상기 제1, 제2 전력 라인의 전력을 전압의 승압을 수반해서 상기 제3 전력 라인에 공급 가능한 컨버터와, 상기 컨버터를 제어하기 위한 제어 장치를 구비하는 전원 장치이며, 상기 컨버터는, 상기 제3 전력 라인의 정극 모선과 상기 제1, 제3 전력 라인의 부극 모선의 사이에 직렬로 접속된 제1 내지 제4 스위칭 소자와, 상기 제1 내지 제4 스위칭 소자의 각각에 병렬로 접속된 제1 내지 제4 다이오드와, 상기 제2 스위칭 소자와 상기 제3 스위칭 소자의 접속점과 상기 제1 전력 라인의 정극 모선에 접속된 제1 리액터와, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자의 접속점과 상기 제2 전력 라인의 정극 모선에 접속된 제2 리액터를 갖고, 상기 제3 스위칭 소자와 상기 제4 스위칭 소자의 접속점이 상기 제2 전력 라인의 부극 모선에 접속되어 있으며, 상기 제어 장치는, 상기 제1 전력 라인으로부터 상기 제3 전력 라인으로 공급하는 제1 전력을 제어하기 위한 제1 제어 신호의 1주기에 있어서의 상승 및 하강의 타이밍과, 상기 제2 전력 라인으로부터 상기 제3 전력 라인으로 공급하는 제2 전력을 제어하기 위한 제2 제어 신호의 1주기에 있어서의 상승 및 하강의 타이밍에 따라서 상기 제1, 제2 반송파의 1주기에 있어서의 상기 제1 내지 제4 스위칭 소자의 스위칭용 목표 타이밍을 설정하고, 상기 설정한 목표 타이밍의 각각에 따라서 상기 제1 내지 제4 스위칭 소자측으로 스위칭 지령을 출력하는 것을 요지로 한다.
이 본 발명의 제2 전원 장치에서는, 제어 장치는, 제1 전력 라인으로부터 제3 전력 라인으로 공급하는 제1 전력을 제어하기 위한 제1 제어 신호의 1주기에 있어서의 상승 및 하강의 타이밍과, 제2 전력 라인으로부터 제3 전력 라인으로 공급하는 제2 전력을 제어하기 위한 제2 제어 신호의 1주기에 있어서의 상승 및 하강의 타이밍에 따라서 제1, 제2 반송파의 1주기에 있어서의 제1 내지 제4 스위칭 소자의 스위칭용 목표 타이밍을 설정하고, 설정한 목표 타이밍의 각각에 따라서 제1 내지 제4 스위칭 소자측으로 스위칭 지령을 출력한다. 이에 의해, 제어 장치에 의해 논리 연산을 순서대로 행하거나 제어 장치와 제1 내지 제4 스위칭 소자의 사이에 논리 회로를 설치하거나 하지 않고, 스위칭 소자의 스위칭 제어를 행할 수 있다. 이 결과, 제어 장치에 의해 논리 연산을 순서대로 행하는 것에 비해서 제어 장치의 처리 부하를 저감할 수 있음과 함께 논리 회로를 설치하는 것에 비해서 전원 장치의 구성 부품 수를 저감할 수 있다.
본 발명의 예시적 실시 양태의 특징, 이점과, 기술적 및 산업적 중요성이 첨부된 도면을 참조로 하기에 기술될 것이며, 도면에서의 유사 번호는 유사 요소를 나타내는 것이고, 여기서:
도 1은, 본 발명의 제1 실시예의 전원 장치(20)의 구성의 개략을 나타내는 구성도이다.
도 2는, 컨버터(40)를 제1 전원용 컨버터로서 기능시킬 때의 모습을 나타내는 설명도이다.
도 3은, 컨버터(40)를 제1 전원용 컨버터로서 기능시킬 때의 모습을 나타내는 설명도이다.
도 4는, 컨버터(40)를 제2 전원용 컨버터로서 기능시킬 때의 모습을 나타내는 설명도이다.
도 5는, 컨버터(40)를 제2 전원용 컨버터로서 기능시킬 때의 모습을 나타내는 설명도이다.
도 6은, 비교예의 전원 장치(20B)의 구성의 개략을 나타내는 구성도이다.
도 7은, 비교예의 전원 장치(20B)에 있어서의 타이밍 차트의 일례를 나타내는 설명도이다.
도 8은, 제1 실시예의 전자 제어 유닛(60)에 의해 실행되는 처리 루틴의 일례를 나타내는 흐름도이다.
도 9는, 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 나타내는 설명도이다.
도 10은, 제1 실시예의 전원 장치(20)에 있어서의 타이밍 차트의 일례를 나타내는 설명도이다.
도 11은, 변형예의 처리 루틴의 일례를 나타내는 흐름도이다.
도 12는, 변형예의 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 나타내는 설명도이다.
도 13은, 변형예의 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 나타내는 설명도이다.
도 14는, 변형예의 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 나타내는 설명도이다.
도 15는, 제2 실시예의 전원 장치(120)의 구성의 개략을 나타내는 구성도이다.
도 16은, 제2 실시예의 전자 제어 유닛(60)에 의해 실행되는 처리 루틴의 일례를 나타내는 흐름도이다.
도 17은, 반송파 Ca1, Ca2의 다음 주기에 있어서의 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 나타내는 설명도이다.
도 18은, 목표 듀티비 Du1*와 목표 듀티비 Du2*의 합이 값 1 미만인 경우에 제어 신호 S1a 내지 S4a의 조합을 일치 출력부에 세트하는 모습을 나타내는 설명도이다.
도 19는, 제2 실시예의 전원 장치(120)에 있어서의 타이밍 차트의 일례를 나타내는 설명도이다.
도 20은, 변형예의 처리 루틴의 일례를 나타내는 흐름도이다.
도 21은, 변형예의 반송파 Ca1, Ca2의 다음 주기에 있어서의 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 나타내는 설명도이다.
도 22는, 변형예의 반송파 Ca1, Ca2의 다음 주기에 있어서의 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 나타내는 설명도이다.
도 23은, 변형예의 반송파 Ca1, Ca2의 다음 주기에 있어서의 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 나타내는 설명도이다.
다음으로, 본 발명을 실시하기 위한 형태를 실시예를 이용하여 설명한다.
도 1은, 본 발명의 제1 실시예의 전원 장치(20)의 구성의 개략을 나타내는 구성도이다. 제1 실시예의 전원 장치(20)는, 부하(10)에 전력을 공급하기 위한 장치로서 구성되어 있으며, 도시한 바와 같이, 제1 전원으로서의 배터리(22)와, 제2 전원으로서의 배터리(32)와, 컨버터(40)와, 전자 제어 유닛(60)을 구비한다. 또한, 부하(10)로서는, 모터 및 이 모터를 구동하기 위한 인버터 등을 생각할 수 있다.
컨버터(40)는, 배터리(22)가 접속된 전력 라인(24)과 배터리(32)가 접속된 전력 라인(34)과 부하(10)가 접속된 전력 라인(14)에 접속되어 있으며, 전력 라인(24, 34)[배터리(22, 32)]의 전력을 전압의 승압을 수반해서 전력 라인(14)[부하(10)]에 공급할 수 있도록 구성되어 있다. 이 컨버터(40)는 스위칭 소자 S1 내지 S4와, 다이오드 D1 내지 D4와, 리액터 L1, L2를 구비한다. 스위칭 소자 S1 내지 S4는, 예를 들어 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT)로서 구성되어 있으며, 전력 라인(14)의 정극 모선(14a)과 전력 라인(14, 24)의 부극 모선(14b, 24b)의 사이에 이 순서대로 직렬로 접속되어 있다. 다이오드 D1 내지 D4는, 스위칭 소자 S1 내지 S4의 각각에 역방향으로 병렬로 접속되어 있다. 제1 리액터 L1은, 스위칭 소자 S2와 스위칭 소자 S3의 접속점 C1과 전력 라인(24)의 정극 모선(24a)에 접속되어 있다. 제2 리액터 L2는, 스위칭 소자 S1과 스위칭 소자 S2의 접속점 C2와 전력 라인(34)의 정극 모선(34a)에 접속되어 있다. 또한, 스위칭 소자 S3과 스위칭 소자 S4의 접속점 C3은, 전력 라인(34)의 부극 모선(34b)에 접속되어 있다. 또한, 전력 라인(14)에는, 평활용 콘덴서(16)가 접속되어 있으며, 전력 라인(24)에는, 평활용 콘덴서(26)가 접속되어 있으며, 전력 라인(34)에는, 평활용 콘덴서(36)가 접속되어 있다.
전자 제어 유닛(60)은, CPU를 중심으로 하는 마이크로프로세서로서 구성되어 있으며, CPU 외에, 처리 프로그램을 기억하는 ROM, 데이터를 일시적으로 기억하는 RAM, 계시를 행하는 타이머, 설정값에 타이머의 계시값이 일치했을 때 소정의 출력을 행하는 일치 출력부, 입출력 포트를 구비한다.
전자 제어 유닛(60)에는, 각종 센서로부터의 신호가 입력 포트를 통해 입력되어 있다. 전자 제어 유닛(60)에 입력되는 신호로서는, 이하의 것을 예로 들 수 있다.
·콘덴서(16)의 단자 간에 설치된 전압 센서(16a)로부터의 콘덴서(16)[전력 라인(14)]의 전압 VH
·콘덴서(26)의 단자 간에 설치된 전압 센서(26a)로부터의 콘덴서(26)[전력 라인(24)]의 전압 VL1
·스위칭 소자 S2와 스위칭 소자 S3의 접속점과 리액터 L1 사이에 설치된 전류 센서(41)로부터의 전류 IL1
·스위칭 소자 S1과 스위칭 소자 S2의 접속점과 리액터 L2의 사이에 설치된 전류 센서(42)로부터의 전류 IL2
·콘덴서(36)의 단자 간에 설치된 전압 센서(36a)로부터의 콘덴서(36)[전력 라인(34)]의 전압 VL2
·배터리(22)의 단자 간에 설치된 전압 센서로부터의 전원 전압 VB1
·배터리(22)의 정극 단자에 설치된 전류 센서로부터의 전지 전류 IB1
·배터리(32)의 단자 간에 설치된 전압 센서로부터의 전원 전압 VB2
·배터리(32)의 정극 단자에 설치된 전류 센서로부터의 전지 전류 IB2
전자 제어 유닛(60)으로부터는, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a가 출력 포트를 통해 출력되어 있다. 또한, 전자 제어 유닛(60)은, 전류 센서로부터의 전지 전류 IB1, 전지 전류 IB2에 기초하여 배터리(22, 32)의 축전 비율 SOC1, SOC2를 연산하고 있다. 축전 비율 SOC는, 배터리(22, 32)의 전체 용량에 대한 배터리(22, 32)로부터 방전 가능한 전력의 용량의 비율이다.
이렇게 해서 구성된 제1 실시예의 전원 장치(20)에서는, 컨버터(40)는, 전력 라인(24)과 전력 라인(14)의 사이에서는, 즉, 배터리(22)에 대해서는, 스위칭 소자 S1, S2를 상부 아암으로 함과 함께 스위칭 소자 S3, S4를 하부 아암으로 하는 컨버터(이하, 「제1 전원용 컨버터」라고 함)로서 기능한다.
이 경우, 하부 아암(스위칭 소자 S3, S4)이 온이고 또한 상부 아암(스위칭 소자 S1, S2)이 오프의 상태(이하, 「제1 축적 상태」라고 함)로 하면, 도 2에 도시한 바와 같이, 배터리(22), 전력 라인(24)의 정극 모선(24a), 리액터 L1, 스위칭 소자 S3, 스위칭 소자 S4, 전력 라인(24)의 부극 모선(24b), 배터리(22)의 순서대로 전류가 흐르는 회로(이하, 「제1 축적 회로」라고 함)가 형성된다. 이때, 리액터 L1에 에너지가 축적된다. 그리고, 제1 축적 상태로부터, 하부 아암(스위칭 소자 S3, S4)이 오프이며 또한 상부 아암(스위칭 소자 S1, S2)이 온의 상태(이하, 「제1 방출 상태」라고 함)로 전환되면, 제1 축적 회로로부터, 도 3에 도시한 바와 같이, 배터리(22), 전력 라인(24)의 정극 모선(24a), 리액터 L1, 다이오드 D2, 다이오드 D1, 전력 라인(14)의 정극 모선(14a), 부하(10), 전력 라인(14)의 부극 모선(14b), 전력 라인(24)의 부극 모선(24b), 배터리(22)의 순서대로 전류가 흐르는 회로(이하, 「제1 방출 회로」라고 함)로 전환된다. 이때, 리액터 L1의 에너지가 전력 라인(24)[배터리(22)]의 에너지와 함께 전력 라인(14)[부하(10)]에 공급된다. 따라서, 제1 축적 상태와 제1 방출 상태를 교대로 형성시킴으로써, 제1 축적 회로와 제1 방출 회로가 교대로 형성되고, 전력 라인(24)의 전력이 전압의 승압을 수반해서 전력 라인(14)에 공급된다.
또한, 컨버터(40)는 전력 라인(34)과 전력 라인(14)의 사이에서는, 즉, 배터리(32)에 대해서는, 스위칭 소자 S1, S4를 상부 아암으로 함과 함께 스위칭 소자 S2, S3을 하부 아암으로 하는 컨버터(이하, 「제2 전원용 컨버터」라고 함)로서 기능한다.
이 경우, 하부 아암(스위칭 소자 S2, S3)이 온이고 또한 상부 아암(스위칭 소자 S1, S4)이 오프의 상태(이하, 「제2 축적 상태」라고 함)로 하면, 도 4에 도시한 바와 같이, 배터리(32), 전력 라인(34)의 정극 모선(34a), 리액터 L2, 스위칭 소자 S2, 스위칭 소자 S3, 전력 라인(34)의 부극 모선(34b), 배터리(32)의 순서대로 전류가 흐르는 회로(이하, 「제2 축적 회로」라고 함)가 형성된다. 이때, 리액터 L2에 에너지가 축적된다. 그리고, 제2 축적 상태로부터, 하부 아암(스위칭 소자 S2, S3)이 오프이고 또한 상부 아암(스위칭 소자 S1, S4)이 온의 상태(이하, 「제2 방출 상태」라고 함)로 전환되면, 제2 축적 회로로부터, 도 5에 도시한 바와 같이, 배터리(32), 전력 라인(34)의 정극 모선(34a), 리액터 L2, 다이오드 D1, 전력 라인(14)의 정극 모선(14a), 부하(10), 전력 라인(14)의 부극 모선(14b), 다이오드 D4, 전력 라인(34)의 부극 모선(34b), 배터리(32)의 순서대로 전류가 흐르는 회로(이하, 「제2 방출 회로」라고 함)로 전환된다. 이때, 리액터 L2의 에너지가 전력 라인(34)[배터리(32)]의 에너지와 함께 전력 라인(14)[부하(10)]에 공급된다. 따라서, 제2 축적 상태와 제2 방출 상태를 교대로 형성시킴으로써, 제2 축적 회로와 제2 방출 회로가 교대로 형성되고, 전력 라인(34)의 전력이 전압의 승압을 수반해서 전력 라인(14)에 공급된다.
이들을 근거로 하여, 제1 실시예에서는, 제1 전원용 컨버터로서의 기능에 의해 전력 라인(14)의 전압 VH가 그 목표 전압 VH*로 됨(목표 전압 VH*와 전압 VH의 차분이 상쇄됨)과 함께 제2 전원용 컨버터로서의 기능에 의해 리액터 L2를 흐르는 전류 IL2가 목표 전류 IL2*로 되도록(목표 전류 IL2*와 전류 IL2의 차분이 상쇄되도록) 컨버터(40)의 스위칭 소자 S1 내지 S4를 스위칭 제어하도록 하였다. 여기서, 전력 라인(14)의 목표 전압 VH*는, 부하(10)의 목표 전력[부하(10)가 모터인 경우, 모터의 목표 토크 및 회전 수] 등에 기초하여 설정할 수 있다. 또한, 리액터 L2의 목표 전류 IL2*는, 배터리(22, 32)의 축전 비율 SOC1, SOC2 등에 기초하여 설정할 수 있다.
여기서, 제1 실시예의 전원 장치(20)에 있어서의 스위칭 소자 S1 내지 S4의 스위칭 제어에 대하여 설명하기 전에, 비교예의 전원 장치(20B)에 있어서의 스위칭 소자 S1 내지 S4의 스위칭 제어에 대하여 설명한다. 비교예의 전원 장치(20B)는 도 6에 도시한 바와 같이, 제1 실시예의 전원 장치(20)의 하드 구성에 추가하여, 전자 제어 유닛(60B)과 스위칭 소자 S1 내지 S4의 사이에 논리 회로(50B) 및 데드 타임 생성 회로(52B)를 구비한다. 또한, 비교예의 전원 장치(20B)의 전자 제어 유닛(60B)은, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a 대신에 후술하는 제1, 제2 전원용 컨버터의 상하 아암의 제어 신호 B1U, B1L, B2U, B2L을 출력하는 점에서, 제1 실시예의 전원 장치(20)의 전자 제어 유닛(60)과는 상이하다.
도 7은, 비교예의 전원 장치(20B)에 있어서의 타이밍 차트의 일례를 나타내는 설명도이다. 비교예에서는, 전력 라인(24)[배터리(22)]으로부터 전력 라인(14)[부하(10)]에 공급하는 제1 전력을 제어하기 위한 반송파 Ca1로서 톱니파를 사용함과 함께, 전력 라인(34)[배터리(32)]으로부터 전력 라인(14)[부하(10)]에 공급하는 제2 전력을 제어하기 위한 반송파 Ca2로서, 반송파 Ca1과 동일 주기이며 또한 리셋 타이밍이 일치하는 역 톱니파를 사용하도록 하였다. 여기서, 톱니파는, 값 0부터 값 1까지의 증가와 값 0으로의 리셋을 반복하는 파형을 의미하고, 역 톱니파는, 값 1부터 값 0까지의 감소와 값 1로의 리셋을 반복하는 파형을 의미한다. 또한, 도 7 중, 「τw」는, 반송파 Ca1, Ca2의 1주기에 상당하는 시간(주기 시간)이며, 「Tw」는, 반송파 Ca1, Ca2의 현재 주기의 최종 시각(리셋 타이밍)이다. 따라서, 시각(Tw-τw)보다도 느리고 또한 시각 Tw 이전의 범위는, 반송파 Ca1, Ca2의 현재 주기에 상당하고, 시각 Tw보다도 느리고 또한 시각(Tw+τw) 이전의 범위는, 반송파 Ca1, Ca2의 다음 주기에 상당한다.
이 비교예에서는, 전자 제어 유닛(60B)은, 반송파 Ca1, Ca2의 현재 주기이며, 우선, 전압 센서(16a)로부터의 전력 라인(14)의 전압 VH와 전류 센서(42)로부터의 리액터 L2에 흐르는 전류 IL2를 취득한다. 계속해서, 전력 라인(14)의 전압 VH가 목표 전압 VH*로 되도록 반송파 Ca1의 다음 주기에 있어서의 제1 전원용 컨버터의 목표 듀티비 Du1*를 설정함과 함께, 리액터 L2에 흐르는 전류 IL2가 목표 전류 IL2*로 되도록 반송파 Ca2의 다음 주기에 있어서의 제2 전원용 컨버터의 목표 듀티비 Du2*를 설정한다. 여기서, 목표 듀티비 Du1*, Du2*는, 전술한 제1, 제2 전력을 제어하기 위한 것이다.
그리고, 반송파 Ca1, Ca2의 다음 주기에서, 순서대로 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*와 반송파 Ca1, Ca2에 기초하여 제1, 제2 전원용 컨버터의 상하 아암의 제어 신호 B1U, B1L, B2U, B2L을 생성하여 논리 회로(50B)로 출력한다. 제어 신호 B1U, B1L, B2U, B2L의 생성 방법은, 구체적으로는, 이하와 같다. 제1 전원용 컨버터의 하부 아암의 제어 신호 B1L에 대해서는, 반송파 Ca1의 증가 중에 반송파 Ca1과 목표 듀티비 Du1*가 동등해지는 타이밍[시각(Tw+τd1)]에 제1 전원용 컨버터의 하부 아암이 온으로부터 오프로 되고, 반송파 Ca1의 리셋 타이밍[시각(Tw+τw)]에 제1 전원용 컨버터의 하부 아암이 오프로부터 온으로 되도록, 생성한다. 제1 전원용 컨버터의 상부 아암의 제어 신호 B1U에 대해서는, 제1 전원용 컨버터의 하부 아암의 제어 신호 B1L의 배반(상보 출력)으로 되도록, 생성한다. 제2 전원용 컨버터의 하부 아암의 제어 신호 B2L에 대해서는, 반송파 Ca2의 감소 중에 반송파 Ca2와 목표 듀티비 Du2*가 동등해지는 타이밍[시각(Tw+τw-τd2)]에 제2 전원용 컨버터의 하부 아암이 오프로부터 온으로 되도록, 반송파 Ca2의 리셋 타이밍[시각(Tw+τw)]에 제2 전원용 컨버터의 하부 아암이 온으로부터 오프로 되도록, 생성한다. 제2 전원용 컨버터의 상부 아암의 제어 신호 B2U에 대해서는, 제2 전원용 컨버터의 하부 아암의 제어 신호 B2L의 배반(상보 출력)으로 되도록, 생성한다. 여기서, 「τd1」은, 반송파 Ca1의 주기 시간 τw에 목표 듀티비 Du1*를 곱해서 얻어지는 시간이며, 반송파 Ca1의 주기 시간 τw에 있어서의 제1 전원용 컨버터의 하부 아암의 제어 신호 B1L의 온 시간에 상당한다. 또한, 「τd2」는, 반송파 Ca2의 주기 시간 τw에 목표 듀티비 Du2*를 곱해서 얻어지는 시간이며, 반송파 Ca2의 주기 시간 τw에 있어서의 제2 전원용 컨버터의 하부 아암의 제어 신호 B2L의 온 시간에 상당한다.
논리 회로(50B)는, 복수의 OR 소자를 사용해서 구성되고, 전자 제어 유닛(60B)으로부터의 제1, 제2 전원용 컨버터의 상하 아암의 제어 신호 B1U, B1L, B2U, B2L에 기초하여 스위칭 소자 S1 내지 S4의 제어 신호 S1x 내지 S4x를 생성하고, 이 제어 신호 S1x 내지 S4x를 데드 타임 생성 회로(52B)로 출력한다. 제어 신호 S1x 내지 S4x의 생성 방법은, 구체적으로는, 도 6에 도시한 바와 같이, 이하와 같다. 스위칭 소자 S1의 제어 신호 S1x에 대해서는, 제어 신호 B1U, B2U의 논리합으로서 생성한다. 이것은, 스위칭 소자 S1이 제1, 제2 전원용 컨버터의 각각의 상부 아암의 일부를 형성하는 것에 기초한 것이다. 스위칭 소자 S2의 제어 신호 S2x에 대해서는, 제어 신호 B1U, B2L와의 논리합으로서 생성한다. 이것은, 스위칭 소자 S2가 제1 전원용 컨버터의 상부 아암의 일부를 형성함과 함께 제2 전원용 컨버터의 하부 아암의 일부를 형성하는 것에 기초한 것이다. 스위칭 소자 S3의 제어 신호 S3x에 대해서는, 제어 신호 B1L, B2L와의 논리합으로서 생성한다. 이것은, 스위칭 소자 S3이 제1, 제2 전원용 컨버터의 각각의 하부 아암의 일부를 형성하는 것에 기초한 것이다. 스위칭 소자 S4의 제어 신호 S4x에 대해서는, 제어 신호 B1L, B2U와의 논리합으로서 생성한다. 이것은, 스위칭 소자 S4가 제1 전원용 컨버터의 하부 아암의 일부를 형성함과 함께 제2 전원용 컨버터의 상부 아암의 일부를 형성하는 것에 기초한 것이다.
데드 타임 생성 회로(52B)는, 저항과 다이오드와 콘덴서를 사용해서 구성되고, 논리 회로(50B)로부터의 스위칭 소자 S1 내지 S4의 제어 신호 S1x 내지 S4x의 각각에, 스위칭 소자 S1 내지 S4의 스위칭일 때에 필요한 데드 타임[전력 라인(14)의 정극 모선(14a)과 부극 모선(14b)의 단락을 회피하기 위해 필요한 시간]을 부가함으로써, 스위칭 소자 S1 내지 S4의 제어 신호 S1y 내지 S4y를 생성하고, 이 제어 신호 S1y 내지 S4y를 스위칭 소자 S1 내지 S4로 출력한다. 제어 신호 S1y 내지 S4y의 생성 방법은, 구체적으로는, 이하와 같다. 제어 신호 S1x 내지 S4x의 각각이 오프(Low)로부터 온(High)으로 전환될 때에는, 제어 신호 S1x 내지 S4x보다도 데드 타임만큼 지연되어 제어 신호 S1y 내지 S4y가 오프로부터 온으로 되도록 제어 신호 S1y 내지 S4y를 생성한다. 또한, 그 이외일 때에는, 제어 신호 S1x 내지 S4x와 제어 신호 S1y 내지 S4y가 동일해지도록 제어 신호 S1y 내지 S4y를 생성한다.
이와 같이, 비교예의 경우, 전자 제어 유닛(60B)과 스위칭 소자 S1 내지 S4의 사이에 논리 회로(50B)와 데드 타임 생성 회로(52B)를 설치할 필요가 있다. 이에 반하여, 논리 회로(50B)를 설치하지 않고, 전자 제어 유닛(60B)에 의해, 논리 회로(50B)에서의 처리에 상당하는 논리 연산을 순서대로 행하는 것도 생각할 수 있지만, 이 경우, 전자 제어 유닛(60B)의 처리 부하가 비교적 커진다는 과제가 있다. 따라서, 논리 회로(50B)를 설치하거나 논리 회로(50B)에서의 처리에 상당하는 논리 연산을 전자 제어 유닛(60B)에서 순서대로 행하거나 하지 않고, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있도록 하는 것이 요청되고 있다.
다음으로, 제1 실시예의 전원 장치(20)에 있어서의 스위칭 소자 S1 내지 S4의 스위칭 제어에 대하여 설명한다. 제1 실시예에서는, 비교예와 마찬가지로, 반송파 Ca1로서 톱니파를 사용함과 함께, 반송파 Ca2로서, 반송파 Ca1과 동일 주기이고 또한 리셋 타이밍이 일치하는 역 톱니파를 사용하도록 하였다. 도 8은, 제1 실시예의 전자 제어 유닛(60)에 의해 실행되는 처리 루틴의 일례를 나타내는 흐름도이다. 이 루틴은, 반송파 Ca1, Ca2의 현재 주기에, 전압 센서(16a)로부터의 전력 라인(14)의 전압 VH와 전류 센서(42)로부터의 리액터 L2로 흐르는 전류 IL2를 취득하면, 실행된다.
도 8의 처리 루틴이 실행되면, 전자 제어 유닛(60)은 우선, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*를 설정한다(스텝 S100). 이 처리는, 전술한 비교예와 마찬가지로 행할 수 있다.
계속해서, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*에 기초하여, 그 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지(상승, 하강)의 목표 타이밍을 개별로 설정한다(스텝 S110). 도 9는, 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 나타내는 설명도이다. 도 9 중, 「Tw」, 「τd1」, 「τd2」에 대해서는 전술하였다. 「τdt」는, 데드 타임이다. 도 9에 도시한 바와 같이, 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍은, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1 미만인 경우와 값 1 이상인 경우와, 값 1과 동등한 경우에 상이하다.
도 9에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*의 합이 값 1 미만인 경우에는, 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 스위칭 소자 S1을 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 시각(Tw+τd1+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 시각(τw+τd1)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw-τd2+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 시각(Tw+τw-τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw+τdt)을 상승의 목표 타이밍으로 설정한다.
또한, 도 9에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*의 합이 값 1보다도 큰 경우에는, 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 시각(Tw+τw-τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τd1+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 시각(Tw+τw-τd2+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 스위칭 소자 S3을 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 시각(Tw+τd1)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw+τdt)을 상승의 목표 타이밍으로 설정한다.
또한, 도 9에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1과 동등한 경우에는, 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 스위칭 소자 S1을 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 시각(Tw+τd1+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 스위칭 소자 S3을 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 시각(Tw+τw-τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw+τdt)을 상승의 목표 타이밍으로 설정한다.
이와 같이 하여, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합과 값 1과의 대소 관계에 따라서, 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 적절하게 설정할 수 있다. 또한, 어떠한 경우에 있어서도, 시각(Tw+τw+τdt)은 반송파 Ca1, Ca2의 다음 주기의 시각이 아니지만, 시각(Tw+τw)에 데드 타임 τdt를 부가한 시각이기 때문에, 제1 실시예에서는, 반송파 Ca1, Ca2의 다음 주기의 시각으로서 다루도록 하였다.
그리고, 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 일치 출력부에 세트하여(스텝 S120), 본 루틴을 종료한다. 그렇게 하면, 그 후에, 타이머의 계시값이 제어 신호 S1a 내지 S4a의 각각에 대한 에지의 목표 타이밍에 이르렀을 때, 대응하는 제어 신호의 출력을 오프(Low)로부터 온(High)으로 혹은 온으로부터 오프로 전환한다.
여기서, 전술한 스텝 S110의 처리에 대하여 설명한다. 목표 듀티비 Du1*와 목표 듀티비 Du2*의 합이 값 1 미만인 경우를 생각한다. 이 경우, 비교예의 설명에서 사용한 도 7로부터 알 수 있는 바와 같이, 반송파 Ca1, Ca2의 다음 주기에 있어서, 시각(Tw+τd1)과 시각(Tw+τw-τd2)과 시각(Tw+τw)의 3개의 시각(타이밍)의 각각에서, 스위칭 소자 S1 내지 S4의 제어 신호 S1x 내지 S4x의 일부의 온/오프가 전환된다. 구체적으로는, 이하와 같다. 시각(Tw+τd1)에서, 스위칭 소자 S2의 제어 신호 S2x가 오프로부터 온으로 전환됨과 함께 스위칭 소자 S3의 제어 신호 S3x가 온으로부터 오프로 전환된다. 또한, 시각(Tw+τw-τd2)에서, 스위칭 소자 S3의 제어 신호 S3x가 오프로부터 온으로 전환됨과 함께 스위칭 소자 S4의 제어 신호 S4x가 온으로부터 오프로 전환된다. 또한, 시각(Tw+τw)에서, 스위칭 소자 S2의 제어 신호 S2x가 온으로부터 오프로 전환됨과 함께 스위칭 소자 S4의 제어 신호 S4x가 오프로부터 온으로 전환된다. 도 9는, 이것을 근거로 하여, 또한 데드 타임 τdt를 고려하여, 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 정한 것이다. 따라서, 도 9를 이용하여 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정함으로써, 제어 신호 S1a 내지 S4a의 파형을, 비교예의 제어 신호 S1y 내지 S4y(제어 신호 S1x 내지 S4x에 데드 타임을 부가한 제어 신호)의 파형에 정합시킬 수 있다. 예를 들어, 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 제어 신호 S2y의 상승의 시각(Tw+τd1+τdt)을 제어 신호 S2a의 상승의 목표 타이밍으로 설정하고, 제어 신호 S2y의 하강의 시각(Tw+τw)을 제어 신호 S2a의 하강의 목표 타이밍으로 설정함으로써, 제어 신호 S2a의 파형을, 비교예의 제어 신호 S2y의 파형에 정합시킬 수 있다. 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1보다도 큰 경우 및 값 1과 동등한 경우에 대해서도, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1 미만인 경우와 마찬가지로 생각할 수 있다.
이러한 방법에 의해, 논리 회로를 설치하거나 논리 회로에서의 처리에 상당하는 논리 연산을 순서대로 행하거나 하지 않고, 또한 데드 타임 생성 회로를 형성하지 않고, 비교예의 제어 신호 S1y 내지 S4y와 정합하는 제어 신호 S1a 내지 S4a를 스위칭 소자 S1 내지 S4로 출력하여, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다. 이 결과, 논리 회로 및 데드 타임 생성 회로를 설치하는 것에 비해서 전원 장치(20)의 구성 부품 수를 저감할 수 있음과 함께, 전자 제어 유닛(60)에서 논리 연산을 순서대로 행하는 것에 비해서 전자 제어 유닛(60)의 처리 부하를 저감할 수 있다.
또한, 반송파 Ca1, Ca2의 리셋 타이밍을 서로 일치시키지 않는 경우에는, 반송파 Ca1의 다음 주기에 있어서의 4개의 타이밍에 따라서 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정할 필요가 있다. 이에 반하여, 제1 실시예에서는, 반송파 Ca1, Ca2의 리셋 타이밍을 서로 일치시킴으로써, 반송파 Ca1의 다음 주기에 있어서의 3개의 타이밍에 따라서 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정하면 된다.
도 10은, 제1 실시예의 전원 장치(20)에 있어서의 타이밍 차트의 일례를 나타내는 설명도이다. 제1 실시예에서는, 비교예와는 달리, 제1, 제2 전원용 컨버터의 상하 아암의 제어 신호 B1U, B1L, B2U, B2L을 생성하지 않는다. 따라서, 도 10에 있어서, 이들의 도시는 생략하였다. 또한, 도 10은, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1 미만인 경우를 나타낸다. 또한, 도 10 중, 시각 T2r*, T2f*는, 스위칭 소자 S2의 제어 신호 S2a의 상승, 하강의 목표 타이밍(Tw+τd1+τdt), (Tw+τw)이다. 시각 T3f*, T3r*는, 스위칭 소자 S3의 제어 신호 S3a의 하강, 상승의 목표 타이밍(Tw+τd1), (Tw+τw-τd2+τdt)이다. 시각 T4f*, T4r*는, 스위칭 소자 S4의 제어 신호 S4a의 하강, 상승의 목표 타이밍(Tw+τw-τd2), (Tw+τw+τdt)이다. 제1 실시예에서는, 반송파 Ca1, Ca2의 현재 주기이고, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제어 신호 S2a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정하고, 이것을 일치 출력부에 세트한다. 이에 의해, 반송파 Ca1, Ca2의 다음 주기에서, 비교예의 제어 신호 S1y 내지 S4y와 정합하는 제어 신호 S1a 내지 S4a를 스위칭 소자 S1 내지 S4로 출력하여, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다.
이상 설명한 제1 실시예의 전원 장치(20)에서는, 전자 제어 유닛(60)은, 반송파 Ca1, Ca2의 다음 주기에 있어서의, 반송파 Ca1의 증가 중에 반송파 Ca1과 목표 듀티비 Du1*가 동등해지는 타이밍, 반송파 Ca2의 감소 중에 반송파 Ca2와 목표 듀티비 Du2*가 동등해지는 타이밍, 반송파 Ca1, Ca2의 리셋 타이밍의 3개의 타이밍에 따라서, 그 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정한다. 그리고, 전자 제어 유닛(60)은, 이 목표 타이밍의 각각을 일치 출력부에 세트하고, 타이머의 계시값이 제어 신호 S1a 내지 S4a의 각각에 대한 에지의 목표 타이밍에 이르렀을 때, 대응하는 제어 신호의 출력을 오프(Low)로부터 온(High)으로 혹은 온으로부터 오프로 전환한다. 이에 의해, 논리 회로를 설치하거나 논리 회로에서의 처리에 상당하는 논리 연산을 순서대로 행하거나 하지 않고, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다. 이 결과, 논리 회로를 설치하는 것에 비해서 전원 장치(20)의 구성 부품 수를 저감할 수 있음과 함께, 전자 제어 유닛(60)에서 논리 연산을 순서대로 행하는 것에 비해 전자 제어 유닛(60)의 처리 부하를 저감할 수 있다.
또한, 제1 실시예의 전원 장치(20)에서는, 전자 제어 유닛(60)은, 데드 타임을 고려하여, 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정한다. 이에 의해, 전자 제어 유닛(60)과 스위칭 소자 S1 내지 S4와의 사이에 데드 타임 생성 회로를 설치할 필요가 없기 때문에, 전원 장치(20)의 구성 부품의 수를 보다 저감할 수 있다.
제1 실시예의 전원 장치(20)에서는, 전자 제어 유닛(60)은, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*에 기초하여, 그 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정하도록 하였다. 그러나, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 상하 아암의 제어 신호 B1U, B1L, B2U, B2L의 에지의 타이밍에 기초하여, 그 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정하도록 해도 된다. 이 경우의 처리 루틴의 일례를 도 11에 나타낸다.
도 11의 처리 루틴이 실행되면, 전자 제어 유닛(60)은, 우선, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*를 설정한다(스텝 S200). 이 처리는, 전술한 비교예 및 도 8의 처리 루틴의 스텝 S100의 처리와 마찬가지로 행할 수 있다.
계속해서, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*에 기초하여, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 상하 아암의 제어 신호 B1U, B1L, B2U, B2L을 생성한다(스텝 S210). 이 처리는, 전술한 비교예와 마찬가지로 행할 수 있다.
그리고, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제어 신호 B1U, B1L, B2U, B2L의 에지(상승, 하강)의 타이밍에 기초하여, 그 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정한다(스텝 S220). 이 처리는, 도 8의 처리 루틴의 스텝 S110의 처리와 마찬가지로, 도 9를 이용하여 행할 수 있다. 도 7로부터 알 수 있는 바와 같이, 반송파 Ca1, Ca2의 다음 주기에 있어서, 시각(Tw+τd1)과 시각(Tw+τw)에서 제1 전원용 컨버터의 상하 아암의 제어 신호 B1U, B1L의 온/오프가 전환되고, 시각(Tw+τw-τd2)와 시각(Tw+τw)에서 제2 전원용 컨버터의 상하 아암의 제어 신호 B2U, B2L의 온/오프가 전환된다. 그리고, 시각(Tw+τd1)과 시각(Tw+τw-τd2)과 시각(Tw+τw)의 3개의 시각(타이밍)의 각각에서, 스위칭 소자 S1 내지 S4의 제어 신호 S1x 내지 S4x의 일부의 온/오프가 전환된다. 따라서, 제어 신호 B1U, B1L, B2U, B2L의 에지의 타이밍과 제어 신호 S1x 내지 S4x의 에지의 타이밍과의 관계를 고려하면, 도 8의 처리 루틴의 스텝 S110의 처리와 마찬가지로 스텝 S220의 처리를 행함으로써, 제어 신호 S1a 내지 S4a의 파형을, 비교예의 제어 신호 S1y 내지 S4y(제어 신호 S1x 내지 S4x에 데드 타임을 부가한 제어 신호)의 파형에 정합시킬 수 있다고 생각된다.
그리고, 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 일치 출력부에 세트하여(스텝 S230), 본 루틴을 종료한다. 이 처리는, 도 8의 처리 루틴의 스텝 S120의 처리와 마찬가지로 행할 수 있다.
이러한 방법에 의해, 제1 실시예와 마찬가지로, 논리 회로를 설치하거나 논리 회로에서의 처리에 상당하는 논리 연산을 순서대로 행하거나 하지 않고, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다.
제1 실시예의 전원 장치(20)에서는, 전자 제어 유닛(60)은, 데드 타임을 고려하고, 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정하도록 하였다. 그러나, 데드 타임을 고려하지 않고, 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정하도록 해도 된다. 이 경우, 전자 제어 유닛(60)과 스위칭 소자 S1 내지 S4와의 사이에 데드 타임 생성 회로를 설치할 필요가 있지만, 제1 실시예와 마찬가지로, 논리 회로를 설치하거나 논리 회로에서의 처리에 상당하는 논리 연산을 순서대로 행하거나 하지 않고, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다.
제1 실시예의 전원 장치(20)에서는, 반송파 Ca1로서 톱니파를 사용함과 함께 반송파 Ca2로서 역 톱니파를 사용하도록 하였다. 그러나, 반송파 Ca1로서 역 톱니파를 사용함과 함께 반송파 Ca2로서 톱니파를 사용하도록 해도 되고, 반송파 Ca1, Ca2로서 모두 톱니파를 사용하도록 해도 되고, 반송파 Ca1, Ca2로서 모두 역 톱니파를 사용하도록 해도 된다. 도 12는, 반송파 Ca1로서 역 톱니파를 사용함과 함께 반송파 Ca2로서 톱니파를 사용하는 경우의 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 나타내는 설명도이다. 도 13은, 반송파 Ca1, Ca2로서 모두 톱니파를 사용하는 경우의 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 나타내는 설명도이다. 도 14는, 반송파 Ca1, Ca2로서 모두 역 톱니파를 사용하는 경우의 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 나타내는 설명도이다. 이하, 순서대로 설명한다.
도 12에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1 미만인 경우에는, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 스위칭 소자 S1을 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 시각(Tw+τw-τd1)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 시각(Tw+τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw-τd1+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 시각(Tw+τd2+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다.
또한, 도 12에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1보다도 큰 경우에는, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 시각(Tw+τw-τd1)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τd2+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 시각(Tw+τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 스위칭 소자 S3을 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 시각(Tw+τw-τd1+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다.
또한, 도 12에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1과 동등한 경우에는, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 스위칭 소자 S1을 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 시각(Tw+τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 스위칭 소자 S3을 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 시각(Tw+τw-τd1+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다.
도 13에 있어서, 목표 듀티비 Du1*가 목표 듀티비 Du2* 미만인 경우에는, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 시각(Tw+τd1+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 스위칭 소자 S2를 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 시각(Tw+τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 시각(Tw+τd1)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τd2+τdt)을 상승의 목표 타이밍으로 설정한다.
또한, 도 13에 있어서, 목표 듀티비 Du1*가 목표 듀티비 Du2*보다도 큰 경우에는, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 시각(Tw+τd2+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 시각(Tw+τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τd1+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 시각(Tw+τd1)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 스위칭 소자 S4를 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다.
또한, 도 13에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*가 동등한 경우에는, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 시각(Tw+τd2+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 스위칭 소자 S2를 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 시각(Tw+τd1)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 스위칭 소자 S4를 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다.
도 14에 있어서, 목표 듀티비 Du1*가 목표 듀티비 Du2* 미만인 경우에는, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 시각(Tw+τw-τd1)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 스위칭 소자 S2를 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 시각(Tw+τw-τd2+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 시각(Tw+τw-τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw-τd1+τdt)을 상승의 목표 타이밍으로 설정한다.
또한, 도 14에 있어서, 목표 듀티비 Du1*가 목표 듀티비 Du2*보다도 큰 경우에는, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 시각(Tw+τw-τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 시각(Tw+τw-τd1)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw-τd2+τdt)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 시각(Tw+τw-τd1+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 스위칭 소자 S4를 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다.
또한, 도 14에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*가 동등한 경우에는, 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 이하와 같이 설정한다. 스위칭 소자 S1의 제어 신호 S1a에 대해서는, 시각(Tw+τw-τd2)을 하강의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 상승의 목표 타이밍으로 설정한다. 스위칭 소자 S2의 제어 신호 S2a에 대해서는, 스위칭 소자 S2를 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다. 스위칭 소자 S3의 제어 신호 S3a에 대해서는, 시각(Tw+τw-τd1+τdt)을 상승의 목표 타이밍으로 설정함과 함께 시각(Tw+τw)을 하강의 목표 타이밍으로 설정한다. 스위칭 소자 S4의 제어 신호 S4a에 대해서는, 스위칭 소자 S4를 온으로 유지하기 위해서, 에지의 목표 타이밍을 설정하지 않는다.
이들과 같이, 반송파 Ca1로서 역 톱니파를 사용함과 함께 반송파 Ca2로서 톱니파를 사용하는 경우, 반송파 Ca1, Ca2로서 모두 톱니파를 사용하는 경우, 반송파 Ca1, Ca2로서 모두 역 톱니파를 사용하는 경우에는, 도 12 내지 도 14를 사용해서 반송파 Ca1, Ca2의 다음 주기에 있어서의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정한다. 이에 의해, 제1 실시예와 마찬가지로, 논리 회로를 설치하거나 논리 회로에서의 처리에 상당하는 논리 연산을 순서대로 행하거나 하지 않고, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다.
제1 실시예의 전원 장치(20)나 그 변형예에서는, 반송파 Ca1, Ca2는, 서로 동일 주기이고 또한 리셋 타이밍이 일치하는 톱니파 또는 역 톱니파를 사용하도록 하였다. 그러나, 반송파 Ca1, Ca2는, 서로 동일 주기이면, 서로 리셋 타이밍이 다른 톱니파 또는 역 톱니파를 사용하도록 해도 된다. 이 경우, 반송파 Ca1, Ca2에 1주기에 있어서의 4개의 타이밍에 따라서, 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정하면 된다.
제1 실시예의 전원 장치(20)나 그 변형예에서는, 반송파 Ca1, Ca2는, 서로 동일 주기의 톱니파 또는 역 톱니파를 사용하도록 하였다. 그러나, 반송파 Ca1, Ca2는, 서로 동일 주기의 삼각파를 사용하도록 해도 된다. 이 경우, 반송파 Ca1, Ca2에 1주기에 있어서의 4개의 타이밍에 따라서, 제어 신호 S1a 내지 S4a의 각각의 에지의 목표 타이밍을 개별로 설정하면 된다. 또한, 4개의 타이밍은, 반송파 Ca1의 증가 중, 감소 중에 반송파 Ca1과 목표 듀티비 Du1*가 동등해지는 타이밍, 반송파 Ca2의 증가 중, 감소 중에 반송파 Ca2와 목표 듀티비 Du2*가 동등해지는 타이밍이다.
도 15는, 제2 실시예의 전원 장치(120)의 구성의 개략을 나타내는 구성도이다. 제2 실시예의 전원 장치(120)는, 전자 제어 유닛(60)과 스위칭 소자 S1 내지 S4와의 사이에 데드 타임 생성 회로(152)를 구비하는 점을 제외하고, 제1 실시예의 전원 장치(20)와 동일한 하드 구성을 하고 있다. 따라서, 중복되는 설명을 피하기 위해서, 제2 실시예의 전원 장치(120) 중 제1 실시예의 전원 장치(20)와 동일한 하드 구성에 대해서는 동일한 부호를 부여하고, 그 설명은 생략한다. 데드 타임 생성 회로(152)는, 전술한 비교예에서 설명한 데드 타임 생성 회로와 마찬가지이며, 전자 제어 유닛(60)으로부터의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각에 데드 타임을 부가해서 제어 신호 S1b 내지 S4b를 생성하고, 이 제어 신호 S1b 내지 S4b를 스위칭 소자 S1 내지 S4로 출력한다.
다음으로, 제2 실시예의 전원 장치(120)에 있어서의 스위칭 소자 S1 내지 S4의 스위칭 제어에 대하여 설명한다. 제2 실시예에서는, 제1 실시예와 마찬가지로, 반송파 Ca1로서 톱니파를 사용함과 함께, 반송파 Ca2로서, 반송파 Ca1과 동일 주기이고 또한 리셋 타이밍이 일치하는 역 톱니파를 사용하도록 하였다. 도 16은, 제2 실시예의 전자 제어 유닛(60)에 의해 실행되는 처리 루틴의 일례를 나타내는 흐름도이다. 이 루틴은, 도 8의 처리 루틴과 마찬가지의 타이밍에 실행된다.
도 16의 처리 루틴이 실행되면, 전자 제어 유닛(60)은 우선, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*를 설정한다(스텝 S300). 이 처리는, 도 8의 처리 루틴의 스텝 S100의 처리와 마찬가지로 행할 수 있다.
계속해서, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*에 기초하여, 그 주기에 있어서의 목표 타이밍 T11 내지 T13(T11<T12<T13)을 설정하고(스텝 S310), 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 설정한다(스텝 S320). 도 17은, 반송파 Ca1, Ca2의 다음 주기에 있어서의 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 나타내는 설명도이다. 도 17에 도시한 바와 같이, 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 제어 신호 S1a 내지 S4a의 조합은, 목표 듀티비 Du1*와 목표 듀티비 Du2*의 합이 값 1 미만인 경우와 값 1보다도 큰 경우와 값 1과 동등한 경우에 상이하다.
도 17에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1 미만인 경우에는, 시각(Tw+τd1), (Tw+τw-τd2), (Tw+τw)을 목표 타이밍 T11, T12, T13으로 설정한다. 이것은, 시각(Tw+τd1)이 시각(Tw+τw-τd2)보다도 빠른 시각이 되기 때문이다. 그리고, 목표 타이밍 T11에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 0, 1)을 설정한다. 목표 타이밍 T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 1, 0)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 0, 1, 1)을 설정한다.
또한, 도 17에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1보다도 큰 경우에는, 시각(Tw+τw-τd2), (Tw+τd1), (Tw+τw)을 목표 타이밍 T11, T12, T13으로 설정한다. 이것은, 시각(Tw+τd1)이 시각(Tw+τw-τd2)보다도 늦은 시각이 되기 때문이다. 그리고, 목표 타이밍 T11에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (0, 1, 1, 1)을 설정한다. 목표 타이밍 T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 1, 0)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 0, 1, 1)을 설정한다.
또한, 도 17에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1과 동등한 경우에는, 시각(Tw+τd1)=(Tw+τw-τd2), (Tw+τw)을 목표 타이밍 T11=T12, T13으로 설정한다. 이것은, 시각(Tw+τd1)과 시각(Tw+τw-τd2)이 동일 시각으로 되기 때문이다. 그리고, 목표 타이밍 T11, T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 1, 0)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 0, 1, 1)을 설정한다.
이와 같이 하여, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합과 값 1과의 대소 관계에 따라서, 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대하여 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 적절하게 설정할 수 있다.
그리고, 반송파 Ca1, Ca2의 다음 주기에 있어서의, 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 일치 출력부에 세트하여(스텝 S330), 본 루틴을 종료한다. 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1 미만인 경우에 제어 신호 S1a 내지 S4a의 조합을 일치 출력부에 세트하는 모습을 도 18에 나타낸다. 이렇게 해서 제어 신호 S1a 내지 S4a의 조합을 일치 출력부에 세트하면, 그 후에, 타이머의 계시값이 목표 타이밍 T11 내지 T13의 각각에 이르렀을 때, 대응하는 제어 신호 S1a 내지 S4a의 조합을 출력한다. 도 18의 경우, 우선, 시각 T11에 이르렀을 때, 제어 신호 S1a, S2a, S3a, S4a의 조합(1, 1, 0, 1)을 데드 타임 생성 회로(152)로 출력하고, 시각 T12에 이르렀을 때, 제어 신호 S1a, S2a, S3a, S4a의 조합(1, 1, 1, 0)을 데드 타임 생성 회로(152)로 출력하고, 시각 T13에 이르렀을 때, 제어 신호 S1a, S2a, S3a, S4a의 조합(1, 0, 1, 1)을 데드 타임 생성 회로(152)로 출력한다. 값이 0→0 또는 1→1인 경우에는, 오프(Low) 또는 온(High)의 유지 지령을 데드 타임 생성 회로(152)로 출력하게 되고, 값이 0→1 또는 1→0인 경우에는, 오프로부터 온 또는 온으로부터 오프의 스위칭 지령을 데드 타임 생성 회로(152)로 출력하게 된다. 데드 타임 생성 회로(152)는, 전술한 바와 같이, 전자 제어 유닛(60)으로부터의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 각각에 데드 타임을 부가해서 스위칭 소자 S1 내지 S4의 제어 신호 S1b 내지 S4b를 생성하고, 이 제어 신호 S1b 내지 S4b를 스위칭 소자 S1 내지 S4로 출력한다.
여기서, 전술한 스텝 S310, S320의 처리에 대하여 설명한다. 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1 미만인 경우를 생각한다. 이 경우, 도 7로부터 알 수 있는 바와 같이, 반송파 Ca1, Ca2의 다음 주기에 있어서, 시각(Tw+τd1)과 시각(Tw+τw-τd2)과 시각(Tw+τw)의 3개의 시각(타이밍)의 각각에서, 스위칭 소자 S1 내지 S4의 제어 신호 S1x 내지 S4x의 일부의 온/오프가 전환된다. 구체적으로는, 이하와 같다. 시각(Tw+τd1)에서, 스위칭 소자 S2의 제어 신호 S2x가 오프로부터 온으로 전환됨과 함께 스위칭 소자 S3의 제어 신호 S3x가 온으로부터 오프로 전환된다. 또한, 시각(Tw+τw-τd2)에서, 스위칭 소자 S3의 제어 신호 S3x가 오프로부터 온으로 전환됨과 함께 스위칭 소자 S4의 제어 신호 S4x가 온으로부터 오프로 전환된다. 또한, 시각(Tw+τw)에서, 스위칭 소자 S2의 제어 신호 S2x가 온으로부터 오프로 전환됨과 함께 스위칭 소자 S4의 제어 신호 S4x가 오프로부터 온으로 전환된다. 도 17은, 이것을 근거로 하여, 시각(Tw+τd1), (Tw+τw-τd2), (Tw+τw)의 각각에 대한 제어 신호 S1a 내지 S4a의 조합을 정한 것이다. 따라서, 도 17을 이용하여, 시각(Tw+τd1), (Tw+τw-τd2), (Tw+τw)을 목표 타이밍 T11 내지 T13과 함과 함께 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 설정함으로써, 제어 신호 S1a 내지 S4a의 파형을, 비교예의 제어 신호 S1x 내지 S4x의 파형에 정합시킬 수 있다. 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1보다도 큰 경우 및 값 1과 동등한 경우에 대해서도, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1 미만인 경우와 마찬가지로 생각할 수 있다.
이러한 방법에 의해, 논리 회로를 설치하거나 논리 회로에서의 처리에 상당하는 논리 연산을 순서대로 행하거나 하지 않고, 비교예의 제어 신호 S1x 내지 S4x와 정합하는 제어 신호 S1a 내지 S4a를 데드 타임 생성 회로(152)로 출력함으로써, 비교예의 제어 신호 S1y 내지 S4y와 정합하는 제어 신호 S1b 내지 S4b를 스위칭 소자 S1 내지 S4로 출력하고, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다. 이 결과, 논리 회로를 설치하는 것에 비해서 전원 장치(120)의 구성 부품 수를 저감할 수 있음과 함께, 전자 제어 유닛(60)에서 논리 연산을 순서대로 행하는 것에 비해서 전자 제어 유닛(60)의 처리 부하를 저감할 수 있다.
또한, 반송파 Ca1, Ca2의 리셋 타이밍을 서로 일치시키지 않는 경우에는, 반송파 Ca1의 다음 주기에 있어서의 4개의 타이밍을 목표 타이밍으로 설정하여 각 목표 타이밍의 조합을 설정할 필요가 있다. 이에 반하여, 제2 실시예에서는, 반송파 Ca1, Ca2의 리셋 타이밍을 서로 일치시킴으로써, 반송파 Ca1의 다음 주기에 있어서의 3개의 타이밍을 목표 타이밍으로 설정하여 각 목표 타이밍의 조합을 설정하면 되기 때문에, 조합의 설정수를 적게 할 수 있다.
또한, 제1 실시예의 방법과 제2 실시예의 방법을 비교하면, 제2 실시예의 방법은, 전자 제어 유닛(60)의 처리 부하를 보다 저감시킬 수 있다는 이점이 있고, 제1 실시예의 방법은, 전자 제어 유닛(60)과 스위칭 소자 S1 내지 S4와의 사이에 데드 타임 생성 회로(152)를 설치할 필요가 없다는 이점이 있다.
도 19는, 제2 실시예의 전원 장치(120)에 있어서의 타이밍 차트의 일례를 나타내는 설명도이다. 도 19는, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1 미만인 경우를 나타낸다. 제2 실시예에서는, 반송파 Ca1, Ca2의 현재 주기에서, 반송파 Ca1, Ca2의 다음 주기에 있어서의 시각(Tw+τd1), (Tw+τw-τd2), (Tw+τw))을 목표 타이밍 T11 내지 T13으로서 설정하고, 이 목표 타이밍 T11 내지 T13의 각각에 대한 제어 신호 S1a, S2a, S3a, S4a의 조합(1, 1, 0, 1), (1, 1, 1, 0), (1, 0, 1, 1)을 설정하고, 이들을 일치 출력부에 세트한다. 이에 의해, 반송파 Ca1, Ca2의 다음 주기에서, 비교예의 제어 신호 S1x 내지 S4x와 정합하는 제어 신호 S1a 내지 S4a를 데드 타임 생성 회로(152)로 출력함으로써, 비교예의 제어 신호 S1y 내지 S4y와 정합하는 제어 신호 S1b 내지 S4b를 스위칭 소자 S1 내지 S4로 출력하고, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다.
이상 설명한 제2 실시예의 전원 장치(120)에서는, 전자 제어 유닛(60)은, 반송파 Ca1, Ca2의 다음 주기에 있어서의, 반송파 Ca1의 증가 중에 반송파 Ca1과 목표 듀티비 Du1*가 동등해지는 타이밍, 반송파 Ca2의 감소 중에 반송파 Ca2와 목표 듀티비 Du2*가 동등해지는 타이밍, 반송파 Ca1, Ca2의 리셋 타이밍을 목표 타이밍 T11 내지 T13으로서 설정한다. 계속해서, 전자 제어 유닛(60)은, 이 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a, S2a, S3a, S4a의 조합을 설정한다. 그리고, 전자 제어 유닛(60)은, 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 일치 출력부에 세트하고, 타이머의 계시값이 목표 타이밍 T11 내지 T13의 각각에 이르렀을 때, 대응하는 조합을 데드 타임 생성 회로(152)로 출력한다. 데드 타임 생성 회로(152)는, 전자 제어 유닛(60)으로부터의 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a에 데드 타임을 부가해서 스위칭 소자 S1 내지 S4의 제어 신호 S1b 내지 S4b를 생성하고, 이 제어 신호 S1b 내지 S4b를 스위칭 소자 S1 내지 S4로 출력한다. 이에 의해, 논리 회로를 설치하거나 논리 회로에서의 처리에 상당하는 논리 연산을 순서대로 행하거나 하지 않고, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다. 이 결과, 논리 회로를 설치하는 것에 비해서 전원 장치(120)의 구성 부품 수를 저감할 수 있음과 함께, 전자 제어 유닛(60)에서 논리 연산을 순서대로 행하는 것에 비해서 전자 제어 유닛(60)의 처리 부하를 저감할 수 있다.
제2 실시예의 전원 장치(120)에서는, 전자 제어 유닛(60)은, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*에 기초하여, 그 주기에 있어서의 목표 타이밍 T11 내지 T13을 설정하도록 하였다. 그러나, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 상하 아암의 제어 신호 B1U, B1L, B2U, B2L의 에지의 타이밍을, 그 주기에 있어서의 목표 타이밍 T11 내지 T13으로서 설정하도록 해도 된다. 이 경우의 처리 루틴의 일례를 도 20에 나타낸다.
도 20의 처리 루틴이 실행되면, 전자 제어 유닛(60)은 우선, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*를 설정한다(스텝 S400). 이 처리는, 도 16의 처리 루틴의 스텝 S300의 처리와 마찬가지로 행할 수 있다.
계속해서, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 목표 듀티비 Du1*, Du2*에 기초하여, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제1, 제2 전원용 컨버터의 상하 아암의 제어 신호 B1U, B1L, B2U, B2L을 생성한다(스텝 S410). 이 처리는, 도 11의 처리 루틴의 스텝 S210의 처리와 마찬가지로 행할 수 있다.
그리고, 반송파 Ca1, Ca2의 다음 주기에 있어서의 제어 신호 B1U, B1L, B2U, B2L의 에지(상승, 하강)의 타이밍을, 그 주기에 있어서의 목표 타이밍 T11 내지 T13(T11<T12<T13)으로서 설정하고(스텝 S420), 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 설정한다(스텝 S430). 이들 처리는, 도 16의 처리 루틴의 스텝 S310, S320의 처리와 마찬가지로 행할 수 있다. 전술하였지만, 도 7로부터 알 수 있는 바와 같이, 반송파 Ca1, Ca2의 다음 주기에 있어서, 시각(Tw+τd1)과 시각(Tw+τw)에서 제1 전원용 컨버터의 상하 아암의 제어 신호 B1U, B1L의 온/오프가 전환되고, 시각(Tw+τw-τd2)과 시각(Tw+τw)에서 제2 전원용 컨버터의 상하 아암의 제어 신호 B2U, B2L의 온/오프가 전환된다. 그리고, 시각(Tw+τd1)과 시각(Tw+τw-τd2)과 시각(Tw+τw)의 3개의 시각(타이밍)의 각각에서, 스위칭 소자 S1 내지 S4의 제어 신호 S1x 내지 S4x의 일부의 온/오프가 전환된다. 따라서, 제어 신호 B1U, B1L, B2U, B2L의 에지의 타이밍과 제어 신호 S1x 내지 S4x의 에지의 타이밍과의 관계를 고려하면, 도 16의 처리 루틴의 스텝 S310, S320의 처리와 마찬가지로 스텝 S420, S430의 처리를 행함으로써, 제어 신호 S1a 내지 S4a의 파형을, 비교예의 제어 신호 S1x 내지 S4x의 파형에 정합시킬 수 있다고 생각된다.
그리고, 반송파 Ca1, Ca2의 다음 주기에 있어서의, 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 일치 출력부에 세트하고(스텝 S440), 본 루틴을 종료한다. 이 처리는, 도 16의 처리 루틴의 스텝 S330의 처리와 마찬가지로 행할 수 있다.
이러한 방법에 의해, 제2 실시예와 마찬가지로, 논리 회로를 설치하거나 논리 회로에서의 처리에 상당하는 논리 연산을 순서대로 행하거나 하지 않고, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다.
제2 실시예의 전원 장치(120)에서는, 반송파 Ca1로서 톱니파를 사용함과 함께 반송파 Ca2로서 역 톱니파를 사용하도록 하였다. 그러나, 반송파 Ca1로서 역 톱니파를 사용함과 함께 반송파 Ca2로서 톱니파를 사용하도록 해도 되고, 반송파 Ca1, Ca2로서 모두 톱니파를 사용하도록 해도 되며, 반송파 Ca1, Ca2로서 모두 역 톱니파를 사용하도록 해도 된다. 도 21은, 반송파 Ca1로서 역 톱니파를 사용함과 함께 반송파 Ca2로서 톱니파를 사용하는 경우의 반송파 Ca1, Ca2의 다음 주기에 있어서의 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 나타내는 설명도이다. 도 22는, 반송파 Ca1, Ca2로서 모두 톱니파를 사용하는 경우의 반송파 Ca1, Ca2의 다음 주기에 있어서의 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 나타내는 설명도이다. 도 23은, 반송파 Ca1, Ca2로서 모두 역 톱니파를 사용하는 경우의 반송파 Ca1, Ca2의 다음 주기에 있어서의 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 나타내는 설명도이다. 이하, 순서대로 설명한다.
도 21에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1 미만인 경우에는, 시각(Tw+τd2), (Tw+τw-τd1), (Tw+τw)을 목표 타이밍 T11 내지 T13으로 설정한다. 그리고, 목표 타이밍 T11에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 0, 1)을 설정한다. 목표 타이밍 T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 0, 1, 1)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 1, 0)을 설정한다.
또한, 도 21에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1보다도 큰 경우에는, 시각(Tw+τw-τd1), (Tw+τd2), (Tw+τw)을 목표 타이밍 T11 내지 T13으로 설정한다. 그리고, 목표 타이밍 T11에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (0, 1, 1, 1)을 설정한다. 목표 타이밍 T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 0, 1, 1)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 1, 0)을 설정한다.
또한, 도 21에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*와의 합이 값 1과 동등한 경우에는, 시각(Tw+τd2)=(Tw+τw-τd1), (Tw+τw)을 목표 타이밍 T11=T12, T13으로 설정한다. 그리고, 목표 타이밍 T11, T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 0, 1, 1)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 1, 0)을 설정한다.
도 22에 있어서, 목표 듀티비 Du1*가 목표 듀티비 Du2* 미만인 경우에는, 시각(Tw+τd1), (Tw+τd2), (Tw+τw)을 목표 타이밍 T11 내지 T13으로 설정한다. 그리고, 목표 타이밍 T11에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 1, 0)을 설정한다. 목표 타이밍 T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 0, 1)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (0, 1, 1, 1)을 설정한다.
또한, 도 22에 있어서, 목표 듀티비 Du1*가 목표 듀티비 Du2*보다도 큰 경우에는, 시각(Tw+τd2), (Tw+τd1), (Tw+τw)을 목표 타이밍 T11 내지 T13으로 설정한다. 그리고, 목표 타이밍 T11에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 0, 1, 1)을 설정한다. 목표 타이밍 T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 0, 1)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (0, 1, 1, 1)을 설정한다.
또한, 도 22에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*가 동등한 경우에는, 시각(Tw+τd1)=(Tw+τd2), (Tw+τw)을 목표 타이밍 T11=T12, T13으로 설정한다. 그리고, 목표 타이밍 T11, T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 0, 1)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (0, 1, 1, 1)을 설정한다.
도 23에 있어서, 목표 듀티비 Du1*가 목표 듀티비 Du2* 미만인 경우에는, 시각(Tw+τw-τd2), (Tw+τw-τd1), (Tw+τw)을 목표 타이밍 T11 내지 T13으로 설정한다. 그리고, 목표 타이밍 T11에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 1, 0)을 설정한다. 목표 타이밍 T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (0, 1, 1, 1)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 0, 1)을 설정한다.
또한, 도 23에 있어서, 목표 듀티비 Du1*가 목표 듀티비 Du2*보다도 큰 경우에는, 시각(Tw+τw-τd1), (Tw+τw-τd2), (Tw+τw)을 목표 타이밍 T11 내지 T13으로 설정한다. 그리고, 목표 타이밍 T11에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 0, 1, 1)을 설정한다. 목표 타이밍 T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (0, 1, 1, 1)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 0, 1)을 설정한다.
또한, 도 23에 있어서, 목표 듀티비 Du1*와 목표 듀티비 Du2*가 동등한 경우에는, 시각(Tw+τw-τd2)=(Tw+τw-τd1), (Tw+τw)을 목표 타이밍 T11=T12, T13으로 설정한다. 그리고, 목표 타이밍 T11, T12에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (0, 1, 1, 1)을 설정한다. 목표 타이밍 T13에 대해서는, 제어 신호 S1a, S2a, S3a, S4a의 조합으로서 (1, 1, 0, 1)을 설정한다.
이들과 같이, 반송파 Ca1로서 역 톱니파를 사용함과 함께 반송파 Ca2로서 톱니파를 사용하는 경우, 반송파 Ca1, Ca2로서 모두 톱니파를 사용하는 경우, 반송파 Ca1, Ca2로서 모두 역 톱니파를 사용하는 경우에는, 도 21 내지 도 23을 이용하여 반송파 Ca1, Ca2의 다음 주기에 있어서의 목표 타이밍 T11 내지 T13 및 목표 타이밍 T11 내지 T13의 각각에 대한 스위칭 소자 S1 내지 S4의 제어 신호 S1a 내지 S4a의 조합을 설정한다. 이에 의해, 제2 실시예와 마찬가지로, 논리 회로를 설치하거나 논리 회로에서의 처리에 상당하는 논리 연산을 순서대로 행하거나 하지 않고, 스위칭 소자 S1 내지 S4의 스위칭 제어를 행할 수 있다.
제2 실시예의 전원 장치(120)나 그 변형예에서는, 반송파 Ca1, Ca2는, 서로 동일 주기이고 또한 리셋 타이밍이 일치하는 톱니파 또는 역 톱니파를 사용하도록 하였다. 그러나, 반송파 Ca1, Ca2는, 서로 동일 주기이면, 서로 리셋 타이밍이 상이한 톱니파 또는 역 톱니파를 사용하도록 해도 된다. 이 경우, 반송파 Ca1, Ca2에 1주기에 있어서의 4개의 타이밍을 각 목표 타이밍으로 설정하고, 그 각 목표 타이밍에 있어서의 제어 신호 S1a 내지 S4a의 조합을 설정하면 된다.
제2 실시예의 전원 장치(120)나 그 변형예에서는, 반송파 Ca1, Ca2는, 서로 동일 주기의 톱니파 또는 역 톱니파를 사용하도록 하였다. 그러나, 반송파 Ca1, Ca2는, 서로 동일 주기의 삼각파를 사용하도록 해도 된다. 이 경우, 반송파 Ca1, Ca2에 1주기에 있어서의 4개의 타이밍을 각 목표 타이밍으로 설정하고, 그 각 목표 타이밍에 있어서의 제어 신호 S1a 내지 S4a의 조합을 설정하면 된다. 또한, 4개의 타이밍은, 반송파 Ca1의 증가 중, 감소 중에 반송파 Ca1과 목표 듀티비 Du1*가 동등해지는 타이밍, 반송파 Ca2의 증가 중, 감소 중에 반송파 Ca2와 목표 듀티비 Du2*가 동등해지는 타이밍이다.
제1, 제2 실시예의 전원 장치(20, 120)에서는, 제1 전원용 컨버터로서의 기능에 의해 전력 라인(14)의 전압 VH가 그 목표 전압 VH*로 됨과 함께 제2 전원용 컨버터로서의 기능에 의해 리액터 L2를 흐르는 전류 IL2가 목표 전류 IL2*로 되도록, 컨버터(40)의 스위칭 소자 S1 내지 S4를 스위칭 제어하도록 하였다. 그러나, 제2 전원용 컨버터로서의 기능에 의해 전력 라인(14)의 전압 VH가 그 목표 전압 VH*로 됨과 함께 제1 전원용 컨버터로서의 기능에 의해 리액터 L1을 흐르는 전류 IL1이 목표 전류 IL1*로 되도록, 컨버터(40)의 스위칭 소자 S1 내지 S4를 스위칭 제어하도록 해도 된다. 여기서, 리액터 L1의 목표 전류 IL1*는, 배터리(22, 32)의 축전 비율 SOC1, SOC2 등에 기초하여 설정할 수 있다.
실시예의 주요한 요소와 과제의 해결 수단의 란에 기재한 발명의 주요한 요소와의 대응 관계에 대하여 설명한다. 실시예에서는, 배터리(22)가 「제1 전원」에 상당하고, 배터리(32)가 「제2 전원」에 상당하고, 스위칭 소자 S1 내지 S4와 다이오드 D1 내지 D4와 리액터 L1, L2를 갖는 컨버터(40)가 「컨버터」에 상당하며, 전자 제어 유닛(60)이 「제어 장치」에 상당한다.
또한, 실시예의 주요한 요소와 과제의 해결 수단의 란에 기재한 발명의 주요한 요소와의 대응 관계는, 실시예가 과제의 해결 수단의 란에 기재한 발명을 실시하기 위한 형태를 구체적으로 설명하기 위한 일례이기 때문에, 과제의 해결 수단의 란에 기재한 발명의 요소를 한정하는 것은 아니다. 즉, 과제의 해결 수단의 란에 기재한 발명에 대한 해석은 그 란의 기재에 기초하여 행해져야 할 것이며, 실시예는 과제의 해결 수단의 란에 기재한 발명의 구체적인 일례에 불과한 것이다.
이상, 본 발명을 실시하기 위한 형태에 대하여 실시예를 이용하여 설명하였지만, 본 발명은 이러한 실시예로 하등 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위 내에 있어서, 다양한 형태로 실시할 수 있음은 물론이다.
본 발명은, 전원 장치의 제조 산업 등에 이용 가능하다.

Claims (12)

  1. 전원 장치에 있어서,
    제1 전원(22)과,
    제2 전원(32)과,
    부하(10)와,
    상기 제1 전원(22)이 접속되고, 제1 정극 모선(24a) 및 제1 부극 모선(24b)을 갖는 제1 전력 라인(24)과,
    상기 제2 전원(32)이 접속되고, 제2 정극 모선(34a) 및 제2 부극 모선(34b)을 갖는 제2 전력 라인(34)과,
    상기 부하(10)가 접속되고, 제3 정극 모선(14a) 및 제3 부극 모선(14b)을 갖는 제3 전력 라인(14)과,
    상기 제1 전력 라인(24)과 상기 제2 전력 라인(34)과 상기 제3 전력 라인(14)에 접속되고, 상기 컨버터(40)는 상기 제1 전력 라인(24)으로부터의 제1 전력 및 상기 제2 전력 라인(34)으로부터의 제2 전력을 승압하여 상기 제3 전력 라인(14)에 공급 가능하게 구성되는 컨버터(40)와,
    상기 컨버터(40)를 제어하도록 구성되는 전자 제어 유닛(60)을
    포함하고,
    상기 컨버터(40)는:
    상기 제3 정극 모선(14a)과 상기 제1 부극 모선(24b)과 상기 제3 부극 모선(14b)과의 접속점의 사이에 직렬로 접속된, 제1 스위칭 소자(S1), 제2 스위칭 소자(S2), 제3 스위칭 소자(S3), 제4 스위칭 소자(S4)와,
    각각 상기 제1 스위칭 소자(S1), 제2 스위칭 소자(S2), 제3 스위칭 소자(S3), 제4 스위칭 소자(S4)에 병렬로 접속된, 제1 다이오드(D1), 제2 다이오드(D2), 제3 다이오드(D3), 제4 다이오드(D4)와,
    상기 제2 스위칭 소자(S2)와 상기 제3 스위칭 소자(S3)의 접속점과 상기 제1 정극 모선(24a)에 접속된 제1 리액터(L1)와,
    상기 제1 스위칭 소자(S1)와 상기 제2 스위칭 소자(S2)의 접속점과 상기 제2 정극 모선(34a)에 접속된 제2 리액터(L2)를
    포함하고,
    상기 제3 스위칭 소자(S3)와 상기 제4 스위칭 소자(S4)와의 접속점이 상기 제2 부극 모선(34b)에 접속되어 있고,
    상기 전자 제어 유닛(60)은, 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 스위칭의 목표 타이밍을 설정하도록 구성되고, 상기 전자 제어 유닛(60)은, 상기 목표 타이밍에 따라서 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)로 스위칭 지령을 출력하도록 구성되고, 상기 전자 제어 유닛(60)은, 제1 타이밍에 따라서, 제1 반송파의 1주기에 있어서의 상기 목표 타이밍을 설정하고, 제2 타이밍에 따라서 제2 반송파의 1주기에 있어서의 상기 목표 타이밍을 설정하도록 구성되고, 상기 제1 타이밍이란, 상기 제1 전력을 제어하기 위한 제1 목표 듀티비와 상기 제1 전력을 제어하기 위한 상기 제1 반송파에 의해 정해지는 상기 제1 반송파의 1주기에 있어서의 2개의 타이밍이며, 상기 제2 타이밍이란, 상기 제2 전력을 제어하기 위한 제2 목표 듀티비와 상기 제2 전력을 제어하기 위한 상기 제2 반송파에 의해 정해지는 상기 제2 반송파의 1주기에 있어서의 2개의 타이밍이며, 상기 제2 반송파는 상기 제1 반송파와 동일 주기인,
    전원 장치.
  2. 제1항에 있어서,
    상기 제1 반송파는, 톱니파 또는 역 톱니파이며,
    상기 제2 반송파는, 톱니파 또는 역 톱니파이고, 또한 상기 제1 반송파와 리셋 타이밍이 일치하고 있으며,
    상기 제1 타이밍 중 한쪽은, 상기 리셋 타이밍이며, 다른 쪽은, 상기 리셋 타이밍 이외의 타이밍이며,
    상기 제2 타이밍 중 한쪽은, 상기 리셋 타이밍이며, 다른 쪽은, 상기 리셋 타이밍 이외의 타이밍이며,
    전자 제어 유닛(60)은, 상기 제1 반송파의 1주기에 있어서의, 상기 리셋 타이밍과 상기 리셋 타이밍 이외의 2개의 타이밍의 3개의 타이밍에 따라서, 상기 제1 반송파의 1주기에 있어서의 상기 목표 타이밍을 설정하도록 구성되고,
    전자 제어 유닛(60)은, 상기 제2 반송파의 1주기에 있어서의, 상기 리셋 타이밍과 상기 리셋 타이밍 이외의 2개의 타이밍의 3개의 타이밍에 따라서, 상기 제2 반송파의 1주기에 있어서의 상기 목표 타이밍을 설정하도록 구성되는, 전원 장치.
  3. 제2항에 있어서,
    전자 제어 유닛(60)은, 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 각각에 대한 상기 목표 타이밍을 개별로 설정하도록 구성되고,
    전자 제어 유닛(60)은, 상기 설정한 상기 목표 타이밍의 각각에 이르렀을 때, 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4) 중 대응하는 스위칭 소자로 상기 스위칭 지령을 출력하도록 구성되는, 전원 장치.
  4. 제3항에 있어서,
    전자 제어 유닛(60)은, ⅰ) 및 ⅱ), 또는 ⅰ) 및 ⅲ)에 기초하여 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 각각에 대한 상기 목표 타이밍을 개별로 설정하도록 구성되는, 전원 장치.
    ⅰ) 상기 제1 반송파의 1주기에 있어서의 상기 3개의 타이밍과, 상기 제2 반송파의 1주기에 있어서의 상기 3개의 타이밍
    ⅱ) 상기 제1 목표 듀티비와 제2 목표 듀티비의 합과 값 1과의 대소 관계
    ⅲ) 상기 제1 목표 듀티비와 상기 제2 목표 듀티비와의 대소 관계.
  5. 제4항에 있어서,
    전자 제어 유닛(60)은, ⅰ), ⅱ) 및 ⅳ) 또는 ⅰ), ⅲ) 및 ⅳ)에 기초하여 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 각각에 대한 상기 목표 타이밍을 개별로 설정하도록 구성되는, 전원 장치.
    ⅳ) 상기 제1 반송파가 톱니파인지 역 톱니파인지, 및 상기 제2 반송파가 톱니파인지 역 톱니파인지.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    전자 제어 유닛(60)은, 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 스위칭일 때에 필요한 데드 타임을 고려하여 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4) 각각에 대한 상기 목표 타이밍을 개별로 설정하도록 구성되는, 전원 장치.
  7. 제2항에 있어서,
    전자 제어 유닛(60)은, 상기 제1 반송파의 1주기에 있어서의 상기 3개의 타이밍을, 상기 제1 반송파의 1주기에 있어서의 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 3개의 상기 목표 타이밍으로서 설정하도록 구성되고,
    전자 제어 유닛(60)은, 상기 제2 반송파의 1주기에 있어서의 상기 3개의 타이밍을 상기 제2 반송파의 1주기에 있어서의 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 3개의 상기 목표 타이밍으로서 설정하도록 구성되고,
    전자 제어 유닛(60)은, 상기 제1 반송파의 1주기에 있어서의 상기 3개의 목표 타이밍, 및 제2 반송파의 1주기에 있어서의 상기 3개의 목표 타이밍의 각각에 대한 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 온/오프 상태의 조합을 설정하도록 구성되고,
    전자 제어 유닛(60)은, 상기 목표 타이밍의 각각에 이르렀을 때, 상기 조합과 그 때까지의 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 온/오프 상태에 따라서, 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)로 상기 스위칭 지령 또는 유지 지령을 출력하도록 구성되는, 전원 장치.
  8. 제7항에 있어서,
    전자 제어 유닛(60)은, ⅴ) 또는 ⅵ)에 따라서 상기 조합을 설정하도록 구성되는, 전원 장치.
    ⅴ) 상기 제1 목표 듀티비와 제2 목표 듀티비와의 합과 값 1과의 대소 관계
    ⅵ) 상기 제1 목표 듀티비와 상기 제2 목표 듀티비와의 대소 관계.
  9. 제8항에 있어서,
    전자 제어 유닛(60)은, ⅴ) 및 ⅶ) 또는 ⅵ) 및 ⅶ)에 따라서 상기 조합을 설정하도록 구성되는, 전원 장치.
    ⅶ) 상기 제1 반송파가 톱니파인지 역 톱니파인지, 및 상기 제2 반송파가 톱니파인지 역 톱니파인지.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 스위칭일 때에 필요한 데드 타임을 상기 전자 제어 유닛(60)으로부터의 출력에 부가해서 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)로 출력하도록 구성되는, 데드 타임 생성 회로(52B; 152)를 더 포함하는, 전원 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 전자 제어 유닛(60)은, 상기 제1 목표 듀티비와 상기 제1 반송파를 사용하여 상기 제1 전력을 제어하기 위한 제1 제어 신호를 생성함과 함께 상기 제2 목표 듀티비와 상기 제2 반송파를 사용하여 상기 제2 전력을 제어하기 위한 제2 제어 신호를 생성하도록 구성되고,
    상기 전자 제어 유닛(60)은, 상기 제1 제어 신호의 상승 및 하강의 타이밍을 상기 제1 타이밍으로 함과 함께 상기 제2 제어 신호의 상승 및 하강의 타이밍을 상기 제2 타이밍으로 하도록 구성되는, 전원 장치.
  12. 전원 장치에 있어서,
    제1 전원(22)과,
    제2 전원(32)과,
    부하(10)와,
    상기 제1 전원(22)이 접속되고, 제1 정극 모선(24a) 및 제1 부극 모선(24b)을 갖는 제1 전력 라인(24)과,
    상기 제2 전원(32)이 접속되고, 제2 정극 모선(34a) 및 제2 부극 모선(34b)을 갖는 제2 전력 라인(34)과,
    상기 부하(10)가 접속되고, 제3 정극 모선(14a) 및 제3 부극 모선(14b)을 갖는 제3 전력 라인(14)과,
    상기 제1 전력 라인(24)과 상기 제2 전력 라인(34)과 상기 제3 전력 라인(14)에 접속되고, 상기 컨버터(40)는 상기 제1 전력 라인(24)으로부터의 제1 전력 및 상기 제2 전력 라인(34)으로부터의 제2 전력을, 승압하여 상기 제3 전력 라인(14)에 공급 가능하게 구성되는 컨버터(40)와,
    상기 컨버터(40)를 제어하도록 구성되는 전자 제어 유닛(60)을
    포함하고,
    상기 컨버터(40)는:
    상기 제3 정극 모선(14a)과 상기 제1 부극 모선(24b)과 상기 제3 부극 모선(14b)과의 접속점의 사이에 직렬로 접속된, 제1 스위칭 소자(S1), 제2 스위칭 소자(S2), 제3 스위칭 소자(S3), 제4 스위칭 소자(S4)와,
    각각의 상기 제1 스위칭 소자(S1), 제2 스위칭 소자(S2), 제3 스위칭 소자(S3), 제4 스위칭 소자(S4)에 병렬로 접속된, 제1 다이오드(D1), 제2 다이오드(D2), 제3 다이오드(D3), 제4 다이오드(D4)와,
    상기 제2 스위칭 소자(S2)와 상기 제3 스위칭 소자(S3)의 접속점과 상기 제1 정극 모선(24a)에 접속된 제1 리액터(L1)와,
    상기 제1 스위칭 소자(S1)와 상기 제2 스위칭 소자(S2)와의 접속점과 상기 제2 정극 모선(34a)에 접속된 제2 리액터(L2)를
    포함하고,
    상기 제3 스위칭 소자(S3)와 상기 제4 스위칭 소자(S4)와의 접속점이 상기 제2 부극 모선(34b)에 접속되어 있고,
    상기 전자 제어 유닛(60)은, 상기 제1 전력을 제어하기 위한 제1 제어 신호의 1주기에 있어서의 상승 및 하강의 제1 타이밍에 따라서 제1 반송파의 1주기에 있어서의 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 목표 타이밍을 설정하도록 구성되고, 상기 전자 제어 유닛(60)은 상기 제2 전력을 제어하기 위한 제2 제어 신호의 1주기에 있어서의 상승 및 하강의 제2 타이밍에 따라서 제2 반송파의 1주기에 있어서의 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)의 목표 타이밍을 설정하도록 구성되고, 상기 전자 제어 유닛(60)은 상기 목표 타이밍의 각각에 따라서 상기 제1 스위칭 소자(S1), 상기 제2 스위칭 소자(S2), 상기 제3 스위칭 소자(S3), 상기 제4 스위칭 소자(S4)로 스위칭 지령을 출력하도록 구성되고, 상기 제1 반송파는 상기 제1 전력을 제어하기 위한 반송파이며, 상기 제2 반송파는 상기 제2 전력을 제어하기 위한 반송파이며, 상기 제2 반송파는 상기 제1 반송파와 동일 주기인,
    전원 장치.
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