KR20170000023A - 표시 장치 및 이의 구동 방법 - Google Patents

표시 장치 및 이의 구동 방법 Download PDF

Info

Publication number
KR20170000023A
KR20170000023A KR1020150088392A KR20150088392A KR20170000023A KR 20170000023 A KR20170000023 A KR 20170000023A KR 1020150088392 A KR1020150088392 A KR 1020150088392A KR 20150088392 A KR20150088392 A KR 20150088392A KR 20170000023 A KR20170000023 A KR 20170000023A
Authority
KR
South Korea
Prior art keywords
control signal
bias
signal
switching
switching control
Prior art date
Application number
KR1020150088392A
Other languages
English (en)
Other versions
KR102390958B1 (ko
Inventor
박수형
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020150088392A priority Critical patent/KR102390958B1/ko
Priority to US15/098,788 priority patent/US10204547B2/en
Priority to CN201610444829.XA priority patent/CN106257580B/zh
Publication of KR20170000023A publication Critical patent/KR20170000023A/ko
Application granted granted Critical
Publication of KR102390958B1 publication Critical patent/KR102390958B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 소비 전력을 줄일 수 있는 표시 장치 및 이의 구동 방법에 관한 것으로, 표시 패널의 데이터 라인에 접속된 버퍼; 데이터 라인에 대응되는 n번째 영상 데이터 신호 및 m번째 영상 데이터 신호(m은 n보다 작은 자연수)를 근거로 바이어스 모드 신호를 생성하는 바이어스 모드 판단부; 서로 다른 듀티비를 갖는 복수의 바이어스 인에이블 신호들 중 바이어스 모드 신호를 근거로 어느 하나를 선택하는 데이터 선택부; 데이터 선택부에 의해 선택된 바이어스 인에이블 신호를 근거로 스위칭 제어 신호를 생성하는 제어 신호 생성부; 및 스위칭 제어 신호에 의해 정의된 출력 기간에, 서로 다른 크기를 갖는 복수의 바이어스 제어 신호들 중 적어도 하나를 버퍼로 공급하는 바이어스 제어부를 포함한다.

Description

표시 장치 및 이의 구동 방법{DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 표시 장치에 관한 것으로, 소비 전력을 줄일 수 있는 표시 장치 및 이의 구동 방법에 대한 것이다.
표시 장치가 고해상도화, 대형화됨에 따라 고품질의 영상을 표시하기 위해서 데이터 드라이버의 높은 전류 구동 능력이 요구되고 있는 바, 이에 따라 소비 전력이 증가하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 영상 데이터 신호의 변화량에 따라 다른 듀티비를 갖는 바이어스 인에이블 신호들을 이용하여 바이어스 전류를 조절함으로써 데이터 드라이버의 소비 전력을 줄일 수 있는 표시 장치 및 이의 구동 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 표시 패널의 데이터 라인에 접속된 버퍼; 데이터 라인에 대응되는 n번째 영상 데이터 신호 및 m번째 영상 데이터 신호(m은 n보다 작은 자연수)를 근거로 바이어스 모드 신호를 생성하는 바이어스 모드 판단부; 서로 다른 듀티비를 갖는 복수의 바이어스 인에이블 신호들 중 바이어스 모드 신호를 근거로 어느 하나를 선택하는 데이터 선택부; 데이터 선택부에 의해 선택된 바이어스 인에이블 신호를 근거로 스위칭 제어 신호를 생성하는 제어 신호 생성부; 및 스위칭 제어 신호에 의해 정의된 출력 기간에, 서로 다른 크기를 갖는 복수의 바이어스 제어 신호들 중 적어도 하나를 버퍼로 공급하는 바이어스 제어부를 포함한다.
복수의 바이어스 제어 신호들은 제 1 바이어스 제어 신호 및 상기 제 1 바이어스 제어 신호보다 작은 크기를 갖는 제 2 바이어스 제어 신호를 포함한다.
출력 기간은, 스위칭 제어 신호의 로우 구간에 대응되는 적어도 하나의 제 1 출력 기간; 및 스위칭 제어 신호의 하이 구간에 대응되는 적어도 하나의 제 2 출력 기간을 포함한다.
바이어스 제어부는 제 1 출력 기간 동안 제 1 바이어스 제어 신호를 출력하고, 제 2 출력 기간 동안 제 2 바이어스 제어 신호를 출력한다.
바이어스 제어부는, 외부로부터의 제 1 바이어스 제어 신호 및 외부로부터의 제 2 바이어스 제어 신호 중 어느 하나가 입력되는 제 1 입력 단자; 외부로부터의 제 1 바이어스 제어 신호 및 외부로부터의 제 2 바이어스 제어 신호 중 다른 하나가 입력되는 제 2 입력 단자; 버퍼에 연결된 출력 단자; 스위칭 제어 신호에 따라 제어되며, 제 1 입력 단자와 상기 출력 단자 사이에 접속된 p형의 제 1 스위칭소자; 및 스위칭 제어 신호에 따라 제어되며, 제 2 입력 단자와 출력 단자 사이에 접속된 n형의 제 2 스위칭소자를 포함한다.
스위칭 제어 신호는 서로 반대의 위상을 갖는 제 1 스위칭 제어 신호 및 제 2 스위칭 제어 신호를 포함한다.
출력 기간은, 제 1 스위칭 제어 신호의 로우 구간 및 상기 제 2 스위칭 제어 신호의 하이 구간에 대응되는 적어도 하나의 제 1 출력 기간; 및 제 1 스위칭 제어 신호의 하이 구간 및 제 2 스위칭 제어 신호의 로우 구간에 대응되는 적어도 하나의 제 2 출력 기간을 포함한다.
바이어스 제어부는, 외부로부터의 제 1 바이어스 제어 신호 및 외부로부터의 제 2 바이어스 제어 신호 중 어느 하나가 입력되는 제 1 입력 단자; 외부로부터의 제 1 바이어스 제어 신호 및 상기 외부로부터의 제 2 바이어스 제어 신호 중 다른 하나가 입력되는 제 2 입력 단자; 버퍼에 연결된 출력 단자; 제 1 스위칭 제어 신호에 따라 제어되며, 제 1 입력 단자와 상기 출력 단자 사이에 접속된 p형의 제 1 스위칭소자; 제 2 스위칭 제어 신호에 따라 제어되며, 제 1 입력 단자와 출력 단자 사이에 접속된 n형의 제 2 스위칭소자; 제 2 스위칭 제어 신호에 따라 제어되며, 제 2 입력 단자와 출력 단자 사이에 접속된 p형의 제 3 스위칭소자; 제 1 스위칭 제어 신호에 따라 제어되며, 제 2 입력 단자와 출력 단자 사이에 접속된 n형의 제 4 스위칭소자를 포함한다.
제어 신호 생성부로부터의 스위칭 제어 신호는 데이터 선택부에 의해 선택된 바이어스 인에이블 신호보다 더 큰 레벨을 갖는다.
제어 신호 생성부로부터의 제 1 스위칭 제어 신호 및 제 2 스위칭 제어 신호는 데이터 선택부에 의해 선택된 바이어스 인에이블 신호보다 더 큰 레벨을 갖는다.
바이어스 모드 판단부는 n번째 영상 데이터 신호와 m번째 영상 데이터 신호 간의 차이값을 근거로 바이어스 모드 신호를 생성한다.
바이어스 모드 판단부는 n번째 영상 데이터 신호의 상위 k비트(k는 자연수)와 m번째 영상 데이터 신호의 상위 k비트 간의 차이값을 근거로 바이어스 모드 신호를 생성한다.
표시장치는 복수의 바이어스 인에이블 신호들, 제 1 바이어스 제어 신호 및 제 2 바이어스 제어 신호를 생성하는 통합 제어부를 더 포함한다.
통합 제어부는, 제 1 바이어스 제어 신호, 바이어스 레벨 제어 신호 및 복수의 파라미터 신호들을 생성하는 신호 제공부; 제 1 바이어스 제어 신호 및 바이어스 레벨 제어 신호를 근거로 제 2 바이어스 제어 신호를 생성하는 신호 변조부; 및 복수의 파라미터 신호들 및 외부로부터의 클럭 신호를 근거로 복수의 바이어스 인에이블 신호들을 생성하는 클럭 카운터를 포함한다.
클럭 카운터는 클럭 신호를 카운팅한 값과 복수의 파라미터 신호들 각각에 포함된 각 바이어스 인에이블 신호의 시작 시점과 각 바이어스 인에이블 신호의 종료 시점을 근거로 복수의 바이어스 인에이블 신호들을 생성한다.
제어 신호 생성부는, 데이터 선택부로부터의 바이어스 인에이블 신호가 입력되는 입력 단자; 제 1 스위칭 제어 신호가 출력되는 제 1 출력 단자; 제 2 스위칭 제어 신호가 출력되는 제 2 출력 단자; 입력 단자에 인가된 인에이블 신호를 근거로 반전 바이어스 인에이블 신호를 생성하는 반전부; 데이터 선택부로부터 바이어스 인에이블 신호 및 반전부로부터의 반전 바이어스 인에이블 신호를 근거로 제 1 중간 제어 신호 및 제 2 중간 제어 신호를 생성하는 중간 제어부; 및 중간 제어부로부터의 제 1 중간 제어 신호 및 제 2 중간 제어 신호를 근거로 제 1 스위칭 제어 신호 및 제 2 스위칭 제어 신호를 생성하여 각각 제 1 출력 단자 및 상기 제 2 출력 단자로 출력하는 출력부를 포함한다.
반전부는, 입력 단자로부터의 바이어스 인에이블 신호에 따라 제어되며, 제 1 고전압을 전송하는 제 1 고전압 전원 라인과 반전 단자 사이에 접속된 p형의 제 1 스위칭소자; 및 입력 단자로부터의 바이어스 인에이블 신호에 따라 제어되며, 반전 단자와 제 1 저전압을 전송하는 제 1 저전압 전원 라인에 접속된 n형의 제 2 스위칭소자를 포함한다.
중간 제어부는, 입력 단자로부터의 바이어스 인에이블 신호에 따라 제어되며, 제 1 중간 단자와 상기 제 1 저전압 전원 라인 사이에 접속된 n형의 제 3 스위칭소자; 반전 단자로부터의 반전 바이어스 인에이블 신호에 따라 제어되며, 제 2 중간 단자와 제 1 저전압 전원 라인 사이에 접속된 n형의 제 4 스위칭소자; 제 2 중간 단자로부터의 제 2 중간 제어 신호에 따라 제어되며, 제 2 고전압을 전송하는 제 2 고전압 라인과 제 1 중간 단자 사이에 접속된 p형의 제 5 스위칭소자; 및 제 1 중간 단자로부터의 제 1 중간 제어 신호에 따라 제어되며, 제 2 고전압 라인과 제 2 중간 단자 사이에 접속된 p형의 제 6 스위칭소자를 포함한다.
출력부는, 제 1 중간 단자로부터의 제 1 중간 제어 신호에 따라 제어되며, 제 2 고전압 라인과 제 1 출력 단자 사이에 접속된 p형의 제 7 스위칭소자; 제 2 중간 단자로부터의 제 2 중간 제어 신호에 따라 제어되며, 제 2 고전압 라인과 제 2 출력 단자 사이에 접속된 p형의 제 8 스위칭소자; 제 2 출력 단자로부터의 제 2 스위칭 제어 신호에 따라 제어되며, 제 1 출력 단자와 제 2 저전압을 전송하는 제 2 저전원 라인 사이에 접속된 n형의 제 9 스위칭소자; 및 제 1 출력 단자로부터의 제 1 스위칭 제어 신호에 따라 제어되며, 제 2 출력 단자와 제 2 저전원 라인 사이에 접속된 n형의 제 10 스위칭소자를 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 구동 방법은, 표시 패널의 데이터 라인에 접속된 버퍼를 포함하는 표시 장치의 구동 방법에 있어서, 상데이터 라인에 대응되는 n번째 영상 데이터 신호 및 m번째 영상 데이터 신호(m은 n보다 작은 자연수)를 근거로 바이어스 모드 신호를 생성하는 단계; 서로 다른 듀티비를 갖는 복수의 바이어스 인에이블 신호들 중 바이어스 모드 신호를 근거로 어느 하나를 선택하는 단계; 선택된 바이어스 인에이블 신호를 근거로 스위칭 제어 신호를 생성하는 단계; 및 스위칭 제어 신호에 의해 정의된 출력 기간에, 서로 다른 크기를 갖는 복수의 바이어스 제어 신호들 중 적어도 하나를 버퍼로 공급하는 단계를 포함한다.
복수의 바이어스 제어 신호들은 제 1 바이어스 제어 신호 및 제 1 바이어스 제어 신호보다 작은 크기를 갖는 제 2 바이어스 제어 신호를 포함한다.
출력 기간은, 스위칭 제어 신호의 로우 구간에 대응되는 제 1 출력 기간; 및 스위칭 제어 신호의 하이 구간에 대응되는 제 2 출력 기간을 포함한다.
복수의 바이어스 제어 신호들 중 적어도 하나를 상기 버퍼로 공급하는 단계는, 제 1 출력 기간 동안 제 1 바이어스 제어 신호를 버퍼로 공급하는 단계; 및 제 2 출력 기간 동안 제 2 바이어스 제어 신호를 버퍼로 공급하는 단계를 포함한다.
스위칭 제어 신호는 서로 반대의 위상을 갖는 제 1 스위칭 제어 신호 및 제 2 스위칭 제어 신호를 포함한다.
출력 기간은, 제 1 스위칭 제어 신호의 로우 구간 및 제 2 스위칭 제어 신호의 하이 구간에 대응되는 제 1 출력 기간; 및 제 1 스위칭 제어 신호의 하이 구간 및 상기 제 2 스위칭 제어 신호의 로우 구간에 대응되는 제 2 출력 기간을 포함한다.
스위칭 제어 신호는 선택된 바이어스 인에이블 신호보다 더 큰 레벨을 갖는 다.
제 1 스위칭 제어 신호 및 제 2 스위칭 제어 신호는 선택된 바이어스 인에이블 신호보다 더 큰 레벨을 갖는다.
본 발명에 따른 표시 장치 및 이의 구동 방법은 다음과 같은 효과를 제공한다.
첫째, 영상 데이터 신호의 변화량이 작을 때 버퍼로 제공되는 바이어스 전류의 공급 시간이 줄어들어 데이터 드라이버의 소비 전력이 감소될 수 있다.
둘째, 서로 다른 값을 갖는 2개의 바이어스 제어 신호들이 사용되므로 레벨 쉬프터 및 멀티플렉서의 크기가 감소될 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록 구성도이다.
도 2는 도 1에 도시된 표시 패널의 상세 구성도이다.
도 3은 도 1의 데이터 드라이버에 대한 상세 블록 구성도이다.
도 4는 도 3의 데이터 드라이버에 포함된 구성 요소들 중 하나의 데이터 라인을 구동하기 위한 구성 요소들 및 통합 제어부를 나타낸 도면이다.
도 5는 도 4의 바이어스 모드 판단부, 데이터 선택부 및 바이어스 제어부에 대한 상세 구성도이다.
도 6은 도 5의 선택된 바이어스 인에이블 신호 및 스위칭 제어 신호들의 파형을 나타낸 도면이다.
도 7은 도 5의 제어 신호 생성부에 대한 상세 구성도이다.
도 8은 도 4의 통합 제어부에 대한 상세 구성도이다.
도 9는 인접한 데이터 라인들에 접속된 버퍼들의 동작을 설명하기 위한 도면이다.
도 10은 도 4의 제어 신호 생성부 및 바이어스 제어부에 대한 다른 상세 구성도이다.
도 11은 스위칭부를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록 구성도이고, 도 2는 도 1에 도시된 표시 패널의 상세 구성도이다.
표시 장치는, 도 1에 도시된 바와 같이, 표시 패널(133), 타이밍 컨트롤러(101), 게이트 드라이버(112), 데이터 드라이버(111) 및 직류-직류 변환부(177)를 포함한다.
표시 패널(133)은 영상을 표시한다. 표시 패널(133)은 액정 패널 또는 유기 발광 다이오드 패널일 수 있다. 이하, 표시 패널(133)은 액정 패널인 것으로 예를 들어 설명한다.
표시 패널(133)은, 도시되지 않았지만, 액정층과, 그리고 이 액정층을 사이에 두고 서로 마주보는 하부 기판과 상부 기판을 포함한다.
하부 기판에 복수의 게이트 라인들(GL1 내지 GLi)과, 이 게이트 라인들(GL1 내지 GLi)과 교차되는 복수의 데이터 라인들(DL1 내지 DLj)과, 그리고 게이트 라인들(GL1 내지 GLi)과 데이터 라인들(DL1 내지 DLj)에 접속된 박막 트랜지스터(TFT)들이 배치된다.
도시되지 않았지만, 상부 기판에 블랙 매트릭스, 복수의 컬러필터들 및 공통 전극이 위치한다. 블랙 매트릭스는, 상부 기판 중 화소 영역들에 대응되는 부분들을 제외한 나머지 부분에 위치한다. 컬러필터들은 화소 영역에 위치한다. 컬러필터들은 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터로 구분된다.
화소들(R, G, B)은 행렬 형태로 배열된다. 화소들(R, G, B)은 적색 컬러필터에 대응하여 위치한 적색 화소(R)들, 녹색 컬러필터에 대응하여 위치한 녹색 화소(G) 및 청색 컬러필터에 대응하여 위치한 청색 화소(B)로 구분된다. 이때, 수평 방향으로 인접한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 하나의 단위 영상을 표시하기 위한 단위 화소를 이룬다.
제 n 수평라인(n은 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 n 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 n 수평라인 화소들은 제 n 게이트 라인에 공통으로 접속된다. 이에 따라, 제 n 수평라인 화소들은 제 n 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 예를 들어, 제 1 수평라인(HL1)에 위치한 적색 화소(R) 및 녹색 화소(G)는 모두 제 1 게이트 신호를 공급받는 반면, 제 2 수평라인(HL2)에 위치한 적색 화소(R) 및 녹색 화소(G)는 이들과는 다른 타이밍을 갖는 제 2 게이트 신호를 공급받는다.
각 화소(R, G, B)는, 도 2에 도시된 바와 같이, 박막 트랜지스터(TFT), 액정용량 커패시터(Clc)및 보조용량 커패시터(Cst)를 포함한다.
박막 트랜지스터(TFT)는 게이트 라인으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 박막 트랜지스터(TFT)는 데이터 라인으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터(Clc)및 보조용량 커패시터(Cst)로 공급한다.
액정용량 커패시터(Clc)는 서로 대향하여 위치한 화소 전극과 공통 전극을 포함한다.
보조용량 커패시터(Cst)는 서로 대향하여 위치한 화소 전극과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인 또는 공통 전압을 전송하는 공통 라인이 될 수 있다.
한편, 화소(R, G, B)를 구성하는 구성 요소들 중 박막 트랜지스터(TFT)는 블랙 매트릭스에 의해 가려진다.
타이밍 컨트롤러(101)는 시스템에 구비된 그래픽 컨트롤러로부터 출력된 수직동기신호(Vsync), 수평동기신호(Hsync), 영상 데이터 신호(DATA) 및 기준 클럭 신호(DCLK)를 공급받는다. 타이밍 컨트롤러(101)와 시스템 사이에 인터페이스회로(도시되지 않음)가 구비되는 바, 시스템으로부터 출력된 위 신호들은 인터페이스회로를 통해 타이밍 컨트롤러(101)로 입력된다. 인터페이스회로는 타이밍 컨트롤러(101)에 내장될 수도 있다.
도시되지 않았지만, 인터페이스회로는 LVDS(Low Voltage Differential Signaling) 수신부를 포함할 수 있다. 인터페이스회로는 시스템으로부터 출력된 수직동기신호(Vsync), 수평동기신호(Hsync), 영상 데이터 신호(DATA) 및 클럭신호(DCLK)의 전압 레벨을 낮추는 한편, 이들의 주파수를 높인다.
한편, 인터페이스회로로부터 타이밍 컨트롤러(101)로 입력되는 신호의 높은 고주파 성분으로 인하여 이들 사이에 전자파장애(Electromagnetic interference)가 발생할 수 있는 바, 이를 방지하기 위해 인터페이스회로와 타이밍 컨트롤러(101) 사이에 EMI필터(도시되지 않음)가 더 구비될 수 있다.
타이밍 컨트롤러(101)는 수직동기신호(Hsync), 수평동기신호(Hsync) 및 기준 클럭 신호(DCLK)를 이용하여 게이트 드라이버(112)를 제어하기 위한 게이트 제어신호(GCS)와 데이터 드라이버(111)를 제어하기 위한 데이터 제어신호(DCS)를 발생한다. 게이트 제어신호(GCS)는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock), 게이트 출력 신호(Gate Output Enable) 등을 포함한다. 데이터 제어신호(DCS)는 소스 스타트 펄스(Source Start Pulse), 소스 쉬프트 클럭(Source Shift Clock), 소스 출력 신호(Source Output Enable), 극성신호(Polarity Signal) 등을 포함한다.
또한, 타이밍 컨트롤러(101)는 시스템을 통해 입력되는 영상 데이터 신호들(DATA)을 재정렬하고, 그리고 이 재정렬된 영상 데이터 신호들(DATA`)을 데이터 드라이버(111)에 공급한다.
한편, 타이밍 컨트롤러(101)는 시스템에 구비된 전원부로부터 출력된 구동 전원(VCC)에 의해 동작하는 바, 특히 이 구동 전원(VCC)은 타이밍 컨트롤러(101) 내부에 설치된 위상고정루프회로(Phase Lock Loop: PLL)의 전원 전압으로서 사용된다. 위상고정루프회로(PLL)는 타이밍 컨트롤러(101)에 입력되는 기준 클럭 신호(DCLK)를 발진기로부터 발생되는 기준 주파수와 비교한다. 그리고, 그 비교 결과 이들 사이에 오차가 있는 것으로 확인되면, 위상고정루프회로는 그 오차만큼 기준 클럭 신호(DCLK)의 주파수를 조정하여 샘플링 클럭 신호를 발생한다. 이 샘플링 클럭 신호는 영상 데이터 신호들(DATA`)을 샘플링하기 위한 신호이다.
직류-직류 변환부(177)는 시스템을 통해 입력되는 구동 전원(VCC)을 승압 또는 감압하여 표시 패널(133)에 필요한 각종 전압들을 생성한다. 이를 위해, 직류-직류 변환부(177)는, 예를 들어, 이의 출력 단의 출력 전압을 스위칭하기 위한 출력 스위칭소자와, 그 출력 스위칭소자의 제어단자에 인가되는 제어신호의 듀티비(duty ratio)나 주파수를 제어하여 출력 전압을 승압하거나 감압시키기 위한 펄스폭 변조기(Pulse Width Modulator: PWM)를 포함할 수 있다. 여기서, 전술된 펄스폭 변조기 대신에 펄스주파수 변조기(Pulse Frequency Modulator: PFM)가 그 직류-직류 변환부(177)에 포함될 수 있다.
펄스폭 변조기는 전술된 제어 신호의 듀티비를 높여 직류-직류 변환부(177)의 출력 전압을 높이거나, 그 제어신호의 듀티비를 낮추어 직류-직류 변환부(177)의 출력 전압을 낮춘다. 펄스주파수 변조기는 전술된 제어 신호의 주파수를 높여 직류-직류 변환부(177)의 출력 전압을 높이거나, 제어 신호의 주파수를 낮추어 직류-직류 변환부(177)의 출력 전압을 낮춘다. 직류-직류 변환부(177)의 출력 전압은 6[V] 이상의 기준 전압(VDD), 10단계 미만의 감마기준전압(GMA)들, 2.5 내지 3.3V의 공통 전압(Vcom), 15[V] 이상의 게이트 고전압, -4[V] 이하의 게이트 저전압을 포함할 수 있다.
감마기준전압(GMA)들은 기준 전압의 분압에 의해 발생된 전압이다. 감마기준전압(GMA)들은 아날로그 전압으로서, 이들은 데이터 드라이버(111)에 공급된다. 공통 전압(Vcom)은 데이터 드라이버(111)를 경유하여 표시 패널(133)의 공통 전극에 공급된다. 게이트 고전압은 박막 트랜지스터(TFT)의 문턱 전압 이상으로 설정된 게이트 신호의 하이논리전압이고, 그리고 게이트 저전압은 박막 트랜지스터(TFT)의 오프 전압으로 설정된 게이트 신호의 로우논리전압으로서, 이들은 게이트 드라이버(112)에 공급된다.
게이트 드라이버(112)는 타이밍 컨트롤러(101)로부터 제공된 게이트 제어신호(GCS)에 따라 게이트 신호들을 생성하고, 그 게이트 신호들을 복수의 게이트 라인들(GL1 내지 GLi)에 차례로 공급한다. 게이트 드라이버(112)는, 예를 들어, 게이트 쉬프트 클럭에 따라 게이트 스타트 펄스를 쉬프트 시켜 게이트 신호들을 발생시키는 쉬프트 레지스터로 구성될 수 있다. 쉬프트 레지스터는 복수의 스위칭소자들로 구성될 수 있다. 이 스위칭소자들은 표시 영역의 박막 트랜지스터(TFT)와 동일한 공정으로 하부 기판 상에 형성될 수 있다.
데이터 드라이버(111)는 타이밍 컨트롤러(101)로부터 영상 데이터 신호들(DATA') 및 데이터 제어신호(DCS)를 공급받는다. 데이터 드라이버(111)는 데이터 제어신호(DCS)에 따라 영상 데이터 신호들(DATA')을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 드라이버(111)는 타이밍 컨트롤러(101)로부터의 영상 데이터 신호들(DATA')을, 직류-직류 변환부(177)로부터 입력되는 감마기준전압들(GMA)을 이용하여, 아날로그 영상 데이터 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
도 3은 도 1의 데이터 드라이버(111)에 대한 상세 블록 구성도이다.
데이터 드라이버(111)는, 도 3에 도시된 바와 같이, 쉬프트 레지스터부(310), 샘플링 래치부(320), 홀딩 래치부(330), 계조 발생부(300), 디지털-아날로그 변환부(340) 및 버퍼부(350)를 포함한다.
쉬프트 레지스터부(310)는 타이밍 컨트롤러(101)로부터 소스 쉬프트 클럭(SSC) 및 소스 스타트 펄스(SSP)를 공급받고, 소스 쉬프트 클럭(SSC)의 1주기 마다 소스 스타트 펄스(SSP)를 쉬프트 시키면서 순차적으로 j개의 샘플링 신호들을 생성한다. 이를 위해, 쉬프트 레지스터부(310)는 j개의 쉬프트 레지스터(31)들을 구비한다.
샘플링 래치부(320)는 쉬프트 레지스터부(310)로부터 순차적으로 공급되는 샘플링 신호들에 응답하여 디지털 영상 데이터 신호들을 순차적으로 저장한다. 여기서, 샘플링 래치부(320)는 j개의 디지털 영상 데이터 신호들을 저장하기 위한 j개의 샘플링 래치(32)들을 포함한다. 그리고, 각각의 샘플링 래치(32)는 영상 데이터 신호의 비트수에 대응되는 저장 용량을 갖는다. 예를 들어, 영상 데이터 신호들 각각이 k비트(k는 자연수)로 구성되는 경우 샘플링 래치(32)들 각각은 k비트의 크기로 설정된 저장 용량을 갖는다.
홀딩 래치부(330)는, 소스 아웃풋 인에이블 신호(SOE)에 응답하여, 샘플링 래치부(320)로부터의 영상 데이터 신호들을 동시에 입력받아 저장함과 아울러, 이전 기간에 저장되었던 샘플링된 영상 데이터 신호들을 동시에 출력한다. 홀딩 래치부(330)로부터 출력된 영상 데이터 신호들은 디지털-아날로그 변환부(340)로 동시에 공급된다. 홀딩 래치부(330)는 j개의 영상 데이터 신호들을 저장하기 위한 j개의 홀딩 래치(33)들을 포함한다. 또한, 각각의 홀딩 래치(33)는 영상 데이터 신호의 비트수에 대응되는 저장 용량을 갖는다. 예를 들어, 영상 데이터 신호들 각각이 위와 같이 k비트로 구성되는 경우 홀딩 래치(33)들 각각은 k비트의 크기로 설정된 저장 용량을 갖는다.
계조 발생부(300)는 직류-직류 변환부(177)로부터의 감마기준전압(GMA)들을 분압하여 복수의 계조 전압(GV)들을 생성한다.
디지털-아날로그 변환부(340)는 홀딩 래치부(340)로부터 공급된 영상 데이터 신호의 비트 값에 대응하는 아날로그 영상 데이터 신호를 생성한다. 구체적으로, 디지털-아날로그 변환부(340)는 홀딩 래치부(330)로부터의 디지털 영상 데이터 신호의 비트 값에 대응하는 계조 전압을 계조 발생부(300)에서 선택하고, 그 선택된 계조 전압을 아날로그 영상 데이터 신호로서 출력한다. 디지털-아날로그 변환부(340)는 j개의 디지털 영상 데이터 신호들을 아날로그 영상 데이터 신호들로 변환하기 위한 j개의 디지털-아날로그 변환기(34)들을 포함한다.
버퍼부(350)는 디지털-아날로그 변환부(340)로부터 아날로그 영상 데이터 신호들을 공급받고, 이 아날로그 영상 데이터 신호들을 증폭하여 표시 패널의 데이터 라인(D1 내지 Dm)들로 출력한다. 버퍼부(350)는 j개의 아날로그 영상 데이터 신호들을 증폭하기 위한 j개의 버퍼(35)들을 포함한다.
바이어스 조절부(380)는 홀딩 래치부(330)로부터의 영상 데이터 신호들을 근거로 버퍼부(350)의 바이어스 제어 신호들의 크기를 조절한다. 이때, 바이어스 제어 신호들의 조절 시점은 소스 아웃풋 인에이블 신호(SOE)에 의해 결정된다. 즉, 바이어스 조절부(380)에 소스 아웃풋 인에이블 신호(SOE)가 입력될 때 이에 응답하여 바이어스 조절부(380)는 바이어스 제어 신호들의 크기를 조절한다. 바이어스 조절부(380)는 j개의 바이어스 신호들의 크기를 조절하기 위한 j개의 바이어스 조절기(38)들을 포함한다. 바이어스 조절부(380)에 의해, 버퍼부(350)는 영상 데이터 신호의 변화량에 따라 적절하게 조절된 바이어스 제어 신호를 공급받을 수 있다. 따라서, 영상 데이터 신호의 변화량이 작을 때 이에 비례하여 바이어스 제어 신호의 크기가 줄어들어 데이터 드라이버(111)의 소비 전력이 감소될 수 있다.
통합 제어부(370)는 서로 다른 크기를 갖는 복수의 바이어스 제어 신호들 및 서로 다른 듀티비를 갖는 복수의 바이어스 인에이블 신호들을 생성하여 바이어스 조절부(380)로 공급한다. 통합 제어부(370)로부터의 복수의 바이어스 제어 신호들 및 복수의 바이어스 인에이블 신호들은 각 바이어스 조절기(38)에 공통적으로 공급된다.
도 4는 도 3의 데이터 드라이버(111)에 포함된 구성 요소들 중 하나의 데이터 라인을 구동하기 위한 구성 요소들 및 통합 제어부(370)를 나타낸 도면이고, 도 5는 도 4의 바이어스 모드 판단부, 데이터 선택부 및 바이어스 제어부에 대한 상세 구성도이다.
도 4에 도시된 쉬프트 레지스터(31p)는, 도 3의 쉬프트 레지스터부(310)에 포함된 j개의 쉬프트 레지스터(31)들 중 제 p 데이터 라인(p는 1 내지 j 중 어느 하나)에 대응되는 제 p 쉬프트 레지스터이다.
그리고, 도 4에 도시된 샘플링 래치(32p)는, 도 3의 샘플링 래치부(320)에 포함된 j개의 샘플링 래치(32)들 중 제 p 데이터 라인에 대응되는 제 p 샘플링 래치이다.
그리고, 도 4에 도시된 홀딩 래치(33p)는, 도 3의 홀딩 래치부(330)에 포함된 j개의 홀딩 래치(33)들 중 제 p 데이터 라인에 대응되는 제 p 홀딩 래치이다.
그리고, 도 4에 도시된 디지털-아날로그 변환기(34p)는, 도 3의 디지털-아날로그 변환부(340)에 포함된 j개의 디지털-아날로그 변환기(34)들 중 제 p 데이터 라인에 대응되는 제 p 디지털-아날로그 변환기이다.
그리고, 도 4에 도시된 버퍼(35p)는, 도 3의 버퍼부(350)에 포함된 j개의 버퍼(35)들 중 제 p 데이터 라인에 대응되는 제 p 버퍼이다.
그리고 도 4에 도시된 바이어스 조절기(38p)는, 도 3의 바이어스 조절부(380)에 포함된 j개의 바이어스 조절기(38)들 중 제 p 데이터 라인에 대응되는 제 p 바이어스 조절기이다.
바이어스 조절기(38p)는, 도 4에 도시된 바와 같이, 바이어스 모드 판단부(401), 데이터 선택부(402), 제어 신호 생성부(403) 및 바이어스 제어부(404)를 포함한다.
바이어스 모드 판단부(401)는, 도 5에 도시된 바와 같이, 제 p 데이터 라인에 대응되는 n번째 영상 데이터 신호(Dn) 및 m번째 영상 데이터 신호(Dm; m은 n보다 작은 자연수)를 근거로 바이어스 모드 신호(BMS)를 생성한다.
n번째 영상 데이터 신호(Dn) 및 m번째 영상 데이터 신호(Dm)는 모두 디지털 신호로서, m번째 영상 데이터 신호(Dm)가 n번째 영상 데이터 신호(Dn)보다 시간적으로 먼저 출력된다. 다시 말하여, m번째 영상 데이터 신호(Dm)가 n번째 영상 데이터 신호(Dn)보다 더 과거의 신호이다. 예를 들어, m번째 영상 데이터 신호(Dm)는 n-1번째 영상 데이터 신호(Dn-1)일 수 있다.
n번째 영상 데이터 신호(Dn)는, 제 p 데이터 라인에 공급될 n번째 아날로그 영상 데이터 신호에 대응되는 디지털 신호이다. 그리고, m번째 영상 데이터 신호(Dm)는, 제 p 데이터 라인에 공급될 m번째 아날로그 영상 데이터 신호에 대응되는 디지털 신호이다. m번째 아날로그 영상 데이터 신호가 제 p 데이터 라인에 먼저 인가된 후, 이어서 n번째 아날로그 영상 데이터 신호가 제 p 데이터 라인에 인가된다.
이하, 설명의 편의상, m번째 영상 데이터 신호(Dm)가 n-1번째 영상 데이터 신호(Dn-1)인 것으로 예를 들어 설명한다. 그러나, 이 m번째 영상 데이터 신호(Dm)는 n-1번째 영상 데이터 신호(Dn-1)로만 한정되는 것은 아니며, 예를 들어, n-2번째 영상 데이터 신호일수도 있고, n-3번째 영상 데이터 신호일 수도 있고, ... n-z번째 영상 데이터 신호(z는 n보다 작고 3보다 큰 자연수)일수도 있다.
바이어스 모드 판단부(401)는 n번째 영상 데이터 신호(Dn)와 n-1번째 영상 데이터 신호(Dn-1) 를 비교하여 인접한 영상 데이터 신호들 간의 변화량을 판단하고, 그 판단 결과로서 바이어스 모드 신호(BMS)를 생성한다. 이를 위해, 바이어스 모드 판단부(401)는 n번째 영상 데이터 신호(Dn)와 n-1번째 영상 데이터 신호(Dn-1) 간의 차이값을 근거로 바이어스 모드 신호(BMS)를 생성할 수 있다. 이 차이값은 절대값이다. 바이어스 모드 신호(BMS)는 디지털 신호로서, 이 바이어스 모드 신호(BMS)는 그 차이값의 크기에 따라 다른 디지털 값을 갖는다. 즉, 바이어스 모드 신호(BMS)의 디지털 값은, 예를 들어 현재 영상 데이터 신호인 n번째 영상 데이터 신호(Dn)가 이전 영상 데이터 신호인 n-1번째 영상 데이터 신호(Dn-1)로부터 얼마나 증가 또는 감소하였는지를 의미한다.
바이어스 모드 판단부(401)는, 도 5에 도시된 바와 같이, 비트 래치부(411) 및 트랜지션 검출부(412)를 포함할 수 있다.
비트 래치부(411)는, 소스 아웃풋 인에이블 신호(SOE)에 응답하여, 홀딩 래치(33p)로부터의 n번째 영상 데이터 신호(Dn)를 그 내부에 저장함과 아울러 그 n번째 영상 데이터 신호(Dn)보다 먼저 그 내부에 저장되었던 n-1번째 영상 데이터 신호(Dn-1)를 트랜지션 검출부(412)로 제공한다. 비트 래치부(411)에는 홀딩 래치(33p)에서 공급되는 영상 데이터 신호보다 앞선 영상 데이터 신호가 저장된다.
한편, 비트 래치부(411)는 영상 데이터 신호에 포함된 모든 비트를 저장하지 않고, 일부 비트만들 선택적으로 저장할 수 있다. 예를 들어, 비트 래치부(411)는 영상 데이터 신호의 상위 q비트(q는 k보다 작은 자연수)만을 저장할 수 있다. 더욱 구체적인 예로서, n번째 영상 데이터 신호(Dn)가 ‘11000000’의 코드를 갖는 8비트의 디지털 신호이고, n-1번째 영상 데이터 신호(Dn-1)가 ‘10000000’의 코드를 갖는 8비트의 디지털 신호라고 가정할 때, 비트 래치부(411)는 n번째 영상 데이터 신호(Dn)의 상위 2비트에 해당하는 ‘11’을 저장하고, n-1번째 영상 데이터 신호(Dn-1)의 상위 2비트에 해당하는 ‘10’을 출력한다.
트랜지션 검출부(412)는 비트 래치부(411)로부터 n-1번째 영상 데이터 신호(Dn-1)를 공급받음과 아울러 홀딩 래치(33p)로부터 n번째 영상 데이터 신호(Dn)를 공급받는다. 트랜지션 검출부(412)는 비트 래치부(411)로부터의 n-1번째 영상 데이터 신호(Dn-1)와 홀딩 래치(33p)로부터의 n번째 영상 데이터 신호(Dn) 간의 차이값을 산출한다. 트랜지션 검출부(412)는 산출된 차이값을 근거로 바이어스 모드 신호(BMS)를 생성한다.
한편, 위와 같이 비트 래치부(411)가 영상 데이터 신호의 일부 비트만을 저장할 경우, 트랜지션 검출부(412)는 영상 데이터 신호에 포함된 모든 비트를 공급받지 않고 일부 비트만을 선택적으로 공급받을 수 있다. 예를 들어, 트랜지션 검출부(412)는 영상 데이터 신호의 상위 q비트만을 공급받을 수 있다. 더욱 구체적인 예로서, n번째 영상 데이터 신호(Dn)가 ‘11000000’의 코드를 갖는 8비트의 디지털 신호이고, n-1번째 영상 데이터 신호(Dn-1)가 ‘10000000’의 코드를 갖는 8비트의 디지털 신호라고 가정할 때, 트랜지션 검출부(412)는 홀딩 래치(33p)로부터 n번째 영상 데이터 신호(Dn)의 상위 2비트에 해당하는 ‘11’을 공급받고, 비트 래치부(411)로부터 n-1번째 영상 데이터 신호(Dn-1)의 상위 2비트에 해당하는 10’을 공급받는다. 이와 같은 경우, 트랜지션 검출부(412)는 ‘11’에 해당하는 비트 신호와 ‘10’에 해당하는 비트 신호 간의 차이값을 산출한다. 이 차이값은 ‘01’로서, 트랜지션 검출부(412)는 이 ‘01’의 디지털 신호를 바이어스 모드 신호(BMS)로서 출력한다. 이 트랜지션 검출부(412)로부터 출력된 바이어스 모드 신호(BMS)는 데이터 선택부(402)에 제공된다.
한편, 위와 같이 비트 래치부(411) 및 트랜지션 검출부(412)로 영상 데이터 신호의 일부 비트만이 선택적으로 공급되도록, 트랜지션 검출부(412)는 각각 비트 추출부를 포함할 수 있다. 비트 추출부는 홀딩 래치(33p)에서 제공된 영상 데이터 신호로부터 상위 q비트만을 추출한다.
데이터 선택부(402)는 트랜지션 검출부(412)로부터 바이어스 모드 신호(BMS)를 공급받고, 통합 제어부(370)로부터 복수의 바이어스 인에이블 신호들을 공급받는다. 데이터 선택부(402)는 복수의 바이어스 인에이블 신호들 중 바이어스 모드 신호(BMS)를 근거로 어느 하나를 선택한다. 데이터 선택부(402)는 멀티플렉서(multiplexer)일 수 있다.
데이터 선택부(402)는 통합 제어부(370)로부터 2q개의 바이어스 인에이블 신호들을 공급받을 수 있다. 예를 들어, 위와 같이 q가 2일 경우, 데이터 선택부(402)는 총 4개의 바이어스 인에이블 신호들(B_EN1, B_EN2, B_EN3, B_EN4)을 공급받는다.
복수의 바이어스 인에이블 신호들(B_EN1, B_EN2, B_EN3, B_EN4)은 디지털 신호이다. 복수의 바이어스 인에이블 신호들(B_EN1, B_EN2, B_EN3, B_EN4) 중 적어도 2개는 서로 다른 듀티비(duty ratio)를 갖는다. 예를 들어, 제 1 바이어스 인에이블 신호(B_EN1)가 높은 듀티비를 가지고, 제 2 바이어스 인에이블 신호(B_EN2)가 제 1 바이어스 인에이블 신호(B_EN1)보다 낮은 듀티비를 가지고, 제 3 바이어스 인에이블 신호(B_EN3)가 제 2 바이어스 인에이블 신호(B_EN2)보다 낮은 듀티비를 가지고, 제 4 바이어스 인에이블 신호(B_EN4)가 제 3 바이어스 인에이블 신호(B_EN3)보다 낮은 듀티비를 가질 수 있다.
데이터 선택부(402)는 바이어스 모드 신호(BMS)에 따라 복수의 바이어스 인에이블 신호들(B_EN1, B_EN2, B_EN3, B_EN4) 중 하나를 선택하여 출력한다. 예를 들어, 바이어스 모드 신호(BMS)가 ‘00’의 디지털 코드를 가질 경우 데이터 선택부(402)는 가장 높은 듀티비를 갖는 제 1 바이어스 인에이블 신호(B_EN1)를 출력하며, 바이어스 모드 신호(BMS)가 ‘01’의 디지털 코드를 가질 경우 데이터 선택부(402)는 2번째로 높은 듀티비를 갖는 제 2 바이어스 인에이블 신호(B_EN2)를 출력하며, 바이어스 모드 신호(BMS)가 ‘10’의 디지털 코드를 가질 경우 데이터 선택부(402)는 3번째로 높은 듀티비를 갖는 제 3 바이어스 인에이블 신호(B_EN3)를 출력하며, 그리고 바이어스 모드 신호(BMS)가 ‘11’의 디지털 코드를 가질 경우 데이터 선택부(402)는 가장 낮은 듀티비를 갖는 제 4 바이어스 인에이블 신호(B_EN4)를 출력한다.
데이터 선택부(402)에 의해 선택된 바이어스 인에이블 신호는 제어 신호 생성부(403)로 공급된다. 이와 같이, 데이터 선택부(402)는 순차적으로 출력되는 영상 데이터 신호들 간의 변화량이 클수록 낮은 듀티비의 바이어스 인에이블 신호를 선택할 수 있다. 한편, 이와 달리, 데이터 선택부(402)는 그 영상 데이터 신호들 간의 변화량이 클수록 높은 듀티비의 바이어스 인에이블 신호를 선택할 수도 있다.
제어 신호 생성부(403)는 데이터 선택부(402)에 의해 선택된 바이어스 인에이블 신호를 근거로 제 1 스위칭 제어 신호(SCS1) 및 제 2 스위칭 제어 신호(SCS2)를 생성한다. 예를 들어, 제어 신호 생성부(403)는 선택된 바이어스 인에이블 신호의 레벨을 변환하여 제 1 스위칭 제어 신호(SCS1)를 생성하고, 그 제 1 스위칭 제어 신호(SCS1)의 위상을 반전시켜 제 2 스위칭 제어 신호(SCS2)를 생성할 수 있다. 제어 신호 생성부(403)는 서로 반전된 출력을 발생하는 레벨 쉬프터(level shifter)일 수 있다.
도 6은 선택된 바이어스 인에이블 신호 및 스위칭 제어 신호들의 파형을 나타낸 도면이다.
제 1 스위칭 제어 신호(SCS1) 및 제 2 스위칭 제어 신호(SCS2)는 아날로그 신호이다. 도 6에 도시된 바와 같이, 제 1 스위칭 제어 신호(SCS1)는 선택된 바이어스 인에이블 신호(B_EN)와 동일한 위상을 가지며, 그 선택된 바이어스 인에이블 신호(B_EN)보다 더 큰 레벨을 갖는다.
제 1 스위칭 제어 신호(SCS1)와 제 2 스위칭 제어 신호(SCS2)는 서로 반대의 위상을 갖는 교류 신호이다. 예를 들어, 도 6에 도시된 바와 같이, 제 2 스위칭 제어 신호(SCS2)는 제 1 스위칭 제어 신호(SCS1)에 대하여 180도 반전된 위상을 갖는다. 따라서, 제 1 스위칭 제어 신호(SCS1)가 고전압을 갖는 기간(TO2)에 제 2 스위칭 제어 신호(SCS2)는 저전압을 가지며, 제 1 스위칭 제어 신호(SCS1)가 저전압을 갖는 기간(TO1)에 제 2 스위칭 제어 신호(SCS2)는 고전압을 갖는다.
제 1 스위칭 제어 신호(SCS1)의 고전압은 바이어스 인에이블 신호보다 더 큰 값을 갖는다. 마찬가지로, 제 2 스위칭 제어 신호(SCS2)의 고전압은 바이어스 인에이블 신호보다 더 큰 값을 갖는다. 그리고, 제 1 스위칭 제어 신호(SCS1)의 저전압은 바이어스 인에이블 신호보다 더 작은 값을 갖는다. 마찬가지로, 제 2 스위칭 제어 신호(SCS2)의 저전압은 바이어스 인에이블 신호보다 더 작은 값을 갖는다.
제 1 스위칭 제어 신호(SCS1) 및 제 2 스위칭 제어 신호(SCS2)는 이후 설명할 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2)의 출력 기간을 정의한다. 여기서, 출력 기간은 제 1 출력 기간(TO1) 및 제 2 출력 기간(TO2)을 포함한다.
제 1 출력 기간(TO1)은 제 1 스위칭 제어 신호(SCS1)의 로우 구간 및 제 2 스위칭 제어 신호(SCS2)의 하이 구간에 대응된다. 제 2 출력 기간(TO2)은 제 1 스위칭 제어 신호(SCS1)의 하이 구간 및 제 2 스위칭 제어 신호(SCS2)의 로우 구간에 대응된다. 제 1 스위칭 제어 신호(SCS1)의 로우 구간에서 제 1 스위칭 제어 신호(SCS1)는 저전압으로 유지되고, 제 1 스위칭 제어 신호(SCS1)의 하이 구간에서 제 1 스위칭 제어 신호(SCS1)는 고전압으로 유지된다. 제 2 스위칭 제어 신호(SCS2)의 로우 구간에서 제 2 스위칭 제어 신호(SCS2)는 저전압으로 유지되고, 제 2 스위칭 제어 신호(SCS2)의 하이 구간에서 제 2 스위칭 제어 신호(SCS2)는 고전압으로 유지된다.
제어 신호 생성부(403)로부터 출력된 제 1 스위칭 제어 신호(SCS1) 및 제 2 스위칭 제어 신호(SCS2)는 바이어스 제어부(404)로 제공된다.
바이어스 제어부(404)는 제어 신호 생성부(403)로부터 제 1 스위칭 제어 신호(SCS1) 및 제 2 스위칭 제어 신호(SCS2)를 공급받으며, 통합 제어부(370)로부터 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2)를 공급받는다.
바이어스 제어부(404)는 제 1 및 제 2 스위칭 제어 신호(SCS1, SCS2)에 의해 정의된 제 1 및 제 2 출력 기간(TO1, TO2)에 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2) 중 어느 하나를 선택하고, 그 선택된 바이어스 제어 신호를 버퍼(35p)로 공급한다. 예를 들어, 바이어스 제어부(404)는 제 1 출력 기간(TO1) 동안 제 1 바이어스 제어 신호(BCS1)를 선택하여 출력하고, 제 2 출력 기간(TO2) 동안 제 2 바이어스 제어 신호(BCS2)를 선택하여 출력한다. 바이어스 제어부(404)는 멀티플렉서일 수 있다.
제 1 바이어스 제어 신호(BCS1)와 제 2 바이어스 제어 신호(BCS2)는 아날로그 신호들이다. 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2)는 직류 전압일 수 있다. 이와 달리, 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2)는 직류 전류일 수 있다. 제 1 바이어스 제어 신호(BCS1)와 제 2 바이어스 제어 신호(BCS2)는 서로 다른 값을 갖는다. 예를 들어, 제 2 바이어스 제어 신호(BCS2)는 제 1 바이어스 제어 신호(BCS1)보다 더 작은 값을 가질 수 있다. 구체적인 예로서, 제 2 바이어스 제어 신호(BCS2)는 제 1 바이어스 제어 신호(BCS1)의 60%에 해당하는 값을 가질 수 있다.
바이어스 제어부(404)로부터 출력된 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2)는 버퍼(35p)로 제공된다. 이때, 제 1 바이어스 제어 신호(BCS1)와 제 2 바이어스 제어 신호(BCS2)는 차례로 버퍼(35p)로 입력된다. 예를 들어, 제 1 바이어스 제어 신호(BCS1)가 제 1 출력 기간(TO1) 동안 먼저 버퍼(35p)에 입력되고, 그 뒤를 이어 제 2 바이어스 제어 신호(BCS2)가 제 2 출력 기간(TO2) 동안 버퍼(35p)에 입력된다.
제 1 출력 기간(TO1)의 길이는 제 1 스위칭 제어 신호(SCS1)의 로우 구간의 길이 또는 제 2 스위칭 제어 신호(SCS2)의 하이 구간의 길이에 대응된다. 제 1 스위칭 제어 신호(SCS1)의 로우 구간의 길이 또는 제 2 스위칭 제어 신호(SCS2)의 하이 기간의 길이는 선택된 바이어스 인에이블 신호의 로우 구간의 길이에 대응되는 바, 결국 버퍼(35p)로 제 1 바이어스 제어 신호(BCS1)가 공급되는 시간은 선택된 바이어스 인에이블 신호의 듀티비에 의해 제어된다. 예를 들어, 선택된 바이어스 인에이블 신호의 듀티비가 낮을수록 더 오랜 시간 동안 버퍼(35p)로 제 1 바이어스 제어 신호(BCS1)가 공급된다.
반면, 제 2 출력 기간(TO2)의 길이는 제 1 스위칭 제어 신호(SCS1)의 하이 구간의 길이 또는 제 2 스위칭 제어 신호(SCS2)의 로우 구간의 길이에 대응된다. 제 1 스위칭 제어 신호(SCS1)의 하이 구간의 길이 또는 제 2 스위칭 제어 신호(SCS2)의 로우 기간의 길이는 선택된 바이어스 인에이블 신호의 하이 구간의 길이에 대응되는 바, 결국 버퍼(35p)로 제 2 바이어스 제어 신호(BCS2)가 공급되는 시간은 선택된 바이어스 인에이블 신호의 듀티비에 의해 제어된다. 예를 들어, 선택된 바이어스 인에이블 신호의 듀티비가 높을수록 더 오랜 시간 동안 버퍼로 제 2 바이어스 제어 신호(BCS2)가 공급된다.
따라서, 선택된 바이어스 인에이블 신호의 듀티비가 감소할수록 제 1 바이어스 제어 신호(BCS1)의 공급 시간은 증가하고, 제 2 바이어스 제어 신호(BCS2)의 공급 시간은 감소한다. 반면, 선택된 바이어스 인에이블 신호의 듀티비가 증가할수록 제 1 바이어스 제어 신호(BCS1)의 공급 시간은 감소하고, 제 2 바이어스 제어 신호(BCS2)의 공급 시간은 증가한다.
바이어스 제어부(404)는, 도 5에 도시된 바와 같이, 통합 제어부(370)로부터 제 1 바이어스 제어 신호(BCS1)가 입력되는 제 1 입력 단자(451), 통합 제어부(370)로부터 제 2 바이어스 제어 신호(BCS2)가 입력되는 제 2 입력 단자(452), 버퍼(35p)에 연결된 출력 단자(450), p형의 제 1 스위칭소자(Tr11), n형의 제 2 스위칭소자(Tr22), p형의 제 3 스위칭소자(Tr33) 및 n형의 제 4 스위칭소자(Tr44)를 포함할 수 있다.
p형의 제 1 스위칭소자(Tr11)는 제 1 스위칭 제어 신호(SCS1)에 따라 제어되며, 제 1 입력 단자(451)와 출력 단자(450) 사이에 접속된다. p형의 제 1 스위칭소자(Tr11)는 제 1 스위칭 제어 신호(SCS1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 1 바이어스 제어 신호(BCS1)를 출력 단자(450)로 출력한다.
n형의 제 2 스위칭소자(Tr22)는 제 2 스위칭 제어 신호(SCS2)에 따라 제어되며, 제 1 입력 단자(451)와 출력 단자(450) 사이에 접속된다. n형의 제 2 스위칭소자(Tr22)는 제 2 스위칭 제어 신호(SCS2)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 1 바이어스 제어 신호(BCS1)를 출력 단자(450)로 출력한다.
p형의 제 3 스위칭소자(Tr33)는 제 2 스위칭 제어 신호(SCS2)에 따라 제어되며, 제 2 입력 단자(452)와 출력 단자(450) 사이에 접속된다. p형의 제 3 스위칭소자(Tr33)는 제 2 스위칭 제어 신호(SCS2)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 2 바이어스 제어 신호(BCS2)를 출력 단자(450)로 출력한다.
n형의 제 4 스위칭소자(Tr44)는 제 1 스위칭 제어 신호(SCS1)에 따라 제어되며, 제 2 입력 단자(452)와 출력 단자 사이에 접속된다. n형의 제 4 스위칭소자(Tr44)는 제 1 스위칭 제어 신호(SCS1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 2 바이어스 제어 신호(BCS2)를 출력 단자(450)로 출력한다.
p형의 제 1 스위칭소자(Tr11)와 n형의 제 2 스위칭소자(Tr22)는 서로 한 쌍이 되어 하나의 트랜스미션 게이트(transmission gate) 소자를 구성하며, p형의 제 3 스위칭소자(Tr33)와 n형의 제 4 스위칭소자(Tr44)는 서로 한 쌍이 되어 다른 하나의 트랜스미션 게이트 소자를 구성한다.
제 1 스위칭 제어 신호(SCS1)의 고전압은 n형의 제 2 스위칭소자(Tr22) 및 n형의 제 4 스위칭소자(Tr44)를 턴-온시킬 수 있는 레벨을 가지며, 제 1 스위칭 제어 신호(SCS1)의 저전압은 p형의 제 1 스위칭소자(Tr11) 및 p형의 제 3 스위칭소자(Tr33)를 턴-온시킬 수 있는 레벨을 갖는다. 제 2 스위칭 제어 신호(SCS2)의 고전압은 n형의 제 2 스위칭소자(Tr22) 및 n형의 제 4 스위칭소자(Tr44)를 턴-온시킬 수 있는 레벨을 가지며, 제 2 스위칭 제어 신호(SCS2)의 저전압은 p형의 제 1 스위칭소자(Tr11) 및 p형의 제 3 스위칭소자(Tr33)를 턴-온시킬 수 있는 레벨을 갖는다.
제 1 출력 기간(TO1)에 제 1 스위칭 제어 신호(SCS1)가 저전압을 갖고, 제 2 스위칭 제어 신호(SCS2)가 고전압을 가질 때, 한 쌍으로 연결된 제 1 스위칭소자(Tr11) 및 제 2 스위칭소자(Tr22)가 모두 턴-온된다. 반면, 다른 한 쌍으로 연결된 제 3 스위칭소자(Tr33) 및 제 4 스위칭소자(Tr44)는 모두 턴-오프된다. 따라서, 제 1 출력 기간(TO1)에는, 턴-온된 제 1 스위칭소자(Tr11) 및 제 2 스위칭소자(Tr22)를 통해 제 1 바이어스 제어 신호(BCS1)가 버퍼(35p)로 공급된다.
제 2 출력 기간(TO2)에 제 1 스위칭 제어 신호(SCS1)가 고전압을 갖고, 제 2 스위칭 제어 신호(SCS2)가 저전압을 가질 때, 한 쌍으로 연결된 제 1 스위칭소자(Tr11) 및 제 2 스위칭소자(Tr22)가 모두 턴-오프된다. 반면, 다른 한 쌍으로 연결된 제 3 스위칭소자(Tr33) 및 제 4 스위칭소자(Tr44)는 모두 턴-온된다. 따라서, 제 2 출력 기간(TO2)에는, 턴-온된 제 3 스위칭소자(Tr33) 및 제 4 스위칭소자(Tr44)를 통해 제 2 바이어스 제어 신호(BCS2)가 버퍼(35p)로 공급된다.
버퍼(35p)는 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2)에 따라 바이어스 전류를 발생시키고, 그 바이어스 전류를 이용하여 아날로그 영상 데이터 신호를 증폭한다. 이를 위해, 버퍼(35p)는 바이어스단, 입력단 및 출력단을 포함할 수 있다.
버퍼(35p)의 바이어스단은 적어도 하나의 전류원을 포함할 수 있다. 바이어스단은 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2)에 응답하여 전류원으로부터 발생되는 바이어스 전류의 크기를 제어한다. 예를 들어, 바이어스단은 제 1 바이어스 제어 신호(BCS1)에 따라 제 1 바이어스 전류를 출력하고, 제 2 바이어스 제어 신호(BCS2)에 따라 제 2 바이어스 전류를 출력한다. 제 2 바이어스 전류는 제 1 바이어스 전류보다 더 작다.
버퍼(35p)의 입력단은 바이어스단으로부터 제공된 바이어스 전류를 근거로, 버퍼(35p)의 반전 단자 및 비반전 단자에 입력된 아날로그 영상 데이터 신호를 증폭하여 출력한다.
버퍼(35p)의 출력단은 입력단으로부터 제공된 아날로그 영상 데이터 신호를 증폭하여 제 p 데이터 라인으로 출력한다. 버퍼(35p)는 연산 증폭기(operational amplifier)일 수 있다.
도 7은 도 5의 제어 신호 생성부(403)에 대한 상세 구성도이다.
전술된 바와 같이 제어 신호 생성부(403)는 서로 반전된 2개의 출력을 발생하는 레벨 쉬프터일 수 있다. 이러한 제어 신호 생성부(403)는, 도 7에 도시된 바와 같이, 데이터 선택부(402)로부터의 바이어스 인에이블 신호가 입력되는 입력 단자(620), 제 1 스위칭 제어 신호(SCS1)가 출력되는 제 1 출력 단자(651), 제 2 스위칭 제어 신호(SCS2)가 출력되는 제 2 출력 단자(652), 반전부(611), 중간 제어부(612) 및 출력부(613)를 포함한다.
반전부(611)는 입력 단자(620)에 인가된 바이어스 인에이블 신호를 근거로 반전 바이어스 인에이블 신호를 생성한다. 이를 위해, 반전부(611)는 p형의 제 1 스위칭소자(Tr1) 및 n형의 제 2 스위칭소자(Tr2)를 포함할 수 있다.
p형의 제 1 스위칭소자(Tr1)는 입력 단자(620)로부터의 바이어스 인에이블 신호에 따라 제어되며, 제 1 고전압 전원 라인(VDL1)과 반전 단자(630) 사이에 접속된다. 제 1 고전압 전원 라인(VDL1)은 제 1 고전압(VDD1)을 전송한다. 제 1 고전압(VDD1)은 아날로그 신호로서, 직류 전압이다. p형의 제 1 스위칭소자(Tr1)는 입력 단자(620)로부터의 바이어스 인에이블 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 1 고전압(VDD1)을 반전 단자(630)로 출력한다.
n형의 제 2 스위칭소자(Tr2)는 입력 단자(620)로부터의 바이어스 인에이블 신호에 따라 제어되며, 반전 단자(630)와 제 1 저전압 전원 라인(VSL1)에 접속된다. 제 1 저전압 전원 라인(VSL1)은 제 1 저전압(VSS1)을 전송한다. 제 1 저전압(VSS1)은 그라운드 전압일 수 있다. n형의 제 2 스위칭소자(Tr2)는 입력 단자(620)로부터의 바이어스 인에이블 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(V)을 반전 단자(630)로 출력한다.
중간 제어부(612)는 데이터 선택부(402)로부터 바이어스 인에이블 신호 및 반전부(611)로부터의 반전 바이어스 인에이블 신호를 근거로 제 1 중간 제어 신호 및 제 2 중간 제어 신호를 생성한다. 이를 위해, 중간 제어부(612)는 n형의 제 3 스위칭소자(Tr3), n형의 제 4 스위칭소자(Tr4), p형의 제 5 스위칭소자(Tr5) 및 p형의 제 6 스위칭소자(Tr6)를 포함할 수 있다.
n형의 제 3 스위칭소자(Tr3)는 입력 단자(620)로부터의 바이어스 인에이블 신호에 따라 제어되며, 제 1 중간 단자(641)와 제 1 저전압 전원 라인(VSL1) 사이에 접속된다. n형의 제 3 스위칭소자(Tr3)는 입력 단자(620)로부터의 바이어스 인에이블 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(VSS1)을 제 1 중간 단자(641)로 출력한다.
n형의 제 4 스위칭소자(Tr4)는 반전 단자(630)로부터의 반전 바이어스 인에이블 신호에 따라 제어되며, 제 2 중간 단자(642)와 제 1 저전압 전원 라인(VSL1) 사이에 접속된다. n형의 제 4 스위칭소자(Tr4)는 반전 단자(630)로부터의 반전 바이어스 인에이블 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 1 저전압(VSS1)을 제 2 중간 단자(642)로 출력한다.
p형의 제 5 스위칭소자(Tr5)는 제 2 중간 단자(642)로부터의 제 2 중간 제어 신호에 따라 제어되며, 제 2 고전압 전원 라인(VDL2)과 제 1 중간 단자(641) 사이에 접속된다. 제 2 고전압 전원 라인(VDL2)은 제 2 고전압(VDD2)을 전송한다. 제 2 고전압(VDD2)은 아날로그 전압으로서, 제 1 고전압(VDD1)보다 더 큰 전압이다. p형의 제 5 스위칭소자(Tr5)는 제 2 중간 단자(642)로부터의 제 2 중간 제어 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 2 고전압(VDD2)을 제 1 중간 단자(641)로 출력한다.
p형의 제 6 스위칭소자(Tr6)는 제 1 중간 단자(641)로부터의 제 1 중간 제어 신호에 따라 제어되며, 제 2 고전압 전원 라인(VDL2)과 제 2 중간 단자(642) 사이에 접속된다. p형의 제 6 스위칭소자(Tr6)는 제 1 중간 단자(641)로부터의 제 1 중간 제어 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 2 고전압(VDD2)을 제 2 중간 단자(642)로 출력한다.
출력부(613)는 중간 제어부(612)로부터의 제 1 중간 제어 신호 및 제 2 중간 제어 신호를 근거로 제 1 스위칭 제어 신호(SCS1) 및 제 2 스위칭 제어 신호(SCS2)를 생성하고, 생성된 제 1 스위칭 제어 신호(SCS1) 및 제 2 스위칭 제어 신호(SCS2)를 각각 제 1 출력 단자(651) 및 상기 제 2 출력 단자(652)로 출력한다. 이를 위해, 출력부(613)는 p형의 제 7 스위칭소자(Tr7), p형의 제 8 스위칭소자(Tr8), n형의 제 9 스위칭소자(Tr9) 및 n형의 제 10 스위칭소자(Tr10)를 포함한다.
p형의 제 7 스위칭소자(Tr7)는 제 1 중간 단자(641)로부터의 제 1 중간 제어 신호에 따라 제어되며, 제 2 고전압 전원 라인(VDL2)과 제 1 출력 단자(651) 사이에 접속된다. p형의 제 7 스위칭소자(Tr7)는 제 1 중간 단자(641)로부터의 제 1 중간 제어 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 2 고전압(VDD2)을 제 1 출력 단자(651)로 출력한다.
p형의 제 8 스위칭소자(Tr8)는 제 2 중간 단자(642)로부터의 제 2 중간 제어 신호에 따라 제어되며, 제 2 고전압 전원 라인(VDL2)과 제 2 출력 단자(652) 사이에 접속된다. p형의 제 8 스위칭소자(Tr8)는 제 2 중간 단자(642)로부터의 제 2 중간 제어 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 2 고전압(VDD2)을 제 2 출력 단자(652)로 출력한다.
n형의 제 9 스위칭소자(Tr9)는 제 2 출력 단자(652)로부터의 제 2 스위칭 제어 신호(SCS2)에 따라 제어되며, 제 1 출력 단자(651)와 제 2 저전압 전원 라인(VSL2) 사이에 접속된다. 제 2 저전원 라인(VSL2)은 제 2 저전압(VSS2)을 전송한다. 제 2 저전압(VSS2)은 아날로그 신호로서, 제 1 저전압(VSS1)보다 더 작은 전압이다. n형의 제 9 스위칭소자(Tr9)는 제 2 출력 단자(652)로부터의 제 2 스위칭 제어 신호(SCS2)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 2 저전압(VSS2)을 제 1 출력 단자(651)로 출력한다.
n형의 제 10 스위칭소자(Tr10)는 제 1 출력 단자(651)로부터의 제 1 스위칭 제어 신호(SCS1)에 따라 제어되며, 제 2 출력 단자(652)와 제 2 저전원 라인(VSL2) 사이에 접속된다. n형의 제 10 스위칭소자(Tr10)는 제 1 출력 단자(651)로부터의 제 1 스위칭 제어 신호(SCS1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 2 저전압(VSS2)을 제 2 출력 단자(652)로 출력한다.
출력부(613)의 제 1 출력 단자(651)를 통해 출력된 제 1 스위칭 제어 신호(SCS1)의 고전압은 제 2 고전압(VDD2)과 동일하며, 제 1 스위칭 제어 신호(SCS2)제 저전압은 제 2 저전압(VSS2)와 동일하다.
출력부(613)의 제 2 출력 단자(652)를 통해 출력된 제 2 스위칭 제어 신호(SCS2)의 고전압은 제 2 고전압(VDD2)과 동일하며, 제 2 스위칭 제어 신호(SCS2)의 저전압은 제 2 저전압(VSS2)과 동일하다.
도 8은 도 4의 통합 제어부(370)에 대한 상세 구성도이다.
통합 제어부(370)는, 도 8에 도시된 바와 같이, 신호 제공부(384), 신호 변조부(386), 클럭 카운터(385), 인터페이스부(381), 위상 변조부(382) 및 동기화부(383)를 포함한다.
신호 제공부(384)는 인터페이스부(381)를 통해 타이밍 컨트롤러(101)로부터 각종 신호들을 공급받고 제 1 바이어스 제어 신호(BCS1), 바이어스 레벨 제어 신호(B_STEP) 및 복수의 파라미터 신호들(PRS1, PRS2, PRS3, PRS4)을 생성한다.
위상 변조부(382)는 인터페이스부(381)를 통해 타이밍 컨트롤러(101)로부터 기준 클럭 신호(DCLK)를 공급받고 이의 위상을 변조하여 출력한다. 위상 변조부(382)로부터 출력된 클럭 신호(CLK)는 기준 클럭 신호(DCLK)보다 앞선 위상을 갖는다. 위상 변조부(382)는 DLL(Delay Locked Loop) 회로일 수 있다.
신호 변조부(386)는 신호 제공부(384)로부터의 제 1 바이어스 제어 신호(BCS1) 및 바이어스 레벨 제어 신호(B_STEP)를 근거로 제 2 바이어스 제어 신호(BCS2)를 생성한다. 신호 변조부(386)는 제 1 바이어스 제어 신호(BCS1)로부터 바이어스 레벨 제어 신호(B_STEP)를 차감함으로써 제 2 바이어스 제어 신호(BCS2)를 생성한다. 신호 변조부(386)로부터 생성된 제 2 바이어스 제어 신호(BCS2)는, 예를 들어, 제 1 바이어스 제어 신호(BCS1)의 60%에 해당하는 크기를 가질 수 있다.
동기화부(383)는 위상 변조부(382)로부터 클럭 신호(CLK)를 공급받아 출력 제어 신호(TP)를 생성한다. 이때, 동기화부(383)는 신호 제공부(384)로부터의 제어에 의해 그 출력 제어 신호(TP)를 클럭 카운터(385)로 제공할 수 있다. 출력 제어 신호(TP)는 소스 아웃풋 인에이블 신호(SOE)보다 더 앞선 위상을 가질 수 있다. 이와 달리, 이 출력 제어 신호(TP)는 소스 아웃풋 인에이블 신호(SOE)와 동일한 위상을 가질 수 있다.
클럭 카운터(385)는 신호 제공부(384)로부터의 복수의 파라미터 신호들(PRS1, PRS2, PRS3, PRS4) 및 위상 변조부(382)로부터의 클럭 신호(CLK)를 근거로 복수의 바이어스 인에이블 신호들(B_EN1, B_EN2, B_EN3, B_EN4)을 생성한다.
각 파라미터 신호(PRS1, PRS2, PRS3, PRS4)는 각 바이어스 인에이블 신호(B_EN1, B_EN2, B_EN3, B_EN4)의 시작 시점에 대한 정보 및 각 바이어스 인에이블 신호(B_EN1, B_EN2, B_EN3, B_EN4)의 종료 시점에 대한 정보를 포함한다. 각 파라미터 신호(PRS1, PRS2, PRS3, PRS4)에 포함된 시작 시점은 서로 다를 수도 있고 동일할 수도 있다. 그리고 각 파라미터 신호(PRS1, PRS2, PRS3, PRS4)에 포함된 종료 시점은 서로 다를 수 있다. 단, 각 파라미터 신호(PRS1, PRS2, PRS3, PRS4)에 포함된 시작 시점이 모두 동일할 경우 각 파라미터 신호(PRS1, PRS2, PRS3, PRS4)에 포함된 종료 시점은 모두 다르다. 이와 달리, 각 파라미터 신호(PRS1, PRS2, PRS3, PRS4)에 포함된 종료 시점이 모두 동일할 경우 각 파라미터 신호(PRS1, PRS2, PRS3, PRS4)에 포함된 시작 시점은 모두 다르다.
클럭 카운터(385)는 2q개의 파라미터 신호들을 생성한다. 예를 들어, 클럭 카운터(385)는, 도 8에 도시된 바와 같이, 4개의 파라미터 신호들(PRS1, PRS2, PRS3, PRS4)을 생성할 수 있다. 클럭 카운터(385)는 제 1 파라미터 신호(PRS1) 및 클럭 신호(CLK)를 이용하여 제 1 바이어스 인에이블 신호(B_EN1)를 생성하며, 제 2 파라미터 신호(PRS2) 및 클럭 신호(CLK)를 이용하여 제 2 바이어스 인에이블 신호(B_EN2)를 생성하며, 제 3 파라미터 신호(PRS3) 및 클럭 신호(CLK)를 이용하여 제 3 바이어스 인에이블 신호(B_EN3)를 생성하며, 그리고 제 4 파라미터 신호(PRS4) 및 클럭 신호(CLK)를 이용하여 제 4 바이어스 인에이블 신호(B_EN4)를 생성한다. 여기서, 클럭 카운터(385)가 제 1 바이어스 인에이블 신호(B_EN1)를 생성하는 방법을 설명하면 다음과 같다.
클럭 카운터(385)는 클럭 신호(CLK)를 카운팅한다. 클럭 카운터(385)는, 매 카운팅 시점마다, 그 시점의 카운팅 값과 제 1 파라미터 신호(PRS1)에 포함된 시작 시점을 비교하고, 또한 그 카운팅 값과 제 1 파라미터 신호(PRS1)에 포함된 종료 시점을 비교한다. 그리고, 클럭 카운터(385)는 그 카운팅 값이 시작 시점과 일치하는 순간부터 하이 출력을 발생한다. 이후, 클럭 카운터(385)는 계속하여 클럭 신호(CLK)를 카운팅하며 그 카운팅 값이 종료 시점과 일치하는 순간부터 로우 출력을 발생한다. 그리고, 그 로우 출력이 발생된 시점부터 클럭 카운터(385)는 리셋되어 다시 처음부터 클럭 신호(CLK)를 카운트하기 시작한다. 이에 따라, 제 1 파라미터 신호(PRS1)에 포함된 시작 시점부터 종료 시점까지 하이 상태로 유지되고, 그 종료 시점부터 다음 시작 시점까지 로우 상태로 유지되는 제 1 바이어스 인에이블 신호(B_EN1)가 생성된다. 나머지 제 2 내지 제 4 바이어스 인에이블 신호(B_EN2 내지 B_EN4)들도 위와 같은 방식으로 생성된다.
클럭 카운터(385)는 동기화부(383)로부터의 출력 제어 신호(TP)에 응답하여, 제 1 내지 제 4 바이어스 인에이블 신호(B_EN1 내지 B_EN4)들을 동시에 데이터 선택부(402)로 제공한다.
도 9는 인접한 데이터 라인들에 접속된 버퍼들의 동작을 설명하기 위한 도면이다.
먼저, 제 p 데이터 라인에 대응되는 영상 데이터 신호들 및 제 p 데이터 라인에 대응되는 버퍼(35p)의 동작을 설명한다.
제 p 데이터 구동 신호(Vp)는 제 p 데이터 라인에 공급되는 신호로서, 이는 제 n-1 표시 기간(Tn-1)에 제 p 데이터 라인으로 공급되는 n-1번째 아날로그 영상 데이터 신호와, 제 n 표시 기간(Tn)에 제 p 데이터 라인으로 공급되는 n번째 아날로그 영상 데이터 신호와, 그리고 제 n+1 표시 기간(Tn+1)에 제 p 데이터 라인으로 공급되는 n+1번째 아날로그 영상 데이터 신호를 포함한다.
제 p 데이터 구동 신호(Vp)에 포함된 n-1번째 아날로그 영상 데이터 신호, n번째 아날로그 영상 데이터 신호 및 n+1번째 아날로그 영상 데이터 신호는 공통 전압(Vcom)보다 크고 기준 전압(AVDD)보다 작은 정극성의 신호들이다. 이들 n-1번째, n번째 및 n+1번째 아날로그 영상 데이터 신호들은 각각 0단계의 계조 전압(0G) 내지 255단계의 계조 전압(255G) 중 어느 하나의 계조 전압을 갖는다. 128G는 128단계의 계조 전압을 의미한다.
제 p 데이터 구동 신호(Vp)에 포함된 n-1번째 아날로그 영상 데이터 신호는 n-1번째 디지털 영상 데이터 신호(Dn-1)에 의해 발생된 신호이고, 제 p 데이터 구동 신호(Vp)에 포함된 n번째 아날로그 영상 데이터 신호는 n번째 디지털 영상 데이터 신호(Dn)에 의해 발생된 신호이고, 그리고 제 p 데이터 구동 신호(Vp)에 포함된 n+1번째 아날로그 영상 데이터 신호는 n+1번째 디지털 영상 데이터 신호(Dn+1)에 의해 발생된 신호이다.
제 p 데이터 구동 신호(Vp)에 포함된 n-1번째 디지털 영상 데이터 신호는 ‘10xxxxxx'의 디지털 코드를 갖는 8비트의 신호이며, 제 p 데이터 구동 신호(Vp)에 포함된 n번째 디지털 영상 데이터 신호는 ‘11xxxxxx'의 디지털 코드를 갖는 8비트의 신호이며, 그리고 제 p 데이터 구동 신호(Vp)에 포함된 n+1번째 디지털 영상 데이터 신호는 ‘00xxxxxx'의 디지털 코드를 갖는 8비트의 신호이다. 여기서, 각 x는 0 또는 1이다.
여기서, 제 n 표시 기간(Tn)에 제 p 데이터 라인에 대응되는 버퍼(35p; 이하, 제 p 버퍼)의 동작을 설명하면 다음과 같다.
제 p 데이터 구동 신호(Vp)에 포함된 n-1번째 디지털 영상 데이터 신호의 상위 2비트인‘10’과 제 p 데이터 구동 신호(Vp)에 포함된 n번째 디지털 영상 데이터 신호의 상위 2비트인 ‘11’간의 차이는 ‘01’이다. 따라서, 제 p 데이터 라인에 대응되는 바이어스 모드 판단부(401)로부터 ‘01’의 디지털 코드를 갖는 바이어스 모드 신호(BMS)가 출력된다. 그러면, 제 p 데이터 라인에 대응되는 데이터 선택부(402)는 그 ‘01’의 바이어스 모드 신호(BMS)에 응답하여, 제 2 바이어스 인에이블 신호(B_EN2)를 선택한다. 그러면, 제 2 바이어스 인에이블 신호(B_EN2)의 로우 기간(제 1 출력 기간) 동안 제 1 바이어스 제어 신호(BCS1)가 제 p 버퍼(35p)로 입력되고, 제 2 바이어스 인에이블 신호(B_EN2)의 하이 기간(제 2 출력 기간) 동안 제 2 바이어스 제어 신호(BCS2)가 제 p 버퍼(35p)로 입력된다. 이에 따라, 제 p 버퍼(35p)는 제 2 바이어스 인에이블 신호(B_EN2)의 로우 기간 동안 제 1 바이어스 전류(IB1)를 사용하여 증폭 동작을 수행하고, 제 2 바이어스 인에이블 신호(B_EN2)의 하이 기간 동안 제 1 바이어스 전류(IB1)보다 낮은 제 2 바이어스 전류(IB2)를 사용하여 증폭 동작을 수행한다. 따라서, 제 n 표시 기간(Tn)에 제 p 버퍼에 의해 사용되는 총 바이어스 전류(TIBp)는, 제 2 바이어스 인에이블 신호(B_EN2)의 로우 기간 동안 제 1 바이어스 전류(IB1)의 레벨을 가지며, 제 2 바이어스 인에이블 신호(B_EN2)의 하이 기간 동안 제 2 바이어스 전류(IB2)의 레벨을 갖는다.
이어서, 제 n+1 표시 기간(Tn+1)에 제 p 버퍼(35p)의 동작을 설명하면 다음과 같다.
제 p 데이터 구동 신호(Vp)에 포함된 n번째 디지털 영상 데이터 신호의 상위 2비트인‘11’과 제 p 데이터 구동 신호(Vp)에 포함된 n+1번째 디지털 영상 데이터 신호의 상위 2비트인 ‘00’간의 차이는 ‘11’이다. 따라서, 제 p 데이터 라인에 대응되는 바이어스 모드 판단부(401)로부터 ‘11’의 디지털 코드를 갖는 바이어스 모드 신호(BMS)가 출력된다. 그러면, 제 p 데이터 라인에 대응되는 데이터 선택부(402)는 그 ‘11’의 바이어스 모드 신호(BMS)에 응답하여, 제 4 바이어스 인에이블 신호(B_EN4)를 선택한다. 그러면, 제 4 바이어스 인에이블 신호(B_EN4)의 로우 기간(제 1 출력 기간) 동안 제 1 바이어스 제어 신호(BCS1)가 제 p 버퍼(35p)로 입력되고, 제 4 바이어스 인에이블 신호(B_EN4)의 하이 기간(제 2 출력 기간) 동안 제 2 바이어스 제어 신호(BCS2)가 제 p 버퍼(35p)로 입력된다. 이에 따라, 제 p 버퍼(35p)는 제 4 바이어스 인에이블 신호(B_EN4)의 로우 기간 동안 제 1 바이어스 전류를 사용하여 증폭 동작을 수행하고, 제 4 바이어스 인에이블 신호(B_EN4)의 하이 기간 동안 제 2 바이어스 전류를 사용하여 증폭 동작을 수행한다. 따라서, 제 n+1 표시 기간(Tn+1)에 제 p 버퍼에 의해 사용되는 총 바이어스 전류(TIBp)는, 제 4 바이어스 인에이블 신호(B_EN4)의 로우 기간 동안 제 1 바이어스 전류(IB1)의 레벨을 가지며, 제 4 바이어스 인에이블 신호(B_EN4)의 하이 기간 동안 제 2 바이어스 전류(IB2)의 레벨을 갖는다.
여기서, 제 n+1 표시 기간(Tn+1)에서의 영상 데이터 신호의 변화량은 제 n 표시 기간(Tn)에서의 영상 데이터 신호의 변화량보다 더 크기 때문에, 제 n 표시 기간(Tn) 보다 제 n+1 표시 기간(Tn+1)에 상대적으로 더 작은 듀티비를 갖는 데이터 인에이블 신호가 선택되며, 그로 인해 제 n 표시 기간(Tn)보다 제 n+1 표시 기간(Tn+1)에 제 p 버퍼(35p)로 제 2 바이어스 전류(IB2)가 더 짧은 시간 동안 공급된다.
다음으로, 제 p+1 데이터 라인에 대응되는 영상 데이터 신호들 및 제 p+1 데이터 라인에 대응되는 버퍼의 동작을 설명한다.
제 p+1 데이터 구동 신호(Vp+1)는 제 p+1 데이터 라인에 공급되는 신호로서, 이는 제 n-1 표시 기간(Tn-1)에 제 p+1 데이터 라인으로 공급되는 n-1번째 아날로그 영상 데이터 신호와, 제 n 표시 기간(Tn)에 제 p+1 데이터 라인으로 공급되는 n번째 아날로그 영상 데이터 신호와, 그리고 제 n+1 표시 기간(Tn+1)에 제 p+1 데이터 라인으로 공급되는 n+1번째 아날로그 영상 데이터 신호를 포함한다.
제 p+1 데이터 구동 신호(Vp+1)에 포함된 n-1번째 아날로그 영상 데이터 신호, n번째 아날로그 영상 데이터 신호 및 n+1번째 아날로그 영상 데이터 신호는 공통 전압(Vcom)보다 크고 기준 전압(AVDD)보다 작은 정극성의 신호들이다. 이들 n-1번째, n번째 및 n+1번째 아날로그 영상 데이터 신호들은 각각 0단계의 계조 전압(0G) 내지 255단계의 계조 전압(255G) 중 어느 하나의 계조 전압을 갖는다. 128G는 128단계의 계조 전압을 의미한다.
제 p+1 데이터 구동 신호(Vp+1)에 포함된 n-1번째 아날로그 영상 데이터 신호는 n-1번째 디지털 영상 데이터 신호에 의해 발생된 신호이고, 제 p+1 데이터 구동 신호(Vp+1)에 포함된 n번째 아날로그 영상 데이터 신호는 n번째 디지털 영상 데이터 신호에 의해 발생된 신호이고, 그리고 제 p+1 데이터 구동 신호(Vp+1)에 포함된 n+1번째 아날로그 영상 데이터 신호는 n+1번째 디지털 영상 데이터 신호에 의해 발생된 신호이다.
제 p+1 데이터 구동 신호(Vp+1)에 포함된 n-1번째 디지털 영상 데이터 신호는 ‘10xxxxxx'의 디지털 코드를 갖는 8비트의 신호이며, 제 p 데이터 구동 신호(Vp)에 포함된 n번째 디지털 영상 데이터 신호는 ‘00xxxxxx'의 디지털 코드를 갖는 8비트의 신호이며, 그리고 제 p 데이터 구동 신호(Vp)에 포함된 n+1번째 디지털 영상 데이터 신호는 ‘10xxxxxx'의 디지털 코드를 갖는 8비트의 신호이다. 여기서, 각 x는 0 또는 1이다.
여기서, 제 n 표시 기간(Tn)에 제 p+1 데이터 라인에 대응되는 버퍼(이하, 제 p+1 버퍼)의 동작을 설명하면 다음과 같다.
제 p+1 데이터 구동 신호(Vp+1)에 포함된 n-1번째 디지털 영상 데이터 신호의 상위 2비트인‘10’과 제 p+1 데이터 구동 신호(Vp+1)에 포함된 n번째 디지털 영상 데이터 신호의 상위 2비트인 ‘00’간의 차이는 ‘10’이다. 따라서, 제 p+1 데이터 라인에 대응되는 바이어스 모드 판단부(401)로부터 ‘10’의 디지털 코드를 갖는 바이어스 모드 신호(BMS)가 출력된다. 그러면, 제 p+1 데이터 라인에 대응되는 데이터 선택부(402)는 그 ‘10’의 바이어스 모드 신호(BMS)에 응답하여, 제 3 바이어스 인에이블 신호(B_EN3)를 선택한다. 그러면, 제 3 바이어스 인에이블 신호(B_EN3)의 로우 기간(제 1 출력 기간) 동안 제 1 바이어스 제어 신호(BCS1)가 제 p+1 버퍼로 입력되고, 제 3 바이어스 인에이블 신호(B_EN3)의 하이 기간(제 2 출력 기간) 동안 제 2 바이어스 제어 신호(BCS2)가 제 p+1 버퍼로 입력된다. 이에 따라, 제 p+1 버퍼는 제 3 바이어스 인에이블 신호(B_EN3)의 로우 기간 동안 제 1 바이어스 전류(IB1)를 사용하여 증폭 동작을 수행하고, 제 3 바이어스 인에이블 신호(B_EN3)의 하이 기간 동안 제 1 바이어스 전류(IB1)보다 낮은 제 2 바이어스 전류(IB2)를 사용하여 증폭 동작을 수행한다. 따라서, 제 n 표시 기간(Tn)에 제 p+1 버퍼에 의해 사용되는 총 바이어스 전류(TIBp+1)는, 제 3 바이어스 인에이블 신호(B_EN3)의 로우 기간 동안 제 1 바이어스 전류(IB1)의 레벨을 가지며, 제 3 바이어스 인에이블 신호(B_EN3)의 하이 기간 동안 제 2 바이어스 전류(IB2)의 레벨을 갖는다.
이어서, 제 n+1 표시 기간(Tn+1)에 제 p+1 버퍼의 동작을 설명하면 다음과 같다.
제 p+1 데이터 구동 신호(Vp+1)에 포함된 n번째 디지털 영상 데이터 신호의 상위 2비트인‘00’과 제 p+1 데이터 구동 신호(Vp+1)에 포함된 n+1번째 디지털 영상 데이터 신호의 상위 2비트인 ‘10’간의 차이는 ‘10’이다. 따라서, 제 p+1 데이터 라인에 대응되는 바이어스 모드 판단부(401)로부터 ‘10’의 디지털 코드를 갖는 바이어스 모드 신호(BMS)가 출력된다. 그러면, 제 p+1 데이터 라인에 대응되는 데이터 선택부(402)는 그 ‘p+1’의 바이어스 모드 신호(BMS)에 응답하여, 제 3 바이어스 인에이블 신호(B_EN3)를 선택한다. 그러면, 제 3 바이어스 인에이블 신호(B_EN3)의 로우 기간(제 1 출력 기간) 동안 제 1 바이어스 제어 신호(BCS1)가 제 p+1 버퍼로 입력되고, 제 3 바이어스 인에이블 신호(B_EN3)의 하이 기간(제 2 출력 기간) 동안 제 2 바이어스 제어 신호(BCS2)가 제 p+1 버퍼로 입력된다. 이에 따라, 제 p+1 버퍼는 제 3 바이어스 인에이블 신호(B_EN3)의 로우 기간 동안 제 1 바이어스 전류(IB1)를 사용하여 증폭 동작을 수행하고, 제 3 바이어스 인에이블 신호(B_EN3)의 하이 기간 동안 제 2 바이어스 전류(IB2)를 사용하여 증폭 동작을 수행한다. 따라서, 제 n+1 표시 기간(Tn+1)에 제 p+1 버퍼에 의해 사용되는 총 바이어스 전류(TIBp+1)는, 제 3 바이어스 인에이블 신호(B_EN3)의 로우 기간 동안 제 1 바이어스 전류(IB1)의 레벨을 가지며, 제 3 바이어스 인에이블 신호(B_EN3)의 하이 기간 동안 제 2 바이어스 전류(IB2)의 레벨을 갖는다.
여기서, 제 n+1 표시 기간(Tn+1)에서의 영상 데이터 신호의 변화량은 제 n 표시 기간(Tn)에서의 영상 데이터 신호의 변화량과 같기 때문에, 제 n 표시 기간(Tn)과 제 n+1 표시 기간(Tn+1)에 동일한 듀티비를 갖는 데이터 인에이블 신호가 선택되며, 그로 인해 제 n 표시 기간(Tn)과 제 n+1 표시 기간(Tn+1)에 제 p+1 버퍼로 제 2 바이어스 전류(IB2)가 동일한 시간 동안 공급된다.
다음으로, 제 p+2 데이터 라인에 대응되는 영상 데이터 신호들 및 제 p+2 데이터 라인에 대응되는 버퍼의 동작을 설명한다.
제 p+2 데이터 구동 신호(Vp+2)는 제 p+2 데이터 라인에 공급되는 신호로서, 이는 제 n-1 표시 기간(Tn-1)에 제 p+2 데이터 라인으로 공급되는 n-1번째 아날로그 영상 데이터 신호와, 제 n 표시 기간(Tn)에 제 p+2 데이터 라인으로 공급되는 n번째 아날로그 영상 데이터 신호와, 그리고 제 n+1 표시 기간(Tn+1)에 제 p+2 데이터 라인으로 공급되는 n+1번째 아날로그 영상 데이터 신호를 포함한다.
제 p+2 데이터 구동 신호(Vp+2)에 포함된 n-1번째 아날로그 영상 데이터 신호, n-1번째 아날로그 영상 데이터 신호 및 n-1번째 아날로그 영상 데이터 신호는 공통 전압(Vcom)보다 크고 기준 전압(AVDD)보다 작은 정극성의 신호들이다. 이들 n-1번째, n번째 및 n+1번째 아날로그 영상 데이터 신호들은 각각 0단계의 계조 전압(0G) 내지 255단계의 계조 전압(255G) 중 어느 하나의 계조 전압을 갖는다. 128G는 128단계의 계조 전압을 의미한다. 제 p+2 데이터 구동 신호(Vp+2)에 포함된 n-1번째 아날로그 영상 데이터 신호는 n-1번째 디지털 영상 데이터 신호에 의해 발생된 신호이고, 제 p+2 데이터 구동 신호(Vp+2)에 포함된 n번째 아날로그 영상 데이터 신호는 n번째 디지털 영상 데이터 신호에 의해 발생된 신호이고, 그리고 제 p+2 데이터 구동 신호(Vp+2)에 포함된 n+1번째 아날로그 영상 데이터 신호는 n+1번째 디지털 영상 데이터 신호에 의해 발생된 신호이다.
제 p+2 데이터 구동 신호(Vp+2)에 포함된 n-1번째 디지털 영상 데이터 신호는 ‘00xxxxxx'의 디지털 코드를 갖는 8비트의 신호이며, 제 p+2 데이터 구동 신호(Vp+2)에 포함된 n번째 디지털 영상 데이터 신호는 ‘11xxxxxx'의 디지털 코드를 갖는 8비트의 신호이며, 그리고 제 p+2 데이터 구동 신호(Vp+2)에 포함된 n+1번째 디지털 영상 데이터 신호는 ‘11xxxxxx'의 디지털 코드를 갖는 8비트의 신호이다. 여기서, 각 x는 0 또는 1이다.
여기서, 제 n 표시 기간(Tn)에 제 p+2 데이터 라인에 대응되는 버퍼(이하, 제 p+2 버퍼)의 동작을 설명하면 다음과 같다.
제 p+2 데이터 구동 신호(Vp+2)에 포함된 n-1번째 디지털 영상 데이터 신호의 상위 2비트인‘00’과 제 p+2 데이터 구동 신호(Vp+2)에 포함된 n번째 디지털 영상 데이터 신호의 상위 2비트인 ‘11’간의 차이는 ‘11’이다. 따라서, 제 p+2 데이터 라인에 대응되는 바이어스 모드 판단부(401)로부터 ‘11’의 디지털 코드를 갖는 바이어스 모드 신호(BMS)가 출력된다. 그러면, 제 p+2 데이터 라인에 대응되는 데이터 선택부(402)는 그 ‘11’의 바이어스 모드 신호(BMS)에 응답하여, 제 4 바이어스 인에이블 신호(B_EN4)를 선택한다. 그러면, 제 4 바이어스 인에이블 신호(B_EN4)의 로우 기간(제 1 출력 기간) 동안 제 1 바이어스 제어 신호(BCS1)가 제 p+2 버퍼로 입력되고, 제 4 바이어스 인에이블 신호(B_EN4)의 하이 기간(제 2 출력 기간) 동안 제 2 바이어스 제어 신호(BCS2)가 제 p+2 버퍼로 입력된다. 이에 따라, 제 p+2 버퍼는 제 4 바이어스 인에이블 신호(B_EN4)의 로우 기간 동안 제 1 바이어스 전류(IB1)를 사용하여 증폭 동작을 수행하고, 제 4 바이어스 인에이블 신호(B_EN4)의 하이 기간 동안 제 2 바이어스 전류(IB2)를 사용하여 증폭 동작을 수행한다. 따라서, 제 n 표시 기간(Tn)에 제 p+2 버퍼에 의해 사용되는 총 바이어스 전류(TIBp+2)는, 제 4 바이어스 인에이블 신호(B_EN4)의 로우 기간 동안 제 1 바이어스 전류(IB1)의 레벨을 가지며, 제 4 바이어스 인에이블 신호(B_EN4)의 하이 기간 동안 제 2 바이어스 전류(IB2)의 레벨을 갖는다.
이어서, 제 n+1 표시 기간(Tn+1)에 제 p+2 버퍼의 동작을 설명하면 다음과 같다.
제 p+2 데이터 구동 신호(Vp+2)에 포함된 n번째 디지털 영상 데이터 신호의 상위 2비트인‘11’과 제 p+2 데이터 구동 신호(Vp+2)에 포함된 n+1번째 디지털 영상 데이터 신호의 상위 2비트인 ‘11’간의 차이는 ‘00’이다. 따라서, 제 p+2 데이터 라인에 대응되는 바이어스 모드 판단부(401)로부터 ‘00’의 디지털 코드를 갖는 바이어스 모드 신호(BMS)가 출력된다. 그러면, 제 p+2 데이터 라인에 대응되는 데이터 선택부(402)는 그 ‘00’의 바이어스 모드 신호(BMS)에 응답하여, 제 1 바이어스 인에이블 신호(B_EN1)를 선택한다. 그러면, 제 1 바이어스 인에이블 신호(B_EN1)의 로우 기간(제 1 출력 기간) 동안 제 1 바이어스 제어 신호(BCS1)가 제 p+2 버퍼로 입력되고, 제 1 바이어스 인에이블 신호(B_EN1)의 하이 기간(제 2 출력 기간) 동안 제 2 바이어스 제어 신호(BCS2)가 제 p+2 버퍼로 입력된다. 이에 따라, 제 p+2 버퍼는 제 1 바이어스 인에이블 신호(B_EN1)의 로우 기간 동안 제 1 바이어스 전류(IB1)를 사용하여 증폭 동작을 수행하고, 제 1 바이어스 인에이블 신호(B_EN1)의 하이 기간 동안 제 2 바이어스 전류(IB2)를 사용하여 증폭 동작을 수행한다. 따라서, 제 n+1 표시 기간(Tn+1)에 제 p+2 버퍼에 의해 사용되는 총 바이어스 전류(TIBp+2)는, 제 1 바이어스 인에이블 신호(B_EN1)의 로우 기간 동안 제 1 바이어스 전류(IB1)의 레벨을 가지며, 제 1 바이어스 인에이블 신호(B_EN1)의 하이 기간 동안 제 2 바이어스 전류(IB2)의 레벨을 갖는다.
여기서, 제 n+1 표시 기간(Tn+1)에서의 영상 데이터 신호의 변화량은 제 n 표시 기간(Tn)에서의 영상 데이터 신호의 변화량보다 더 작기 때문에, 제 n 표시 기간(Tn) 보다 제 n+1 표시 기간(Tn+1)에 상대적으로 더 큰 듀티비를 갖는 데이터 인에이블 신호가 선택되며, 그로 인해 제 n 표시 기간(Tn)보다 제 n+1 표시 기간(Tn+1)에 제 p+2 버퍼로 제 2 바이어스 전류(IB2)가 더 오랜 시간 동안 공급된다.
도 9에서의 각 표시 기간 당 각 버퍼가 소비한 총 바이어스 전류들(TIBp, TIBp+1, TIBp+2) 비교하면, 제 n 표시 기간(Tn)에는 제 p 버퍼(35p)의 총 바이어스 전류(TIBp)가 가장 작으며, 제 n+1 표시 기간(Tn+1)에는 제 p+2 버퍼의 총 바이어스 전류(TIBp+2)가 가장 작다.
한편, 도 9에서 제 p 버퍼(35p)의 총 바이어스 전류(TIBp)에 포함된 제 1 바이어스 전류(IB1)의 레벨과, 제 p+1 버퍼의 총 바이어스 전류(TIBp+1)에 포함된 제 1 바이어스 전류(IB1)의 레벨과, 그리고 제 p+2 버퍼의 총 바이어스 전류(TIBp+2)에 포함된 제 1 바이어스 전류(IB1)의 레벨이 서로 일치하지 않게 도시되어 있으나 이는 설명의 편의를 위해 그렇게 도시된 것일 뿐, 실질적으로 위 총 바이어스 전류들(TIBp, TIBp+1, TIBp+2)에 포함된 제 1 바이어스 전류(IB1)들은 모두 동일한 레벨을 갖는다.
마찬가지로, 도 9에서 제 p 버퍼(35p)의 총 바이어스 전류(TIBp)에 포함된 제 2 바이어스 전류(IB2)의 레벨과, 제 p+1 버퍼의 총 바이어스 전류(TIBp+1)에 포함된 제 2 바이어스 전류(IB2)의 레벨과, 그리고 제 p+2 버퍼의 총 바이어스 전류(TIBp+2)에 포함된 제 2 바이어스 전류(IB2)의 레벨이 서로 일치하지 않게 도시되어 있으나 이는 설명의 편의를 위해 그렇게 도시된 것일 뿐, 실질적으로 위 총 바이어스 전류들(TIBp, TIBp+1, TIBp+2)에 포함된 제 2 바이어스 전류(IB2)들은 모두 동일한 레벨을 갖는다.
도 10은 도 4의 제어 신호 생성부(403) 및 바이어스 제어부(404)에 대한 다른 상세 구성도이다.
도 10의 제어 신호 생성부(403)는 데이터 선택부(402)에 의해 선택된 바이어스 인에이블 신호를 근거로 스위칭 제어 신호(SCS)를 생성한다. 예를 들어, 제어 신호 생성부(403)는 선택된 바이어스 인에이블 신호의 레벨을 변환하여 스위칭 제어 신호(SCS)를 생성한다. 제어 신호 생성부(403)는 입력 신호의 레벨을 변환하는 레벨 쉬프터(level shifter)일 수 있다.
스위칭 제어 신호(SCS)는 아날로그 신호이다. 스위칭 제어 신호(SCS)는 교류 신호로서, 선택된 바이어스 인에이블 신호와 동일한 위상을 갖는다. 또한, 스위칭 제어 신호(SCS)는 그 선택된 바이어스 인에이블 신호보다 더 큰 레벨을 갖는다. 예를 들어, 스위칭 제어 신호(SCS)의 고전압은 선택된 바이어스 인에이블 신호의 고전압보다 더 크며, 스위칭 제어 신호(SCS)의 저전압은 그 바이어스 인에이블 신호의 저전압보다 더 작다. 제어 신호 생성부(403)로부터 출력된 스위칭 제어 신호(SCS)는 바이어스 제어부(404)로 제공된다.
바이어스 제어부(404)는 제어 신호 생성부(403)로부터 스위칭 제어 신호(SCS)를 공급받으며, 통합 제어부(370)로부터 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2)를 공급받는다. 바이어스 제어부(404)는 스위칭 제어 신호(SCS)에 의해 정의된 제 1 및 제 2 출력 기간에 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2) 중 어느 하나를 선택하고, 그 선택된 바이어스 제어 신호를 버퍼(35p)로 공급한다. 예를 들어, 바이어스 제어부(404)는 제 1 출력 기간 동안 제 1 바이어스 제어 신호(BCS1)를 선택하여 출력하고, 제 2 출력 기간 동안 제 2 바이어스 제어 신호(BCS2)를 선택하여 출력한다. 바이어스 제어부(404)는 멀티플렉서일 수 있다.
제 1 출력 기간은 스위칭 제어 신호(SCS)의 로우 구간에 대응된다. 제 2 출력 기간은 스위칭 제어 신호(SCS)의 하이 구간에 대응된다. 스위칭 제어 신호(SCS)의 로우 구간에서 스위칭 제어 신호(SCS)는 저전압으로 유지되고, 스위칭 제어 신호(SCS)의 하이 구간에서 스위칭 제어 신호(SCS)는 고전압으로 유지된다.
제 1 출력 기간의 길이는 스위칭 제어 신호(SCS)의 로우 구간의 길이에 대응된다. 스위칭 제어 신호(SCS)의 로우 구간의 길이는 선택된 바이어스 인에이블 신호의 로우 구간의 길이에 대응된다. 반면, 제 2 출력 기간의 길이는 스위칭 제어 신호(SCS)의 하이 구간의 길이에 대응된다. 스위칭 제어 신호(SCS)의 하이 구간의 길이는 선택된 바이어스 인에이블 신호의 하이 구간의 길이에 대응된다.
바이어스 제어부(404)로부터 출력된 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2)는 버퍼(35p)로 제공된다. 이때, 제 1 바이어스 제어 신호(BCS1)와 제 2 바이어스 제어 신호(BCS2)는 차례로 버퍼로 입력된다. 예를 들어, 제 1 바이어스 제어 신호(BCS1)가 먼저 제 1 출력 기간 동안 버퍼(35p)에 입력되고, 그 뒤를 이어 제 2 바이어스 제어 신호(BCS2)가 제 2 출력 기간 동안 버퍼(35p)에 입력된다.
도 10의 바이어스 제어부(404)는 통합 제어부(370)로부터 제 1 바이어스 제어 신호(BCS1)가 입력되는 제 1 입력 단자(451), 통합 제어부(370)로부터 제 2 바이어스 제어 신호(BCS2)가 입력되는 제 2 입력 단자((452), 버퍼에 연결된 출력 단자(450), p형의 제 1 스위칭소자(Tr1) 및 n형의 제 2 스위칭소자(Tr2)를 포함할 수 있다.
p형의 제 1 스위칭소자(Tr1)는 스위칭 제어 신호(SCS)에 따라 제어되며, 제 1 입력 단자(451)와 출력 단자(450) 사이에 접속된다. p형의 제 1 스위칭소자(Tr1)는 스위칭 제어 신호(SCS)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 1 바이어스 제어 신호(BCS1)를 출력 단자(450)로 출력한다.
n형의 제 2 스위칭소자(Tr2)는 스위칭 제어 신호(SCS)에 따라 제어되며, 제 2 입력 단자(452)와 출력 단자(450) 사이에 접속된다. n형의 제 2 스위칭소자(Tr2)는 스위칭 제어 신호(SCS)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 2 바이어스 제어 신호(BCS2)를 출력 단자(450)로 출력한다.
스위칭 제어 신호(SCS)의 고전압은 n형의 제 2 스위칭소자(Tr2)를 턴-온시킬 수 있는 레벨을 가지며, 스위칭 제어 신호(SCS)의 저전압은 p형의 제 1 스위칭소자(Tr1)를 턴-온시킬 수 있는 레벨을 갖는다.
제 1 출력 기간에 스위칭 제어 신호(SCS)가 저전압을 가질 때, 제 1 스위칭소자(Tr1) 턴-온되는 반면 제 2 스위칭소자(Tr2)는 턴-오프된다. 따라서, 제 1 출력 기간에는, 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 1 바이어스 제어 신호(BCS1)가 버퍼(35p)로 공급된다.
제 2 출력 기간에 스위칭 제어 신호(SCS)가 고전압을 가질 때, 제 1 스위칭소자(Tr1)는 턴-오프되는 반면, 제 2 스위칭소자(Tr2)는 턴-온된다. 따라서, 제 2 출력 기간에는, 턴-온된 제 2 스위칭소자(Tr2)를 통해 제 2 바이어스 제어 신호(BCS2)가 버퍼(35p)로 공급된다.
도 10의 바이어스 모드 판단부(401) 및 데이터 선택부(402)는 도 5의 바이어스 모드 판단부(401) 및 데이터 선택부(402)와 동일하므로, 도 10의 바이어스 모드 판단부(401) 및 데이터 선택부(402)에 대한 설명은 도 5 및 관련 설명을 참조한다.
한편, 버퍼가 2종류 이상의 바이어스 전류들을 필요로 하는 경우, 통합 제어부(370)는 전술된 한 쌍의 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호(BCS2) 외에 다른 여러 쌍의 제 1 바이어스 제어 신호 및 제 2 바이어스 제어 신호를 제공할 수 있다. 예를 들어, 버퍼가 8종류의 바이어스 전류들, 즉 서로 다른 크기의 제 1 내지 제 8 바이어스 전류들을 필요로 하는 경우, 8쌍의 바이어스 제어 신호들(총 16개의 바이어스 제어 신호들)이 제공될 수 있다. 즉, 제 1 바이어스 전류에 대하여 한 쌍의 제 1 바이어스 제어 신호 및 제 2 바이어스 제어 신호가 제공되고, 제 2 바이어스 전류에 대하여 다른 한 쌍의 제 1 바이어스 제어 신호 및 제 2 바이어스 제어 신호가 제공되고, 제 3 바이어스 전류에 대하여 또 다른 한 쌍의 제 1 바이어스 제어 신호 및 제 2 바이어스 제어 신호가 제공되고, ..., 제 8 바이어스 전류에 대하여 또 다른 한 쌍의 제 1 바이어스 제어 신호 및 제 2 바이어스 제어 신호가 제공될 수 있다.
위와 같이 버퍼가 2종류 이상의 바이어스 전류들을 필요로 하는 경우, 바이어스 제어부(404)도 2개 이상 구비된다. 예를 들어, 전술된 바와 같이 버퍼가 제 1 내지 제 8 바이어스 전류들을 필요로 하는 경우, 8개의 바이어스 제어부(404)들이 마련된다. 이 8개의 바이어스 제어부(404)들 각각은 한 쌍의 제 1 바이어스 제어 신호 및 제 2 바이어스 제어 신호를 공급받는다. 예를 들어, 제 1 바이어스 제어부(404)는 제 1 바이어스 전류를 제어하기 위한 한 쌍의 제 1 바이어스 제어 신호(BCS1) 및 제 2 바이어스 제어 신호를 공급받으며, 제 2 바이어스 제어부(404)는 제 2 바이어스 전류를 제어하기 위한 다른 한 쌍의 제 1 바이어스 제어 신호 및 제 2 바이어스 제어 신호를 공급받으며, 그리고 제 3 바이어스 제어부(404)는 제 3 바이어스 전류를 제어하기 위한 또 다른 한 쌍의 제 1 바이어스 제어 신호 및 제 2 바이어스 제어 신호를 공급받을 수 있다.
제 1 내지 제 8 바이어스 제어부들 각각으로부터 출력된 여러 쌍들의 제 1 및 제 2 바이어스 제어 신호들은 버퍼의 해당 바이어스단으로 공급된다.
그러나, 이와 같이 버퍼가 2종류 이상의 바이어스 전류들을 필요로 하는 경우에도 나머지 구성 요소들의 개수에는 변함이 없다. 예를 들어, 제어 신호 생성부(403)로부터 생성된 제 1 및 제 2 스위칭 제어 신호들(SCS1, SCS2)은, 예를 들어 제 1 내지 제 8 바이어스 제어부들 각각에 공통으로 공급된다.
한편, 각 버퍼는 서로 다른 값을 갖는 한 쌍의 제 1 및 제 2 바이어스 신호들을 공급받을 수 있다. 예를 들어, 제 p 데이터 라인에 접속된 제 p 버퍼(35p)에 공급되는 한 쌍의 제 1 및 제 2 바이어스 제어 신호(BCS1, BCS2)와 제 p+1 데이터 라인에 접속된 제 p+1 버퍼에 공급되는 다른 한 쌍의 제 1 및 제 2 바이어스 제어 신호는 서로 다른 값을 가질 수 있다.
또한, 버퍼로 제공되는 제 1 및 제 2 바이어스 제어 신호(BCS1, BCS2)는 표시 기간 마다 다른 값을 가질 수 있다.
또한, 데이터 드라이버(111)가 복수의 드라이브 집적 구동회로들을 포함하는 경우, 각 드라이브 집적회로는 서로 다른 제 1 및 제 2 바이어스 제어 신호들을 공급받을 수 있다. 예를 들어, 제 1 데이터 드라이브 집적회로의 버퍼에 공급되는 한 쌍의 제 1 및 제 2 바이어스 제어 신호와 제 2 데이터 드라이브 집적회로의 버퍼에 공급되는 다른 한 쌍의 제 1 및 제 2 바이어스 제어 신호는 서로 다른 값을 가질 수 있다.
한편, 본 발명의 표시 장치는 스위칭부를 더 포함할 수 있는 바, 이를 도 10을 참조로 하여 구체적으로 설명한다.
도 11은 스위칭부를 설명하기 위한 도면이다.
스위칭부(805)는, 도 10에 도시된 바와 같이, 출력제어 스위치(SW1) 및 충전제어 스위치(SW2)들을 포함한다.
출력제어 스위치(SW1)는 버퍼부(350)의 각 버퍼(35)와 각 데이터 라인 사이에 접속된다.
충전제어 스위치(SW2)는 서로 인접한 데이터 라인들 사이에 접속된다. 이때, 충전제어 스위치(SW2)는 제 2y-1 데이터 라인(y는 자연수)과 제 2y 데이터 라인 사이에 접속된다. 충전제어 스위치(SW2)들은 출력제어 스위치(SW1)들과 데이터 라인들 사이에 위치한다.
표시 기간에 출력제어 스위치(SW1)들은 모두 턴-온되는 반면, 충전제어 스위치(SW2)들은 턴-오프된다. 따라서, 표시 기간에는 영상 데이터 신호들이 각 데이터 라인들로 정상적으로 공급될 수 있다. 한편, 표시 기간과 표시 기간 사이의 블랭크 기간에 출력제어 스위치(SW1)들은 모두 턴-오프되는 반면, 충전제어 스위치(SW2)들은 모두 턴-온된다. 그러면, 턴-온된 충전제어 스위치(SW2)들에 의해 제 2y-1 데이터 라인과 제 2y 데이터 라인이 서로 연결된다. 제 2y-1 데이터 라인의 영상 데이터 신호와 제 2y 데이터 라인의 영상 데이터 신호는 반대의 극성을 가지므로, 위와 같이 인접한 2개의 데이터 라인들이 연결되면 각 데이터 라인에 충전된 신호들이 공통 전압(Vcom)의 레벨로 상승 또는 하강한다. 따라서, 다음 표시 기간에 각 데이터 라인에 공급되는 반대 극성의 영상 데이터 신호가 데이터 라인들에 빠르게 충전될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
B_EN1-B_EN4: 제 1 내지 제 4 바이어스 인에이블 신호
BMS: 바이어스 모드 신호
401: 바이어스 모드 판단부
402: 데이터 선택부
403: 제어 신호 생성부
404: 바이어스 제어부
411: 비트 래치부
412: 트랜지션 검출부
SOE: 소스 아웃풋 인에이블 신호
Dn: n번째 영상 데이터 신호
Dn-1: n-1번째 영상 데이터 신호
SCS1, SCS2: 제 1 및 제 2 스위칭 제어 신호
BCS1, BCS2: 제 1 및 제 2 바이어스 제어 신호
Tr11-Tr44: 제 1 내지 제 4 스위칭소자

Claims (27)

  1. 표시 패널의 데이터 라인에 접속된 버퍼;
    상기 데이터 라인에 대응되는 n번째 영상 데이터 신호 및 m번째 영상 데이터 신호(m은 n보다 작은 자연수)를 근거로 바이어스 모드 신호를 생성하는 바이어스 모드 판단부;
    서로 다른 듀티비를 갖는 복수의 바이어스 인에이블 신호들 중 상기 바이어스 모드 신호를 근거로 어느 하나를 선택하는 데이터 선택부;
    상기 데이터 선택부에 의해 선택된 바이어스 인에이블 신호를 근거로 스위칭 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 스위칭 제어 신호에 의해 정의된 출력 기간에, 서로 다른 크기를 갖는 복수의 바이어스 제어 신호들 중 적어도 하나를 상기 버퍼로 공급하는 바이어스 제어부를 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 복수의 바이어스 제어 신호들은 제 1 바이어스 제어 신호 및 상기 제 1 바이어스 제어 신호보다 작은 크기를 갖는 제 2 바이어스 제어 신호를 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 출력 기간은,
    상기 스위칭 제어 신호의 로우 구간에 대응되는 적어도 하나의 제 1 출력 기간; 및,
    상기 스위칭 제어 신호의 하이 구간에 대응되는 적어도 하나의 제 2 출력 기간을 포함하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 바이어스 제어부는 상기 제 1 출력 기간 동안 상기 제 1 바이어스 제어 신호를 출력하고, 상기 제 2 출력 기간 동안 상기 제 2 바이어스 제어 신호를 출력하는 표시 장치.
  5. 제 2 항에 있어서,
    상기 바이어스 제어부는,
    외부로부터의 제 1 바이어스 제어 신호 및 외부로부터의 제 2 바이어스 제어 신호 중 어느 하나가 입력되는 제 1 입력 단자;
    상기 외부로부터의 제 1 바이어스 제어 신호 및 상기 외부로부터의 제 2 바이어스 제어 신호 중 다른 하나가 입력되는 제 2 입력 단자;
    상기 버퍼에 연결된 출력 단자;
    상기 스위칭 제어 신호에 따라 제어되며, 상기 제 1 입력 단자와 상기 출력 단자 사이에 접속된 p형의 제 1 스위칭소자; 및
    상기 스위칭 제어 신호에 따라 제어되며, 상기 제 2 입력 단자와 상기 출력 단자 사이에 접속된 n형의 제 2 스위칭소자를 포함하는 표시 장치.
  6. 제 2 항에 있어서,
    상기 스위칭 제어 신호는 서로 반대의 위상을 갖는 제 1 스위칭 제어 신호 및 제 2 스위칭 제어 신호를 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 출력 기간은,
    상기 제 1 스위칭 제어 신호의 로우 구간 및 상기 제 2 스위칭 제어 신호의 하이 구간에 대응되는 적어도 하나의 제 1 출력 기간; 및,
    상기 제 1 스위칭 제어 신호의 하이 구간 및 상기 제 2 스위칭 제어 신호의 로우 구간에 대응되는 적어도 하나의 제 2 출력 기간을 포함하는 표시 장치.
  8. 제 6 항에 있어서,
    상기 바이어스 제어부는,
    외부로부터의 제 1 바이어스 제어 신호 및 외부로부터의 제 2 바이어스 제어 신호 중 어느 하나가 입력되는 제 1 입력 단자;
    상기 외부로부터의 제 1 바이어스 제어 신호 및 상기 외부로부터의 제 2 바이어스 제어 신호 중 다른 하나가 입력되는 제 2 입력 단자;
    상기 버퍼에 연결된 출력 단자;
    상기 제 1 스위칭 제어 신호에 따라 제어되며, 상기 제 1 입력 단자와 상기 출력 단자 사이에 접속된 p형의 제 1 스위칭소자;
    상기 제 2 스위칭 제어 신호에 따라 제어되며, 상기 제 1 입력 단자와 상기 출력 단자 사이에 접속된 n형의 제 2 스위칭소자;
    상기 제 2 스위칭 제어 신호에 따라 제어되며, 상기 제 2 입력 단자와 상기 출력 단자 사이에 접속된 p형의 제 3 스위칭소자;
    상기 제 1 스위칭 제어 신호에 따라 제어되며, 상기 제 2 입력 단자와 상기 출력 단자 사이에 접속된 n형의 제 4 스위칭소자를 포함하는 표시 장치.
  9. 제 1 항에 있어서,
    상기 제어 신호 생성부로부터의 스위칭 제어 신호는 상기 데이터 선택부에 의해 선택된 바이어스 인에이블 신호보다 더 큰 레벨을 갖는 표시 장치.
  10. 제 6 항에 있어서,
    상기 제어 신호 생성부로부터의 제 1 스위칭 제어 신호 및 제 2 스위칭 제어 신호는 상기 데이터 선택부에 의해 선택된 바이어스 인에이블 신호보다 더 큰 레벨을 갖는 표시 장치.
  11. 제 1 항에 있어서,
    상기 바이어스 모드 판단부는 상기 n번째 영상 데이터 신호와 상기 m번째 영상 데이터 신호 간의 차이값을 근거로 상기 바이어스 모드 신호를 생성하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 바이어스 모드 판단부는 상기 n번째 영상 데이터 신호의 상위 k비트(k는 자연수)와 상기 m번째 영상 데이터 신호의 상위 k비트 간의 차이값을 근거로 상기 바이어스 모드 신호를 생성하는 표시 장치.
  13. 제 2 항에 있어서,
    상기 복수의 바이어스 인에이블 신호들, 상기 제 1 바이어스 제어 신호 및 상기 제 2 바이어스 제어 신호를 생성하는 통합 제어부를 더 포함하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 통합 제어부는,
    상기 제 1 바이어스 제어 신호, 바이어스 레벨 제어 신호(B_STEP) 및 복수의 파라미터 신호들을 생성하는 신호 제공부;
    상기 제 1 바이어스 제어 신호 및 상기 바이어스 레벨 제어 신호를 근거로 상기 제 2 바이어스 제어 신호를 생성하는 신호 변조부; 및
    상기 복수의 파라미터 신호들 및 외부로부터의 클럭 신호를 근거로 상기 복수의 바이어스 인에이블 신호들을 생성하는 클럭 카운터를 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 클럭 카운터는 상기 클럭 신호를 카운팅한 값과 상기 복수의 파라미터 신호들 각각에 포함된 각 바이어스 인에이블 신호의 시작 시점과 각 바이어스 인에이블 신호의 종료 시점을 근거로 상기 복수의 바이어스 인에이블 신호들을 생성하는 표시 장치.
  16. 제 6 항에 있어서,
    상기 제어 신호 생성부는,
    상기 데이터 선택부로부터의 바이어스 인에이블 신호가 입력되는 입력 단자;
    상기 제 1 스위칭 제어 신호가 출력되는 제 1 출력 단자;
    상기 제 2 스위칭 제어 신호가 출력되는 제 2 출력 단자;
    상기 입력 단자에 인가된 인에이블 신호를 근거로 반전 바이어스 인에이블 신호를 생성하는 반전부;
    상기 데이터 선택부로부터 바이어스 인에이블 신호 및 상기 반전부로부터의 반전 바이어스 인에이블 신호를 근거로 제 1 중간 제어 신호 및 제 2 중간 제어 신호를 생성하는 중간 제어부; 및
    상기 중간 제어부로부터의 제 1 중간 제어 신호 및 제 2 중간 제어 신호를 근거로 상기 제 1 스위칭 제어 신호 및 상기 제 2 스위칭 제어 신호를 생성하여 각각 상기 제 1 출력 단자 및 상기 제 2 출력 단자로 출력하는 출력부를 포함하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 반전부는,
    상기 입력 단자로부터의 바이어스 인에이블 신호에 따라 제어되며, 제 1 고전압을 전송하는 제 1 고전압 전원 라인과 반전 단자 사이에 접속된 p형의 제 1 스위칭소자; 및
    상기 입력 단자로부터의 바이어스 인에이블 신호에 따라 제어되며, 반전 단자와 제 1 저전압을 전송하는 제 1 저전압 전원 라인에 접속된 n형의 제 2 스위칭소자를 포함하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 중간 제어부는,
    상기 입력 단자로부터의 바이어스 인에이블 신호에 따라 제어되며, 제 1 중간 단자와 상기 제 1 저전압 전원 라인 사이에 접속된 n형의 제 3 스위칭소자;
    상기 반전 단자로부터의 반전 바이어스 인에이블 신호에 따라 제어되며, 제 2 중간 단자와 상기 제 1 저전압 전원 라인 사이에 접속된 n형의 제 4 스위칭소자;
    상기 제 2 중간 단자로부터의 제 2 중간 제어 신호에 따라 제어되며, 제 2 고전압을 전송하는 제 2 고전압 라인과 상기 제 1 중간 단자 사이에 접속된 p형의 제 5 스위칭소자; 및
    상기 제 1 중간 단자로부터의 제 1 중간 제어 신호에 따라 제어되며, 상기 제 2 고전압 라인과 상기 제 2 중간 단자 사이에 접속된 p형의 제 6 스위칭소자를 포함하는 표시 장치.
  19. 제 17 항에 있어서,
    상기 출력부는,
    상기 제 1 중간 단자로부터의 제 1 중간 제어 신호에 따라 제어되며, 상기 제 2 고전압 라인과 상기 제 1 출력 단자 사이에 접속된 p형의 제 7 스위칭소자;
    상기 제 2 중간 단자로부터의 제 2 중간 제어 신호에 따라 제어되며, 상기 제 2 고전압 라인과 제 2 출력 단자 사이에 접속된 p형의 제 8 스위칭소자;
    상기 제 2 출력 단자로부터의 제 2 스위칭 제어 신호에 따라 제어되며, 상기 제 1 출력 단자와 제 2 저전압을 전송하는 제 2 저전원 라인 사이에 접속된 n형의 제 9 스위칭소자; 및
    상기 제 1 출력 단자로부터의 제 1 스위칭 제어 신호에 따라 제어되며, 상기 제 2 출력 단자와 상기 제 2 저전원 라인 사이에 접속된 n형의 제 10 스위칭소자를 포함하는 표시 장치.
  20. 표시 패널의 데이터 라인에 접속된 버퍼를 포함하는 표시 장치의 구동 방법에 있어서,
    상기 데이터 라인에 대응되는 n번째 영상 데이터 신호 및 m번째 영상 데이터 신호(m은 n보다 작은 자연수)를 근거로 바이어스 모드 신호를 생성하는 단계;
    서로 다른 듀티비를 갖는 복수의 바이어스 인에이블 신호들 중 상기 바이어스 모드 신호를 근거로 어느 하나를 선택하는 단계;
    선택된 바이어스 인에이블 신호를 근거로 스위칭 제어 신호를 생성하는 단계; 및
    상기 스위칭 제어 신호에 의해 정의된 출력 기간에, 서로 다른 크기를 갖는 복수의 바이어스 제어 신호들 중 적어도 하나를 상기 버퍼로 공급하는 단계를 포함하는 표시 장치의 구동 방법.
  21. 제 20 항에 있어서,
    상기 복수의 바이어스 제어 신호들은 제 1 바이어스 제어 신호 및 상기 제 1 바이어스 제어 신호보다 작은 크기를 갖는 제 2 바이어스 제어 신호를 포함하는 표시 장치의 구동 방법.
  22. 제 21 항에 있어서,
    상기 출력 기간은,
    상기 스위칭 제어 신호의 로우 구간에 대응되는 제 1 출력 기간; 및,
    상기 스위칭 제어 신호의 하이 구간에 대응되는 제 2 출력 기간을 포함하는 표시 장치의 구동 방법.
  23. 제 22 항에 있어서,
    상기 복수의 바이어스 제어 신호들 중 적어도 하나를 상기 버퍼로 공급하는 단계는,
    상기 제 1 출력 기간 동안 상기 제 1 바이어스 제어 신호를 상기 버퍼로 공급하는 단계; 및
    상기 제 2 출력 기간 동안 상기 제 2 바이어스 제어 신호를 상기 버퍼로 공급하는 단계를 포함하는 표시 장치의 구동 방법.
  24. 제 21 항에 있어서,
    상기 스위칭 제어 신호는 서로 반대의 위상을 갖는 제 1 스위칭 제어 신호 및 제 2 스위칭 제어 신호를 포함하는 표시 장치의 구동 방법.
  25. 제 24 항에 있어서,
    상기 출력 기간은,
    상기 제 1 스위칭 제어 신호의 로우 구간 및 상기 제 2 스위칭 제어 신호의 하이 구간에 대응되는 제 1 출력 기간; 및,
    상기 제 1 스위칭 제어 신호의 하이 구간 및 상기 제 2 스위칭 제어 신호의 로우 구간에 대응되는 제 2 출력 기간을 포함하는 표시 장치의 구동 방법.
  26. 제 20 항에 있어서,
    상기 스위칭 제어 신호는 상기 선택된 바이어스 인에이블 신호보다 더 큰 레벨을 갖는 표시 장치의 구동 방법.
  27. 제 24 항에 있어서,
    상기 제 1 스위칭 제어 신호 및 상기 제 2 스위칭 제어 신호는 상기 선택된 바이어스 인에이블 신호보다 더 큰 레벨을 갖는 표시 장치의 구동 방법.












KR1020150088392A 2015-06-22 2015-06-22 표시 장치 및 이의 구동 방법 KR102390958B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150088392A KR102390958B1 (ko) 2015-06-22 2015-06-22 표시 장치 및 이의 구동 방법
US15/098,788 US10204547B2 (en) 2015-06-22 2016-04-14 Display device and method for driving the same
CN201610444829.XA CN106257580B (zh) 2015-06-22 2016-06-20 显示设备和驱动该显示设备的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150088392A KR102390958B1 (ko) 2015-06-22 2015-06-22 표시 장치 및 이의 구동 방법

Publications (2)

Publication Number Publication Date
KR20170000023A true KR20170000023A (ko) 2017-01-02
KR102390958B1 KR102390958B1 (ko) 2022-04-27

Family

ID=57588310

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150088392A KR102390958B1 (ko) 2015-06-22 2015-06-22 표시 장치 및 이의 구동 방법

Country Status (3)

Country Link
US (1) US10204547B2 (ko)
KR (1) KR102390958B1 (ko)
CN (1) CN106257580B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101865849B1 (ko) * 2017-02-21 2018-07-13 주식회사 에이코닉 데이터 집적회로 및 이를 이용한 표시장치
US11355053B2 (en) 2019-04-19 2022-06-07 Samsung Display Co., Ltd. Source driver and display device having the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102352607B1 (ko) * 2016-09-02 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 모듈, 및 전자 기기
CN107025892B (zh) * 2017-04-27 2020-02-07 武汉华星光电技术有限公司 数据驱动电路与显示面板
US11107430B2 (en) * 2017-06-07 2021-08-31 Boe Technology Group Co., Ltd. Method of preventing false output of GOA circuit of a liquid crystal display panel
KR102511348B1 (ko) * 2018-04-10 2023-03-20 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
CN110176202B (zh) * 2018-04-16 2021-04-06 京东方科技集团股份有限公司 信号处理电路及其驱动方法、显示面板及显示装置
KR102509591B1 (ko) * 2018-07-27 2023-03-14 매그나칩 반도체 유한회사 플랫 패널의 구동장치 및 그 구동방법
CN109243400B (zh) * 2018-11-23 2021-04-27 合肥京东方光电科技有限公司 像素驱动控制方法、驱动控制电路、显示面板及存储介质
TWI709950B (zh) * 2019-08-23 2020-11-11 大陸商北京集創北方科技股份有限公司 顯示控制信號處理電路、源極驅動電路及顯示裝置
CN114023234B (zh) * 2021-11-10 2023-07-04 Tcl华星光电技术有限公司 显示装置及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130027920A (ko) * 2011-09-08 2013-03-18 엘지디스플레이 주식회사 바이어스 전류 공급부, 액정표시장치 및 액정표시장치 구동방법
KR20130128933A (ko) * 2012-05-18 2013-11-27 삼성전자주식회사 소스 드라이버

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5389953A (en) * 1991-01-02 1995-02-14 Eastman Kodak Company Non-impact printer module with improved burn-in testing capability and method using same
CN1316763C (zh) * 2003-04-09 2007-05-16 华为技术有限公司 一种占空比可调高速光归零码产生方法和装置
JP2005017987A (ja) * 2003-06-30 2005-01-20 Sanyo Electric Co Ltd 表示装置および半導体装置
KR101219044B1 (ko) * 2006-01-20 2013-01-09 삼성디스플레이 주식회사 구동 장치, 표시 장치 및 그의 구동 방법
JP4237219B2 (ja) * 2006-11-10 2009-03-11 Ｎｅｃエレクトロニクス株式会社 データ受信回路とデータドライバ及び表示装置
KR100849214B1 (ko) 2007-01-16 2008-07-31 삼성전자주식회사 차지 쉐어시 전력 소모를 줄일 수 있는 데이터 드라이버장치 및 디스플레이 장치
JP5114326B2 (ja) * 2008-07-17 2013-01-09 株式会社ジャパンディスプレイイースト 表示装置
CN102089798B (zh) * 2008-08-07 2014-03-19 夏普株式会社 显示装置及其驱动方法
JP2010226591A (ja) 2009-03-25 2010-10-07 Renesas Electronics Corp 表示装置駆動回路
KR101056434B1 (ko) * 2010-02-05 2011-08-11 삼성모바일디스플레이주식회사 표시 장치 및 그 구동 방법
US8466908B2 (en) * 2010-07-13 2013-06-18 Himax Technologies Limited Display device having a bias control unit for dynamically biasing a buffer and method thereof
KR20130139586A (ko) 2012-06-13 2013-12-23 삼성전자주식회사 출력 버퍼 회로, 이를 포함하는 장치들, 및 상기 출력 버퍼 회로의 동작 방법
TWI466098B (zh) 2012-12-11 2014-12-21 Novatek Microelectronics Corp 顯示器驅動方法以及驅動電路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130027920A (ko) * 2011-09-08 2013-03-18 엘지디스플레이 주식회사 바이어스 전류 공급부, 액정표시장치 및 액정표시장치 구동방법
KR20130128933A (ko) * 2012-05-18 2013-11-27 삼성전자주식회사 소스 드라이버

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101865849B1 (ko) * 2017-02-21 2018-07-13 주식회사 에이코닉 데이터 집적회로 및 이를 이용한 표시장치
US11355053B2 (en) 2019-04-19 2022-06-07 Samsung Display Co., Ltd. Source driver and display device having the same

Also Published As

Publication number Publication date
US20160372028A1 (en) 2016-12-22
US10204547B2 (en) 2019-02-12
KR102390958B1 (ko) 2022-04-27
CN106257580B (zh) 2020-08-18
CN106257580A (zh) 2016-12-28

Similar Documents

Publication Publication Date Title
KR102390958B1 (ko) 표시 장치 및 이의 구동 방법
CN107610657B (zh) 显示装置
US20220343863A1 (en) Display device and method of driving the same
US9275595B2 (en) Output buffer circuit and source driving circuit including the same
US8994629B2 (en) Gate shift register and display device comprising the same
US10255871B2 (en) Display device including a MUX to vary voltage levels of a switching circuit used to drive a display panel
US7570243B2 (en) Liquid crystal display and driving method thereof
US9460681B2 (en) Display device and driving circuit thereof for improving the accuracy of gamma tuning
US8963909B2 (en) Data driving method for driving display panel, data driving circuit for performing the same, and display apparatus having the data driving circuit
US20120188224A1 (en) Data processing method, data driving circuit performing the same and display apparatus having the data driving circuit
US9117512B2 (en) Gate shift register and flat panel display using the same
KR101584998B1 (ko) 액정 표시장치의 구동장치와 그 구동방법
US8253667B2 (en) Display control device and method of controlling same
US7548227B2 (en) Display apparatus, device for driving the display apparatus, and method of driving the display apparatus
US10446107B2 (en) Data driver and display apparatus including the same
KR101194853B1 (ko) 스캔 펄스 변조 회로, 그를 이용한 액정 표시 장치
US11069299B2 (en) Gate driver and display device including the same
US11322066B2 (en) Panel control circuit and display device including the same
KR102151058B1 (ko) 게이트 펄스 변조 회로와 이를 포함하는 디스플레이 장치
KR101752779B1 (ko) 유기발광다이오드 표시장치 및 그 구동방법
KR100329463B1 (ko) 액정표시장치의 구동 시스템 및 액정패널 구동 방법
KR20080000042A (ko) 데이터 구동장치 및 구동방법
KR101037084B1 (ko) 액정표시장치의 데이터 구동장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant