JP2005017987A - 表示装置および半導体装置 - Google Patents
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Abstract
【課題】映像信号に応じた輝度で正確に画像を表示することが可能な表示装置を提供する。
【解決手段】この表示装置は、ゲート線と、ゲート線に交差するように配置されたドレイン線と、ゲートがゲート線に接続されるとともに、ソース／ドレインの一方がドレイン線に接続され、かつ、画素電位（Ｐｉｘ）を保持する動作の期間に第１バイアス電圧が印加されるｐチャネルトランジスタ２ａと、ｐチャネルトランジスタ２ａのソース／ドレインの他方に接続された画素電極とを含む画素部２とを備え、画素部２のｐチャネルトランジスタ２ａには、液晶表示装置の電源を投入する際に、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧が印加される。
【選択図】図１
【解決手段】この表示装置は、ゲート線と、ゲート線に交差するように配置されたドレイン線と、ゲートがゲート線に接続されるとともに、ソース／ドレインの一方がドレイン線に接続され、かつ、画素電位（Ｐｉｘ）を保持する動作の期間に第１バイアス電圧が印加されるｐチャネルトランジスタ２ａと、ｐチャネルトランジスタ２ａのソース／ドレインの他方に接続された画素電極とを含む画素部２とを備え、画素部２のｐチャネルトランジスタ２ａには、液晶表示装置の電源を投入する際に、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧が印加される。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
この発明は、表示装置および半導体装置に関し、特に、ｐ型の電界効果型トランジスタを含む表示装置および半導体装置に関する。
【０００２】
【従来の技術】
従来、トランジスタを含む画素部を備えた液晶表示装置や有機ＥＬ表示装置などの表示装置が知られている（たとえば、特許文献１参照）。
【０００３】
図９は、従来の液晶表示装置の１つの画素部を示した回路図である。図９を参照して、従来の液晶表示装置を構成する画素部１０２は、トランジスタ１０２ａ、画素電極１０２ｂ、画素電極１０２ｂに対向配置された各画素部１０２に共通の対向電極１０２ｃ、画素電極１０２ｂと対向電極１０２ｃとの間に挟持された液晶１０２ｄ、および、補助容量１０２ｅを含んでいる。そして、トランジスタ１０２ａのソース／ドレインの一方はドレイン線に接続されている。また、トランジスタ１０２ａのソース／ドレインの他方は、補助容量１０２ｅの一方電極に接続されているとともに、液晶１０２ｄを挟む一方の電極である画素電極１０２ｂに接続されている。このトランジスタ１０２ａのゲートはゲート線に接続されている。
【０００４】
そして、従来では、上記のような液晶表示装置などの表示装置において、画素部を構成するトランジスタとしては、通常、ｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）が用いられている。
【０００５】
図９に示した従来の液晶表示装置の動作としては、トランジスタ１０２ａがオン状態になるとともに、ドレイン線に所定の映像信号が供給される。これにより、その映像信号がトランジスタ１０２ａを介して画素電極１０２ｂに供給されるので、液晶１０２ｄが駆動される。また、この際、映像信号に応じた電圧が補助容量１０２ｅに充電される。その後、トランジスタ１０２ａに所定のバイアス電圧を印加することにより、トランジスタ１０２ａをオフ状態にする。この場合、映像信号に応じた電圧（画素電位（Ｐｉｘ））は、補助容量１０２ｅにより一定期間保持される。これにより、液晶１０２ｄには、一定期間、映像信号に応じた電圧が供給され続ける。
【０００６】
しかしながら、従来では、ｎ型のＭＯＳトランジスタを用いる場合、内部電界を緩和するために、ｎ型のＭＯＳトランジスタをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする必要があった。このため、イオン注入工程の回数およびイオン注入マスクの枚数が増加するので、製造プロセスが複雑化するとともに、製造コストが増大するという不都合があった。
【０００７】
そこで、表示装置の画素部を構成するトランジスタを、ｐ型のＭＯＳトランジスタにすることが考えられる。この場合、ｐ型のＭＯＳトランジスタは、ｎ型のＭＯＳトランジスタと異なり、ＬＤＤ構造にする必要がないので、製造プロセスの簡略化や製造コストの削減が可能になる。
【０００８】
【特許文献１】
特開２００３−１１４６５１号公報（ＩＰＣ：Ｇ０９Ｇ ３／３６）
【発明が解決しようとする課題】
しかしながら、従来では、表示装置の画素部を構成するトランジスタをｐ型のＭＯＳトランジスタにした場合、ｐ型のＭＯＳトランジスタのドレイン近傍のトラップ準位を介したトンネリング現象が発生するという不都合があった。これにより、ｐ型のＭＯＳトランジスタにリーク電流が発生するため、画素電位（Ｐｉｘ）が変動するという不都合があった。その結果、画素電位（Ｐｉｘ）を映像信号に応じた電位に保持することが困難になるので、映像信号に応じた輝度で画像を表示することが困難であるという問題点があった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、映像信号に応じた輝度で正確に画像を表示することが可能な表示装置を提供することである。
【００１０】
この発明のもう１つの目的は、リーク電流を抑制することが可能な半導体装置を提供することである。
【００１１】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面による表示装置は、ゲート線と、ゲート線に交差するように配置された映像信号線と、ゲートがゲート線に接続されるとともに、ソース／ドレインの一方が映像信号線に接続され、かつ、画素電位を保持する動作の期間に第１バイアス電圧が印加されるｐ型の第１電界効果型トランジスタと、ｐ型の第１電界効果型トランジスタのソース／ドレインの他方に接続された画素電極とを含む画素部とを備え、画素部のｐ型の第１電界効果型トランジスタには、画素電位を保持する動作の期間以外の所定の期間に、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧が印加される。
【００１２】
この第１の局面による表示装置では、上記のように、画素電位を保持する動作の期間以外の所定の期間に、画素電位を保持する動作の期間に印加される第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を、ｐ型の第１電界効果型トランジスタに印加することによって、ｐ型の第１電界効果型トランジスタのドレイン近傍のトラップ準位が消滅するか、または、トラップ準位にキャリア（ホール）が捕獲されるので、トラップ準位を介したキャリアのトンネリング現象が抑制されると考えられる。これにより、ｐ型の第１電界効果型トランジスタのリーク電流が抑制されるので、画素電位を保持する動作の期間に、画素電位がリーク電流により変動することを抑制することができる。その結果、画素電位を映像信号に応じた電位に保持することができるので、映像信号に応じた輝度で正確に画像を表示することができる。
【００１３】
上記第１の局面による表示装置において、好ましくは、第１バイアス電圧は、第１ゲート−ソース間電圧と、第１ドレイン−ソース間電圧とを含み、第２バイアス電圧は、第１ゲート−ソース間電圧よりも高い第２ゲート−ソース間電圧と、第１ドレイン−ソース間電圧よりも低い第２ドレイン−ソース間電圧とを含む。このように構成すれば、容易に、第２バイアス電圧の絶対値を第１バイアス電圧の絶対値よりも大きくすることができるので、容易に、ｐ型の第１電界効果型トランジスタに、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を印加することができる。
【００１４】
上記第１の局面による表示装置において、好ましくは、第２バイアス電圧が印加される際には、ゲート線と映像信号線との電位差が第２ゲート−ソース間電圧になるように、ゲート線および映像信号線の電位がそれぞれ所定の電位に設定されるとともに、映像信号線と画素電極との電位差が第２ドレイン−ソース間電圧になるように画素電極の電位が制御される。このように構成すれば、容易に、ｐ型の第１電界効果型トランジスタに、第２ゲート−ソース間電圧および第２ドレイン−ソース間電圧からなる第２バイアス電圧を印加することができる。また、この場合、映像信号線から画素電極へのリーク電流を低減することができる。
【００１５】
上記第１の局面による表示装置において、好ましくは、第２バイアス電圧が印加される際には、ゲート線と画素電極との電位差が第２ゲート−ソース間電圧になるように、ゲート線および画素電極の電位がそれぞれ所定の電位に設定されるとともに、画素電極と映像信号線との電位差が第２ドレイン−ソース間電圧になるように映像信号線の電位が制御される。このように構成すれば、容易に、ｐ型の第１電界効果型トランジスタに、第２ゲート−ソース間電圧および第２ドレイン−ソース間電圧からなる第２バイアス電圧を印加することができる。また、この場合、画素電極から映像信号線へのリーク電流を低減することができる。
【００１６】
上記第１の局面による表示装置において、好ましくは、第２バイアス電圧は、ｐ型の第１電界効果型トランジスタに複数回印加される。このように構成すれば、第２バイアス電圧を印加する際に、リーク電流により第２バイアス電圧が変動したとしても、リーク電流を低減するのに十分な時間ｐ型の第１電界効果型トランジスタに第２バイアス電圧を印加することができる。
【００１７】
上記第１の局面による表示装置において、好ましくは、ｐ型の第１電界効果型トランジスタは、多結晶シリコンからなる能動層を含む薄膜トランジスタである。このように構成すれば、多結晶シリコンからなる能動層を含むトランジスタは、単結晶シリコンからなる能動層を含むトランジスタに比べてリーク電流が多いので、特に有効に、ｐ型の第１電界効果型トランジスタのリーク電流を抑制することができる。
【００１８】
上記第１の局面による表示装置において、好ましくは、画素部は液晶をさらに含む。このように構成すれば、液晶表示装置において、画素電位を映像信号に応じた電位に保持することができるので、容易に、映像信号に応じた輝度で正確に画像を表示することができる。
【００１９】
上記第１の局面による表示装置において、好ましくは、画素部は、有機材料または無機材料からなる発光素子をさらに含む。このように構成すれば、有機ＥＬ表示装置または無機ＥＬ表示装置において、画素電位を映像信号に応じた電位に保持することができるので、容易に、映像信号に応じた輝度で正確に画像を表示することができる。
【００２０】
この場合、好ましくは、発光素子は、第１電位に接続された一方電極と、他方電極とを含み、画素部は、ゲートが画素電極に接続され、一方のソース／ドレインが発光素子の他方電極に接続され、他方のソース／ドレインが第２電位に接続されたｐ型の第２電界効果型トランジスタをさらに含み、ｐ型の第１電界効果型トランジスタに第２バイアス電圧が印加される際には、第１電位および第２電位が実質的に同一の電位に制御される。このように構成すれば、ｐ型の第２電界効果型トランジスタを介して第１電位と第２電位との間に電流が流れないので、ｐ型の第２電界効果型トランジスタが容量として機能することを防止することができる。これにより、ｐ型の第１電界効果型トランジスタに第２バイアス電圧が印加される際に、画素電位が変動することを抑制することができる。また、発光素子に電流が供給されないので、第２バイアス電圧が印加される際に、発光素子が発光するのを防止することができる。
【００２１】
この発明の第２の局面による半導体装置は、ゲートとソースとドレインとを有するとともに、通常動作時のオフ状態のときにゲートとソースとの間およびドレインとソースとの間に第１バイアス電圧が印加される多結晶シリコンからなる能動層を含むｐ型の電界効果型トランジスタを備え、ｐ型の電界効果型トランジスタには、通常動作時以外の期間に、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧が印加される。
【００２２】
この第２の局面による半導体装置では、上記のように、通常動作時以外の期間に、通常動作時のオフ状態のときに印加される第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を、多結晶シリコンからなる能動層を含むｐ型の電界効果型トランジスタに印加することによって、ｐ型の第１電界効果型トランジスタのドレイン近傍のトラップ準位が消滅するか、または、トラップ準位にキャリア（ホール）が捕獲されるので、トラップ準位を介したキャリアのトンネリング現象が抑制されると考えられる。これにより、ｐ型の第１電界効果型トランジスタのリーク電流を抑制することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。まず、図１を参照して、第１実施形態による液晶表示装置の構成について説明する。
【００２５】
第１実施形態による液晶表示装置では、図１に示すように、基板１０上に、表示部１と、水平スイッチ（ＨＳＷ）３と、Ｈドライバ４と、Ｖドライバ５とが形成されている。水平スイッチ３およびＨドライバ４は、ドレイン線を駆動（走査）するために設けられているとともに、Ｖドライバ５はゲート線を駆動（走査）するために設けられている。なお、ドレイン線は本発明の「映像信号線」の一例である。
【００２６】
また、表示部１には、画素部２がマトリクス状に配置されている。なお、図１の表示部１には、１画素分の構成を示している。各画素部２は、多結晶シリコンからなる能動層（図示せず）を有する薄膜トランジスタ（ＴＦＴ）により構成されるｐチャネルトランジスタ２ａ、画素電極２ｂ、画素電極２ｂに対向配置された各画素部２に共通の対向電極２ｃ、画素電極２ｂと対向電極２ｃとの間に挟持された液晶２ｄ、および、補助容量２ｅを含んでいる。なお、ｐチャネルトランジスタ２ａは、本発明の「ｐ型の第１電界効果型トランジスタ」の一例である。そして、ｐチャネルトランジスタ２ａのソース／ドレインの一方はドレイン線に接続されている。また、ｐチャネルトランジスタ２ａのソース／ドレインの他方は、補助容量２ｅの一方電極に接続されているとともに、液晶２ｄを挟む一方の電極である画素電極２ｂに接続されている。このｐチャネルトランジスタ２ａのゲートはゲート線に接続されている。そして、画素電極２ｂの電位である画素電位（Ｐｉｘ）を保持する動作の期間には、ｐチャネルトランジスタ２ａに、所定の第１ゲート−ソース間電圧Ｖｇｓ１（たとえば、約３Ｖ）と、所定の第１ドレイン−ソース間電圧Ｖｄｓ１（たとえば、約−７Ｖ）からなる第１バイアス電圧が印加される。
【００２７】
また、基板１０の外部に、信号発生回路６ａと、電源回路６ｂと、バイアス印加信号発生回路６ｃとを含む駆動ＩＣ６が設置されている。そして、信号発生回路６ａには、スタート信号ＨＳＴおよびＶＳＴと、クロック信号ＨＣＬＫおよびＶＣＬＫと、イネーブル信号ＥＮＢとを発生させるための回路が設けられている。これにより、Ｈドライバ４にスタート信号ＨＳＴとクロック信号ＨＣＬＫとが供給されるとともに、Ｖドライバ５にスタート信号ＶＳＴとクロック信号ＶＣＬＫとイネーブル信号ＥＮＢとが供給される。また、駆動ＩＣ６からは映像信号（Ｖｉｄｅｏ信号）が供給される。
【００２８】
また、電源回路６ｂには、正側電位ＶＤＤ（たとえば、約８Ｖ）と、負側電位ＶＳＳ（たとえば、約−４Ｖ）とを発生させるための回路が設けられている。これにより、Ｈドライバ４に正側電位ＨＶＤＤ（ＶＤＤ）と負側電位ＨＶＳＳ（ＶＳＳ）とが供給されるとともに、Ｖドライバ５に正側電位ＶＶＤＤ（ＶＤＤ）と負側電位ＶＶＳＳ（ＶＳＳ）とが供給される。また、表示部１の画素部２を構成する液晶２ｄを挟む他方の電極である対向電極（ＣＯＭ電極）２ｃおよび補助容量２ｅの他方電極（ＳＣ電極）に、正側電位ＶＤＤと負側電位ＶＳＳとが供給される。
【００２９】
ここで、第１実施形態では、バイアス印加信号発生回路６ｃは、ｐチャネルトランジスタ２ａに、上記した第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を印加するために設けられている。この第２バイアス電圧は、第１ゲート−ソース間電圧Ｖｇｓ１よりも高い第２ゲート−ソース間電圧Ｖｇｓ２と、第１ドレイン−ソース間電圧Ｖｄｓ１よりも低い第２ドレイン−ソース間電圧Ｖｄｓ２とを含んでいる。具体的には、このバイアス印加信号発生回路６ｃは、後述する第２バイアス電圧の印加モードにおいて、ゲート線、ドレイン線、ＣＯＭ電極およびＳＣ電極へ供給するタイミング信号を発生させる。
【００３０】
図２は、図１に示した第１実施形態による液晶表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。次に、図１および図２を参照して、第１実施形態による液晶表示装置の動作について説明する。
【００３１】
まず、図１を参照して、第１実施形態による液晶表示装置の通常の動作（通常モード）としては、ｐチャネルトランジスタ２ａがオン状態になるとともに、ドレイン線に所定の映像信号が供給される。これにより、その映像信号がｐチャネルトランジスタ２ａを介して画素電極２ｂに供給されるので、液晶２ｄが駆動される。また、この際、映像信号に応じた電圧が補助容量２ｅに充電される。その後、ｐチャネルトランジスタ２ａに、所定の第１ゲート−ソース間電圧Ｖｇｓ１（たとえば、約３Ｖ）と所定の第１ドレイン−ソース間電圧Ｖｄｓ１（たとえば、約−７Ｖ）とからなる第１バイアス電圧を印加することにより、ｐチャネルトランジスタ２ａをオフ状態にする。この場合、映像信号に応じた電圧（画素電位（Ｐｉｘ））は、補助容量２ｅにより一定期間保持される。これにより、液晶２ｄには、一定期間、映像信号に応じた電圧が供給され続ける。
【００３２】
次に、第１実施形態による液晶表示装置の画素部２を構成するｐチャネルトランジスタ２ａに、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を印加するバイアス印加モードの動作について説明する。第１実施形態のバイアス印加モードでは、ゲート線およびドレイン線の電圧を一定の電位に保持した状態で、ＣＯＭ電極およびＳＣ電極の電位を所定の電位分変化させることにより、ｐチャネルトランジスタ２ａに第２バイアス電圧を印加する。具体的には、まず、ゲート線に供給される信号がＶＤＤ（Ｈレベル）からＶＳＳ（Ｌレベル）になることによって、ｐチャネルトランジスタ２ａがオン状態になる。このとき、ドレイン線に供給される信号は、Ｖ１（たとえば、０Ｖ）に保持されるとともに、ＣＯＭ電極およびＳＣ電極に供給される信号はＶＤＤに保持される。これにより、ｐチャネルトランジスタ２ａを介して画素電位（Ｐｉｘ）がＶ１に上昇する。この後、ゲート線に供給される信号がＶＤＤ（Ｈレベル）になることによりｐチャネルトランジスタ２ａがオフ状態になるので、補助容量２ｅの機能により、画素電位（Ｐｉｘ）はＶ１に保持される。
【００３３】
次に、第１実施形態では、バイアス印加信号発生回路６ｃにより、電源回路６ｂからＣＯＭ電極およびＳＣ電極に供給される信号がＶＤＤからＶＳＳになるように制御される。すなわち、電源回路６ｂからＣＯＭ電極およびＳＣ電極に供給される信号は、ＶＤＤ−ＶＳＳ＝ｄＶ（約１２Ｖ）だけ低下する。これにより、画素電位（Ｐｉｘ）もｄＶだけ低下するので、画素電位（Ｐｉｘ）は、Ｖ１−ｄＶ（＝約−１２Ｖ）になる。その結果、第２ゲート−ソース間電圧Ｖｇｓ２は、ＶＤＤ−Ｖ１（＝約８Ｖ）になるとともに、第２ドレイン−ソース間電圧Ｖｄｓ２は、Ｖ１−ｄＶ−Ｖ１＝−ｄＶ（約−１２Ｖ）になる。そして、この第２ゲート−ソース間電圧Ｖｇｓ２（＝ＶＤＤ−Ｖ１）および第２ドレイン−ソース間電圧Ｖｄｓ２（＝−ｄＶ）が、上記した第２バイアス電圧としてｐチャネルトランジスタ２ａに印加される。
【００３４】
この際、Ｖｇｓ２＝約８ＶおよびＶｄｓ２＝約−１２Ｖの高い第２バイアス電圧をｐチャネルトランジスタ２ａに印加すると、ｐチャネルトランジスタ２ａのリーク電流が増加するので、画素電位（Ｐｉｘ）であるＶ１−ｄＶは、ｐチャネルトランジスタ２ａのドレイン−ソース間のリーク電流によって、Ｖ１に向かって上昇し始める。このため、ｐチャネルトランジスタ２ａに印加される第２バイアスのうち、第２ドレイン−ソース間電圧Ｖｄｓ２（＝−ｄＶ）が小さくなる。これにより、１回のバイアス印加モードでは、第２バイアス電圧を十分な期間、ｐチャネルトランジスタ２ａに印加することが困難である。そこで、この第１実施形態では、上記したｐチャネルトランジスタ２ａへの第２バイアス電圧の印加を行うバイアス印加モードを、約３ｍｓ毎に５回繰り返す。また、上記第１実施形態によるバイアス印加モードは、液晶表示装置の電源を投入する際に行う。
【００３５】
第１実施形態では、上記のように、液晶表示装置の電源を投入する際に、画素電位（Ｐｉｘ）を保持する動作の期間に印加される第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を、ｐチャネルトランジスタ２ａに印加することによって、ｐチャネルトランジスタ２ａのドレイン近傍のトラップ準位が消滅するか、または、トラップ準位にキャリア（ホール）が捕獲されるので、トラップ準位を介したキャリアのトンネリング現象が抑制されると考えられる。これにより、ｐチャネルトランジスタ２ａのリーク電流が抑制されるので、画素電位（Ｐｉｘ）を保持する動作の期間に、画素電位（Ｐｉｘ）がリーク電流により変動することを抑制することができる。その結果、画素電位（Ｐｉｘ）を映像信号に応じた電位に保持することができるので、映像信号に応じた輝度で正確に画像を表示することができる。
【００３６】
また、第１実施形態では、第２バイアス電圧である第２ゲート−ソース間電圧Ｖｇｓ２を第１ゲート−ソース間電圧Ｖｇｓ１よりも高くするとともに、第２バイアス電圧である第２ドレイン−ソース間電圧Ｖｄｓ２を第１ドレイン−ソース間電圧Ｖｄｓ１よりも低くすることによって、容易に、第２バイアス電圧の絶対値を第１バイアス電圧の絶対値よりも大きくすることができる。これにより、容易に、ｐチャネルトランジスタ２ａに第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を印加することができる。
【００３７】
また、第１実施形態では、バイアス印加信号発生回路６ｃにより、電源回路６ｂからＣＯＭ電極およびＳＣ電極に供給される信号がＶＤＤからＶＳＳになるように制御することによって、容易に、第２バイアス電圧である第２ドレイン−ソース間電圧Ｖｄｓ２を第１ドレイン−ソース間電圧Ｖｄｓ１よりも低くすることができる。
【００３８】
また、第１実施形態のバイアス印加モードでは、ドレイン線の電位が画素電位（Ｐｉｘ）よりも高いので、ドレイン線から画素電極２ｂへ向かって流れるリーク電流を低減することができる。
【００３９】
また、第１実施形態では、ｐチャネルトランジスタ２ａへの第２バイアス電圧の印加を行うバイアス印加モードを、約３ｍｓ毎に５回繰り返すことによって、第２バイアス電圧を印加する際に、リーク電流により第２バイアス電圧が変動したとしても、リーク電流を低減するのに十分な時間、ｐチャネルトランジスタ２ａに第２バイアス電圧を印加することができる。
【００４０】
また、第１実施形態では、ｐチャネルトランジスタ２ａを、多結晶シリコンからなる能動層を含む薄膜トランジスタ（ＴＦＴ）により構成することによって、多結晶シリコンからなる能動層を含む薄膜トランジスタは、単結晶シリコンからなる能動層を含むトランジスタに比べてリーク電流が多いので、特に有効に、ｐチャネルトランジスタ２ａのリーク電流を抑制することができる。
【００４１】
また、第１実施形態では、バイアス印加モードの際にドレイン線に供給される信号が、通常のＬレベルの映像信号（０Ｖ）と同じレベルであるので、通常の動作に用いる信号電圧の範囲内で、バイアス印加モードの際にドレイン線に信号を供給することができる。これにより、容易に、バイアス印加モードの際に、ドレイン線に供給される信号を生成することができる。
【００４２】
次に、上記した第１実施形態による効果を確認するために行った比較実験について説明する。図３は、第１実施形態による第２バイアス電圧が印加されたｐチャネルトランジスタのＩｄｓ−Ｖｇｓ特性図であり、図４は、比較例としての第２バイアス電圧が印加されていないｐチャネルトランジスタのＩｄｓ−Ｖｇｓ特性図である。図３および図４を参照して、この比較実験では、第１実施形態による第２バイアス電圧が印加されたｐチャネルトランジスタおよび比較例としての第２バイアス電圧が印加されていないｐチャネルトランジスタのそれぞれのリーク電流を測定した。
【００４３】
図３および図４中の破線で囲まれた領域（ｐチャネルトランジスタがオフ状態の領域）において、第２バイアス電圧が印加されたｐチャネルトランジスタ（図３）は、リーク電流が実質的に流れていなかったのに対し、第２バイアス電圧が印加されていないｐチャネルトランジスタ（図４）は、リーク電流が流れていた。これにより、第２バイアス電圧が印加されたｐチャネルトランジスタは、第２バイアス電圧が印加されていないｐチャネルトランジスタに比べて、リーク電流が低減されていることを確認することができた。
【００４４】
（第２実施形態）
図５は、本発明の第２実施形態による液晶表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。図１および図５を参照して、この第２実施形態のバイアス印加モードでは、上記第１実施形態と異なり、ゲート線と、ＣＯＭ電極およびＳＣ電極とを一定の電位に保持した状態で、ドレイン線の電位を所定の電位分変化させることにより、ｐチャネルトランジスタ２ａに第２バイアス電圧を印加する場合について説明する。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００４５】
すなわち、この第２実施形態の印加モードでは、まず、ゲート線に供給される信号がＶＤＤ（Ｈレベル）からＶＳＳ（Ｌレベル）になることによって、ｐチャネルトランジスタ２ａがオン状態になる。このとき、ドレイン線に供給される信号は、Ｖ１（たとえば、０Ｖ）に保持されるとともに、ＣＯＭ電極およびＳＣ電極に供給される信号は一定の電位に保持される。これにより、ｐチャネルトランジスタ２ａを介して画素電位（Ｐｉｘ）がＶ１に上昇する。この後、ゲート線に供給される信号がＶＤＤ（Ｈレベル）になることによりｐチャネルトランジスタ２ａがオフ状態になるので、補助容量２ｅの機能により、画素電位（Ｐｉｘ）はＶ１に保持される。
【００４６】
次に、第２実施形態では、ドレイン線に供給される信号がｄＶ（たとえば、約１０Ｖ）だけ低下するように制御される。これにより、ドレイン線に供給される信号は、Ｖ１−ｄＶ（＝約−１０Ｖ）になる。その結果、第２ゲート−ソース間電圧Ｖｇｓ２は、ＶＤＤ−Ｖ１（＝約８Ｖ）になるとともに、第２ドレイン−ソース間電圧Ｖｄｓ２は、Ｖ１−ｄＶ−Ｖ１＝−ｄＶ（約−１０Ｖ）になる。そして、この第２ゲート−ソース間電圧Ｖｇｓ２＝ＶＤＤ−Ｖ１および第２ドレイン−ソース間電圧Ｖｄｓ２＝−ｄＶが、上記第１実施形態と同様、第２バイアス電圧としてｐチャネルトランジスタ２ａに印加される。また、第２実施形態では、上記第１実施形態と同様、ｐチャネルトランジスタ２ａへの第２バイアス電圧の印加を行うバイアス印加モードを、約３ｍｓ毎に５回繰り返す。なお、第２実施形態によるバイアス印加モードでは、ＳＣ電極には、ＶＤＤやＶＳＳなどの一定の電圧が供給されている。
【００４７】
なお、第２実施形態によるバイアス印加モードでは、通常のＬレベルの映像信号（０Ｖ）よりも低い電位を有する信号（約−１０Ｖ）をドレイン線に供給する必要がある。このため、第２実施形態によるバイアス印加モードは、ドレイン線に通常動作範囲の電圧以外の電圧を容易に印加することが可能な液晶表示装置の出荷前に行うのが好ましい。
【００４８】
第２実施形態では、上記のように、ドレイン線に供給される信号がｄＶだけ低下するように制御することによって、容易に、第２バイアス電圧である第２ドレイン−ソース間電圧Ｖｄｓ２を第１ドレイン−ソース間電圧Ｖｄｓ１よりも低くすることができる。
【００４９】
また、第２実施形態の印加モードでは、ドレイン線の電位が画素電位（Ｐｉｘ）よりも低いので、画素電極２ｂからドレイン線へ向かって流れるリーク電流を低減することができる。
【００５０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００５１】
（第３実施形態）
図６は、本発明の第３実施形態による有機ＥＬ表示装置を示した平面図である。図６を参照して、この第３実施形態では、本発明を有機ＥＬ表示装置に適用する場合について説明する。
【００５２】
この第３実施形態による有機ＥＬ表示装置では、図６に示すように、基板２０上に、表示部２１が形成されている。この表示部２１には、画素部２２がマトリクス状に配置されている。なお、図６の表示部２１には、１画素分の構成を示している。各画素部２２は、多結晶シリコンからなる能動層（図示せず）を有する薄膜トランジスタ（ＴＦＴ）により構成されるｐチャネルトランジスタ２２ａおよび２２ｂと、補助容量２２ｃと、陽極２２ｄと、陰極２２ｅと、陽極２２ｄと陰極２２ｅとの間に挟持された有機ＥＬ素子２２ｆとを含んでいる。なお、ｐチャネルトランジスタ２２ａは、本発明の「ｐ型の第１電界効果型トランジスタ」の一例であり、ｐチャネルトランジスタ２２ｂは、本発明の「ｐ型の第２電界効果型トランジスタ」の一例である。また、有機ＥＬ素子２２ｆは、本発明の「発光素子」の一例である。そして、ｐチャネルトランジスタ２２ａのソース／ドレインの一方はドレイン線に接続されている。また、ｐチャネルトランジスタ２２ａのソース／ドレインの他方は、補助容量２２ｃの一方電極に接続されているとともに、ｐチャネルトランジスタ２２ｂのゲート電極に接続されている。このｐチャネルトランジスタ２２ａのゲートはゲート線に接続されている。そして、ｐチャネルトランジスタ２２ｂのゲート電極の電位である画素電位（Ｐｉｘ）を保持する動作の期間には、上記第１実施形態と同様、ｐチャネルトランジスタ２２ａに、所定の第１ゲート−ソース間電圧Ｖｇｓ１（たとえば、約３Ｖ）と、所定の第１ドレイン−ソース間電圧Ｖｄｓ１（たとえば、約−７Ｖ）とからなる第１バイアス電圧が印加される。
【００５３】
また、有機ＥＬ素子２２ｆの陰極２２ｅは、一方の電位Ｖｙに接続されているとともに、陽極２２ｄはｐチャネルトランジスタ２２ｂのソース／ドレインの一方に接続されている。ｐチャネルトランジスタ２２ｂのソース／ドレインの他方は他方の電位Ｖｘに接続されている。なお、所定の電位Ｖｙは本発明の「第１電位」の一例であり、所定の電位Ｖｘは本発明の「第２電位」の一例である。
【００５４】
なお、第３実施形態のその他の構成は、上記第１実施形態と同様である。
【００５５】
図７は、図６に示した第３実施形態による有機ＥＬ表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。次に、図６および図７を参照して、第３実施形態による有機ＥＬ表示装置の動作について説明する。
【００５６】
まず、図６を参照して、第３実施形態による有機ＥＬ表示装置の通常の動作（通常モード）としては、ｐチャネルトランジスタ２２ａがオン状態になるとともに、ドレイン線に所定の映像信号が供給される。そして、その映像信号がｐチャネルトランジスタ２２ａを介してｐチャネルトランジスタ２２ｂのゲート電極に供給されるので、ｐチャネルトランジスタ２２ｂがオン状態になる。これにより、有機ＥＬ素子２２ｆに電流が供給されるので、有機ＥＬ素子２２ｆは、ｐチャネルトランジスタ２２ｂのゲート電極に供給された映像信号に応じた輝度で発光する。また、この際、映像信号に応じた電圧が補助容量２２ｃに充電される。その後、ｐチャネルトランジスタ２２ａに、所定の第１ゲート−ソース間電圧Ｖｇｓ１（たとえば、約３Ｖ）と所定の第１ドレイン−ソース間電圧Ｖｄｓ１（たとえば、約−７Ｖ）とからなる第１バイアス電圧を印加することにより、ｐチャネルトランジスタ２２ａをオフ状態にする。この場合、映像信号に応じた電圧（画素電位（Ｐｉｘ））は、補助容量２２ｃにより一定期間保持される。これにより、ｐチャネルトランジスタ２２ｂのゲート電極には、映像信号に応じた電圧が供給され続けるので、有機ＥＬ素子２２ｆは映像信号に応じた輝度で一定期間発光する。
【００５７】
次に、第３実施形態による有機ＥＬ表示装置の画素部２２を構成するｐチャネルトランジスタ２２ａに、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を印加するバイアス印加モードの動作について説明する。この第３実施形態のバイアス印加モードでは、図２に示した第１実施形態のバイアス印加モードとと同様の動作が行われる。すなわち、ゲート線およびドレイン線の電圧を一定の電位に保持した状態で、ＳＣ電極の電位を所定の電位分変化させることにより、ｐチャネルトランジスタ２２ａに第２バイアス電圧を印加する。これにより、上記第１実施形態と同様、第２ゲート−ソース間電圧Ｖｇｓ２は、ＶＤＤ−Ｖ１（＝約８Ｖ）になるとともに、第２ドレイン−ソース間電圧Ｖｄｓ２は、Ｖ１−ｄＶ−Ｖ１＝−ｄＶ（約−１２Ｖ）になる。また、上記したｐチャネルトランジスタ２２ａへの第２バイアス電圧の印加を行うバイアス印加モードを、約３ｍｓ毎に５回繰り返す。
【００５８】
なお、本発明を有機ＥＬ表示装置に適用する第３実施形態では、ｐチャネルトランジスタ２２ａに第２バイアス電圧が印加される際に、一方の電位Ｖｙおよび他方の電位Ｖｘが実質的に同一の電位になるように制御する。
【００５９】
第３実施形態では、上記のように構成することによって、有機ＥＬ表示装置においても、ドレイン線からｐチャネルトランジスタ２２ａのゲート電極へ向かって流れるリーク電流を抑制することができるので、映像信号に応じた輝度で正確に画像を表示することができる。
【００６０】
また、第３実施形態では、ｐチャネルトランジスタ２２ａに第２バイアス電圧が印加される際に、一方の電位Ｖｙおよび他方の電位Ｖｘが実質的に同一の電位になるように制御することによって、ｐチャネルトランジスタ２２ｂを介して一方の電位Ｖｙと他方の電位Ｖｘとの間に電流が流れないので、ｐチャネルトランジスタ２２ｂが容量として機能することを防止することができる。これにより、ｐチャネルトランジスタ２２ａに第２バイアス電圧が印加される際に、ｐチャネルトランジスタ２２ｂの容量成分に起因して、画素電位（Ｐｉｘ）が変動することを抑制することができる。また、有機ＥＬ素子２２ｆに電流が供給されないので、第２バイアス電圧が印加される際に、有機ＥＬ素子２２ｆが発光することを防止することができる。
【００６１】
（第４実施形態）
図８は、本発明の第４実施形態による有機ＥＬ表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。図６および図８を参照して、この第４実施形態のバイアス印加モードでは、上記第３実施形態と異なり、図５に示した第２実施形態のバイアス印加モードと同様の動作が行われる。すなわち、ゲート線およびＳＣ電極を一定の電位に保持した状態で、ドレイン線の電位を所定の電位分変化させることにより、ｐチャネルトランジスタ２２ａに第２バイアス電圧を印加する。これにより、上記第２実施形態と同様、第２ゲート−ソース間電圧Ｖｇｓ２は、ＶＤＤ−Ｖ１（＝約８Ｖ）になるとともに、第２ドレイン−ソース間電圧Ｖｄｓ２は、Ｖ１−ｄＶ−Ｖ１＝−ｄＶ（約−１０Ｖ）になる。さらに、上記したｐチャネルトランジスタ２２ａへの第２バイアス電圧の印加を行うバイアス印加モードを、約３ｍｓ毎に５回繰り返す。なお、第４実施形態によるバイアス印加モードでは、上記第２実施形態と同様、ＳＣ電極には、ＶＤＤまたはＶＳＳなどの一定の電圧が供給されている。また、この際、上記第３実施形態と同様、一方の電位Ｖｙおよび他方の電位Ｖｘが実質的に同一の電位になるように制御する。
【００６２】
第４実施形態では、上記のように構成することによって、有機ＥＬ表示装置においても、ｐチャネルトランジスタ２２ａのゲート電極からドレイン線へ向かって流れるリーク電流を抑制することができるので、映像信号に応じた輝度で正確に画像を表示することができる。
【００６３】
なお、第４実施形態のその他の効果は、上記第３実施形態と同様である。
【００６４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６５】
たとえば、上記第１〜第４実施形態では、本発明を表示装置に適用する例を示したが、本発明はこれに限らず、多結晶シリコンからなる能動層を含むＴＦＴからなるｐ型の電界効果型トランジスタを含む半導体装置のリーク電流の低減にも適用可能である。すなわち、通常動作時のオフ状態のときにゲートとソースとの間およびドレインとソースとの間に印加される第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を、半導体装置のｐ型の電界効果型トランジスタに印加することによって、上記第１〜第４実施形態と同様、ｐ型の第１電界効果型トランジスタのリーク電流を抑制することができる。
【００６６】
また、上記第１〜第４実施形態では、ゲート線やＣＯＭ電極、ＳＣ電極に印加する信号の電位として、ＶＤＤまたはＶＳＳを用いた例を示したが、本発明はこれに限らず、ＶＤＤやＶＳＳ以外の電位を用いてもよい。
【００６７】
また、上記第１〜第４実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用する例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。たとえば、液晶表示装置および有機ＥＬ表示装置以外の表示装置として、無機ＥＬ表示装置などがある。
【００６８】
また、上記第１および第３実施形態では、液晶表示装置および有機ＥＬ表示装置の電源を投入する際に、第２バイアス電圧を印加するようにしたが、本発明はこれに限らず、装置の出荷前に、第２バイアス電圧を印加するようにしてもよい。
【００６９】
また、上記第１および第３実施形態では、バイアス印加信号発生回路６ａを用いて、画素電位（Ｐｉｘ）を制御するようにしたが、本発明はこれに限らず、バイアス印加信号発生回路以外の他の制御手段を用いて、画素電位を制御するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。
【図３】第１実施形態による第２バイアス電圧が印加されたｐチャネルトランジスタのＩｄｓ−Ｖｇｓ特性図である。
【図４】比較例としての第２バイアス電圧が印加されていないｐチャネルトランジスタのＩｄｓ−Ｖｇｓ特性図である。
【図５】本発明の第２実施形態による液晶表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。
【図６】本発明の第３実施形態による有機ＥＬ表示装置を示した平面図である。
【図７】図６に示した第３実施形態による有機ＥＬ表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。
【図８】本発明の第４実施形態による有機ＥＬ表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。
【図９】従来の液晶表示装置の１つの画素部を示した回路図である。
【符号の説明】
２、２２ 画素部
２ａ ２２ａ ｐチャネルトランジスタ（ｐ型の第１電界効果型トランジスタ）
２ｂ 液晶
２２ｂ ｐチャネルトランジスタ（ｐ型の第２電界効果型トランジスタ）
２２ｃ 有機ＥＬ素子（発光素子）
【発明の属する技術分野】
この発明は、表示装置および半導体装置に関し、特に、ｐ型の電界効果型トランジスタを含む表示装置および半導体装置に関する。
【０００２】
【従来の技術】
従来、トランジスタを含む画素部を備えた液晶表示装置や有機ＥＬ表示装置などの表示装置が知られている（たとえば、特許文献１参照）。
【０００３】
図９は、従来の液晶表示装置の１つの画素部を示した回路図である。図９を参照して、従来の液晶表示装置を構成する画素部１０２は、トランジスタ１０２ａ、画素電極１０２ｂ、画素電極１０２ｂに対向配置された各画素部１０２に共通の対向電極１０２ｃ、画素電極１０２ｂと対向電極１０２ｃとの間に挟持された液晶１０２ｄ、および、補助容量１０２ｅを含んでいる。そして、トランジスタ１０２ａのソース／ドレインの一方はドレイン線に接続されている。また、トランジスタ１０２ａのソース／ドレインの他方は、補助容量１０２ｅの一方電極に接続されているとともに、液晶１０２ｄを挟む一方の電極である画素電極１０２ｂに接続されている。このトランジスタ１０２ａのゲートはゲート線に接続されている。
【０００４】
そして、従来では、上記のような液晶表示装置などの表示装置において、画素部を構成するトランジスタとしては、通常、ｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）が用いられている。
【０００５】
図９に示した従来の液晶表示装置の動作としては、トランジスタ１０２ａがオン状態になるとともに、ドレイン線に所定の映像信号が供給される。これにより、その映像信号がトランジスタ１０２ａを介して画素電極１０２ｂに供給されるので、液晶１０２ｄが駆動される。また、この際、映像信号に応じた電圧が補助容量１０２ｅに充電される。その後、トランジスタ１０２ａに所定のバイアス電圧を印加することにより、トランジスタ１０２ａをオフ状態にする。この場合、映像信号に応じた電圧（画素電位（Ｐｉｘ））は、補助容量１０２ｅにより一定期間保持される。これにより、液晶１０２ｄには、一定期間、映像信号に応じた電圧が供給され続ける。
【０００６】
しかしながら、従来では、ｎ型のＭＯＳトランジスタを用いる場合、内部電界を緩和するために、ｎ型のＭＯＳトランジスタをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にする必要があった。このため、イオン注入工程の回数およびイオン注入マスクの枚数が増加するので、製造プロセスが複雑化するとともに、製造コストが増大するという不都合があった。
【０００７】
そこで、表示装置の画素部を構成するトランジスタを、ｐ型のＭＯＳトランジスタにすることが考えられる。この場合、ｐ型のＭＯＳトランジスタは、ｎ型のＭＯＳトランジスタと異なり、ＬＤＤ構造にする必要がないので、製造プロセスの簡略化や製造コストの削減が可能になる。
【０００８】
【特許文献１】
特開２００３−１１４６５１号公報（ＩＰＣ：Ｇ０９Ｇ ３／３６）
【発明が解決しようとする課題】
しかしながら、従来では、表示装置の画素部を構成するトランジスタをｐ型のＭＯＳトランジスタにした場合、ｐ型のＭＯＳトランジスタのドレイン近傍のトラップ準位を介したトンネリング現象が発生するという不都合があった。これにより、ｐ型のＭＯＳトランジスタにリーク電流が発生するため、画素電位（Ｐｉｘ）が変動するという不都合があった。その結果、画素電位（Ｐｉｘ）を映像信号に応じた電位に保持することが困難になるので、映像信号に応じた輝度で画像を表示することが困難であるという問題点があった。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、映像信号に応じた輝度で正確に画像を表示することが可能な表示装置を提供することである。
【００１０】
この発明のもう１つの目的は、リーク電流を抑制することが可能な半導体装置を提供することである。
【００１１】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面による表示装置は、ゲート線と、ゲート線に交差するように配置された映像信号線と、ゲートがゲート線に接続されるとともに、ソース／ドレインの一方が映像信号線に接続され、かつ、画素電位を保持する動作の期間に第１バイアス電圧が印加されるｐ型の第１電界効果型トランジスタと、ｐ型の第１電界効果型トランジスタのソース／ドレインの他方に接続された画素電極とを含む画素部とを備え、画素部のｐ型の第１電界効果型トランジスタには、画素電位を保持する動作の期間以外の所定の期間に、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧が印加される。
【００１２】
この第１の局面による表示装置では、上記のように、画素電位を保持する動作の期間以外の所定の期間に、画素電位を保持する動作の期間に印加される第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を、ｐ型の第１電界効果型トランジスタに印加することによって、ｐ型の第１電界効果型トランジスタのドレイン近傍のトラップ準位が消滅するか、または、トラップ準位にキャリア（ホール）が捕獲されるので、トラップ準位を介したキャリアのトンネリング現象が抑制されると考えられる。これにより、ｐ型の第１電界効果型トランジスタのリーク電流が抑制されるので、画素電位を保持する動作の期間に、画素電位がリーク電流により変動することを抑制することができる。その結果、画素電位を映像信号に応じた電位に保持することができるので、映像信号に応じた輝度で正確に画像を表示することができる。
【００１３】
上記第１の局面による表示装置において、好ましくは、第１バイアス電圧は、第１ゲート−ソース間電圧と、第１ドレイン−ソース間電圧とを含み、第２バイアス電圧は、第１ゲート−ソース間電圧よりも高い第２ゲート−ソース間電圧と、第１ドレイン−ソース間電圧よりも低い第２ドレイン−ソース間電圧とを含む。このように構成すれば、容易に、第２バイアス電圧の絶対値を第１バイアス電圧の絶対値よりも大きくすることができるので、容易に、ｐ型の第１電界効果型トランジスタに、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を印加することができる。
【００１４】
上記第１の局面による表示装置において、好ましくは、第２バイアス電圧が印加される際には、ゲート線と映像信号線との電位差が第２ゲート−ソース間電圧になるように、ゲート線および映像信号線の電位がそれぞれ所定の電位に設定されるとともに、映像信号線と画素電極との電位差が第２ドレイン−ソース間電圧になるように画素電極の電位が制御される。このように構成すれば、容易に、ｐ型の第１電界効果型トランジスタに、第２ゲート−ソース間電圧および第２ドレイン−ソース間電圧からなる第２バイアス電圧を印加することができる。また、この場合、映像信号線から画素電極へのリーク電流を低減することができる。
【００１５】
上記第１の局面による表示装置において、好ましくは、第２バイアス電圧が印加される際には、ゲート線と画素電極との電位差が第２ゲート−ソース間電圧になるように、ゲート線および画素電極の電位がそれぞれ所定の電位に設定されるとともに、画素電極と映像信号線との電位差が第２ドレイン−ソース間電圧になるように映像信号線の電位が制御される。このように構成すれば、容易に、ｐ型の第１電界効果型トランジスタに、第２ゲート−ソース間電圧および第２ドレイン−ソース間電圧からなる第２バイアス電圧を印加することができる。また、この場合、画素電極から映像信号線へのリーク電流を低減することができる。
【００１６】
上記第１の局面による表示装置において、好ましくは、第２バイアス電圧は、ｐ型の第１電界効果型トランジスタに複数回印加される。このように構成すれば、第２バイアス電圧を印加する際に、リーク電流により第２バイアス電圧が変動したとしても、リーク電流を低減するのに十分な時間ｐ型の第１電界効果型トランジスタに第２バイアス電圧を印加することができる。
【００１７】
上記第１の局面による表示装置において、好ましくは、ｐ型の第１電界効果型トランジスタは、多結晶シリコンからなる能動層を含む薄膜トランジスタである。このように構成すれば、多結晶シリコンからなる能動層を含むトランジスタは、単結晶シリコンからなる能動層を含むトランジスタに比べてリーク電流が多いので、特に有効に、ｐ型の第１電界効果型トランジスタのリーク電流を抑制することができる。
【００１８】
上記第１の局面による表示装置において、好ましくは、画素部は液晶をさらに含む。このように構成すれば、液晶表示装置において、画素電位を映像信号に応じた電位に保持することができるので、容易に、映像信号に応じた輝度で正確に画像を表示することができる。
【００１９】
上記第１の局面による表示装置において、好ましくは、画素部は、有機材料または無機材料からなる発光素子をさらに含む。このように構成すれば、有機ＥＬ表示装置または無機ＥＬ表示装置において、画素電位を映像信号に応じた電位に保持することができるので、容易に、映像信号に応じた輝度で正確に画像を表示することができる。
【００２０】
この場合、好ましくは、発光素子は、第１電位に接続された一方電極と、他方電極とを含み、画素部は、ゲートが画素電極に接続され、一方のソース／ドレインが発光素子の他方電極に接続され、他方のソース／ドレインが第２電位に接続されたｐ型の第２電界効果型トランジスタをさらに含み、ｐ型の第１電界効果型トランジスタに第２バイアス電圧が印加される際には、第１電位および第２電位が実質的に同一の電位に制御される。このように構成すれば、ｐ型の第２電界効果型トランジスタを介して第１電位と第２電位との間に電流が流れないので、ｐ型の第２電界効果型トランジスタが容量として機能することを防止することができる。これにより、ｐ型の第１電界効果型トランジスタに第２バイアス電圧が印加される際に、画素電位が変動することを抑制することができる。また、発光素子に電流が供給されないので、第２バイアス電圧が印加される際に、発光素子が発光するのを防止することができる。
【００２１】
この発明の第２の局面による半導体装置は、ゲートとソースとドレインとを有するとともに、通常動作時のオフ状態のときにゲートとソースとの間およびドレインとソースとの間に第１バイアス電圧が印加される多結晶シリコンからなる能動層を含むｐ型の電界効果型トランジスタを備え、ｐ型の電界効果型トランジスタには、通常動作時以外の期間に、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧が印加される。
【００２２】
この第２の局面による半導体装置では、上記のように、通常動作時以外の期間に、通常動作時のオフ状態のときに印加される第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を、多結晶シリコンからなる能動層を含むｐ型の電界効果型トランジスタに印加することによって、ｐ型の第１電界効果型トランジスタのドレイン近傍のトラップ準位が消滅するか、または、トラップ準位にキャリア（ホール）が捕獲されるので、トラップ準位を介したキャリアのトンネリング現象が抑制されると考えられる。これにより、ｐ型の第１電界効果型トランジスタのリーク電流を抑制することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２４】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。まず、図１を参照して、第１実施形態による液晶表示装置の構成について説明する。
【００２５】
第１実施形態による液晶表示装置では、図１に示すように、基板１０上に、表示部１と、水平スイッチ（ＨＳＷ）３と、Ｈドライバ４と、Ｖドライバ５とが形成されている。水平スイッチ３およびＨドライバ４は、ドレイン線を駆動（走査）するために設けられているとともに、Ｖドライバ５はゲート線を駆動（走査）するために設けられている。なお、ドレイン線は本発明の「映像信号線」の一例である。
【００２６】
また、表示部１には、画素部２がマトリクス状に配置されている。なお、図１の表示部１には、１画素分の構成を示している。各画素部２は、多結晶シリコンからなる能動層（図示せず）を有する薄膜トランジスタ（ＴＦＴ）により構成されるｐチャネルトランジスタ２ａ、画素電極２ｂ、画素電極２ｂに対向配置された各画素部２に共通の対向電極２ｃ、画素電極２ｂと対向電極２ｃとの間に挟持された液晶２ｄ、および、補助容量２ｅを含んでいる。なお、ｐチャネルトランジスタ２ａは、本発明の「ｐ型の第１電界効果型トランジスタ」の一例である。そして、ｐチャネルトランジスタ２ａのソース／ドレインの一方はドレイン線に接続されている。また、ｐチャネルトランジスタ２ａのソース／ドレインの他方は、補助容量２ｅの一方電極に接続されているとともに、液晶２ｄを挟む一方の電極である画素電極２ｂに接続されている。このｐチャネルトランジスタ２ａのゲートはゲート線に接続されている。そして、画素電極２ｂの電位である画素電位（Ｐｉｘ）を保持する動作の期間には、ｐチャネルトランジスタ２ａに、所定の第１ゲート−ソース間電圧Ｖｇｓ１（たとえば、約３Ｖ）と、所定の第１ドレイン−ソース間電圧Ｖｄｓ１（たとえば、約−７Ｖ）からなる第１バイアス電圧が印加される。
【００２７】
また、基板１０の外部に、信号発生回路６ａと、電源回路６ｂと、バイアス印加信号発生回路６ｃとを含む駆動ＩＣ６が設置されている。そして、信号発生回路６ａには、スタート信号ＨＳＴおよびＶＳＴと、クロック信号ＨＣＬＫおよびＶＣＬＫと、イネーブル信号ＥＮＢとを発生させるための回路が設けられている。これにより、Ｈドライバ４にスタート信号ＨＳＴとクロック信号ＨＣＬＫとが供給されるとともに、Ｖドライバ５にスタート信号ＶＳＴとクロック信号ＶＣＬＫとイネーブル信号ＥＮＢとが供給される。また、駆動ＩＣ６からは映像信号（Ｖｉｄｅｏ信号）が供給される。
【００２８】
また、電源回路６ｂには、正側電位ＶＤＤ（たとえば、約８Ｖ）と、負側電位ＶＳＳ（たとえば、約−４Ｖ）とを発生させるための回路が設けられている。これにより、Ｈドライバ４に正側電位ＨＶＤＤ（ＶＤＤ）と負側電位ＨＶＳＳ（ＶＳＳ）とが供給されるとともに、Ｖドライバ５に正側電位ＶＶＤＤ（ＶＤＤ）と負側電位ＶＶＳＳ（ＶＳＳ）とが供給される。また、表示部１の画素部２を構成する液晶２ｄを挟む他方の電極である対向電極（ＣＯＭ電極）２ｃおよび補助容量２ｅの他方電極（ＳＣ電極）に、正側電位ＶＤＤと負側電位ＶＳＳとが供給される。
【００２９】
ここで、第１実施形態では、バイアス印加信号発生回路６ｃは、ｐチャネルトランジスタ２ａに、上記した第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を印加するために設けられている。この第２バイアス電圧は、第１ゲート−ソース間電圧Ｖｇｓ１よりも高い第２ゲート−ソース間電圧Ｖｇｓ２と、第１ドレイン−ソース間電圧Ｖｄｓ１よりも低い第２ドレイン−ソース間電圧Ｖｄｓ２とを含んでいる。具体的には、このバイアス印加信号発生回路６ｃは、後述する第２バイアス電圧の印加モードにおいて、ゲート線、ドレイン線、ＣＯＭ電極およびＳＣ電極へ供給するタイミング信号を発生させる。
【００３０】
図２は、図１に示した第１実施形態による液晶表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。次に、図１および図２を参照して、第１実施形態による液晶表示装置の動作について説明する。
【００３１】
まず、図１を参照して、第１実施形態による液晶表示装置の通常の動作（通常モード）としては、ｐチャネルトランジスタ２ａがオン状態になるとともに、ドレイン線に所定の映像信号が供給される。これにより、その映像信号がｐチャネルトランジスタ２ａを介して画素電極２ｂに供給されるので、液晶２ｄが駆動される。また、この際、映像信号に応じた電圧が補助容量２ｅに充電される。その後、ｐチャネルトランジスタ２ａに、所定の第１ゲート−ソース間電圧Ｖｇｓ１（たとえば、約３Ｖ）と所定の第１ドレイン−ソース間電圧Ｖｄｓ１（たとえば、約−７Ｖ）とからなる第１バイアス電圧を印加することにより、ｐチャネルトランジスタ２ａをオフ状態にする。この場合、映像信号に応じた電圧（画素電位（Ｐｉｘ））は、補助容量２ｅにより一定期間保持される。これにより、液晶２ｄには、一定期間、映像信号に応じた電圧が供給され続ける。
【００３２】
次に、第１実施形態による液晶表示装置の画素部２を構成するｐチャネルトランジスタ２ａに、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を印加するバイアス印加モードの動作について説明する。第１実施形態のバイアス印加モードでは、ゲート線およびドレイン線の電圧を一定の電位に保持した状態で、ＣＯＭ電極およびＳＣ電極の電位を所定の電位分変化させることにより、ｐチャネルトランジスタ２ａに第２バイアス電圧を印加する。具体的には、まず、ゲート線に供給される信号がＶＤＤ（Ｈレベル）からＶＳＳ（Ｌレベル）になることによって、ｐチャネルトランジスタ２ａがオン状態になる。このとき、ドレイン線に供給される信号は、Ｖ１（たとえば、０Ｖ）に保持されるとともに、ＣＯＭ電極およびＳＣ電極に供給される信号はＶＤＤに保持される。これにより、ｐチャネルトランジスタ２ａを介して画素電位（Ｐｉｘ）がＶ１に上昇する。この後、ゲート線に供給される信号がＶＤＤ（Ｈレベル）になることによりｐチャネルトランジスタ２ａがオフ状態になるので、補助容量２ｅの機能により、画素電位（Ｐｉｘ）はＶ１に保持される。
【００３３】
次に、第１実施形態では、バイアス印加信号発生回路６ｃにより、電源回路６ｂからＣＯＭ電極およびＳＣ電極に供給される信号がＶＤＤからＶＳＳになるように制御される。すなわち、電源回路６ｂからＣＯＭ電極およびＳＣ電極に供給される信号は、ＶＤＤ−ＶＳＳ＝ｄＶ（約１２Ｖ）だけ低下する。これにより、画素電位（Ｐｉｘ）もｄＶだけ低下するので、画素電位（Ｐｉｘ）は、Ｖ１−ｄＶ（＝約−１２Ｖ）になる。その結果、第２ゲート−ソース間電圧Ｖｇｓ２は、ＶＤＤ−Ｖ１（＝約８Ｖ）になるとともに、第２ドレイン−ソース間電圧Ｖｄｓ２は、Ｖ１−ｄＶ−Ｖ１＝−ｄＶ（約−１２Ｖ）になる。そして、この第２ゲート−ソース間電圧Ｖｇｓ２（＝ＶＤＤ−Ｖ１）および第２ドレイン−ソース間電圧Ｖｄｓ２（＝−ｄＶ）が、上記した第２バイアス電圧としてｐチャネルトランジスタ２ａに印加される。
【００３４】
この際、Ｖｇｓ２＝約８ＶおよびＶｄｓ２＝約−１２Ｖの高い第２バイアス電圧をｐチャネルトランジスタ２ａに印加すると、ｐチャネルトランジスタ２ａのリーク電流が増加するので、画素電位（Ｐｉｘ）であるＶ１−ｄＶは、ｐチャネルトランジスタ２ａのドレイン−ソース間のリーク電流によって、Ｖ１に向かって上昇し始める。このため、ｐチャネルトランジスタ２ａに印加される第２バイアスのうち、第２ドレイン−ソース間電圧Ｖｄｓ２（＝−ｄＶ）が小さくなる。これにより、１回のバイアス印加モードでは、第２バイアス電圧を十分な期間、ｐチャネルトランジスタ２ａに印加することが困難である。そこで、この第１実施形態では、上記したｐチャネルトランジスタ２ａへの第２バイアス電圧の印加を行うバイアス印加モードを、約３ｍｓ毎に５回繰り返す。また、上記第１実施形態によるバイアス印加モードは、液晶表示装置の電源を投入する際に行う。
【００３５】
第１実施形態では、上記のように、液晶表示装置の電源を投入する際に、画素電位（Ｐｉｘ）を保持する動作の期間に印加される第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を、ｐチャネルトランジスタ２ａに印加することによって、ｐチャネルトランジスタ２ａのドレイン近傍のトラップ準位が消滅するか、または、トラップ準位にキャリア（ホール）が捕獲されるので、トラップ準位を介したキャリアのトンネリング現象が抑制されると考えられる。これにより、ｐチャネルトランジスタ２ａのリーク電流が抑制されるので、画素電位（Ｐｉｘ）を保持する動作の期間に、画素電位（Ｐｉｘ）がリーク電流により変動することを抑制することができる。その結果、画素電位（Ｐｉｘ）を映像信号に応じた電位に保持することができるので、映像信号に応じた輝度で正確に画像を表示することができる。
【００３６】
また、第１実施形態では、第２バイアス電圧である第２ゲート−ソース間電圧Ｖｇｓ２を第１ゲート−ソース間電圧Ｖｇｓ１よりも高くするとともに、第２バイアス電圧である第２ドレイン−ソース間電圧Ｖｄｓ２を第１ドレイン−ソース間電圧Ｖｄｓ１よりも低くすることによって、容易に、第２バイアス電圧の絶対値を第１バイアス電圧の絶対値よりも大きくすることができる。これにより、容易に、ｐチャネルトランジスタ２ａに第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を印加することができる。
【００３７】
また、第１実施形態では、バイアス印加信号発生回路６ｃにより、電源回路６ｂからＣＯＭ電極およびＳＣ電極に供給される信号がＶＤＤからＶＳＳになるように制御することによって、容易に、第２バイアス電圧である第２ドレイン−ソース間電圧Ｖｄｓ２を第１ドレイン−ソース間電圧Ｖｄｓ１よりも低くすることができる。
【００３８】
また、第１実施形態のバイアス印加モードでは、ドレイン線の電位が画素電位（Ｐｉｘ）よりも高いので、ドレイン線から画素電極２ｂへ向かって流れるリーク電流を低減することができる。
【００３９】
また、第１実施形態では、ｐチャネルトランジスタ２ａへの第２バイアス電圧の印加を行うバイアス印加モードを、約３ｍｓ毎に５回繰り返すことによって、第２バイアス電圧を印加する際に、リーク電流により第２バイアス電圧が変動したとしても、リーク電流を低減するのに十分な時間、ｐチャネルトランジスタ２ａに第２バイアス電圧を印加することができる。
【００４０】
また、第１実施形態では、ｐチャネルトランジスタ２ａを、多結晶シリコンからなる能動層を含む薄膜トランジスタ（ＴＦＴ）により構成することによって、多結晶シリコンからなる能動層を含む薄膜トランジスタは、単結晶シリコンからなる能動層を含むトランジスタに比べてリーク電流が多いので、特に有効に、ｐチャネルトランジスタ２ａのリーク電流を抑制することができる。
【００４１】
また、第１実施形態では、バイアス印加モードの際にドレイン線に供給される信号が、通常のＬレベルの映像信号（０Ｖ）と同じレベルであるので、通常の動作に用いる信号電圧の範囲内で、バイアス印加モードの際にドレイン線に信号を供給することができる。これにより、容易に、バイアス印加モードの際に、ドレイン線に供給される信号を生成することができる。
【００４２】
次に、上記した第１実施形態による効果を確認するために行った比較実験について説明する。図３は、第１実施形態による第２バイアス電圧が印加されたｐチャネルトランジスタのＩｄｓ−Ｖｇｓ特性図であり、図４は、比較例としての第２バイアス電圧が印加されていないｐチャネルトランジスタのＩｄｓ−Ｖｇｓ特性図である。図３および図４を参照して、この比較実験では、第１実施形態による第２バイアス電圧が印加されたｐチャネルトランジスタおよび比較例としての第２バイアス電圧が印加されていないｐチャネルトランジスタのそれぞれのリーク電流を測定した。
【００４３】
図３および図４中の破線で囲まれた領域（ｐチャネルトランジスタがオフ状態の領域）において、第２バイアス電圧が印加されたｐチャネルトランジスタ（図３）は、リーク電流が実質的に流れていなかったのに対し、第２バイアス電圧が印加されていないｐチャネルトランジスタ（図４）は、リーク電流が流れていた。これにより、第２バイアス電圧が印加されたｐチャネルトランジスタは、第２バイアス電圧が印加されていないｐチャネルトランジスタに比べて、リーク電流が低減されていることを確認することができた。
【００４４】
（第２実施形態）
図５は、本発明の第２実施形態による液晶表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。図１および図５を参照して、この第２実施形態のバイアス印加モードでは、上記第１実施形態と異なり、ゲート線と、ＣＯＭ電極およびＳＣ電極とを一定の電位に保持した状態で、ドレイン線の電位を所定の電位分変化させることにより、ｐチャネルトランジスタ２ａに第２バイアス電圧を印加する場合について説明する。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００４５】
すなわち、この第２実施形態の印加モードでは、まず、ゲート線に供給される信号がＶＤＤ（Ｈレベル）からＶＳＳ（Ｌレベル）になることによって、ｐチャネルトランジスタ２ａがオン状態になる。このとき、ドレイン線に供給される信号は、Ｖ１（たとえば、０Ｖ）に保持されるとともに、ＣＯＭ電極およびＳＣ電極に供給される信号は一定の電位に保持される。これにより、ｐチャネルトランジスタ２ａを介して画素電位（Ｐｉｘ）がＶ１に上昇する。この後、ゲート線に供給される信号がＶＤＤ（Ｈレベル）になることによりｐチャネルトランジスタ２ａがオフ状態になるので、補助容量２ｅの機能により、画素電位（Ｐｉｘ）はＶ１に保持される。
【００４６】
次に、第２実施形態では、ドレイン線に供給される信号がｄＶ（たとえば、約１０Ｖ）だけ低下するように制御される。これにより、ドレイン線に供給される信号は、Ｖ１−ｄＶ（＝約−１０Ｖ）になる。その結果、第２ゲート−ソース間電圧Ｖｇｓ２は、ＶＤＤ−Ｖ１（＝約８Ｖ）になるとともに、第２ドレイン−ソース間電圧Ｖｄｓ２は、Ｖ１−ｄＶ−Ｖ１＝−ｄＶ（約−１０Ｖ）になる。そして、この第２ゲート−ソース間電圧Ｖｇｓ２＝ＶＤＤ−Ｖ１および第２ドレイン−ソース間電圧Ｖｄｓ２＝−ｄＶが、上記第１実施形態と同様、第２バイアス電圧としてｐチャネルトランジスタ２ａに印加される。また、第２実施形態では、上記第１実施形態と同様、ｐチャネルトランジスタ２ａへの第２バイアス電圧の印加を行うバイアス印加モードを、約３ｍｓ毎に５回繰り返す。なお、第２実施形態によるバイアス印加モードでは、ＳＣ電極には、ＶＤＤやＶＳＳなどの一定の電圧が供給されている。
【００４７】
なお、第２実施形態によるバイアス印加モードでは、通常のＬレベルの映像信号（０Ｖ）よりも低い電位を有する信号（約−１０Ｖ）をドレイン線に供給する必要がある。このため、第２実施形態によるバイアス印加モードは、ドレイン線に通常動作範囲の電圧以外の電圧を容易に印加することが可能な液晶表示装置の出荷前に行うのが好ましい。
【００４８】
第２実施形態では、上記のように、ドレイン線に供給される信号がｄＶだけ低下するように制御することによって、容易に、第２バイアス電圧である第２ドレイン−ソース間電圧Ｖｄｓ２を第１ドレイン−ソース間電圧Ｖｄｓ１よりも低くすることができる。
【００４９】
また、第２実施形態の印加モードでは、ドレイン線の電位が画素電位（Ｐｉｘ）よりも低いので、画素電極２ｂからドレイン線へ向かって流れるリーク電流を低減することができる。
【００５０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００５１】
（第３実施形態）
図６は、本発明の第３実施形態による有機ＥＬ表示装置を示した平面図である。図６を参照して、この第３実施形態では、本発明を有機ＥＬ表示装置に適用する場合について説明する。
【００５２】
この第３実施形態による有機ＥＬ表示装置では、図６に示すように、基板２０上に、表示部２１が形成されている。この表示部２１には、画素部２２がマトリクス状に配置されている。なお、図６の表示部２１には、１画素分の構成を示している。各画素部２２は、多結晶シリコンからなる能動層（図示せず）を有する薄膜トランジスタ（ＴＦＴ）により構成されるｐチャネルトランジスタ２２ａおよび２２ｂと、補助容量２２ｃと、陽極２２ｄと、陰極２２ｅと、陽極２２ｄと陰極２２ｅとの間に挟持された有機ＥＬ素子２２ｆとを含んでいる。なお、ｐチャネルトランジスタ２２ａは、本発明の「ｐ型の第１電界効果型トランジスタ」の一例であり、ｐチャネルトランジスタ２２ｂは、本発明の「ｐ型の第２電界効果型トランジスタ」の一例である。また、有機ＥＬ素子２２ｆは、本発明の「発光素子」の一例である。そして、ｐチャネルトランジスタ２２ａのソース／ドレインの一方はドレイン線に接続されている。また、ｐチャネルトランジスタ２２ａのソース／ドレインの他方は、補助容量２２ｃの一方電極に接続されているとともに、ｐチャネルトランジスタ２２ｂのゲート電極に接続されている。このｐチャネルトランジスタ２２ａのゲートはゲート線に接続されている。そして、ｐチャネルトランジスタ２２ｂのゲート電極の電位である画素電位（Ｐｉｘ）を保持する動作の期間には、上記第１実施形態と同様、ｐチャネルトランジスタ２２ａに、所定の第１ゲート−ソース間電圧Ｖｇｓ１（たとえば、約３Ｖ）と、所定の第１ドレイン−ソース間電圧Ｖｄｓ１（たとえば、約−７Ｖ）とからなる第１バイアス電圧が印加される。
【００５３】
また、有機ＥＬ素子２２ｆの陰極２２ｅは、一方の電位Ｖｙに接続されているとともに、陽極２２ｄはｐチャネルトランジスタ２２ｂのソース／ドレインの一方に接続されている。ｐチャネルトランジスタ２２ｂのソース／ドレインの他方は他方の電位Ｖｘに接続されている。なお、所定の電位Ｖｙは本発明の「第１電位」の一例であり、所定の電位Ｖｘは本発明の「第２電位」の一例である。
【００５４】
なお、第３実施形態のその他の構成は、上記第１実施形態と同様である。
【００５５】
図７は、図６に示した第３実施形態による有機ＥＬ表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。次に、図６および図７を参照して、第３実施形態による有機ＥＬ表示装置の動作について説明する。
【００５６】
まず、図６を参照して、第３実施形態による有機ＥＬ表示装置の通常の動作（通常モード）としては、ｐチャネルトランジスタ２２ａがオン状態になるとともに、ドレイン線に所定の映像信号が供給される。そして、その映像信号がｐチャネルトランジスタ２２ａを介してｐチャネルトランジスタ２２ｂのゲート電極に供給されるので、ｐチャネルトランジスタ２２ｂがオン状態になる。これにより、有機ＥＬ素子２２ｆに電流が供給されるので、有機ＥＬ素子２２ｆは、ｐチャネルトランジスタ２２ｂのゲート電極に供給された映像信号に応じた輝度で発光する。また、この際、映像信号に応じた電圧が補助容量２２ｃに充電される。その後、ｐチャネルトランジスタ２２ａに、所定の第１ゲート−ソース間電圧Ｖｇｓ１（たとえば、約３Ｖ）と所定の第１ドレイン−ソース間電圧Ｖｄｓ１（たとえば、約−７Ｖ）とからなる第１バイアス電圧を印加することにより、ｐチャネルトランジスタ２２ａをオフ状態にする。この場合、映像信号に応じた電圧（画素電位（Ｐｉｘ））は、補助容量２２ｃにより一定期間保持される。これにより、ｐチャネルトランジスタ２２ｂのゲート電極には、映像信号に応じた電圧が供給され続けるので、有機ＥＬ素子２２ｆは映像信号に応じた輝度で一定期間発光する。
【００５７】
次に、第３実施形態による有機ＥＬ表示装置の画素部２２を構成するｐチャネルトランジスタ２２ａに、第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を印加するバイアス印加モードの動作について説明する。この第３実施形態のバイアス印加モードでは、図２に示した第１実施形態のバイアス印加モードとと同様の動作が行われる。すなわち、ゲート線およびドレイン線の電圧を一定の電位に保持した状態で、ＳＣ電極の電位を所定の電位分変化させることにより、ｐチャネルトランジスタ２２ａに第２バイアス電圧を印加する。これにより、上記第１実施形態と同様、第２ゲート−ソース間電圧Ｖｇｓ２は、ＶＤＤ−Ｖ１（＝約８Ｖ）になるとともに、第２ドレイン−ソース間電圧Ｖｄｓ２は、Ｖ１−ｄＶ−Ｖ１＝−ｄＶ（約−１２Ｖ）になる。また、上記したｐチャネルトランジスタ２２ａへの第２バイアス電圧の印加を行うバイアス印加モードを、約３ｍｓ毎に５回繰り返す。
【００５８】
なお、本発明を有機ＥＬ表示装置に適用する第３実施形態では、ｐチャネルトランジスタ２２ａに第２バイアス電圧が印加される際に、一方の電位Ｖｙおよび他方の電位Ｖｘが実質的に同一の電位になるように制御する。
【００５９】
第３実施形態では、上記のように構成することによって、有機ＥＬ表示装置においても、ドレイン線からｐチャネルトランジスタ２２ａのゲート電極へ向かって流れるリーク電流を抑制することができるので、映像信号に応じた輝度で正確に画像を表示することができる。
【００６０】
また、第３実施形態では、ｐチャネルトランジスタ２２ａに第２バイアス電圧が印加される際に、一方の電位Ｖｙおよび他方の電位Ｖｘが実質的に同一の電位になるように制御することによって、ｐチャネルトランジスタ２２ｂを介して一方の電位Ｖｙと他方の電位Ｖｘとの間に電流が流れないので、ｐチャネルトランジスタ２２ｂが容量として機能することを防止することができる。これにより、ｐチャネルトランジスタ２２ａに第２バイアス電圧が印加される際に、ｐチャネルトランジスタ２２ｂの容量成分に起因して、画素電位（Ｐｉｘ）が変動することを抑制することができる。また、有機ＥＬ素子２２ｆに電流が供給されないので、第２バイアス電圧が印加される際に、有機ＥＬ素子２２ｆが発光することを防止することができる。
【００６１】
（第４実施形態）
図８は、本発明の第４実施形態による有機ＥＬ表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。図６および図８を参照して、この第４実施形態のバイアス印加モードでは、上記第３実施形態と異なり、図５に示した第２実施形態のバイアス印加モードと同様の動作が行われる。すなわち、ゲート線およびＳＣ電極を一定の電位に保持した状態で、ドレイン線の電位を所定の電位分変化させることにより、ｐチャネルトランジスタ２２ａに第２バイアス電圧を印加する。これにより、上記第２実施形態と同様、第２ゲート−ソース間電圧Ｖｇｓ２は、ＶＤＤ−Ｖ１（＝約８Ｖ）になるとともに、第２ドレイン−ソース間電圧Ｖｄｓ２は、Ｖ１−ｄＶ−Ｖ１＝−ｄＶ（約−１０Ｖ）になる。さらに、上記したｐチャネルトランジスタ２２ａへの第２バイアス電圧の印加を行うバイアス印加モードを、約３ｍｓ毎に５回繰り返す。なお、第４実施形態によるバイアス印加モードでは、上記第２実施形態と同様、ＳＣ電極には、ＶＤＤまたはＶＳＳなどの一定の電圧が供給されている。また、この際、上記第３実施形態と同様、一方の電位Ｖｙおよび他方の電位Ｖｘが実質的に同一の電位になるように制御する。
【００６２】
第４実施形態では、上記のように構成することによって、有機ＥＬ表示装置においても、ｐチャネルトランジスタ２２ａのゲート電極からドレイン線へ向かって流れるリーク電流を抑制することができるので、映像信号に応じた輝度で正確に画像を表示することができる。
【００６３】
なお、第４実施形態のその他の効果は、上記第３実施形態と同様である。
【００６４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６５】
たとえば、上記第１〜第４実施形態では、本発明を表示装置に適用する例を示したが、本発明はこれに限らず、多結晶シリコンからなる能動層を含むＴＦＴからなるｐ型の電界効果型トランジスタを含む半導体装置のリーク電流の低減にも適用可能である。すなわち、通常動作時のオフ状態のときにゲートとソースとの間およびドレインとソースとの間に印加される第１バイアス電圧よりも絶対値の大きい第２バイアス電圧を、半導体装置のｐ型の電界効果型トランジスタに印加することによって、上記第１〜第４実施形態と同様、ｐ型の第１電界効果型トランジスタのリーク電流を抑制することができる。
【００６６】
また、上記第１〜第４実施形態では、ゲート線やＣＯＭ電極、ＳＣ電極に印加する信号の電位として、ＶＤＤまたはＶＳＳを用いた例を示したが、本発明はこれに限らず、ＶＤＤやＶＳＳ以外の電位を用いてもよい。
【００６７】
また、上記第１〜第４実施形態では、本発明を液晶表示装置および有機ＥＬ表示装置に適用する例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。たとえば、液晶表示装置および有機ＥＬ表示装置以外の表示装置として、無機ＥＬ表示装置などがある。
【００６８】
また、上記第１および第３実施形態では、液晶表示装置および有機ＥＬ表示装置の電源を投入する際に、第２バイアス電圧を印加するようにしたが、本発明はこれに限らず、装置の出荷前に、第２バイアス電圧を印加するようにしてもよい。
【００６９】
また、上記第１および第３実施形態では、バイアス印加信号発生回路６ａを用いて、画素電位（Ｐｉｘ）を制御するようにしたが、本発明はこれに限らず、バイアス印加信号発生回路以外の他の制御手段を用いて、画素電位を制御するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。
【図３】第１実施形態による第２バイアス電圧が印加されたｐチャネルトランジスタのＩｄｓ−Ｖｇｓ特性図である。
【図４】比較例としての第２バイアス電圧が印加されていないｐチャネルトランジスタのＩｄｓ−Ｖｇｓ特性図である。
【図５】本発明の第２実施形態による液晶表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。
【図６】本発明の第３実施形態による有機ＥＬ表示装置を示した平面図である。
【図７】図６に示した第３実施形態による有機ＥＬ表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。
【図８】本発明の第４実施形態による有機ＥＬ表示装置の画素部を構成するｐチャネルトランジスタに第２バイアス電圧が印加される際の動作を説明するためのタイミングチャートである。
【図９】従来の液晶表示装置の１つの画素部を示した回路図である。
【符号の説明】
２、２２ 画素部
２ａ ２２ａ ｐチャネルトランジスタ（ｐ型の第１電界効果型トランジスタ）
２ｂ 液晶
２２ｂ ｐチャネルトランジスタ（ｐ型の第２電界効果型トランジスタ）
２２ｃ 有機ＥＬ素子（発光素子）
Claims (10)
- ゲート線と、
前記ゲート線に交差するように配置された映像信号線と、
ゲートが前記ゲート線に接続されるとともに、ソース／ドレインの一方が前記映像信号線に接続され、かつ、画素電位を保持する動作の期間に第１バイアス電圧が印加されるｐ型の第１電界効果型トランジスタと、前記ｐ型の第１電界効果型トランジスタのソース／ドレインの他方に接続された画素電極とを含む画素部とを備え、
前記画素部のｐ型の第１電界効果型トランジスタには、前記画素電位を保持する動作の期間以外の所定の期間に、前記第１バイアス電圧よりも絶対値の大きい第２バイアス電圧が印加されることを特徴とする表示装置。 - 前記第１バイアス電圧は、第１ゲート−ソース間電圧と、第１ドレイン−ソース間電圧とを含み、
前記第２バイアス電圧は、前記第１ゲート−ソース間電圧よりも高い第２ゲート−ソース間電圧と、前記第１ドレイン−ソース間電圧よりも低い第２ドレイン−ソース間電圧とを含むことを特徴とする請求項１に記載の表示装置。 - 前記第２バイアス電圧が印加される際には、前記ゲート線と前記映像信号線との電位差が前記第２ゲート−ソース間電圧になるように、前記ゲート線および前記映像信号線の電位がそれぞれ所定の電位に設定されるとともに、前記映像信号線と前記画素電極との電位差が前記第２ドレイン−ソース間電圧になるように、前記画素電極の電位が制御されることを特徴とする請求項２に記載の表示装置。
- 前記第２バイアス電圧が印加される際には、前記ゲート線と前記画素電極との電位差が前記第２ゲート−ソース間電圧になるように、前記ゲート線および前記画素電極の電位がそれぞれ所定の電位に設定されるとともに、前記画素電極と前記映像信号線との電位差が前記第２ドレイン−ソース間電圧になるように、前記映像信号線の電位が制御されることを特徴とする請求項２に記載の表示装置。
- 前記第２バイアス電圧は、前記ｐ型の第１電界効果型トランジスタに複数回印加されることを特徴とする請求項１〜４のうちいずれか１項に記載の表示装置。
- 前記ｐ型の第１電界効果型トランジスタは、多結晶シリコンからなる能動層を含む薄膜トランジスタであることを特徴とする請求項１〜５のうちいずれか１項に記載の表示装置。
- 前記画素部は、液晶をさらに含むことを特徴とする請求項１〜６のうちいずれか１項に記載の表示装置。
- 前記画素部は、有機材料または無機材料からなる発光素子をさらに含むことを特徴とする請求項１〜６のうちいずれか１項に記載の表示装置。
- 前記発光素子は、第１電位に接続された一方電極と、他方電極とを含み、
前記画素部は、ゲートが前記画素電極に接続され、一方のソース／ドレインが前記発光素子の他方電極に接続され、他方のソース／ドレインが第２電位に接続されたｐ型の第２電界効果型トランジスタをさらに含み、
前記ｐ型の第１電界効果型トランジスタに前記第２バイアス電圧が印加される際には、前記第１電位および前記第２電位が実質的に同一の電位に制御されることを特徴とする請求項８に記載の表示装置。 - ゲートとソースとドレインとを有するとともに、通常動作時のオフ状態のときに前記ゲートと前記ソースとの間および前記ドレインと前記ソースとの間に第１バイアス電圧が印加される多結晶シリコンからなる能動層を含むｐ型の電界効果型トランジスタを備え、
前記ｐ型の電界効果型トランジスタには、前記通常動作時以外の期間に、前記第１バイアス電圧よりも絶対値の大きい第２バイアス電圧が印加されることを特徴とする半導体装置。
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