KR20160135771A - 전기화학적 도금 방법들 - Google Patents

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Abstract

시드 층을 갖는 기판 상에 전도성 막을 도포하기 위한 전기화학적 프로세스는, 기판을 코발트 또는 니켈을 함유하는 전기화학적 도금 배스(plating bath)와 접촉하도록 배치하는 단계를 포함하며, 도금 배스는 4.0 내지 9.5의 pH를 갖는다. 배스를 통해 기판으로 전류가 전도된다. 배스 내의 코발트 또는 니켈 이온들은 시드 층 상에 증착된다. 도금 배스는 코발트 클로라이드 및 글리신을 함유할 수 있다. 전류는 1-50 mA/cm2의 범위일 수 있다. 전기화학적 프로세스의 완료 이후에, 기판은 도금 배스로부터 제거되고, 린싱되고 건조되며, 그 후 재료 특성들을 향상시키고 시임 라인 결함들을 감소시키기 위해, 200 내지 400 ℃의 온도에서 어닐링될 수 있다. 도금 및 어닐링 프로세스는 복수의 사이클들을 통해 수행될 수 있다.

Description

전기화학적 도금 방법들{ELECTROCHEMICAL PLATING METHODS}
[0001] 발명의 분야는 마이크로-스케일 워크피스(micro-scale work piece)들, 웨이퍼들, 또는 기판들을 전기화학적으로 프로세싱하기 위한 방법들이다.
[0002] 마이크로-스케일 전자, 전기 기계적, 또는 광학적 디바이스들과 같은 마이크로전자 디바이스들은 일반적으로 실리콘 웨이퍼들과 같은 워크피스들 또는 기판들 상에서 및/또는 내에서 제조된다. 전통적인 제조 프로세스에서, 예를 들어, 반도체 재료 웨이퍼 상에, 전도성 시드 층이 먼저 화학적 기상 증착(CVD, chemical vapor deposition), 물리적 기상 증착(PVD, physical vapor deposition), 무전해 도금(electro less plating) 프로세스들, 또는 다른 적절한 방법들을 사용하여 기판의 표면 위로 도포된다. 시드 층을 형성한 이후에, 금속의 블랭킷 층 또는 패터닝된 층은, 금속 이온들을 함유하는 전자 프로세싱 용액의 존재 하에 하나 이상의 전극들과 시드 층 사이에 적절한 전위를 인가함으로써, 기판 상에 도금된다. 기판은 그 후 디바이스들, 콘택들, 또는 전도성 라인들을 형성하기 위하여 후속 프로시져들에서 세정, 에칭 및/또는 어닐링된다. 몇몇 기판들은 배리어 층 상에 시드 층이 형성된 배리어 층을 가질 수 있다.
[0003] 현재, 대부분의 마이크로-전자 디바이스들은 구리로 도금된 기판들 상에 만들어진다. 구리는 높은 도전율을 갖지만, 이것은 통상적으로 기판 상으로 구리의 확산 또는 기판 상의 유전체 재료를 방지하기 위하여 탄탈룸 질화물(TaN)과 같은 배리어 층을 요구한다. 배리어 층의 이들 타입들은 비교적 낮은 도전율을 갖는다. 알려진 기법들을 사용하여, 기판 상의 피쳐(feature)들은 산성 구리 케미스트리들 또는 전기도금 용액들을 사용하여 전기도금된 구리로 충전된다. 이들 케미스트리들은 종종 수퍼(super) 컨포멀 충전 프로세스(피쳐들은 측면들로부터 안쪽으로보다는, 주로 바닥으로부터 위로 충전됨)를 촉진시키고, 보이드-프리(void-free) 충전을 생성하기 위하여 첨가제들을 사용한다. 피쳐 사이즈들이 줄어듦에 따라, 전통적인 구리 도금 프로세스들을 이용하여 보이드 프리 충전을 달성하는 것은 더욱 어려워졌다. 또한 피쳐들이 더 작아짐에 따라, 구리에 대해 요구되는 배리어 층은 더 큰 체적을 차지하는데, 이는 최소 배리어 층 두께가 반드시 피쳐 사이즈와 무관하게 구리 확산을 방지하도록 유지되어야 하기 때문이다.
[0004] 예를 들어, 3nm의 최소 배리어 층 두께가 구리 확산을 방지하는데 요구되는 경우, 4:1의 종횡비를 가진 60 nm 임계 치수를 갖는 피쳐에 대해, 배리어 층은 단면적의 대략 11%를 차지한다. 그러나, 2:1의 종횡비를 가진 20 nm 임계 치수를 갖는 피쳐에 관해서는, 배리어 층은 계속 3 nm 두께로 남아있어야 하지만, 이것은 이제 단면적의 33%를 차지한다. 이 경우에, (낮은 도전율을 갖는) 배리어 층의 체적은 비례하여 더 높고, 따라서 상호접속부, 비아, 또는 다른 피쳐의 저항도 비례하여 더 높다. 피쳐들이 계속해서 더 작아짐에 따라, 구리 대 배리어 층의 비율은 저항이 용납할 수 없게 되는 정도까지 증가된다.
[0005] 이 기술적 도전과제를 극복하기 위하여 제안되는 하나의 접근법은 코발트와 같은 배리어 층을 요구하지 않는 금속으로 구리를 대체하는 것이다. 코발트는 구리보다 더 높은 저항을 갖지만(코발트에 대한 6μΩ-cm 대 구리에 대한 2μΩ-cm), 코발트는 배리어 층을 요구하지 않는데, 이는 이것이 실리콘 또는 유전체로 확산하지 않기 때문이다. 화학적 기상 증착(CVD)을 사용하여 기판 상으로 코발트를 도포하는 것은, 일반적으로 예를 들어, 7 - 10 nm의 더 작은 피쳐들에 대해 잘 작용한다. 그러나, CVD는 약 10nm보다 더 큰 피쳐들을 충전하는데 적합하지 않다. 향상된 기법들이 필요하다.
[0006] 도 1a는 TaN 배리어 층 및 Cu 시드 층을 가진 기판 상의 충전되지 않은 또는 비도금된 구조의 주사 전자 현미경(SEM, scanning electron microscope) 이미지이다. 몇몇 애플리케이션들에서, 배리어 층은 TiN과 같은 다른 재료들일 수 있고, 또는 배리어 층이 없을 수도 있다. 시드 층은 또한 CVD 코발트일 수 있다.
[0007] 도 1b는 이제 알칼리성 도금 배스로부터 전기화학적으로 증착된 코발트로 충전된 도 1a의 구조를 보여준다.
[0008] 도 2a는 시임 라인 결함들을 보이는, 6.5의 pH를 가진 코발트-글리신 도금 배스를 사용하여 TaN/Co 시드 층 상에 코발트로 전기도금된 유사한 구조의 SEM 이미지이다.
[0009] 도 2b는 시임 라인이 최소화되거나 제거된, 어닐링 이후의 도 2a의 구조를 보여준다.
[0010] 도 3은 8.5의 pH를 가진 코발트-EDA 도금 배스를 사용하여 CVD Co 시드 층 상에 코발트로 전기도금된 다른 구조의 SEM 이미지이다.
[0011] 도 4a-4e는 본 방법들의 실시예의 개략도들이다.
[0012] 도 5는 어닐링 이후에 라인 저항의 테스트 데이터의 그래프이다.
[0013] 도 6a-6c는 수퍼 컨포멀 충전의 개략도들이다.
[0014] 도 7a-7c는 컨포멀 충전의 개략도들이다.
[0015] 도 8a-8c는 컨포멀 충전에 뒤이은 어닐링의 개략도들이다.
[0016] 산성 및 알칼리성 코발트 배스들을 사용하는 다양한 알려진 코발트 도금 방법들이 제안되었다. 그러나, 매우 작은 피쳐들, 예를 들어 60 nm, 40 nm, 30 nm 또는 그 미만의 피쳐들을 갖는 기판들 상으로의 코발트의 도금은 상이한 도전과제들을 제시한다. 매우 작은 피쳐들을 가진 기판들은 매우 얇은 시드 층을 가져야만 한다. 이들 기판들 상에서 알려진 코발트 도금 방법들을 사용하는 것은 대개 매우 얇은 시드 층을 용해시켜, 적절한 도금을 막을 것이다. 본 방법들은 시드 층의 부식을 최소화하기 위하여 특정 pH 범위로 코발트 배스를 사용한다.
[0017] 니켈은 코발트와 유사한 도금 특징들을 갖는다. 설명된 코발트의 사용들은 코발트 대신에 니켈의 사용에 마찬가지로 적용될 수 있다. 여기서 상호접속부들에 대한 참조는 트렌치들, 홀들 및 비아들과 같은, 기판들 상에 또는 기판들 내에 사용되는 다른 피쳐들을 포함한다.
[0018] 서브-미크론 상호접속부 내의 금속의 증착은 전도성 기판 상에 전기화학적 증착에 의하여 달성될 수 있다. 도금된 금속은 구리, 코발트, 니켈, 금, 은, 또는 백금을 포함하는 리스트로부터 선택될 수 있다. 금속의 컨포멀 및 수퍼 컨포멀 전기화학적 증착에는 선택적인 열처리가 후속될 수 있다.
[0019] 중성 내지 알칼리성 수용액이 전기화학적으로 도금된 금속의 증착을 위해 사용될 수 있다. 예를 들어, 코발트 또는 니켈 착물 도금액들은 서브-미크론 상호접속부들로 코발트 또는 니켈을, 또는 기판 상에 다른 피쳐들을 전기화학적으로 증착하는데 사용될 수 있다. 기판에는 무전해 증착, 물리적 기상 증착, 또는 화학적 기상 증착을 통해 형성된 시드 층이 제공될 수 있다. 시드 층에서 사용된 재료들은 구리, 망간 도핑된 구리, 루테늄(Ru), 등을 포함할 수 있다. 코발트 실리사이드 또는 니켈 실리사이드가 시드 층에서 또한 사용될 수 있다. 만약에 존재한다면, 기판 상의 배리어 층은 화학적 기상 증착(CVD)을 통해 또는 다른 알려진 기법들을 사용하여 도포될 수 있다.
[0020] 전기화학적으로 도금된 코발트 또는 니켈의 재료 특성들을 향상시키기 위해, 그리고 컨포멀 전기도금과 연관된 시임 라인 보이드(seam line void)들을 감소시키기 위해 전기도금 또는 전기화학적 증착 프로세스에는 어닐링 단계가 후속될 수 있다. 본 방법들에서, 도금 이후의 어닐링은 전통적 구리 프로세스들에 대해 사용된 것보다 더 낮은 온도들에서 수행될 수 있다. 어닐링 단계는 도금된 막을 안정화시킨다. 이것은 또한 컨포멀 도금 프로세스로부터 시임 라인들 및 마이크로 보이드들을 제거하는 것을 도울 수 있다. 어닐링 단계는 도금 조건들로 인해 트랩핑될(trapped) 수 있는 불순물들을 몰아냄으로써(driving out), 막 특성들을 또한 향상시킬 수 있다. 몇몇 애플리케이션들에 관하여, 특정 도금 조건들 및 케미스트리들에 따라, 어닐링 단계는 생략될 수 있다. 예를 들어, 수퍼 컨포멀 성장을 촉진시키고 낮은 불순물들을 포함하는 코발트 도금액은 어닐링 단계를 필요로 하지 않을 수 있다.
A. 코발트를 사용하는 전기화학적 증착
i. 개요
[0021] 4a-4e에 발명의 방법들이 도식적으로 도시된다. 도 4a에서, 실리콘 웨이퍼와 같은 기판(10)은 피쳐들(12) 및 전도성 시드 층(14)을 갖는다. 배리어 층(미도시)은 몇몇 애플리케이션들에서 시드 층(14) 아래에 제공될 수 있다. 도 4b에서, 코발트 또는 니켈 컨포멀 또는 수퍼 컨포멀 막(16)이 시드 층(14) 상에 도금된다. 막(16)은 피쳐들을 부분적으로 또는 완전히 충전할 수 있고, 도 4b는 피쳐들(12)을 부분적으로 충전하는 막(16)을 보여준다. 막(16)의 두께는 (사실상 의미 없는 충전을 제공하는 시드 층(14)과 대조적으로) 피쳐들의 적어도 10, 20, 30, 40 또는 50%의 충전을 제공하기에 충분하다. 배리어 층은 선택적으로 PVD TaN, ALD TaN, PVD TiN, ALD TiN, ALD MnN, CVD MnN, CVD NiSi 또는 CoSi일 수 있으며, 여기서 PVD는 물리적 기상 증착이고, CVD는 화학적 기상 증착이며, ALD는 원자층 증착이다.
[0022] 도 4c는 피쳐들(12)을 추가로 충전하기 위해 리플로하는 막(16)을 이용한 어닐링을 보여준다. 도 4d는 캡핑 또는 금속화 층(18)의 증착을 보여주며, 캡핑 또는 금속화 층은 동일한 금속(막(16)에 대해 사용되는 것과 같이 코발트 또는 니켈), 또는 상이한 금속일 수 있다. 도 4e는 화학 기계적 연마 이후에 기판을 보여주며, 캡핑 층(18)은 선택적으로 제거되어, 충전된 피쳐들(20)을 남긴다.
[0023] 막(16)은 pH 4 내지 pH 9 범위의 중성 내지 알칼리성 코발트 도금액을 사용하여 시드 층(14) 위로 전기도금될 수 있다. 도금액은 구연산염, 글리신, 주석산염, 에틸렌 디아민 등과 같은 킬레이트 시약을 함유할 수 있다.
[0024] 도 6a-6c는 트렌치 또는 비아와 같은 기판 상의 피쳐의 수퍼 컨포멀 충전을 예시한다. 도시된 바와 같이, 피쳐는 대체로 측면들로부터 안쪽으로보다는 바닥으로부터 위쪽으로 충전되어, 시임-프리(seam-free) 도금된 피쳐를 제공한다. 충전은 또한 어닐링 단계가 후속되는 컨포멀 막의 도금에 의하여, 또는 수퍼 컨포멀 막의 다른 층에 의해 수행될 수 있다. 도 7a-7c는 충전된 피쳐 내에 시임을 갖는, 피쳐가 대체로 측면으로부터 안쪽으로 충전되는 컨포멀 충전을 보여준다. 도 8a-8c는 도 7a-7c에서와 동일하지만, 어닐링 이후에 시임-프리인 충전된 피쳐를 갖는 프로세스를 보여준다. 컨포멀 또는 수퍼 컨포멀 도금이 설명된 방법들의 수행에서 사용될 수 있다.
ii. 상세한 프로세스 설명
[0025] 1. 구리, 니켈, 금, 은, 팔라듐 및/또는 루테늄과 같은 다른 것들이 사용될 수 있으나, 기판에는 CVD 또는 무전해 코발트와 같은 전도성 시드 층이 제공된다. 도 1a는 기판 상에 도포된 TaN과 같은 배리어 층 및 배리어 층 상의 구리 시드 층을 갖는 충전되지 않은 피쳐의 예시를 보여준다. 도 2a는 시임 라인 결함들이 뚜렷하게 보이는, TaN 배리어 상에 코발트 CVD 층을 갖는 기판 상의 코발트의 컨포멀 전기화학적 증착(ECD, electrochemical deposition)을 보여준다. 도 3은 CVD 코발트 시드 층 상의 컨포멀 ECD 코발트의 예시를 보여준다.
[0026] 2. 프리-도금(pre-plating) 처리가 사용될 수 있는데, 즉, He/H2와 같은 환원제들, 포밍 가스들(forming gas), 등이 도금 전에 기판에 인가될 수 있다. 구조물은 약산성, 중성, 또는 염기성인 도금 배스(plating bath)에서 코발트로 전기도금될 수 있다. 도 1b, 2a, 및 2b의 예시들에서, pH 6.5에서 코발트 클로라이드 및 글리신 배스가 코발트 증착을 위해 사용되었다. 도 3에서, pH 8.5 에서 코발트 클로라이드 및 EDA 배스가 코발트 증착을 위해 사용되었다. 전기화학적 증착 프로세스를 위해 사용되는 전류 밀도는 1-50 mA/cm2의 범위일 수 있다.
[0027] 3. CVD 코발트 시드 층들의 경우와 같이, 시드 층이 부식에 더욱 민감할 때, 중성 내지 알칼리성 도금액이 사용될 수 있다. 화학적 기상 증착을 통해 도포된 코발트 시드 층 상의 코발트의 전기화학적 증착의 풀 커버리지(full coverage)는 pH가 일반적으로 6.5에서 8.3으로 증가될 때 획득될 수 있다. 도금 배스는 대안적으로 다음 범위들 중 하나의 pH를 가질 수 있다: 7.5 내지 8.5; 7.8 내지 8.5; 8.0 내지 8.5; 또는 7.8 내지 9.0.
[0028] 4. 코발트의 컨포멀 또는 수퍼 컨포멀 전기화학적 증착이 완료된 이후에, 기판은 재료 특성들을 향상 및/또는 시인 라인 결함들을 감소시키기 위해 200 ℃ 내지 450 ℃의 온도에서 열적으로 처리될 수 있다. 도 2b는 H2/He 분위기에서 350 ℃에서의 어닐링 이후의 기판을 보여준다. 시임 라인은 주사 전자 현미경 이미지에서 더 이상 보이지 않는다. N2/He 또는 순수 H2와 같은 다른 가스들이 대안적으로 사용될 수도 있다. 도 2b에 도시된 바와 같이 어닐링 프로세스 이후에 표면 조도가 또한 향상될 수 있다.
[0029] 멀티 도금 멀티 어닐링 프로세스(multi plate multi anneal process)는, 느린 도금 프로세스로 피쳐들을 충전하고, 그 후 재료 특성들을 향상시키기 위해 어닐링하고, 뒤이어 화학 기계적 연마를 위해 캡핑 층(18)을 증착하는 것에 의해 수행될 수 있다. 도금된 코발트는 캡핑 층(18)을 위해 사용될 수 있다. 기판 상에 제1 및 제2 막들을 제공하는 제1 및 제2 도금 단계들을 갖는 멀티 도금 프로세스에서, 예를 들어, 200-450 ℃의 온도에서 기판을 어닐링한 이후에, 제2 막 상에 금속화 층을 제공하기 위하여 제3 도금 단계가 수행될 수 있다. 금속화 층은 그 후 화학적 기계적으로 연마될 수 있다.
iii. 테스트 결과들
[0030] 60nm - 25 nm 범위의 피쳐들이 설명된 방법들을 사용하여 충전되었다. 테스트 결과들은 높은 시트 저항(sheet resistance)을 갖는 얇은 시드 층들, 즉, 300mm 웨이퍼들 상의 200 ohm/sq 시드 층 상의 성공적인 도금을 보여준다. 통상적으로 종래의 산성 구리 도금액에서 급속하게 부식될 이러한 타입의 시드 층은, 상기 설명된 코발트 또는 니켈 도금액들을 사용하여 크게 에칭되거나 부식되지 않는다. 테스트 결과들은 또한 약산성 내지 알칼리성 코발트 도금액을 사용하는, 6nm CVD 코발트 시드 층 상의 코발트 막의 성공적인 도금을 입증한다.
[0031] 테스트 데이터는 또한 도 5에 도시된 바와 같이, 도금 이후에 어닐링 처리를 이용한 라인 저항 및 블랭킷 막 저항의 감소를 보여준다. CVD 코발트 시드 층을 갖는 기판들 상의 멀티 도금 멀티 어닐링 프로세스가 또한 수행되었다. 멀티 도금 프로세스의 일 예는, 느린 도금액으로 피쳐들을 충전하고, 그 후 화학 기계적 연마에 앞서, 캡 또는 금속화 층(18)의 빠른 도금을 위해 기판을 다른 챔버로 이동시키는 것이다.
B. 니켈을 사용한 전기화학적 증착
[0032] 상기 설명된 방법들 및 파라미터들은 또한 니켈과 함께 사용될 수 있다.
[0033] CVD 단독 프로세스와 대조적으로, 상기 설명된 방법들은 훨씬 더 높은 쓰루풋(throughput) 및 감소된 비용을 제공하여, 그들이 대량 생산을 위해 잘 설계되도록 한다.
[0034] C. 추가적 방법들
기판 상에 시드 층을 갖는, 기판 상의 서브-미크론 상호접속부들에 전도성 막을 증착하기 위한 전기화학적 프로세스는, 코발트 또는 니켈로부터 선택된 금속을 포함하는 전기화학적 도금 배스와 접촉하도록 기판을 배치하는 것에 의해 수행될 수 있으며, 도금 배스는 4.0 내지 9.0의 pH를 갖는다. 기판의 피쳐들 상으로 금속의 막을 증착하기 위하여 배스를 통해 기판으로 1-50 mA/cm2의 레이트로 전류가 전도된다. 기판은 도금 배스로부터 제거되고, 린싱되고 건조되며, 그 후 금속의 막이 기판의 피쳐들을 리플로시키고 추가로 충전하도록 하기 위해, 예를 들어, 200 내지 450 ℃의 온도에서 선택적으로 어닐링된다. 도금 배스는 코발트 클로라이드 및/또는 글리신을 포함할 수 있다. 이들 단계들은 개재되는 어닐링 단계들을 이용하여 또는 개재되는 어닐링 단계들 없이, 반복될 수 있다. 예를 들어, 웨이퍼는 적어도 2개 사이클들을 통해 도금, 건조, 및 어닐링됨으로써 프로세싱될 수 있다.
코발트 또는 니켈 염들을 함유하는 전기화학적 도금 배스와 접촉하도록 기판을 배치함으로써, 시드 층, 제1 사이즈의 제1 피쳐, 및 제1 사이즈보다 큰 제2 사이즈의 제2 피쳐를 갖는 기판 상에 전도성 막을 도포하기 위하여 다른 프로세스가 사용될 수 있으며, 도금 배스는 4.0 내지 9.5의 pH를 갖는다. 도금 배스 내의 코발트 또는 니켈 이온들을 감소시키기 위하여 그리고 시드 층 상으로의 코발트 또는 니켈의 컨포멀 또는 수퍼 컨포멀 제1 막을 증착하기 위하여, 배스를 통해 전류를 전도시킴으로써 제1 도금 단계가 수행되며, 제1 막은 제1 피쳐를 완전히 충전하나, 제2 피쳐는 충전하지 않는다. 그 후, 도금 배스 내의 코발트 또는 니켈 이온들을 감소시키고 제1 막 위에 코발트 또는 니켈의 컨포멀 또는 수퍼 컨포멀 제2 막을 증착하기 위하여, 배스를 통해 전류를 전도시킴으로써 제2 도금 단계가 수행되며, 제2 막은 제2 피쳐를 완전히 충전한다.

Claims (18)

  1. 시드 층을 갖는 기판 상에 전도성 막을 도포하기 위한 전기화학적 방법으로서,
    상기 기판을 코발트 또는 니켈 염들을 함유하는 전기화학적 도금 배스(plating bath)와 접촉하도록 배치하는 단계 ― 상기 도금 배스는 4.0 내지 9.5의 pH를 가짐 ― ; 및
    상기 도금 배스 내의 코발트 또는 니켈 이온들을 감소시키고 상기 시드 층 상에 코발트 또는 니켈의 막을 증착하기 위하여, 상기 배스를 통해 전류를 전도시키는 단계
    를 포함하는,
    전기화학적 방법.
  2. 제 1 항에 있어서,
    상기 시드 층은 상기 기판 상의 구리, 코발트, 금, 은, 팔라듐 및/또는 루테늄을 포함하는,
    전기화학적 방법.
  3. 제 1 항에 있어서,
    상기 도금 배스는 코발트 염화물 또는 다른 코발트 염들을 포함하는,
    전기화학적 방법.
  4. 제 1 항에 있어서,
    상기 도금 배스는 글리신 또는 다른 킬레이트 시약을 포함하는,
    전기화학적 방법.
  5. 제 1 항에 있어서,
    상기 전류는 1 내지 50 mA/cm2의 범위인,
    전기화학적 방법.
  6. 제 1 항에 있어서,
    상기 기판을 200 내지 450 ℃의 온도에서 어닐링하는 단계를 더 포함하는,
    전기화학적 방법.
  7. 제 6 항에 있어서,
    상기 어닐링하는 단계는, 상기 막이 리플로(reflow)하게 하고 상기 기판 상의 피쳐들을 완전히 충전하게 하는,
    전기화학적 방법.
  8. 제 6 항에 있어서,
    상기 어닐링하는 단계는, 수소, 헬륨, 질소, 환원 가스, 또는 암모니아의 분위기에서 수행되는,
    전기화학적 방법.
  9. 제 1 항에 있어서,
    상기 도금 배스는 7.5 내지 8.5의 pH를 갖는,
    전기화학적 방법.
  10. 제 1 항에 있어서,
    상기 도금 배스는 코발트 금속 이온들과 복합체를 만드는(complex) 킬레이트 시약을 더 포함하는,
    전기화학적 방법.
  11. 제 1 항에 있어서,
    상기 코발트 또는 니켈은 상기 기판 상의 서브-미크론(sub-micron) 상호접속부들로 증착되는,
    전기화학적 방법.
  12. 제 1 항에 있어서,
    상기 도금 배스는 약산 내지 염기 코발트 또는 니켈 도금액을 포함하고, 구연산염, 글리신, 주석산염 및 에틸렌 디아민의 그룹으로부터 선택된 킬레이트 시약을 포함하는,
    전기화학적 방법.
  13. 제 1 항에 있어서,
    상기 시드 층은 상기 기판 상의 배리어 층 상에 있는,
    전기화학적 방법.
  14. 제 1 항에 있어서,
    상기 기판은 배리어 층을 갖지 않는,
    전기화학적 방법.
  15. 시드 층을 갖는 기판 상에 전도성 막을 도포하기 위한 방법으로서,
    코발트 클로라이드 염들을 함유하는 전기화학적 도금 배스와 접촉하도록 상기 기판을 배치하는 단계 ― 상기 도금 배스는 4.0 내지 9.5의 pH를 가짐 ― ;
    상기 도금 배스 내의 코발트 이온들을 감소시키고 상기 시드 층 상에 코발트의 막을 증착하기 위하여, 상기 배스를 통해 전류를 전도시키는 단계; 및
    200 내지 450 ℃의 온도에서 상기 기판을 어닐링하는 단계 ― 상기 코발트의 막은 상기 기판 상의 서브-미크론 상호접속부들을 완전히 충전하도록 리플로함(reflowing) ―
    를 포함하는,
    방법.
  16. 제 15 항에 있어서,
    상기 기판은 배리어 층을 갖지 않는,
    방법.
  17. 제 15 항에 있어서,
    상기 서브-미크론 상호접속부들은 상기 어닐링하는 단계 이후에 시임 라인 결함들을 갖지 않는,
    방법.
  18. 제 15 항에 있어서,
    상기 시드 층은 상기 기판 상의 배리어 층 상에 있는,
    방법.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3155650A4 (en) * 2014-06-16 2018-03-14 Intel Corporation Seam healing of metal interconnects
US9601430B2 (en) * 2014-10-02 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9777386B2 (en) * 2015-03-19 2017-10-03 Lam Research Corporation Chemistry additives and process for cobalt film electrodeposition
US20160309596A1 (en) * 2015-04-15 2016-10-20 Applied Materials, Inc. Methods for forming cobalt interconnects
US9805976B2 (en) 2016-01-08 2017-10-31 Applied Materials, Inc. Co or Ni and Cu integration for small and large features in integrated circuits
US10438847B2 (en) * 2016-05-13 2019-10-08 Lam Research Corporation Manganese barrier and adhesion layers for cobalt
US10049927B2 (en) * 2016-06-10 2018-08-14 Applied Materials, Inc. Seam-healing method upon supra-atmospheric process in diffusion promoting ambient
US9852990B1 (en) 2016-08-17 2017-12-26 International Business Machines Corporation Cobalt first layer advanced metallization for interconnects
US9716063B1 (en) * 2016-08-17 2017-07-25 International Business Machines Corporation Cobalt top layer advanced metallization for interconnects
US10115670B2 (en) 2016-08-17 2018-10-30 International Business Machines Corporation Formation of advanced interconnects including set of metal conductor structures in patterned dielectric layer
US9859215B1 (en) 2016-08-17 2018-01-02 International Business Machines Corporation Formation of advanced interconnects
US9941212B2 (en) 2016-08-17 2018-04-10 International Business Machines Corporation Nitridized ruthenium layer for formation of cobalt interconnects
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
JP6947914B2 (ja) 2017-08-18 2021-10-13 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧高温下のアニールチャンバ
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
US20210167019A1 (en) * 2017-09-01 2021-06-03 Intel Corporation Metal interconnects, devices, and methods
CN117936420A (zh) 2017-11-11 2024-04-26 微材料有限责任公司 用于高压处理腔室的气体输送系统
JP2021503714A (ja) 2017-11-17 2021-02-12 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧処理システムのためのコンデンサシステム
KR20230079236A (ko) 2018-03-09 2023-06-05 어플라이드 머티어리얼스, 인코포레이티드 금속 함유 재료들을 위한 고압 어닐링 프로세스
CN111771016B (zh) * 2018-03-20 2023-05-23 阿文尼公司 用于钴的电沉积的方法
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
KR102605619B1 (ko) 2019-07-17 2023-11-23 삼성전자주식회사 기판 관통 비아들을 포함하는 반도체 소자 및 그 제조 방법
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
US20230178430A1 (en) * 2020-05-08 2023-06-08 Lam Research Corporation Electroplating cobalt, nickel, and alloys thereof

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2546150A (en) * 1946-11-08 1951-03-27 Brenner Abner Method for securing adhesion of electroplated coatings to a metal base
US6194315B1 (en) * 1999-04-16 2001-02-27 Micron Technology, Inc. Electrochemical cobalt silicide liner for metal contact fills and damascene processes
US7135404B2 (en) * 2002-01-10 2006-11-14 Semitool, Inc. Method for applying metal features onto barrier layers using electrochemical deposition
US6913680B1 (en) 2000-05-02 2005-07-05 Applied Materials, Inc. Method of application of electrical biasing to enhance metal deposition
JP2004513221A (ja) 2000-05-23 2004-04-30 アプライド　マテリアルズ　インコーポレイテッド 銅シード層の異常を克服し表面形状サイズ及びアスペクト比を調整する方法と装置
US20050006245A1 (en) * 2003-07-08 2005-01-13 Applied Materials, Inc. Multiple-step electrodeposition process for direct copper plating on barrier metals
WO2002055762A2 (en) 2000-11-03 2002-07-18 Shipley Company, L.L.C. Electrochemical co-deposition of metals for electronic device manufacture
US6977224B2 (en) 2000-12-28 2005-12-20 Intel Corporation Method of electroless introduction of interconnect structures
JP2003049280A (ja) 2001-06-01 2003-02-21 Ebara Corp 無電解めっき液及び半導体装置
US6717189B2 (en) 2001-06-01 2004-04-06 Ebara Corporation Electroless plating liquid and semiconductor device
US9051641B2 (en) 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
US20090004850A1 (en) 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
WO2003017359A1 (en) 2001-08-13 2003-02-27 Ebara Corporation Semiconductor device and production method therefor, and plating solution
US6720263B2 (en) 2001-10-16 2004-04-13 Applied Materials Inc. Planarization of metal layers on a semiconductor wafer through non-contact de-plating and control with endpoint detection
US20030116439A1 (en) * 2001-12-21 2003-06-26 International Business Machines Corporation Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices
JP2003328184A (ja) 2002-05-16 2003-11-19 Ebara Corp 微細回路配線形成方法およびこれに用いる装置
US7074721B2 (en) * 2003-04-03 2006-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming thick copper self-aligned dual damascene
US20050274621A1 (en) * 2004-06-10 2005-12-15 Zhi-Wen Sun Method of barrier layer surface treatment to enable direct copper plating on barrier metal
US20060283716A1 (en) * 2003-07-08 2006-12-21 Hooman Hafezi Method of direct plating of copper on a ruthenium alloy
US7192495B1 (en) * 2003-08-29 2007-03-20 Micron Technology, Inc. Intermediate anneal for metal deposition
US20050067297A1 (en) * 2003-09-26 2005-03-31 Innovative Technology Licensing, Llc Copper bath for electroplating fine circuitry on semiconductor chips
US7531463B2 (en) * 2003-10-20 2009-05-12 Novellus Systems, Inc. Fabrication of semiconductor interconnect structure
CN1906333A (zh) * 2004-01-29 2007-01-31 应用材料公司 用于抛光衬底的方法和组合物
US20050230262A1 (en) * 2004-04-20 2005-10-20 Semitool, Inc. Electrochemical methods for the formation of protective features on metallized features
CN1965110A (zh) * 2004-06-10 2007-05-16 应用材料公司 能够在阻挡金属上直接镀铜的阻挡层表面处理的方法
US20060035016A1 (en) * 2004-08-11 2006-02-16 Chandra Tiwari Electroless metal deposition methods
US7189650B2 (en) * 2004-11-12 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for copper film quality enhancement with two-step deposition
SG124309A1 (en) * 2005-01-25 2006-08-30 Sony Corp A material and uses thereof
TW200641189A (en) 2005-02-25 2006-12-01 Applied Materials Inc Counter electrode encased in cation exchange membrane tube for electroplating cell
TW200734482A (en) 2005-03-18 2007-09-16 Applied Materials Inc Electroless deposition process on a contact containing silicon or silicide
US7456102B1 (en) * 2005-10-11 2008-11-25 Novellus Systems, Inc. Electroless copper fill process
TW200746268A (en) * 2006-04-11 2007-12-16 Applied Materials Inc Process for forming cobalt-containing materials
US7794530B2 (en) 2006-12-22 2010-09-14 Lam Research Corporation Electroless deposition of cobalt alloys
US8513124B1 (en) * 2008-03-06 2013-08-20 Novellus Systems, Inc. Copper electroplating process for uniform across wafer deposition and void free filling on semi-noble metal coated wafers
US7928577B2 (en) * 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
CN101840883B (zh) * 2009-03-16 2012-01-25 中芯国际集成电路制造(上海)有限公司 铜薄膜形成方法
US8691687B2 (en) * 2010-01-07 2014-04-08 International Business Machines Corporation Superfilled metal contact vias for semiconductor devices
US20120153483A1 (en) 2010-12-20 2012-06-21 Akolkar Rohan N Barrierless single-phase interconnect
KR101182155B1 (ko) 2011-05-20 2012-09-12 인천대학교 산학협력단 반도체 장치 및 금속박막 형성방법
CN102230200A (zh) * 2011-06-10 2011-11-02 湘潭大学 一种用作锂电池外壳材料的含钴镀镍钢带及其制备方法
CN102260891B (zh) * 2011-07-04 2013-06-19 中国地质大学（武汉） 双脉冲电沉积纳米晶镍钴合金的方法
US9153449B2 (en) * 2012-03-19 2015-10-06 Lam Research Corporation Electroless gap fill
US10665503B2 (en) 2012-04-26 2020-05-26 Applied Materials, Inc. Semiconductor reflow processing for feature fill
TWI506727B (zh) 2012-05-03 2015-11-01 Nat Univ Chung Hsing Semiconductor components High aspect ratio (HAR) hole or trough of the nickel-tungsten alloy filling plating solution and filling process

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