KR20160111852A - 터치 패널 - Google Patents
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Abstract
본 발명은 두께가 얇은 터치 패널을 제공한다. 또는 시인성이 높은 터치 패널을 제공한다. 또는, 경량화된 터치 패널을 제공한다. 또는 소비 전력이 저감된 터치 패널을 제공한다.
정전 용량 방식의 터치 센서를 구성하는 한 쌍의 도전층을 복수의 개구를 갖는 메시 형상으로 한다. 또한, 가시광을 차광하는 재료를 사용하여 평면으로 볼 때, 2개의 표시 소자 사이의 영역과 중첩되어 배치함으로써 차광층으로서 기능시킨다. 또한, 터치 패널이 갖는 한 쌍의 기판 사이에, 터치 센서를 구성하는 한 쌍의 도전층을 배치하고, 이 한 쌍의 도전층과 표시 소자를 구동하는 회로 사이에 정전위를 공급할 수 있는 도전층을 제공한다.
정전 용량 방식의 터치 센서를 구성하는 한 쌍의 도전층을 복수의 개구를 갖는 메시 형상으로 한다. 또한, 가시광을 차광하는 재료를 사용하여 평면으로 볼 때, 2개의 표시 소자 사이의 영역과 중첩되어 배치함으로써 차광층으로서 기능시킨다. 또한, 터치 패널이 갖는 한 쌍의 기판 사이에, 터치 센서를 구성하는 한 쌍의 도전층을 배치하고, 이 한 쌍의 도전층과 표시 소자를 구동하는 회로 사이에 정전위를 공급할 수 있는 도전층을 제공한다.
Description
본 발명의 일 형태는 입력 장치에 관한 것이다. 본 발명의 일 형태는 표시 장치에 관한 것이다. 본 발명의 일 형태는 입출력 장치에 관한 것이다. 본 발명의 일 형태는 터치 패널에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서에 기재되는 본 발명의 일 형태가 속하는 기술 분야로서는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제작 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용하여 기능할 수 있는 모든 장치를 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 입력 장치, 입출력 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
근년에 들어, 위치 입력 수단으로서 터치 센서를 탑재한 표시 장치가 실용화되고 있다. 터치 센서를 탑재한 표시 장치는 터치 패널, 또는 터치 스크린 등으로 불린다(이하, 단순히 "터치 패널"이라고도 부름). 예를 들어, 터치 패널을 구비한 휴대 정보 단말로서는, 스마트폰이나 태블릿 단말 등이 있다.
표시 장치의 하나로서, 액정 소자를 구비한 액정 표시 장치가 있다. 예를 들어, 화소 전극을 매트릭스로 배치하고, 화소 전극 각각에 접속하는 스위칭 소자로서 트랜지스터를 사용한 액티브 매트릭스형 액정 표시 장치가 주목을 받고 있다.
예를 들어, 화소 전극 각각에 접속하는 스위칭 소자로서는, 채널 형성 영역으로 금속 산화물을 갖는 트랜지스터를 사용하는 액티브 매트릭스형 액정 표시 장치가 알려져 있다(특허문헌 1 및 특허문헌 2 참조).
액티브 매트릭스형 액정 표시 장치는 크게 나누어 투과형 액정 표시 장치와 반사형 액정 표시 장치의 2종류가 알려져 있다.
투과형 액정 표시 장치는, 냉음극 형광 램프 등의 백 라이트를 사용하고, 액정의 광학 변조 작용을 이용하여, 백 라이트로부터의 광이 액정을 투과하여 액정 표시 장치 외부로 출력되는 상태 또는 출력되지 않는 상태를 선택함으로써 밝은 화상과 어두운 화상을 표시하고, 또한 그들을 조합함으로써, 화상을 표시하는 것이다.
또한, 반사형 액정 표시 장치는, 액정의 광학 변조 작용을 이용하여, 외광, 즉 입사광이 화소 전극에서 반사하여 장치 외부로 출력되는 상태 또는 입사광이 장치 외부로 출력되지 않는 상태를 선택함으로써 밝은 화상과 어두운 화상을 표시하고, 또한 그들을 조합함으로써, 화상을 표시하는 것이다. 반사형 액정 표시 장치는, 백 라이트를 사용하지 않아 투과형 액정 표시 장치와 비교하여 소비 전력이 작다는 장점을 갖는다.
사용자 인터페이스로서 화면을 손가락이나 스타일러스 등으로 접촉함으로써 입력하는 기능을 표시 패널에 부가한 터치 패널이 요망되고 있다.
또한, 터치 패널이 적용된 전자 기기의 박형화 및 경량화가 요구되고 있다. 따라서, 터치 패널 자체의 박형화 및 경량화가 요구되고 있다.
예를 들어, 터치 패널은 표시 패널의 시인(視認) 측(표시면 측)에 터치 센서를 제공하는 구성으로 할 수 있다.
정전 용량 방식의 터치 센서를 표시 패널의 표시면 측과 중첩시켜 제공된 터치 패널에서는, 표시 패널을 구성하는 화소나 배선과, 터치 센서를 구성하는 전극이나 배선 사이의 거리가 짧아지면, 표시 패널을 구동시켰을 때 생기는 노이즈의 영향을 터치 센서가 받기 쉬워져, 결과적으로 터치 패널의 검출 감도가 저하되는 경우가 있다.
본 발명의 일 형태는, 두께가 얇은 터치 패널을 제공하는 것을 과제 중 하나로 한다. 또는, 시인성이 높은 터치 패널을 제공하는 것을 과제 중 하나로 한다. 또는, 경량화된 터치 패널을 제공하는 것을 과제 중 하나로 한다. 또는 소비 전력이 저감된 터치 패널을 제공하는 것을 과제 중 하나로 한다.
또는, 신규 입력 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 입출력 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 제 1 기판, 제 1 도전층, 제 2 도전층, 제 3 도전층, 제 4 도전층, 및 액정층을 갖는 터치 패널이다. 제 3 도전층은 제 1 기판 위에 위치한다. 제 4 도전층은 제 3 도전층과 동일면 위에 이격되어 위치한다. 액정층은 제 3 도전층보다 상방에 위치한다. 제 2 도전층은 액정층보다 상방에 위치한다. 제 1 도전층은 제 2 도전층보다 상방에 위치한다. 제 1 도전층은 가시광을 차광하는 기능을 갖고, 또한 복수의 개구를 갖는 메시(mesh) 형상을 갖는다. 제 2 도전층은 가시광을 투과하는 기능을 갖고, 또한 제 1 도전층과 중첩되는 부분, 제 3 도전층과 중첩되는 부분, 및 제 4 도전층과 중첩되는 부분을 갖는다. 제 3 도전층 및 제 4 도전층은 가시광을 반사하는 기능을 갖는다. 제 3 도전층은 개구 중 하나와 중첩되는 부분을 갖는다. 제 4 도전층은 개구 중 다른 하나와 중첩되는 부분을 갖는다. 평면으로 볼 때, 제 1 도전층은 제 3 도전층과 제 4 도전층 사이에 위치하는 부분을 갖는다.
또한, 상기에서 제 2 도전층은 공통 전극으로서 기능하고, 제 3 도전층 및 제 4 도전층은 각각 화소 전극으로서 기능하는 것이 바람직하다.
또한, 본 발명의 다른 일 형태는 제 1 기판, 제 1 도전층, 제 2 도전층, 제 3 도전층, 제 4 도전층, 제 5 도전층, 및 액정층을 갖는 터치 패널이다. 제 5 도전층은 제 1 기판 위에 위치한다. 제 3 도전층은 제 5 도전층보다 상방에 위치한다. 제 4 도전층은 제 3 도전층과 동일면 위에 이격되어 위치한다. 액정층은 제 3 도전층보다 상방에 위치한다. 제 2 도전층은 액정층보다 상방에 위치한다. 제 1 도전층은 제 2 도전층보다 상방에 위치한다. 제 1 도전층은 가시광을 차광하는 기능을 갖고, 또한 복수의 개구를 갖는 메시 형상을 갖는다. 제 2 도전층은 가시광을 투과하는 기능을 갖고, 또한 제 1 도전층과 중첩되는 부분, 제 3 도전층과 중첩되는 부분, 및 제 4 도전층과 중첩되는 부분을 갖는다. 제 3 도전층은 개구 중 하나와 중첩되는 부분을 갖는다. 제 4 도전층은 개구 중 다른 하나와 중첩되는 부분을 갖는다. 제 3 도전층 및 제 4 도전층과, 제 5 도전층 중 적어도 한쪽은 가시광을 반사하는 기능을 갖는다. 평면으로 볼 때, 제 1 도전층은 제 3 도전층과 제 4 도전층 사이에 위치하는 부분을 갖는다. 제 3 도전층은 빗살 형상을 갖는다. 또한, 개구 중 하나, 제 3 도전층, 및 제 5 도전층이 서로 중첩되는 부분과, 개구 중 하나 및 제 5 도전층이 서로 중첩되며 제 3 도전층과 중첩되지 않는 부분을 갖는다.
또한, 본 발명의 다른 일 형태는 제 1 기판, 제 1 도전층, 제 2 도전층, 제 3 도전층, 제 4 도전층, 제 5 도전층, 및 액정층을 갖는 터치 패널이다. 제 5 도전층은 제 1 기판 위에 위치한다. 제 3 도전층은 제 5 도전층과 상기 제 1 기판 사이에 위치한다. 제 4 도전층은 제 3 도전층과 동일면 위에 이격되어 위치한다. 액정층은 제 5 도전층보다 상방에 위치한다. 제 2 도전층은 액정층보다 상방에 위치한다. 제 1 도전층은 제 2 도전층보다 상방에 위치한다. 제 1 도전층은 가시광을 차광하는 기능을 갖고, 또한 복수의 개구를 갖는 메시 형상을 갖는다. 제 2 도전층은 가시광을 투과하는 기능을 갖고, 또한 제 1 도전층과 중첩되는 부분, 제 3 도전층과 중첩되는 부분, 및 제 4 도전층과 중첩되는 부분을 갖는다. 제 3 도전층은 개구 중 하나와 중첩되는 부분을 갖는다. 제 4 도전층은 개구 중 다른 하나와 중첩되는 부분을 갖는다. 제 3 도전층 및 제 4 도전층과, 제 5 도전층 중 적어도 한쪽은 가시광을 반사하는 기능을 갖는다. 평면으로 볼 때, 제 1 도전층은 제 3 도전층과 제 4 도전층 사이에 위치하는 부분을 갖는다. 제 5 도전층은 빗살 형상을 갖는다. 또한, 개구 중 하나, 제 3 도전층, 및 제 5 도전층이 서로 중첩되는 부분과, 개구 중 하나 및 제 5 도전층이 서로 중첩되며 제 3 도전층과 중첩되지 않는 부분을 갖는다.
또한, 상기에서 제 3 도전층 및 제 5 도전층 중 한쪽은 화소 전극으로서 기능하고, 다른 쪽은 공통 전극으로서 기능하는 것이 바람직하다. 또는, 제 3 도전층 및 제 4 도전층은 각각 화소 전극으로서 기능하고, 제 5 도전층은 공통 전극으로서 기능하는 것이 바람직하다.
또한, 상기 제 2 도전층은 정전위가 공급되는 단자와 전기적으로 접속되는 것이 바람직하다.
또한, 상기에서 제 1 도전층보다 상방에 제 2 기판을 갖는 것이 바람직하다. 이때, 제 1 도전층 및 제 2 도전층은 제 2 기판에 형성되는 것이 바람직하다.
또한, 상기에서 제 3 도전층보다 상방에 제 1 착색층 및 제 2 착색층을 갖고, 제 1 착색층은 개구 중 하나와 중첩되는 영역을 갖고, 제 2 착색층은 개구 중 다른 하나와 중첩되는 영역을 갖는 것이 바람직하다.
또한, 상기에서 제 1 도전층은 제 1 착색층 및 제 2 착색층 중 적어도 한쪽과 중첩되는 부분을 갖는 것이 바람직하다.
또한, 상기에서 제 3 도전층보다 상방이며 제 2 도전층보다 하방에 스페이서를 갖고, 이 스페이서는 제 1 도전층과 중첩되는 부분을 갖는 것이 바람직하다.
또한, 상기에서 액정층과 제 1 기판 사이에 트랜지스터를 갖고, 트랜지스터의 소스 및 드레인 중 한쪽과 제 3 도전층은 전기적으로 접속되고, 트랜지스터는 산화물 반도체를 포함하는 반도체층을 갖는 것이 바람직하다.
또한, 이때 트랜지스터는 제 1 게이트 전극 및 제 2 게이트 전극을 갖는 것이 바람직하다. 그리고, 제 1 게이트 전극은 상기 반도체층보다 하방에 위치하고, 제 2 게이트 전극은 반도체층보다 상방에 위치하고, 제 2 게이트 전극, 반도체층, 및 제 3 도전층이 서로 중첩되는 영역을 갖는 것이 바람직하다. 또한, 이때 제 2 게이트 전극과 반도체층은 같은 금속 원소를 포함하는 것이 바람직하다.
본 발명의 일 형태에 따르면, 두께가 얇은 터치 패널을 제공할 수 있다. 또는 시인성이 높은 터치 패널을 제공할 수 있다. 또는, 경량화된 터치 패널을 제공할 수 있다. 또는 소비 전력이 저감된 터치 패널을 제공할 수 있다.
도 1은 실시형태에 따른 터치 패널 모듈의 구성예.
도 2는 실시형태에 따른 터치 패널 모듈의 구성예.
도 3은 실시형태에 따른 터치 패널 모듈의 구성예.
도 4는 실시형태에 따른 터치 패널 모듈의 구성예.
도 5는 실시형태에 따른 터치 패널 모듈의 구성예.
도 6은 실시형태에 따른 터치 패널 모듈의 구성예.
도 7은 실시형태에 따른 터치 패널 모듈의 구성예.
도 8은 실시형태에 따른 터치 패널 모듈의 구성예.
도 9는 실시형태에 따른 터치 센서의 구성예.
도 10은 실시형태에 따른 터치 센서의 구성예.
도 11은 실시형태에 따른 터치 센서의 구성예.
도 12는 실시형태에 따른 터치 패널의 구성예.
도 13은 실시형태에 따른 터치 센서의 블록도 및 타이밍 차트.
도 14는 실시형태에 따른 터치 센서의 회로도.
도 15는 실시형태에 따른 터치 센서를 구비한 화소를 설명하기 위한 도면.
도 16은 실시형태에 따른 터치 센서 및 화소의 동작을 설명하기 위한 도면.
도 17은 실시형태에 따른 표시 모듈을 설명하기 위한 도면.
도 18은 실시형태에 따른 전자 기기를 설명하기 위한 도면.
도 2는 실시형태에 따른 터치 패널 모듈의 구성예.
도 3은 실시형태에 따른 터치 패널 모듈의 구성예.
도 4는 실시형태에 따른 터치 패널 모듈의 구성예.
도 5는 실시형태에 따른 터치 패널 모듈의 구성예.
도 6은 실시형태에 따른 터치 패널 모듈의 구성예.
도 7은 실시형태에 따른 터치 패널 모듈의 구성예.
도 8은 실시형태에 따른 터치 패널 모듈의 구성예.
도 9는 실시형태에 따른 터치 센서의 구성예.
도 10은 실시형태에 따른 터치 센서의 구성예.
도 11은 실시형태에 따른 터치 센서의 구성예.
도 12는 실시형태에 따른 터치 패널의 구성예.
도 13은 실시형태에 따른 터치 센서의 블록도 및 타이밍 차트.
도 14는 실시형태에 따른 터치 센서의 회로도.
도 15는 실시형태에 따른 터치 센서를 구비한 화소를 설명하기 위한 도면.
도 16은 실시형태에 따른 터치 센서 및 화소의 동작을 설명하기 위한 도면.
도 17은 실시형태에 따른 표시 모듈을 설명하기 위한 도면.
도 18은 실시형태에 따른 전자 기기를 설명하기 위한 도면.
실시형태에 대하여 도면을 참조하여 자세히 설명하기로 한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 제한되는 것으로 해석되어서는 안 된다.
또한, 이하에서 발명의 구성을 설명함에 있어 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복 설명을 생략한다. 또한, 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴(hatching pattern)을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서 등에서 "제 1", "제 2" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이고, 수적으로 한정하는 것은 아니다.
또한, "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있는 경우가 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꾸거나, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 입력 장치(터치 센서)의 구성예, 및 본 발명의 일 형태에 따른 입력 장치와 표시 장치(표시 패널)를 구비한 입출력 장치(터치 패널)의 구성예에 대하여 도면을 참조하여 설명하기로 한다.
이하에서는 본 발명의 일 형태에 따른 터치 센서로서 정전 용량 방식의 터치 센서를 적용한 경우에 대하여 설명한다.
또한 본 명세서 등에서, 터치 패널은 표시면에 화상을 표시(출력)하는 기능과 표시면에 손가락이나 스타일러스 등의 피검지체가 접촉되거나, 또는 접근하는 것을 검출하는 터치 센서로서의 기능을 갖는다. 따라서, 터치 패널은 입출력 장치의 일 형태이다.
또한 본 명세서 등에서 터치 패널의 기판에 예를 들어 FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 또는 기판에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 실장된 것을 터치 패널 모듈, 또는 단순히 터치 패널이라고 부르는 경우가 있다.
본 발명의 일 형태에 적용할 수 있는 정전 용량 방식의 터치 센서는 한 쌍의 도전층을 구비한다. 한 쌍의 도전층에 의하여 커패시터가 형성된다. 한 쌍의 도전층에 피검지체가 접촉되거나, 또는 접근함으로써 한 쌍의 도전층 사이의 용량 크기가 변화되는 것을 이용하여 검출할 수 있다.
정전 용량 방식으로서는 표면형 정전 용량 방식과 투영형 정전 용량 방식 등이 있다. 투영형 정전 용량 방식에는 자기 용량 방식, 상호 용량 방식 등이 있다. 상호 용량 방식을 사용하면, 여러 지점을 동시에 검출 할 수 있어 바람직하다.
또한, 터치 센서를 구성하는 한 쌍의 도전층은 각각 개구를 갖는 것이 바람직하다. 복수의 개구를 갖는 메시 형상을 갖는 것이 더 바람직하다. 그리고, 이 개구와 표시 소자가 서로 중첩되도록 배치하는 구성으로 하는 것이 바람직하다. 이로써, 표시 소자로부터의 광이 이 개구를 통하여 외부로 사출되기 때문에, 터치 센서를 구성하는 한 쌍의 도전층은 투광성을 가질 필요가 없어진다. 즉, 터치 센서를 구성하는 한 쌍의 도전층의 재료로서, 투광성 도전 재료보다 저저항의 금속이나 합금 등의 재료를 적용할 수 있게 된다. 따라서, 검지 신호의 지연 등의 영향이 저감되어 터치 패널의 검출 감도를 높일 수 있다. 또한, 이와 같은 구성은, 휴대형 기기뿐만 아니라, 텔레비전 등의 대형 표시 장치에도 적합하게 적용할 수 있다.
또한, 터치 센서를 구성하는 한 쌍의 도전층은 평면으로 볼 때, 2개의 표시 소자 사이의 영역과 중첩되어 배치하는 것이 바람직하다. 이때, 이 한 쌍의 도전층에 가시광을 차광하는 재료를 사용하는 것이 더 바람직하다. 이로써, 이 한 쌍의 도전층은 인접 화소 간의 혼색을 억제하기 위한 차광층으로서 기능시킬 수 있다. 그래서, 차광층으로서 블랙 매트릭스 등을 별도 형성할 필요가 없고, 제작 공정을 간략화할 수 있어 수율의 향상 및 생산 비용의 저감 등이 기대된다. 또한, 이와 같은 터치 센서를 적용함으로써 시인성이 우수한 터치 패널을 실현할 수 있다.
또한, 이때 터치 센서를 구성하는 한 쌍의 도전층이 표시 소자로부터의 광의 경로를 회피하도록 배치되기 때문에 원리적으로 간섭 무늬(moire)를 일으키지 않는 효과를 갖는다. 여기서 간섭 무늬란, 2갈래 이상의 주기성을 갖는 패턴을 중첩할 때 일으키는 무늬를 가리킨다. 그래서, 표시 품위가 극히 높은 터치 패널을 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 터치 패널이 갖는 표시 소자로서는, 액정 소자, MEMS(Micro Electro Mechanical Systems)를 이용한 광학 소자, 유기 EL(Electro Luminescence) 소자나 발광 다이오드(LED: Light Emitting Diode) 등의 발광 소자, 전기 영동 소자 등의 다양한 표시 소자를 사용할 수 있다.
여기서 터치 패널에는 표시 소자로서 액정 소자를 사용한 반사형 액정 표시 장치를 적용하는 것이 바람직하다. 반사형 액정 표시 장치를 사용함으로써 투과형 액정 표시 장치에 비하여 소비 전력을 현저하게 저감시킬 수 있게 된다.
또한, 터치 패널이 갖는 한 쌍의 기판 사이에 터치 센서를 구성하는 한 쌍의 도전층을 배치하는 것이 바람직하다. 이때, 터치 센서를 구성하는 도전층으로서 복수의 개구를 갖는 형상으로 하는 것이 특히 바람직하다. 이와 같은 도전층은 그 표면적을 작게 할 수 있다. 그래서, 예를 들어 터치 센서를 구성하는 도전층에 개구를 갖지 않고 투광성을 갖는 도전막을 사용한 경우에 비하여 표시 소자를 구동시킬 때의 전기적인 노이즈가 이 도전층으로 쉽게 전도되지 않는 구성으로 할 수 있다. 즉, 한 쌍의 기판 사이에 표시 소자와 터치 센서를 구성하는 도전막 양쪽을 협지하여도 높은 검출 감도를 실현할 수 있다. 결과적으로, 얇은 두께와 높은 검출 감도가 모두 이루어진 터치 패널을 실현할 수 있다.
그리고, 터치 센서를 구성하는 한 쌍의 도전층과, 표시 소자를 구동하는 회로 사이에 정전위를 공급할 수 있는 도전층을 제공하는 것이 더 바람직하다. 이와 같은 도전층은 실드층으로서 기능시킬 수 있다. 구체적으로는, 이 도전층에 의하여 표시 소자를 구동하는 회로로부터의 노이즈가 터치 센서로 전도되는 것을 방지할 수 있다. 동시에 이 도전층에 의하여 터치 센서를 구동하였을 때의 노이즈가 표시 소자나 표시 소자를 구동하는 회로, 또는 이 회로를 구성하는 배선 등으로 전도되는 것도 방지할 수 있다. 그래서, 예를 들어 표시 소자를 구동시키는 타이밍과, 터치 센서를 구동시키는 타이밍을 맞추지 않게 함으로써 노이즈의 영향을 억제하는 등의 대책을 취하지 않아도, 표시 소자와 터치 센서 양쪽을 동시에 구동시키거나, 이들을 구동시키는 타이밍을 동기시키지 않아도 구동시킬 수 있게 된다. 따라서, 예를 들어 표시 소자의 구동 주파수(프레임 레이트라고도 함)를 높임으로써 원활히 동영상을 표시할 수 있다. 또한, 예를 들어 터치 센서의 구동 주파수를 높임으로써 검지 정밀도를 더 높일 수 있다. 또한, 표시 소자의 구동 주파수와 터치 센서의 구동 주파수를 각각 개별로 자유롭게 설정할 수 있다. 예를 들어, 상황에 따라 어느 한쪽 또는 양쪽의 구동 주파수를 낮게 설정하는 기간을 제공함으로써 소비 전력의 저감도 도모할 수 있게 된다.
그리고, 터치 패널에 반사형 액정 표시 장치를 적용함으로써 백 라이트를 제공하지 않는 구성으로 할 수 있다. 따라서, 한 쌍의 기판 사이에 터치 센서를 구성하는 도전막과 반사형 액정 소자 양쪽을 제공함으로써 상승적으로 두께가 저감된 터치 패널을 실현할 수 있게 된다.
이하에서는, 본 발명의 일 형태의 더 구체적인 구성예에 대하여 도면을 참조하여 설명하기로 한다.
[구성예]
도 1의 (A)는 본 발명의 일 형태에 따른 터치 패널 모듈(10)의 사시 개략도이다. 또한, 도 1의 (B)는 터치 패널 모듈(10)의 한 쌍의 기판을 분리하였을 때의 사시 개략도이다. 터치 패널 모듈(10)은 기판(31)과 기판(21)이 접합된 구성을 갖는다. 터치 센서(22)는 기판(21) 측에 제공된다.
기판(21)에는 FPC(41)가 제공된다. 또한, 기판(21)의 표시 패널(30) 측의 면에 터치 센서(22)를 갖는다. 터치 센서(22)는 도전층(23), 도전층(24), 및 도전층(25) 등을 갖는다. 또한, 이들 도전층과 FPC(41)를 전기적으로 접속하는 배선(29)을 갖는다. FPC(41)는 터치 센서(22)에 외부로부터의 신호를 공급하는 기능을 갖는다. 또는, FPC(41)는 터치 센서(22)로부터의 신호를 외부로 출력하는 기능을 갖는다. 또한, FPC(41)를 구비하지 않는 형태를 단순히 터치 패널이라고 부르는 경우가 있다.
또한, 터치 센서(22)가 형성된 기판(21)은 단체로 터치 센서 기판 또는 터치 센서 모듈로서 사용할 수도 있다. 예를 들어, 이와 같은 기판을 표시 패널의 표시면 측에 접합함으로써 터치 패널을 형성할 수도 있다.
터치 센서(22)는 복수의 도전층(23), 복수의 도전층(24), 및 복수의 도전층(25)을 갖는다. 도전층(23)은 한 방향으로 연장된 형상을 갖는다. 또한, 도전층(23)은 연장 방향과 교차되는 방향으로 복수로 배치된다. 복수의 도전층(24)은 인접한 2개의 도전층(23) 사이에 위치하도록 제공된다. 도전층(25)은, 도전층(23)의 연장 방향과 교차되는 방향을 따라 인접한 2개의 도전층(24)을 전기적으로 접속한다. 즉, 도전층(23)의 연장 방향과 교차되는 방향을 따라 배치된 복수의 도전층(24)은 복수의 도전층(25)에 의하여 전기적으로 접속된다.
여기서, 도전층(23)과 도전층(25)은 서로 중첩되는 영역을 갖는다. 또한, 도전층(23)과 도전층(25) 사이에는 절연층이 제공된다.
인접한 도전층(23)과 도전층(24)에 의하여 커패시터가 형성된다. 예를 들어, 투영형 정전 용량 방식의 구동 방법을 사용하는 경우에는 도전층(23)과 도전층(24) 중 한쪽을 송신 측의 전극으로, 다른 쪽을 수신 측의 전극으로서 사용할 수 있다.
또한, 여기서는 복수의 도전층(24)이 도전층(25)에 의하여 전기적으로 접속되는 구성으로 하였지만, 도전층(23)과 마찬가지로, 도전층(24)을 한 방향으로 연장한 형상으로 하고, 도전층(23)과 도전층(24) 사이에 절연층을 갖는 구성으로 함으로써 도전층(25)을 제공하지 않는 구성으로 하여도 좋다. 이때, 도전층(23)과 도전층(24)의 일부가 서로 중첩된다.
또한, 도전층(23), 도전층(24), 및 도전층(25) 등의 도전층, 즉 터치 패널을 구성하는 배선이나 전극에 사용할 수 있는 재료로서, 예를 들어 저항값이 낮은 것이 바람직하다. 일례로서는 은, 구리, 알루미늄 등의 금속을 사용하여도 좋다. 또한, 매우 가늘게 한(예를 들어, 직경이 수nm) 다수의 도전체를 사용하여 구성되는 금속 나노와이어를 사용하여도 좋다. 일례로서는, Ag 나노와이어, Cu 나노와이어, Al 나노와이어 등을 사용하여도 좋다. Ag 나노와이어의 경우, 예를 들어 89% 이상의 광 투과율, 40Ω/□ 이상 100Ω/□ 이하의 시트 저항값을 실현할 수 있다. 또한, 이와 같은 금속 나노와이어는 투과율이 높기 때문에, 표시 소자에 사용하는 전극(예를 들어 화소 전극이나 공통 전극)에 이 금속 나노와이어를 사용하여도 좋다.
기판(31) 위에는 표시부(32)가 제공된다. 표시부(32)는 매트릭스로 배치된 복수의 화소(33)를 갖는다. 화소(33)는 복수의 부화소 회로를 구비하는 것이 바람직하다. 부화소 회로는 각각 표시 소자와 전기적으로 접속된다. 또한, 기판(31) 위에는, 표시부(32) 내의 화소(33)에 전기적으로 접속되는 회로(34)를 구비하는 것이 바람직하다. 회로(34)에는 예를 들어 게이트 구동 회로로서 기능하는 회로를 적용할 수 있다. FPC(42)는 표시부(32) 및 회로(34) 중 적어도 하나에 외부로부터의 신호를 공급하는 기능을 갖는다. 또한, 기판(31) 또는 FPC(42)에 소스 구동 회로로서 기능하는 IC를 실장하는 것이 바람직하다. IC는 COG 방식에 의하여 기판(31)에 실장하여도 좋고, IC가 실장된 FPC(42), TAB, 또는 TCP 등을 장착활 수도 있다.
본 발명의 일 형태에 따른 터치 패널 모듈은 터치 센서(22)에 의하여 터치 동작이 수행되었을 때의 용량 변화에 따라 위치 정보를 출력할 수 있다. 또한, 표시부(32)에 의하여 화상을 표시할 수 있다.
[단면 구성예]
이하에서는, 터치 패널 모듈(10)의 단면 구성예에 대하여 도면을 참조하여 설명하기로 한다. 이하에 예시되는 터치 패널 모듈(10)은 표시 소자로서 반사형 액정 소자가 적용된 것이다.
〔단면 구성예 1〕
도 2는 터치 패널 모듈(10)의 단면 개략도이다. 도 2에는 도 1의 (A)에서의 FPC(42)를 포함하는 영역, 회로(34)를 포함하는 영역, 표시부(32)를 포함하는 영역, FPC(41)를 포함하는 영역 등의 단면을 도시하였다.
기판(21)과 기판(31)은 접착층(141)에 의하여 접합된다. 또한, 기판(21), 기판(31), 및 접착층(141)으로 둘러싼 영역에 액정(112)이 밀봉된다. 또한, 기판(21)의 외측 면에는 편광판(130)을 갖는다.
기판(21)과 기판(31) 사이에는 도전층(23) 및 도전층(24)을 포함하는 터치 센서(22), 접속부(101), 배선(29), 표시 소자(60), 트랜지스터(201), 트랜지스터(202), 커패시터(203), 접속부(204), 및 배선(35) 등이 제공된다.
기판(31) 위에는, 절연층(211), 절연층(212), 절연층(213), 절연층(214) 등의 절연층이 제공된다. 절연층(211)은, 그 일부가 각 트랜지스터의 게이트 절연층으로서의 기능을 갖고, 또한 다른 일부가 커패시터(203)의 유전체로서의 기능을 갖는다. 절연층(212), 절연층(213), 및 절연층(214)은 각 트랜지스터나 커패시터(203) 등을 덮어 제공된다. 절연층(214)은 평탄화층으로서의 기능을 갖는다. 또한, 여기서는 트랜지스터 등을 덮는 절연층으로서, 절연층(212), 절연층(213), 및 절연층(214)의 3층을 갖는 경우를 도시하였지만, 이에 한정되지 않고, 4층 이상이어도 좋고, 단층 또는 2층이어도 좋다. 또한, 평탄화층으로서 기능하는 절연층(214)은 불필요하면 제공하지 않아도 된다.
또한, 기판(31) 위에는, 도전층(221), 도전층(222), 도전층(223), 반도체층(231), 도전층(111) 등이 제공된다. 여기서는 동일한 도전막을 가공하여 얻어지는 복수의 층에 동일한 부호를 공통적으로 사용하여 설명하는 경우가 있다.
도전층(221)은 각 트랜지스터의 게이트 전극이나 커패시터(203) 중 한쪽 전극, 또는 배선 등에 사용할 수 있다. 도전층(222)은 각 트랜지스터의 소스 전극 또는 드레인 전극, 커패시터 중 한쪽 전극, 또는 배선 등에 사용할 수 있다. 도전층(223)은 각 트랜지스터의 또 하나의 게이트 전극이나 배선 등에 사용할 수 있다. 반도체층(231)은 트랜지스터의 반도체층 등에 사용할 수 있다.
도 2에는, 표시부(32)의 예로서 부화소(33R)와 이에 인접된 부화소(33G) 및 부화소(33B)의 일부의 단면이 도시되었다. 예를 들어, 부화소(33R)는 적색을 나타내는 부화소, 부화소(33G)는 녹색을 나타내는 부화소, 부화소(33B)는 청색을 나타내는 부화소로 함으로써 풀 컬러로 표시할 수 있다. 예를 들어, 부화소(33R)는 트랜지스터(202), 커패시터(203), 표시 소자(60), 및 착색층(131R)을 갖는다. 여기서, 트랜지스터(202), 커패시터(203), 및 배선 등에 의하여 부화소 회로가 구성된다.
도 2에는, 회로(34)에 트랜지스터(201)가 제공된 예가 도시되었다.
도 2는, 채널이 형성되는 반도체층(231)이 2개의 게이트 전극(도전층(221), 도전층(223))에 끼워지는 구성을, 트랜지스터(201) 및 트랜지스터(202)에 적용한 예로서 도시한 것이다. 이와 같은 트랜지스터는, 다른 트랜지스터와 비교하여 전계 효과 이동도를 높일 수 있기 때문에, 온 전류를 증대시킬 수 있다. 결과적으로, 고속 동작이 가능한 회로를 제작할 수 있다. 또한, 회로부가 차지하는 면적을 축소할 수 있다. 온 전류가 큰 트랜지스터를 적용함으로써, 표시 패널 또는 터치 패널을 대형화 또는 고정세(高精細)화한 경우에 배선 수가 증가되더라도, 각 배선에서의 신호 지연을 저감할 수 있어, 표시 불균일을 억제할 수 있다.
또한, 도 2에 도시된 바와 같이, 도전층(111)을 트랜지스터(202)의 반도체층(231)과 중첩되도록 비치하면, 부화소의 개구율을 높일 수 있어 바람직하다. 이때, 도전층(111)과 반도체층(231) 사이에 도전층(223)을 제공하는 것이 바람직하다. 도전층(223)에 의하여 도전층(111)의 전계의 영향이 반도체층(231)에 전해지지 않고, 오동작이 억제된다. 또한, 도전층(223)을 제공하지 않는 경우에는 예를 들어 도 3에 도시된 바와 같이, 반도체층(231)과 도전층(111)이 중첩되지 않도록 각각 배치하는 것이 바람직하다.
또한, 회로(34)가 갖는 트랜지스터와 표시부(32)가 갖는 트랜지스터는 같은 구조를 가져도 좋다. 또한, 회로(34)가 갖는 복수의 트랜지스터는 모두가 같은 구조를 가져도 좋고, 다른 구조를 갖는 트랜지스터를 조합한 것이라도 좋다. 또한, 표시부(32)가 갖는 복수의 트랜지스터는 모두가 같은 구조를 가져도 좋고, 다른 구조를 갖는 트랜지스터를 조합한 것이라도 좋다.
각 트랜지스터를 덮는 절연층(212)과 절연층(213) 중 적어도 한쪽은, 물이나 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 즉, 절연층(212) 또는 절연층(213)은 배리어막으로서 기능시킬 수 있다. 이와 같은 구성으로 함으로써, 트랜지스터에 대하여 외부로부터 불순물이 확산되는 것을 효과적으로 억제할 수 있기 때문에, 신뢰성이 높은 터치 패널을 실현할 수 있다.
절연층(214) 위에 도전층(111)이 제공된다. 도전층(111)은 절연층(214), 절연층(213), 절연층(212) 등에 형성된 개구를 통하여 트랜지스터(202)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 또한, 도전층(111)은 커패시터(203) 중 한쪽 전극과 전기적으로 접속된다.
기판(21)의 기판(31) 측의 면에는, 도전층(23), 도전층(24), 도전층(25), 배선(29), 절연층(121), 오버 코트(123), 스페이서(124), 착색층(131G), 착색층(131R), 착색층(131B), 및 도전층(113) 등이 제공된다.
도 2에서는 도전층(23)과 도전층(24)이 교차된 부분의 단면을 도시하였다. 도전층(23)과 도전층(24)은 동일면 위에 제공된다. 도전층(25)과, 도전층(23) 및 도전층(24) 사이에는 절연층(121)이 제공된다. 도전층(25)의 일부는 도전층(23)과 중첩된다. 도전층(23)을 끼우는 2개의 도전층(24)은 절연층(121)에 제공된 개구를 통하여 도전층(25)과 전기적으로 접속된다.
착색층(131R) 등은 절연층(121)의 기판(31) 측에 제공된다. 또한, 착색층(131R) 등을 덮어 오버 코트(123)가 제공된다. 오버 코트(123)의 기판(31) 측에는 도전층(113)이 제공된다.
도 2에서는, 표시 소자(60)가 도전층(111), 도전층(113)의 일부, 및 이들에 끼워진 액정(112)에 의하여 구성된다.
또한, 도전층(111), 도전층(113), 절연층(214) 등에 있어서, 액정(112)과 접하는 면에는 액정(112)의 배향을 제어하기 위한 배향막이 제공되어도 좋다.
도 2를 사용하여 도전층(23)이 표시 소자(60)와 중첩되지 않도록 배치되어 있는 구성을 예시하였다. 바꿔 말하면, 도전층(23)이 갖는 개구와 표시 소자(60)가 중첩되도록 도전층(23)이 배치된다. 또는 도전층(23)은 인접된 2개의 부화소가 갖는, 2개의 도전층(111) 사이의 영역과 중첩되도록 배치된다고도 할 수 있다. 또한, 여기서는 도전층(23)의 예를 들었지만, 도전층(24)이나 도전층(25)도 마찬가지로 표시 소자(60)와 중첩되지 않도록 배치되는 것이 바람직하다.
표시 소자(60)에서, 도전층(111)은 가시광을 반사하는 기능을 갖고, 도전층(113)은 가시광을 투과하는 기능을 갖는다. 이와 같은 구성에 의하여 표시 소자(60)를 반사형 액정 소자로 할 수 있다. 예를 들어, 편광판(130) 측으로부터 입사되고 편광판(130)에 의하여 편광된 광은, 기판(21) 및 도전층(113)을 투과하고 도전층(111)에 의하여 반사되고, 도전층(113) 및 기판(21)을 다시 투과하여 편광판(130)에 도달한다. 이때, 도전층(111)과 도전층(113) 사이에 공급되는 전압에 의하여 액정(112)의 배향을 제어하여 광의 광학 변조를 제어할 수 있다. 즉, 편광판(130)을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한, 입사광은 착색층(131R)에 의하여 특정의 파장 영역 이외의 광이 흡수됨으로써 반사광, 즉 사출되는 광은 예를 들어 적색을 나타내는 광이 된다. 또한, 편광판(130)으로서는 예를 들어, 원 편광판을 사용할 수 있다. 원 편광판으로서는 예를 들어 직선 편광판과 1/4 파장 위상차판을 적층한 것을 사용할 수 있다.
여기서는, 표시 소자(60)로서 터치 패널 모듈(10)의 두께 방향으로 한 쌍의 전극을 배치하고, 액정(112)에 대하여 두께 방향으로 전계를 가하는 방식을 설명하기로 한다. 또한, 전극의 배치 방법으로서는 이에 한정되지 않고, 두께 방향에 수직인 방향으로 전계를 가하는 방식을 적용하여도 좋다.
표시 소자(60)에 적용 가능한 액정 소자로서는, 여러 모드가 적용된 액정 소자를 사용할 수 있다. 예를 들어, VA(Vertical Alignment) 모드, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등이 적용된 액정 소자를 사용할 수 있다.
또한, 터치 패널 모듈(10)에 노멀리 블랙형의 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치를 적용하여도 좋다. 수직 배향 모드로서는, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다.
또한, 액정 소자는 액정의 광학적 변조 작용에 의하여 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은, 액정에 가해지는 전계(횡방향의 전계, 종방향의 전계, 또는 경사 방향의 전계를 포함함)에 의하여 제어된다. 또한, 액정 소자에 사용하는 액정으로서는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라 콜레스테릭(cholesteric) 상, 스멕틱 상, 큐빅 상, 키랄 네마틱 상, 등방 상 등을 나타낸다.
또한, 액정 재료로서는, 포지티브형 액정 및 네거티브형 액정 중 어느 쪽을 사용하여도 좋고, 적용하는 모드나 설계에 따라 최적의 액정 재료를 사용하면 좋다.
여기서 도전층(113)은 공통 전극으로서 사용할 수 있고, 또한 도전층(111)은 화소 전극으로서 사용할 수 있다.
도 2에서 도전층(113)은 도전층(23), 도전층(24), 및 도전층(25) 등과 중첩되도록 배치된다. 그래서, 도전층(113)에 공통 전위, 접지 전위, 또는 임의의 정전위를 공급함으로써 도전층(23), 도전층(24), 및 도전층(25)을 구동시켰을 때, 기판(31) 측에 전해지는 전기적인 노이즈를 차폐할 수 있다. 또한 동시에, 기판(31) 측에 제공된 부화소 회로를 구동시켰을 때 기판(21) 측에 전해지는 전기적인 노이즈를 차폐할 수 있다.
기판(31)의 단부에 가까운 영역에는 접속부(204)가 제공된다. 접속부(204)는 접속층(242)을 통하여 FPC(42)와 전기적으로 접속된다. 도 2에서는, 배선(35)의 일부와, 도전층(223)을 적층함으로써 접속부(204)를 구성하는 예를 도시하였다. 또한, 기판(21)의 단부에 가까운 영역에는 접속부(101)가 제공된다. 접속부(101)는 접속층(241)을 통하여 FPC(41)와 전기적으로 접속된다. 도 2에서는, 배선(29)의 일부와, 도전층(25)과 동일한 도전막을 가공하여 얻어진 도전층과, 도전층(113)과 동일한 도전막을 가공하여 얻어진 도전층을 적층함으로써 접속부(101)를 구성하는 예를 도시하였다.
또한 도 2에서는, 배선으로서 기능하는 도전층(221)과, 배선으로서 기능하는 도전층(222)이 교차된 부분의 단면 구조의 일례를 도시하였다. 예를 들어, 도전층(221)을 주사선으로서 기능하는 배선, 및 용량선으로서 기능하는 배선의 한쪽 또는 양쪽으로서 사용하고, 도전층(222)을 신호선으로서 기능하는 배선으로서 사용할 수 있다.
여기서, 편광판(130)보다 상부에 손가락 또는 스타일러스 등의 피검지체가 직접 접촉되는 기판을 제공하여도 좋다. 이 경우, 이 기판 위에 보호층(세라믹 코트 등)을 제공하는 것이 바람직하다. 보호층은, 예를 들어, 산화 실리콘, 산화 알루미늄, 산화 이트륨, 이트리아 안정화 지르코니아(YSZ) 등의 무기 절연 재료를 사용할 수 있다. 또한, 이 기판에 강화 유리를 사용하여도 좋다. 강화 유리는, 이온 교환법이나 풍랭 강화법 등에 의하여 물리적 또는 화학적인 처리가 실시되어, 그 표면에 압축 응력이 가해진 것을 사용할 수 있다.
오버 코트(123)는 착색층(131R) 등에 포함되는 안료 등의 불순물이 액정(112)으로 확산되는 것을 방지하는 기능을 갖는다.
스페이서(124)는 도전층(113) 위에 제공되고, 기판(21)과 기판(31) 사이의 거리가 일정 이상 접근하는 것을 방지하는 기능을 갖는다. 도 2에서는, 스페이서(124)와 기판(31) 측의 구조물(예를 들어 도전층(111)이나 절연층(214) 등)이 접촉되지 않는 예를 도시하였지만, 이들이 접촉되어도 된다. 또한 여기서는 스페이서(124)가 기판(21) 측에 제공된 예를 설명하였지만, 기판(31) 측에 제공되어도 좋다. 예를 들어, 인접된 2개의 부화소가 갖는, 2개의 도전층(111) 사이에 배치하면 좋다. 또는, 스페이서(124)로서 입자상의 스페이서를 사용하여도 좋다. 입자상의 스페이서에는, 실리카 등의 재료를 사용할 수도 있지만, 유기 수지나 고무 등 탄성 있는 재료를 사용하는 것이 바람직하다. 이때, 입자상의 스페이서는 상하 방향으로 찌부러진 형상이 되는 경우가 있다.
여기서, 도 2에 도시된 바와 같이, 스페이서(124)와 도전층(23)(또는 도전층(24), 도전층(25))이 중첩되도록 배치되는 것이 바람직하다. 이로써, 표시 소자(60)가 배치되는 부분에는 스페이서(124)가 배치되지 않아 스페이서(124)에 의하여 광이 흡수, 굴절, 또는 산란되지 않기 때문에 광의 추출 효율을 향상시킬 수 있다.
본 발명의 일 형태에 따른 터치 패널 모듈(10)에서 도전층(23), 도전층(24) 및 도전층(25)은 인접된 부화소간의 혼색을 억제하는 차광층으로서 기능시킬 수 있다. 그래서, 도전층(23), 도전층(24), 및 도전층(25)으로서 가시광을 차광하는 재료를 사용하는 것이 바람직하다. 또는 가시광을 반사하는 재료를 사용하여도 좋다. 또한, 가시광을 반사하는 재료를 포함하는 층과, 이 층보다 기판(31) 측에 가시광의 적어도 일부를 흡수하는 층을 적층한 구성으로 하면, 도전층(111)에 의하여 반사된 광 중, 도전층(23) 등까지 도달되는 광이 기판(31) 측으로 다시 반사되는 것을 억제할 수 있어 바람직하다.
예를 들어, 도 4에 도시된 바와 같이, 인접된 2개의 착색층의 단부가 중첩되고, 도전층(23) 등과 중첩되도록 배치하는 구성으로 하는 것이 바람직하다. 도 4에서는, 부화소(33G)와 부화소(33R)의 경계 부근에서 도전층(23)과 착색층(131G)의 단부와 착색층(131R)의 단부가 중첩되어 제공된다. 또한, 부화소(33R)와 부화소(33B)의 경계 부근에서 도전층(23)과 착색층(131R)의 단부와 착색층(131B)의 단부가 중첩되어 제공된다. 이로써, 가시광을 흡수하는 층을 새로 제공할 필요가 없기 때문에 제작 비용을 삭감할 수 있다. 또한, 도전층(23) 등과 중첩되도록 배치하는 착색층은 1층만이라도 좋지만, 2색 이상의 착색층이 중첩됨으로써 가시광을 흡수하는 효과를 더 높일 수 있다.
여기까지가 단면 구성예 1에 대한 설명이다.
〔단면 구성예 2〕
이하에서는, 상기 단면 구성예 1과는 다른 모드의 액정 소자가 적용된 터치 패널 모듈(10)의 단면 구성예에 대하여 설명하기로 하고, 상기와 중복되는 부분에 대해서는 설명을 생략하고, 상이점에 대하여 설명하기로 한다.
도 5에는 표시 소자(60)에 FFS 모드가 적용된 액정 소자를 사용한 경우의 예를 도시하였다. 표시 소자(60)는 도전층(151), 액정(152), 및 도전층(153)을 갖는다.
절연층(214) 위에 도전층(153)이 배치된다. 또한, 도전층(153)을 덮어 절연층(215)이 제공되고, 절연층(215) 위에 도전층(151)이 제공된다. 도전층(151)은 절연층(215), 절연층(214), 절연층(213), 절연층(212)에 제공된 개구를 통하여 트랜지스터(202)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다.
도전층(151)은 빗살 형상의 상면 형상, 또는 슬릿이 제공된 상면 형상을 갖는다. 또한, 도전층(153)은 도전층(151)과 중첩되도록 배치된다. 또한, 착색층(131R)과 중첩되는 영역에서 도전층(153) 위에 도전층(151)이 배치되지 않는 부분을 갖는다.
도 5에서는, 도전층(151)이 화소 전극으로서 기능하고, 도전층(153)이 공통 전극으로서 기능한다. 또한, 상층에 제공되고, 빗살 형상의 상면 형상, 또는 슬릿이 제공된 상면 형상을 갖는 도전층(151)을 공통 전극으로 하고, 하층에 제공되는 도전층(153)을 화소 전극으로서 사용할 수도 있다. 이 경우에는 도전층(153)을 트랜지스터(202)의 소스 및 드레인 중 한쪽과 전기적으로 접속하면 좋다.
여기서, FFS 모드나 IPS 모드와 같이, 횡전계를 사용하는 모드의 경우에도 도전층(113)을 제공함으로써 이것을 노이즈의 영향을 억제하는 실드층으로서 기능시킬 수 있다. 이때, 도전층(113)에는 액정(152)의 스위칭에 영향을 미치지 않는 정전위를 공급하면 좋다. 예를 들어, 접지 전위, 공통 전위, 또는 임의의 정전위를 사용할 수 있다. 또한, 예를 들어 도전층(153)과 도전층(113)을 같은 전위로 하여도 좋다.
여기서, 도전층(151) 및 도전층(153) 중 어느 하나, 또는 양쪽에 가시광을 반사하는 재료를 사용할 수 있다. 이들 양쪽에 가시광을 반사하는 재료를 사용하면, 개구율을 높일 수 있다. 또한, 도전층(153)에 가시광을 반사하는 재료를 사용하고 도전층(151)에 가시광을 투과하는 재료를 사용하여도 좋다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이고, 이것은 콜레스테릭 액정의 온도가 상승되면서 콜레스테릭상이 등방상으로 전이하기 직전에 발생한다. 블루상은 협소한 온도 범위에만 나타나기 때문에, 수 중량% 이상의 키랄제가 혼합된 액정 조성물이 상기 온도 범위를 개선하기 위하여 액정층에 사용된다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 짧고 광학적 등방성이다. 또한 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 배향 처리가 불필요하며 시야각 의존성이 작다. 또한, 배향막이 제공될 필요가 없고 러빙 처리도 불필요하기 때문에, 러빙 처리로 유발된 정전 파괴가 방지될 수 있고, 액정 표시 장치의 불량 및 파손이 상기 제작 공정에서 감소될 수 있다.
도 6은 도 5에 대하여 도전층(223)을 갖지 않는 경우를 도시한 것이다. 도전층(153)을 공통 전극으로서 사용하는 경우에는 도 6에 도시된 바와 같이, 트랜지스터(202)의 반도체층(231)과 도전층(151) 사이에 도전층(153)을 배치하는 것이 바람직하다. 이로써, 도전층(151)의 전계의 영향이 반도체층(231)에 전해지는 것을 억제할 수 있다.
여기까지가 단면 구성예 2에 대한 설명이다.
〔단면 구성예 3〕
이하에서는 상기 단면 구성예 1 및 2와 다른 구성을 갖는 터치 센서가 적용된 터치 패널 모듈(10)의 단면 구성예에 대하여 설명하기로 한다. 또한, 이하에서는 상기와 중복되는 부분에 대해서는 설명을 생략하고, 상이점에 대하여 설명하기로 한다.
도 7에 도시된 터치 패널 모듈에서는 도 5에 예시된 구성과 비교하여 도전층(25) 대신에 도전층(125)을 갖는 점, 및 절연층(122)을 갖는 점이 주된 상이점이다.
도 7에 도시된 도전층(125)은 금속 산화물을 포함하는 도전성 재료를 포함하여 구성된다.
예를 들어, 나중에 기재하는 투광성을 갖는 도전성 재료 중, 금속 산화물을 사용할 수 있다.
또는, 저저항화된 산화물 반도체를 포함하여 구성되는 것이 바람직하다. 특히, 터치 패널 모듈(10)이 갖는 트랜지스터의 반도체층에 산화물 반도체를 사용한 경우, 이것보다 저항률이 낮은 산화물 반도체를 적용하는 것이 바람직하다.
예를 들어, 나중에 기재하는 산화물 반도체의 저항률의 제어 방법에 의하여 도전층(125)을 저저항화시킬 수 있다.
또한, 이때 도전층(125)을 덮는 절연층(122)으로서는 수소를 많이 포함하는 절연층을 사용하는 것이 바람직하다. 특히, 절연층(122)은 질화 실리콘을 포함하는 절연막을 포함하는 것이 바람직하다.
도전층(125)으로서 도전성의 금속 산화물, 또는 저저항화된 산화물 반도체를 사용함으로써 그 표면의 산화가 억제되어 신뢰성이 높은 터치 패널 모듈(10)을 실현할 수 있다.
여기까지가 단면 구성예 3에 대한 설명이다.
〔단면 구성예 4〕
이하에서는 본 발명의 일 형태에 따른 터치 패널이 갖는 트랜지스터의 구조가 톱 게이트형인 트랜지스터에 대하여 설명하기로 하고, 그 예를 도 8에 도시하였다.
도 8에 도시된 터치 패널 모듈에서는, 도 5에 예시된 구성과 비교하여 트랜지스터(301), 트랜지스터(302)의 구조가 주된 상이점이다. 트랜지스터의 구조 이외는 도 5에 도시된 구성과 거의 동일하기 때문에 동일한 부분에는 동일한 부호를 사용하고, 공통 부분의 자세한 설명은 생략한다.
도 8은, 표시 소자(60)에 FFS모드가 적용된 액정 소자를 사용한 경우의 예를 도시한 것이다. 표시 소자(60)는 도전층(151), 액정(152), 및 도전층(153)을 갖는다.
트랜지스터(301), 트랜지스터(302)는, 버퍼층(300) 위에 반도체층, 게이트 절연층으로서 기능하는 절연층, 게이트 절연층을 사이에 두고 반도체층과 중첩되는 게이트 전극으로서 기능하는 도전층, 게이트 전극으로서 기능하는 도전층을 덮는 절연층, 소스 전극으로서 기능하는 도전층, 및 드레인 전극으로서 기능하는 도전층을 갖는다. 또한, 게이트 전극과 중첩되지 않는 반도체층의 영역은 게이트 전극과 중첩되는 채널 형성 영역보다 저저항된 영역으로 하는 것이 바람직하다.
산화물 반도체층을 사용하는 경우, 게이트 전극과 중첩되지 않는 반도체층의 영역을 채널 형성 영역보다 저저항된 영역으로 하기 위하여 게이트 전극과 중첩되지 않는 반도체층에 불순물 원소(희가스, 질소, 인, 붕소, 수소 등)를 첨가하는 것이 바람직하다. 희가스로서는, 헬륨, 아르곤 등을 사용할 수 있다. 또한, 불순물의 첨가 방법으로서는, 플라즈마를 사용하는 방법이나 이온 주입법 등을 사용할 수 있다. 이온 주입법을 사용하면, 게이트 전극을 마스크로 하고, 자기정합적으로 불순물 원소를 첨가함으로써 산화물 반도체층의 일부를 저저항화할 수 있어 바람직하다.
커패시터(203)는 게이트 전극으로서 기능하는 도전층, 소스 전극 또는 드레인 전극으로서 기능하는 도전층, 및 이들 사이에 배치되는 절연층을 유전체로서 형성된다. 또한, 접속부(204)는 배선(35)의 일부와 도전층(223)을 적층함으로써 구성된다. 도전층(223)으로서는 스퍼터링법을 사용하여 산소 가스를 포함하는 분위기에서 성막함으로써 도전층(223)의 피형성면이 되는 절연층(212)에 산소 또는 과잉 산소를 첨가한다. 또한, 과잉 산소에 의하여 트랜지스터(301), 트랜지스터(302)의 산화물 반도체층 중의 산소 결손이 보전되어 신뢰성이 높은 트랜지스터를 실현할 수 있다. 또한, 절연층(212) 중 및 산화물 반도체층 중 한쪽 또는 양쪽에 과잉 산소를 공급하는 경우에서, 절연층(213)은 산소 투과를 억제할 수 있는 재료를 사용하는 것이 바람직하다.
버퍼층(300)으로서는 산화 실리콘이라 금속 산화물 등의 절연 재료를 사용한다. 버퍼층(300)으로서 사용하는 금속 산화물로서는 알루미늄, 인듐, 갈륨, 아연 등을 1종류 또는 복수 종류로 갖는 산화물을 사용한다. 또한, 버퍼층(300)은 물이나 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 즉, 버퍼층(300)은 배리어막으로서 기능시킬 수 있다. 이와 같은 구성으로 함으로써 트랜지스터(301), 트랜지스터(302)에 대하여 외부로부터 불순물이 확산되는 것을 효과적으로 억제할 수 있기 때문에, 신뢰성이 높은 터치 패널을 실현할 수 있다.
〔각 구성 요소에 대해서〕
이하에서는, 상술한 각 구성 요소에 대하여 설명하기로 한다.
{기판}
터치 패널이 갖는 기판에는 평탄면을 갖는 재료를 사용할 수 있다. 표시 소자로부터의 광이 추출되는 측의 기판에는, 이 광을 투과하는 재료를 사용한다. 예를 들어, 유리, 석영, 세라믹, 사파이어, 유기 수지 등의 재료를 사용할 수 있다.
두께가 얇은 기판을 사용함으로써, 터치 패널의 경량화 및 박형화를 도모할 수 있다. 또한, 가요성을 가질 정도의 두께의 기판을 사용함으로써, 가요성을 갖는 터치 패널을 실현할 수 있다.
유리로서는, 예를 들어 무알칼리 유리, 바륨붕규산 유리, 알루미노붕규산 유리 등을 사용할 수 있다.
가요성 및 가시광에 대한 투과성을 갖는 재료로서는, 예를 들어, 가요성을 가질 정도의 두께의 유리나, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN) 등의 폴리에스터 수지, 폴리아크릴로나이트릴 수지, 폴리이미드 수지, 폴리메틸 메타크릴레이트 수지, 폴리카보네이트(PC) 수지, 폴리에터설폰(PES) 수지, 폴리아마이드 수지, 사이클로올레핀 수지, 폴리스타이렌 수지, 폴리아마이드 이미드 수지, 폴리염화 바이닐 수지, 및 폴리테트라플루오로에틸렌(PTFE) 수지 등을 들 수 있다. 특히, 열팽창 계수가 낮은 재료를 사용하는 것이 바람직하며, 예를 들어 폴리아마이드 이미드 수지, 폴리이미드 수지, PET 등을 바람직하게 사용할 수 있다. 또한, 유리 섬유에 유기 수지를 함침(含浸)시킨 기판이나, 무기 필러(filler)를 유기 수지에 섞어서 열팽창 계수를 낮춘 기판을 사용할 수도 있다. 이와 같은 재료를 사용한 기판은, 중량이 가볍기 때문에, 이 기판을 사용한 터치 패널도 경량화할 수 있다.
또한 발광을 추출하지 않는 측의 기판은 투광성을 갖지 않아도 되므로 상술한 기판 외에 금속 기판, 세라믹 기판, 또는 반도체 기판 등을 사용할 수도 있다. 금속 재료나 합금 재료는 열 전도성이 높아 밀봉 기판 전체에 열을 용이하게 전도할 수 있기 때문에, 터치 패널의 국소적인 온도 상승을 억제할 수 있어 바람직하다. 가요성이나 굽힘성을 얻기 위해서는, 금속 기판의 두께는, 10μm 이상 200μm 이하가 바람직하고, 20μm 이상 50μm 이하인 것이 더 바람직하다.
금속 기판을 구성하는 재료로서는 특별히 한정되지 않지만 예를 들어 알루미늄, 구리, 니켈 등의 금속, 또는 알루미늄 합금 또는 스테인리스 등의 합금 등을 적합하게 사용할 수 있다.
또한 금속 기판의 표면을 산화시키거나, 표면에 절연막을 형성하는 등에 의하여 절연 처리가 실시된 기판을 사용하여도 좋다. 예를 들어, 스핀 코팅법이나 침지법 등의 도포법, 전착법, 증착법, 또는 스퍼터링법 등을 사용하여 절연막을 형성하여도 좋고, 산소 분위기에서 방치하거나 또는 가열하는 것 외에, 양극 산화법 등에 의하여 기판의 표면에 산화막을 형성하여도 좋다.
가요성을 갖는 기판에 터치 패널의 표면을 손상 등으로부터 보호하는 하드 코트층(예를 들어, 질화 실리콘층 등)이나, 압력을 분산할 수 있는 재질의 층(예를 들어, 아라미드 수지층 등) 등이 적층되어도 좋다. 또한 수분 등으로 인한 표시 소자의 수명 저하 등을 억제하기 위하여 가요성을 갖는 기판에 투수성이 낮은 절연막이 적층되어도 좋다. 예를 들어, 질화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄 등의 무기 절연 재료를 사용할 수 있다.
기판은, 복수의 층을 적층하여 사용할 수도 있다. 특히, 유리층을 갖는 구성으로 하면, 물이나 산소에 대한 배리어성이 향상되어, 신뢰성이 높은 터치 패널로 할 수 있다.
예를 들어, 표시 소자에 가까운 측에서 유리층, 접착층, 및 유기 수지층을 적층한 기판을 사용할 수 있다. 이 유리층의 두께로서는 20μm 이상 200μm 이하, 바람직하게는 25μm 이상 100μm 이하로 한다. 이와 같은 두께의 유리층은, 물이나 산소에 대한 높은 배리어성과 가요성을 동시에 실현할 수 있다. 또한, 유기 수지층의 두께로서는, 10μm 이상 200μm 이하, 바람직하게는 20μm 이상 50μm 이하로 한다. 이와 같은 유기 수지층을 제공함으로써, 유리층의 깨짐이나 크랙을 억제하여, 기계적 강도를 향상시킬 수 있다. 이와 같은 유리 재료와 유기 수지의 복합 재료를 기판에 적용함으로써 신뢰성이 극히 높은 플렉시블 터치 패널로 할 수 있다.
{트랜지스터}
트랜지스터는, 게이트 전극으로서 기능하는 도전층, 반도체층, 소스 전극으로서 기능하는 도전층, 드레인 전극으로서 기능하는 도전층, 및 게이트 절연층으로서 기능하는 절연층을 갖는다. 상기에서는 보텀 게이트 구조의 트랜지스터를 적용한 경우를 설명하였다.
또한, 본 발명의 일 형태에 따른 터치 패널이 갖는 트랜지스터의 구조는 특별히 한정되지 않는다. 예를 들어, 스태거형 트랜지스터로 하여도 좋고, 역 스태거형 트랜지스터로 하여도 좋다. 또한, 톱 게이트형 및 보텀 게이트형 중 어느 쪽 구조를 갖는 트랜지스터로 하여도 좋다. 트랜지스터에 사용하는 반도체 재료는 특별히 한정되지 않고, 예를 들어, 산화물 반도체, 실리콘, 저마늄 등을 들 수 있다.
트랜지스터에 사용하는 반도체 재료의 결정성에 대해서도 특별히 한정되지 않고 비정질 반도체, 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 일부에 결정 영역을 갖는 반도체) 중 어느 것을 사용하여도 좋다. 결정성을 갖는 반도체를 사용하면 트랜지스터 특성의 열화가 억제되어 바람직하다.
또한, 트랜지스터에 사용하는 반도체 재료로서는, 예를 들어, 14족 원소, 화합물 반도체, 또는 산화물 반도체를 반도체층에 사용할 수 있다. 대표적으로는, 실리콘을 포함하는 반도체, 갈륨 비소를 포함하는 반도체, 또는 인듐을 포함하는 산화물 반도체 등을 적용할 수 있다.
특히 실리콘보다 밴드갭이 넓은 산화물 반도체를 적용하는 것이 바람직하다. 실리콘보다 밴드갭이 넓고, 또한 캐리어 밀도가 작은 반도체 재료를 사용하면, 트랜지스터의 오프 상태에서의 전류를 저감할 수 있어 바람직하다.
예를 들어, 상기 산화물 반도체로서, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 더 바람직하게는, In-M-Zn계 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)로 표기되는 산화물을 포함한다.
특히, 반도체층으로서, 복수의 결정부를 갖고, 이 결정부는 c축이 반도체층의 피형성면 또는 반도체층의 상면에 실질적으로 수직으로 배향되고, 또한 인접된 결정부들 사이에는 입계가 관찰되지 않는 산화물 반도체막을 사용하는 것이 바람직하다.
이와 같은 산화물 반도체는 결정립계를 갖지 않기 때문에, 표시 패널을 휘었을 때의 응력으로 산화물 반도체막에 크랙이 생기는 것이 억제된다. 따라서, 가요성을 갖고, 휘어서 사용하는 터치 패널 등에, 이와 같은 산화물 반도체를 적합하게 사용할 수 있다.
또한 반도체층으로서 이와 같은 결정성을 갖는 산화물 반도체를 사용함으로써, 전기 특성의 변동이 억제되어 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 실리콘보다 밴드갭이 큰 산화물 반도체를 사용한 트랜지스터는 그 낮은 오프 전류에 의하여 트랜지스터와 직렬로 접속된 커패시터에 축적된 전하를 장기간 유지할 수 있다. 이와 같은 트랜지스터를 화소에 적용함으로써 각 화소의 계조를 유지하면서, 구동 회로를 정지할 수도 있다. 결과적으로, 소비 전력이 매우 저감된 표시 장치를 실현할 수 있다.
반도체층은 예를 들어, 적어도 인듐, 아연, 및 M(Al, Ti, Ga, Y, Zr, La, Ce, Sn, 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 막을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 상술한 것에 더하여 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스태빌라이저로서는 상기 M의 설명으로 기재한 금속을 포함하고, 예를 들어 갈륨, 주석, 하프늄, 알루미늄, 또는 지르코늄 등이 있다. 또한, 다른 스태빌라이저로서는, 란타넘, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 터븀, 디스프로슘, 홀뮴, 어븀, 툴륨, 이터븀, 루테튬 등의 란타노이드를 들 수 있다.
반도체층을 구성하는 산화물 반도체로서, 예를 들어 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한 여기서 In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 가리키며 In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 반도체층과 도전층은, 상기 산화물 중 동일한 금속 원소를 가져도 좋다. 반도체층과 도전층을 동일한 금속 원소로 함으로써, 제작 비용을 저감시킬 수 있다. 예를 들어, 동일한 금속 조성의 금속 산화물 타깃을 사용함으로써 제작 비용을 저감시킬 수 있다. 또한, 반도체층과 도전층을 가공할 때의 에칭 가스 또는 에칭액을 공통적으로 사용할 수 있다. 다만, 반도체층과 도전층은 동일항 금속 원소를 가져도 조성이 다른 경우가 있다. 예를 들어, 트랜지스터 및 커패시터의 제작 공정 중에 막 중의 금속 원소가 탈리되어 다른 금속 조성이 될 경우가 있다.
또한, 반도체층이 In-M-Zn 산화물로 형성되는 경우, In과 M의 합을 100atomic%로 할 때의 In과 M의 원자수 비율은, 바람직하게는 In을 25atomic%보다 높게, M을 75atomic% 미만으로 하고, 더 바람직하게는 In을 34atomic%보다 높게, M을 66atomic% 미만으로 한다.
반도체층의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
반도체층의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하로 한다.
반도체층이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수 비율은 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수 비율로서 In:M:Zn = 1:1:1, In:M:Zn = 1:1:1.2, In:M:Zn = 3:1:2가 바람직하다. 또한, 성막되는 산화물 반도체층의 원자수 비율은 각각, 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수 비율의 ±40%의 변동을 포함한다.
반도체층으로서는, 캐리어 밀도가 낮은 산화물 반도체층을 사용한다. 예를 들어, 반도체층은 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더 바람직하게는 1×1013개/cm3 이하, 더욱 바람직하게는 1×1011개/cm3 이하, 더 바람직하게는 1×1010개/cm3 미만이고, 1×10-9개/cm3 이상인 산화물 반도체를 사용할 수 있다. 이와 같은 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라고 부른다. 따라서, 불순물 농도가 낮고 결함 준위 밀도가 낮기 때문에, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체층의 캐리어 밀0도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
반도체층에서, 14족 원소 중 하나인 실리콘이나 탄소가 포함되면 산소 결손이 증가되어 n형화된다. 그래서 반도체층에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어가 생성될 수 있어, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 따라서, 2차 이온 질량 분석법으로 얻어지는 반도체층의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 반도체층에 질소가 포함되면 캐리어인 전자가 발생되어 캐리어 밀도가 증가함으로써 n형화되기 쉽다. 그러므로, 질소를 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 예를 들어, 2차 이온 질량 분석법으로 얻어지는 질소 농도는, 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한, 반도체층은 예를 들어 비단결정 구조이어도 좋다. 비단결정 구조는, 예를 들어, CAAC-OS(C-Axis Aligned-Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
반도체층은 예를 들어 비정질 구조여도 좋다. 비정질 구조의 산화물 반도체막은 예를 들어, 원자 배열이 무질서하고, 결정 성분을 갖지 않는다. 또는, 비정질 구조의 산화물막은 예를 들어, 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 반도체층이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상을 갖는 혼합막이어도 좋다. 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상의 영역을 갖는 경우가 있다. 또한, 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상의 영역의 적층 구조를 갖는 경우가 있다.
또한, 트랜지스터의 채널이 형성되는 반도체에 실리콘을 사용하는 것이 바람직하다. 실리콘으로서 비정질 실리콘을 사용하여도 좋지만 결정성을 갖는 실리콘을 사용하는 것이 특히 바람직하다. 예를 들어 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 등을 사용하는 것이 바람직하다. 특히 다결정 실리콘은 단결정 실리콘에 비하여 낮은 온도로 형성할 수 있고, 또한 비정질 실리콘에 비하여 높은 전계 효과 이동도와 높은 신뢰성을 갖는다. 이와 같은 다결정 반도체를 화소에 적용함으로써 화소의 개구율을 향상시킬 수 있다. 또한, 표시 패널이 매우 고정세한 경우에도 게이트 구동 회로와 소스 구동 회로를 화소와 동일한 기판 위에 형성할 수 있게 되어 전자 기기를 구성하는 부품 수를 줄일 수 있다.
{도전층}
트랜지스터의 게이트, 소스 및 드레인 외에, 터치 패널을 구성하는 각종 배선 및 전극 등의 도전층에 사용할 수 있는 재료로서는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금 등을 들 수 있다. 또한 이들 재료를 포함하는 막을 단층으로, 또는 적층 구조로서 사용할 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막과 그 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연 등의 산화물을 사용하여도 좋다. 또한, 망가니즈를 포함하는 구리를 사용하면 에칭에 의한 형상의 제어성이 높아지므로 바람직하다.
또한, 투광성을 갖는 도전성 재료로서는, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등의 도전성 산화물, 또는 그래핀을 사용할 수 있다. 또는, 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 또는 타이타늄 등의 금속 재료나 이 금속 재료를 포함하는 합금 재료를 사용할 수 있다. 또는, 이 금속 재료의 질화물(예를 들어, 질화 타이타늄) 등을 사용하여도 좋다. 또한, 금속 재료, 합금 재료(또는 이들 질화물)를 사용하는 경우에는, 투광성을 가질 정도로 얇게 하면 좋다. 또한, 상기 재료의 적층막을 도전층으로서 사용할 수 있다. 예를 들어, 은과 마그네슘의 합금과 인듐 주석 산화물의 적층막 등을 사용하면, 도전성을 높일 수 있어 바람직하다.
또는, 도전층으로서 반도체층과 같은 산화물 반도체를 사용하는 것이 바람직하다. 이때, 도전층이 반도체층의 채널이 형성되는 영역보다 낮은 전기 저항을 나타내도록 형성되는 것이 바람직하다.
예를 들어, 이와 같은 도전층을 트랜지스터의 제 2 게이트 전극으로서 기능하는 도전층(223)에 적용할 수 있다. 또는 투광성을 갖는 다른 도전층에도 적용할 수 있다.
{산화물 반도체의 저항률의 제어 방법}
반도체층 및 도전층에 사용할 수 있는 산화물 반도체막은 막 중의 산소 결손 및/또는 막 중의 수소, 물 등 불순물의 농도에 따라 저항률이 제어될 수 있는 반도체 재료이다. 따라서, 반도체층 및 도전층에 대하여 산소 결손 및/또는 불순물 농도가 증가되는 처리, 또는 산소 결손 및/또는 불순물 농도가 저감되는 처리를 선택함으로써, 각각의 산화물 반도체막의 저항률을 제어할 수 있다.
구체적으로는, 도전층에 사용하는 산화물 반도체막에 플라즈마 처리를 실시하고, 이 산화물 반도체의 막 중의 산소 결손을 증가시키거나, 및/또는 산화물 반도체의 막 중의 수소, 물 등의 불순물을 증가시킴으로써 캐리어 밀도가 높고 저항률이 낮은 산화물 반도체막으로 할 수 있다. 또한, 산화물 반도체막에 수소를 포함하는 절연막을 접하여 형성하고, 이 수소를 포함하는 절연막으로부터 산화물 반도체막에 수소를 확산시킴으로써, 캐리어 밀도가 높고 저항률이 낮은 산화물 반도체막으로 할 수 있다.
한편으로 트랜지스터의 채널 영역으로서 기능하는 반도체층은, 수소를 포함하는 절연막과 접하지 않는 구성으로 한다. 반도체층과 접하는 절연막 중 적어도 하나에 산소를 포함하는 절연막, 즉 산소를 방출할 수 있는 절연막을 적용함으로써 반도체층에 산소를 공급할 수 있다. 산소가 공급된 반도체층은, 막 중 또는 계면의 산소 결손이 보전되어 저항률이 높은 산화물 반도체막이 된다. 또한, 산소를 방출할 수 있는 절연막으로서는, 예를 들어, 산화 실리콘막 또는 산화질화 실리콘막을 사용할 수 있다.
또한, 저항률이 낮은 산화물 반도체막을 얻기 위해서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법(plasma immersion ion implantation method) 등을 사용하여, 수소, 붕소, 인, 또는 질소를 산화물 반도체막에 주입하여도 좋다.
또한, 저항률이 낮은 산화물 반도체막을 얻기 위해서는 이 산화물 반도체막에 플라즈마 처리를 실시하여도 좋다. 예를 들어, 이 플라즈마 처리로서는, 대표적으로, 희가스(He, Ne, Ar, Kr, Xe), 수소, 및 질소 중에서 선택된 하나 이상을 포함하는 가스를 사용한 플라즈마 처리를 들 수 있다. 더 구체적으로는, Ar 분위기 하에서의 플라즈마 처리, Ar과 수소의 혼합 가스 분위기 하에서의 플라즈마 처리, 암모니아 분위기 하에서의 플라즈마 처리, Ar과 암모니아의 혼합 가스 분위기 하에서의 플라즈마 처리, 또는 질소 분위기 하에서의 플라즈마 처리 등을 들 수 있다.
상기 플라즈마 처리에 의하여, 산화물 반도체막은 산소가 탈리한 격자(또는 산소가 탈리한 부분)에 산소 결손을 형성한다. 이 산소 결손은 캐리어를 발생하는 요인이 될 수 있다. 또한, 산화물 반도체막의 근방, 보다 구체적으로는, 산화물 반도체막의 하측 또는 상측에 접하는 절연막으로부터, 수소가 공급되면, 상기 산소 결손과 수소가 결합함으로써 캐리어인 전자를 생성하는 경우가 있다.
한편, 산소 결손이 보전되어, 수소 농도가 저감된 산화물 반도체막은, 고순도 진성화, 또는 실질적으로 고순도 진성화된 산화물 반도체막이라고 할 수 있다. 여기서, 실질적으로 진성이란, 산화물 반도체막의 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만인 것을 말한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮출 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도를 저감시킬 수 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 작고, 채널 폭이 1×106μm이고, 채널 길이가 10μm의 소자인 경우에도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 이 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 사용하는 반도체층을 채널 영역에 사용하는 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터로 할 수 있다.
도전층으로서 사용하는 산화물 반도체막과 접하는 절연층으로서, 예를 들어 수소를 포함하는 절연막, 바꿔 말하면 수소를 방출할 수 있는 절연막, 대표적으로는 질화 실리콘막을 사용함으로써, 도전층에 수소를 공급할 수 있다. 수소를 방출할 수 있는 절연막으로서는 막 중의 함유 수소 농도가 1×1022atoms/cm3 이상이면 바람직하다. 이와 같은 절연막을 도전층에 접하도록 형성함으로써, 도전층에 수소를 효과적으로 함유시킬 수 있다. 이와 같이, 반도체층 및 도전층에 접하는 절연막의 구성을 바꿈으로써, 산화물 반도체막의 저항률을 제어할 수 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에 산소 결손을 형성한다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성될 수 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합되면 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 절연막과 접하여 제공된 도전층은 반도체층보다 캐리어 밀도가 높은 산화물 반도체막이 된다.
트랜지스터의 채널 영역이 형성되는 반도체층은 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 반도체층에서, 2차 이온 질량 분석법으로 얻어지는 수소 농도를, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
한편, 도전층은 반도체층보다 수소 농도 및/또는 산소 결손의 양이 많고, 저항률이 낮은 산화물 반도체막이다. 도전층에 포함되는 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 보다 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 반도체층에 비하여, 도전층에 포함되는 수소 농도는 2배 이상, 바람직하게는 10배 이상이다. 또한, 도전층의 저항률이 반도체층의 저항률의 1×10-8배 이상 1×10-1배 미만인 것이 바람직하고, 대표적으로는 1×10- 3Ωcm 이상 1×104Ωcm 미만, 바람직하게는 저항률이 1×10- 3Ωcm 이상 1×10- 1Ωcm 미만이라면 좋다.
{절연층}
각 절연층, 오버 코트, 스페이서 등에 사용할 수 있는 절연 재료로서는, 예를 들어, 아크릴이나 에폭시 등의 수지, 실록산 결합을 갖는 수지 외에, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 사용할 수도 있다.
{접착층}
접착층으로서는 열 경화성 수지나 광 경화성 수지, 2액 혼합형(two-component type) 경화성 수지 등의 경화성 수지를 사용할 수 있다. 예를 들어, 아크릴 수지, 우레탄 수지, 에폭시 수지, 또는 실리콘(silicone) 등의 실록산 결합을 갖는 수지 등을 사용할 수 있다.
{접속층}
접속층으로서는, 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나, 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
{착색층}
착색층에 사용할 수 있는 재료로서는, 금속 재료, 수지 재료, 안료, 또는 염료가 포함된 수지 재료 등을 들 수 있다.
여기까지가 각 구성 요소에 대한 설명이다.
[터치 센서의 구성예]
이어서, 본 발명의 일 형태에 따른 터치 패널 모듈(10)에 적용할 수 있는 터치 센서(22)의 구성예에 대하여 도면을 참조하여 설명하기로 한다.
도 9의 (A)는 터치 센서(22)의 일부가 도시된 상면 개략도(평면 개략도)이다. 또한, 도 9의 (B)는 도 9의 (A)에 도시된 일점 쇄선으로 둘러싼 영역을 확대한 상면 개략도이다.
도 9의 (A) 및 (B)에 도시된 바와 같이, 도전층(23)은 도전층(25)과 교차된 부분의 폭이 작게 되도록 좁아진 형상을 갖는 것이 바람직하다. 이로써, 커패시터(11)의 용량값을 작게 할 수 있다. 예를 들어 자기 용량 방식의 터치 센서의 경우, 커패시터(11)의 용량값은 작을수록 검출 감도를 향상시킬 수 있다.
또한, 인접된 도전층(23)과 도전층(24) 사이에는, 이들과 전기적으로 절연된 도전층(26)을 가져도 좋다. 도전층(26)을 가짐으로써, 터치 센서(22)에서 두께가 얇은 부분이 형성되는 것을 억제할 수 있다. 예를 들어, 도전층(23)과 도전층(24)을 동일면 위에 형성하는 경우에는, 이들과 마찬가지로 형성된 도전층(26)을 제공함으로써, 이들 도전층의 형성 공정 후에 형성되는 박막의 피복성을 높여 표면을 평탄화할 수 있다. 또한, 터치 센서(22)의 두께가 균일화됨으로써, 이를 투과하는 화소로부터의 광의 휘도 불균일이 저감되어, 표시 품위가 높아진 터치 패널을 실현할 수 있다.
또한, 도 9의 (C)는, 도전층(23)과 도전층(24)을 서로 다른 평면 위에 형성하고, 도전층(25)을 제공하지 않는 경우에 대하여 도시한 것이다. 이때, 도전층(26)은 도전층(23) 및 도전층(24) 중 어느 한쪽과 동일 평면 위에 형성되어도 좋고, 다른 평면 위에 형성되어도 좋다. 또한, 도전층(26)을 제공할 필요가 없는 경우에는 제공하지 않아도 된다.
도 10의 (A)는 복수의 도전층(23)과 복수의 도전층(24)을 갖는 터치 센서(22)의 회로도의 일례를 도시한 것이다. 도 10의 (A)에서는, 간략화를 위하여 6개의 도전층(23)과 6개의 도전층(24)을 갖는 구성을 도시하였지만, 그 개수에 한정되지 않는다.
하나의 도전층(23)과 하나의 도전층(24) 사이에는 하나의 커패시터(11)가 형성된다. 따라서, 커패시터(11)가 매트릭스로 배치된다.
투영형 자기 용량 방식의 경우, 도전층(23) 및 도전층(24) 각각에 펄스 전압이 주사되도록 공급되고, 그 때 각각을 흐르는 전류의 값을 검지한다. 피검지체가 접근한 경우에는 이 전류의 크기가 변화되기 때문에, 이 차이를 검지함으로써 피검지체의 위치 정보를 취득할 수 있다. 또한, 투영형 상호 용량 방식의 경우에는, 도전층(23) 및 도전층(24) 중 어느 한쪽에 펄스 전압이 주사되도록 공급되고, 다른 쪽을 흐르는 전류를 검지함으로써 피검지체의 위치 정보를 취득한다.
도전층(23) 및 도전층(24)은 각각 복수의 개구를 갖는 격자 형상 또는 메시 형상(그물 형상)을 갖는 것이 바람직하다. 도 10의 (B)에는, 도전층(23)의 일부의 상면 형상의 예를 도시하였다.
도 10의 (B)에 도시된 도전층(23)은 가로 방향의 간격(P1), 세로 방향의 간격(P2)을 갖는 격자 형상을 갖는다. 도 10의 (B)에서는, 간격(P1)과 간격(P2)이 같은 정도인 경우를 도시하였지만, 이들은 각각 다른 간격으로 배치되어도 좋다. 예를 들어, 도 10의 (C)에 도시된 바와 같이, 가로 방향의 간격(P1)보다 세로 방향의 간격(P2)을 크게 하여도 좋고, 그 반대로 하여도 좋다. 또한, 도전층(24)에 대해서도 마찬가지이다.
도전층(23) 또는 도전층(24)은 개구율(단위 면적당 도전층(23) 또는 도전층(24)의 개구 면적의 비율)이 예를 들어 20% 이상 100% 미만, 바람직하게는 30% 이상 100% 미만, 더 바람직하게는 50% 이상 100% 미만인 영역을 갖는 것이 바람직하다.
개구율은 예를 들어 간격(P1), 간격(P2), 및 도전층의 폭에 의하여 용이하게 산출할 수 있다. 또는, 도 10의 (B)에 도시된 주기 단위의 영역(R)에서, 영역(R)의 면적과, 영역(R)에 포함되는 도전층(23)의 면적의 비율에 의하여 개구율을 산출할 수 있다. 여기서 영역(R)은 주기성을 갖는 도전층(23)의 패턴의 주기 단위가 되는 영역이고, 이를 세로 방향 및 가로 방향으로 주기적으로 배치함으로써 도전층(23)의 패턴을 형성할 수 있다.
도전층(23) 및 도전층(24)에서 격자를 구성하는 패턴 폭을 예를 들어 50nm 이상 100μm 이하, 바람직하게는 1μm 이상 50μm 이하, 더 바람직하게는 1μm 이상 20μm 이하로 한다. 이와 같이, 격자를 구성하는 패턴 폭을 작게 함으로써, 나중에 기재하는 바와 같이 개구와 화소를 중첩시키는 경우에, 화소의 간격을 좁힐 수 있기 때문에, 정세도(精細度) 및 개구율이 더 높은 터치 패널을 실현할 수 있다.
도 11의 (A)는 도전층(23)과 도전층(24)의 경계 부분을 더 확대한 상면 개략도이다.
도전층(23) 및 도전층(24)은 각각 격자 형상(그물 형상, 메시 형상이라고도 함)을 갖는 것이 바람직하다. 즉, 도전층(23) 및 도전층(24)은 각각 복수의 개구(개구(23a) 및 개구(24a))를 갖는 형상으로 하는 것이 바람직하다. 나중에 기재하는 바와 같이, 상기 개구와 화소가 중첩되도록 제공함으로써, 화소가 갖는 표시 소자로부터의 광이 도전층(23) 및 도전층(24)에 의하여 차광되거나, 또는 도전층(23) 및 도전층(24)을 투과하여 휘도가 저하되는 일이 없다. 그 결과, 화소의 개구율이나 광 추출 효율을 희생하는 일이 없이, 터치 패널에 터치 센서(22)를 적용할 수 있다. 또한, 마찬가지로 도전층(25)도 화소와 중첩되지 않는 형상으로 하는 것이 바람직하다.
도 11의 (A)에 도시된 바와 같이, 도전층(23)의 일부와 도전층(24)의 일부로 둘러싸인 이들의 경계에서 개구(22a)가 형성되는 형상으로 하여도 좋다. 이와 같은 구성으로 함으로써, 도전층(23)과 도전층(24) 사이의 거리를 가능한 한 짧게 할 수 있어, 이들 사이의 용량을 크게 할 수 있다. 특히, 상호 용량 방식을 채용할 때는, 2개의 도전층 사이의 거리를 짧게 하여 이들 사이의 용량을 높이는 것이 바람직하다.
도 11의 (B)는, 도전층(23)과 도전층(24)이 교차된 부분을 확대한 상면 개략도이다. 여기서는 인접된 2개의 도전층(24)을 도전층(25)에 의하여 전기적으로 접속한 예를 도시하였다. 도전층(23) 및 도전층(24)과, 도전층(25) 사이에는, 절연층(121)(미도시)이 제공된다. 또한, 도전층(24)과 도전층(25)은 이 절연층(121)에 제공된 개구를 통하여 전기적으로 접속된다. 도전층(23)과 도전층(25)은 이 절연층(121)을 사이에 두고 서로 중첩되는 영역을 갖는다.
[도전층의 개구와 화소의 배치예]
도 12의 각 도면은, 표시면 측에서 봤을 때의 화소 및 화소에 포함되는 부화소와, 도전층(23)의 위치 관계를 도시한 개략도이다. 또한, 여기서는 도전층(23)을 예로 들어 설명하지만, 도전층(24) 및 도전층(25)에 대해서도 같은 구성으로 할 수 있다.
도 12의 (A)에서는, 화소(33)가 3개의 부화소(부화소(33R), 부화소(33G), 및 부화소(33B))로 구성되는 예를 도시하였다. 예를 들어, 부화소(33R)는 적색을 나타내고, 부화소(33G)는 녹색을 나타내고, 부화소(33B)는 청색을 나타내는 기능을 가지면 좋다. 또한, 화소(33)가 갖는 부화소의 개수 및 색 종류는 상술한 것에 한정되지 않는다.
화소(33)에 포함되는 복수의 부화소는 각각 표시 소자를 갖는다. 표시 소자로서는 상술한 반사형의 액정 소자를 사용할 수 있다. 그 이외에도 예를 들어, 유기 EL 소자 등의 발광 소자, 투과형 또는 반투과형의 액정 소자, 전기 영동 방식이나 전자 분류체(電子紛流體, Electronic Liquid Powder(등록 상표)) 방식 등에 의하여 표시하는 표시 소자(전자 잉크라고도 함), 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자 등을 들 수 있다. 또한 부화소는 이 표시 소자에 더하여, 트랜지스터나 커패시터, 및 이들을 전기적으로 접속시키는 배선 등을 가져도 좋다.
도 12의 (A)에 도시된 구성에서는, 도전층(23)이 갖는 복수의 개구 각각이 3개의 부화소(부화소(33R), 부화소(33G), 및 부화소(33B))와 서로 중첩되도록 배치된다. 이와 같이, 도전층(23)의 개구는 하나의 부화소와 중첩되도록 배치되는 것이 바람직하다.
또한, 도 12의 (A)에 도시된 바와 같이, 도전층(23)과 각 부화소 사이에 간격이 생기지 않도록 함으로써 부화소로부터 광이 누설되는 것을 억제할 수 있어 바람직하다. 예를 들어, 도전층(23)을 부화소가 갖는 착색층의 단부나, 화소 전극의 단부와 중첩되도록 제공함으로써, 이와 같은 간격이 생기지 않도록 도전층(23)을 배치할 수 있다. 또한, 이와 같은 구성으로 함으로써 도전층(23)의 표면적을 확대할 수 있기 때문에, 도전층(23)의 배선 저항이 저감되고 검출 감도를 높일 수 있다.
도 12의 (B)에서는 인접되고 서로 다른 색을 나타내는 2개의 부화소 사이에 도전층(23)을 배치하는 구성을 도시하였다. 도 12의 (B)에 도시된 바와 같이, 인접되고 같은 색을 나타내는 2개의 부화소 사이에서는 혼색의 문제가 생기지 않으므로 여기에 도전층(23)이 제공되지 않는 부분을 갖는 구성으로 하여도 좋다.
도 12의 (C) 및 (D)에서는, 도 12의 (A) 및 (B)에 도시된 구성과 비교하여 화소(33)가 부화소(33Y)를 더 갖는 경우의 예를 도시하였다. 부화소(33Y)는 예를 들어 황색을 나타낼 수 있는 화소를 적용할 수 있다. 또한, 부화소(33Y) 대신에 백색을 나타낼 수 있는 화소를 적용할 수도 있다. 이와 같이, 3색보다 많은 부화소를 갖는 화소(33)로 함으로써, 소비 전력을 저감할 수 있다.
도 12의 (A)~(D)에서는, 각 부화소가 스트라이프 형태로 배치된 예를 도시하였지만, 예를 들어 도 12의 (E)에 도시된 바와 같이, 한 방향으로 2색의 부화소가 번갈아 배치되는 구성으로 하여도 좋다.
또한, 화소(33)가 갖는 부화소의 크기(예를 들어 표시에 기여하는 영역의 면적)는 부화소마다 달라도 된다. 예를 들어, 시감도가 비교적 낮은 청색을 나타내는 부화소를 크게 하고, 시감도가 비교적 높은 녹색 또는 적색을 나타내는 부화소를 작게 할 수도 있다.
도 12의 (F) 및 (G)에서는, 부화소(33R), 부화소(33G), 및 부화소(33B) 중 부화소(33B)의 크기를 다른 부화소보다 크게 한 경우의 예를 도시하였다. 여기서는, 부화소(33R)와 부화소(33G)가 번갈아 배치되는 예를 도시하였지만, 도 12의 (A) 등에 도시된 바와 같이 3개의 부화소를 각각 스트라이프 형태로 배치하고, 각 크기를 다르게 한 구성으로 할 수도 있다.
또한, 상술한 바와 같이 여기서는 도전층(23)과 부화소의 위치 관계에 대하여 설명하였지만, 도전층(24) 및 도전층(25)에 대해서도 마찬가지이다. 즉, 본 발명의 일 형태에 따른 터치 패널은, 도전층(23)의 개구(23a)와 하나 이상의 부화소가 서로 중첩되는 영역을 갖고, 또한 도전층(24)의 개구(24a)와 다른 하나 이상의 부화소가 서로 중첩되는 영역을 갖는다. 또한 상술한 바와 같이, 각 부화소는 표시 소자를 갖기 때문에, 개구(23a) 및 개구(24a)는 각각 하나 이상의 표시 소자와 서로 중첩되는 영역을 갖는다고도 할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 입력 장치, 또는 입출력 장치의 구동 방법의 예에 대하여 도면을 참조하여 설명하기로 한다.
[센서의 검지 방법의 예]
도 13의 (A)는 상호 용량 방식 터치 센서의 구성을 도시한 블록도이다. 도 13의 (A)에서는 펄스 전압 출력 회로(601), 전류 검지 회로(602)를 도시하였다. 또한, 도 13의 (A)에서는, 펄스 전압이 공급되는 전극(621)을 X1~X6의 6개의 배선, 전류의 변화를 검지하는 전극(622)을 Y1~Y6의 6개의 배선으로서 도시하였다. 또한, 도 13의 (A)에는 전극(621) 및 전극(622)이 중첩됨으로써 형성되는 커패시터(603)를 도시하였다. 또한, 전극(621)과 전극(622)의 기능은 서로 치환되어도 좋다.
펄스 전압 출력 회로(601)는 배선(X1~X6)에 순차적으로 펄스 전압을 공급하기 위한 회로이다. 배선(X1~X6)에 펄스 전압이 인가됨으로써 커패시터(603)를 형성하는 전극(621)과 전극(622) 사이에 전계가 발생된다. 이 전극들 사이에 생기는 전계가 차폐 등에 의하여 커패시터(603)의 용량에 변화를 일으키는 것을 이용하여 피검지체의 접근 또는 접촉을 검출할 수 있다.
전류 검지 회로(602)는 커패시터(603)에서의 용량의 변화에 따른 배선(Y1~Y6)에서의 전류값의 변화를 검지하기 위한 회로이다. 배선(Y1~Y6)에서는 피검지체의 접근 또는 접촉이 없으면 검지되는 전류값에 변화가 없지만, 검지하는 피검지체의 접근 또는 접촉으로 인하여 용량이 감소하는 경우에는 전류값이 감소하는 변화를 검지한다. 또한 전류는 적분 회로 등을 사용하여 검지하면 좋다.
이어서, 도 13의 (B)는 도 13의 (A)에 도시된 상호 용량 방식 터치 센서에서의 입출력 파형의 타이밍 차트이다. 도 13의 (B)에서는 1프레임 기간에 각 행렬에서 피검지체의 검출을 행하는 것으로 한다. 또한, 도 13의 (B)에서는 2가지 경우(피검지체를 검출하지 않는 경우(비(非)터치)와 피검지체를 검출하는 경우(터치))에 대하여 도시하였다. 또한 배선(Y1~Y6)에 대해서는 검지되는 전류값에 대응하는 전압값의 파형을 나타내었다.
배선(X1~X6)에는 순차적으로 펄스 전압이 공급되어, 이 펄스 전압에 따라 배선(Y1~Y6)에서의 파형이 변화된다. 피검지체의 접근 또는 접촉이 없는 경우에는 배선(X1~X6)의 전압의 변화에 따라 배선(Y1~Y6)의 파형이 한결같이 변화된다. 한편, 피검지체가 접근 또는 접촉된 부분에서는 전류값이 감소되기 때문에 이에 대응하는 전압값의 파형도 변화된다.
이와 같이, 용량의 변화를 검지함으로써, 피검지체의 접근 또는 접촉을 검출할 수 있다.
또한 펄스 전압 출력 회로(601) 및 전류 검지 회로(602)로서 일체화된 IC의 형태로 터치 패널에 실장되거나, 또는 전자 기기의 하우징 내의 기판에 실장되는 것이 바람직하다. 또한, 가요성을 갖는 터치 패널로 하는 경우에는, 휘어진 부분에서 기생 용량이 증가되어 노이즈의 영향이 커질 우려가 있기 때문에, 노이즈의 영향을 받기 어려운 구동 방법이 적용된 IC를 사용하는 것이 바람직하다. 예를 들어 시그널-노이즈 비(S/N비)를 높이는 구동 방법이 적용된 IC를 사용하는 것이 바람직하다.
또한, 도 13의 (A)에는 터치 센서로서 배선이 교차된 부분에 커패시터(603)만을 제공하는 패시브 매트릭스형 터치 센서의 구성을 도시하였지만, 트랜지스터와 커패시터를 갖는 액티브 매트릭스형 터치 센서로 하여도 좋다. 도 14에 액티브 매트릭스형 터치 센서에 포함되는 하나의 센서 회로의 예를 도시하였다.
센서 회로는 커패시터(603), 트랜지스터(611), 트랜지스터(612), 및 트랜지스터(613)를 갖는다. 트랜지스터(613)의 게이트에는 신호(G2)가 공급되고, 소스 및 드레인 중 한쪽에는 전압(VRES)이 공급되고, 다른 쪽은 커패시터(603)의 한쪽 전극 및 트랜지스터(611)의 게이트와 전기적으로 접속된다. 트랜지스터(611)의 소스 및 드레인 중 한쪽은 트랜지스터(612)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 다른 쪽에는 전압(VSS)이 공급된다. 트랜지스터(612)의 게이트에는 신호(G1)가 공급되고, 소스 및 드레인 중 다른 쪽은 배선(ML)과 전기적으로 접속된다. 커패시터(603)의 다른 쪽 전극에는 전압(VSS)이 공급된다.
이어서 센서 회로의 동작에 대하여 설명하기로 한다. 먼저, 신호(G2)로서 트랜지스터(613)를 온 상태로 하는 전위가 공급되어, 전압(VRES)에 대응하는 전위가 트랜지스터(611)의 게이트가 접속되는 노드(n)에 공급된다. 다음에, 신호(G2)로서 트랜지스터(613)를 오프 상태로 하는 전위가 공급되어, 노드(n)의 전위가 유지된다.
이어서, 손가락 등의 피검지체의 접근 또는 접촉에 의하여, 커패시터(603)의 용량 변화에 따라 노드(n)의 전위가 VRES로부터 변화된다.
판독 동작 시에는 트랜지스터(612)를 온 상태로 하는 전위를 신호(G1)에 공급한다. 노드(n)의 전위에 따라 트랜지스터(611)에 흐르는 전류, 즉 배선(ML)에 흐르는 전류가 변화된다. 이 전류를 검지함으로써 피검지체의 접근 또는 접촉을 검출할 수 있다.
트랜지스터(611), 트랜지스터(612), 및 트랜지스터(613)로서는 채널이 형성되는 반도체층에 산화물 반도체를 적용한 트랜지스터를 사용하는 것이 바람직하다. 특히 트랜지스터(613)로서 이와 같은 트랜지스터를 적용함으로써 노드(n)의 전위가 장기간에 걸쳐 유지될 수 있게 되어 노드(n)에 VRES를 다시 공급하는 동작(리프레시 동작)의 빈도를 줄일 수 있다.
[인셀형 터치 패널의 구성예]
상기에서는, 터치 센서를 구성하는 전극을 표시 소자 등이 제공된 기판과 상이한 기판 위에 형성한 경우를 설명하였지만, 표시 소자 등이 제공되는 기판 위에 터치 센서를 구성하는 한 쌍의 전극 중 어느 한쪽 또는 양쪽 모두가 제공된 구성으로 하여도 좋다.
이하에서는 복수의 화소를 갖는 표시부에 터치 센서가 제공된 터치 패널의 구성예에 대하여 설명하기로 한다. 여기서는 화소에 제공되는 표시 소자로서 액정 소자가 적용된 예를 나타낸다.
도 15의 (A)는 본 구성예에서 예시하는 터치 패널의 표시부에 제공된 화소 회로의 일부의 등가 회로도이다.
하나의 화소는 적어도 트랜지스터(3503)와 액정 소자(3504)를 갖는다. 또한, 트랜지스터(3503)의 게이트에 배선(3501)이 전기적으로 접속되고, 소스 및 드레인 중 하나에 배선(3502)이 전기적으로 접속된다.
화소 회로는 X방향으로 연장되는 복수의 배선(예를 들어, 배선(3510_1), 배선(3510_2))과, Y방향으로 연장되는 복수의 배선(예를 들어, 배선(3511))을 갖고, 이들은 서로 교차하여 제공되고 이들 사이에 용량이 형성된다.
또한, 화소 회로에 제공되는 화소 중 일부의 서로 인접한 복수의 화소는 각각에 제공되는 액정 소자의 한쪽 전극이 전기적으로 접속되어 하나의 블록을 형성한다. 이 블록은 섬 형상의 블록(예를 들어, 블록(3515_1), 블록(3515_2))과, Y방향으로 연장되는 라인형 블록(예를 들어, 블록(3516))의 2종류로 분류된다. 또한, 도 15에서는 화소 회로의 일부만을 도시하였지만, 실제로는 이들 2종류의 블록이 X방향과 Y방향으로 반복적으로 배치된다.
X방향으로 연장되는 배선(3510_1)(또는 배선(3510_2))은 섬 형상의 블록(3515_1)(또는 블록(3515_2))과 전기적으로 접속된다. 또한, 도시하지 않았지만, X방향으로 연장되는 배선(3510_1)은 라인형 블록을 통하여 X방향을 따라 불연속적으로 배치되는 복수의 섬 형상의 블록(3515_1)을 전기적으로 접속한다. 또한, Y방향으로 연장되는 배선(3511)은 라인형 블록(3516)과 전기적으로 접속된다.
도 15의 (B)는 X방향으로 연장되는 복수의 배선(3510) 및 Y방향으로 연장되는 복수의 배선(3511)의 접속 구성을 도시한 등가 회로도이다. X방향으로 연장되는 복수의 배선(3510)의 각각에는 입력 전압 또는 공통 전위를 입력할 수 있다. 또한, Y방향으로 연장되는 배선(3511) 각각에는 접지 전위를 입력하거나, 또는 배선(3511)과 검지 회로를 전기적으로 접속할 수 있다.
이하에서는, 도 16의 (A) 및 (B)를 사용하여, 상술한 터치 패널의 동작에 대하여 설명하기로 한다.
여기서는, 1프레임 기간을 기록 기간과 검지 기간으로 나눈다. 기록 기간은 화소로 화상 데이터의 기록을 행하는 기간이며, 도 15에 도시된 배선(3501)(게이트선 또는 주사선이라고도 함)이 순차적으로 선택된다. 한편, 검지 기간은 터치 센서에 의한 센싱을 행하는 기간이며, X방향으로 연장되는 배선(3510)이 순차적으로 선택되어 입력 전압이 입력된다.
도 16의 (A)는 기록 기간에서의 등가 회로도이다. 기록 기간에는 X방향으로 연장되는 배선(3510)과 Y방향으로 연장되는 배선(3511) 양쪽 모두에 공통 전위가 입력된다.
도 16의 (B)는, 검지 기간 중 어느 시점에서의 등가 회로도이다. 검지 기간에는 Y방향으로 연장되는 배선(3511) 각각은, 검지 회로에 전기적으로 접속된다. 또한, X방향으로 연장되는 배선(3510) 중 선택된 배선에 입력 전압이 입력되고, 나머지 배선에는 공통 전위가 입력된다.
또한, 여기서 예시한 구동 방법은, 인셀 방식뿐만 아니라 상기에서 예시한 터치 패널에 적용할 수도 있고, 상기 구동 방법의 예에 설명된 방법과 조합하여 사용할 수 있다.
이와 같이 화상의 기록 기간과 터치 센서에 의한 센싱을 행하는 기간을 각각 독립적으로 제공하는 것이 바람직하다. 이로써, 화소에 데이터를 기록할 때의 노이즈에 기인한 터치 센서의 감도 저하를 억제할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 장치, 또는 표시 시스템을 갖는 표시 모듈 및 전자 기기에 대하여, 도 17 및 도 18을 사용하여 설명하기로 한다.
도 17에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다.
본 발명의 일 형태에 따른 터치 패널 모듈은 예를 들어 터치 패널(8004)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004)의 크기에 따라, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널에 중첩시켜 사용할 수 있다. 또한, 터치 패널(8004)의 대향 기판(밀봉 기판)에 터치 패널 기능을 갖도록 할 수도 있다. 또한, 터치 패널(8004)의 각 화소 내에 광 센서를 제공하여, 광학식의 터치 패널로 할 수도 있다.
또한, 투과형 액정 소자를 사용한 경우에는, 도 17에 도시된 바와 같이 백 라이트(8007)를 제공하여도 좋다. 백 라이트(8007)는 광원(8008)을 갖는다. 또한, 도 17에서 백 라이트(8007) 위에 광원(8008)을 배치하는 구성을 예시하였지만 이에 한정되지 않는다. 예를 들어, 백 라이트(8007)의 단부에 광원(8008)을 배치하고, 또한 광확산판을 사용하는 구성으로 하여도 좋다. 또한, 유기 EL 소자 등의 자기 발광형의 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에는, 백 라이트(8007)를 제공하지 않는 구성으로 하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능에 더하여, 프린트 기판(8010)의 동작에 의하여 발생하는 전자파를 차단하기 위한 전자 실드(shield)로서의 기능을 갖는다. 또한 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도 제공된 배터리(8011)에 의한 전원이어도 좋다. 상용 전원을 사용하는 경우, 배터리(8011)는 생략할 수 있다.
또한, 표시 모듈(8000)은 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
도 18은, 전자 기기를 도시한 도면이다. 이들의 전자 기기는, 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로 폰(5008) 등을 가질 수 있다.
도 18의 (A)는 모바일 컴퓨터이며, 상술한 것 이외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 18의 (B)는 기록 매체를 구비한 휴대형의 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것 이외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 18의 (C)는 고글형 디스플레이이며, 상술한 것 이외에 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 18의 (D)는 휴대형 게임기이며, 상술한 것 이외에, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 18의 (E)는 텔레비전 수상 기능을 갖는 디지털 카메라이며, 상술한 것들 외에 안테나(5014), 셔터 버튼(5015), 촬상부(5016) 등을 가질 수 있다. 도 18의 (F)는 휴대형 게임기이며, 상술한 것 이외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 18의 (G)는 포터블 텔레비전 수상기이며, 상술한 것 이외에, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다. 도 18의 (H)는 손목 시계형 정보 단말이며, 상술한 것 이외에 밴드(5018), 버클(5019) 등을 가질 수 있다. 베젤 부분을 겸하는 하우징(5000)에 탑재된 표시부(5001)는 비직사각형의 표시 영역을 갖는다. 표시부(5001)는 시각을 나타내는 아이콘(5020), 기타 아이콘(5021) 등을 표시할 수 있다.
도 18에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기에서는, 하나의 표시부를 주로 화상 정보를 표시하고, 다른 하나의 표시부를 주로 문자 정보를 표시하는 기능, 또는, 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 촬상부를 갖는 전자 기기에서는, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 18에 도시된 전자 기기가 가질 수 있는 기능은 이에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에서 설명한 전자 기기는 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 이 표시부에 상기 실시형태에서 설명한 표시 장치를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
10: 터치 패널 모듈
11: 커패시터
21: 기판
22: 터치 센서
22a: 개구
23a: 개구
24a: 개구
23: 도전층
24: 도전층
25: 도전층
26: 도전층
29: 배선
30: 표시 패널
31: 기판
32: 표시부
33: 화소
33B: 부화소
33G: 부화소
33R: 부화소
33Y: 부화소
34: 회로
35: 배선
41: FPC
42: FPC
60: 표시 소자
101: 접속부
111: 도전층
112: 액정
113: 도전층
121: 절연층
122: 절연층
123: 오버 코트
124: 스페이서
125: 도전층
130: 편광판
131B: 착색층
131G: 착색층
131R: 착색층
141: 접착층
151: 도전층
152: 액정
153: 도전층
201: 트랜지스터
202: 트랜지스터
203: 커패시터
204: 접속부
211: 절연층
212: 절연층
213: 절연층
214: 절연층
215: 절연층
221: 도전층
222: 도전층
223: 도전층
231: 반도체층
241: 접속층
242: 접속층
300: 버퍼층
301: 트랜지스터
302: 트랜지스터
601: 펄스 전압 출력 회로
602: 전류 검지 회로
603: 커패시터
611: 트랜지스터
612: 트랜지스터
613: 트랜지스터
621: 전극
622: 전극
3501: 배선
3502: 배선
3503: 트랜지스터
3504: 액정 소자
3510: 배선
3510_1: 배선
3510_2: 배선
3511: 배선
3515_1: 블록
3515_2: 블록
3516: 블록
5000: 하우징
5001: 표시부
5002: 표시부
5003: 스피커
5004: LED 램프
5005: 조작 키
5006: 접속 단자
5007: 센서
5008: 마이크로폰
5009: 스위치
5010: 적외선 포트
5011: 기록 매체 판독부
5012: 지지부
5013: 이어폰
5014: 안테나
5015: 셔터 버튼
5016: 촬상부
5017: 충전기
5018: 밴드
5019: 버클
5020: 아이콘
5021: 아이콘
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8006: 표시 패널
8007: 백 라이트
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리
11: 커패시터
21: 기판
22: 터치 센서
22a: 개구
23a: 개구
24a: 개구
23: 도전층
24: 도전층
25: 도전층
26: 도전층
29: 배선
30: 표시 패널
31: 기판
32: 표시부
33: 화소
33B: 부화소
33G: 부화소
33R: 부화소
33Y: 부화소
34: 회로
35: 배선
41: FPC
42: FPC
60: 표시 소자
101: 접속부
111: 도전층
112: 액정
113: 도전층
121: 절연층
122: 절연층
123: 오버 코트
124: 스페이서
125: 도전층
130: 편광판
131B: 착색층
131G: 착색층
131R: 착색층
141: 접착층
151: 도전층
152: 액정
153: 도전층
201: 트랜지스터
202: 트랜지스터
203: 커패시터
204: 접속부
211: 절연층
212: 절연층
213: 절연층
214: 절연층
215: 절연층
221: 도전층
222: 도전층
223: 도전층
231: 반도체층
241: 접속층
242: 접속층
300: 버퍼층
301: 트랜지스터
302: 트랜지스터
601: 펄스 전압 출력 회로
602: 전류 검지 회로
603: 커패시터
611: 트랜지스터
612: 트랜지스터
613: 트랜지스터
621: 전극
622: 전극
3501: 배선
3502: 배선
3503: 트랜지스터
3504: 액정 소자
3510: 배선
3510_1: 배선
3510_2: 배선
3511: 배선
3515_1: 블록
3515_2: 블록
3516: 블록
5000: 하우징
5001: 표시부
5002: 표시부
5003: 스피커
5004: LED 램프
5005: 조작 키
5006: 접속 단자
5007: 센서
5008: 마이크로폰
5009: 스위치
5010: 적외선 포트
5011: 기록 매체 판독부
5012: 지지부
5013: 이어폰
5014: 안테나
5015: 셔터 버튼
5016: 촬상부
5017: 충전기
5018: 밴드
5019: 버클
5020: 아이콘
5021: 아이콘
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8006: 표시 패널
8007: 백 라이트
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리
Claims (30)
- 터치 패널에 있어서,
제 1 기판;
상기 제 1 기판 위의 제 1~제 4 도전층; 및
액정층을 포함하고,
상기 제 4 도전층은 상기 제 3 도전층과 동일면 위에 이격되어 위치하고,
상기 액정층은 상기 제 3 도전층 및 상기 제 4 도전층 위에 위치하고,
상기 제 2 도전층은 상기 액정층 위에 위치하고,
상기 제 1 도전층은 상기 제 2 도전층 위에 위치하고,
상기 제 1 도전층은 가시광을 차광하고, 또한 복수의 개구를 포함하는 메시(mesh) 형상을 갖고,
상기 제 2 도전층은 가시광을 투과하고, 또한 상기 제 1 도전층과 중첩되는 부분, 상기 제 3 도전층과 중첩되는 부분, 및 상기 제 4 도전층과 중첩되는 부분을 갖고,
상기 제 3 도전층 및 상기 제 4 도전층 각각은 가시광을 반사하고,
상기 제 3 도전층은 상기 복수의 개구 중 하나와 중첩되는 부분을 포함하고,
상기 제 4 도전층은 상기 복수의 개구 중 다른 하나와 중첩되는 부분을 포함하고,
상기 제 1 도전층의 일부는 평면으로 볼 때, 상기 제 3 도전층과 상기 제 4 도전층 사이에 위치하는, 터치 패널. - 제 1 항에 있어서,
상기 제 2 도전층은 공통 전극으로서 기능하고,
상기 제 3 도전층 및 상기 제 4 도전층은 각각 화소 전극으로서 기능하는, 터치 패널. - 제 1 항에 있어서,
상기 제 2 도전층은 정전위가 공급되는 단자와 전기적으로 접속되는, 터치 패널. - 제 1 항에 있어서,
제 2 기판은 상기 제 1 도전층 위에 위치하고,
상기 제 1 도전층 및 상기 제 2 도전층은 상기 제 2 기판 위에 형성되는, 터치 패널. - 제 1 항에 있어서,
제 1 착색층 및 제 2 착색층은 상기 제 3 도전층 위에 위치하고,
상기 제 1 착색층은 상기 복수의 개구 중 하나와 중첩되는 영역을 포함하고,
상기 제 2 착색층은 상기 복수의 개구 중 다른 하나와 중첩되는 영역을 포함하는, 터치 패널. - 제 5 항에 있어서,
상기 제 1 도전층은 상기 제 1 착색층 및 상기 제 2 착색층 중 적어도 한쪽과 중첩되는 부분을 포함하는, 터치 패널. - 제 1 항에 있어서,
스페이서는 상기 제 3 도전층 위에 위치하며, 상기 제 2 도전층 아래에 위치하고,
상기 스페이서는 상기 제 1 도전층과 중첩되는 부분을 포함하는, 터치 패널. - 제 1 항에 있어서,
트랜지스터는 상기 액정층과 상기 제 1 기판 사이에 위치하고,
상기 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 도전층과 전기적으로 접속되고,
상기 트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함하는, 터치 패널. - 제 8 항에 있어서,
상기 트랜지스터는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하고,
상기 제 1 게이트 전극은 상기 반도체층 아래에 위치하고,
상기 제 2 게이트 전극은 상기 반도체층 위에 위치하고,
상기 제 2 게이트 전극, 상기 반도체층, 및 상기 제 3 도전층은 서로 중첩되는 영역을 갖는, 터치 패널. - 제 9 항에 있어서,
상기 제 2 게이트 전극과 상기 반도체층은 같은 금속 원소를 함유하는, 터치 패널. - 터치 패널에 있어서,
제 1 기판;
상기 제 1 기판 위의 제 1~제 5 도전층; 및
액정층을 포함하고,
상기 제 3 도전층은 상기 제 5 도전층 위에 위치하고,
상기 제 4 도전층은 상기 제 3 도전층과 동일면 위에 이격되어 위치하고,
상기 액정층은 상기 제 3 도전층 위에 위치하고,
상기 제 2 도전층은 상기 액정층 위에 위치하고,
상기 제 1 도전층은 상기 제 2 도전층 위에 위치하고,
상기 제 1 도전층은 가시광을 차광하고, 또한 복수의 개구를 포함하는 메시 형상을 갖고,
상기 제 2 도전층은 가시광을 투과하고, 또한 상기 제 1 도전층과 중첩되는 부분, 상기 제 3 도전층과 중첩되는 부분, 및 상기 제 4 도전층과 중첩되는 부분을 포함하고,
상기 제 3 도전층은 상기 복수의 개구 중 하나와 중첩되는 부분을 포함하고,
상기 제 4 도전층은 상기 복수의 개구 중 다른 하나와 중첩되는 부분을 포함하고,
상기 제 3 도전층, 상기 제 4 도전층, 또는 상기 제 5 도전층은 가시광을 반사하고,
상기 제 1 도전층의 일부는 평면으로 볼 때, 상기 제 3 도전층과 상기 제 4 도전층 사이에 위치하고,
상기 제 3 도전층은 빗살 형상을 갖고,
상기 복수의 개구 중 하나, 상기 제 3 도전층, 및 상기 제 5 도전층은 서로 중첩되는 영역을 갖고,
상기 복수의 개구 중 하나 및 상기 제 5 도전층은 서로 중첩되며 상기 제 3 도전층과 중첩되지 않는 영역을 갖는, 터치 패널. - 제 11 항에 있어서,
상기 제 3 도전층 및 상기 제 4 도전층은 각각 화소 전극으로서 기능하고,
상기 제 5 도전층은 공통 전극으로서 기능하는, 터치 패널. - 제 11 항에 있어서,
상기 제 2 도전층은 정전위가 공급되는 단자와 전기적으로 접속되는, 터치 패널. - 제 11 항에 있어서,
제 2 기판은 상기 제 1 도전층 위에 위치하고,
상기 제 1 도전층 및 상기 제 2 도전층은 상기 제 2 기판 위에 형성되는, 터치 패널. - 제 11 항에 있어서,
제 1 착색층 및 제 2 착색층은 상기 제 3 도전층 위에 위치하고,
상기 제 1 착색층은 상기 복수의 개구 중 하나와 중첩되는 영역을 포함하고,
상기 제 2 착색층은 상기 복수의 개구 중 다른 하나와 중첩되는 영역을 포함하는, 터치 패널. - 제 15 항에 있어서,
상기 제 1 도전층은 상기 제 1 착색층 및 상기 제 2 착색층 중 적어도 한쪽과 중첩되는 부분을 포함하는, 터치 패널. - 제 11 항에 있어서,
스페이서는 상기 제 3 도전층 위에 위치하며, 상기 제 2 도전층 아래에 위치하고,
상기 스페이서는 상기 제 1 도전층과 중첩되는 부분을 포함하는, 터치 패널. - 제 11 항에 있어서,
트랜지스터는 상기 액정층과 상기 제 1 기판 사이에 위치하고,
상기 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 도전층과 전기적으로 접속되고,
상기 트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함하는, 터치 패널. - 제 18 항에 있어서,
상기 트랜지스터는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하고,
상기 제 1 게이트 전극은 상기 반도체층 아래에 위치하고,
상기 제 2 게이트 전극은 상기 반도체층 위에 위치하고,
상기 제 2 게이트 전극, 상기 반도체층, 및 상기 제 3 도전층은 서로 중첩되는 영역을 갖는, 터치 패널. - 제 19 항에 있어서,
상기 제 2 게이트 전극과 상기 반도체층은 같은 금속 원소를 함유하는, 터치 패널. - 터치 패널에 있어서,
제 1 기판;
상기 제 1 기판 위의 제 1~제 5 도전층; 및
액정층을 포함하고,
상기 제 3 도전층은 상기 제 5 도전층과 상기 제 1 기판 사이에 위치하고,
상기 제 4 도전층은 상기 제 3 도전층과 동일면 위에 이격되어 위치하고,
상기 액정층은 상기 제 5 도전층 위에 위치하고,
상기 제 2 도전층은 상기 액정층 위에 위치하고,
상기 제 1 도전층은 상기 제 2 도전층 위에 위치하고,
상기 제 1 도전층은 가시광을 차광하고, 또한 복수의 개구를 포함하는 메시 형상을 갖고,
상기 제 2 도전층은 가시광을 투과하고, 또한 상기 제 1 도전층과 중첩되는 부분, 상기 제 3 도전층과 중첩되는 부분, 및 상기 제 4 도전층과 중첩되는 부분을 포함하고,
상기 제 3 도전층은 상기 복수의 개구 중 하나와 중첩되는 부분을 포함하고,
상기 제 4 도전층은 상기 복수의 개구 중 다른 하나와 중첩되는 부분을 포함하고,
상기 제 3 도전층, 상기 제 4 도전층, 또는 상기 제 5 도전층은 가시광을 반사하고,
상기 제 1 도전층의 일부는 평면으로 볼 때, 상기 제 3 도전층과 상기 제 4 도전층 사이에 위치하고,
상기 제 5 도전층은 빗살 형상을 갖고,
상기 복수의 개구 중 하나, 상기 제 3 도전층, 및 상기 제 5 도전층은 서로 중첩되는 영역을 갖고,
상기 복수의 개구 중 하나 및 상기 제 5 도전층은 서로 중첩되며 상기 제 3 도전층과 중첩되지 않는 영역을 갖는, 터치 패널. - 제 21 항에 있어서,
상기 제 3 도전층 및 상기 제 4 도전층은 각각 화소 전극으로서 기능하고,
상기 제 5 도전층은 공통 전극으로서 기능하는, 터치 패널. - 제 21 항에 있어서,
상기 제 2 도전층은 정전위가 공급되는 단자와 전기적으로 접속되는, 터치 패널. - 제 21 항에 있어서,
제 2 기판은 상기 제 1 도전층 위에 위치하고,
상기 제 1 도전층 및 상기 제 2 도전층은 상기 제 2 기판 위에 형성되는, 터치 패널. - 제 21 항에 있어서,
제 1 착색층 및 제 2 착색층은 상기 제 3 도전층 위에 위치하고,
상기 제 1 착색층은 상기 복수의 개구 중 하나와 중첩되는 영역을 포함하고,
상기 제 2 착색층은 상기 복수의 개구 중 다른 하나와 중첩되는 영역을 포함하는, 터치 패널. - 제 25 항에 있어서,
상기 제 1 도전층은 상기 제 1 착색층 및 상기 제 2 착색층 중 적어도 한쪽과 중첩되는 부분을 포함하는, 터치 패널. - 제 21 항에 있어서,
스페이서는 상기 제 3 도전층 위에 위치하며, 상기 제 2 도전층 아래에 위치하고,
상기 스페이서는 상기 제 1 도전층과 중첩되는 부분을 포함하는, 터치 패널. - 제 21 항에 있어서,
트랜지스터는 상기 액정층과 상기 제 1 기판 사이에 위치하고,
상기 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 도전층과 전기적으로 접속되고,
상기 트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함하는, 터치 패널. - 제 28 항에 있어서,
상기 트랜지스터는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하고,
상기 제 1 게이트 전극은 상기 반도체층 아래에 위치하고,
상기 제 2 게이트 전극은 상기 반도체층 위에 위치하고,
상기 제 2 게이트 전극, 상기 반도체층, 및 상기 제 3 도전층은 서로 중첩되는 영역을 갖는, 터치 패널. - 제 29 항에 있어서,
상기 제 2 게이트 전극과 상기 반도체층은 같은 금속 원소를 함유하는, 터치 패널.
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