KR20160107240A

KR20160107240A - 장치

Info

Publication number: KR20160107240A
Application number: KR1020167021536A
Authority: KR
Inventors: 요시유키 구로카와
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2014-01-09
Filing date: 2014-12-24
Publication date: 2016-09-13
Also published as: WO2015104621A1; DE112014006147T5; US20150192641A1; JP6444723B2; US9594115B2; JP2015149474A

Abstract

본 발명의 장치는, 통상 동작 중에 사용되지 않는 회로의 면적이 작고 설계 단계 후에 새로운 테스트 패턴을 생성할 수 있고, 제 1 회로와 제 2 회로를 포함한다. 제 2 회로는 제 3 회로 및 제 4 회로를 포함한다. 제 4 회로는 제 3 회로의 구성을 결정하기 위한 데이터를 기억하는 기능을 갖는다. 제 1 회로의 동작 상태를 위한 테스트가 수행될 때, 제 2 회로는 테스트를 위한 신호를 생성하는 기능을 갖는다. 테스트가 수행되지 않을 때, 제 2 회로는 제 1 회로에서의 처리에 사용되는 데이터를 기억하는 기능 및 복수의 신호를 비교하는 기능을 갖는다.

Description

장치{DEVICE}

본 발명의 일 형태는 테스트 회로를 포함하는 장치에 관한 것이다.

또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 기재된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로, 본 명세서에 기재된 본 발명의 일 형태의 기술 분야의 예는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 및 기억 장치 등의 장치; 이들 장치 중 어느 것의 구동 방법; 및 이들 장치 중 어느 것의 제작 방법을 포함한다.

근년, 프로세서 등을 포함하는 장치(이후 칩이라고도 함)의 회로 사이즈가 증가되면서, 설계 단계 중의 칩의 테스트 및 출하 전의 칩의 테스트(이후 총괄하여 칩 테스트라고 함)에는 막대한 비용이 도입된다.

칩 테스트에는 다양한 기술이 있고, BIST(built-in self-test)가 예로서 알려져 있다. BIST는, 칩 테스트를 수행하는 LSI 테스터의 기능을 갖고 칩에 포함되는 전용 회로(이후 BIST 회로라고도 함)를 사용한 칩 테스트를 위한 기술이다. LSI 테스터 기능의 예로서는, 테스트 패턴을 생성하는 기능, 테스트 패턴을 입력 신호로서 칩에 공급하는 기능, 칩의 출력 신호를 얻는 기능, 및 기대값과 출력 신호를 비교하는 기능이 있다. BIST의 사용에 의하여, LSI 테스터만 사용하는 경우에 비하여 칩 테스트에 요구되는 비용의 절약 및 칩 테스트의 속도를 높이는 것이 가능하다. 특허문헌 1에는, FPGA(field-programmable gate array)를 사용하여, LSI 외부에 제공된 BIST 회로를 달성하기 위한 기술에 대하여 기재된다.

일본국 특개 제H5-142297호

BIST 회로 등, 칩에 포함되는 테스트 회로를 갖는 칩 테스트의 품질을 향상시키기 위하여, 또는 복잡한 기능을 갖는 장치에 적합한 칩 테스트를 수행하기 위하여, 테스트 회로에는 다양한 테스트 패턴을 생성하는 기능을 가지게 하는 것이 요구된다. 그러나, 생성될 테스트 패턴의 수 및 종류가 증가될수록, 테스트 회로의 사이즈 및 장치에서의 테스트 회로에 의하여 차지되는 면적이 증가된다.

테스트 회로에서 생성될 테스트 패턴이 칩의 설계 단계 중에 설정되어, 새로운 테스트 패턴을 사용하는 칩 테스트를 추가적으로 수행하기 위하여, 그 새로운 테스트 패턴이 칩 외부의 LSI 테스터 등으로부터 공급될 필요가 있다. 이 경우, 칩 테스트의 속도의 상승 및 칩 테스트의 비용의 저감 등, 테스트 회로에 의한 칩 테스트의 이익을 갖기가 어렵다.

전술한 기술 배경을 고려해서, 본 발명의 일 형태의 목적은 신규 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 통상 동작 중에 사용되지 않는 회로의 면적이 작은 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 설계 단계 후에 새로운 테스트 패턴을 생성할 수 있는 장치를 제공하는 것이다.

본 발명의 일 형태는 상술한 모든 목적을 반드시 달성할 필요는 없으며, 적어도 하나의 목적을 달성할 필요가 있다. 상술한 목적의 기재는 다른 목적의 존재를 방해하는 것이 아니다. 다른 목적은 명세서, 도면, 청구항의 기재로부터 명백해지고 명세서, 도면, 청구항 등의 기재로부터 얻을 수 있다.

본 발명의 일 형태의 장치는 제 1 회로, 및 제 3 회로와 제 4 회로를 포함하는 제 2 회로를 포함한다. 제 4 회로는 제 3 회로의 구성을 결정하기 위한 데이터를 기억하는 기능을 갖는다. 제 1 회로의 동작 상태를 위한 테스트가 수행될 때, 제 2 회로는 테스트를 위한 신호를 생성하는 기능을 갖는다. 테스트가 수행되지 않을 때, 제 2 회로는 제 1 회로에서의 처리에 사용되는 데이터를 기억하는 기능 및 복수의 신호를 비교하는 기능을 갖는다.

본 발명의 일 형태의 장치에서, 테스트가 수행되지 않을 때, 제 4 회로는 제 1 회로의 캐시 메모리에서의 기억 영역의 역할을 하는 기능 및 기억 영역에 기억된 데이터와 제 1 회로로부터 입력된 데이터가 일치할지 여부를 판정하는 기능을 가져도 좋다.

본 발명의 일 형태의 장치에서, 제 4 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하여도 좋고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 게이트에 전기적으로 접속되어도 좋다.

본 발명의 일 형태의 장치에서, 제 1 트랜지스터는 제 1 채널 형성 영역을 포함하는 제 1 반도체막을 포함하고, 제 2 트랜지스터는 제 2 채널 형성 영역을 포함하는 제 2 반도체막을 포함하고, 제 1 반도체막은 산화물 반도체를 포함하고, 제 2 반도체막은 산화물 반도체 외의 재료를 포함하는 것이 가능하다.

본 발명의 일 형태의 장치에서, 산화물 반도체는 In, Ga, 및 Zn을 포함하여도 좋다.

본 발명의 일 형태는 신규 장치를 제공할 수 있다. 본 발명의 다른 일 형태는 통상 동작 중에 사용되지 않는 회로의 면적이 작은 장치를 제공할 수 있다. 본 발명의 다른 일 형태는 설계 단계 후에 새로운 테스트 패턴을 생성할 수 있는 장치를 제공할 수 있다.

또한, 상술한 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 본 발명의 일 형태는 상술한 모든 효과를 반드시 달성할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항의 기재로부터 명백해지고 명세서, 도면, 및 청구항의 기재로부터 얻을 수 있다.

첨부 도면에서:
도 1의 (A)~(C)는 장치의 구조를 도시한 것.
도 2의 (A) 및 (B)는 장치의 구조를 도시한 것.
도 3은 장치의 구조를 도시한 회로도.
도 4의 (A)~(D)는 장치의 구조를 각각 도시한 회로도.
도 5는 타이밍 차트.
도 6의 (A) 및 (B)는 장치의 구조를 도시한 것.
도 7은 장치의 구조를 도시한 회로도.
도 8은 타이밍 차트.
도 9는 장치의 구조를 도시한 회로도.
도 10은 장치의 구조를 도시한 회로도.
도 11의 (A)~(C)는 장치의 구조를 각각 도시한 회로도.
도 12는 장치의 구조를 도시한 회로도.
도 13의 (A)~(C)는 장치의 구조를 각각 도시한 회로도.
도 14는 장치의 구조를 도시한 것.
도 15의 (A)~(C)는 트랜지스터 구조를 도시한 것.
도 16의 (A)~(C)는 트랜지스터 구조를 도시한 것.
도 17의 (A) 및 (B)는 트랜지스터 구조를 도시한 것.
도 18의 (A) 내지 (F)는 전자 기기를 각각 도시한 것.

본 발명의 실시형태들에 대해서는 도면들을 사용하여 아래에서 자세히 설명한다. 또한, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은, 당업자에 의하여 용이하게 이해된다. 따라서, 본 발명은 이하 실시형태의 설명에 한정하여 해석되지 말아야 한다.

또한, 본 발명의 일 형태는 반도체 집적 회로(IC)를 포함하는 어느 장치(무선 주파수(RF) 태그, 반도체 표시 장치, FPGA 등의 PLD(programmable logic device), IC, 및 LSI 등)를 그 범주에 포함한다. 표시 장치는, 그 범주에, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자가 각 화소에 제공된 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), 및 FED(Field Emission Display) 등의, IC를 포함하는 구동 회로를 갖는 표시 장치를 포함한다.

또한, 본 명세서에서의 "접속"이란 용어는 직접 접속, 또한 이에 더하여 전기적 접속이라고도 말하고, 전류, 전압, 또는 전위가 공급 또는 전송될 수 있는 구성에 상당한다. 따라서, 두 개의 회로 또는 두 개의 소자가 접속되는 구성은, 그들이 직접 접속되는 구성을 반드시 말하는 것이 아니고, 전류, 전압, 또는 전위가 공급 또는 송신될 수 있도록 배선, 저항 소자, 다이오드 또는 트랜지스터 등의 소자를 통하여 그들이 간접적으로 접속되는 구성도 말한다. 또한, 회로도에서 다른 구성 요소가 서로 접속될 때에도, 배선의 일부가 전극으로서 기능하는 등, 실제로 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우가 있다. 본 명세서에서 "접속"이란 용어는 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우 등도 말한다.

트랜지스터의 소스는, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 이 반도체막에 전기적으로 접속된 소스 전극을 뜻한다. 마찬가지로, 트랜지스터의 드레인이란, 활성층으로서 기능하는 반도체막의 일부인 드레인 영역, 또는 이 반도체막에 전기적으로 접속된 드레인 전극을 뜻한다. 게이트란, 게이트 전극을 뜻한다.

트랜지스터의 "소스"와 "드레인"이라는 용어는, 트랜지스터의 채널형 또는 단자에 인가되는 전위의 레벨에 따라 서로 교체된다. 일반적으로, n채널 트랜지스터에서는, 낮은 전위가 인가되는 단자를 소스라고 말하고, 높은 전위가 인가되는 단자를 드레인이라고 말한다. 또한, p채널 트랜지스터에서는, 낮은 전위가 인가되는 단자를 드레인이라고 말하고, 높은 전위가 인가되는 단자를 소스라고 말한다. 본 명세서에서는 편의상 소스와 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있고, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 서로 교체된다

(실시형태 1)

도 1의 (A)~(C)는 본 발명의 일 형태의 장치의 구조의 예를 도시한 것이다. 도 1의 (A)의 장치(10)는 회로(11) 및 회로(12)를 포함한다.

회로(11)는 연산, 제어 등을 수행하는 기능을 갖고, 대표적으로 복수의 트랜지스터를 포함하는 집적 회로이다. 예를 들어, 회로(11)는 순서 회로 및 조합 회로 등의 다양한 논리 회로를 포함할 수 있다. 회로(11)는 중앙 처리 장치(CPU) 등으로서 사용될 수 있다. 회로(11)와 같이, 회로(12)는 대표적으로, 복수의 트랜지스터를 포함하는 집적 회로이다. 또는, 회로(12)는 이 자체를 재구성할 수 있는 회로(재구성 가능 회로)이어도 좋다.

회로(12)는 회로(13) 및 회로(14)를 포함한다. 회로(13)는 순서 회로 및 조합 회로 등의 논리 회로의 기능을 갖는 회로(PLE(programmable logic element)라고도 함)(15)를 복수로 포함한다. 회로(14)는 회로(13)의 구성을 결정하기 위한 데이터(이후에서 컨피규레이션 데이터라고도 함)를 기억하는 기능, 및 상기 컨피규레이션 데이터에 기초하여 회로(15)들 사이의 전기적 연속성을 제어하는 기능을 갖는다. 회로(14)는 상기 컨피규레이션 데이터를 기억하는 기능을 갖는 회로(이후에서 컨피규레이션 메모리라고도 함) 및 회로(15)들 사이의 전기적 연속성을 제어하기 위한 경로 스위치(이후에서 프로그래머블 스위치라고도 함)를 따로 포함하여도 좋고, 또는 컨피규레이션 메모리 및 경로 스위치의 양쪽의 기능을 갖는 회로를 포함하여도 좋다.

경로 스위치는 회로(15)들 사이의 전기적 연속성을 제어하기 위하여, 회로(14)에 기억된 컨피규레이션 데이터에 기초하여 제어되고, 이로써 회로(12)는 의도하는 논리 회로로서 재구성될 수 있다.

본 발명의 일 형태에서, 회로(12)는 회로(11)의 동작 상태를 시험하기 위한 신호(테스트 패턴이라고도 함)를 생성하는 회로, 즉 회로(11)를 위한 테스트 회로의 기능; 및 회로(11)가 통상 동작 상태인 경우에 회로(11)의 일부로서 사용되는 회로, 즉 회로(11)를 위한 확대 회로의 기능을 갖는다. 이들 기능을 갖는 회로(12)의 구성에 대해서는 도 1의 (B) 및 (C)를 참조하여 설명한다.

도 1의 (B)는 회로(11)를 위한 테스트 회로로서 기능할 때의 회로(12)의 구성을 도시한 것이다.

도 1의 (B)에서, 회로(14)는, 회로(13)를 재구성하고 회로(12)에서 테스트 패턴을 생성하기 위한 컨피규레이션 데이터를 기억하고, 경로 스위치는 회로(15)들 사이의 전기적 연속성을 제어하기 위하여 컨피규레이션 데이터에 기초하여 제어되므로, 회로(12)는 테스트 회로로서 재구성될 수 있다. 그리고, 테스트 패턴이 회로(12)에서 생성되고 회로(11)에 출력된다.

테스트 패턴이 회로(11)에 입력될 때, 회로(11)의 동작 상태를 위한 테스트를 수행한다. 이 테스트는 회로(11)의 일부의 동작 상태를 위한 테스트가 되어도 좋고, 또는 회로(11) 전체의 동작 상태를 위한 테스트가 되어도 좋다. 예를 들어, 회로(11)가 기억 소자를 포함하는 경우, 기억 소자의 동작 상태가 시험되어도 좋다(예를 들어 데이터가 적절하게 기억되어 있을지 여부). 또한 회로(11)가 위상을 동기하는 기능을 갖는 아날로그 회로를 포함하는 경우, 상기 아날로그 회로의 동작 상태가 시험되어도 좋다.

회로(15)들 중 적어도 하나는 논리 회로의 기능을 갖고 논리 회로의 구성을 변경하기 위한 컨피규레이션 데이터를 기억하는 기능도 가질 수 있다. 회로(15)에 기억된 컨피규레이션 데이터를 변경함으로써, 회로(15)의 구성이 변경되고 회로(15)에서 수행되는 논리 연산은 변경될 수 있다. 이로써, 하나의 회로(15)에는 다종의 논리 연산을 수행하는 기능이 제공될 수 있어, 회로(15) 수가 증가되지 않으면서 회로(12)에서 생성되는 테스트 패턴의 종류가 증가될 수 있다. 또한 동작 상태를 위한 테스트의 자세한 사항은, 다른 테스트 패턴을 생성하기 위한 신호를 외부로부터 공급하지 않고 변경될 수 있다.

회로(11)의 동작 상태를 위한 테스트가 테스트 패턴에 따라 수행되고 나서, 상기 테스트 결과에 대응하는 데이터가 회로(11)로부터 회로(12)로 송신되고 회로(12)는 회로(11)의 동작 상태를 평가할 수 있다. 이 경우, 회로(12)는 회로(11)의 동작 상태를 평가하는 기능을 갖는다.

도 1의 (C)는 회로(11)를 위한 확대 회로로서 사용되는 회로로서 기능하는 경우의 회로(12)의 구성을 도시한 것이다.

회로(11)가 통상 동작 상태일 때, 회로(11)의 동작 상태를 위한 테스트는 수행되지 않고 회로(12)에서 테스트 패턴의 생성은 필요하지 않다. 이때, 회로(12)는 회로(11)를 위한 확대 회로, 예를 들어 회로(11)에서의 처리를 위하여 사용되는 데이터를 기억하는 회로 또는 입력 신호들을 비교하는 기능을 갖는 논리 회로로서 기능한다. 즉, 회로(11)의 동작 상태를 위한 테스트 중에, 테스트 패턴 생성 회로를 위한 컨피규레이션 메모리 및 경로 스위치로서 동작하는 회로(14)의 적어도 일부는, 회로(11)의 통상 동작 중에 회로(11)를 위한 확대 회로로서 기능한다. 따라서, 장치(10)에서 회로(11)의 통상 동작 중에 불필요한 회로의 면적을 저감할 수 있다.

예로서 도 1의 (C)를 사용하여, 회로(14)가 회로(11)에서의 처리에 사용되는 데이터를 기억하는 기능 및 기억 회로(16)에 기억된 데이터 및 외부로부터(예를 들어 여기서는 회로(11)로부터) 입력된 데이터가 일치할지 여부를 판정하는 기능을 갖는 경우에 대하여 설명한다. 여기서, 기억 회로(16)는 데이터를 기억하는 기능을 갖고, 회로(17)는 입력된 데이터가 일치할지 여부를 판정하는 기능을 갖는다. 또한, 회로(17)는 상술한 기능을 갖는 것에 한정되지 않고 외부로부터 입력된 데이터가 일치할지 여부를 판정하는 기능을 가져도 좋고, 또는 기억 회로(16)로부터의 데이터가 일치할지 여부를 판정하는 기능을 가져도 좋다.

회로(11)로부터의 데이터 및 기억 회로(16)로부터의 데이터가 회로(17)에 입력되는 경우, 회로(17)는 이들 두 개의 신호를 비교하는 논리 연산을 수행하고 그 결과를 출력한다. 도 1의 (C)에서는 기억 회로(16) 및 회로(17)를 다른 회로로서 나타내고 있으나, 회로(14)는 기억 회로(16) 및 회로(17) 양쪽의 기능을 갖는 회로를 포함하여도 좋다.

회로(14)에서, 기억 회로(16)는 회로(11)에서의 논리 연산을 위하여 사용되는 데이터, 회로(11)에서의 논리 연산의 결과로서 얻어진 데이터, 또는 회로(11)에서 수행되는 처리의 자세한 사항에 대응하는 데이터를 기억할 수 있다. 회로(17)는 일치 회로, 배타적 회로 등으로서 기능할 수 있다. 따라서, 회로(14)는 예를 들어 회로(11)의 캐시 메모리로서 사용될 수 있다. 이 경우, 기억 회로(16)는 회로(11)의 캐시 메모리에서의 태그 데이터를 기억하는 회로로서 기능할 수 있고, 회로(17)는 회로(11)로부터 입력된 어드레스 및 기억 회로(16)에 기억된 태그 데이터를 비교하기 위하여, 일치 회로, 배타적 회로, CAM(content addressable memory) 등으로서 기능할 수 있다. 또한, 회로(14)는 가상 메모리에서 TLB(translation look-aside buffer)의 태그(페이지 번호)를 기억하는 메모리, 분기 예측 회로의 어드레스 비교기 등에 사용될 수 있다.

회로(12)의 테스트 회로와 확대 회로 사이의 기능의 전환은 입출력 장치(미도시)로부터 회로(12)에 제어 신호를 입력함으로써 수행될 수 있다. 또는, 회로(11)에 포함된 기억 회로(미도시)에 기능 전환에 대한 명령이 기억될 수 있는 경우, 상기 기능은 장치(10)가 온될 때 상기 명령에 따라 전환될 수 있다. 회로(15)가 고출력 임피던스를 가지게 되고 회로(15)로부터 회로(14)로의 신호가 방해될 때, 회로(14)는 독립된 회로(예를 들어 캐시 메모리)로서 사용될 수 있다.

본 발명의 일 형태의 장치에서, 회로(11)의 동작 상태가 시험되는 동안에 테스트 회로로서 사용되는 회로(12)는 회로(11)의 통상 동작 중의 확대 회로로서 사용될 수 있다. 따라서, 장치(10)에서 회로(11)의 통상 동작 중에 불필요한 회로의 면적을 저감할 수 있다.

또한, 본 실시형태는 다른 실시형태와 적절히 조합되어 실시될 수 있다.

(실시형태 2)

본 실시형태에서, 도 1의 (A)~(C)에 도시된 장치(10)의 구체적인 구조의 예에 대하여 설명한다.

도 2의 (A) 및 (B)는 회로(11)가 통상 동작 상태 시에, 회로(14)가 회로(11)를 위한 확대 회로, 특히 캐시 메모리로서 사용되는 예를 도시한 것이다.

회로(11)의 동작 상태를 시험하기 위하여, 도 1의 (B)에 나타낸 바와 같이, 경로 스위치는 회로(14)에 기억된 컨피규레이션 데이터에 기초하여 제어되고 회로(12)는 테스트 회로로서 재구성된다. 그리고, 테스트 패턴이 회로(12)에서 생성되고 회로(11)에 출력된다.

한편, 회로(11)가 통상적으로 동작하는 동안, 도 2의 (A)에 도시된 바와 같이 회로(14)는 회로(11)의 캐시 메모리의 기능을 갖는다. 구체적으로, 회로(14)는 기억 회로(16) 및 비교 회로(18)를 포함하고, 기억 회로(16)의 적어도 일부는 캐시 메모리의 기억 영역으로서 기능하는 기억 영역(19)을 포함한다. 도 2의 (A)에서 회로(14)는 기억 회로(16) 및 비교 회로(18)를 독립적으로 포함하지만, 회로(14)는 이 구조에 한정되지 않고 기억 회로(16) 및 비교 회로(18)의 양쪽의 기능을 갖는 회로를 포함하여도 좋다.

여기서, 기억 영역(19)은 회로(11)의 캐시 메모리의 기억 영역으로서 기능하고 메인 메모리에 기억된 데이터의 일부의 카피를 기억할 수 있다. 구체적으로, 기억 영역(19)은 소정의 데이터 기억 용량을 갖는 복수의 기억 영역(이후는 라인이라고 함)을 포함한다. 도 2의 (A)는 기억 영역(19)이 t 라인(t는 2 이상의 자연수)을 포함하는 경우를 도시한 것이다. 기억 영역(19)에서의 라인 각각은, 데이터가 기억되는 기억 영역에 대응하는 데이터 필드(21), 및 데이터 필드(21)에 기억된 데이터에 대응하는 메인 메모리에서의 어드레스의 하나 이상의 상위 비트(태그 데이터)가 기억되는 기억 영역에 대응하는 태그 필드(20)를 포함한다. 어느 라인의 데이터 필드(21)에 데이터가 기억될지는 상기 데이터에 대응하는 메인 메모리에서의 어드레스의 하나 이상의 하위 비트에 의하여 결정된다.

비교 회로(18)는, 회로(11)에 포함된 프로세서(22)에 의하여 액세스 요구된 어드레스의 상위 비트를, 상기 어드레스의 하위 비트에 의하여 지정된 라인의 태그 필드(20)에 기억된 태그 데이터와 비교하고, 그 비교 결과를 신호(23)(태그 히트 신호)로서 출력하는 기능을 갖는다. 이 비교에 의하여, 프로세서(22)에 의하여 액세스 요구된 어드레스에 대응하는 데이터가 기억 영역(19)에 기억되어 있는지(캐시 히트) 기억되어 있지 않는지(캐시 미스)를 판정할 수 있다. 캐시 히트가 일어나는 경우, 대응하는 라인의 데이터 필드에 기억된 데이터가 회로(11)의 처리 시에 의도된 데이터로서 사용된다.

다음에, 회로(11)의 통상 동작 중에 프로세서(22)에 의하여 액세스가 요구되는 경우, 캐시 메모리로서 동작하는 회로(14)의 예에 대하여 설명하다.

프로세서(22)로부터 소정의 어드레스로의 액세스 요구가 있을 때, 상기 어드레스의 하위 비트는 기억 영역(19)으로 송신되고 상기 어드레스의 상위 비트는 비교 회로(18)로 송신된다. 이때, 기억 영역(19)에서, 프로세서(22)로부터 수신된 어드레스의 하위 비트에 의하여 지정된 라인의 태그 필드(20)에 기억된 태그 데이터는 판독되고, 비교 회로(18)로 송신된다.

비교 회로(18)는, 프로세서(22)에 의하여 액세스 요구되는 상기 어드레스의 상위 비트와 태그 필드(20)로부터 판독된 태그 데이터를 비교한다. 이 비교 결과가 어드레스의 상위 비트와 태그 데이터가 일치하는 것을 제시하는 경우, 프로세서(22)에 의하여 액세스 요구되는 어드레스에 대응하는 데이터가 기억 영역(19)에 기억되어 있는 것을 의미한다. 한편, 상기 비교 결과가 어드레스의 상위 비트와 태그 데이터가 일치하지 않는 것을 제시하는 경우, 프로세서(22)에 의하여 액세스 요구되는 어드레스에 대응하는 데이터가 기억 영역(19)에 기억되어 있지 않는 것을 의미한다. 이때, 이 비교 결과는 비교 회로(18)로부터 신호(23)(태그 히트 신호)로서 출력된다. 프로세서(22)에 의하여 액세스 요구되는 상기 어드레스에 대응하는 데이터가 기억 영역(19)에 기억되어 있는 경우, 상기 어드레스의 하위 비트에 의하여 지정된 라인의 데이터 필드에 기억된 데이터가 회로(11)에서의 처리를 위한 의도된 데이터로서 사용될 수 있다.

도 2의 (A)에 도시되지 않았지만, 기억 영역(19)에서의 각 라인의 데이터 필드에 기억된 데이터의 유효성의 식별 정보가 특정의 기억 영역에 기억되어도 좋다.

도 2의 (A)에서 기억 영역(19)이 태그 필드(20) 및 데이터 필드(21)를 포함하지만, 기억 영역(19)은 도 2의 (B)에 도시된 바와 같이 태그 필드(20)만 포함하여도 좋다. 이 경우, 데이터 필드는 기억 영역(19) 외부에 제공된다.

상술한 방식으로, 회로(14)는 회로(11)가 통상 동작 상태 시에 캐시 메모리로서 사용될 수 있다. 이 캐시 메모리는 완전 연관 캐시, 다이렉트 매핑 캐시, 또는 세트 연관 캐시가 될 수 있다.

회로(11)는 기억 회로를 더 포함하고, 상기 기억 회로가 기억 회로(16)에 더하여, 캐시 메모리로서 사용될 수 있다. 이 경우, 세트 연관 캐시 메모리는 회로(11)에서의 기억 회로의 기억 영역과, 기억 회로(16)에서의 기억 영역(19)으로 구성될 수 있다. 구체적으로, 회로(11)에 포함된, n웨이 세트 연관 캐시 메모리를 위하여 (n+1)번째의 세트로서 기억 회로(16)를 사용하는 것이 효율적이다. 이 구조에 의하여, 회로(11)에서의 기억 회로 또는 기억 회로(16)의 어느 쪽이 캐시 메모리로서 사용되는 경우와 비교하여, 캐시 메모리의 세트 수를 증가시킬 수 있다. 이와 같이, 스래싱(thrashing)이 일어나기 어렵고 캐시 메모리의 히트 비율이 증가될 수 있어, 장치(10)의 성능을 향상시킬 수 있다.

본 발명의 일 형태의 장치에서, 회로(11)의 동작 상태를 시험하는 동안 테스트 회로로서 사용되는 회로(12)는 회로(11)의 통상 동작 중에 확대 회로, 구체적으로는 캐시 메모리로서 사용될 수 있다. 따라서, 장치(10)에서 회로(11)의 통상 동작 중에 불필요한 회로의 면적을 저감할 수 있다.

(실시형태 3)

본 실시형태에서, 도 1의 (A)~(C)에 도시된 회로(14)의 구체적인 구조의 예에 대하여 설명한다.

도 3은 회로(14)의 구체적인 구성의 예를 도시한 것이다. 회로(14)는 셀(40) 및 셀(50)을 포함하는 회로(30)를 포함한다. 셀(40)은 트랜지스터(101) 및 트랜지스터(102) 및 용량 소자(103)를 포함한다. 셀(50)은 트랜지스터(104) 및 트랜지스터(105) 및 용량 소자(106)를 포함한다. 트랜지스터(101) 및 트랜지스터(104)의 게이트는 배선(201)에 접속된다. 트랜지스터(101)의 소스 및 드레인 중 한쪽은 배선(202)에 접속되고 다른 쪽은 트랜지스터(102)의 게이트에 접속된다. 용량 소자(103)의 한쪽 전극은 트랜지스터(101)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(102)의 게이트에 접속되고, 용량 소자(103)의 다른 쪽 전극은 소정의 전위가 공급되는 배선에 접속된다. 트랜지스터(102)의 소스 및 드레인 중 한쪽은 배선(203)에 접속되고 다른 쪽은 배선(206)에 접속된다. 트랜지스터(104)의 소스 및 드레인 중 한쪽은 배선(204)에 접속되고 다른 쪽은 트랜지스터(105)의 게이트에 접속된다. 용량 소자(106)의 한쪽 전극은 트랜지스터(104)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(105)의 게이트에 접속되고, 용량 소자(106)의 다른 쪽 전극은 소정의 전위가 공급되는 배선에 접속된다. 트랜지스터(105)의 소스 및 드레인 중 한쪽은 배선(205)에 접속되고 다른 쪽은 배선(206)에 접속된다.

배선(201)은 트랜지스터(101) 및 트랜지스터(104)의 온/오프 상태를 제어하기 위한 신호를 송신하는 기능을 갖고 워드선(201)이라고도 할 수 있다. 배선(202)은 셀(40)에서 데이터를 기억하기 위한 신호를 송신하는 기능을 갖고 비트선(202)이라고 할 수 있다. 배선(204)은 셀(50)에서 데이터를 기억하기 위한 신호를 송신하는 기능을 갖고 비트선(204)이라고 할 수 있다. 배선(203)은 배선(206)과의 전기적 연속성이 셀(40)에 의하여 제어되는 배선이고, 출력선(203)이라고 할 수 있다. 배선(205)은 상기 배선과의 전기적 연속성이 셀(50)에 의하여 제어되는 배선이고, 출력선(205)이라고 할 수 있다. 배선(206)은 PLE, 입출력 장치 등으로부터의 신호를 송신하는 기능을 갖고, 입력선(206)이라고 할 수 있다.

회로(14)는 트랜지스터(107) 및 트랜지스터(108)도 포함한다. 트랜지스터(107)의 소스 및 드레인 중 한쪽은 배선(203)에 접속되고 다른 쪽은 소정의 전위가 공급되는 배선에 접속된다. 트랜지스터(108)의 소스 및 드레인 중 한쪽은 배선(205)에 접속되고 다른 쪽은 소정의 전위가 공급되는 배선에 접속된다. 여기서는, 소정의 전위가 공급되고 트랜지스터(107)에 접속되는 배선 및 소정의 전위가 공급되고 트랜지스터(108)에 접속되는 배선이 저전력공급선, 특히 그라운드선인 경우에 대하여 설명한다. 그러나, 상기에 한정되지 않고, 고전력공급선 또는 그라운드선 외의 저전력공급선이라도 좋다. 소정의 전위의 레벨은 특정한 값(예를 들어 0V)에 한정되지 않는다.

회로(14)는 트랜지스터(109)도 포함한다. 트랜지스터(109)의 게이트는 배선(207)에 접속된다. 트랜지스터(109)의 소스 및 드레인 중 한쪽은 배선(206)에 접속되고 다른 쪽은 소정의 전위가 공급되는 배선에 접속된다. 장치(10)가 온된 직후의 초기 상태에서, 예를 들어 배선(206)의 전위는 하이(high) 레벨 전위와 로우(low) 레벨 전위 사이의 중간 전위가 될 수 있다. 중간 전위가 배선(206)에 접속되는 PLE의 입력 단자에 공급되면, PLE의 입력 단자에 접속된 회로 소자에서 슛 스루(shoot-through) 전류가 생성되기 쉽다. 그러나, 배선(206)의 전위는 트랜지스터(109)를 제공함으로써 초기화될 수 있으므로, 온된 직후에 입력 단자가 중간 전위를 갖는 것을 방지할 수 있고, 상기 회로 소자에서의 슛 스루 전류의 발생을 방지할 수 있다.

회로(14)는 래치 회로(60)를 포함하여도 좋다. 래치 회로(60)는 트랜지스터(111) 및 인버터(110)를 포함한다. 인버터(110)의 입력 단자는 배선(206)에 접속되고 이의 출력 단자는 트랜지스터(111)의 게이트에 접속된다. 트랜지스터(111)의 소스 및 드레인 중 한쪽은 배선(206)에 접속되고 다른 쪽은 소정의 전위가 공급되는 배선에 접속된다. 래치 회로(60)는 배선(206)의 전위를 유지하는 기능을 가지므로, 배선(206)이 플로팅 상태가 되는 것을 방지할 수 있다. 따라서, PLE의 입력 단자가 중간 준위를 갖는 것을 방지할 수 있고, 이 입력 단자에 접속된 회로 소자에서의 슛 스루 전류의 발생을 방지할 수 있다.

여기서, 소정의 전위가 공급되고 트랜지스터(109)에 접속되는 배선 및 소정의 전위가 공급되고 트랜지스터(111)에 접속되는 배선이 고전력공급선인 경우에 대하여 설명한다. 그러나, 상기에 한정되지 않고, 그라운드선 등의 저전력공급선이라도 좋다. 소정의 전위의 레벨은 특정한 값(예를 들어 0V)에 한정되지 않는다.

도 3은 회로(14)가 배선(202)~배선(205), 트랜지스터(107) 및 트랜지스터(108), 및 상기 배선 및 트랜지스터에 접속되는 하나의 회로(30)를 포함하는 것을 도시한 것이다. 그러나, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 예를 들어, 회로(14)는 배선(202)~배선(205), 트랜지스터(107), 및 트랜지스터(108)의 군(groups)을 복수로 포함하고, 상기 배선 및 트랜지스터에 접속되는 복수의 회로(30)를 포함하여도 좋다. 이 경우, 회로(30)들에 포함된 트랜지스터(101) 및 트랜지스터(104)의 게이트는 배선(201)에 접속되어도 좋다.

도 3에서, 트랜지스터(101, 102, 104, 105, 107, 및 108)는 n채널 트랜지스터이고 트랜지스터(109 및 111)는 p채널 트랜지스터이지만, 본 발명의 일 형태는 이 구조에 한정되지 않고 트랜지스터(101, 102, 104, 105, 107, 108, 109, 및 111)는 각각 n채널 트랜지스터 또는 p채널 트랜지스터일 수 있다.

셀(40) 및 셀(50) 각각은 트랜지스터, 다이오드, 저항 소자, 용량 소자, 또는 인덕터 등의 다른 소자를 필요에 따라 포함하여도 좋다.

먼저, 회로(12)가 테스트 회로로서 사용되는 경우에 대하여 설명한다.

테스트 패턴 생성 시에서, 회로(14)는 컨피규레이션 메모리 및 경로 스위치인 프로그래머블 스위치로서 기능한다. 구체적으로, 트랜지스터(101) 및 트랜지스터(104)는 배선(201)의 전위가 제어됨으로써 온되고, 배선(202)의 전위는 트랜지스터(102)의 게이트에 공급되어 셀(40)에 컨피규레이션 데이터가 기억되고, 배선(204)의 전위는 트랜지스터(105)의 게이트에 공급되어 셀(50)에 컨피규레이션 데이터가 기억된다. 따라서, 셀(40) 및 셀(50)은 컨피규레이션 메모리로서 기능한다. 트랜지스터(102)는 셀(40)에 기억된 컨피규레이션 데이터에 따라 배선(203)과 배선(206) 사이의 전기적 연속성을 제어하는 프로그래머블 스위치로서 기능한다. 마찬가지로, 트랜지스터(105)는 셀(50)에 기억된 컨피규레이션 데이터에 따라 배선(205)과 배선(206) 사이의 전기적 연속성을 제어하는 프로그래머블 스위치로서 기능한다.

여기서, 셀(40) 및 셀(50)에 기억된 데이터는 테스트 회로로서 회로(12)를 구성하는 컨피규레이션 데이터이다. 회로(12)는 컨피규레이션 데이터에 기초하여 재구성되고, 테스트 패턴은 회로(12)에서 생성된다.

다음에, 회로(11)가 통상적으로 동작하는 동안 회로(12)가 확대 회로, 특히 캐시 메모리로서 사용되는 경우에 대하여 설명한다.

회로(12)는 캐시 메모리의 태그 필드 및 비교 회로로서 기능한다. 여기서 1비트의 태그 필드 및 비교 회로로서 기능하는 회로(12)의 예에 대하여 설명하지만, n쌍의 셀(40 및 50)을 포함하는 경우, 회로(12)는 n비트의 태그 필드 및 비교 회로로서 기능할 수 있다.

우선, 배선(207)을 소정의 전위로 설정함으로써 트랜지스터(109)가 온됨으로써, 배선(206)의 전위는 하이로 설정된다. 그 후, 제 1 데이터는 트랜지스터(107)의 게이트에 접속되는 배선 D에 입력되고, 제 1 데이터의 반전 데이터는 트랜지스터(108)의 게이트에 접속되는 배선 DB에 입력된다. 여기서, 캐시 메모리의 태그 데이터로서, 셀(50)에서의 트랜지스터(105)의 게이트에 제 2 데이터가 기억되고, 셀(40)에서의 트랜지스터(102)의 게이트에 제 2 데이터의 반전 데이터가 기억되는 것으로 가정하면, 배선(206)의 전위는 제 1 데이터 및 제 2 데이터가 같은 경우에 하이가 유지되고 제 1 데이터 및 제 2 데이터가 서로 다른 경우에는 로우가 된다.

구체적인 예로서, 제 2 데이터가 하이 레벨 데이터인 경우, 즉 셀(50)에서의 트랜지스터(105)의 게이트의 전위가 하이이고 셀(40)에서의 트랜지스터(102)의 게이트의 전위가 로우이고, 하이 레벨 데이터가 제 2 데이터로서 셀(50)에 기억되고, 로우 레벨 데이터가 제 2 데이터의 반전 데이터로서 셀(40)에 기억되는 것을 생각한다. 이 경우, 트랜지스터(102)는 오프이고 트랜지스터(105)는 온이다. 하이 레벨 데이터가 제 1 데이터로서 배선 D에 공급되고 로우 레벨 데이터가 제 1 데이터의 반전 데이터로서 배선 DB에 공급되는 경우, 트랜지스터(107)는 온되고, 트랜지스터(108)는 오프되고, 배선(206)의 전위는 하이가 유지된다. 이것은, 제 1 데이터와 제 2 데이터가 일치하는 것을 의미한다. 한편, 로우 레벨 데이터가 제 1 데이터로서 배선 D에 공급되고 하이 레벨 데이터가 제 1 데이터의 반전 데이터로서 배선 DB에 공급되는 경우, 트랜지스터(107)는 오프되고, 트랜지스터(108)는 온되고, 배선(206)과 그라운드선 사이에서 전기적 연속성이 확립된다. 따라서, 배선(206)의 전위는 로우가 된다. 이것은, 제 1 데이터와 제 2 데이터가 일치하지 않는 것을 의미한다.

제 2 데이터가 로우 레벨 데이터인 경우, 즉 셀(50)에서의 트랜지스터(105)의 게이트의 전위가 로우이고 셀(40)에서의 트랜지스터(102)의 게이트의 전위가 하이이고, 로우 레벨 데이터는 제 2 데이터로서 셀(50)에 기억되고, 하이 레벨 데이터는 제 2 데이터의 반전 데이터로서 셀(40)에 기억되는 것을 생각한다. 이 경우, 트랜지스터(102)는 온이고 트랜지스터(105)는 오프이다. 하이 레벨 데이터가 제 1 데이터로서 배선 D에 공급되고 로우 레벨 데이터가 제 1 데이터의 반전 데이터로서 배선 DB에 공급되는 경우, 트랜지스터(107)는 온되고, 트랜지스터(108)는 오프되고, 배선(206)과 그라운드선 사이에서 전기적 연속성이 확립된다. 따라서, 배선(206)의 전위는 로우가 된다. 이것은, 제 1 데이터와 제 2 데이터가 일치하지 않는 것을 의미한다. 한편, 로우 레벨 데이터가 제 1 데이터로서 배선 D에 공급되고 하이 레벨 데이터가 제 1 데이터의 반전 데이터로서 배선 DB에 공급되는 경우, 트랜지스터(107)는 오프되고, 트랜지스터(108)는 온되고, 배선(206)의 전위는 하이가 유지된다. 이것은, 제 1 데이터와 제 2 데이터가 일치하는 것을 의미한다.

상술한 바와 같이, 두 개의 셀(40 및 50)을 한 쌍으로 하여 거기에 제 2 데이터 및 제 2 데이터의 반전 데이터를 기억시킴으로써, 및 배선 D 및 배선 DB로부터 제 1 데이터 및 제 1 데이터의 반전 데이터를 공급함으로써 제 1 데이터 및 제 2 데이터가 일치할지 여부를 판정할 수 있는 비교 회로를 구성하는 것이 가능하다. 프로세서에 의하여 발행되는 어드레스의 상위 비트는 제 1 데이터로서 사용되고 상기 어드레스의 하위 비트에 의하여 지정된 캐시 메모리의 라인의 태그 필드에 기억된 태그 데이터는 제 2 데이터로서 사용됨으로써, 회로(12)는 캐시 메모리의 태그 필드 및 비교 회로로서 기능할 수 있다.

또한, 셀(40) 및 셀(50)은 상술한 구성을 갖는 것에 한정되지 않고, 배선, 트랜지스터, 및 용량 소자 사이에 스위치 등을 포함하여도 좋다. 예를 들어, 도 4의 (A)에 도시된 바와 같이, 스위치로서 기능하는 트랜지스터(120)는 셀(40)에서 트랜지스터(102)와 배선(206) 사이에 제공될 수 있다. 트랜지스터(120)의 게이트는 배선(210)에 접속된다. 트랜지스터(120)의 소스 및 드레인 중 한쪽은 트랜지스터(102)의 소스 및 드레인 중 한쪽에 접속되고 다른 쪽은 도 3에서의 배선(206)에 접속된다. 이런 구성으로, 배선(203)과 배선(206) 사이의 전기적 연속성의 제어는, 셀(40)에 기억된 컨피규레이션 데이터에 상관없이, 배선(210)의 전위를 제어함으로써 가능하다.

또는, 도 4의 (B)에 도시된 바와 같이, 트랜지스터(120)는 배선(203)과 트랜지스터(102) 사이에 제공되어도 좋다. 이 경우, 트랜지스터(120)의 게이트는 배선(210)에 접속되고, 트랜지스터(120)의 소스 및 드레인 중 한쪽은 배선(203)에 접속되고 트랜지스터(120)의 소스 및 드레인 중 다른 쪽은 트랜지스터(102)의 소스 및 드레인 중 한쪽에 접속된다. 도 4의 (A)의 구성과 비교하여, 도 4의 (B)의 구성은 배선(210)의 전위의 변화로 인하여 배선(206)에서 생성되는 노이즈를 억제할 수 있다. 따라서, 배선(206)에 접속된 PLE 등의 오동작을 방지할 수 있다.

또는, 도 4의 (C)에 도시된 바와 같이, 용량 소자(103)의 한쪽 전극은 배선(210)에 접속되어도 좋다. 이 경우, 용량 소자(103)는 트랜지스터(102)의 게이트 전위를 유지하는 기능에 더하여, 트랜지스터(102)의 게이트를 플로팅 상태로 유지하면서 트랜지스터(102)의 게이트 전위에 배선(210)의 전위의 변화량을 부가하는 기능을 갖는다. 트랜지스터(102)의 온/오프 상태는 셀(40)에 기억된 데이터 및 배선(210)의 전위에 따라 결정된다.

또는, 도 4의 (D)에 도시된 바와 같이, 셀(40)에서의 용량 소자(103)는 인버터(130) 및 인버터(131)로 대체되어도 좋다. 인버터(130)의 입력 단자는 트랜지스터(101)의 소스 및 드레인 중 한쪽, 트랜지스터(102)의 게이트, 및 인버터(131)의 출력 단자에 접속된다. 인버터(130)의 출력 단자는 인버터(131)의 입력 단자에 접속된다. 이런 구성으로 함으로써, 다른 배선 및 전극의 전위의 변화로 인한, 셀(40)에 기억된 데이터의 변동을 저감할 수 있다. 따라서, 셀(40)은 노이즈에 의한 영향이 적으므로, 셀 구동 전압을 낮게 할 수 있다. 도 4의 (D)에서의 인버터(130) 및 인버터(131)를 사용하는 예에 한정되지 않고, 입력 신호의 극성을 반전시키는 기능을 갖는 소자가 인버터(130) 및 인버터(131)를 대신할 수 있다.

도 4의 (A)~(D)에서의 구성을 도 3의 셀(50)에 적용할 수 있다.

도 4의 (A)~(D) 및 도 3의 트랜지스터(101, 102, 104, 105, 107, 108, 109, 111, 및 120)에서, 채널 형성 영역이 형성되는 반도체막의 재료는 실리콘, 저마늄, 실리콘 저마늄, 산화물 반도체, 및 질화 갈륨 등의 다양한 재료일 수 있다.

트랜지스터(101)는 트랜지스터(102)의 게이트 전위를 유지하는 기능을 갖고 트랜지스터(104)는 트랜지스터(105)의 게이트 전위를 유지하는 기능을 갖고, 트랜지스터(101) 및 트랜지스터(104)는 극히 낮은 오프 상태 전류를 갖는 트랜지스터인 것이 바람직하기 때문에, 트랜지스터(101)를 통한 트랜지스터(102)의 게이트 또는 용량 소자(103)에 기억된 전하의 누설, 및 트랜지스터(104)를 통한 트랜지스터(105)의 게이트 또는 용량 소자(106)에 기억된 전하의 누설을 방지할 수 있다. 그 결과, 컨피규레이션 데이터를 오랫동안 유지할 수 있다. 실리콘보다 넓은 밴드 갭 및 실리콘보다 낮은 진성 캐리어 밀도를 갖는 반도체의 막에 채널 형성 영역이 형성되는 트랜지스터는 극히 낮은 오프 상태 전류를 가질 수 있으므로, 트랜지스터(101) 및 트랜지스터(104)로서 사용되는 것이 바람직하다. 이런 반도체의 예는 실리콘의 2배 이상 큰 밴드 갭을 갖는 질화 갈륨 및 산화물 반도체이다. 이런 반도체를 사용하는 트랜지스터는 실리콘 또는 저마늄 등의 반도체를 사용한 트랜지스터보다 더 낮은 오프 상태 전류를 가질 수 있다.

산화물 반도체를 사용하는 트랜지스터(101) 및 트랜지스터(104)를 사용함으로써, 트랜지스터(102)의 게이트 또는 용량 소자(103)에 기억된 전하의 누설 및 트랜지스터(105)의 게이트 또는 용량 소자(106)에 기억된 전하의 누설을 방지할 수 있다. 트랜지스터(101) 및 트랜지스터(104)를 제외한 트랜지스터로서 산화물 반도체 외의 재료(예를 들어 실리콘)를 포함하는 트랜지스터를 사용함으로써, 이들 트랜지스터의 고속 동작을 달성한다. 산화물 반도체를 사용한 트랜지스터 및 산화물 반도체 외의 재료를 사용한 트랜지스터는 의도된 기능에 따라 적절한 조합으로 사용되고, 이로써 장기적인 데이터 유지 및 회로의 고속 동작의 양쪽 모두를 달성할 수 있다.

산화물 반도체 외의 재료(예를 들어 실리콘)가 트랜지스터(107) 및 트랜지스터(108)에 사용되는 경우, 비교 회로는 회로(12)가 캐시 메모리로서 사용될 때 고속으로 동작할 수 있다. 한편, 산화물 반도체가 트랜지스터(107) 및 트랜지스터(108)에 사용되는 경우, 회로(12)는 테스트 회로로서 동작할 때, 트랜지스터(107) 및 트랜지스터(108)가 테스트 회로에서 누설 경로로서 기능하는 것을 방지할 수 있고 비교 회로는 전력을 적게 소비한다.

트랜지스터(101) 및 트랜지스터(104)의 오프 상태 전류가 극히 낮은 경우, 트랜지스터(101)가 오프일 때의 트랜지스터(102)의 게이트 및 트랜지스터(104)가 오프일 때의 트랜지스터(105)의 게이트는 플로팅 상태이며 다른 전극 및 배선으로부터의 절연성이 높다. 따라서, 이하에서 설명된 부스팅 효과가 얻어진다. 여기서는 셀(40)에 대하여 설명하지만, 셀(50)에서도 같은 효과를 얻을 수 있다.

트랜지스터(102)의 게이트가 셀(40)에서 플로팅 상태일 때, 배선(203)의 전위가 로우 레벨로부터 하이 레벨로 변화될수록, 트랜지스터(102)의 게이트 전위는 스위치로서 기능하는 트랜지스터(102)의 소스와 게이트 사이에서 생성된 용량 Cgs에 의하여 증가된다. 트랜지스터(102)의 게이트 전위에서의 증가량은 트랜지스터(102)의 게이트에 입력되는 전위의 레벨에 의존한다.

구체적으로, 셀(40)에 기록된 데이터의 전위가 로우일 때, 트랜지스터(102)는 약한 반전 모드이므로, 트랜지스터(102)의 게이트 전위의 증가에 기여하는 용량 Cgs는 트랜지스터(102)의 게이트 전위에서 독립한 용량 Cos를 포함한다. 또한 구체적으로는, 예를 들어 용량 Cos는 게이트 전극과 소스 영역이 서로 중첩되는 영역에서 생성되는 오버랩 용량과, 게이트 전극과 소스 전극 사이에서 생성된 기생 용량을 포함한다.

한편, 셀(40)에 기록된 데이터의 전위가 하이일 때, 트랜지스터(102)는 강한 반전 모드이므로, 트랜지스터(102)의 게이트 전위의 증가에 기여하는 용량 Cgs는, 용량 Cos에 더하여, 트랜지스터(102)의 채널 형성 영역과 게이트 전극 사이에 생성되는 용량 Cox의 일부를 포함한다. 따라서, 트랜지스터(102)의 게이트 전위가 하이일 때, 용량 Cgs는 트랜지스터(102)의 게이트 전위가 로우일 때보다 크다.

결과적으로, 트랜지스터(102)의 게이트 전위가 배선(203)의 전위에서의 변화에 의하여 더 증가되는 부스팅 효과는, 셀(40)에 기록된 데이터의 전위가 로우일 때보다 하이일 때에 더욱 향상된다. 따라서, 셀(40)에 기록된 데이터의 전위가 로우일 때, 스위치로서 기능하는 트랜지스터(102)는 온되고 트랜지스터(102)의 스위칭 속도는 상승될 수 있다. 이것은, 배선(202)에 입력된 신호의 전위보다 트랜지스터(102)의 게이트 전위가 트랜지스터(101)의 문턱 전압만큼 낮더라도, 부스팅 효과에 의하여 트랜지스터(102)의 게이트 전위가 증가될 수 있기 때문이다. 셀(40)에 기록된 데이터의 전위가 로우일 때, 스위치로서 기능하는 트랜지스터(102)는 오프를 유지할 수 있다.

다음에, 도 3에 도시된 회로(14)의 동작의 예에 대하여, 도 5에서의 타이밍 차트를 사용하여 설명한다.

도 5에서, 시각(T1)과 시각(T3) 사이의 기간에, 컨피규레이션 데이터가 셀(40) 및 셀(50)에 기억되고, 시각(T3)과 시각(T4) 사이의 기간에, 도 1의 (A)에서의 회로(12)가 컨피규레이션 데이터에 기초하여 테스트 회로로서 동작하고, 시각(T5)과 시각(T11) 사이의 기간에, 회로(12)는 확대 회로, 구체적으로는 캐시 메모리로서 동작한다.

시각(T1)으로부터 시각(T2)에, 배선(201)의 전위는 하이로 설정되고, 배선(202)의 전위는 하이로 설정되고, 배선(204)의 전위는 로우로 설정된다. 따라서, 배선(202)의 전위(하이 레벨 전위)는 트랜지스터(101)를 통하여 트랜지스터(102)의 게이트에 공급되고, 배선(204)의 전위(로우 레벨 전위)는 트랜지스터(104)를 통하여 트랜지스터(105)의 게이트에 공급된다. 그리고, 시각(T2)으로부터 시각(T3)에, 배선(201)의 전위는 로우로 설정된다. 이 결과, 로우 레벨 데이터는 셀(50)에서의 트랜지스터(105)의 게이트에 제 2 데이터로서 기억되고, 하이 레벨 데이터는 셀(40)에서의 트랜지스터(102)의 게이트에 제 2 데이터의 반전 데이터로서 기억된다.

시각(T3)으로부터 시각(T4)에, 회로(12)는 컨피규레이션 데이터로서 셀(40) 및 셀(50)에 기억된 데이터를 사용하는 테스트 회로로서 동작한다. 구체적으로는, 트랜지스터(102)는 온되고, 전기적 연속성은 셀(40)을 통하여 배선(203)과 배선(206) 사이에서 확립된다. 또한, 트랜지스터(105)는 오프되고, 배선(205)과 배선(206) 사이의 전기적 연속성이 끊어진다. 여기서, 배선 D 및 배선 DB는 로우로 설정된다. 배선(205)과 배선(206) 사이가 아니라 배선(203)과 배선(206) 사이에서 전기적 연속성이 확립된 회로(14)는 테스트 회로로서 사용될 수 있다.

다음에, 회로(14)가 셀(40) 및 셀(50)에 기억된 데이터를 태그 데이터로서 사용한 캐시 메모리로서 동작하는 동안의 시각(T5)과 시각(T11) 사이의 기간에 대하여 설명한다.

시각(T5)으로부터 시각(T6)에, 배선(207)의 전위는 로우로 설정된다. 또한, 배선(203) 및 배선(205)에 신호를 공급하는 PLE가 있을 때, PLE가 고출력 임피던스를 갖도록 한다. 이때, 배선(206)의 전위는 하이가 된다. 셀(40)이 도통되고 셀(50)이 비도통되고, 배선(203)의 전위는 하이가 된다. 또한, "셀(40)이 도통된다"란 표현은 전기적 연속성이 배선(203)과 배선(206) 사이에서 확립되는 것을 의미하고, "셀(50)이 도통된다"란 표현은 전기적 연속성이 배선(205)과 배선(206) 사이에서 확립되는 것을 의미한다.

시각(T6)으로부터 시각(T7)에, 배선 D는 하이로 설정되고 배선 DB는 로우로 설정된다. 이때, 배선(203)의 전위는 로우가 되고 배선(206)의 전위는 셀(40)을 통하여 로우가 된다. 이것은 배선 D에 공급된 제 1 데이터(하이 레벨 데이터) 및 셀(50)에 기억된 제 2 데이터(로우 레벨 데이터)가 일치하지 않는 것을 제시한다.

시각(T7)으로부터 시각(T8)에, 배선 D는 로우로 설정되고 배선 DB는 하이로 설정되어, 배선(206)은 로우가 유지된다.

시각(T8)으로부터 시각(T9)에, 배선(207)의 전위는 로우로 설정된다. 또한, 배선(203) 및 배선(205)에 신호를 공급하는 PLE가 있을 때, PLE가 고출력 임피던스를 갖도록 한다. 이때, 배선(206)의 전위는 하이가 된다. 셀(40)이 도통되고 셀(50)이 비도통되고, 배선(203)의 전위는 하이가 된다.

시각(T9)으로부터 시각(T10)에, 배선 D는 로우로 설정되고 배선 DB는 하이로 설정된다. 이때, 배선(205)의 전위는 로우가 되고, 배선(206)의 전위는 하이가 유지되고, 배선(203)의 전위는 셀(40)을 통하여 로우가 된다. 이것은 배선 D에 공급된 제 1 데이터(로우 레벨 데이터) 및 셀(50)에 기억된 제 2 데이터(로우 레벨 데이터)가 일치하는 것을 제시한다.

시각(T10)으로부터 시각(T11)에, 배선 D는 로우로 설정되고 배선 DB는 로우로 설정되어, 배선(206)은 로우가 유지된다.

상술한 바와 같이, 두 개의 셀(40 및 50)을 한 쌍으로 하여 거기에 제 2 데이터 및 제 2 데이터의 반전 데이터를 기억시킴으로써, 및 배선 D로부터 제 1 데이터 및 배선 DB로부터 제 1 데이터의 반전 데이터를 공급함으로써, 제 1 데이터 및 제 2 데이터가 일치할지 여부를 판정할 수 있는 비교 회로를 구성하는 것이 가능하다. 프로세서에 의하여 발행되는 어드레스의 상위 비트는 제 1 데이터로서 사용되고 상기 어드레스의 하위 비트에 의하여 지정된 캐시 메모리의 라인의 태그 필드에 기억된 태그 데이터는 제 2 데이터로서 사용됨으로써, 회로(12)는 캐시 메모리의 태그 필드 및 비교 회로로서 기능할 수 있다.

또한, 배선(206)의 전위는 태그 데이터의 일치 신호로서 직접 사용될 수 있고; 또는 배선(206)의 전위가 PLE에 입력될 수 있고 PLE의 출력 신호는 일치 신호로서 사용될 수 있다. 후자의 경우, 배선(206)으로부터의 신호의 지연을 가능한 한 방지하기 위하여, 배선(206) 또는 배선(206)에 접속되는 배선은 PLE에 포함된 논리 회로의 일부를 우회할 수 있다. 바꿔 말하면, PLE는 배선(206)으로부터의 입력 신호가 논리 회로의 일부를 우회하고 출력 신호로서 출력되는 회로를 포함할 수 있다.

본 실시형태에서는 회로(14)가 캐시 메모리로서 사용되는 예에 대하여 설명하지만, 본 발명의 일 형태는 이 예에 한정되지 않고, 회로(14)는 TLB 태그 메모리 또는 분기 예측 회로에 사용될 수 있다.

본 발명의 일 형태의 장치에서, 회로(11)의 동작 상태가 시험되는 동안에 테스트 회로로서 사용되는 회로(12)는 회로(11)의 통상 동작 중 확대 회로로서 사용될 수 있다. 따라서, 장치(10)에서 회로(11)의 통상 동작 중에 사용되지 않는 회로의 면적을 저감할 수 있다.

(실시형태 4)

본 실시형태에서, 도 3에 도시된 회로(14)의 다른 구조의 예에 대하여 설명한다.

도 6의 (A)는 회로(14)의 구성의 예를 도시한 것이다. 이것은, 트랜지스터(107) 및 트랜지스터(108)가 p채널 트랜지스터인 점, 소정의 전위가 공급되고 트랜지스터(107)에 접속되는 배선과 소정의 전위가 공급되고 트랜지스터(108)에 접속되는 배선이 고전력공급선인 점, 트랜지스터(109)가 n채널 트랜지스터인 점, 그리고 소정의 전위가 공급되고 트랜지스터(109)에 접속되는 배선이 저전력공급선(여기서는 그라운드선)인 점에서 도 3의 회로(14)와 다르다. 이런 구조에 의하여, 회로(14)는 캐시 메모리로서 사용될 수 있다.

테스트 회로로서 기능하는 회로(12)의 동작은 도 3의 회로(14)의 사용 시와 같기 때문에, 설명은 반복되지 않는다.

캐시 메모리로서 사용되는 회로(12)의 동작에 대하여 설명한다. 우선, 배선(207)을 소정의 전위에 설정함으로써 트랜지스터(109)가 온됨으로써, 배선(206)의 전위는 로우로 설정된다. 그 후, 제 1 데이터는 트랜지스터(107)의 게이트에 접속되는 배선 D에 입력되고, 제 1 데이터의 반전 데이터는 트랜지스터(108)의 게이트에 접속되는 배선 DB에 입력된다. 여기서, 셀(50)에 제 2 데이터가 기억되고 셀(40)에 제 2 데이터의 반전 데이터가 기억되는 것으로 가정하면, 배선(206)의 전위는 제 1 데이터 및 제 2 데이터가 같은 경우에 로우가 유지되고 제 1 데이터 및 제 2 데이터가 서로 다른 경우에는 하이가 된다.

구체적인 예로서, 제 2 데이터가 하이 레벨 데이터인 경우, 즉 하이 레벨 데이터가 제 2 데이터로서 셀(50)에 기억되고 로우 레벨 데이터가 제 2 데이터의 반전 데이터로서 셀(40)에 기억되는 것을 고려한다. 이 경우, 트랜지스터(102)는 오프이고 트랜지스터(105)는 온이다. 하이 레벨 데이터가 제 1 데이터로서 배선 D에 공급되고 로우 레벨 데이터가 제 1 데이터의 반전 데이터로서 배선 DB에 공급되는 경우, 트랜지스터(107)는 오프되고, 트랜지스터(108)는 온되고, 배선(206)과 고전력공급선 사이에서 전기적 연속성이 확립된다. 따라서, 배선(206)의 전위는 하이가 된다. 이것은, 제 1 데이터와 제 2 데이터가 일치하는 것을 의미한다. 한편, 로우 레벨 데이터가 제 1 데이터로서 배선 D에 공급되고 하이 레벨 데이터가 제 1 데이터의 반전 데이터로서 배선 DB에 공급되는 경우, 트랜지스터(107)는 온되고, 트랜지스터(108)는 오프되고, 배선(206)의 전위는 로우가 유지된다. 이것은 제 1 데이터와 제 2 데이터가 일치하지 않는 것을 의미한다.

제 2 데이터가 로우 레벨 데이터인 경우, 즉 로우 레벨 데이터는 제 2 데이터로서 셀(50)에 기억되고 하이 레벨 데이터는 제 2 데이터의 반전 데이터로서 셀(40)에 기억되는 것을 고려한다. 이 경우, 트랜지스터(102)는 온이고 트랜지스터(105)는 오프이다. 하이 레벨 데이터가 제 1 데이터로서 배선 D에 공급되고 로우 레벨 데이터가 제 1 데이터의 반전 데이터로서 배선 DB에 공급되는 경우, 트랜지스터(107)는 오프되고, 트랜지스터(108)는 온되고, 배선(206)의 전위는 로우가 유지된다. 이것은, 제 1 데이터와 제 2 데이터가 일치하지 않는 것을 의미한다. 한편, 로우 레벨 데이터가 제 1 데이터로서 배선 D에 공급되고 하이 레벨 데이터가 제 1 데이터의 반전 데이터로서 배선 DB에 공급되는 경우, 트랜지스터(107)는 오프되고, 트랜지스터(108)는 온된다. 이것은, 제 1 데이터와 제 2 데이터가 일치하는 것을 의미한다. 제 1 데이터가 로우 레벨 데이터(즉 제 2 데이터)와 일치하는 경우, 로우 레벨 데이터가 제 1 데이터로서 배선 D에 공급되고 하이 레벨 데이터가 제 1 데이터의 반전 데이터로서 배선 DB에 공급될 때, 트랜지스터(107)는 온되고 트랜지스터(108)는 오프되고, 배선(206)과 고전력공급선 사이에 전기적 연속성이 확립된다. 따라서, 배선(206)의 전위는 하이가 된다. 이것은 제 1 데이터와 제 2 데이터가 일치하는 것을 의미한다.

따라서, 도 6의 (A)의 회로(14)에서도, 두 개의 셀(40 및 50)을 한 쌍으로 하여 거기에 제 2 데이터 및 제 2 데이터의 반전 데이터를 기억시킴으로써, 및 배선 D로부터 제 1 데이터 및 배선 DB로부터 제 1 데이터의 반전 데이터를 공급함으로써 제 1 데이터 및 제 2 데이터가 일치할지 여부를 판정할 수 있는 비교 회로를 구성하는 것이 가능하다. 프로세서에 의하여 발행되는 어드레스의 상위 비트는 제 1 데이터로서 사용되고 상기 어드레스의 하위 비트에 의하여 지정된 캐시 메모리의 라인의 태그 필드에 기억된 태그 데이터는 제 2 데이터로서 사용됨으로써, 회로(12)는 캐시 메모리의 태그 필드 및 비교 회로로서 기능할 수 있다.

회로(14)는 래치 회로(60) 대신 도 6의 (B)에 도시된 래치 회로(70)를 포함할 수 있다. 래치 회로(70)는 인버터(112) 및 인버터(113)를 포함한다. 인버터(112)의 입력 단자는 배선(206)에 접속되고 인버터(112)의 출력 단자는 인버터(113)의 입력 단자에 접속된다. 인버터(113)의 출력 단자는 배선(206)에 접속된다. 이 구성으로, 배선(206)의 전위는 하이인지 로우인지에 상관없이 유지될 수 있고, 배선(206)이 플로팅 상태가 되는 것을 더 효과적으로 방지할 수 있다.

본 발명의 일 형태의 장치에서, 회로(11)의 동작 상태가 시험될 때 테스트 회로로서 사용되는 회로(12)는 회로(11)의 통상 동작 중의 확대 회로로서 사용될 수 있다. 따라서, 장치(10)에서 회로(11)의 통상 동작 중에 사용되지 않는 회로의 면적을 저감할 수 있다.

(실시형태 5)

도 7의 회로(14)는 셀(40) 및 셀(50)을 갖는 복수의 회로(30)를 포함하는 점에서 도 3의 회로(14)와 다르다. 다른 구성 요소들은 도 3과 같기 때문에, 설명을 생략한다.

회로(14)는 회로(30-1)~회로(30-m)(m은 2 이상의 자연수)를 포함한다. 회로(30-1)~회로(30-m)는 각각 셀(40-1)~셀(40-m) 및 셀(50-1)~셀(50-m)을 포함한다. 셀(40-1)~셀(40-m) 각각은 트랜지스터(101, 102, 및 120) 및 용량 소자(103)를 포함한다. 셀(50-1)~셀(50-m) 각각은 트랜지스터(104, 105, 및 121) 및 용량 소자(106)를 포함한다. 셀 각각은 배선(201-1)~배선(201-m) 중 하나 및 배선(210-1)~배선(210-m) 중 하나에 접속된다.

셀(40-1)에서의 트랜지스터(101)의 게이트 및 셀(50-1)에서의 트랜지스터(104)의 게이트는 배선(201-1)에 접속된다. 셀(40-m)에서의 트랜지스터(101)의 게이트 및 셀(50-m)에서의 트랜지스터(104)의 게이트는 배선(201-m)에 접속된다. 셀(40-1)에서의 트랜지스터(120)의 게이트 및 셀(50-1)에서의 트랜지스터(121)의 게이트는 배선(210-1)에 접속된다. 셀(40-m)에서의 트랜지스터(120)의 게이트 및 셀(50-m)에서의 트랜지스터(121)의 게이트는 배선(210-m)에 접속된다. 따라서, 셀(40-1)~셀(40-m)과 셀(50-1)~셀(50-m) 사이의 전기적 연속성은 기억된 컨피규레이션 데이터에 상관없이 제어될 수 있고, 특정한 회로(30)만 회로(30-1)~회로(30-m)로부터 선택될 수 있다. 따라서, 회로(30-1)~회로(30-m)는 캐시 메모리의 각 라인으로서 기능할 수 있고, 회로(14)는 복수의 라인을 갖는 캐시 메모리로서 사용될 수 있다. 이 경우, 어드레스의 상위 비트와 태그 데이터는, 회로(30-1)~회로(30-m)로부터 특정한 회로(30)를 선택하기 위하여 배선(210-1)~배선(210-m)의 전위를 제어함으로써, 각 라인에서 비교할 수 있다.

다음에, 도 7에서의 회로(14)의 동작의 예에 대하여 도 8을 참조하여 설명한다.

도 8에서, 시각(T1)과 시각(T3) 사이의 기간에, 컨피규레이션 데이터가 셀(40) 및 셀(50)에 기억되고; 시각(T4)과 시각(T6) 사이의 기간에, 도 1의 (A)에서의 회로(12)가 컨피규레이션 데이터에 기초하여 테스트 회로로서 동작하고; 시각(T7)과 시각(T19) 사이의 기간에, 회로(12)는 확대 회로, 구체적으로는 캐시 메모리로서 동작한다.

먼저, 셀(40) 및 셀(50)에 데이터를 기억하기 위한 시각(T1)과 시각(T3) 사이의 기간에 대하여 설명한다.

시각(T1)으로부터 시각(T2)에, 배선(201-1)의 전위는 하이로 설정되고, 배선(202)의 전위는 하이로 설정되고, 배선(204)의 전위는 로우로 설정된다. 따라서, 배선(202)의 전위(하이 레벨 전위)는 셀(40-1)에서 트랜지스터(101)를 통하여 트랜지스터(102)의 게이트에 공급되고, 배선(204)의 전위(로우 레벨 전위)는 셀(50-1)에서 트랜지스터(104)를 통하여 트랜지스터(105)의 게이트에 공급된다. 따라서, 로우 레벨 데이터는 셀(50-1)에서의 트랜지스터(105)의 게이트에 제 2 데이터로서 기억되고, 하이 레벨 데이터는 셀(40-1)에서의 트랜지스터(102)의 게이트에 제 2 데이터의 반전 데이터로서 기억된다.

시각(T2)으로부터 시각(T3)에, 배선(201-1)의 전위는 로우로 설정되고, 배선(201-m)의 전위는 하이로 설정되고, 배선(202)의 전위는 로우로 설정되고, 배선(204)의 전위는 하이로 설정된다. 따라서, 배선(202)의 전위(로우 레벨 전위)는 셀(40-m)에서의 트랜지스터(101)를 통하여 트랜지스터(102)의 게이트에 공급되고, 배선(204)의 전위(하이 레벨 전위)는 셀(50-m)에서의 트랜지스터(104)를 통하여 트랜지스터(105)의 게이트에 공급된다. 이 결과, 하이 레벨 데이터는 셀(50-m)에서의 트랜지스터(105)의 게이트에 제 2 데이터로서 기억되고, 로우 레벨 데이터는 셀(40-m)에서의 트랜지스터(102)의 게이트에 제 2 데이터의 반전 데이터로서 기억된다.

다음에, 도 1의 (A)에서의 회로(12)가 테스트 회로로서 동작하는 동안의 시각(T4)과 시각(T6) 사이의 기간에 대하여 설명한다. 여기서, 배선 D 및 배선 DB는 로우로 설정된다.

시각(T4)으로부터 시각(T5)에, 배선(210-1)의 전위는 하이로 설정되고 배선(210-m)의 전위는 로우로 설정된다. 이때, 셀(40-1)의 트랜지스터(120) 및 셀(50-1)의 트랜지스터(121)는 온된다. 여기서, 셀(40-1)의 트랜지스터(102)는 온이고 셀(50-1)의 트랜지스터(105)는 오프이고, 셀(40-1)을 통하여 배선(203)과 배선(206) 사이에서 전기적 연속성이 확립된다.

시각(T5)부터 시각(T6)에, 배선(210-1)의 전위가 로우로 설정되고 배선(210-m)의 전위는 하이로 설정된다. 이때, 셀(40-m)의 트랜지스터(120) 및 셀(50-m)의 트랜지스터(121)는 온된다. 여기서, 셀(40-m)의 트랜지스터(102)는 오프이고 셀(50-m)의 트랜지스터(105)는 온이고, 셀(50-m)을 통하여 배선(205)과 배선(206) 사이에서 전기적 연속성이 확립된다.

상술한 바와 같이, 셀(40-1)을 통하여 배선(203)과 배선(206) 사이 및 셀(50-m)을 통하여 배선(205)과 배선(206) 사이에서 전기적 연속성이 확립된 회로(14)는 테스트 회로로서 사용될 수 있다.

다음에, 회로(14)가 셀(40) 및 셀(50)에 기억된 데이터를 태그 데이터로서 사용한 캐시 메모리로서 동작하는 동안의 시각(T7)과 시각(T19) 사이의 기간에 대하여 설명한다.

시각(T7)부터 시각(T8)에, 배선(210-1)의 전위는 하이로 설정되고 배선(210-m)의 전위는 로우로 설정되고, 배선(207)의 전위는 로우로 설정된다. 또한, 배선(203) 및 배선(205)에 신호를 공급하는 PLE가 있을 때, PLE가 고출력 임피던스를 갖도록 한다. 이때, 배선(206)의 전위는 하이가 된다. 셀(40-1)은 도통되고 셀(50-1)은 비도통되어, 배선(203)의 전위는 하이가 된다.

시각(T8)부터 시각(T9)에, 배선 D가 하이로 설정하고 배선 DB는 로우로 설정된다. 이때, 배선(203)의 전위는 로우가 된다. 트랜지스터(102) 및 트랜지스터(120)는 온이므로 배선(206)의 전위는 로우가 된다. 이것은 배선 D에 공급된 제 1 데이터(하이 레벨 데이터) 및 셀(50-1)에 기억된 제 2 데이터(로우 레벨 데이터)가 일치하지 않는 것을 제시한다.

시각(T9)부터 시각(T10)에, 배선 D의 전위가 로우로 설정되고 배선 DB의 전위는 하이로 설정되어, 배선(206)의 전위는 로우가 유지된다.

시각(T10)부터 시각(T11)에, 배선(210-1)의 전위가 하이로 설정되고 배선(210-m)의 전위는 로우로 설정되고, 배선(207)의 전위는 로우로 설정된다. 또한, 배선(203) 및 배선(205)에 신호를 공급하는 PLE가 있을 때, PLE가 고출력 임피던스를 갖도록 한다. 이때, 배선(206)의 전위는 하이가 된다. 셀(40)은 도통되고 셀(50)은 비도통되어, 배선(203)의 전위는 하이가 된다.

시각(T11)부터 시각(T12)에, 배선 D는 로우로 설정되고 배선 DB는 하이로 설정된다. 이때, 배선(205)의 전위는 로우가 된다. 배선(206)의 전위는 하이가 유지되고 셀(40-1)의 트랜지스터(102 및 120)는 온이고 배선(203)의 전위는 하이이다. 이것은 배선 D에 공급된 제 1 데이터(로우 레벨 데이터) 및 셀(50-1)에 기억된 제 2 데이터(로우 레벨 데이터)가 일치하는 것을 제시한다.

시각(T12)부터 시각(T13)에, 배선 D의 전위는 로우로 설정되고 배선 DB의 전위는 로우로 설정되어, 배선(206)의 전위는 하이가 유지된다.

시각(T13)부터 시각(T14)에, 배선(210-1)의 전위는 로우로 설정되고 배선(210-m)의 전위는 하이로 설정되고, 배선(207)의 전위는 로우로 설정된다. 또한, 배선(203) 및 배선(205)에 신호를 공급하는 PLE가 있을 때, PLE가 고출력 임피던스를 갖도록 한다. 이때, 배선(206)의 전위는 하이가 된다. 셀(50-m)은 도통되고 셀(40-m)은 비도통되어, 배선(205)의 전위는 하이가 된다.

시각(T14)부터 시각(T15)까지, 배선 D가 하이로 설정되고 배선 DB는 로우로 설정된다. 이때, 배선(203)의 전위는 로우가 된다. 배선(206)의 전위는 하이가 유지되고 셀(50-m)의 트랜지스터(105 및 121)는 온이고 배선(205)의 전위는 하이이다. 이것은 배선 D에 공급된 제 1 데이터(하이 레벨 데이터) 및 셀(50-m)에 기억된 제 2 데이터(하이 레벨 데이터)가 일치하는 것을 제시한다.

시각(T15)부터 시각(T16)에, 배선 D가 로우로 설정되고 배선 DB는 로우로 설정되어, 배선(206)은 하이가 유지된다.

시각(T16)부터 시각(T17)까지, 배선(210-1)의 전위가 로우로 설정되고 배선(210-m)의 전위는 하이로 설정되고, 배선(207)의 전위는 로우로 설정된다. 또한, 배선(203) 및 배선(205)에 신호를 공급하는 PLE가 있을 때, PLE가 고출력 임피던스를 갖도록 한다. 이때, 배선(206)의 전위는 하이가 된다. 셀(50-m)은 도통되고 셀(40-m)은 비도통되어, 배선(205)의 전위는 하이가 된다.

시각(T17)부터 시각(T18)까지, 배선 D는 로우로 설정되고 배선 DB는 하이로 설정된다. 이때, 배선(205)의 전위는 로우다. 셀(50-m)의 트랜지스터(105 및 121)는 온이고 배선(206)의 전위는 로우다. 이것은 배선 D에 공급된 제 1 데이터(로우 레벨 데이터) 및 셀(50-m)에 기억된 제 2 데이터(로우 레벨 데이터)가 일치하지 않는 것을 제시한다.

시각(T18)부터 시각(T19)에, 배선 D는 로우로 설정되고 배선 DB는 로우로 설정되어, 배선(206)은 로우가 유지된다.

상술한 바와 같이, 두 개의 셀(40 및 50)을 한 쌍으로 하여 거기에 제 2 데이터 및 제 2 데이터의 반전 데이터를 기억시킴으로써, 및 배선 D로부터 제 1 데이터 및 배선 DB로부터 제 1 데이터의 반전 데이터를 공급함으로써 제 1 데이터 및 제 2 데이터가 일치할지 여부를 판정할 수 있는 비교 회로를 구성하는 것이 가능하다. 프로세서에 의하여 발행되는 어드레스의 상위 비트는 제 1 데이터로서 사용되고 상기 어드레스의 하위 비트에 의하여 지정된 캐시 메모리의 라인의 태그 필드에 기억된 태그 데이터는 제 2 데이터로서 사용됨으로써, 회로(12)는 캐시 메모리의 태그 필드 및 비교 회로로서 기능할 수 있다.

본 실시형태는 회로(14)가 캐시 메모리로서 사용되는 예에 대하여 설명하지만, 본 발명의 일 형태는 이 예에 한정되지 않고, 회로(14)는 TLB 태그 메모리 또는 분기 예측 회로에 사용될 수 있다.

(실시형태 6)

도 9의 회로(14)는 셀(40) 및 셀(50)을 갖는 복수의 회로(30), 회로(30)에 접속된 복수의 배선(206)을 포함하는 점에서 도 3의 회로(14)와 다르다. 다른 구성 요소들은 도 3과 같기 때문에, 설명을 생략한다.

도 9에서의 회로(14)는 회로(30-1)~회로(30-m)를 포함한다. 회로(30-1)~회로(30-m)는 각각 셀(40-1)~셀(40-m) 및 셀(50-1)~셀(50-m)을 포함한다. 셀(40-1)~셀(40-m) 각각은 트랜지스터(101, 102) 및 용량 소자(103)를 포함한다. 셀(50-1)~셀(50-m) 각각은 트랜지스터(104, 105) 및 용량 소자(106)를 포함한다. 셀 각각은 배선(201-1)~배선(201-m) 중 하나에 접속된다.

또한, 회로(14)는 회로(30)들 중 대응하는 하나에 각각 접속된 배선(206)을 복수로 포함한다. 구체적으로는, 회로(14)는 회로(30-1)~회로(30-m) 및 배선(206-1)~배선(206-m)을 포함하고, 회로(30-1)는 배선(206-1)에 접속되고, 회로(30-m)는 배선(206-m)에 접속된다. 배선(206-1)은 래치 회로(60-1) 및 트랜지스터(109-1)에 접속된다. 배선(206-m)은 래치 회로(60-m) 및 트랜지스터(109-m)에 접속된다. 트랜지스터(109-1)의 게이트는 배선(207-1)에 접속된다. 트랜지스터(109-m)의 게이트는 배선(207-m)에 접속된다. 또한, 셀(40-1)~셀(40-m), 셀(50-1)~셀(50-m), 및 래치 회로(60-1)~래치 회로(60-m)의 구성은 도 3의 셀(40 및 50) 및 래치 회로(60)와 같기 때문에, 설명을 생략한다.

도 9의 구성을 갖는 회로(14)는 캐시 메모리의 라인으로서 회로(30-1)~회로(30-m) 각각을 사용함으로써 복수의 라인을 갖는 캐시 메모리로서 사용될 수 있다. 회로(30-1)에 접속되는 배선(206-1) 및 회로(30-m)에 접속되는 배선(206-m)으로, 제 1 데이터 및 제 2 데이터가 일치할지 여부를 판정하는 복수의 비교 회로를 구성하는 것이 가능하고, 배선(206-1)~배선(206-m)으로부터의 신호를 각 행마다 일치 신호로서 사용할 수 있다. 따라서, 프로세서에 의하여 액세스가 요구되는 어드레스의 상위 비트가 제 1 데이터로서 배선 D에 입력될 때, 상기 어드레스에 대응하는 데이터가 라인에 기억되어 있을지 여부가 한번에 검출될 수 있다. 이 경우, 회로(14)는 완전 연관 캐시 메모리의 태그 메모리, 또는 분기 예측 회로의 CAM로서 사용될 수 있다.

본 발명의 일 형태의 장치에서, 회로(11)의 동작 상태가 시험되는 동안에 테스트 회로로서 사용되는 회로(12)는 회로(11)의 통상 동작 중의 확대 회로로서 사용될 수 있다. 따라서, 장치(10)에서 회로(11)의 통상 동작 중에 사용되지 않는 회로의 면적을 저감할 수 있다.

(실시형태 7)

본 실시형태에서, 실시형태 1~6에 나타낸 회로(14)의 더 구체적인 구조의 예에 대하여 설명한다.

도 10에 도시된 회로(14)는 도 3, 도 4의 (A)~(D), 도 6, 7, 및 9에 도시된 구성을 갖는 셀 어레이(300); 배선(210)에 대한 전위 공급을 제어하는 기능을 갖는 구동 회로(310); 배선(202) 및 배선(204)에 대한 데이터를 포함하는 신호의 공급을 제어하는 기능을 갖는 구동 회로(320); 및 배선(201)의 전위 공급을 제어하는 기능을 갖는 구동 회로(330)를 포함한다.

구동 회로(320)는 시프트 레지스터, 디코더, 등으로 이루어지고 데이터를 포함하는 신호 Sig를 샘플링하는 타이밍을 제어하는 기능을 갖는 회로(321); 회로(321)에 의하여 판정된 타이밍에서 신호 Sig를 샘플링하는 기능을 갖는 회로(322); 배선(202) 및 배선(204)에 대한 샘플링된 신호의 공급을 제어하는 기능을 갖는 복수의 스위치(323)를 포함한다. 도 10은, 스위치(323)가 3상태 버퍼(three-state buffer)이며, 신호 WE에 따라 고출력 임피던스가 되는 예를 도시한 것이다.

구체적으로, 도 10에서는 신호 WE의 전위가 하이일 때, 스위치(323)는 입력 단자에 입력된 신호와 같은 논리 레벨을 갖는 신호를 배선(202) 및 배선(204)에 공급한다. 한편, 신호 WE의 전위가 로우일 때, 스위치(323)는 하이 임피던스를 갖고, 입력 단자에 입력된 신호가 배선(202) 및 배선(204)에 공급되지 않는다.

회로(14)가 캐시 메모리로서 사용되는 경우, 구동 회로(320)는 도 10에 도시된 바와 같이 캐시 메모리의 데이터 폭에 따라 병렬로 셀 어레이(300)에 데이터를 공급하는 것이 바람직하다.

구동 회로(310)는 셀 어레이(300)에 포함된 회로(30)들로부터, 배선(203) 및 배선(205)과 하나의 배선(206)(도 3, 6, 7, 및 9 참조)과의 사이의 접속을 결정하는 하나의 회로(30)를 선택하기 위하여 배선(210)의 전위를 제어한다. 또한 구동 회로(310)는, 셀 어레이(300)에 포함된 회로(30)들로부터, 데이터가 판독되는 하나의 회로(30)를 선택하기 위하여 배선(210)의 전위를 제어한다.

구체적으로는, 도 10에서의 구동 회로(310)는 복수의 회로(30)로부터 일부의 회로(30)를 선택하기 위한 신호를 생성하는 기능을 갖는 회로(311)와, 배선 CONTEXT1~배선 CONTEXTy에 입력된 신호에 따라, 선택된 회로(30)로부터 하나의 회로(30)를 선택하기 위한 기능을 갖는 복수의 회로(312)를 포함한다. 회로(311)의 예는 디코더이고, 회로(312)의 예는 AND 회로이다.

도 10에서 회로 구성을 포함하는 데이터를 기억하는 회로(30)로부터 하나의 회로(30)를 구동 회로(310)에 의하여 선택하기 위하여, 회로(311)로부터 출력된 모든 신호의 전위는 하이로 설정되고 배선 CONTEXT1~배선 CONTEXTy 중에서 선택되는 하나의 회로(30)에 대응하는 배선 CONTEXT만의 전위가 하이로 설정된다. 도 10의 예에서, 회로(311)로부터 출력된 모든 신호의 전위가 하이로 설정되는지는, 배선 ALLEN으로부터 회로(311)에 공급된 전위에 따라 결정된다.

하나의 회로(30)가 선택될 때, 하나의 배선(206)과 배선(203) 및 배선(205) 사이의 접속이 결정된다. 하나의 회로(30)가 구동 회로(310)에 의하여 선택되는 동안 도 3 등에 도시된 트랜지스터(109)가 온되고 소정의 전위가 배선(206)에 공급될 때, 선택된 회로(30)의 데이터가 배선(203) 및 배선(205)에 출력될 수 있다.

도 10에 도시된 구동 회로(310)에서, 배선 CADR로부터 공급되고 데이터로서 어드레스를 포함하는 신호가 회로(311)에 의하여 디코딩될 때, 데이터가 판독되는 하나의 회로(30)는 회로(30)들로부터 선택된다.

구동 회로(330)는, 셀 어레이(300)에 포함된 회로(30)들로부터, 데이터가 입력되는 하나의 회로(30)를 선택하기 위하여 배선(201)의 전위를 제어한다. 도 10에서의 구동 회로(330)는 구체적으로 회로(30)들로부터 하나의 회로(30)를 선택하기 위한 신호를 생성하는 기능을 갖는 회로(331)를 포함한다. 회로(331)로서는, 예를 들어 디코더가 사용될 수 있다. 도 10에서 구동 회로(330)에 의하여 하나의 회로(30)를 선택하기 위하여, 배선 WADR로부터 공급되는, 데이터로서 어드레스를 포함하는 신호가 회로(331)에 의하여 디코딩된다.

(실시형태 8)

본 실시형태에서, 도 1의 (A)~(C)에 도시된 회로(12)의 구체적인 구조의 예에 대하여 설명한다.

도 11의 (A)는 회로(12)의 구성의 일부의 예를 도시한 것이다. 도 11의 (A)에서, 회로(12)는 회로(15)를 포함하는 제 1 열(80-1), 회로(15)를 포함하는 제 2 열(80-2), 및 회로(15)를 포함하는 제 3 열(80-3)을 포함한다. 도 11의 (A)는 제 1 열(80-1), 제 2 열(80-2), 및 제 3 열(80-3)이 왼쪽으로부터 이 순서대로 병렬로 위치하는 예를 도시한 것이다.

회로(12)는 복수의 배선(142), 복수의 배선(143), 복수의 배선(144), 복수의 배선(145), 복수의 배선(146), 복수의 배선(147), 및 복수의 배선(148)도 포함한다.

제 1 열(80-1)에서의 회로(15) 각각의 제 1 출력 단자는 배선(142) 중 하나에 전기적으로 접속된다. 제 1 열(80-1)에서의 회로(15) 각각의 제 2 출력 단자는 배선(143) 중 하나에 전기적으로 접속된다.

제 2 열(80-2)에서의 회로(15) 각각의 제 1 출력 단자는 배선(145) 중 하나에 전기적으로 접속된다. 제 2 열(80-2)에서의 회로(15) 각각의 제 2 출력 단자는 배선(146) 중 하나에 전기적으로 접속된다.

제 3 열(80-3)에서의 회로(15) 각각의 제 1 출력 단자는 배선(144) 중 하나에 전기적으로 접속된다. 제 3 열(80-3)에서의 회로(15) 각각의 제 2 출력 단자는 배선(148) 중 하나에 전기적으로 접속된다.

또한, 각 회로(15)의 제 1 출력 단자의 수 및 제 2 출력 단자의 수는 하나에 한정되지 않고, 제 1 출력 단자의 수 및 제 2 출력 단자의 수의 어느 하나 또는 양쪽은 하나 이상이라도 좋다. 또한, 제 1 출력 단자의 수 및 제 2 출력 단자의 수에 상관없이 하나의 출력 단자는 하나의 배선에 늘 접속되기도 한다. 따라서, 하나의 열이 Y개의 회로(15)(Y는 자연수)를 포함하는 경우, 회로(12)는 제 1 출력 단자에 접속되는 Y개의 배선 및 제 2 출력 단자에 접속되는 Y개의 배선을 적어도 포함한다.

제 1 열(80-1)은 배선(142)과 배선(143) 사이에 위치한다. 제 2 열(80-2)은 배선(145)과 배선(146) 사이에 위치한다. 제 3 열(80-3)은 배선(144)과 배선(148) 사이에 위치한다.

제 2 열(80-2)의 회로(15)의 제 1 출력 단자에 접속되는 배선(145)은, 제 1 열(80-1)과 제 2 열(80-2) 사이 및 제 1 열(80-1)과 도 11의 (A)의 제 1 열(80-1)의 왼쪽에 위치되는 회로(15)의 열(미도시) 사이의 양쪽에 제공된다. 제 3 열(80-3)의 회로(15)의 제 1 출력 단자에 접속되는 배선(144)은, 제 1 열(80-1)과 제 2 열(80-2) 사이 및 제 2 열(80-2)과 제 3 열(80-3) 사이의 양쪽에 제공된다. 도 11의 (A)에서 제 3 열(80-3)의 오른쪽에 위치하는 회로(15)(미도시)의 제 1 출력 단자에 접속되는 배선(147)은 제 2 열(80-2)과 제 3 열(80-3) 사이 및 제 3 열(80-3)과 제 3 열(80-3)의 오른쪽에 위치되는 회로(15)의 열(미도시) 사이의 양쪽에 제공된다.

제 N(N은 3 이상의 자연수) 열에 주목하는 경우, 제 N 열의 회로(15)의 제 1 출력 단자에 접속되는 복수의 배선은 제 N 열과 제 (N-1) 열 사이 및 제 (N-1) 열과 제 (N-2) 열 사이의 양쪽에 제공된다. N이 2인 경우, 제 2 열의 회로(15)의 제 1 출력 단자에 전기적으로 접속된 복수의 배선이 제 2 열과 제 1 열 사이 및 제 1 열과 I/O 사이의 양쪽에 제공된다. 이 I/O는, 회로(12)의 외부로부터 회로(15)로의 신호의 입력 또는 회로(15)로부터 회로(12)의 외부로의 신호의 출력을 제어하는 인터페이스로서 기능한다.

본 발명의 일 형태에서, 제 (N-1)(N은 3 이상의 자연수) 열에 주목하는 경우, 제 (N-1) 열의 회로(15)의 제 1 출력 단자에 전기적으로 접속되는 배선, 제 N 열의 회로(15)의 제 1 출력 단자에 전기적으로 접속되는 배선, 및 제 (N-2) 열의 회로(15)의 제 2 출력 단자에 전기적으로 접속되는 배선은 회로(410)를 통하여 제 (N-1) 열의 회로(15)의 입력 단자에 전기적으로 접속된다.

구체적으로, 도 11의 (A)에서, 예를 들어 제 2 열(80-2)의 회로(15)의 제 1 출력 단자에 전기적으로 접속된 배선(145), 제 3 열(80-3)의 회로(15)의 제 1 출력 단자에 전기적으로 접속된 배선(144), 및 제 1 열(80-1)의 회로(15)의 제 2 출력 단자에 전기적으로 접속된 배선(143)은 회로(410)를 통하여 제 2 열(80-2)의 회로(15)의 입력 단자에 전기적으로 접속된다.

도 11의 (B)는, 도 11의 (A)에 도시된, 배선(143), 배선(144), 및 배선(145)과, 제 2 열(80-2)의 회로(15)의 입력 단자 사이의 전기적 접속을 제어하는 회로(410)의 회로도이다. 도 11의 (B)에서, 복수의 배선(148)은 제 2 열(80-2)의 회로(15)의 복수의 입력 단자에 전기적으로 접속된다.

회로(410)는 도 3, 6, 7, 및 9 중 어느 것에 도시된 구성을 갖는 복수의 회로(14)를 포함한다. 도 11의 (C)는 도 11의 (B)에 도시된 회로(410)의 구체적인 구성예를 도시한 것이다. 도 11의 (B)의 회로(410)는 도 11의 (C)에 도시된 바와 같이 세 개의 셀(40)을 포함한다.

도 11의 (C)의 회로(410)는 세 개의 배선(148)에 접속되고 세 개의 셀(40)을 포함한다. 회로(410)에 포함된 셀(40)의 수는 회로(15)의 입력 단자 수에 따라 결정될 수 있다.

대표적인 예로서, 도 11의 (B) 및 (C)는 배선(143, 144, 및 145)과 배선(148) 사이의 전기적 접속을 제어하는 회로(410)를 도시한 것이고; 도 11의 (A)에서 일군의 배선과 다른 일군의 배선 사이의 전기적 접속을 제어하는 회로(410)는 상술한 것과 같은 구조를 갖는다.

도 12는 도 11의 (C)의 회로(410)의 더 구체적인 구성예를 도시한 것이다. 도 12는 배선(143, 144, 및 145)과 회로(410) 사이의 자세한 접속 관계를 나타낸 것이다. 도 12에 도시된 바와 같이, 셀(40) 각각이 배선(143, 144, 및 145)과 배선(148)들 중 하나 사이의 전기적 연속성을 제어한다.

도 3, 6, 7, 및 9 중 어느 것에 도시된 회로(14)가 도 12에 채용되는 경우, 도 12의 복수의 배선(143)~배선(145)이 배선(203), 배선(205) 등에 상당하고, 도 12의 배선(148)은 배선(206)에 상당한다. 또한, 도 11의 (C)의 셀(40)은 셀(50)로 대체될 수 있다.

상술한 바와 같이, 본 발명의 일 형태에서, 배선(143, 144, 및 145) 등의, 회로(15)의 출력 단자에 전기적으로 접속되는 복수의 배선 중 하나는 셀(40) 및 셀(50)에 기억된 데이터에 따라 선택되고, 선택된 하나의 배선과, 배선(148) 등의, 다른 회로(15)의 입력 단자에 전기적으로 접속된 다른 배선은, 회로(14)에 의하여 서로 전기적으로 접속된다. 또한, 본 발명의 일 형태에서, 상술한 구성을 갖는 회로(14)를 포함하는 회로(410) 및 회로(410)에 의하여 전기적 연속성이 제어되는 상술한 다양한 배선이 제 1 열(80-1), 제 2 열(80-2), 및 제 3 열(80-3) 등의, 회로(15)를 갖는 열들 사이에 제공된다. 따라서, 도 11의 (A)에 도시된 회로(12)에서, 제 2 열(80-2)에서의 두 개의 회로(15) 사이의 전기적 연속성은 회로(14)에 의하여 제어될 수 있다. 제 1 열(80-1)의 회로(15)들 중 하나와 제 2 열(80-2)의 회로(15)들 중 하나 사이의 전기적 연속성은 회로(14)에 의하여 제어될 수 있다. 제 2 열(80-2)의 회로(15)들 중 하나와 제 3 열(80-3)의 회로(15)들 중 하나 사이의 전기적 연속성은 회로(14)에 의하여 제어될 수 있다. 따라서, 본 발명의 일 형태는 설계 자유도를 높이면서 셀(40)과 셀(50) 사이의 전기적 연속성을 제어하기 위하여 소수의 스위치를 필요로 하는 회로(12)를 달성할 수 있다.

(실시형태 9)

본 실시형태에서, 도 1의 (A)~(C)에 도시된 회로(13)의 구체적인 구조의 예에 대하여 설명한다.

도 13의 (A)는 회로(15)의 일 형태를 도시한 것이다. 도 13의 (A)에 도시된 회로(15)는 룩업 테이블(LUT)(560), 플립플롭(561), 및 기억 장치(562)를 포함한다. LUT(560)의 논리 연산의 종류는 기억 장치(562)에 기억된 데이터에 따라 결정된다. 구체적으로, LUT(560)에서, 입력 단자(563)에 공급되는 입력 신호의 논리값에 대한 출력 신호의 논리값은 상기 데이터에 따라 결정된다. 이때, LUT(560)는 출력 신호의 논리값을 포함하는 신호를 출력한다. 플립플롭(561)은 LUT(560)로부터 출력된 신호를 유지하고 클럭 신호 CLK에 동기하여 제 1 출력 단자(564) 및 제 2 출력 단자(565)로부터 상기 신호에 대응하는 출력 신호를 출력한다.

또한, 회로(15)가 멀티플렉서를 포함하고 LUT(560)로부터의 출력 신호가 플립플롭(561)을 통하는지 여부는 멀티플렉서에 의하여 선택되는 것이 가능하다.

플립플롭(561)의 종류는 데이터에 의하여 결정되어도 좋다. 구체적으로, 플립플롭(561)은 상기 데이터에 따라, D 플립플롭, T 플립플롭, JK 플립플롭, 및 RS 플립플롭 중 어느 것으로서 기능할 수 있다.

도 13의 (B)는 회로(15)의 다른 실시형태를 도시한 것이다. 도 13의 (B)에 도시된 회로(15)는 도 13의 (A)의 회로(15)의 구성 요소에 더하여 AND 회로(566)를 포함한다. AND 회로(566)에, 플립플롭(561)으로부터의 신호가 액티브 하이 입력으로서 공급되고, 배선(206)(도 3, 6, 7, 및 9에 도시되었음)의 전위를 초기화하기 위한 배선(207)의 전위는 액티브 로우 입력으로서 공급된다. 상술한 구성으로, 배선(206)의 전위가 배선(207)의 전위에 따라 초기화될 때, 회로(15)로부터의 출력 신호가 공급되는 배선은 트랜지스터(109)(도 3, 6, 7, 및 9에 도시되었음)에 접속된 전원선의 전위의 사용에 의하여 초기화될 수 있다. 따라서, 대량의 전류가 회로(15)들 사이에 흐르는 것을 방지할 수 있어, 회로(12)의 파괴를 방지할 수 있다.

도 13의 (C)는 회로(15)의 다른 실시형태를 도시한 것이다. 도 13의 (C)에 도시된 회로(15)는 도 13의 (A)의 회로(15)의 구성 요소에 더하여 멀티플렉서(568)를 포함한다. 도 13의 (C)의 회로(15)는 두 개의 기억 장치(562)(기억 장치(562a 및 562b))도 포함한다. LUT(560)의 논리 연산의 종류는 기억 장치(562a)에 기억된 데이터에 따라 결정된다. LUT(560)로부터 출력된 신호 및 플립플롭(561)으로부터 출력된 신호는 멀티플렉서(568)에 입력된다. 멀티플렉서(568)는 기억 장치(562b)에 기억된 데이터에 따라 두 개의 출력 신호 중 하나를 선택하고 출력하는 기능을 갖는다. 멀티플렉서(568)의 출력 신호는 제 1 출력 단자(564) 및 제 2 출력 단자(565)로부터 출력된다.

(실시형태 10)

본 발명의 일 형태의 장치(10)의 구체적인 구성예에 대하여 설명한다. 도 14는 장치(10)의 구성예를 도시한 블록도이다.

도 14에 도시된 장치(10)는 회로(11) 및 회로(12)를 포함한다. 회로(11)는 제어 장치(601), 연산 장치(602), 메인 메모리(603), 입력 장치(604), 출력 장치(605), 인터페이스(IF)(606), 및 버퍼 메모리 장치(607)를 포함한다. 회로(12)는 회로(13) 및 회로(14)를 포함한다.

제어 장치(601)는 애플리케이션 등의 프로그램에 포함된 입력 명령을 디코딩하고 실행하기 위하여, 장치(10)에 포함된 연산 장치(602), 메인 메모리(603), 입력 장치(604), 출력 장치(605), IF(606), 및 버퍼 메모리 장치(607)의 동작을 총괄하여 제어하는 기능을 갖는다. 연산 장치(602)는 4칙 연산 및 논리 연산 등의 다양한 연산 처리를 수행하는 기능을 갖는다.

도 14는 독립된 블록으로서 제어 장치(601) 및 연산 장치(602)가 도시된 것이지만, 장치(10)는 제어 장치(601) 및 연산 장치(602) 대신에, 제어 장치(601)의 기능 및 연산 장치(602)의 기능을 양쪽 모두 갖는 중앙 처리 장치를 포함하여도 좋다.

메인 메모리(603)는 제어 장치(601)에 의하여 실행되는 복수의 명령을 포함하는 애플리케이션 등의 프로그램 및 연산 장치(602)에 의하여 수행되는 연산 처리에 사용되는 데이터를 기억하는 기능을 갖는다.

버퍼 메모리 장치(607)는 연산 장치(602)의 연산 처리 중에 얻어진 데이터 또는 연산 장치(602)의 연산 처리의 결과 얻어진 데이터를 기억하는 기능을 갖는다. 버퍼 메모리 장치(607)는 애플리케이션 등의 프로그램을 일시적으로 기억하는 기능을 가져도 좋다.

입력 장치(604)는 장치(10)에 외부적 입력 명령을 송신하는 기능을 갖는다. 입력 장치(604)로서, 예를 들어 키보드, 마우스, 또는 터치 패널을 사용할 수 있다.

출력 장치(605)는 장치(10)의 동작 상태, 애플리케이션 등의 프로그램의 실행에 의하여 얻어진 결과 등을 정보로서 출력하는 기능을 갖는다. 출력 장치(605)로서, 예를 들어 디스플레이, 프로젝터, 프린터, 플로터 또는 오디오 출력 장치가 사용될 수 있다.

IF(606)는 회로(11)와 회로(12) 사이의 데이터 경로이다. 구체적으로, 회로(13)에서 생성된 테스트 패턴은 IF(606)를 통하여 회로(11)로 송신된다. 이때, 회로(11)가 테스트 패턴에 따라 동작하는 경우에 얻어진 신호가 IF(606)를 통하여 회로(13)로 송신된다. 회로(14)가 버퍼 메모리 장치(607)와 함께 세트 연관 버퍼 메모리 장치로서 기능할 때, 회로(14) 및 버퍼 메모리 장치(607)는 예를 들어 연산 장치(602)에 의한 연산 처리의 도중에서 얻은 데이터 및 연산 장치(602)에 의한 연산 처리의 결과로서 얻어진 데이터를 기억한다. 회로(14)는 애플리케이션 등의 프로그램을 일시적으로 기억하는 기능을 가져도 좋다.

명령의 실행은 제어 장치(601)에서 반복되어 프로그램이 실행된다.

(실시형태 11)

본 발명의 일 형태에 따른 장치에서는, 도 3, 도 4의 (A)~(D), 도 6, 7, 및 9에 도시된 트랜지스터(101) 및 트랜지스터(104)의 오프 상태 전류가 낮으면 데이터의 유지 기간을 길게 할 수 있다. 그러므로 트랜지스터(101) 및 트랜지스터(104)는 산화물 반도체막에서 채널 형성 영역을 갖는 것이 바람직하다.

산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(101)의 구조예를 도 15의 (A)~(C)에 도시하였다. 도 15의 (A)는 트랜지스터(101)의 상면도이다. 또한, 도 15의 (A)에서는 트랜지스터(101)의 레이아웃을 명확하게 하기 위하여 절연막을 도시하지 않았다. 도 15의 (B)는 도 15의 (A)의 상면도의 파선 A1-A2를 따른 단면도이다. 도 15의 (C)는 도 15의 (A)의 상면도의 파선 A3-A4를 따른 단면도이다. 여기서는 트랜지스터(101)의 구조를 나타내지만, 트랜지스터(104)는 같은 구조를 가질 수 있다.

도 15의 (A)~(C)에 도시된 바와 같이, 트랜지스터(101)는, 절연막(701) 위에 순차적으로 적층된 산화물 반도체막(702a) 및 산화물 반도체막(702b)과; 산화물 반도체막(702b)에 전기적으로 접속되고 소스 전극 또는 드레인 전극으로서 기능하는 도전막(703) 및 도전막(704)과; 산화물 반도체막(702b), 도전막(703), 및 도전막(704) 위의 산화물 반도체막(702c)과; 게이트 절연막으로서 기능하며 산화물 반도체막(702c) 위에 위치하는 절연막(705)과; 게이트 전극으로서 기능하며 절연막(705)을 사이에 두고 산화물 반도체막(702a), 산화물 반도체막(702b), 및 산화물 반도체막(702c)과 중첩되는 도전막(706)을 포함한다.

트랜지스터(101)의 구체적인 구조의 다른 일례를 도 16의 (A)~(C)에 도시하였다. 도 16의 (A)는 트랜지스터(101)의 상면도이다. 또한, 도 16의 (A)에는 트랜지스터(101)의 레이아웃을 명확하게 하기 위하여 절연막을 도시하지 않았다. 도 16의 (B)는 도 16의 (A)의 상면도의 파선 A1-A2를 따른 단면도이다. 도 16의 (C)는 도 16의 (A)의 상면도의 파선 A3-A4를 따른 단면도이다.

도 16의 (A)~(C)에 도시된 바와 같이, 트랜지스터(101)는, 절연막(701) 위에 순차적으로 적층된 산화물 반도체막(702a)~산화물 반도체막(702c)과; 산화물 반도체막(702c)에 전기적으로 접속되고 소스 전극 또는 드레인 전극으로서 기능하는 도전막(703) 및 도전막(704)과; 산화물 반도체막(702c), 도전막(703), 및 도전막(704) 위에 위치하고 게이트 절연막으로서 기능하는 절연막(705)과; 게이트 전극으로서 기능하며 절연막(705)을 사이에 두고 산화물 반도체막(702a), 산화물 반도체막(702b), 및 산화물 반도체막(702c)과 중첩되는 도전막(706)을 포함한다.

또한, 도 15의 (A)~(C) 및 도 16의 (A)~(C)는, 산화물 반도체막(702a)~산화물 반도체막(702c)이 적층되는 트랜지스터(101)의 구조예를 도시한 것이다. 트랜지스터(101)의 산화물 반도체막은, 복수의 산화물 반도체막을 포함하는 적층에 한정되지 않으며, 단일의 산화물 반도체막이어도 좋다.

트랜지스터(101)가 순차적으로 적층된 산화물 반도체막(702a)~산화물 반도체막(702c)을 포함하는 반도체막을 포함하는 경우, 산화물 반도체막(702a)~산화물 반도체막(702c)은 각각 산화물 반도체막(702b)에 포함된 금속 원소 중 적어도 하나를 포함하고, 산화물 반도체막(702b)보다 전도대 바닥의 에너지가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이며 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물막이다. 산화물 반도체막(702b)은 적어도 인듐을 포함하면, 캐리어 이동도가 높아지므로 바람직하다.

트랜지스터(101)가 상술한 구조를 갖는 반도체막을 포함하는 경우, 게이트 전극에 전압을 인가함으로써 반도체막에 전계가 가해지면, 산화물 반도체막 중에서 전도대 바닥이 가장 작은 산화물 반도체막(702b)에 채널 영역이 형성된다. 즉, 산화물 반도체막(702b)과 절연막(705) 사이에 제공된 산화물 반도체막(702c)에 의하여, 절연막(705)과 이격된 산화물 반도체막(702b)에 채널 영역을 형성할 수 있다.

산화물 반도체막(702c)은 산화물 반도체막(702b)에 포함되는 금속 원소 중 적어도 하나를 포함하기 때문에 산화물 반도체막(702b)과 산화물 반도체막(702c) 사이의 계면에서는 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서 캐리어의 움직임이 저해되기 어렵기 때문에, 이 결과 트랜지스터(101)의 전계 효과 이동도가 높게 된다.

만약에 산화물 반도체막(702a)과 산화물 반도체막(702b) 사이의 계면에 계면 준위가 형성되면, 계면 근방에서도 채널 영역이 형성되고; 이로써 트랜지스터(101)의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(702a)은 산화물 반도체막(702b)에 포함되는 금속 원소 중 적어도 하나를 포함하기 때문에 산화물 반도체막(702a)과 산화물 반도체막(702b) 사이의 계면에는 계면 준위가 형성되기 어렵다. 따라서, 상기 구조에 의하여, 트랜지스터(101)의 문턱 전압 등의 전기적 특성의 변화를 저감시킬 수 있다.

산화물 반도체막들 사이에 존재하는 불순물로 인하여 산화물 반도체막들 사이의 계면에서 캐리어의 흐름을 저해하는 계면 준위가 형성되지 않도록 복수의 산화물 반도체막을 적층시키는 것이 바람직하다. 만약에 적층된 산화물 반도체막들 사이에 불순물이 존재하면, 산화물 반도체막들 사이에서 전도대 바닥의 연속성이 없어지고, 계면 근방에서 캐리어가 포획되거나 또는 재결합에 의하여 캐리어가 사라지기 때문이다. 막들 사이에 존재하는 불순물의 저감으로, 주성분으로서 적어도 하나의 공통 금속을 포함하는 복수의 산화물 반도체막을 단순히 적층시키는 경우와 비교하여 연속 접합(여기서는 특히 막들 사이에서 연속적으로 변화되는 전도대 바닥의 U자형 우물 구조)이 형성되기 더 쉽다.

이런 연속 에너지 밴드를 형성하기 위해서는, 로드 로크실(load lock chamber)이 제공된 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속해서 막들이 적층되는 것이 필요하다. 스퍼터링 장치의 각 체임버는, 산화물 반도체에 있어서 불순물의 역할을 하는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착 진공 펌프를 사용하여 고진공 배기(5×10^-7Pa~1×10^-4Pa)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 사용하면 배출계를 통하여 체임버 내에 가스가 역류하는 것을 방지하는 것이 바람직하다.

고순도화된 진성 산화물 반도체를 얻기 위해서는, 체임버의 고진공 배출뿐만 아니라 스퍼터링에 사용하는 가스의 고순도화도 중요하다. 상기 스퍼터링 가스로서 사용하는 산소 가스 또는 아르곤 가스가 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하의 이슬점을 갖도록 고순도화될 때, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다. 구체적으로, 산화물 반도체막(702b)이 In-M-Zn 산화물막(M은, Ga, Y, Zr, La, Ce 또는 Nd)이고 금속 원소의 원자수비가 In:M:Zn=x₁:y₁:z₁인 타깃이 산화물 반도체막(702b)의 형성에 사용되면, x₁/y₁은 바람직하게는 1/3~6, 더 바람직하게는 1~6의 범위, 및 z₁/y₁은 바람직하게는 1/3~6, 더 바람직하게는 1~6의 범위인 것이 바람직하다. 또한, z₁/y₁을 1~6의 범위로 함으로써 산화물 반도체막(702b)으로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)막이 형성되기 쉽게 된다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1 및 In:M:Zn=3:1:2이다.

구체적으로, 산화물 반도체막(702a) 및 산화물 반도체막(702c)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)이고 산화물 반도체막(702a) 및 산화물 반도체막(702c)을 형성하기 위한 타깃에서의 M 및 Zn에 대한 In의 금속 원소의 원자수비가 x₂:y₂:z₂인 경우, x₂/y₂＜x₁/y₁이고 z₂/y₂는 1/3~6의 범위인 것이 바람직하고, 1~6이 더 바람직하다. 또한, z₂/y₂를 1~6의 범위로 함으로써 산화물 반도체막(702a) 및 산화물 반도체막(702c)으로서 CAAC-OS막이 형성되기 쉽게 된다. 타깃의 금속 원소의 원자수비의 대표적인 예는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, 및 In:M:Zn=1:3:8이다.

또한, 산화물 반도체막(702a) 및 산화물 반도체막(702c)은 각각 3nm~100nm, 바람직하게는 3nm~50nm의 두께를 갖는다. 또한, 산화물 반도체막(702b)은 3nm~200nm, 바람직하게는 3nm~100nm, 더 바람직하게는 3nm~50nm의 두께를 갖는다.

3층의 산화물 반도체막에 있어서, 산화물 반도체막(702a)~산화물 반도체막(702c)은 비정질 또는 결정질이 될 수 있다. 또한, 채널 영역이 형성되는 산화물 반도체막(702b)이 결정질이라면 바람직하고, 이 경우 트랜지스터(101)는 안정된 전기적 특성을 가질 수 있다.

또한, 채널 형성 영역이란, 게이트 전극과 중첩되고 소스 전극과 드레인 전극 사이에 위치하는, 트랜지스터의 반도체막의 영역을 말한다. 채널 영역이란, 채널 형성 영역에서 전류가 주로 흐르는 영역을 말한다.

예를 들어, 스퍼터링법으로 형성된 In-Ga-Zn 산화물막이 산화물 반도체막(702a) 및 산화물 반도체막(702c)으로서 각각 사용되는 경우, 산화물 반도체막(702a) 및 산화물 반도체막(702c)은 1:3:2의 원자수비로 In, Ga, 및 Zn을 포함하는 In-Ga-Zn 산화물 타깃을 사용하여 퇴적될 수 있다. 퇴적 조건은, 예를 들어 이하와 같이 할 수 있다: 퇴적 가스로서 아르곤 가스(유량률: 30sccm) 및 산소 가스(유량률: 15sccm)를 사용하고; 압력을 0.4Pa로 하고; 기판 온도를 200℃로 하고; DC 전력을 0.5kW로 한다.

또한, 산화물 반도체막(702b)을 CAAC-OS막으로 하는 경우, 산화물 반도체막(702b)은 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])을 포함한 다결정 타깃을 사용하여 퇴적되는 것이 바람직하다. 퇴적 조건은, 예를 들어 이하와 같이 할 수 있다: 퇴적 가스로서 아르곤 가스(유량률: 30sccm) 및 산소 가스(유량률: 15sccm)를 사용하고; 압력을 0.4Pa로 하고; 기판의 온도를 300℃로 하고; DC 전력을 0.5kW로 한다.

또한, 산화물 반도체막(702a)~산화물 반도체막(702c)은 스퍼터링법에 의하여 형성될 수 있지만, 다른 방법, 예를 들어 열 CVD법에 의하여 형성되어도 좋다. 열 CVD법의 예로서 MOCVD(metal organic chemical vapor deposition)나 ALD(aomic layer deposition)를 포함한다.

또한, 전자도너로서 기능하는 수분 또는 수소 등의 불순물의 제거 및 산소 결손의 저감에 의하여 얻어진 고순도화된 산화물 반도체(purified oxide semiconductor)는 캐리어 발생원이 적기 때문에, i형(진성) 반도체 또는 실질적으로 i형 반도체가 될 수 있다. 그러므로, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는 극히 낮은 오프 상태 전류를 나타내고 고신뢰성을 갖는다. 상기 산화물 반도체막에서 채널 형성 영역을 포함하는 트랜지스터는, 양의 문턱 전압을 갖기(즉, 노멀리 오프 특성을 갖기) 쉽다.

불순물 원소가 저감되기 때문에, 고순도화된 산화물 반도체막은 낮은 캐리어 밀도를 갖는다. 막의 캐리어 밀도가 8×10¹¹개/cm³ 미만, 바람직하게는 1×10¹¹개/cm³ 미만, 더 바람직하게는 1×10¹⁰개/cm³ 미만이고, 1×10^-9개/cm³ 이상일 수 있다.

구체적으로, 다양한 실험에 의하여, 고순도화된 산화물 반도체막에서 채널 형성 영역을 갖는 트랜지스터의 낮은 오프 상태 전류를 증명할 수 있다. 예를 들어, 1×10⁶μm의 채널 폭 및 10μm의 채널 길이를 갖는 소자의 오프 상태 전류는, 1V~10V의 소스 전극과 드레인 전극 사이의 전압(드레인 전압)에서, 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10^-13A 이하일 수 있다. 이 경우, 트랜지스터의 채널 폭으로 규격화된 오프 상태 전류는 100zA/μm 이하이다. 또한, 용량 소자와 트랜지스터를 서로 접속하여, 용량 소자에 흐르는 또는 용량 소자로부터 흐르는 전하를 상기 트랜지스터에 의하여 제어하는 회로를 사용하여, 오프 상태 전류를 측정한다. 상기 측정에서는, 고순도화된 산화물 반도체막을 상기 트랜지스터의 채널 형성 영역에 사용하고, 용량 소자의 단위 시간당 전하량의 변화로부터 상기 트랜지스터의 오프 상태 전류를 측정한다. 이 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우에, 수십 yA/μm라는 더 낮은 오프 상태 전류가 얻어지는 것을 알 수 있다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는 결정질 실리콘을 포함하는 트랜지스터보다 오프 상태 전류가 현저히 낮다.

반도체막으로서 산화물 반도체막을 사용하는 경우, 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차를 저감하기 위한 스테빌라이저로서, 상기 산화물 반도체는 인듐(In) 및/또는 아연(Zn)에 더하여, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 및/또는 지르코늄(Zr)을 포함하는 것이 바람직하다.

산화물 반도체 중에서도 In-Ga-Zn 산화물 및 In-Sn-Zn 산화물은 스퍼터링법이나 습식에 의하여 전기적 특성이 뛰어난 트랜지스터를 형성할 수 있고, 또한 간단히 대량 생산할 수 있으며, 탄소화 실리콘, 질화 갈륨, 및 산화 갈륨보다 유리하다. 또한, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨을 사용하는 경우와 달리, 상기 In-Ga-Zn 산화물의 사용은, 유리 기판 위로의 뛰어난 전기적 특성을 갖는 트랜지스터의 형성 및 더 큰 기판의 사용을 가능하게 한다.

다른 스테빌라이저로서 산화물 반도체는 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 및 루테튬(Lu) 등의 한 종류 또는 복수 종류의 란타노이드를 포함하여도 좋다.

예를 들어, 산화물 반도체로서, 이하 산화물 중 어느 것을 사용할 수 있다: 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물(IGZO라고도 표기함), In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Ce-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 및 In-Hf-Al-Zn 산화물.

예를 들어, In-Ga-Zn 산화물이란, In, Ga, 및 Zn을 포함하는 산화물을 말하고, In, Ga, 및 Zn의 비율에 한정은 없다. 또한, In-Ga-Zn 산화물은 In, Ga, 및 Zn 이외의 금속 원소를 포함하여도 좋다. In-Ga-Zn 산화물은, 전계가 인가되지 않는 경우 충분히 높은 저항을 갖고, 오프 상태 전류를 충분히 저감시킬 수 있다. 또한, In-Ga-Zn 산화물은 높은 이동도를 갖는다.

예를 들어, In-Sn-Zn 산화물에서는 비교적 쉽게 높은 이동도를 얻을 수 있다. 한편, In-Ga-Zn 산화물을 사용하면, 벌크 내 결함 밀도의 저감에 의하여 이동도를 증가시킬 수 있다.

트랜지스터(101)에서, 소스 전극 및 드레인 전극의 금속은 소스 전극 및 드레인 전극에 사용되는 도전성 재료에 따라 반도체막으로부터 산소를 추출할 수 있다. 이 경우, 소스 전극 및 드레인 전극에 접촉하는 산화물 반도체막의 영역이 산소 결손의 형성으로 인하여 n형 영역이 된다. n형 영역은 소스 영역 또는 드레인 영역으로서 기능하며, 이 결과 산화물 반도체막과 소스 전극 또는 드레인 전극과의 사이에서의 접촉 저항이 저감된다. 따라서, n형 영역의 형성에 의하여 트랜지스터(101)의 이동도 및 온 상태 전류를 증가시키며, 트랜지스터(101)를 사용한 장치의 고속 동작으로 이어진다.

또한, 소스 전극 및 드레인 전극 중의 금속에 의한 산소의 추출은, 소스 전극 및 드레인 전극을 스퍼터링법에 의하여 형성할 때 또는 소스 전극 및 드레인 전극을 형성한 후에 가열 처리가 수행될 때에 일어날 수 있다. n형 영역은, 산소와 결합하기 쉬운 도전성 재료를 사용하여 소스 전극 및 드레인 전극을 형성함으로써 형성되기 더 쉬워진다. 이런 도전성 재료의 예로서는 Al, Cr, Cu, Ta, Ti, Mo, 및 W을 포함한다.

적층된 산화물 반도체막을 포함하는 반도체막을 트랜지스터(101)에 사용하는 경우, 트랜지스터(101)의 이동도 및 온 상태 전류를 증가시키고 반도체 장치가 고속으로 동작할 수 있는 데에 있어서, 채널 영역으로서 기능하는 산화물 반도체막(702b)까지 n형 영역이 확장되는 것이 바람직하다.

절연막(701)은, 가열에 의하여 산소의 일부를 산화물 반도체막(702a)~산화물 반도체막(702c)에 공급하는 기능을 갖는 것이 바람직하다. 절연막(701)의 결함 수가 적고, 대표적으로는 실리콘의 댕글링 본드에 기인하는 g=2.001의 스핀의 밀도가 1×10¹⁸spins/cm³ 이하인 것이 바람직하다. 스핀 밀도는 ESR 분석기에 의하여 측정된다.

절연막(701)은, 가열에 의하여 산소의 일부를 산화물 반도체막(702a)~산화물 반도체막(702c)에 공급하는 기능을 갖도록 산화물을 사용하여 형성되는 것이 바람직하다. 산화물의 예는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 포함한다. 절연막(701)은 플라스마 강화 CVD(plasma-enhanced CVD), 스퍼터링법 등에 의하여 형성될 수 있다.

또한, 본 명세서에서, 산화질화물은 질소보다 산소를 더 포함하고, 질화산화물은 산소보다 질소를 더 포함한다.

또한, 도 15의 (A)~(C) 및 도 16의 (A)~(C)에 도시된 트랜지스터(101)에서, 도전막(706)은 도전막(703) 및 도전막(704)과 중첩되지 않는, 채널 영역을 포함하는 산화물 반도체막(702b)의 단부, 즉 도전막(703) 및 도전막(704)이 위치하는 영역과는 상이한 영역에 있는 산화물 반도체막(702b)의 단부와 중첩된다. 산화물 반도체막(702b)의 단부가 단부의 형성을 위한 에칭에 의하여 플라스마에 노출되면, 에칭 가스로부터 생성된 염소 라디칼, 불소 라디칼 등이 산화물 반도체에 포함된 금속 원소와 결합되기 쉽다. 이 이유로, 산화물 반도체막의 단부에서는, 금속 원소와 결합된 산소가 방출되기 쉬워, 산소 결손이 형성되기 쉽고 산화물 반도체막은 n형 도전성을 갖기 쉽다. 그러나, 도 15의 (A)~(C) 및 도 16의 (A)~(C)에서의 트랜지스터(101)에서, 도전막(703) 및 도전막(704)과 중첩되지 않는 산화물 반도체막(702b)의 단부가 도전막(706)과 중첩되기 때문에, 도전막(706)의 전위를 제어함으로써 상기 단부에 가해지는 전계를 조절할 수 있다. 따라서, 산화물 반도체막(702b)의 단부를 통하는 도전막(703)과 도전막(704) 사이의 전류의 흐름은 도전막(706)에 공급되는 전위에 의하여 제어될 수 있다. 이 트랜지스터(101)의 구조를 s-channel(surrounded channel) 구조라고 말한다.

구체적으로, s-channel 구조에서, 트랜지스터(101)가 오프되는 전위가 도전막(706)에 공급될 때, 산화물 반도체막(702b)의 단부를 통하여 도전막(703)과 도전막(704) 사이를 흐르는 오프 상태 전류의 양을 적게 할 수 있다. 이 이유로, 높은 온 상태 전류를 얻기 위하여 채널 길이를 짧게 함으로써 결과적으로 트랜지스터(101)에서 산화물 반도체막(702b)의 단부에서의 도전막(703)과 도전막(704) 사이의 거리가 짧게 되더라도, 트랜지스터(101)는 낮은 오프 상태 전류를 나타낼 수 있다. 따라서, 짧은 채널 길이를 갖는 트랜지스터(101)는 높은 온 상태 전류 및 낮은 오프 상태 전류를 나타낼 수 있다.

구체적으로, s-channel 구조의 경우, 트랜지스터(101)가 온되는 전위가 도전막(706)에 공급될 때, 산화물 반도체막(702b)의 단부를 통하여 도전막(703)과 도전막(704) 사이를 흐르는 전류의 양을 크게 할 수 있다. 상기 전류는 트랜지스터(101)의 전계 효과 이동도와 온 상태 전류의 증가에 기여한다. 산화물 반도체막(702b)의 단부와 도전막(706)의 중첩으로, 절연막(705)에 가까운 산화물 반도체막(702b)의 계면 근방에서의 영역에 한정되지 않고 산화물 반도체막(702b)의 넓은 영역에서 캐리어가 흐르며, 트랜지스터(101)에서 이동하는 캐리어의 양의 증가로 이어진다. 이 결과, 트랜지스터(101)의 온 상태 전류가 증가되고, 전계 효과 이동도가 예를 들어 10cm²/V·s 이상 또는 20cm²/V·s 이상으로 증가된다. 또한, 여기서의 전계 효과 이동도는 산화물 반도체막의 물리성으로서 이동도의 근사값이 아니라, 트랜지스터의 포화 영역에서의 전류 구동 능력의 지표이며 외견상의 전계 효과 이동도이다.

이하에서 산화물 반도체막의 구조에 대하여 설명한다.

산화물 반도체막은 단결정 산화물 반도체막 및 비단결정 산화물 반도체막으로 대충 분별된다. 비단결정 산화물 반도체막은, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS막 등을 포함한다.

비정질 산화물 반도체막은 무질서한 원자 배열을 갖고, 결정 성분을 갖지 않는다. 비정질 산화물 반도체막의 전형적인 예는, 미소 영역에 있어서도 결정부가 존재하지 않고 전체적으로 비정질의 산화물 반도체막이다.

미결정 산화물 반도체막은, 예를 들어, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 정도가 높다. 이런 이유로, 미결정 산화물 반도체막의 결함 상태의 밀도는 비정질 산화물 반도체막보다 낮다.

CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막이며, 대부분의 결정부는 각각 1변이 100nm 미만의 입방체 내에 맞는다. 따라서, CAAC-OS막에 포함되는 결정부는 1변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 맞는 경우가 있다. CAAC-OS막의 결함 상태의 밀도는 미결정 산화물 반도체막보다 낮다. CAAC-OS막의 TEM(transmission electron microscope) 이미지에서, 결정부들 사이의 경계, 즉 그레인 바운더리는 명확히 확인되지 않는다. 그러므로, CAAC-OS막에서, 그레인 바운더리에 기인한 전자 이동도의 저하가 일어나기 어렵다.

시료면에 실질적으로 평행한 방향에서 관찰한 CAAC-OS막의 TEM 이미지(단면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 층상으로 배열되어 있다. 각 금속 원자층은 CAAC-OS막이 형성되는 표면(이후, CAAC-OS막이 형성되는 표면을 형성면이라고 말함) 또는 CAAC-OS막의 상면의 요철이 반영된 것이고, CAAC-OS막의 형성면 또는 상면에 평행하게 배열된다.

본 명세서에 있어서, "실질적으로 평행"이란 용어는, 2개의 직선 사이에 형성되는 각도가 -10°~10°의 범위인 것을 제시하고, 따라서 각도가 -5°~5°의 범위인 경우도 포함한다. 또한, "실질적으로 수직"이란 용어는, 2개의 직선 사이에 형성되는 각도가 80°~100°의 범위인 것을 제시하고, 따라서 각도가 85°~95°의 범위인 경우도 포함한다.

한편, 시료면에 실질적으로 수직인 방향에서 관찰된 CAAC-OS막의 TEM 이미지(평면 TEM 이미지)에 따르면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열된다. 그러나, 상이한 결정부들 사이에 금속 원자의 배열의 규칙성은 없다.

단면 TEM 이미지 및 평면 TEM 이미지의 결과로부터, CAAC-OS막의 결정부에서 배향이 보인다.

CAAC-OS막은 X선 회절(XRD) 장치를 사용하여 구조 해석이 수행된다. 예를 들어, InGaZnO₄ 결정을 포함하는 CAAC-OS막이 out-of-plane법에 의하여 해석되면, 회절각(2θ)이 31° 근방일 때 피크가 자주 나타난다. 이 피크는 InGaZnO₄ 결정의 (009)면에서 유래되며, 이는 CAAC-OS막에서의 결정이 c축 배향을 갖고, c축이 CAAC-OS막의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향된다는 것을 가리킨다.

한편, c축에 실질적으로 수직인 방향으로 X선이 시료에 들어가는 in-plane법에 의하여 CAAC-OS막이 해석되면, 2θ가 56° 근방일 때 피크가 자주 나타난다. 이 피크는 InGaZnO₄ 결정의 (110)면에서 유래된다. 여기서, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키는 조건하에서 해석(φ 스캔)이 수행된다. 시료가 InGaZnO₄의 단결정 산화물 반도체막인 경우에, 6개의 피크가 나타난다. 이 6개의 피크는 (110)면과 등가인 결정면에서 유래된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행한 경우 피크는 명확하게 관찰되지 않는다.

상술한 결과에 따르면, CAAC-OS막에서, 결정부들 사이에서 a축 및 b축의 방향이 불규칙적이지만, c축은 형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 단면 TEM 이미지에서 관찰된 층상 방식으로 배열된 각 금속 원자층은 결정의 a-b면에 평행한 면에 상당한다.

또한, 결정부는 CAAC-OS막의 퇴적과 동시에 형성되거나 또는 가열 처리 등의 결정화 처리를 통하여 형성된다. 상술한 바와 같이, 결정의 c축은 형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상이 에칭 등에 의하여 변화되는 경우, c축은 CAAC-OS막의 형성면의 법선 벡터 또는 상면의 법선 벡터에 반드시 평행하지 않는 경우가 있다.

또한, CAAC-OS막의 결정화도는 반드시 균일할 필요는 없다. 예를 들어, CAAC-OS막으로 되는 결정 성장이 막의 상면 근방으로부터 일어나는 경우, 상면 근방의 결정화도는 형성면 근방보다 높은 경우가 있다. 또한, CAAC-OS막에 불순물이 첨가되면, 불순물이 첨가된 영역의 결정화도는 변화되고, CAAC-OS막의 결정화도는 영역에 따라 달라질 수 있다.

InGaZnO₄ 결정을 갖는 CAAC-OS막이 out-of-plane법에 의하여 해석되면, 31° 근방에서의 2θ의 피크에 더하여, 36° 근방에서도 2θ의 피크가 관찰될 수 있다. 36° 근방에서의 2θ의 피크는 CAAC-OS막의 일부에, c축 배향을 갖지 않은 결정이 포함되어 있다는 것을 가리킨다. CAAC-OS막에서, 2θ의 피크는 31° 근방에서 나타나고, 2θ의 피크가 36° 근방에서 나타나지 않는 것이 바람직하다.

트랜지스터에 CAAC-OS막을 사용함으로써, 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기적 특성의 변동이 작다. 따라서, 트랜지스터는 신뢰성이 높다.

또한, 산화물 반도체막은 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2종류 이상을 포함하는 적층막이라도 좋다.

또한, CAAC-OS막을 퇴적시키기 위하여 이하의 조건을 사용하는 것이 바람직하다.

퇴적 동안 CAAC-OS막에 들어가는 불순물의 양을 저감시킴으로써, 예를 들어 처리실 내에 존재하는 불순물(예를 들어, 수소, 물, 이산화탄소 및 질소)의 농도를 저감시킴으로써 또는 퇴적 가스에서 불순물의 농도를 저감시킴으로써, 불순물에 기인한 결정 상태의 붕괴를 방지할 수 있다. 구체적으로, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 퇴적 가스를 사용한다.

퇴적 동안 기판 가열 온도를 증가시킴으로써, 스퍼터 입자의 마이그레이션이 스퍼터 입자가 기판에 도달한 후에 일어난다. 구체적으로는, 퇴적 동안의 기판 가열 온도는 100℃~740℃, 바람직하게는 200℃~500℃의 범위이다. 퇴적 동안의 기판 가열 온도가 증가되고 평판형 또는 펠릿형의 스퍼터 입자가 기판에 도달할 때, 기판 상에서 마이그레이션이 일어나고, 스퍼터 입자 각각의 평평한 면이 기판에 부착된다.

퇴적 가스 내의 산소 비율을 증가시키고 전력을 최적화하여 퇴적 시의 플라스마 대미지를 저감시키는 것이 바람직하다. 퇴적 가스 내의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％이다.

타깃의 예로서, In-Ga-Zn 산화물 타깃에 대하여 이하에서 설명한다.

다결정 In-Ga-Zn 산화물 타깃은, InO _X 분말, GaO_Y 분말, 및 ZnO_Z 분말을 소정의 몰비로 혼합하고, 압력을 가하고, 1000℃~1500℃의 온도에서 가열 처리를 수행하여, 만들어진다. 또한, X, Y, 및 Z는 각각 임의의 양수이다. 여기서, GaO_Y 분말 및 ZnO_Z 분말에 대한 InO_X 분말의 소정의 몰비는, 예를 들어, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 분말의 종류 및 그 혼합 분말의 몰비는 원하는 타깃에 따라 적절하게 결정될 수 있다.

알칼리 금속은 산화물 반도체의 구성 원소가 아니기 때문에, 불순물이다. 또한, 알칼리 토금속은 산화물 반도체의 구성 원소가 아닌 경우에 있어서 불순물이다. 산화물 반도체막에 접촉하는 절연막이 산화물인 경우, 알칼리 금속 중 Na은 절연막으로 확산되어 Na^＋가 된다. 또한, 산화물 반도체막에서, Na은, 산화물 반도체의 구성 원소인 금속과 산소 사이의 결합을 끊거나, 또는 그 결합에 들어간다. 이 결과, 트랜지스터의 전기적 특성은 악화되고, 예를 들어, 트랜지스터는 문턱 전압의 네거티브 시프트에 기인하여 노멀리 온 상태로 되고 또는 이동도가 저하된다. 또한, 트랜지스터의 특성도 변동된다. 구체적으로, SIMS(secondary ion mass spectrometry)에 의하여 측정된 Na 농도는, 바람직하게는 5×10¹⁶/cm³ 이하, 더 바람직하게는 1×10¹⁶/cm³ 이하, 더욱 바람직하게는 1×10¹⁵/cm³ 이하이다. 마찬가지로, 측정된 Li 농도는 바람직하게는 5×10¹⁵/cm³ 이하, 더 바람직하게는 1×10¹⁵/cm³ 이하이다. 마찬가지로, 측정된 K 농도는 바람직하게는 5×10¹⁵/cm³ 이하, 더 바람직하게는 1×10¹⁵/cm³ 이하이다.

또한, 인듐을 포함한 금속 산화물이 사용되는 경우에, 인듐보다 산소와의 결합 에너지가 높은 실리콘 또는 탄소가 인듐과 산소 사이의 결합을 끊을 수 있고, 산소 결손이 형성될 수 있다. 따라서, 알칼리 금속 또는 알칼리토금속과 같이, 산화물 반도체막에 포함된 실리콘 또는 탄소가 트랜지스터의 전기적 특성의 악화를 일으키기 쉽다. 따라서, 산화물 반도체막 내의 실리콘 및 탄소의 농도는 낮은 것이 바람직하다. 구체적으로, SIMS에 의하여 측정된 C 농도 또는 Si 농도는 바람직하게는 1×10¹⁸/cm³ 이하이다. 이 경우, 트랜지스터의 전기적 특성의 악화를 방지할 수 있고 장치의 신뢰성을 높일 수 있다.

트랜지스터(101)와 트랜지스터(104)는 도 17의 (A) 또는 (B)에 도시된 구조를 가질 수 있다. 도 17의 (A)에 도시된 트랜지스터(1000)는 기판(1001) 위의 절연막(1002), 절연막(1002) 위의 산화물 반도체막(1003), 산화물 반도체막(1003)에 전기적으로 접속되고 소스 전극 및 드레인 전극으로서 기능하는 도전막(1004a) 및 도전막(1004b), 산화물 반도체막(1003) 및 도전막(1004a) 및 도전막(1004b) 위에 제공되고 게이트 절연층으로서 기능하는 절연막(1005), 및 절연막(1005) 위에 제공되고 산화물 반도체막(1003)과 중첩되고 게이트 전극으로서 기능하는 도전막(1006)을 포함한다. 산화물 반도체막(1003)은 도전막(1006)과 중첩되는 제 1 영역(1003a), 도전막(1004a)과 중첩되는 제 2 영역(1003b), 도전막(1004b)과 중첩되는 제 3 영역(1003c), 제 1 영역(1003a)과 제 2 영역(1003b) 사이의 제 4 영역(1003d), 및 제 1 영역(1003a)과 제 3 영역(1003c) 사이의 제 5 영역(1003e)을 포함한다.

산화물 반도체막(1003)에서, 제 4 영역(1003d) 및 제 5 영역(1003e)은 제 1 영역(1003a)~제 3 영역(1003c)보다 불순물 원소의 농도가 높다. 결과적으로 제 4 영역(1003d) 및 제 5 영역(1003e)은 제 1 영역(1003a)~제 3 영역(1003c)보다 저저항이다. 즉, 제 4 영역(1003d) 및 제 5 영역(1003e)은 저저항 영역으로서 기능한다.

제 4 영역(1003d) 및 제 5 영역(1003e)은 도 17의 (A)에 도시된 바와 같이 마스크로서 도전막(1004a, 1004b, 및 1006)을 사용하여 불순물 원소를 첨가함으로써 자기정렬식으로 형성될 수 있다. 즉, 저저항 영역이 스텝 수의 증가 없이 형성될 수 있다. 불순물 원소의 예는 Ar 등의 희가스 원소이다.

절연막(1002), 산화물 반도체막(1003), 도전막(1004a) 및 도전막(1004b), 절연막(1005), 및 도전막(1006)에는, 도 15의 (A)~(C) 및 도 16의 (A)~(C)에 도시된 트랜지스터에 사용된 재료가 적절히 사용될 수 있다.

또는, 트랜지스터(1000)에서, 저저항 영역으로서 기능하는 제 4 영역(1003d) 및 제 5 영역(1003e)의 적어도 일부는 도 17의 (B)에 도시된 바와 같이 도전막(1006)과 중첩될 수 있다.

또한, 본 실시형태는 다른 실시형태와 적절히 조합하여 실시될 수 있다.

(실시형태 12)

본 발명의 일 형태의 장치는 표시 장치, 퍼스널 컴퓨터, 기록 매체가 제공된 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체의 내용을 재생하고 재생된 화상을 표시하는 디스플레이를 갖는 장치)에 사용될 수 있다. 본 발명의 일 형태의 장치를 갖출 수 있는 전자 장치의 다른 예는, 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대 정보 기기, 전자책 장치, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 복합기, 현금 자동 입출금기(ATM), 자동 판매기이다. 이들 전자 장치의 구체적인 예를 도 18의 (A)~(F)에 도시하였다.

도 18의 (A)는 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 포함하는 휴대용 게임기를 도시한 것이다. 본 발명의 일 형태의 장치는 휴대용 게임기에 포함되는 다양한 집적 회로에 사용될 수 있다. 도 18의 (A)에 도시된 휴대용 게임기는 2개의 표시부(5003 및 5004)를 갖지만, 휴대용 게임기에 포함되는 표시부의 수는 2개에 한정되지 않는다.

도 18의 (B)는 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 연결부(5605), 조작 키(5606) 등을 포함하는 휴대 정보 기기를 도시한 것이다. 본 발명의 일 형태의 장치는 휴대 정보 기기에 포함되는 다양한 집적 회로에 사용될 수 있다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공된다. 제 1 하우징(5601) 및 제 2 하우징(5602)은 연결부(5605)에 의하여 서로 접속되고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 연결부(5605)에 의하여 변경될 수 있다. 제 1 표시부(5603)에 표시된 영상을 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 연결부(5605)에서의 각도에 따라 전환하여도 좋다. 제 1 표시부(5603) 및 제 2 표시부(5604) 중 적어도 한쪽으로서, 위치 입력 기능을 갖는 표시 장치를 사용하여도 좋다. 또한, 위치 입력 기능은, 표시 장치에 터치 패널을 제공함으로써, 또는 표시 장치의 화소부에 포토 센서라고 불리는 광전 변환 소자를 제공함으로써 부가될 수 있다.

도 18의 (C)는 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 포함하는 노트북 컴퓨터를 도시한 것이다. 본 발명의 일 형태의 장치는 노트북 컴퓨터에 포함되는 다양한 집적 회로에 사용될 수 있다.

도 18의 (D)는 하우징(5301), 냉장실용 도어(5302), 냉동실용 도어(5303) 등을 포함하는 전기 냉동 냉장고를 도시한 것이다. 본 발명의 일 형태의 장치는 전기 냉동 냉장고에 포함되는 다양한 집적 회로에 사용될 수 있다.

도 18의 (E)는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 연결부(5806) 등을 포함하는 비디오 카메라를 도시한 것이다. 본 발명의 일 형태의 장치는 비디오 카메라에 포함되는 다양한 집적 회로에 사용될 수 있다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되어 있다. 표시부(5803)는 제 2 하우징(5802)에 제공되어 있다. 제 1 하우징(5801)과 제 2 하우징(5802)은 연결부(5806)에 의하여 서로 접속되고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 연결부(5806)에 의하여 변경될 수 있다. 표시부(5803)에 표시되는 영상을 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 연결부(5806)에서의 각도에 따라 전환할 수 있다.

도 18의 (F)는 차체(5101), 차륜(5102), 대시보드(5103), 라이트(5104) 등을 포함하는 승용차를 도시한 것이다. 본 발명의 일 형태의 장치는 승용차에 포함되는 다양한 집적 회로에 사용될 수 있다.

10: 장치, 11: 회로, 12: 회로, 13: 회로, 14: 회로, 15: 회로, 16: 기억 회로, 17: 회로, 18: 비교 회로, 19: 기억 영역, 20: 태그 필드, 21: 데이터 필드, 22: 프로세서, 23: 신호, 30: 회로, 40: 셀, 50: 셀, 60: 래치 회로, 70: 래치 회로, 101: 트랜지스터, 102: 트랜지스터, 103: 용량 소자, 104: 트랜지스터, 105: 트랜지스터, 106: 용량 소자, 107: 트랜지스터, 108: 트랜지스터, 109: 트랜지스터, 110: 인버터, 111: 트랜지스터, 112: 인버터, 113: 인버터, 120: 트랜지스터, 121: 트랜지스터, 130: 인버터, 131: 인버터, 142: 배선, 143: 배선, 144: 배선, 145: 배선, 146: 배선, 147: 배선, 148: 배선, 201: 배선, 202: 배선, 203: 배선, 204: 배선, 205: 배선, 206: 배선, 207: 배선, 210: 배선, 300: 셀 어레이, 310: 구동 회로, 311: 회로, 312: 회로, 320: 구동 회로, 321: 회로, 322: 회로, 323: 스위치, 330: 구동 회로, 331: 회로, 410: 회로, 560: LUT, 561: 플립플롭, 562: 기억 장치, 562a: 기억 장치, 562b: 기억 장치, 563: 입력 단자, 564: 출력 단자, 565: 출력 단자, 566: AND 회로, 568: 멀티플렉서, 601: 제어 장치, 602: 연산 장치, 603: 메인 메모리, 604: 입력 장치, 605: 출력 장치, 606: IF, 607: 버퍼 메모리 장치, 701: 절연막, 702a: 산화물 반도체막, 702b: 산화물 반도체막, 702c: 산화물 반도체막, 703: 도전막, 704: 도전막, 705: 절연막, 706: 도전막, 1000: 트랜지스터, 1001: 기판, 1002: 절연막, 1003: 산화물 반도체막, 1004a: 도전막, 1004b: 도전막, 1005: 절연막, 1006: 도전막, 5001: 하우징, 5002: 하우징, 5003: 표시부, 5004: 표시부, 5005: 마이크로폰, 5006: 스피커, 5007: 조작 키, 5008: 스타일러스, 5101: 차체, 5102: 차륜, 5103: 대시보드, 5104: 라이트, 5301: 하우징, 5302: 냉장실용 도어, 5303: 냉동실용 도어, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5601: 하우징, 5602: 하우징, 5603: 표시부, 5604: 표시부, 5605: 연결부, 5606: 조작 키, 5801: 하우징, 5802: 하우징, 5803: 표시부, 5804: 조작 키, 5805: 렌즈, 5806: 연결부
본 출원은 2014년 1월 9일에 일본 특허청에 출원된 일련 번호 2014-002134의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims

장치에 있어서,
제 1 회로; 및
제 2 회로를 포함하고,
상기 제 1 회로는 제 1 메모리를 포함하고,
상기 제 1 메모리는 상기 제 1 회로의 제 1 명령의 제 1 어드레스에 대응하는 제 1 데이터를 기억하고,
상기 제 2 회로는 제 2 메모리를 포함하고,
상기 제 2 메모리는 상기 제 1 회로의 동작 테스트를 위한 신호를 생성하기 위하여 제 2 데이터를 기억하고, 상기 제 1 회로의 제 2 명령의 제 2 어드레스에 대응하는 제 3 데이터를 기억하고,
상기 제 2 회로는 상기 동작 테스트 후에 상기 제 3 데이터와 상기 제 1 회로의 제 3 명령의 제 3 어드레스에 대응하는 제 4 데이터를 비교하는, 장치.
제 1 항에 있어서,
상기 제 2 회로는 상기 제 1 회로의 캐시 메모리에서의 기억 영역으로서 기능하고, 상기 제 3 데이터 및 상기 제 1 회로로부터 입력된 상기 제 4 데이터가 일치할지 여부를 판정하는, 장치.
제 1 항에 있어서,
상기 제 2 메모리는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되는, 장치.
제 1 항에 있어서,
상기 제 2 메모리는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 장치.
제 1 항에 있어서,
상기 제 2 메모리는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 장치.
제 1 항에 있어서,
상기 제 2 회로는 상기 제 1 회로의 캐시 메모리에서의 기억 영역으로서 기능하고, 상기 제 3 데이터 및 상기 제 1 회로로부터 입력된 상기 제 4 데이터가 일치할지 여부를 판정하고,
상기 제 2 메모리는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 장치.
장치에 있어서,
제 1 회로; 및
제 2 회로를 포함하고,
상기 제 1 회로는 제 1 메모리를 포함하고,
상기 제 1 메모리는 상기 제 1 회로의 제 1 명령의 제 1 어드레스에 대응하는 제 1 데이터를 기억하고,
상기 제 2 회로는 제 2 메모리 및 제 3 메모리를 포함하고,
상기 제 2 메모리는 상기 제 1 회로의 동작 테스트를 위한 신호를 생성하기 위하여 제 2 데이터를 기억하고, 상기 동작 테스트 후에 상기 제 1 회로의 제 2 명령의 제 2 어드레스에 대응하는 제 3 데이터를 기억하고,
상기 제 3 메모리는 상기 제 1 회로의 상기 동작 테스트를 위한 상기 신호를 생성하기 위하여 제 4 데이터를 기억하고, 상기 동작 테스트 후에 상기 제 3 데이터의 반전 데이터를 기억하고,
상기 제 2 회로는 상기 동작 테스트 후에 상기 제 3 데이터와 상기 제 1 회로의 제 3 명령의 제 3 어드레스에 대응하는 제 5 데이터를 비교하는, 장치.
제 7 항에 있어서,
상기 제 2 회로는 제 4 메모리를 포함하고,
상기 제 4 메모리는 상기 제 1 회로의 상기 동작 테스트를 위한 상기 신호를 생성하기 위하여 제 6 데이터를 기억하고, 상기 동작 테스트 후에 상기 제 1 회로의 상기 제 2 명령에 대응하는 제 7 데이터를 기억하는, 장치.
제 7 항에 있어서,
상기 제 2 회로는 상기 제 1 회로의 캐시 메모리에서의 기억 영역으로서 기능하고, 상기 제 3 데이터 및 상기 제 1 회로로부터 입력된 상기 제 4 데이터가 일치할지 여부를 판정하는, 장치.
제 7 항에 있어서,
상기 제 2 메모리는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되는, 장치.
제 7 항에 있어서,
상기 제 2 메모리는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 장치.
제 7 항에 있어서,
상기 제 2 메모리는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 장치.
제 7 항에 있어서,
상기 제 2 회로는 상기 제 1 회로의 캐시 메모리에서의 기억 영역으로서 기능하고, 상기 제 3 데이터 및 상기 제 1 회로로부터 입력된 상기 제 4 데이터가 일치할지 여부를 판정하고,
상기 제 2 메모리는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 장치.
장치에 있어서,
프로세서; 및
프로그래머블 장치를 포함하고,
상기 프로세서는 캐시 메모리를 포함하고,
상기 캐시 메모리는 상기 프로세서의 제 1 명령의 어드레스에 대응하는 데이터를 기억하고,
상기 프로그래머블 장치는 제 1 컨피규레이션 메모리를 포함하고,
상기 제 1 컨피규레이션 메모리는 상기 프로세서의 동작 테스트를 위한 신호를 생성하기 위하여 제 1 컨피규레이션 데이터를 기억하고, 상기 프로세서의 제 2 명령의 어드레스에 대응하는 데이터를 기억하고,
상기 프로그래머블 장치는 상기 동작 테스트 후에 상기 프로세서의 상기 제 2 명령의 어드레스와 상기 프로세서의 제 3 명령의 어드레스를 비교하는, 장치.
제 14 항에 있어서,
상기 프로그래머블 장치는 제 2 컨피규레이션 메모리를 포함하고,
상기 제 2 컨피규레이션 메모리는 상기 프로세서의 상기 동작 테스트를 위한 상기 신호를 생성하기 위하여 제 2 컨피규레이션 데이터를 기억하고, 상기 동작 테스트 후에 상기 프로세서의 상기 제 2 명령의 어드레스에 대응하는 데이터의 반전 데이터를 기억하는, 장치.
제 15 항에 있어서,
상기 프로그래머블 장치는 제 3 컨피규레이션 메모리를 포함하고,
상기 제 3 컨피규레이션 메모리는 상기 프로세서의 상기 동작 테스트를 위한 상기 신호를 생성하기 위하여 제 3 컨피규레이션 데이터를 기억하고, 상기 동작 테스트 후에 상기 프로세서의 상기 제 2 명령에 대응하는 데이터를 기억하는, 장치.
제 16 항에 있어서,
상기 제 1 컨피규레이션 메모리, 상기 제 2 컨피규레이션 메모리, 및 상기 제 3 컨피규레이션 메모리 중 적어도 하나는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되는, 장치.
제 16 항에 있어서,
상기 제 1 컨피규레이션 메모리, 상기 제 2 컨피규레이션 메모리, 및 상기 제 3 컨피규레이션 메모리 중 적어도 하나는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 장치.
제 16 항에 있어서,
상기 제 1 컨피규레이션 메모리, 상기 제 2 컨피규레이션 메모리, 및 상기 제 3 컨피규레이션 메모리 중 적어도 하나는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 산화물 반도체는 In, Ga, 및 Zn을 포함하는, 장치.
제 16 항에 있어서,
상기 프로그래머블 장치는 상기 동작 테스트 후에 상기 프로세서의 상기 제 2 명령의 어드레스 및 상기 프로세서의 상기 제 3 명령의 어드레스가 일치할지 여부를 판정하는, 장치.