KR20160096730A - 디스플레이 디바이스 - Google Patents

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KR20160096730A
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lines
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세이이치 미즈코시
노부이키 모리
카즈요시 카와베
마코토 코노
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글로벌 오엘이디 테크놀러지 엘엘씨
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Abstract

드라이브 트랜지스터의 히스테리시스 특성에 의해 야기된 잔상 현상을 완화하기 위해, 전류 구동타입의 발광소자(3)가 매트릭스 형태로 배열된 각 픽셀(6)에 제공되고, 발광소자(3)의 전류는 게이트에 데이터 전압을 수신함으로써 동작되는 드라이브 TFT(2)를 이용해 컨트롤된다. 하나는 데이터 전압에 해당하는 전류가 드라이브 TFT(2)에 흐르게 하는 전압으로 설정되고 다른 하나는 데이터 전압의 변화 범위를 초과하며 드라이브 TFT(2)를 역바이어스시키는 전압으로 설정되는 각 픽셀에 공급하기 위한 적어도 2개의 전원 전압(PVDDa, PVDDb)이 제공되며, 상기 2개의 전원 전압들은 스위치되어 각 픽셀(6)에 공급된다.

Description

디스플레이 디바이스{Display Device}
본 발명은 매트릭스 형태로 배열된 픽셀들 중 매 하나에 대해 제공된 전류구동 발광소자를 갖고, 게이트에서 데이터 전압을 수신함으로써 동작하는 드라이브 TFT를 이용한 발광소자의 전류를 제어함으로써 디스플레이를 수행하기 위한 액티브 매트릭스 타입의 디스플레이 디바이스에 관한 것이다.
도 1은 기본 액티브 유기 EL 디스플레이 디바이스의 한 픽셀부(픽셀회로)에 대한 회로구조를 도시한 것이다. 이미지 데이터 신호는 셀렉션 TFT(1)를 온시키기 위해 수평방향으로 뻗어 있는 게이트 라인(Gate)을 하이레벨로 설정하고, 이 상태에서 디스플레이 휘도에 해당하는 전압을 갖는 이미지 데이터 신호(또는 데이터 전압이라 함)를 수직방향으로 뻗어 있는 데이터 라인(Data)에 공급함으로써 드라이브 TFT(2)의 게이트 및 소스 양단에 배열된 스토리지 커패시터(C)에 저장된다. 이런 식으로, 소스가 PVdd에 연결된 드라이브 TFT(이 예에서 P 타입 TFT)(2)는 데이터 신호에 해당하는 드라이브 전류를 TFT의 드레인에 연결된 유기 EL소자(3)에 제공한다. 그 결과, 유기 EL소자(3)는 데이터 신호에 따라 광을 방출한다.
도 2는 디스플레이 패널 구조와 입력신호의 일예를 도시한 것이다. 도 2에서, 이미지 데이터 신호, 수평동기신호(HD), 픽셀 클록 및 기타 드라이브 신호들이 소스 드라이버에 제공된다. 픽셀 데이터 신호는 픽셀 클록과 동기로 소스 드라이버에 보내지며 픽셀들로 된 하나의 수평라인에 대한 이미지 데이터 신호들이 획득된 후 내부 래치회로에 보유되고, 해당 열의 데이터 라인(Data)에 동시에 공급하기 위해 D/A 변환된다. 또한, 수평동기신호(HD), 기타 드라이브 신호 및 수직동기신호(VD)가 게이트 드라이버(5)에 제공된다. 게이트 드라이버(5)는 각 라인을 따라 수평으로 배열된 게이트 라인(Gate)을 순차적으로 온시키기 위한 컨트롤을 수행하여, 이미지 데이터 신호가 해당 라인들의 픽셀들에 제공된다. 도 1의 픽셀회로가 매트릭스 형태로 배열된 각각의 픽셀(6)에 제공된다.
이런 타입의 구조의 결과, 이미지 데이터 신호(데이터 전압)는 수평라인 유닛들에 있는 각 픽셀에 순차적으로 라이팅되고, 라이팅된 이미지 데이터 신호에 따라 각 픽셀에서 디스플레이가 수행되어 패널로서 이미지 디스플레이를 수행한다.
여기서 유기 EL소자(3)의 발광 및 전류량은 실질적으로 비례 관계에 있다. 통상적으로, 전압(Vth)은 픽셀의 블랙레벨에 대한 전류에 접근하는 드레인 전류가 흐르기 시작하도록 드라이브 TFT(2) 및 PVdd의 게이트 양단에 제공된다. 또한, 이미지 신호의 진폭은 화이트레벨에 가까운 예정된 휘도를 제공하도록 하는 진폭이다.
도 3은 드라이브 TFT의 입력신호전압(데이터 라인의 전압(Data))에 대해 유기 EL소자에 흐르는 (휘도에 해당하는) 전류 "CV 전류"에 대한 관계를 도시한 것이다. Vb가 블랙레벨 전압으로 제공되고 Vw가 화이트레벨 전압으로 제공되도록 데이터 신호를 결정함으로써 유기 EL소자에 대한 적절한 그라데이션 컨트롤을 수행할 수 있다.
종래기술의 참조문헌
특허 공보
특허참조문헌 1: 일본 미심사청구 특허출원번호 2006-251455
액티브 매트릭스 타입의 유기 EL 디스플레이 디바이스로는, 드라이브 TFT의 히스테리시스 특성으로 인해 디스플레이 패널의 일부에 잔상이 발생하는 문제가 있다. 특히, 이는 화이트 윈도우 등이 그레이 배경에 유지될 때 특히 주목될 수 있고, 완전히 그레이 이미지로 변하게 된다. 이 경우, 화이트 윈도우가 바로 전에 디스플레이되는 부분들은 다른 부분들보다 약간 더 어두우며, 다른 부분들과 같은 휘도가 될 때까지 수 초 내지 수십 초가 걸린다. 이는 특정 픽셀에 대한 드라이브 TFT가 동일한 데이터 전압으로 구동되더라도 사전에 수 초 동안 흘렀던 전류로 인해 구동전류에 차가 있어, 드라이브 TFT에 흐르는 캐리어(양의 홀들)가 게이트 절연층에 갇히게 되어, 드라이브 TFT의 Vth가 변하는 현상에 기인한 것이라 생각될 수 있다.
따라서, 픽셀회로에서 트랜지스터의 개수를 늘리지 않고도 드라이브 TFT의 히스테리시스 특성에 의해 야기된 잔상 현상을 완화할 필요가 있다.
드라이브 TFT의 게이트 및 소스 양단에 걸리는 역바이어스 전압, 즉, 소스에 연결된 PVdd보다 더 큰 전압을 게이트에 인가함으로써, 게이터의 게이트 절연층에 있는 캐리어(양의 홀들)가 옮겨지는 것이 또한 알려져 있다. 또한, 이 효과는 역바이어스 전압의 증가 및 적용시간 길이의 증가에 따라 증가한다.
본 발명은 게이트에 데이터 전압을 수신함으로써 동작하는 TFT를 이용한 발광소자들의 전류를 컨트롤함으로써 디스플레이를 수행하기 위해 매트릭스 형태로 배열된 각 픽셀들에 대해 제공된 전류구동 발광소자를 갖는 액티브 매트릭스 타입의 디스플레이 디바이스를 제공하고, 각 픽셀에 공급되는 적어도 2개의 전원 전압들, 즉, 하나는 데이터 전압에 해당하는 전류가 드라이브 TFT에 흐르는 전압으로, 다른 하나는 데이터 전압의 변화 범위를 초과하는 전압인 드라이브 TFT에 역바이어스를 인가하는 전압을 전압으로 설정되게 제공되며, 2개 전원 전압들은 각 픽셀에 제공하기 위해 스위치된다.
본 발명은 또한 매트릭스 형태로 배열된 픽셀들 중 매 하나에 제공된 전류 구동 발광소자를 갖고, 게이트에서 데이터 전압을 수신함으로써 동작되는 P 채널 타입의 드라이브 TFT를 이용해 발광소자의 전류를 컨트롤함으로써 디스플레이를 수행하기 위한 액티브 매트릭스 타입의 디스플레이 디바이스로서, 수평 방향으로 배열되고 해당 수평 라인의 드라이브 TFT의 소스에 연결하기 위한 수평 전원라인들과, 하나 또는 복수의 수평 전원라인들로 이루어진 그룹으로 구분되는 수평 전원라인들의 그룹들을 적어도 2개의 전원 전압들에 번갈아 연결하기 위한 스위치들을 가지며, 한 전원 전압은 데이터 전압에 대응하는 전류를 드라이브 TFT의 소스에 공급하기 위한 전압이며, 다른 전원 전압은 데이터 전압의 최소 값보다 더 낮은 전압인 액티브 매트릭스 타입의 디스플레이 디바이스를 제공한다.
본 발명은 또한 매트릭스 형태로 배열된 픽셀들 중 매 하나에 제공된 전류 구동 발광소자를 갖고, 게이트에서 데이터 전압을 수신함으로써 동작되는 N 채널 타입의 드라이브 TFT를 이용해 발광소자의 전류를 컨트롤함으로써 디스플레이를 수행하기 위한 액티브 매트릭스 타입의 디스플레이 디바이스로서, 수평 방향으로 배열되고 해당 수평 라인의 드라이브 TFT의 소스에 연결하기 위한 수평 전원라인들과, 하나 또는 복수의 수평 전원라인들로 이루어진 그룹으로 구분되는 수평 전원라인들의 그룹들을 적어도 2개의 전원 전압들에 번갈아 연결하기 위한 스위치들을 가지며, 한 전원 전압은 데이터 전압에 대응하는 전류를 드라이브 TFT의 소스에 공급하기 위한 전압이며, 다른 전원 전압은 데이터 전압의 최대 값보다 더 높은 전압인 액티브 매트릭스 타입의 디스플레이 디바이스를 제공한다.
이는 또한 각 픽셀이 드라이브 TFT의 게이트와 소스 양단에 연결된 스토리지 커패시터와, 데이터 전압을 스토리지 커패시터에 공급하기 위한 셀렉션 TFT를 포함하고, 각 픽셀에 대한 셀렉션 TFT를 온 또는 오프하기 위해 수평방향으로 배열된 게이트 라인들을 더 갖는 것이 바람직하다.
이는 또한 전원 중 하나가 드라이브 TFT의 동작이 비포화 영역에 있도록 전원 전압이며, 이 전원을 선택하는 동안 셀렉션 TFT를 온시킴으로써 이미지 데이터를 라이팅하는 것이 바람직하다.
이는 또한 다른 전원 전압을 선택하는 동안 셀렉션 TFT를 온시키는 타이밍은 각 픽셀에 데이터 전압을 라이팅하는 타이밍 전에 고정된 주기인 것이 바람직하다.
이런 식으로, 본 발명에 따르면, 드라이브 TFT에 역바이어스가 인가되는 주기가 제공된다. 따라서, 이는 드라이브 TFT의 히스테리시스 특성으로 인해 잔상 현상을 완화시킬 수 있다.
본 발명의 내용에 포함됨.
도 1은 픽셀회로의 구조를 도시한 도면이다.
도 2는 디스플레이 패널 구조의 일예 및 입력신호를 도시한 도면이다.
도 3은 드라이브 TFT의 입력신호전압에 대해 유기 EL소자에 흐르는 CV 전류 간의 관계를 도시한 도면이다.
도 4는 스위치가 모든 수평 PVDD 라인의 일측에 제공된 경우 전원라인(수평 및 수직 PVDD)의 레이아웃의 일예를 도시한 도면이다.
도 5는 스위치가 양측에 제공된 경우 전원라인의 레이아웃의 일예를 도시한 도면이다.
도 6은 스위치가 모든 수평 PVDD 라인의 일측에 제공된 경우 패널의 구조적 예를 도시한 도면이다.
도 7은 수평 PVDD 라인 및 게이트 라인의 전압을 변경하기 위한 타이밍을 도시한 도면이다.
도 8은 주기(t3-t4)에서 스크린의 밝은(lit up) 상태를 도시한 도면이다.
도 9a는 게이트 라인 및 수평 PVDD 라인의 전압을 변경하기 위한 타이밍을 도시한 도면이다.
도 9b는 게이트 라인 및 수평 PVDD 라인의 전압을 변경하기 위한 타이밍을 도시한 도면이다.
도 10은 전체 패널을 밝힐 경우 전압강하의 상황을 도시한 도면이다.
도 11은 도 10에 도시된 바와 같이 배열된 전원라인을 갖는 패널에서 화이트 윈도우가 그레이 배경에 디스플레이될 경우의 상황을 도시한 도면이다.
도 12는 스위치(SW)가 모든 수평 PVDD 라인의 양측에 제공될 경우 픽셀의 4행 3열 배열을 도시한 도면이다.
도 13은 도 12의 경우 수평 PVDD 라인 및 각 게이트 라인의 전압을 변경하기 위한 타이밍을 도시한 도면이다.
도 14는 소정 주기에서만 게이트라인(Gate)의 전압을 로우레벨로 함으로써 셀렉션 TFT를 온시키는 예를 도시한 도면이다.
도 15a는 (PVdd- CV)가 12V인 경우 픽셀회로의 동작 지점들을 도시한 도면이다.
도 15b는 도 15a의 경우 전원과 데이터 전압을 인가하는 방법의 예를 도시한 도면이다.
도 16은 음의 전압(-7V)이 CV에 사용될 때 전원과 데이터 전압을 인가하는 방법의 예를 도시한 도면이다.
도 17a는 (PVdd- CV)가 5V가 될 경우 동작 지점들을 도시한 도면이다.
도 17b는 도 17a의 경우 전원과 데이터 전압을 인가하는 방법의 예를 도시한 도면이다.
도 18은 매 4개 수평 PVDD 라인들에 대해 스위치(SW)가 제공될 경우 패널의 구조적 예를 도시한 도면이다.
도 19는 도 18의 경우 수평 PVDD 라인과 각 게이트 라인의 전압을 변경하기 위한 타이밍을 도시한 도면이다.
도 20은 도 19의 주기 t1-t2에서 PVDDm-4에서 PVDDm+7에 연결된 스위치들의 상태를 도시한 도면이다.
도 21은 라인 m-4에서 m+7에 대한 수평 PVDD 라인과 각 게이트 라인의 전압을 변경하는 타이밍을 도시한 도면이다.
도 22는 도 19의 주기(t3-t6)에서 스크린의 밝은 상태를 도시한 도면이다.
도 23은 수평 PVDD 라인들이 그룹으로 형성된 구조적 예를 도시한 도면이다.
도 24는 도 23의 구조적 예를 위한 드라이브 타이밍을 도시한 도면이다.
도 25는 드라이브 TFT로서 N채널 타입을 이용한 픽셀회로의 구조적 예를 도시한 도면이다.
도 26은 도 25의 픽셀회로가 채택된 경우 디스플레이 패널의 구조의 일예와 입력신호들을 도시한 도면이다.
도 27은 도 26의 패널의 라인 m에서 m+3에 대한 Vss 전압과 게이트 라인 전압을 변경하기 위한 타이밍을 도시한 도면이다.
본 발명의 실시예들은 도면을 토대로 하기에 기술되어 있다.
도 4는 스위치가 매 수평 PVDD 라인의 일측에 제공될 경우 전원라인(수평 및 수직 PVDD 라인)의 레이아웃의 일예를 도시한 것이다. 유기 EL패널(10)에서, 픽셀들은 도 2에 도시된 바와 같이 매트릭스 형태로 배열된다. 수평 PVDD 라인(12)은 픽셀들의 각 라인에 대해 하나씩 배열되어 있다. 전원(PVDDa)에 연결된 수직 PVDD 라인(14a)과 전원(PVDDb)에 연결된 수직 PVDD 라인(14b)은 유기 EL패널(10)의 일측에 배열되고, 수평 PVDD 라인(12)은 2개의 수직 PVDD 라인(14a 및 14b) 중 어느 하나에 스위치가능하게 연결된다.
도 5는 스위치들이 양측에 제공된 경우 전원 라인들의 레이아웃의 일예를 도시한 것이다. 수직 PVDD 라인(14a, 14b)이 유기 EL패널(10)의 양측에 각각 제공되고, 각 수평 PVDD 라인(12)은 스위치(SW)를 통해 수직 PVDD 라인(14a, 14b) 중 어느 하나에 스위치가능하게 양단에 연결된다. 단일 수평 PVDD 라인(12)의 양측에 제공된 스위치들은 동일한 수직 PVDD 라인(14a 또는 14b)에 연결되도록 컨트롤된다.
여기서, PVDDa는 픽셀 발광시 연결된 전원이며, PVDDb는 역바이어스 전압 인가시 연결된 전원이다. 비교적 큰 전류가 수직 PVDD 라인(14a)에 흐르고, 저항요소로 인한 전압강하는 트랙폭을 더 두껍게 하는 등에 의해 완화될 수 있다. 다른 한편으로, 수직 PVDD 라인(14b)에 거의 어떠한 전류도 흐르지 않으므로, 트랙폭이 협소해질 수 있다. 도 5에 도시된 바와 같이 양측에 스위치를 제공함으로써, 수직 PVDD 라인(14a)과 전원 간에 연결이 확립되어, PVDD 단자로부터 픽셀까지 와이어링 저항으로 인해 전압강하를 줄일 수 있다.
도 6은 도 4에 대응하며, 스위치가 모든 수평 PVDD 라인(12)의 일측에 제공된 경우의 패널의 구조적 예로서, 픽셀(6)의 4행 3열(m-1에서 m+2 행, n에서 n+2열)이 도시되어 있다. 이런 식으로 PVDD 라인 셀렉션 회로(18)가 제공되고, 스위치(SW)의 스위칭이 이 PVDD 라인 셀렉션 회로(18)에 의해 제어된다. 수평 PVDD 라인 셀렉션 회로(18)로부터 스위치(SW)를 컨트롤하는 라인들이 Ct1m-1에서 Ct1m+2 라인을 이룬다.
도 7은 수평 PVDD 라인(12)과 게이트 라인(Gate)의 전압을 변경하는 타이밍을 도시한 것이다. 발광 및 데이터 라이팅시, 스위치(SW)가 일측으로 돌려져 전원이 이들 라인의 수직 PVDD 라인(14a)(PVDDa)에서 수평 PVDD 라인(12)으로 제공된다. 다른 한편으로, 예로서 라인(m)을 취하면, 주기(t1에서 t3)에서, 스위치(SW)도 마찬가지로 수직 PVDD 라인(14b)(PVDDb)으로부터 전원에 컨트롤된다. 이때, 게이트 라인은 하이레벨로 설정되어 셀렉션 TFT를 온시킨다. 이런 식으로, 특정 수평픽셀을 라이팅하기 위한 데이터 전압이 드라이버(FTF)에 인가되나, PVDDb를 최소 라이팅 전압, 즉, 소스 드라이버(4)의 최소 출력전압보다 더 낮은 전압으로 설정함으로써, 역바이어스는 항상 드라이브 TFT에 인가되고 픽셀은 오프된다. t3에서 t3까지의 주기에서 Gatem은 하이레벨에 있고 PVDDm의 전압이 PVDDa에 있을 때 데이터 전압의 라이팅이 수행되고, Gatem이 하이레벨로 다시 될 때까지 발광이 t4 이후 다음 프레임에 계속된다.
도 8은 t3-t4 주기에서 스크린의 밝은 상태를 도시한 것이다. t3에서 t4까지 주기가 더 길수록, TFT의 특징 효과가 정상으로 돌아오는데 더 크지만, 픽셀이 오프된 주기가 더 길기 때문에 평균 휘도가 낮아지고 픽셀 명멸을 알기가 더 쉬워진다. 따라서, 역바이어스가 인가되는 시간이 TFT 특징뿐만 아니라 디스플레이 디바이스 등의 사용 및 사양에 따라 최적화되는데 필요하다.
게이트 라인(Gate)과 수평 PVDD 라인(12)의 전압을 바꾸기 위한 시간은 도 9a 또는 9b에 도시된 같을 수 있다. 라인(m)이 예로서 취해진 경우, 소스 측 단자보다 더 높은 전압이 t1에서 t2까지의 주기에서 스토리지 커패시터의 게이트 측에 라이팅되기 때문에, 역바이어스 전압은 게이트 라인이 하이레벨로 다시 될 때까지, 즉, t1에서 t3까지의 주기 동안 라인(m)의 픽셀들에 인가되어 오프시킨다. 도 9a에서, 수평 PVDD 라인(12)의 전압은 t1에서 t3까지 주기에서 PVDDb로 유지되나, 도 9b에서, 수평 PVDD 라인(12)의 전압은 t1에서 t2 주기 동안 PVDDb로만 유지되며, t2부터는 수평 PVDD 라인(12)의 전압은 PVDDa로 복귀한다.
다른 실시예
1) 도 1의 픽셀회로에서, 와이어링을 수반하는 저항요소들이 나타나 있지 않으나, 복수의 픽셀들이 수평 PVDD 라인(12)에 연결되어 있기 때문에, 저항요소가 있다면 다른 픽셀들의 전류 크기에 따른 유기 EL소자를 구동하기 위한 드라이브 TFT의 소스 전압에 변화가 있게 된다. 즉, 수평 PVDD 라인(12)과 수직 PVDD 라인(14)에 연결된 픽셀의 전류가 증가함에 따라, 전압 강하가 증가하게 된다. 도 10은 픽셀에 평행한 수평방향으로 형성된 수평 PVDD 라인들이 제공된 패널이 완전히 밝혀지는 경우에 전압강하의 외형을 도시한 도면이다. 전원 전압(PVDDa)이 이런 식으로 유기 EL 패널(10)의 양측에 제공된 2개의 수직 PVDD 라인(14a)의 상단 및 하단 모두에 제공되고, 각 라인에 대한 수평 PVDD 라인(12)이 2개의 수직 PVDD 라인들(14a) 사이에 연결되면, 중앙부의 전압 강하가 수직 방향 및 수평 방향으로 감소하게 된다. 이 전압 강하의 설명에서, 2개 수직 PVDD 라인 타입들이 있다는 사실은 상관없으며, 도 10은 하나의 수직 PVDD 라인만을 도시하고 수평 PVDD 라인이 하나의 수직 PVDD 라인에 연결된 것을 기술하고 있다. 광을 방출하기 위한 픽셀들에 연결을 제공하는 것은 실제로 수직 PVDD 라인(14a)을 통해서이며, 이는 또한 수직 PVDD 라인(14a)이 스위치에 의해 선택된 상태를 나타내는 것으로 여겨질 수 있다.
셀렉션 TFT(1)가 온되고 소스 커패시터(C)로 데이터 전압의 라이팅동안 소스전압의 강하가 있는 경우, Vgs의 절대값이 떨어지며, 이는 픽셀 전류가 줄어들고 방출 휘도가 낮아지는 것을 의미한다. 예컨대, 도 10에 도시된 바와 같이 배열된 전원라인들을 갖는 패널로, 화이트 윈도우 패턴이 그레이 배경에 디스플레이되는 경우, 도 11에 도시된 바와 같이, 윈도우의 좌우측(b부 및 c부)이 윈도우에 접근함에 따라 다른 배경 선택(d부 및 e부)보다 더 어두워지게 되고, 다른 부들과의 경계가 눈에 띌 수 있다.
*따라서, 전원(PVdd) 전압을 공급하는 라인들(수직 및 수평 PVDD 라인들)의 폭을 늘리고, 픽셀 개구비에 영향을 주지 않을 정도로 십자형 메시 형태 등으로 배치함에 따라 PVDD 라인의 저항을 줄이도록 설계가 실행된다. 그러나, 이 실시예로, 픽셀들이 배열되는 영역에서, 단지 수평 스캐닝 방향으로만 수평 PVDD 라인을 배열할 필요가 있으며 삽입된 스위치(SW)의 저항으로 인해 전압 강하도 또한 올라간다. PVDD 라인들이 길고 픽셀 전류가 높은 크기가 큰 패널로는, 이들 긴 라인들의 저항으로 인해 전압강하에 의해 야기된 휘도 불일치는 무시될 수 없다. 이 문제를 해결하기 위해, 다음의 실시예에서와 같은 구조를 갖는 것이 바람직하다. 이런 식으로, 이 실시예의 효과 이외에, 또한 PVDD 라인들의 저항부분으로 인해 발생한 휘도 불일치를 향상시킬 수 있다.
도 12는 매 수평 PVDD 라인(12)의 양측에 스위치(SW)가 제공된 경우의 픽셀들의 4행 3열 배열을 도시한 도면이다. 좌측 스위치(SWL)는 역바이어스를 여태까지 기술해온 드라이브 TFT에 인가함으로써 잔상을 완화시키기 위한 것이다. 우측 스위치(SWR)는 PVDD 라인의 저항을 인한 휘도 불일치를 줄이기 위한 것이다. 도 13은 라인(m-1)에서 라인(m+2)까지의 PVDD 전압과 게이트 라인 전압의 타이밍을 도시한 것이다.
라인(m)이 고려되는 경우, 도 13에서 t1 이후 및 t4 이전에 픽셀들의 발광시, 스위치(SWLm 및 SWRm)는 모두 일측으로 돌려지고 PVDDa로부터 수평 PVDD 라인(12)으로 전력을 공급한다. 시간(t1)에서, 라인의 픽셀들에 대해 역바이어스가 드라이브 TFT에 인가되므로, SWLm은 b측으로 돌려지고, SWRm은 개방된다. 이때, 라인(m)의 게이트 라인은 하이레벨이 되고, 셀렉션 TFT(1)는 온된다. t3에서 t4까지의 주기에서, 데이터는 라인(m)의 픽셀들의 스토리지 커패시터에 라이팅되나, 여전히 PVDDb 데이터에서 라인(m)의 수평 PVDD 라인(12m)의 전압으로는 라이팅되지 않고 동시에 SWLm이 개방되어 SWRm이 c 측으로 돌려지고 PVDDc가 수평 PVDD 라인(12m)에 공급된다. 여기서, PVDDc는 적절한 픽셀 전류가 소스 드라이버(4)로부터 제공된 데이터 전압에 대하여 흐르도록 설정된 전압이다. 특히, 이 예에서, PVDDc는 데이터 전압에 비해 충분히 고전압인 전압으로 설정되어 데이터 전압과 전원 전압 간에 전압 차가 데이터 전압으로서 스트로지 커패시터(C)에 라이팅될 수 있다. 도 12에서 스위치 각각은 주기 t3에서 t4의 상태로 도시되어 있다.
이미지 데이터가 위로부터 매 라인에 대해 순차적으로 라이팅되기 때문에, 라이팅이 완료될 때까지 특정 라인에 대한 게이트 라인(Gate)가 온되는 동안, 상기 라인의 SWL은 개방되고 SWRc는 c 측으로 돌려진다. 따라서, 수직 PVDD 라인(14c)으로부터 흐르는 수평 PVDD 라인(12m)으로 흐르는 전류가 최대이더라도, 이는 한 라인의 픽셀들의 전류 합이며 (1/라인의 개수)배로 단일 스크린에 대해 극히 작은 픽셀 전류이고, 전원 단자(PVDDc 단자)로부터 스위치까지 전압 강하가 무시될 수 있도록 저항성분을 갖게 수직 PVDD 라인을 설계하는 것은 간단한 문제이다. 특히, 얇은 수직 PVDD 라인(14c)이 사용되더라도 수평 PVDD 라인(12m)의 전압강하는 무시될 수 있다. 수평 PVDD 라인(12m)의 저항으로 인한 전압 강하가 또한 무시될 수 있다면 정확한 데이터 전압을 픽셀에 라이팅할 수 있다.
이런 m번째 수평라인에 대한 라이팅이 완료되면, 스위치(SWL 및 SWR)는 바뀌고 스위치(SWL 및 SWR)는 모두 PVDDa에 연결된다. 셀렉션(TFT)가 오프된 후, 그리고 픽셀의 전원 전압(PVdd 전압)에 변화가 있더라도, 스토리지 커패시터의 단자 전압, 즉, Vgs가 변하지 않으며, 이는 정확한 데이터 전압이 스토리지 커패시터(C)에 라이팅되는 한 같은 픽셀전류가 흐르고 PVdd 전압에서 다소 변화가 있더라도 동일한 휘도로 발광을 야기하도록 할 수 있는 것을 의미한다.
도 14의 타이밍 도표는 소정 주기에서만 게이트 라인(Gate)의 전압을 로우레벨로 함으로써 셀렉션 TFT1를 온시키는 예를 도시한 것이다. 특히, 라인(m)에 대해, 셀렉션 TFT1는 주기 t1에서 t2에만 온되고, 주기 t2에서 t3에서는 오프된다.
여하튼, 일반적으로 수평 PVDD 라인(12)이 비교적 높은 저항을 갖기 때문에, PVdd 전압은 한 수평라인에 대한 픽셀 전류로 인해 강하된다. 픽셀 데이터 라이팅시 PVdd의 전압강하가 있다면, 소정 전압보다 낮은 전압이 드라이브 TFT2의 게이트와 소스를 가로지른 스토리지 커패시터(C)의 양 단자에 라이팅되고, 유기 EL소자(3)에 흐르는 전류가 줄어든다. 따라서, 데이터 전압 라이팅시 가능한 한 많은 수평라인에 대한 픽셀 전류를 줄이는 것이 바람직하다.
통상적으로, PVDD(PVDDa) 및 CV 간에 전압(PVdd-CV)이 드라이브 TFT2와 유기 EL소자(3)의 특징 및 입력 데이터 전압(Vp-p)의 최대 진폭 값을 이용해 결정된다. 도 15a는 (PVdd-CV)가 12V인 경우 픽셀회로의 동작 지점들을 도시한 것이다. 특정 VGS가 드라이브 TFT(Vds-Ids 특징)에 인가될 때 드레인 및 소스 양단의 전압에 대해 드레인에서 소스로 흐르는 전류 특성 및 유기 EL소자의 V-I 특징에 대한 동작 지점들의 전류가 드라이브 TFT 및 유기 EL소자에 흐른다. 이 예로, Vgs=4V이면, 화이트 레벨에 해당하는 최대 전류가 흐른다. 도 15b는 이 경우 전원 및 데이터 전압을 인가하는 방법의 일예이나, 소스 드레인 영역의 출력 전압을 고전압으로 할 필요가 있다. 이를 방지하기 위해, 도 16에 도시된 바와 같이 음의 전원(-7V)이 통상적으로 CV에 사용된다. 이 경우, 1에서 5V가 데이터 전압으로서 인가될 수 있기 때문에 저전압으로 소스 드라이버(IC)를 구동시킬 수 있다.
PVDD와 CV 양단의 전압이 낮게 되면, 픽셀 드라이버 TFT는 포화영역을 벗어나게 되고 픽셀 전류가 줄어든다. 도 17a는 (PVdd-CV)가 5V인 경우 동작 지점들을 도시한 것이다. 라이팅시에 PVDD(가령, PVDDc) 전압, 즉, PVDDc 전압을 통상시의 전압(PVDDa)보다 충분히 낮게 함으로써, 이런 식으로, 픽셀 전류를 낮추고 라이팅시에 PVdd 전압의 강하를 억제할 수 있다. 이렇게 함으로써, 도 17b에 도시된 바와 같이 CV에 음의 전원을 이용하지 않고도 또한 소스 드라이버 IC를 저전압으로 할 수 있다. 데이터 라이팅시, 라인의 픽셀 휘도는 낮아지나, 라이팅이 완료되고 PVdd 전압이 PVDDa 가 되면, 고정된 휘도가 달성된다. 이런 예로, PVDDb가 IV가 되면 잔상을 완화할 수 있으며, 이는 데이터 전압에 대한 최소값 또는 이하이나, 더 큰 효과를 얻기 위해 더 낮게, 가령 -5V로 설정할 수 있다.
초기 예와 유사하게, 도 14에서와 같이 게이트 라인의 타이밍이 될 수 있다.
2) 도 18은 앞서 1)에서 기술한 예에 대한 변형이며, 한 스위치(SW)가 모든 4개의 수평 PVDD 라인들(12)에 대해 제공된 경우의 구조적 예이다. 이런 식으로 복수의 수평 PVDD 라인들(12)을 그룹화하고 전원(PVDDa 및 PVDDb)을 라인들에 공급되도록 스위칭함으로써, 스위치(SW)의 개수를 줄일 수 있으며, 이는 차례로 결함을 줄이는 것으로 예상될 수 있다. 이런 예로, m에서 m+3에 대한 4개의 수평 PVDD 라인들(12m에서 12m+3)이 한 그룹으로 형성되고 2개의 스위치들(SWL 및 SWR)에 의해 PVDD 라인 셀렉션 회로(18L 및 18R)에 연결된다.
도 19는 각 수평 PVDD 라인(12m)의 전압을 변경하고 각 게이트 라인(Gatem)의 전압을 변경하기 위한 타이밍을 도시한 것이다. 이 경우, 라이팅되는 수평라인이 속하는 그룹에서의 수평라인들과는 다른 수평라인들에 대해 셀렉션 TFT(1)을 오프하는 것이 필요하며, 이는 스위치가 매 수평 PVDD 라인(12)에 대해 제공되는 경우에서와 같이 라이팅 주기 때까지 게이트 라인(Gate)을 연속 하이레벨로 할 수 있음을 의미한다. 따라서, 함께 그룹화된 라인(m에서 m+3)의 게이트 라인들은 다른 시간에서 하이레벨로 설정된다.
도 20은 주기 t1 - t2에서 PVDDm-4에서 PVDDm+7에 연결된 스위치들의 상태를 도시한 것이다. 또한, 도 21은 라인(m-4)에서 라인(m+7)에 대한 수평 PVDD 라인과 게이트 m라인의 전압을 변경하기 위한 타이밍을 도시한 것이며, 도 11은 t3에서 t6까지의 주기에서 스크린의 동작 지점들을 도시한 것이다.
이런 식으로, 수평 PVDD 라인(12)의 전압은 모든 그룹(4개 라인들)에 대해 순차적으로 변경되나, 게이트 라인들은 순차적으로 하이레벨로 설정되며 동시에 하이레벨로 설정되지 않는다.
이 경우 또한, 전원 PVDDc에 흐르는 전류는 4개 라인들의 픽셀에 흐르는 총 전류의 최대이며, 때때로 한 스크린의 픽셀 전류에서 극히 작다(수평 라인들 중 4/No). 상술한 바와 같이, 픽셀 전류가 흐를 수 없는 PVDDc 전압이 충분히 낮으면, 도 19에서 t3에서 t6까지의 주기는 밝혀지지 않은 주기이다. 특히, 모든 라인들은 t1-t6 동안 오프된다.
3) 도 6의 예에서, 또한 수평 PVDD 라인들을 그룹으로 형성할 수 있고, 이런 경우의 구조적 예와 구동 타이밍이 각각 도 23 및 도 24에 도시되어 있다.
여기서, 라인(m에서 m+3)을 구성하는 그룹의 각 라인에 대한 오프 시간이 고려된다. 도 24에서, 라인(m)은 t1에서 t2까지 오프 주기를 갖고, 라인(m+1)은 t1에서 t3까지 오프 주기를 가지며, 라인(m+2)은 t1에서 t4까지 오프 주기를 갖고, 라인(m+3)은 t1에서 t5까지 오프 주기를 가지며, 각 그룹내에서 오프 주기는 각 라인 주기에 대해 슬립된다. 디스플레이의 평균 휘도는 밝혀진 전체 스크린의 휘도(오프 시간/1 프레임 주기)의 배수이므로, 각 라인의 평균 휘도에서 차가 발생된다. 가장 높은 평균 휘도를 갖는 라인과 가장 낮은 평균 휘도를 갖는 라인 간의 휘도 차는 그룹내 라인들의 개수 대 패널의 수평라인들의 총 개수의 비(比)가 더 작아짐에 따라 더 커지게 된다. 따라서, 이 비(比)가 각 라인에 대한 휘도 차를 검출할 수 있게 되는 값이 되면, 패널 등에서 발생한 그룹내 각 라인에 대한 휘도 차를 소거하게 패널에 데이터 입력시 계산을 수행할 수단이 요구된다.
4) 상기 예로, 드라이브 TFT에서 P채널 타입을 이용할 경우에 대한 설명이 주어졌다. 그러나, 또한 도 25에 도시된 바와 같이 드라이브 TFT처럼 N 채널 타입을 이용한 픽셀 회로의 경우와 유사한 구조로 유사한 효과를 달성할 수 있다. 유기 EL소자(3)의 양극이 전원(VDD)에 연결된 반면, 유기 EL소자(3)의 음극은 N 채널 타입의 드라이브 TFT(2)의 드레인에 연결된다. 드라이브 TFT의 소스는 전원(Vss)에 연결된다. 또한, 스토리지 커패시터(C)는 드라이브 TFT(2)의 게이트와 소스 양단에 연결되고, 데이터 라인(Data)은 셀렉션 TFT(1)를 통해 드라이브 TFT(2)의 게이이트에 연결된다.
여기서, 도 25에서, Vdd는 상술한 CV에 해당하는 반면, Vss는 PVdd에 해당한다. 따라서, 이는 게이트와 소스 양단에 역바이어스를 인가하도록 수평 VDD 라인(20)의 전압인 소스 전압이 TFT(2)의 게이트 전압보다 더 높아져 드라이브 TFT(2)의 히스테리시스 특성에 의해 야기된 잔상 현상을 완화하는데 바람직하다.
스위치가 전원(VSS)의 매 라인에 대해 제공되는 경우의 형태 및 드라이브 타이밍의 예가 도 26 및 도 27에 도시되어 있다. 도 26에 도시된 바와 같이, 수평 VSS 라인(20)은 스위치(SW)를 통해 수직 VSS 라인(22a 및 22b) 및 이들 수직 VSS 라인을 통해 전원(VSSa 및 VSSb)에 연결되어 있다. VSSa는 통상적인 전원 전압이고, VSSb는 역전압을 인가하기 위한 전압이다.
또한 도 25 내지 도 27의 예에서, 상술한 P 채널 드라이브 TFT를 이용할 경우와 동일한 변형을 가질 수 있다.

Claims (2)

  1. 복수의 그룹의 행으로 배열된 픽셀 회로를 가지는 액티브 매트릭스 타입의 유기 EL 디스플레이 디바이스로서, 각 그룹에는 4개의 행이 있고, 4개의 행의 각 그룹은:
    셀렉션 TFT, 드라이브 TFT, 저장 커패시터 및 유기 EL 발광소자를 각각 포함하는, 복수의 픽셀 회로;
    4개의 행의 그룹 내의 한 행과 각각 연관되고, 연관된 행의 복수의 픽셀 회로 각각의 전원 단자에 연결된 4개의 수평 전원라인;
    4개의 수평 전원라인의 단부와 연결된 제1 공통 단자, 제1 전원 공급과 연결된 제1 단자 및 제2 전원 공급과 연결된 제2 단자를 가지는 스위치를 포함하고,
    제1 스위치는 수평 전원라인의 제1 단부를 제1 전원 공급 또는 제2 전원 공급으로 조절가능하게 연결하고,
    제1 기간 동안, 스위치는 4개의 수평 전원라인의 단부에 제1 전원 공급을 인가하도록 조절되고 복수의 픽셀 회로가 발광하고, 제2 기간 동안, 스위치는 제2 전원 공급을 4개의 수평 전원라인의 단부에 인가하도록 조절되고 제2 전원 공급은 복수의 픽셀 회로의 각각의 드라이브 TFT가 역바이어스되는 전압으로 설정되는 액티브 매트릭스 타입의 유기 EL 디스플레이 디바이스.
  2. 청구항 1에 있어서,
    4개의 행의 각 그룹은 각각이 복수의 픽셀 회로 각각의 제2 단자에 연결된 4개의 게이트 라인을 더 포함하는 액티브 매트릭스 타입의 유기 EL 디스플레이 디바이스.
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