JP2013231920A - 電気光学装置およびその駆動方法 - Google Patents

Abstract

【課題】駆動トランジスタの特性ばらつきを解消し、発光デューティー比を確保し、あわせて表示領域の左右の狭額縁化をはかり表示品質を向上させる。
【解決手段】
マトリクス状に配置される複数の画素回路と、ｙ方向に延長され、複数の画素回路の隣接する２列に２本ずつ配置されて第１電圧と第２電圧とが交互に印加される１組の電源供給配線と、ｙ方向に延長されてデータ電圧を伝達するデータ線と、ｙ方向と交差するｘ方向に延長されて制御信号を伝達する複数のゲート線とを具備する電気光学装置であって、電流発光素子と、複数の画素回路の各々は、書き込み制御トランジスタと、駆動トランジスタと電源供給制御トランジスタと、スイッチングトランジスタと、容量素子と前記２列の複数の画素回路は１行毎に２列のいずれか一方の列の画素回路が交互に前記１組の電源供給配線のいずれか１つに接続される。
【選択図】図３

Description

本発明は、電流により発光する電流発光素子を用いた電気光学装置を駆動する技術に関する。

近年、有機ＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）など、供給される電流に応じた強度で発光する素子（以下、電流発光素子という）を用いた表示装置が開発されている。このような電流発光素子に供給される電流量を、各画素における駆動トランジスタの制御により、表示の階調が制御される。そのため、この駆動トランジスタに特性ばらつき（例えば、閾値電圧や電子の移動度。）があると、その特性ばらつきが表示に直接現れてしまう。一方で、発光している画素の数と消灯している画素の数の１フレーム当たりの割合によっては十分な発光デューティー比を得ることができず表示品位が低くなってしまうという問題がある。そこで、例えば、駆動トランジスタの閾値電圧のばらつきを補償しつつ、十分な発光デューティー比を得るための回路構成が開発されている（特許文献１）。

また、電流発光素子に供給する電流を正確に制御するために駆動トランジスタのゲート電位を高精度または迅速に制御するためにはデータ電圧の書き込みに先立ち、駆動トランジスタのゲートを所定の電圧に初期化することが望ましい。そこで、初期化を実現するために画素回路の構成を複雑化することなく初期化を行う回路構成が開発されており、そこでの駆動トランジスタは、電子の移動度がｎ型導電性のトランジスタに比して低いｐ型導電性のトランジスタが用いられている例が開示されている（特許文献２）。

ＷＯ２００９／１４２０３３公報 特開２０１１−２４７９８１号公報

上記特許文献１に記載された技術においては、画素回路の駆動トランジスタはｎ型導電性のトランジスタが用いられており、ｐ型導電性のトランジスタに置き換えると電源配線（ＶＰ）は固定電位であるため、駆動トランジスタのゲートに供給される電圧もＶＰとなる。したがって、ｐ型導電性のトランジスタはオフとなり、電流を電気発光素子に供給することができない。また、上記特許文献２に記載された技術においては、画素回路の駆動トランジスタはｐ型導電性のトランジスタが用いられているが、ｐ型導電性のトランジスタをオンまたはオフさせつつ、電気発光素子に発光に必要な電源を供給させるために電源配線（特許文献２の図２の符号１７）は、スキャンされ、Ｌｏｗ電位とＨｉｇｈ電位の２値をとる。この場合、例えば、図２１に示すように、基板の横方向に延長される電源配線をスキャンするドライバを左右どちらかの額縁に配置されるため、片側の額縁が大きくなってしまうという問題が生じる。

そこで、本発明は、駆動トランジスタの特性ばらつき（例えば、閾値電圧や電子の移動度）を解消し、発光デューティー比を確保し、あわせて表示領域の左右の狭額縁化をはかり表示品質を向上させることを目的とする。

上記課題を解決するため、本発明においては、マトリクス状に配置される複数の画素回路と、ｙ方向に延長され、複数の画素回路の隣接する２列に２本ずつ配置されて第１電圧と第２電圧とが交互に印加される１組の電源供給配線と、ｙ方向に延長されてデータ電圧を伝達するデータ線と、ｙ方向と交差するｘ方向に延長されて制御信号を伝達する複数のゲート線とを具備する電気光学装置であって、複数の画素回路の各々は、電流量に応じた輝度で発光する電流発光素子と、データ線に接続されて該画素回路へのデータ電圧の書き込みを制御する書き込み制御トランジスタと、電流発光素子へ供給される電流量を制御する駆動トランジスタと１組の電源供給配線のいずれか１つに接続されて第１電圧または第２電圧を該画素回路への供給を制御する電源供給制御トランジスタと、駆動トランジスタのゲートと電源供給制御トランジスタのソースまたはドレインとの間に接続されて駆動トランジスタのゲート電圧を制御するスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続されて他方の端子が複数の制御配線のうちの１つに接続されて階調に応じた電圧を保持する容量素子とを含み、１組の電源供給配線は第１電源供給配線と第２電源供給配線とからなり、第１電源供給配線および第２電源供給配線はそれぞれ隣接する２列の画素回路の偶数行または奇数行のいずれか１つに接続される電気光学装置が提供される。かかる構成により、例えば、表示装置の表示領域の左右を狭額縁化することが可能となる。

さらに、請求項１に記載の電気光学装置において、容量素子は第３電圧と第３電圧よりも高い電圧である第４電圧のいずれか１つを伝達する第１ゲート線に接続されてもよい。かかる構成により、例えば、容量素子へのデータ電圧の書き込み時に電流発光素子を発光させないことが容易となる。

さらに、請求項１に記載の電気光学装置において、１組の電源供給配線の駆動を制御する電源供給配線駆動回路は、ｙ方向に沿って配置されてもよい。かかる構成により、表示画面の左右の片側の狭額縁化を防ぐことが可能となる。

さらに上記課題を解決するため、請求項１ないし３のいずれかに記載の電気光学装置において、書き込み制御トランジスタ、駆動トランジスタ、電源供給制御トランジスタ、およびスイッチングトランジスタはいずれも第１導電性トランジスタで形成されてもよい。かかる構成により、例えば、所定の領域に導電性の異なるトランジスタが形成される場合に比べて製造工程が容易となる。

さらに上記課題を解決するため、請求項４に記載の電気光学装置において、第１導電性トランジスタはｐ型の導電性トランジスタであってもよい。かかる構成により、例えば、画素回路を構成する各要素の動作時における電子の移動度が減少し、より精密に電気発光素子に供給する電流を制御することが可能となる。

さらに上記課題を解決するため、請求項１ないし５のいずれかに記載の電気光学装置において、データ電圧は、電流発光素子の発光閾値電圧よりも低い電圧であってもよい。かかる構成により、例えば、データ電圧の書き込みだけでは電気発光素子は発光しないため、画素回路へのデータ電圧の書き込みのタイミングの自由度が高まる。

さらに上記課題を解決するため、請求項１ないし６のいずれかに記載の電気光学装置において、１組の電源供給配線は複数組具備され、複数組の電源供給配線のうち第１期間に第１電圧が供給される電源供給配線同士はｘ方向に延長される配線で接続され、複数組の電源供給配線のうち第１期間に第２電圧が供給される電源供給配線同士はｘ方向に延長される配線で接続されてもよい。かかる構成により、例えば、電源供給配線が網目状となり、電源供給配線に接続される各画素回路の電流発光素子に流れる電流の量に応じて電源供給配線の電圧降下にバラツキが生じるために生じるクロストークを目立たなくすることが可能となる。

さらに上記課題を解決するため、マトリクス状に配置される複数の画素回路と、ｙ方向に延長され、複数の画素回路の隣接する２列に２本ずつ配置される１組の電源供給配線であって、１組の電源供給配線は第１電源供給配線と第２電源供給配線とからなり、第１電源供給配線および第２電源供給配線はそれぞれ隣接する２列の画素回路の偶数行または奇数行のいずれか１つに接続される１組の電源供給配線と、ｙ方向に延長されてデータ電圧を伝達するデータ線と、ｙ方向と交差する第２方向に延長されて制御信号を伝達する複数のゲート線とを具備し、複数の画素回路の各々は、電流量に応じた輝度で発光する電流発光素子と、記データ線に接続されて該画素回路へのデータ電圧の書き込みを制御する書き込み制御トランジスタと、電流発光素子へ供給される電流量を制御する駆動トランジスタと１組の電源供給配線のいずれか１つに接続されて第１電圧または第２電圧の該画素回路への供給を制御する電源供給制御トランジスタと駆動トランジスタのゲートと電源供給制御トランジスタのソースまたはドレインとの間に接続されて駆動トランジスタのゲート電圧を制御するスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続されて他方の端子が複数のゲート線のうちの１つに接続されて階調に応じた電圧を保持する容量素子とを含む電気光学装置を駆動する駆動方法であって、１組の電源供給配線のいずれか一方の電源供給配線に第１電圧を供給し、他方の電源供給配線に第１電圧とは異なる第２電圧を供給し、第１電圧が供給される少なくとも１つの画素回路においては、電流発光素子へ駆動トランジスタを介して電流の供給を行い、第２電圧が供給される少なくとも１つの画素回路においては、第２電圧をスイッチングトランジスタを介して容量素子に供給する電気光学装置を駆動する駆動方法が提供される。かかる構成により、例えば、同じ列に配置される画素回路において、ある行の画素回路では電気発光素子に電流を供給しつつ、ある画素回路では初期化を行うことが可能となる。

さらに上記課題を解決するため、請求項８に記載の電気光学装置を駆動する駆動方法において、第１電圧が供給される少なくとも１つの画素回路においては、データ電圧が書き込み制御トランジスタを介して書き込まれる画素回路を除く画素回路の電流発光素子へは駆動トランジスタを介して電流の供給を行ってもよい。かかる構成により、例えば、同じ列に配置される画素回路において、ある行の画素回路では電気発光素子に電流を供給しつつ、ある画素回路ではデータ電圧の書き込みを行うことが可能となる。

さらに上記課題を解決するため、請求項８ないし１１のいずれかに記載の電気光学装置を駆動する駆動方法において、マトリクス状に配置される複数の画素回路のＮ行目の画素回路のスイッチングトランジスタのゲート電圧を制御する制御信号とＮ−１行目の画素回路の書き込み制御トランジスタのゲートを制御する制御信号とを共用してもよい。かかる構成により、例えば、ゲートドライバの構成を簡素化することが可能となる。

さらに上記課題を解決するため、電気光学装置に具備されるマトリクス状に配置される複数の画素回路であって、複数の画素回路の各々は電流量に応じた輝度で発光する電流発光素子とデータ線に接続される書き込み制御トランジスタと電流発光素子に供給される電流量を制御する駆動トランジスタと電源供給配線に接続される電源供給制御トランジスタと駆動トランジスタのゲートと電源供給制御トランジスタのソースまたはドレインとの間に接続されるスイッチングトランジスタと一方の端子が駆動トランジスタのゲートに接続される容量素子とを含む画素回路と、ｙ方向に延長され、複数の画素回路の隣接する２列の間に配置されて２列の複数の画素回路がそれぞれ接続される電源供給配線と、ｙ方向に延長されてデータ電圧を伝達するデータ線と、ｙ方向と交差するｘ方向に延長されて制御信号を伝達する複数のゲート線とを具備する駆動回路の駆動方法であって、電源供給配線に第２電圧が供給される第１期間にＮ行目の画素回路に書き込み制御トランジスタをオフすることにより容量素子が保持する電位の初期化を行い、第１期間経過後の電源供給配線に第１電圧が供給される第２期間にＮ行目の画素回路には書き込み制御トランジスタをオフしてデータ線に所定のデータ電圧の供給を行い、第２期間経過後の電源供給配線に第２電圧が供給される第３期間にＮ行目の画素回路に書き込み制御トランジスタを介して所定のデータ電圧を書き込み、書き込まれた電圧の昇圧を行い、第３期間経過後の電源供給配線に第１電圧が供給される第４期間にＮ行目の画素回路の電流発光素子に駆動トランジスタを介して電流を供給する電気光学装置を駆動する駆動方法が提供される。かかる構成により、例えば、同じ列に配置される画素回路において、ある行の画素回路では電気発光素子に電流を供給しつつ、ある画素回路ではデータ電圧の書き込みを行うことが可能となる。

さらに上記課題を解決するため、電気光学装置に具備されるマトリクス状に配置される複数の画素回路であって、複数の画素回路の各々は電流量に応じた輝度で発光する電流発光素子とデータ線に接続される書き込み制御トランジスタと電流発光素子に供給される電流量を制御する駆動トランジスタと電源供給配線に接続される電源供給制御トランジスタと駆動トランジスタのゲートと電源供給制御トランジスタのソースまたはドレインとの間に接続されるスイッチングトランジスタと一方の端子が駆動トランジスタのゲートに接続される容量素子とを含む画素回路と、ｙ方向に延長され、複数の画素回路の隣接する２列の間に配置されて２列の複数の画素回路がそれぞれ接続される電源供給配線と、ｙ方向に延長されてデータ電圧を伝達するデータ線と、ｙ方向と交差するｘ方向に延長されて制御信号を伝達する複数のゲート線とを具備する駆動回路の駆動方法であって、電源供給配線に第２電圧が供給される第１期間に、すべての行の画素回路の書き込み制御トランジスタをオフして、データ線に階調に応じたデータ電圧を供給することによりデータ線を階調に応じたデータ電圧でプログラムし、Ｎ行目の画素回路についてはさらに電源供給制御トランジスタおよびスイッチングトランジスタをオンすることによりＮ行目の画素回路の容量素子が保持する電位の初期化を行う電気光学装置の駆動方法が提供される。かかる駆動方法により、データ線を階調に応じたデータ電圧でプログラムしている間に、初期化を行うことが可能となる。

以上、説明した本発明によれば、電源供給配線が電気光学装置の表示部の縦方向（ｙ方向）に延長されることから、電源供給配線を駆動するドライバーを表示部の縦方向に沿って配置することが可能となる。したがって、所定の画像が表示される表示領域の左右の狭額縁化をはかることが可能となる。

また、同じ列に配置される画素回路において、ある行の画素回路では電気発光素子に電流を供給しつつ、ある画素回路ではデータ電圧の書き込みを行うことが可能となるため、データ電圧の書き込み時間を十分にとることが可能となり電流発光素子への電流の供給を制御する駆動トランジスタの特性ばらつき（例えば、閾値電圧）を解消しつつ、表示品質を向上させることが可能となる。

また、本発明では、電源供給配線が網目状に配置されることから、電源供給配線が縦方向にのみ延長されて配置される場合に比して電圧降下によるクロストークを目立たなくすることが可能となる。

また、１組の電源供給配線のいずれか一方の電源供給配線に第１電圧を供給し、他方の電源供給配線に第１電圧とは異なる第２電圧を供給し、第１電圧が供給される少なくとも１つの画素回路においては、電流発光素子へ駆動トランジスタを介して電流の供給を行い、第２電圧が供給される少なくとも１つの画素回路においては、第２電圧を前記スイッチングトランジスタを介して前記容量素子に供給することから、同じ列に配置される画素回路において、ある行の画素回路では電気発光素子に電流を供給しつつ、他のある行の画素回路では初期化を行うことが可能となる。

また、データ線へのデータ電圧のプログラム、画素回路へのデータの書き込みおよび該データ電圧の昇圧、画素回路の電気発光素子への電流の供給、画素回路の駆動トランジスタのゲート電圧の初期化の４つの動作について、画素回路の各トランジスタの制御および電源供給配線に供給される電圧を制御することにより、同じ列に配置される画素回路において、ある行の画素回路ではデータ電圧の書き込みを行い、他のある行の画素回路では初期化が行われ、または、ある２列に配置される画素回路に接続されるデータ線にデータ電圧のプログラムを行いつつ、同じ２列の画素回路においては初期化を行うことが可能となる。よって、データ電圧の書き込みに要する時間を十分に確保しつつ、発光デューティー比を高くすることが可能となり表示品位が高まる。

本発明にかかる本発明の第１実施形態にかかる電子機器１の構成を示す概略図を示す。 本発明の第１実施形態に係るデマルチプレクサ４１の１つのブロック内の構成を示す回路図である。 本発明の第１実施形態に係る各画素１００が有する画素回路１１０の構成を示す回路図を示す。 Ｋ列目およびＫ＋１列目の画素１００の間にＥ／ＮＬ１およびＥ／ＮＬ２からなる１組の電源供給配線Ｅ／ＮＬが配置されている例を示す。 本発明にかかる各電圧の電位の関係を示す。 本発明にかかる駆動トランジスタのＶｔｈ補償のための動作を示す。 本発明にかかる駆動トランジスタのＶｔｈ補償のための動作を示す。 本発明にかかるＮ行目の画素回路１１０に関する各信号のタイミングチャートを示す。 本発明にかかる各期間における、Ｋ列目およびＫ＋１列目のＮ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明にかかる各期間における、Ｋ列目およびＫ＋１列目のＮ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明にかかる各期間における、Ｋ列目およびＫ＋１列目のＮ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明にかかる各期間における、Ｋ列目およびＫ＋１列目のＮ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明にかかる各期間における、Ｋ列目およびＫ＋１列目のＮ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明にかかる各期間における、Ｋ列目およびＫ＋１列目のＮ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明にかかる２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号の第２の実施例にかかるタイミングチャートを示す。 本発明にかかる電気光学装置の第３の実施例にかかる電気光学装置１０の全体構成図。 （１）は、第１実施例にかかる電気光学装置１０において、全画面グレーの背景に白のウィンドウを表示した場合の画像を示す。（２）は、実施例３にかかる電気光学装置１０において、全画面グレーの背景に白のウィンドウを表示した場合の画像を示す。 第４実施形態にかかる電子機器１−１の構成を示す概略図を示す。 本発明の第４実施形態に係るデマルチプレクサ４１−１の１つのブロック内の構成を示す回路図を示す。 本発明の第４実施形態に係る各画素１００が有する画素回路１１０の構成を示す回路図を示す。 ２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号のタイミングチャートを示す図を示す。 本発明の第４実施形態にかかる各期間における、Ｎ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明の第４実施形態にかかる各期間における、Ｎ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明の第４実施形態にかかる各期間における、Ｎ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明の第４実施形態にかかる各期間における、Ｎ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明の第４実施形態にかかる各期間における、Ｎ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図。 本発明にかかる駆動トランジスタのＶｔｈ補償のための動作を示す。 第５実施形態にかかる２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号のタイミングチャートを示す。 第５実施形態にかかる２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号のタイミングチャートを示す。 第５実施形態にかかる２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号のタイミングチャートを示す。 第５実施形態にかかる２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号のタイミングチャートを示す。 第５実施形態にかかる２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号のタイミングチャートを示す。 本発明にかかる電気光学装置の第６実施形態にかかる電気光学装置１０−１の全体構成図を示す。 基板の横方向に延長される電源配線をスキャンするドライバを左右どちらかの額縁に配置されるため、片側の額縁が大きくなってしまうという従来の問題を示す。

以下、本発明の実施形態に係る電子機器について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定されるものではない。

（第１実施形態）
本発明の第１実施形態に係る電子機器について、図面を参照しながら詳細に説明する。

（全体構成）
図１は、本発明の第１実施形態に係る電子機器１の構成を示す概略図である。電子機器１は、スマートフォン、携帯電話、パーソナルコンピュータ、テレビなど、画像を表示する表示部を有する装置である。電子機器１は、電気光学装置１０、制御部８０および電源９０を有する。電気光学装置１０は、マトリクス状に配置された画素１００を有する。電気光学装置は、各画素１００における電流発光素子を発光させて画像を表示し、上記の表示部を構成する。各画素１００は、画素回路１１０を有する（図３参照）。この例では、電流発光素子１９０は、有機ＥＬを用いた発光素子であるものとするが、供給される電流量に応じて発光強度が変化する発光素子であれば、他の発光素子であってもよい。

なお、図１において、画素１００は、６行６列のマトリクス状に配置されているが、この配置に限られず、さらに多くの画素１００が存在してもよいし、少なくてもよい。したがって、以下の説明では、画素１００は、ｉ行ｊ列のマトリクス状に配置されるものとする。電気光学装置１０の詳細については後述する。

制御部８０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリなどを有し、電気光学装置１０の動作を制御するコントローラである。制御部８０の制御には、電子機器１の表示部に表示させる画像を示す画像データに基づいて各画素１００における階調を決定し、決定した階調に応じたデータ電圧を画素回路１１０に書き込むことにより各画素１００の電流発光素子１９０を発光させる制御が含まれる。電源９０は、電気光学装置１０および制御部８０など、電子機器１の各部へ電力を供給する。

（電気光学装置１０の構成）
電気光学装置１０は、マトリクス状に配置された画素１００、発光制御回路３０、データ線制御回路４０および電源供給配線Ｅ／ＮＬ、発光制御線ＥＣＬ、データ線ＤＬ、および複数のゲート線ＧＬを有する。

ゲート線制御回路２０は、各行の画素１００に対応して設けられた複数のゲート線（ＧＬ１、ＧＬ２、ＧＬ３）にそれぞれ制御信号を供給する。ゲート線ＧＬ１には、詳細は後述するが、ＶＭＭとＶＳＳの２値の信号を所定のタイミングで供給し、駆動トランジスタ１１５のゲートのオン、オフの制御を可能とする。ＧＬ２には、スイッチングトランジスタ１１３のオン、オフを指定する制御信号Ｇ２を提供する。ＧＬ３には、書き込みトランジスタ１１３のオン、オフを指定する制御信号Ｇ３を供給する。

発光制御回路３０は、各行の画素１００に対応して設けられた発光制御線ＥＣＬに発光または後述する駆動トランジスタのゲート電圧の初期化を制御する発光／初期化信号ＥＭを供給する。

データ線および電源供給配線制御回路４０は、データ線ＤＬに各画素に表示される階調に応じたデータ電圧を供給する。また、電源供給配線Ｅ／ＮＬには、電気発光素子１９０に供給する電流の電源である高電位側の電圧であるＥＬＶＤＤおよび駆動トランジスタのゲート電圧を初期化する電圧であるＶｉｎｉｔを、１水平期間毎に交互に供給する。

電気光学装置１０の表示部は、少なくともゲート線制御回路２０、発光制御回路３０およびデータ線制御回路４０に囲まれた領域となり、電源供給配線Ｅ／ＮＬは、表示部の縦方向に延びて、隣接する２列の画素１００毎に２本ずつ配置される。隣接する２列の画素１００は、２本ずつ配置された電源供給配線Ｅ／ＮＬ（以下、「１組の電源供給配線Ｅ／ＮＬ」という。）に１行毎に交互に１組の電源供給配線のいずれか１つに接続される。すなわち、１組の電源供給配線は第１電源供給配線と第２電源供給配線とからなり、第１電源供給配線および第２電源供給配線はそれぞれ隣接する２列の画素回路の偶数行または奇数行のいずれか１つに接続される。なお、本実施例では、電源供給配線Ｅ／ＮＬは２列の画素１００の各列の間に配置されているが、隣接する２列の画素１００毎に２本ずつ配置されていれば、特に隣接する２列の画素１００との関係で配置を限定するものではない。ただし、隣接する２列の画素１００の間に電源供給配線Ｅ／ＮＬが配置される場合、各画素１００を電源供給配線Ｅ／ＮＬに接続するための配線の長さを短くすることが可能となり、無用な寄生キャパシタを減らすことができるなどの作用がある。

図２は、本発明の第１実施形態に係るデマルチプレクサ４１の１つのブロック内の構成を示す回路図である。この例では、デマルチプレクサ４１は、画素１００の２列毎に対応する複数のブロックを有し、制御部８０の制御にしたがって供給される制御信号ＣＬＡ１、ＣＬＡ２、ＣＬＡ３、ＣＬＡ４により動作する。図８または図１０に示すように、デマルチプレクサ４１は、制御信号ＣＬＡ１およびＣＬＡ２に応じてデータ電圧をデータ線ＤＬに供給し、制御信号ＣＬＡ３およびＣＬＡ４に応じてＥＬＶＤＤまたはＶｉｎｉｔを１組の電源供給配線のいずれか１つにそれぞれ供給する。

図３は、本発明の第１実施形態に係る各画素１００が有する画素回路１１０の構成を示す回路図である。画素回路１１０は、電流発光素子１９０、電源供給制御トランジスタ１１１、書き込み制御トランジスタ１１２、スイッチングトランジスタ１１３、駆動トランジスタ１１５および容量素子１１４を含む。画素回路１１０に含まれるトランジスタは、いずれもＰ型導電性のトランジスタで構成される。ｐ型導電性のトランジスタで構成した場合、電子の移動度がｎ型導電性のトランジスタに比して低いため、より精密な制御が可能となる。

画素回路１１０は、１組の電源供給配線Ｅ／ＮＬのうち１つの電源供給配線Ｅ／ＮＬ、複数のゲート線（ＧＬ１、ＧＬ２、ＧＬ３）、発光制御線ＥＣＬ、データ線ＤＬおよび低電位側ＥＬＶＳＳに接続されている。なお、図４に示すように、マトリクス状に配置された画素１００のうち隣接するＫ列目およびＫ＋１列目の画素１００の間に電源供給配線Ｅ／ＮＬ１および電源供給配線Ｅ／ＮＬ２からなる１組の電源供給配線Ｅ／ＮＬが配置されている場合、Ｋ列目およびＫ＋１列目の２Ｎ−１行の画素１００の画素回路１１０は、電源供給配線Ｅ／ＮＬ１に接続される。Ｋ列目およびＫ＋１列目の２Ｎ行の画素１００の画素回路１１０は電源供給配線Ｅ／ＮＬ２に接続される。Ｋ列目およびＫ＋１列目の２Ｎ＋１行の画素１００の画素回路１１０はＥ／ＮＬ１に接続される。このように、画素回路１１０は、行毎に左右交互に前記１組の電源供給配線のいずれか１つに接続される。

ふたたび図３を参照しながら、画素回路１１０の構成を説明する。前述のとおり、画素回路１１０は電源供給配線Ｅ／ＮＬに接続されるが、電源供給配線Ｅ／ＮＬと低電位側ＥＬＶＳＳとを結ぶ経路上には、電源供給配線Ｅ／ＮＬ側から順に電源供給制御トランジスタ１１１、駆動トランジスタ１１５および電気発光素子１９０が接続されている。電源供給制御トランジスタ１１１のゲートは、電源供給配線Ｅ／ＮＬに接続される。書き込み制御トランジスタ１１２のゲートはゲート線ＧＬ２に接続され、書き込み制御トランジスタ１１２の第１端子（ソースまたはドレイン）および第２端子（ソースまたはドレイン）はそれぞれデータ線ＤＬと電流発光素子１９０とに接続される。容量素子１１４は、詳細は後述するが、一方の端子はＶＳＳまたはＶＭＭを伝達するゲート線ＧＬｌに接続され、他方の端子は駆動トランジスタ１１５のゲートに接続される。スイッチングトランジスタ１１３のゲートはゲート線ＧＬ３に接続され、スイッチングトランジスタ１１３の第１端子および第２端子はそれぞれデータ線ＤＬと電流発光素子１９０に接続される。

画素回路１１０を構成する各素子とそれが関連する動作について以下説明する。

（書き込み制御トランジスタ１１２）
書き込み制御トランジスタ１１２は、ゲート線ＧＬ３より供給される制御信号Ｇ３に応じてデータ線ＤＬにより伝達されるデータ電圧の供給の有無を制御する。なお、データ電圧は、各画素に表示させる階調に応じたものであるが、電流発光素子１９０が消灯状態となる範囲で決定される。具体的には、低電位側の電位ＥＬＶＳＳ、電流発光素子１９０の発光閾値電圧をＶｔｈ＿Ｅとした場合、データ電圧は、電位ＥＬＶＳＳとの差が発光閾値電圧Ｖｔｈ＿Ｅより小さくなるように決定される。

本発明にかかる画素回路１１０の動作の詳細は後述するが、データ電圧が画素回路１１０に書き込まれる前に、容量素子１１４の電圧は、その一方の端子には電源供給配線Ｅ／ＮＬよりＶｉｎｉｔが供給され、他方の端子にはゲート線ＧＬ１よりＶＳＳが供給されることにより初期化される。したがって、データ電圧の書き込みの前においてはｐ型導電性トランジスタの駆動トランジスタ１１５はオンの状態である。また、スイッチングトランジスタ１１３はゲート線Ｇ２を介して制御信号Ｇ２を受けてオンすることにより、データ電圧は、容量素子１１４に供給される。

（電源供給制御トランジスタ１１１）
電源供給制御トランジスタ１１１は、電源供給配線Ｅ／ＮＬに接続されて、発光制御線ＥＣＬを介して伝達される発光／初期化信号ＥＭに応じてＥＬＶＤＤまたはＶｉｎｉｔの画素１００への供給を制御する。

ＥＬＶＤＤが電源供給制御トランジスタ１１１を介して駆動トランジスタ１１５の第１端子に供給され、ＥＬＶＤＤは、駆動トランジスタ１１５のゲート電圧すなわち、容量素子１１４が維持している電圧よりも高い電圧（図５参照）であることから、駆動トランジスタ１１５はオンして、容量素子１１４が維持している電圧、別の言い方をすれば、駆動トランジスタのゲート電圧に応じた電流が電流発光素子１９０に提供される。

Ｖｉｎｉｔが電源供給制御トランジスタ１１１を介してスイッチングトランジスタ１１３の第１端子に供給されると、ゲート線ＧＬ２の制御信号Ｇ２に応じてスイッチングトランジスタ１１３がオンすることにより、Ｖｉｎｉｔが容量素子１１４に供給される。また、ゲート線ＧＬ１にはＶＳＳが供給されて、駆動トランジスタのゲート電圧、すなわち容量素子１１４が保持する電圧は初期化される。

（駆動トランジスタ１１５）
駆動トランジスタ１１５は、第１端子が電源供給制御トランジスタ１１１の第２端子およびスイッチングトランジスタ１１３の第１端子に接続され、第２端子は電流発光素子１９０に接続される。また、駆動トランジスタ１１５のゲートは、容量素子１１４に接続される。

駆動トランジスタ１１５は、容量素子１１４に維持される電圧に応じて電流発光素子１９０に供給する電流を制御する。前述のとおり、容量素子１１４には、各画素１００に表示させる階調に応じた電圧が維持される。電源供給制御トランジスタ１１１が初期化信号ＥＭに応じてオンすると、駆動トランジスタ１１５は電源供給制御トランジスタ１１１を介してＥＬＶＤＤを受け、容量素子１１４によって維持されている電圧に応じて電流発光素子に電流を供給する。

（スイッチングトランジスタ１１３）
スイッチングトランジスタ１１３は、前述のとおり、Ｖｉｎｉｔが第１端子に供給されるタイミングで、ゲートＧＬ３を介して供給される制御信号Ｇ３に応じて、オンした場合、Ｖｉｎｉｔを容量素子１１４に供給する。

ＥＬＶＤＤが第１端子に供給されるタイミングで、スイッチングトランジスタ１１３がゲート線ＧＬ３を介して供給される制御信号Ｇ３に応じてオフした場合、ＥＬＶＤＤを容量素子１１４に供給しないため、駆動トランジスタ１１５は容量素子１１４が維持する電圧に応じて電流を電流発光素子１９０に供給することが可能となる。

（電流発光素子１９０）
電流発光素子１９０は、第１端子は駆動トランジスタ１１５の第２端子に接続され、第２端子は低電位側ＥＬＶＳＳに接続されている。駆動トランジスタ１１５を介して電流の供給を受けると、その電流に応じた光量で発光する。以上が電気光学装置１０の構成についての説明である。

（各電位の関係）
ここに、高電位側の電圧であるＥＬＶＤＤ、低電位側の電圧であるＥＬＶＳＳ、初期化の電圧であるＶｉｎｉｔ、ゲート線ＧＬ１に供給されるＶＳＳおよびＶＭＭ、データ電圧（ここではＤａｔａ）の関係の一例を図５に示す。ＶＳＳは少なくとも前述したとおり、データ電圧（Ｄａｔａ）は、電流発光素子１９０の発光閾値電圧よりも低い電圧の範囲であり、なおかつ階調に応じて設定されている。

（動作）
電流発光素子１９０を駆動する電流の制御に関し、データ電圧の書き込みの際における駆動トランジスタのゲートの閾値（Ｖｔｈ）ばらつきが問題であるが、本発明では、例えば、図６および図７の動作を行うことにより駆動トランジスタのＶｔｈ補償を行っている。

図６には、ゲート線ＧＬ１にはＶＳＳが供給され、データ線ＤＬに供給されるデータ電圧Ｖｄａｔａが、例えば、Ｔ１の期間で書き込み制御トランジスタ１１２および駆動トランジスタ１１５およびスイッチングトランジスタ１１３がすべてオンし、電源供給制御トランジスタ１１１のみオフされることにより、容量素子１１４に供給される。このとき、容量素子１１４に供給される電圧、すなわち駆動トランジスタのゲート電圧Ｖｇは、以下の式（１）で表わされる。

Ｖｇ＝Ｖｄａｔａ−Ｖｔｈ＜ＥＬＶＳＳ （１）

Ｔ１の期間経過後のＴ２の期間に、図７に示すように、さらに、書き込み制御トランジスタ１１２およびスイッチングトランジスタ１１３のゲートがオフし、ゲート線ＧＬ１にはＶＭＭが供給されることにより、Ｖｇは以下の式（２）にしめすように、昇圧される。

Ｖｇ´＝Ｖｄａｔａ−Ｖｔｈ＋ＶＭＭ−ＶＳＳ （２）

以上のとおり、本発明における駆動トランジスタＶｔｈ補償の一例を示した。

図８は、２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号のタイミングチャートを示す図である。図９（１）〜（６）は、各期間における、Ｋ列目およびＫ＋１列目のＮ行目および前後の行（Ｎ−１行目およびＮ＋１行目）の画素回路１１０の状態を説明する図である。ここで、ＮおよびＫは偶数であるものとする。したがって、Ｎ行は偶数行であり、Ｎ＋１またはＮ―２は奇数行となる。また、前述のとおり、２列の画素回路１１０毎に１組の電源供給配線が配置されるが、２列の画素回路１１０は、１行毎に交互に１組の電源供給配線のうちのいずれか１つと接続されることから、偶数行の画素回路１１０は同じ電源供給配線に接続され、奇数行の画素回路１１０も同じ電源供給配線に接続される。ここにおいて、１組の電源供給配線は１水平期間毎にＥＬＶＤＤとＶｉｎｉｔが交互に供給される。したがって、偶数行の画素回路１１０にＥＬＶＤＤが供給される場合には、奇数行の画素回路１１０にはＶｉｎｉｔが供給されることになる。なお、図８において、各信号の名称に付された（ｎ）、（ｎ−１）などは、それぞれＮ行目、Ｎ−１行目などに供給される信号を示している。例えば、ＥＭ（ｎ）は、ｎ行目に供給される発光制御信号ＥＭを示している。

図８に示す「１Ｈ」は１水平走査期間を示している。また、図９における（１）〜（６）は、図８における各期間に対応する。また、データ電圧Ｄａｔａの信号以外の各信号は、Ｈレベル、Ｌレベルの電圧になっている。この例ではトランジスタはｐ型であるため、Ｌレベルの電圧がゲート電極に供給されるとオン状態になるように構成されている。

図８における（１）から（６）の期間について、図９を用いて偶数行である２Ｎ行目の画素回路１１０の動作を中心に説明する。図９（１）においては、２Ｎ行目の画素回路１１０が接続されている電源供給配線Ｅ／ＮＬ２にはＥＬＶＤＤが供給される。まず、図９（１）に対応する期間においては、２Ｎ行目の画素回路１１０のゲート線ＧＬ２およびゲート線ＧＬ３にはＨレベルの制御信号が供給されるため、２Ｎ行目の画素回路１１０のスイッチングトランジスタ１１３および書き込み制御トランジスタ１１２はいずれもオフとなる。２Ｎ行目の画素回路１１０の発光制御線ＥＣＬにはＬレベルのＥＭ信号が供給されて電源供給制御トランジスタはオン状態であるため、電源供給配線Ｅ／ＮＬ２より供給されたＥＬＶＤＤは駆動トランジスタ１１５に供給される。２Ｎ行目の画素回路１１０のゲート線ＧＬ１にＶＭＭが供給されると、容量素子１１４の電圧はＶＭＭ分上昇して駆動トランジスタ１１５がオンし、容量素子１１４の電圧に応じた電流が電流発光素子１９０に供給され、電流発光素子１９０が発光する。

なお、奇数行である２Ｎ―１行目および２Ｎ＋１の画素回路１１０においては、電源供給配線Ｅ／ＮＬ１にはＶｉｎｉｔが供給されて、いずれも消灯しており、２Ｎ―１行目の画素回路１１０においては初期化が行われている。

図９（２）に対応する期間においては、２Ｎ行目の画素回路１１０が接続している電源供給配線Ｅ／ＮＬ２にはＶｉｎｉｔが供給される。２Ｎ行目の画素回路１１０のゲート線ＧＬ３にはＨレベルの制御信号が供給されるため、２Ｎ行目の画素回路１１０の書き込み制御トランジスタ１１２はオフとなる。２Ｎ行目の画素回路１１０のゲート線ＧＬ２にはＬレベルの制御信号Ｇ２が供給されるため、スイッチングトランジスタ１１３はオンとなる。２Ｎ行目の画素回路１１０の発光制御線ＥＣＬにはＬレベルのＥＭ信号が供給されて電源供給制御トランジスタはオンするため、電源供給配線Ｅ／ＮＬ２より供給されたＶｉｎｉｔは容量素子１１４に供給される。その後、ゲート線ＧＬ１にはＶＳＳが供給されて、容量素子１１４の電圧は初期化される。

なお、奇数行である２Ｎ―１行目および２Ｎ＋１の画素回路１１０においては、電源供給配線Ｅ／ＮＬ１にはＥＬＶＤＤが供給されている。２Ｎ―１行目の画素回路１１０は、電源供給制御トランジスタのゲートはオフに制御されて、データ電圧の書き込みが行われている。データ電圧の書き込みが行われている２Ｎ―１行目の画素回路１１０以外の奇数行の画素回路１１０は、発光している。

図９（３）および図９（４）に対応する期間においては、２Ｎ行目の画素回路１１０が接続している電源供給配線Ｅ／ＮＬ２にはＥＬＶＤＤが供給される。しかしながら、２Ｎ行目の画素回路１１０の発光制御線ＥＣＬにはＨレベルのＥＭ信号を供給し、電源供給制御トランジスタをオフとする。ゲート線ＧＬ３より提供されるＬレベルの制御信号Ｇ３によりオンされた書き込み制御トランジスタ１１３を介してデータ線ＤＬ１のＤａｔａ１およびデータ線ＤＬ２のＤａｔａ２がそれぞれＫ列目の２Ｎ行目の画素回路１１０およびＫ＋１列目の２Ｎ行目の画素回路１１０に供給される。なお、前述のとおり、２Ｎ行目の画素回路１１０の容量素子１１４の電圧は初期化されていることから、データ電圧の書き込みの前においてはｐ型導電性トランジスタの駆動トランジスタ１１５のゲートはオンの状態である。また、２Ｎ行目の画素回路１１０のスイッチングトランジスタ１１３はゲート線ＧＬ２を介してＬレベルの制御信号を受けてオンすることにより、Ｄａｔａ１とＤａｔａ２は、それぞれ対応する画素回路１１０の容量素子１１４に供給され、データ電圧の書き込みが完了する。なお、容量素子１１４は、表示部に表示される階調に応じた電圧を保持することになる。より具体的には、容量素子１１４は、Ｄａｔａ１またはＤａｔａ２の電圧から駆動トランジスタ１１５のゲートの閾値（Ｖｔｈ）落ちした電圧を保持することになる。２Ｎ行目の画素回路１１０以外の偶数行の画素回路１１０の電流発光素子１９０は発光状態である。

なお、奇数行である２Ｎ―１行目および２Ｎ＋１の画素回路１１０においては、電源供給配線Ｅ／ＮＬ１にはＶｉｎｉｔが供給されている。２Ｎ―１行目の画素回路１１０は、初期化されている。

その後、図９（４）に示すように、データ線ＧＬ１に供給される電圧がＶＳＳからＶＭＭに遷移し、２Ｎ行目の画素回路１１０の容量素子１１４の電圧はＶＭＭからＶＳＳを引いた電圧分昇圧され、駆動トランジスタのＶｔｈ補償が行われる。すなわち、容量素子１１４が保持する電圧（Ｖｇａｔｅ）は、Ｋ列目の２Ｎ行目の画素回路１１０であれば、Ｄａｔａ１の電圧から駆動トランジスタ１１５のゲートの閾値（Ｖｔｈ）落ちた電圧についてＶＭＭからＶＳＳを引いた電圧分の昇圧を行う。Ｋ＋１列目の２Ｎ行目の画素回路１１０であれば、Ｄａｔａ２の電圧から駆動トランジスタ１１５のゲートの閾値（Ｖｔｈ）落ちた電圧についてＶＭＭからＶＳＳを引いた電圧分の昇圧を行う。具体的な数式で表現すると、以下の式（３）で示すとおりである。

Ｖｇａｔｅ＝Ｄａｔａ−Ｖｔｈ＋ＶＭＭ−ＶＳＳ （３）

図９（５）に対応する期間においては、２Ｎ行目の画素回路１１０が接続している電源供給配線Ｅ／ＮＬ２にはＶｉｎｉｔが供給される。ゲート線ＧＬ１、ゲート線ＧＬ２およびゲート線ＧＬ３に供給される制御信号Ｇ１、Ｇ２およびＧ３はいずれもＨレベルに制御されて、２Ｎ行目の画素回路１１０の電源供給制御トランジスタ１１１、書き込み制御トランジスタ１１２およびスイッチングトランジスタ１１３のゲートはいずれもオフの状態であり、当然に消灯状態となる。なお、他の偶数行の画素回路１１０も消灯状態である。

なお、図９（５）に対応する期間においては、２Ｎ＋１行目または２Ｎ−１行目の画素回路１１０が接続している電源供給配線Ｅ／ＮＬ２にはＥＬＶＤＤが供給される。したがって、データ電圧の書き込みが行われる２Ｎ＋１行目の画素回路１１０以外の奇数行の画素回路１１０は発光状態である。

図９（６）に対応する期間においては、２Ｎ行目の画素回路１１０が接続している電源供給配線Ｅ／ＮＬ２にはＥＬＶＤＤが供給される。ここにおいて、２Ｎ行目の画素回路１１０の容量素子１１４は、図９（３）および図９（４）を用いて説明した動作を経て表示部に表示される階調に応じた電圧を保持した状態である。発光制御線ＥＣＬによりＬレベルのＥＭ信号が供給され、ゲート線ＧＬ３およびゲート線ＧＬ２によりＨレベルの制御信号が供給されることから、２Ｎ行目の画素回路１１０の書き込み制御トランジスタ１１２およびスイッチングトランジスタ１１３はいずれもオフとなるが、電源供給制御トランジスタはオン状態となる。したがって、ＥＬＶＤＤが２Ｎ行目の画素回路１１０の電源供給制御トランジスタを介して駆動トランジスタ１１５の第１端子に供給される。そして、２Ｎ行目の画素回路１１０の駆動トランジスタ１１５の第１端子に供給されるＥＬＶＤＤは、容量素子１１４が保持する電圧よりも高い電圧に設定されていることから（図５を参照。）駆動トランジスタ１１５のゲートはオンし、駆動トランジスタ１１５は容量素子１１４が保持する電圧に応じた電流を電流発光素子１９０に供給する。２Ｎ行目の画素回路１１０の電流発光素子１９０は電流量に応じた輝度で発光する。なお、偶数行の２Ｎ＋２行目の画素回路１１０は、データ電圧の書き込みが行われていることから発光していないが、それ以外の偶数行の画素回路１１０は発光している。

図９（６）に対応する期間においては、２Ｎ＋１行目または２Ｎ−１行目の画素回路１１０が接続している電源供給配線Ｅ／ＮＬ２にはＶｉｎｉｔが供給される。したがって、２Ｎ＋１行目および２Ｎ−１行目の画素回路１１０を含むすべての奇数行の画素回路１１０は消灯状態である。

以上のとおり、Ｎ行目の画素回路１１０の動作を中心に本発明にかかる電気光学装置の一連の動作を説明した。以上の一連の動作の後は、次のデータ電圧の書き込みがされるまで、図９の（５）および（６）の状態が繰り返される。

（第２実施形態）
図１０は、２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号の第２実施例にかかるタイミングチャートを示す図である。図１０に示すように、ある１水平期間に２Ｎ行目のゲート線ＧＬ２にＬレベルの制御信号Ｇ２が供給された後、その後に続く１水平期間に同じようにＬレベルの制御信号Ｇ２が供給されるように制御する場合（図１０に円で囲った）、２Ｎ行目のゲート線ＧＬ２の２水平期間の制御信号の波形は、２Ｎ行―１目のゲート線ＧＬ３の２水平期間の制御信号の波形と同じであるため、Ｎ行目のゲート線ＧＬ２の制御信号Ｇ２は、Ｎ−１行目のゲート線ＧＬ３の制御信号Ｇ３と共有できることから、ゲートドライバ２０を簡素化することが可能となる。

なお、Ｎ行目のゲート線ＧＬ２のＬレベルの制御信号Ｇ２がある１水平期間に供給された後、その後に続く１水平期間にも同じようにＬレベルの制御信号Ｇ２が供給されるように制御したとしても不都合はない。偶数行の画素回路１１０は、Ｖｉｎｉｔが供給されて消灯状態であるため、制御信号Ｇ２により、書き込み制御トランジスタ１１２がオンしてデータ電圧が画素回路１１０に供給されたとしても電流発光素子１９０は発光しないためである。

（第３実施形態）
図１１は、本発明にかかる電気光学装置の第３の実施例にかかる電気光学装置１０の全体構成図である。複数組の電源供給配線Ｅ／ＮＬ１および電源供給配線Ｅ／ＮＬ２のうち１水平期間にＥＬＶＤＤが供給される電源供給配線同士は横方向に延長される配線で接続され、複数組の電源供給配線のうち同じ１水平期間にＶｉｎｉｔが供給される電源供給配線同士は横方向に延長される配線で接続されている。かかる構成により、例えば、電源供給配線が網目状となり、電源供給配線に接続される各画素回路１１０の電流発光素子に流れる電流の量に応じて電源供給配線の電圧降下にバラツキが生じるために生じるクロストークを目立たなくすることが可能となる。

図１２の（１）は、第１実施形態にかかる電気光学装置１０において、全画面グレーの背景に白のウィンドウを表示した場合の画像である。一方、図１２の（２）は、第３実施形態にかかる電気光学装置１０において、全画面グレーの背景に白のウィンドウを表示した場合の画像である。実施例１にかかる電気光学装置１０の場合、電源供給配線Ｅ／ＮＬは縦方向にしか配置されないため、白ウィンドウを表示すると、その上下の画素は、電圧降下が大きいため、他の画素に比べて暗くなる。一方、実施例２にかかる電気光学装置１０の場合、電源供給配線Ｅ／ＮＬは網の目状に配置されるため、白ウィンドウの上下での境目がぼやけるため、電圧降下のムラ（クロストーク）が目立たない。なお、第１実施形態にかかる電気光学装置ないし第３実施形態にかかる電気光学装置を組み合わせて実施することはすることは可能であり、各実施形態を組み合わせて実施することにより、少なくとも各実施形態による作用効果をそれぞれ享受することが可能となる。

（第４実施形態）
図１３は、第４実施形態にかかる電子機器１−１の構成を示す概略図である。第１、第２および第３実施形態にかかる電子機器１の構成と基本的に同じであるが、電源供給配線Ｅ／ＮＬの配置が異なる。第１、第２および第３の実施形態にかかる電子機器１の場合、隣接する２列の画素１００毎に電源供給配線Ｅ／ＮＬが２本ずつ配置されたが、第４実施形態にかかる電子機器１−１の場合、隣接する２列の画素１００毎に電源供給配線Ｅ／ＮＬは１本ずつ配置される。したがって、本実施例の場合、隣接する２列の画素１００は、同じ電源供給配線Ｅ／ＮＬに接続される。本実施例では、電源供給配線Ｅ／ＮＬは２列の画素１００の各列の間に配置されているが、隣接する２列の画素１００毎に１本ずつ配置されていれば、特に隣接する２列の画素１００との関係で配置を限定するものではない。ただし、隣接する２列の画素１００の間に電源供給配線Ｅ／ＮＬが配置される場合、各画素１００を電源供給配線Ｅ／ＮＬに接続するための配線の長さを短くすることが可能となり、無用な寄生キャパシタを減らすことができるなどの作用がある。

図１４は、本発明の第４実施形態に係るデマルチプレクサ４１−１の１つのブロック内の構成を示す回路図である。この例では、デマルチプレクサ４１−１は、画素１００の２列毎に対応する複数のブロックを有し、制御部８０の制御にしたがって供給される制御信号ＣＬＡ１−１、ＣＬＡ２−１、ＣＬＡ３−１、ＣＬＡ４−１により動作する。図１６または図１８に示すように、デマルチプレクサ４１−１は、制御信号ＣＬＡ１−１およびＣＬＡ２−１に応じてデータ電圧をデータ線ＤＬに供給し、制御信号ＣＬＡ３−１およびＣＬＡ４−１に応じてＥＬＶＤＤまたはＶｉｎｉｔを電源供給配線に供給する。なお、図１６および図１８においては、制御信号ＣＬＡ１−１およびＣＬＡ２−１は、１水平走査期間の１／４の間隔で供給されるように構成されている。かかる構成により制御部８０とデマルチプレクサ４１−１との間でデータ電圧を伝達する配線の数を少なくすることが可能となる。

データ線ＤＬ１およびＤＬ２を制御する制御信号ＣＬＡ１−１およびＣＬＡ２−１は、１水平走査期間の１／２の間隔で供給されるように構成しても構わない。

図１５は、本発明の第４実施形態に係る各画素１００が有する画素回路１１０の構成を示す回路図である。画素回路１１０の構成は、第１、第２および第３の実施形態にかかる画素回路１１０の構成と同じである。

画素回路１１０は、電源供給配線Ｅ／ＮＬ、複数のゲート線（Ｇ１、Ｇ２、Ｇ３）、発光制御線ＥＣＬ、データ線ＤＬおよび低電位側ＥＬＶＳＳに接続される。画素回路１１０を構成する各トランジスタ（１１１、１１２、１１３および１１５）、容量素子１１４および電流発光素子１９０と電源供給配線Ｅ／ＮＬ、
ゲート線ＧＬ１、ＧＬ２およびＧＬ３、発光制御線ＥＣＬ、データ線ＤＬおよび低電位側ＥＬＶＳＳとの接続関係は、第１ないし第３実施形態にかかる画素回路１１０と同じである。したがって、第４実施形態にかかる画素回路１１０を構成する各素子とそれが関連する動作も第１ないし第３実施形態にかかる画素回路１１０を構成する各素子と同様である。また、高電位側の電圧であるＥＬＶＤＤ、低電位側の電圧であるＥＬＶＳＳ、初期化の電圧であるＶｉｎｉｔ、ゲート線ＧＬ１に供給されるＶＳＳおよびＶＭＭ、データ電圧（ここではＤａｔａ）の関係も、第１ないし第３の実施形態と同様である。

（タイミングチャート）
図１６は、２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号のタイミングチャートを示す図である。図１６（１）〜（５）は、各期間における、２Ｎ行目および前後の行（Ｎ−１行目およびＮ＋１行目）の画素回路１１０の状態を説明する図である。ここで、Ｎは偶数であるものとする。したがって、Ｎ行は偶数行であり、２Ｎ＋１または２Ｎ―１は奇数行となる。また、前述のとおり、隣接する２列の画素回路１１０毎に１本の電源供給配線が配置されるため、隣接する２列の画素回路１１０は同じ電源供給配線に接続される。なお、図１６において、各信号の名称に付された（２ｎ）、（２ｎ−１）などは、それぞれ２Ｎ行目、２Ｎ−１行目などに供給される信号を示している。例えば、ＥＭ（２ｎ）は、２ｎ行目に供給される発光制御信号であるＥＭ信号を示している。

図１６に示す「１Ｈ」は１水平走査期間を示している。第４実施形態においては、「１Ｈ」の１／２の期間の単位でＶｉｎｉｔまたはＥＬＶＤＤが電源供給配線Ｅ／ＮＬに交互に供給される。図１７における（１）〜（５）は、図１６における各期間に対応する。また、データ電圧Ｄａｔａの信号以外の各信号は、Ｈレベル、Ｌレベルの電圧になっている。この例ではトランジスタはｐ型であるため、Ｌレベルの電圧がゲート電極に供給されるとオン状態になるように構成されている。

図１６における（１）から（５）の期間について、図１７を用いて２Ｎ行目の画素回路１１０の動作を中心にそれぞれ説明する。図１７（１）に対応する期間おいては、電源供給配線Ｅ／ＮＬにはＶｉｎｉｔが供給される。まず、２Ｎ行目の画素回路１１０のゲート線ＧＬ３にはＨレベルの制御信号が供給され、ゲート線ＧＬ２およびに発光制御線ＥＣＬにはＬレベルの制御信号およびＥＭ信号が供給されることにより、書き込み制御トランジスタ１１２はオフし、スイッチングトランジスタ１１３および電源供給制御トランジスタ１１１はオンする。そして、ゲート線ＧＬ１がＶＭＭからＶＳＳに遷移することにより、初期化が行われる。なお、２Ｎ−１行目の画素回路１１０においては、ゲート線ＧＬ３およびＧＬ２にＬレベルの制御信号が供給されて書き込み制御トランジスタ１１２およびスイッチングトランジスタ１１３がオンすることにより、容量素子１１４にはデータ電圧の書き込みが行われる。

図１７（２）に対応する期間においては、電源供給配線Ｅ／ＮＬにはＥＬＶＤＤが供給される。また、データ線ＤＬ１およびＤＬ２の各配線には、階調に応じた電圧がそれぞれ供給されて、各データ線にデータ電圧がプログラムされる。このとき２Ｎ行目の画素回路１１０のゲート線ＧＬ３および発光制御線ＥＣＬにはＨレベルの制御信号及びＥＭ信号が供給されるため、電源供給制御トランジスタ１１１および書き込み制御トランジスタ１１２はいずれもオフすることから、データ電圧が書き込まれることもないし、発光することもない。２Ｎ−１行目の画素回路１１０および２Ｎ＋１行目の画素回路１１０においては、電源供給配線Ｅ／ＮＬにＬレベルのＥＭ信号が供給され、ゲート線ＧＬ２およびゲート線ＧＬ３にＨレベルの制御信号が供給されることにより、電源供給制御トランジスタ１１１はオンし、スイッチングトランジスタ１１３および書き込み制御トランジスタ１１２はオフすることにより電流発光素子に電流が供給される。

図１７（３）および図１７（４）に対応する期間で１水平走査期間の１／２の期間を構成するが、この間においては、電源供給配線Ｅ／ＮＬにはＶｉｎｉｔが供給される。まず、２Ｎ行目の画素回路１１０のゲート線ＧＬ３およびＧＬ２には、Ｌレベルの制御信号が供給されて書き込み制御トランジスタ１１２およびスイッチングトランジスタ１１３がオンし、発光制御線ＥＣＬにはＨレベルのＥＭ信号が供給されて電源供給制御トランジスタ１１１がオフすることにより、図１７（２）に対応する期間に各データ線ＤＬ１およびＤＬ２に書き込まれたデータ電圧が容量素子１１４に供給される。図１７（４）に対応する期間において、２Ｎ行目の画素回路１１０のゲート線ＧＬ３およびゲート線ＧＬ２に供給される制御信号もＨレベルの制御信号に遷移することにより書き込み制御トランジスタ１１２およびスイッチングトランジスタ１１３はオフする。また、ゲート線ＧＬ１の電位はＶＳＳからＶＭＭに遷移するため、容量素子１１４が図１７（３）に対応する期間に保持した電圧が昇圧される。Ｎ−１行目の画素回路１１０においては、ゲート線ＧＬ３およびゲート線ＧＬ２にＬレベルの制御信号が供給されて書き込み制御トランジスタ１１２およびスイッチングトランジスタ１１３はオンし、容量素子１１４にはデータ電圧の書き込みが行われる。

図１７（３）および図１７（４）に対応する期間を通じて、２Ｎ＋１行目の画素回路１１０については、発光制御線ＥＣＬおよびゲート線ＧＬ２にＬレベルのＥＭ信号および制御信号が供給されるため、電源供給制御トランジスタ１１１およびスイッチングトランジスタ１１３はオンすることによりＶｉｎｉｔが容量素子１１４に供給され、ゲート線ＧＬ１の電位がＶＭＭからＶＳＳに遷移することにより、容量素子１１４の電圧が初期化される。

図１７（５）に対応する期間おいては、電源供給配線Ｅ／ＮＬにはＥＬＶＤＤが供給される。また、データ線ＤＬ１およびＤＬ２に、それぞれ階調に応じた電圧が供給されて、各データ線へデータ電圧がプログラムされる。このとき２Ｎ−１行目の画素回路１１０および２Ｎ行目の画素回路１１０には、それぞれ電源供給配線Ｅ／ＮＬにＬレベルの制御信号およびＥＭ信号が供給され、ゲート線ＧＬ２およびゲート線ＧＬ３にＨレベルの制御信号が供給されることにより、電源供給制御トランジスタ１１１はオンし、スイッチングトランジスタ１１３および書き込み制御トランジスタ１１２はオフすることにより電流発光素子に、容量素子１１４が保持する電圧に応じた電流が供給される。Ｎ＋１行目の画素回路１１０のゲート線ＧＬ３および発光制御線ＥＣＬにはＨレベルの制御信号およびＥＭ信号が供給されるため、電源供給制御トランジスタ１１１および書き込み制御トランジスタ１１２はいずれもオフすることから、データ電圧が書き込まれることはないし、発光することもない。

以上のとおり、Ｎ行目の画素回路１１０の動作を中心に本発明にかかる電気光学装置の一連の動作を説明した。以上の一連の動作の後は、次のデータ電圧の書き込みがされるまで、図１７の（２）および（４）の状態が繰り返される。このように、一連の動作を制御することにより、初期化を１水平期間の前に行うことが可能となり、十分な発光デューティー比を確保しつつ、書き込み期間を確保することが可能となる。

（第５実施形態）
図１８および図１９に基づいて、本発明の第５実施形態を説明する。第５実施形態は、第４実施形態と基本的に同じであるが、各信号のタイミングチャートが異なる。図１８は、第５実施形態にかかる２Ｎ−１行目ないし２Ｎ＋１行目の画素回路１１０に関する各信号のタイミングチャートを示す図である。図１９（１）〜（５）は、各期間における、２Ｎ行目および前後の行（２Ｎ−１行目および２Ｎ＋１行目）の画素回路１１０の状態を説明する図である。ここでも、Ｎは偶数であるものとする。したがって、２Ｎ行は偶数行であり、２Ｎ＋１または２Ｎ―１は奇数行となる。また、前述のとおり、２列の画素回路１１０毎に１本の電源供給配線が配置されるため、２列の画素回路１１０は同じ電源供給配線に接続される。なお、図１８において、各信号の名称に付された（２ｎ）、（２ｎ−１）などは、それぞれ２Ｎ行目、２Ｎ−１行目などに供給される信号を示している。例えば、ＥＭ（２ｎ）は、２ｎ行目に供給される発光制御信号であるＥＭ信号を示している。

図１８に示す「１Ｈ」は図１６と同様に、１水平走査期間を示している。第５実施形態においても、「１Ｈ」の１／２の期間の単位でＶｉｎｉｔまたはＥＬＶＤＤが電源供給配線Ｅ／ＮＬに交互に供給される。図１９における（１）〜（５）は、図１８における各期間に対応する。また、データ電圧Ｄａｔａの信号以外の各信号は、Ｈレベル、Ｌレベルの電圧になっている。この例ではトランジスタはｐ型であるため、Ｌレベルの電圧がゲート電極に印加されるとオン状態になるように構成されている。

図１８における（１）から（５）の期間について、図１９を用いて２Ｎ行目の画素回路１１０の動作を中心にそれぞれ説明する。図１９（１）に対応する期間においては、電源供給配線Ｅ／ＮＬにはＶｉｎｉｔが供給される。また、データ線ＤＬ１およびＤＬ２には階調に応じたデータ電圧がそれぞれプログラムされる。２Ｎ行目の画素回路１１０のゲート線ＧＬ３にはＨレベルの制御信号が供給され、ゲート線ＧＬ２およびに発光制御線ＥＣＬにはＬレベルの制御信号およびＥＭ信号が供給されることにより、書き込み制御トランジスタ１１２はオフし、スイッチングトランジスタ１１３および電源供給制御トランジスタ１１１はオンすることによりＶｉｎｉｔが容量素子１１４に供給される。そして、２Ｎ行目の画素回路１１０のゲート線ＧＬ１がＶＭＭからＶＳＳに遷移することにより、初期化が行われる。また、２Ｎ−１行目の画素回路１１０および２Ｎ＋１行目の画素回路１１０においては、ゲート線ＧＬ３にＨレベルの制御信号が供給され、書き込み制御トランジスタ１１２はオフし、２Ｎ行目の書き込み制御トランジスタ１１２も前述のとおりオフしていることから、データ線ＤＬ１およびＤＬ２に階調に応じたデータ電圧がそれぞれ書き込まれている間、各行の画素回路１１０にデータ電圧の書き込みが行われることはない。

図１９（２）および図１９（３）に対応する期間においては、電源供給配線Ｅ／ＮＬにはＥＬＶＤＤが供給される。まず、図１９（２）に対応する期間において、２Ｎ行目の画素回路１１０のゲート線ＧＬ３およびゲート線ＧＬ２にはＬレベルの制御信号が供給されるため、書き込み制御トランジスタ１１２およびスイッチングトランジスタ１１３はオンする。また、発光制御線ＥＣＬにはＨレベルのＥＭ信号が供給されるため、電源供給制御トランジスタ１１１はオフする。このとき、駆動トランジスタ１１５のゲート電圧は、図１９（１）に対応する期間に初期化されて各データ線ＤＬ１およびＤＬ２にプログラムされたデータ電圧よりも低い電圧であるため、図１９（１）に対応する期間に各データ線ＤＬ１およびＤＬ２に書き込まれたデータ電圧が駆動トランジスタ１１５の第２端子に供給されると、駆動トランジスタ１１５のゲートはオンし、データ線ＤＬ１およびＤＬ２にそれぞれ書き込まれたデータ電圧は容量素子１１４に供給される。

図１９（４）に対応する期間おいては、電源供給配線Ｅ／ＮＬにはＶｉｎｉｔが供給される。また、データ線ＤＬ１およびＤＬ２には階調に応じたデータ電圧がそれぞれプログラムされる。２Ｎ行目の画素回路１１０および２Ｎ−１行目の画素回路１１０のゲート線ＧＬ３およびゲート線ＧＬ２にはＨレベルの制御信号が供給されるため、書き込み制御トランジスタ１１２およびスイッチングトランジスタ１１３のゲートはそれぞれオフする。また、２Ｎ＋１行目の画素回路１１０のゲート線ＧＬ３にもＨレベルの制御信号が供給されるため、書き込み制御トランジスタ１１２のゲートはオフする。したがって、階調に応じたデータ電圧の書き込みがデータ線ＤＬ１およびＤＬ２にそれぞれ行われている間、２Ｎ−１行目、２Ｎ行目および２Ｎ＋１行目の各画素回路１１０にデータ電圧が書き込まれることはない。また、２Ｎ＋１行目の画素回路１１０のゲート線ＧＬ２および発光制御線ＥＣＬにはＬレベルの制御信号およびＥＭ信号が供給されるため、スイッチングトランジスタ１１３および電源供給制御トランジスタ１１１はオンしてＶｉｎｉｔが容量素子１１４に供給され、ゲート線ＧＬ１の電位がＶＭＭからＶＳＳに遷移することにより、容量素子１１４が保持する電圧が初期化される。

図１９（５）に対応する期間においては、電源供給配線Ｅ／ＮＬにはＥＬＶＤＤが供給される。このとき２Ｎ−１行目の画素回路１１０および２Ｎ行目の画素回路１１０には、それぞれ電源供給配線Ｅ／ＮＬにＬレベルのＥＭ信号が供給され、ゲート線ＧＬ２およびゲート線ＧＬ３にＨレベルの制御信号が供給されることにより、電源供給制御トランジスタ１１１はオンし、スイッチングトランジスタ１１３および書き込み制御トランジスタ１１２はオフすることにより駆動トランジスタ１１５の第１端子にＥＬＶＤＤが供給されて駆動トランジスタ１１５がオンすることにより、容量素子１１４が保持する電圧に応じた電流が電流発光素子に供給される。Ｎ＋１行目の画素回路１１０について述べると、発光制御線ＥＣＬにはＨレベルのＥＭ信号が供給されるため、電源供給制御トランジスタ１１１はオフする。また、ゲート線ＧＬ３およびゲート線ＧＬ２にＬレベルの制御信号が供給されるため、書き込み制御トランジスタ１１２およびスイッチングトランジスタ１１３はオンする。このとき、容量素子１１４が保持する電圧は、図１９（４）に対応する期間における初期化により、各データ線ＤＬ１およびＤＬ２に書き込まれたデータ電圧よりも低い電圧であるため、図１９（４）に対応する期間に各データ線ＤＬ１およびＤＬ２に書き込まれたデータ電圧が駆動トランジスタ１１５の第２端子に供給されると、駆動トランジスタ１１５はオンし、データ線ＤＬ１およびＤＬ２にそれぞれ書き込まれたデータ電圧は容量素子１１４に供給される。なお、前述のとおり、電源供給制御トランジスタ１１１はオフ状態であるため、発光することはない。

以上のとおり、Ｎ行目の画素回路１１０の動作を中心に本発明の第５実施形態にかかる電気光学装置の一連の動作を説明した。以上の一連の動作の後は、次のデータ電圧の書き込みがされるまで、図１９の（４）および（５）の状態が繰り返される。このように、一連の動作を制御することにより、初期化をデータ線ＤＬにデータ電圧をプログラムしている間に行うことが可能となり、十分な発光デューティー比を確保しつつ、書き込み期間を確保することが可能となる。

（第６実施形態）
図２０は、本発明にかかる電気光学装置の第６実施形態にかかる電気光学装置１０−１の全体構成図である。電源供給配線Ｅ／ＮＬ同士は横方向に延長される配線で互いに接続されている。かかる構成により、電源供給配線が網目状となり、第３実施形態にかかる電気光学装置と同様に、電源供給配線に接続される各画素回路１１０の電流発光素子に流れる電流の量に応じて電源供給配線の電圧降下にバラツキが生じるために生じるクロストークを目立たなくすることが可能となる。

なお、第４実施形態にかかる電気光学装置ないし第６実施形態にかかる電気光学装置を組み合わせて実施することはすることは可能であり、各実施形態を組み合わせて実施することにより、少なくとも各実施形態による作用効果をそれぞれ享受することが可能となる。

以上、本発明の実施形態にかかる電気光学装置に関して説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

１…電子機器、１０…電気光学装置、１０−１…電気光学装置、２０…ゲート線制御回路、３０…発光制御回路、４０…データ線制御回路、４１…デマルチプレクサ、８０…制御部、９０…電源、１００…画素、１１０…画素回路、１１１〜１１３…トランジスタ、１１４…容量素子、１９０…電流発光素子

Claims (14)

1. マトリクス状に配置される複数の画素回路と、
   ｙ方向に延長され、前記複数の画素回路の隣接する２列に２本ずつ配置されて第１電圧と第２電圧とが交互に印加される１組の電源供給配線と、
   前記ｙ方向に延長されてデータ電圧を伝達するデータ線と、
   前記ｙ方向と交差するｘ方向に延長されて制御信号を伝達する複数のゲート線とを具備する電気光学装置であって、
   前記複数の画素回路の各々は、
   電流量に応じた輝度で発光する電流発光素子と、
   前記データ線に接続されて該画素回路への前記データ電圧の書き込みを制御する書き込み制御トランジスタと、
   前記電流発光素子へ供給される電流量を制御する駆動トランジスタと
   前記１組の電源供給配線のいずれか１つに接続されて前記第１電圧または前記第２電圧を前記該画素回路への供給を制御する電源供給制御トランジスタと、
   前記駆動トランジスタのゲートと前記電源供給制御トランジスタのソースまたはドレインとの間に接続されて前記駆動トランジスタのゲート電圧を制御するスイッチングトランジスタと、
   一方の端子が前記駆動トランジスタのゲートに接続されて他方の端子が前記複数の制御配線のうちの１つに接続されて階調に応じた電圧を保持する容量素子とを含み、
   前記１組の電源供給配線は第１電源供給配線と第２電源供給配線とからなり、前記第１電源供給配線および前記第２電源供給配線はそれぞれ前記隣接する２列の画素回路の偶数行または奇数行のいずれか１つに接続される
   ことを特徴とする電気光学装置。
2. 前記容量素子は第３電圧と前記第３電圧よりも高い電圧である第４電圧のいずれか１つを伝達する第１ゲート線に接続されている
   ことを特徴とする請求項１に記載の電気光学装置。
3. 前記１組の電源供給配線の駆動を制御する電源供給配線駆動回路は、前記ｙ方向に沿って配置される
   ことを特徴とする請求項１または２に記載の電気光学装置。
4. 前記書き込み制御トランジスタ、前記駆動トランジスタ、前記電源供給制御トランジスタ、および前記スイッチングトランジスタはいずれも第１導電性トランジスタで形成されている
   ことを特徴とする請求項１ないし３のいずれかに記載の電気光学装置。
5. 前記第１導電性トランジスタはｐ型の導電性トランジスタである
   ことを特徴とする請求項４に記載の電気光学装置。
6. 前記データ電圧は、前記電流発光素子の発光閾値電圧よりも低い電圧であることを特徴とする請求項１ないし５のいずれかに記載の電気光学装置。
7. 前記１組の電源供給配線は複数組具備され、
   前記複数組の電源供給配線のうち第１期間に前記第１電圧が供給される電源供給配線同士は前記ｘ方向に延長される配線で接続され、
   前記複数組の電源供給配線のうち前記第１期間に前記第２電圧が供給される電源供給配線同士は前記ｘ方向に延長される配線で接続される
   ことを特徴とする請求項１ないし６のいずれかに記載の電気光学装置。
8. マトリクス状に配置される複数の画素回路と、
   ｙ方向に延長され、前記複数の画素回路の隣接する２列に２本ずつ配置される１組の電源供給配線であって、前記１組の電源供給配線は第１電源供給配線と第２電源供給配線とからなり、前記第１電源供給配線および前記第２電源供給配線はそれぞれ前記隣接する２列の画素回路の偶数行または奇数行のいずれか１つに接続される１組の電源供給配線と、
   前記ｙ方向に延長されてデータ電圧を伝達するデータ線と、
   前記ｙ方向と交差するｘ方向に延長されて制御信号を伝達する複数のゲート線とを具備し、
   前記複数の画素回路の各々は、
   電流量に応じた輝度で発光する電流発光素子と、
   前記データ線に接続されて該画素回路への前記データ電圧の書き込みを制御する書き込み制御トランジスタと、
   前記電流発光素子へ供給される電流量を制御する駆動トランジスタと、
   前記１組の電源供給配線のいずれか１つに接続されて前記第１電圧または前記第２電圧の前記該画素回路への供給を制御する電源供給制御トランジスタと、
   前記駆動トランジスタのゲートと前記電源供給制御トランジスタのソースまたはドレインとの間に接続されて前記駆動トランジスタのゲート電圧を制御するスイッチングトランジスタと、
   一方の端子が前記駆動トランジスタのゲートおよび前記スイッチングトランジスタのソースまたはドレインに接続されて他方の端子が前記複数のゲート線のうちの１つに接続されて階調に応じた電圧を保持する容量素子とを含む電気光学装置を駆動する駆動方法であって、
   前記１組の電源供給配線のいずれか一方の電源供給配線に第１電圧を供給し、他方の電源供給配線に前記第１電圧とは異なる第２電圧を供給し、
   前記第１電圧が供給される少なくとも１つの画素回路においては、前記電流発光素子へ前記駆動トランジスタを介して電流の供給を行い、
   前記第２電圧が供給される少なくとも１つの画素回路においては、前記第２電圧を前記スイッチングトランジスタを介して前記容量素子に供給する
   ことを特徴とする電気光学装置を駆動する駆動方法。
9. 前記第１電圧が供給される少なくとも１つの画素回路においては、前記データ電圧が前記書き込み制御トランジスタを介して書き込まれる画素回路を除く画素回路の前記電流発光素子へは前記駆動トランジスタを介して電流の供給を行うことを特徴とする請求項８に記載の電気光学装置を駆動する駆動方法。
10. 前記容量素子が接続されているゲート線に第３電圧と前記第３電圧よりも高い電圧である第４電圧のいずれかを供給する
    ことを特徴とする請求項８または９に記載の電気光学装置を駆動する駆動方法。
11. 前記データ線には、前記電流発光素子の発光閾値電圧よりも低い電圧を供給することを特徴とする
    請求項８ないし１０のいずれかに記載の電気光学装置を駆動する駆動方法。
12. 前記マトリクス状に配置される複数の画素回路のＮ行目の画素回路の前記スイッチングトランジスタのゲート電圧を制御する制御信号とＮ−１行目の画素回路の前記書き込み制御トランジスタのゲートを制御する制御信号とを共用することを特徴とする請求項８ないし１１のいずれかに記載の電気光学装置を駆動する駆動方法。
13. 電気光学装置に具備されるマトリクス状に配置される複数の画素回路であって、前記複数の画素回路の各々は電流量に応じた輝度で発光する電流発光素子とデータ線に接続される書き込み制御トランジスタと前記電流発光素子に供給される電流量を制御する駆動トランジスタと電源供給配線に接続される電源供給制御トランジスタと前記駆動トランジスタのゲートと前記電源供給制御トランジスタのソースまたはドレインとの間に接続されるスイッチングトランジスタと一方の端子が前記駆動トランジスタのゲートに接続される容量素子とを含む画素回路と、ｙ方向に延長され、前記複数の画素回路の隣接する２列の間に配置されて前記２列の複数の画素回路がそれぞれ接続される電源供給配線と、前記ｙ方向に延長されてデータ電圧を伝達するデータ線と、前記ｙ方向と交差するｘ方向に延長されて制御信号を伝達する複数のゲート線とを具備する駆動回路の駆動方法であって、
    前記電源供給配線に第２電圧が供給される第１期間にＮ行目の画素回路に書き込み制御トランジスタをオフすることにより前記容量素子が保持する電位の初期化を行い、
    前記第１期間経過後の前記電源供給配線に第１電圧が供給される第２期間に前記Ｎ行目の画素回路には書き込み制御トランジスタをオフして前記データ線に所定のデータ電圧の供給を行い、
    前記第２期間経過後の前記電源供給配線に前記第２電圧が供給される第３期間に前記Ｎ行目の画素回路に前記書き込み制御トランジスタを介して前記所定のデータ電圧を書き込み、前記書き込まれた電圧の昇圧を行い、
    前記第３期間経過後の前記電源供給配線に前記第１電圧が供給される第４期間に前記Ｎ行目の画素回路の前記電流発光素子に前記駆動トランジスタを介して電流を供給する
    ことを特徴する電気光学装置を駆動する駆動方法。
14. 電気光学装置に具備されるマトリクス状に配置される複数の画素回路であって、前記複数の画素回路の各々は電流量に応じた輝度で発光する電流発光素子とデータ線に接続される書き込み制御トランジスタと前記電流発光素子に供給される電流量を制御する駆動トランジスタと電源供給配線に接続される電源供給制御トランジスタと前記駆動トランジスタのゲートと前記電源供給制御トランジスタのソースまたはドレインとの間に接続されるスイッチングトランジスタと一方の端子が前記駆動トランジスタのゲートに接続される容量素子とを含む画素回路と、ｙ方向に延長され、前記複数の画素回路の隣接する２列の間に配置されて前記２列の複数の画素回路がそれぞれ接続される電源供給配線と、前記ｙ方向に延長されてデータ電圧を伝達するデータ線と、前記ｙ方向と交差するｘ方向に延長されて制御信号を伝達する複数のゲート線とを具備する駆動回路の駆動方法であって、
    前記電源供給配線に第２電圧が供給される第１期間に、すべての行の画素回路の書き込み制御トランジスタをオフして、前記データ線に階調に応じたデータ電圧を供給することにより前記データ線を前記階調に応じたデータ電圧でプログラムし、Ｎ行目の画素回路についてはさらに前記電源供給制御トランジスタおよび前記スイッチングトランジスタをオンすることにより前記Ｎ行目の画素回路の前記容量素子が保持する電位の初期化を行うことを特徴する電気光学装置を駆動する駆動方法。