KR20160086402A - 스핀 전자 메모리, 정보 기록 방법 및 정보 재생 방법 - Google Patents

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Abstract

본 발명의 스핀 전자 메모리는, 적어도 한 쌍의 전극(1, 2); SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 것을 주성분으로 하여 형성되고 두께가 2㎚ 이상 10㎚ 이하인 제 1 합금층(5)과, 하기 일반식 (1)로 표시되는 합금을 주성분으로 하여 형성되는 제 2 합금층(4)을 적층시켜 형성되며, 상기 전극간(1, 2)에 배치되는 기록층(6a, 6b, 6c); 및 자성 재료로 형성되고, 상기 자성 재료가 자화된 상기 기록층에 스핀을 주입하는 스핀 주입층(7)을 갖는 것을 특징으로 한다.
Figure pct00004

단, 상기 식 (1)에서, M은 Ge, Al 및 Si 중 어느 원자를 나타내고, x는 0.5 이상 1 미만의 수치를 나타낸다.

Description

스핀 전자 메모리, 정보 기록 방법 및 정보 재생 방법{SPIN ELECTRONIC MEMORY, INFORMATION RECORDING METHOD AND INFORMATION REPRODUCING METHOD}
본 발명은, 전자 스핀을 이용하여 다치(多値) 정보의 메모리 동작이 가능한 스핀 전자 메모리, 해당 스핀 전자 메모리를 이용한 정보 기록 방법 및 정보 재생 방법에 관한 것이다.
현대 문명을 지탱하는 컴퓨터는 전자의 흐름인 전류에 의해 동작한다. 이 전류를 조작하여 정보의 기록·소거에 응용한 디바이스는 반도체에 의해 구성되어 있다. 상기 반도체 속을 흐르는 전자는 불순물이나 쿨롱력에 의한 산란을 받아서 줄 열(Joule heat)을 발생시킨다.
이 때문에, 컴퓨터에는 냉각용의 팬이 필요하다. 또한, 상기 줄 열에 의해 입력 에너지의 일부가 정보의 기록·소거에는 이용할 수 없어 에너지 로스가 발생한다. 즉, 상기 전자의 산란을 억제하는 것이, 상기 전자 디바이스의 전력 절약화를 향한 중심적인 기술 개발 과제인 것은 의심할 여지가 없다.
그 중 하나의 해결책으로, 종래부터 상기 전자 디바이스를 극저온으로 동작시켜 상기 전자의 산란을 억제하는 방법이 있다. 예를 들면, 초전도체를 이용하는 것이 그에 상당한다. 상기 초전도체에서는 전자 산란은 제로가 되기 때문에, 전기 저항이 없고 줄 열도 발생하지 않는다. 따라서, 상기 전자 산란이 발생하지 않는다.
그러나, 이 방법을 이용한 경우에는 상기 전자 디바이스를 수 켈빈의 온도까지 냉각할 필요가 있으며, 이 때문에 소비하는 에너지를 잊으면 안 된다. 또한, 이러한 극저온 상태를 이용하는 전자 디바이스를 일반화하여 실용화하는 것은 곤란하다. 그 때문에, 실온에서 상기 전자 산란을 억제할 수 있는 수단으로는 만족할 수 있는 것이 존재하지 않는 상황에 있다.
그러나, 2007년경부터 상황이 바뀌고 있다. 물리학의 이론으로서 토폴로지컬 절연체의 이론적인 모델이 제안되었기 때문이다. 상기 토폴로지컬 절연체란, 물체 표면 또는 계면에 발생하는 특수한 전자 상태를 이용한 절연체이며, 원자 번호가 비교적 큰 원소의 내핵 전자가 광속에 가까운 속도로 운동하기 때문에 발생하는 상대론적 효과에 기초하여 설명된다.
즉, 이 전자의 작용(스핀-궤도 상호 작용)에 의해, 상기 전자가 형성하는 밴드 구조의 해밀토니안에 스핀-궤도 상호 작용의 항이 추가되어, 밴드 구조와 에너지 고유값에 변화가 발생한다. 이때, 어느 특수한 물질에 있어서는, 진공 표면에서의 가전자대의 최상층부의 밴드와 전도대의 최하부의 밴드가 결합하지만, 다른 한편, 상기 물질의 내부에서는 밴드가 열린 채로 특수한 밴드 구조가 형성되는 경우가 있다.
그 결과, 상기 물질의 표면 또는 계면에서는 전도체가 되지만, 내부에서는 밴드가 있기 때문에 절연체가 된다는, 그때까지 알려져 있지 않았던 특수한 물성이 출현한다. 이러한 특성을 갖는 물질을 「토폴로지컬 절연체」라고 칭한다(비특허문헌 1 참조).
상기 토폴로지컬 절연체가 갖는 특수한 전자 밴드 구조는, 시간 반전 대칭성에 의해, 상기 물질의 표면 또는 계면에 존재하는 전자가 스핀이 상이한 2개의 전자 스핀류(流)로 나뉘고, 전압을 인가하는 일 없이 계속 흐른다는 기묘한 특징을 갖는다. 이것은 뒤집어 보면, 상기 불순물 등에 의한 상기 전자 산란을 받지 않는다는 중요한 성질을 갖고 있는 것과 동일하다. 또 예를 들면, 상기 시간 반전 대칭성을 파괴하는 바와 같은 외부 자장이 없으면, 이 특성은 매우 강고하게 보존된다. 또 상기 토폴로지컬 절연체의 명칭은, 이러한 상기 전자 밴드 구조가 갖는 특성이 수학의 토폴로지 다면체론과 유사한 성질을 갖는 것에 유래한다(비특허문헌 1 참조).
상기 토폴로지컬 절연체의 존재가 이론적으로 예언된 이래, 실제로 이 기묘한 성질을 갖는 재료의 탐색이 시작되었다. 그 결과, 결정성이 높은 비스무트-텔루륨 합금, 안티몬-텔루륨 합금 등이 광전자 분광법에 의한 실험으로부터 확인되었지만, 이들 실험에 이용한 단결정은, 용융 합금의 냉각법 등에 의해 제작된 것이며, 상기 전자 디바이스에 즉시 응용할 수 있는 것은 아니다(비특허문헌 2 참조).
한편, 본 발명자들은, 상기 토폴로지컬 절연체와는 전혀 관계없이, 상(相)변화형 고체 메모리의 소비 전력 삭감화를 향해, 게르마늄-텔루륨으로 이루어지는 결정 합금층과 안티몬-텔루륨으로 이루어지는 결정 합금층을, 각각의 결정 합금층이 갖는 (111)면축과 c축을 정합시켜 적층시킨 초격자형 상변화막으로 하고, 게르마늄 원자의 배열 구조를 결정 성장축 방향으로 스위치시켜 메모리 동작을 가능하게 한 초격자형 상변화 고체 메모리를 제안하고 있다(특허문헌 1, 2 및 비특허문헌 3 참조).
본 발명자들은, 이 초격자형 상변화 고체 메모리가, 이상적인 토폴로지컬 절연체가 될 수 있는 것을 깨달았다. 왜냐하면, 비특허문헌 1에 보이는 바와 같이, 안티몬과 텔루륨의 원자 비율이 2:3인 결정 합금층(Sb2Te3 결정 합금층)은 상기 토폴로지컬 절연체로 되는 한편, 본 발명자들의 상기 제안에서는 이 결정 합금층을 복수 배치하고, 이들을 밴드 갭을 갖는 게르마늄과 텔루륨의 원자 비율이 1:1인 결정 합금층(GeTe 결정 합금층)에 의해 격리시킨 구조를 바로 상기 초격자형 상변화 고체 메모리의 기록층으로 하고 있기 때문이다. 단, 확인해야 할 것은, 게르마늄과 텔루륨으로 이루어지는 결정 합금층이 진공 밴드와 동일한 작용을 갖고 있는지 여부이지만, 양자역학을 이용한 제 1 원리 계산에 의해, 이 결정 합금층이 진공 밴드와 동등한 역할을 이루는 것이 시뮬레이션에 의해 확인되었다(특허문헌 3 참조).
그것에 의하면, 역격자 공간 내의 어느 점(감마점)으로 하여, 페르미 밴드 근방에서 전도대의 최하부와 가전자대의 최상부의 밴드가 접하도록 일점에서 크로스한다. 이 현상은 상기 토폴로지컬 절연체가 갖는 특이적인 특징이며, 이 감마점은 실공간에 있어서 정확히 상기 GeTe 결정 합금층의 중심 대칭점에 해당한다. 즉, 이 층이 상기 전자의 비산란층이 되고, 상기 전자가 2차원에서 자유롭게 이동할 수 있는 층인 것이 확인되었다(특허문헌 3 참조).
본 발명자들은, 상기 Sb2Te3 결정 합금층의 블록 수(1블록은 약 1나노미터)를 바꾸면서 상기 제 1 원리 계산을 진행시킨 결과, 상기 Sb2Te3 결정 합금층이 1블록으로는 상기 토폴로지컬 절연체의 특징인 밴드 크로스를 나타내지 않고, 적어도 2블록 수 이상 필요한 것을 발견했다.
그러나, 2블록보다 얇은 층에서는, 상기 토폴로지컬 절연체가 되지 않는 대신에, 역격자 공간 내의 감마점에 있어서 밴드의 축퇴가 풀려, 상이한 에너지 상태를 갖는 2개의 스핀 밴드로 분열하는, 소위 라쉬바 효과가 나타나는 것을 발견했다.
이 초격자형 상변화막이 갖는 상기 라쉬바 효과는, 지금까지 알려져 있던 어떠한 재료와 비교해도 놀라울 정도 크고, 상기 제 1 원리 계산에 의한 시뮬레이션에서는, 그들의 스핀 밴드의 차로 200meV에나 달한다. 이 크기는, 실온에서조차 스핀 특성의 차이를 관측할 수 있을 만큼 크다(비특허문헌 4 참조).
또한, 실리콘 웨이퍼 상에 상기 Sb2Te3 결정 합금층의 두께를 바꾼 상기 초격자형 상변화막을 형성하고, 외부 자장을 면직(面直) 방향으로 인가하여 분열한 스핀 전자 밀도를 변화시켜, 이 상태를 원편광의 빛을 입사시킴으로써 반사율의 변화로서 측정한 결과, 상기 라쉬바 효과는 2㎚보다 얇은 상기 Sb2Te3 결정 합금층의 경우에 현저하고, 그 이상의 두께에서는 스핀 분열에 의한 반사율의 차가 작다. 이것은, 반대로 말하면, 이 이상의 두께의 상기 초격자형 상변화막은, 라쉬바 효과가 작고 상기 토폴로지컬 절연체로 되어 있는 것으로 결론지어진다.
즉, 상기 GeTe 결정 합금층과 두께가 2㎚보다 얇은 상기 Sb2Te3 결정 합금층으로 이루어지는 적층막은 상기 라쉬바 효과를 갖는 스핀류 발생층이 되고, 상기 GeTe 결정 합금층과 두께가 2㎚ 이상의 상기 Sb2Te3 결정 합금층으로 이루어지는 적층막은 스핀류를 축적할 수 있는 스핀류 축적층이 될 수 있다. 이들 2종류의 결정 합금층을 적층하여, 예를 들면 수직 방향으로 전기장을 인가하여 전자를 주입하면, 스핀 제어가 가능할 뿐만 아니라 축적도 가능한 스핀 전자 메모리를 제공할 수 있다(특허문헌 3 참조).
그러나, 상기 스핀 전자 메모리로는 상기 토폴로지컬 절연체를 이용한 수법을 이용하여 스핀을 축적하는 경우, 스핀을 해방한 상태와 스핀을 축적한 상태의 2개의 상이한 상태밖에 이용할 수 없는 점에서, 다치 정보의 기록 및 재생을 할 수 없어, 더 큰 메모리 용량의 스핀 전자 메모리의 개발이 요구되고 있었다.
일본국 특허 4621897호 공보 일본국 특허 4635236호 공보 국제 공개 제2013/125101호 공보
H. Zhang et al. Nature Physics, 5, 438 (2009). Y. Xia et al. Nature Physics, 5, 398 (2009). J. Tominaga et al. Nature Nanotechnology, 6, 501 (2011). J. Tominaga et al. Applied Physics Letter, 99, 152105 (2011).
본 발명은 종래에 있어서의 상기 제(諸)문제를 해결하여, 이하의 목적을 달성하는 것을 과제로 한다. 즉, 본 발명은 다치 정보를 기록 가능하고 메모리 용량을 큰 폭으로 증가 가능한 스핀 전자 메모리, 해당 스핀 전자 메모리를 이용한 정보 기록 방법 및 정보 재생 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 수단으로는 이하와 같다. 즉,
<1> 적어도 한 쌍의 전극; SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 것을 주성분으로 하여 형성되고 두께가 2㎚ 이상 10㎚ 이하인 제 1 합금층과, 하기 화학식 (1)로 표시되는 합금을 주성분으로 하여 형성되는 제 2 합금층을 적층시켜 형성되고, 상기 전극 간에 배치되는 기록층; 및 자성 재료로 형성되어 상기 자성 재료가 자화된 상태에서 상기 기록층에 스핀을 주입하는 스핀 주입층을 갖는 것을 특징으로 하는 스핀 전자 메모리:
[화학식 1]
Figure pct00001
단, 상기 화학식 (1)에서, M은 Ge, Al 및 Si 중 어느 원자를 나타내고, x는 0.5 이상 1 미만의 수치를 나타낸다.
<2> 기록층이 적어도 2층 이상 적층되어 배치되는 상기 <1> 에 기재된 스핀 전자 메모리.
<3> 제 1 합금층이 육방정(六方晶)의 결정 구조를 갖는 동시에 제 2 합금층이 입방정(立方晶)의 결정 구조를 갖고, 상기 제 1 합금층의 c축이 적층 방향으로 배향되고, 상기 제 2 합금층의 (111)면이 상기 제 1 합금층과의 인접면으로 배향되는 상기 <1> 내지 <2> 중 어느 것에 기재된 스핀 전자 메모리.
<4> 제 2 합금층이 GeTe를 주성분으로 하여 형성되는 상기 <1> 내지 <3> 중 어느 것에 기재된 스핀 전자 메모리.
<5> 제 2 합금층의 두께가 0을 초과 4㎚ 이하인 상기 <1> 내지 <4> 중 어느 것에 기재된 스핀 전자 메모리.
<6> 제 2 합금층의 하지(下地)로서 배치되고, 이것에 적층되는 상기 제 2 합금층의 적층면을 (111)면으로 배향시키는 배향층을 갖는 상기 <1> 내지 <5> 중 어느 것에 기재된 스핀 전자 메모리.
<7> 배향층이 제 1 합금층과 동일한 조성 및 동일한 결정 구조를 갖는 상기 <6> 에 기재된 스핀 전자 메모리.
<8> 스핀 주입층의 면에 대하여 수직 방향인 자장을 형성하고, 상기 스핀 주입층을 개재하여 기록층에 스핀을 주입하는 자성부를 갖는 상기 <1> 내지 <7> 중 어느 것에 기재된 스핀 전자 메모리.
<9> 상기 <1> 내지 <8> 중 어느 것에 기재된 스핀 전자 메모리를 이용한 정보 기록 방법에 있어서, n을 적어도 1 이상의 정수로 하고, n층 적층되는 기록층에 대하여, 상기 기록층의 한 층마다 스핀을 포화 상태로 축적시키는 데에 필요한 전압값으로서 n단계의 크기로 단계 구분된 전압값으로 전압을 인가하는 공정을 갖는 것을 특징으로 하는 정보 기록 방법.
<10> 상기 <1> 내지 <8> 중 어느 것에 기재된 스핀 전자 메모리를 이용한 정보 재생 방법에 있어서, n을 적어도 1 이상의 정수로 하고, n층 적층되는 기록층의 저항값 및 광반사율 중 어느 하나인 상태값을 측정하고, 상기 상태값에 따라서 상기 기록층 중 정보가 기록된 상기 기록층의 층수를 판정하는 공정을 갖는 것을 특징으로 하는 정보 재생 방법.
본 발명에 의하면, 종래 기술에 있어서의 상기 제문제를 해결할 수 있으며, 다치 정보를 기록 가능하고 메모리 용량을 큰 폭으로 증가 가능한 스핀 전자 메모리, 해당 스핀 전자 메모리를 이용한 정보 기록 방법 및 정보 재생 방법을 제공할 수 있다.
도 1(a)는 육방정의 제 1 합금층 및 배향층의 결정 구조를 나타내는 설명도이다.
도 1(b)는 입방정의 제 2 합금층의 결정 구조를 나타내는 설명도이다.
도 2는 본 발명의 일 실시 형태에 따른 스핀 전자 메모리의 층 구성을 나타내는 단면도이다.
도 3(a)는 본 발명의 일 실시 형태에 따른 스핀 전자 메모리의 전류 전압 특성을 설명하는 설명도이다.
도 3(b)는 본 발명의 일 실시 형태에 따른 스핀 전자 메모리의 저항 전압 특성을 설명하는 설명도이다.
도 4(a)는 본 발명의 실시예에 따른 스핀 전자 메모리의 전류 전압 특성을 설명하는 설명도이다.
도 4(b)는 본 발명의 실시예에 따른 스핀 전자 메모리의 저항 전압 특성을 설명하는 설명도이다.
(스핀 전자 메모리)
본 발명의 스핀 전자 메모리는 적어도 한 쌍의 전극과, 기록층과, 스핀 주입층을 갖고, 필요에 따라서 배향층, 자성부 등의 부재를 갖는다.
<기록층>
상기 기록층은 제 1 합금층과 제 2 합금층을 적층시켜 형성되어, 상기 한 쌍의 전극 간에 배치된다. 이 기록층은 한 층마다 스핀을 축적시킬 수 있어, 상기 스핀 전자 메모리는 상기 기록층의 적층수에 따라서 다치의 정보를 기록하여 재생할 수 있다.
따라서, 상기 기록층은 1층이어도 되지만, 적어도 2층 이상 적층함으로써 2치(値) 이상의 다치 정보를 기록할 수 있다.
상기 제 1 합금층은, SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 것을 주성분으로 하여 형성되고, 두께가 2㎚ 이상 10㎚ 이하로 된다.
이와 같이 형성되는 상기 제 1 합금층은, 상기 토폴로지컬 절연체로서 작용하고, 상기 스핀 주입층으로부터 주입되는 상기 스핀이 그 표면 또는 계면에 존재하도록 할 수 있다.
또한, 본 명세서에 있어서 「주성분」이란, 층의 기본 단위 격자를 형성하는 원소인 것을 나타낸다.
상기 제 1 합금층으로는, 특별히 제한은 없지만, 육방정의 결정 구조를 갖는 동시에, 그 c축이 적층 방향으로 배향되어 있는 것이 바람직하다.
이러한 결정 구조를 가지면, 그 다음에 적층되는 층이, 이 층을 하지(下地)로 하여 배향을 만들어 내는 템플릿이 되어, 이들 적층체의 초격자 구조가 얻어지기 쉽다.
상기 제 1 합금층의 형성 방법으로는, 특별히 제한은 없지만, c축 배향의 상기 결정 구조가 얻어지기 쉬운 점에서, 예를 들면, 스퍼터링법, 분자선 에피택시법(molecular beam epitaxy), ALD(Atomic Layer Deposition)법, CVD(Chemical Vapor Deposition)법 등이 바람직하다.
상기 제 2 합금층은, 하기 일반식 (1)로 표시되는 합금을 주성분으로 하여 형성된다.
이 제 2 합금층은, M의 배치에 의해 층의 중심에 공간 반전 대칭성을 가진 구조로 이루어지는 제 1 결정상과, 상기 공간 반전 대칭성이 무너진 제 2 결정상으로 상변화 가능해진다. 상기 제 2 결정상에 있어서는, 강자성체의 자기 특성을 갖고, 상기 스핀을 축적시킬 수 있다.
상기 제 2 합금층은 비교적 약한 전압을 인가함으로써 상기 제 1 결정상으로부터 상기 제 2 결정상으로 상변화가 가능해지는 한편, 비교적 강한 전압을 인가함으로써 상기 자기 특성이 없는 제 1 결정상으로 상변화가 가능해진다. 이 특성을 이용함으로써, 상기 스핀을 축적 가능한 상기 제 2 결정상을 세트(set) 상태로 하고, 상기 스핀이 해방된 상기 제 1 결정상을 리셋(reset) 상태로 한 메모리 동작이 가능해진다.
Figure pct00002
단, 상기 식 (1) 중, M은 Ge, Al 및 Si 중 어느 원자를 나타내고, x는 0.5 이상 1 미만의 수치를 나타낸다.
상기 일반식 (1)로 나타내는 합금으로는, 그 중에서도, 유전율의 크기를 감안하면 GeTe가 바람직하다.
상기 제 2 합금층의 두께로는, 특별히 제한은 없지만, 0 초과 4㎚ 이하인 것이 바람직하다.
상기 두께가 4㎚를 초과하면, 독립한 고유의 특성을 나타내는 경우가 있고, 상기 제 1 합금층과의 적층 구조체인 상기 기록층으로서의 특성에 영향을 미치는 경우가 있다.
상기 제 2 합금층으로는, 특별히 제한은 없지만, 입방정의 결정 구조를 갖는 동시에, 그 (111)면이 상기 제 1 합금층과의 인접면에 배치되어 있는 것이 바람직하다. 그 중에서도, 면심(面心) 입방정의 결정 구조를 갖는 동시에, 그 (111)면이 상기 제 1 합금층과의 인접면에 배치되어 있는 것이 더 바람직하다.
이러한 결정 구조를 가지면, 그 다음에 적층되는 층이, 이 층을 하지로서 배향을 만들어 내는 템플릿이 되어, 이들 적층체의 초격자 구조가 얻어지기 쉽다.
상기 제 2 합금층의 형성 방법으로는, 특별히 제한은 없지만, c축 배향의 상기 결정 구조가 얻어지기 쉬운 점에서, 예를 들면, 스퍼터링법, 분자선 에피택시법, ALD법, CVD법 등이 바람직하다.
<스핀 주입층>
상기 스핀 주입층은 자성 재료로 형성되고, 상기 자성 재료가 자화된 상태로 상기 기록층에 상기 스핀을 주입하는 층으로서 구성된다. 또한, 상기 스핀이란 스핀 편극된 전자를 나타내고, 상기 스핀 주입층에서는 자화된 상태로 전압을 인가함으로써, 상기 기록층에 전도되는 전자의 스핀 특성을 상기 자성 재료에 의해 편극시키는 역할을 갖는다.
상기 자성 재료로서는, 특별히 제한은 없고, 공지의 자성 메모리의 자성층 형성 재료로서 이용되는 재료를 들 수 있으며, 구체적으로는 TbFeCo, FeCo, MnCr, MnPt 등을 들 수 있다. 이들은 강자성체이며, 상기 스핀의 배향이 자성층으로서의 상기 스핀 주입층의 면에 대하여 수직이 되는 자장을 형성하고, 상기 스핀 주입층과 병행하여 배치되는 상기 기록층에 대하여, 상기 스핀의 배향을 정렬한 상태로 전도시키는 목적으로서 이용할 수 있다.
상기 스핀 주입층의 두께로는, 특별히 제한은 없지만, 1㎚∼10㎚가 바람직하다.
상기 두께가 1㎚ 미만이면, 충분한 스핀 배향성이 얻어지지 않는 경우가 있고, 10㎚를 초과하면, 자화가 너무 강해져서 데이터의 소거가 곤란해지는 경우가 있다.
또한, 상기 스핀 주입층의 형성 방법으로는 특별히 제한은 없고, 스퍼터링법, 분자선 에피택시법, ALD법, CVD법 등을 들 수 있다.
또한, 상기 스핀 주입층을 배치하는 위치로는, 상기 스핀을 상기 기록층에 주입하기 위해, 상기 기록층에 대하여 상기 기록층에 전자를 유입시키는 상기 전극이 배치되는 측에 배치된다.
<전극>
상기 전극으로는, 특별히 제한은 없고 목적에 따라서 적절하게 선택할 수 있으며, 공지의 반도체 소자에 이용되는 전극을 공지의 방법에 의해 배치하여 형성할 수 있다.
<배향층>
상기 스핀 전자 메모리에 있어서는, 상기 제 1 합금층의 결정 구조가 c축으로 배향되고, 상기 제 2 합금층의 결정 구조의 (111)면이 상기 제 1 합금층과의 인접면으로 배향되는 초격자 구조를 가지면, 상기 토폴로지컬 절연체 및 상기 상변화 특성이 얻어지기 쉽다.
상기 제 1 합금층은, 하지에 제한없이 c축 배향체로서 얻어지기 쉽지만, 상기 제 2 합금층은 이 c축 배향체를 하지로 하여 적층시키지 않으면, 상기 초격자 구조가 얻어지기 어렵다. 그 때문에, 상기 제 2 합금층을 상기 제 1 합금층을 하지로 하여 형성하지 않는 경우에는, 상기 기록층(상기 제 2 합금층)의 하지로서 배치되고, 이것에 적층되는 상기 기록층의 제 2 합금층의 적층면을 (111)면으로 배향시키는 상기 배향층을 설치하는 것이 바람직하다.
상기 배향층으로는, 이러한 역할을 갖는 한 특별히 제한은 없지만, 제조 공정을 간략화하는 관점에서 상기 제 1 합금층과 동일한 조성을 갖고, 또한 동일한 결정 구조를 갖는 것이 바람직하다. 즉, 상기 배향층으로는, SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 것을 주성분으로 하여 형성되고, 육방정의 결정 구조를 가지며, 그 결정 방위가 c축으로 배향된 결정 합금층인 것이 바람직하다.
상기 배향층의 두께로는, 3㎚ 이상이 바람직하고, 5㎚ 이상이 더 바람직하다. 상기 두께가 3㎚ 미만이면, 형성 방법에 따라서는 c축으로의 배향 강도가 충분히 얻어지지 않는 경우가 있다.
또한, 이러한 관점에서 상기 스핀 전자 메모리로는, 상기 제 1 합금층을 하지로 하여 상기 제 2 합금층을 적층시키기보다도, 이들 층의 결정 구조를 안정화시키기 위해, 상기 배향층을 하지로 하여 상기 제 2 합금층을 적층시켜 제조하는 것이 바람직하다.
여기에서, 상기 제 1 합금층, 상기 제 2 합금층 및 상기 배향층의 적층 상태에 대해서, 도 1(a) 및 도 1(b)를 참조하여 설명한다. 또한, 도 1(a)는 육방정의 상기 제 1 합금층 및 상기 배향층의 결정 구조를 나타내는 설명도이며, 도 1(b)는 입방정의 상기 제 2 합금층의 결정 구조를 나타내는 설명도이다.
도 1(a)에 나타내는 바와 같이, 상기 제 1 합금층 및 상기 배향층으로서 육방정인 결정 합금층(51)을 c축 배향시키면, 인접면(51a)은 육각형이 된다. 이 때문에, 결정 합금층(51)의 표면에 상기 제 2 합금층으로서 입방정인 결정 합금층(52)을 퇴적시키면, 도 1(b)에 나타내는 (111)면이 인접면(52a)이 된다. 즉, 입방정의 (111)면은 삼각형이므로 c축 배향한 결정 합금층(51)의 인접면(52a)과 정합한다. 그 때문에, c축 배향시킨 결정 합금층(51)의 표면에 입방정인 결정 합금층(52)을 퇴적시키면, 이들 인접면(52a)을 결정 합금층(52)의 (111)면으로 할 수 있다. 이에 대하여, 결정 합금층(51) 없이 결정 합금층(52)을 형성하면, 결정 합금층(52)은, 예를 들면, (100)면으로 배향되어 버리고, 그 결과, 이들 적층체로 형성되는 초격자 구조에 격자 어긋남이 발생하기 쉽다.
<자성부>
상기 스핀 전자 메모리에 있어서는, 상기 스핀을 상기 기록층에 주입하는 관점에서, 상기 스핀 주입층의 형성 후 상기 스핀 주입층의 면에 수직의 자장을 인가함으로써, 상기 스핀 주입층을 자화시켜 상기 스핀의 배향을 정렬하는 역할을 부여한다. 이 자성부는 상기 스핀 전자 메모리에 배치해도 되고, 상기 스핀 주입층의 형성 후, 그 자화 상태를 고정시킨 후 떼어 내도 된다.
전자(前者)의 경우, 또한, 상기 스핀 주입층이 형성하는 자장의 강도를 보강하는 관점에서, 상기 스핀 주입층과 병행하여 적층되는 층으로서 배치함으로써, 자화된 상기 스핀 주입층의 상기 기록층에 대한 상기 스핀의 주입을 보조시키는 것으로 해도 된다. 이 경우, 상기 자성부는, 상기 스핀 주입층의 면에 대하여 수직 방향인 자장을 형성하고, 상기 스핀 주입층을 개재하여 상기 기록층에 스핀을 주입하는 자성층으로서 구성된다.
또한, 후자의 경우에서는, 자화 상태가 고정된 상기 스핀 주입층이 형성하는 자장에 의해 상기 스핀이 상기 기록층에 주입된다.
또한, 상기 자성부로는 특별히 제한은 없고, 공지의 영구 자석, 전자석 등으로 구성할 수 있다.
또한, 상기 스핀 전자 메모리는 상기 배향층, 상기 자성부 외에 필요에 따라서 그 외의 부재를 가질 수 있다. 상기 그 외의 부재로는 본 발명의 효과를 손상시키지 않는 이상 특별히 제한은 없으며, 공지의 반도체 메모리에 이용되는 부재 등을 들 수 있다.
또한, 상기 스핀 전자 메모리는, 복수 집적화시킴으로써, 스핀 전자 회로를 구성할 수 있다. 상기 스핀 전자 회로의 회로 구성으로는 특별히 제한은 없고, 목적에 따라서 적절하게 선택할 수 있으며, 공지의 반도체 회로를 이용한 회로 구성으로 할 수 있다.
상기 스핀 전자 메모리의 구성예로서, 본 발명의 일 실시 형태에 따른 스핀 전자 메모리(10)를 도 2를 참조하면서 설명한다. 또한, 도 2는 본 발명의 일 실시 형태에 따른 스핀 전자 메모리의 층 구성을 나타내는 단면도이다.
스핀 전자 메모리(10)는, 층상의 하부 전극(1) 상에, 반도체 기판(2), 배향층(3), 3층의 기록층(6a∼6c), 스핀 주입층(7), 층상의 상부 전극(8)이 이 순서로 배치된 구성으로 된다.
또한, 3층의 기록층(6a∼6c)의 각 층은, 제 2 합금층(4) 상에 제 1 합금층(5)이 적층된 구조로 된다.
또한, 이 스핀 전자 메모리(10)의 구성은 일례이며, 반도체 기판(2) 상에 하부 전극(1)을 배치해도 되고, 반도체 기판(2)을 이용하지 않고 하부 전극(1) 상에 직접 배향층(3)을 배치해도 된다. 또한, 스핀 주입층(7)은 기록층(6a∼6c)에 대하여 기록층(6a∼6c)에 전자를 유입시키는 상부 전극(8)이 배치되는 측에 배치되면 되고, 상부 전극(8)과 적층 순서를 바꾸어 상부 전극(8) 상에 배치되어도 된다.
다음으로, 스핀 전자 메모리(10)를 일례로 하여 상기 스핀 전자 메모리의 작용에 대해서 설명한다.
기록층(6a∼6c)의 제 1 합금층(5)은, 상기 토폴로지컬 절연체로서 작용하여, 상기 스핀을 제 2 합금층(4)에 전도시킨다. 제 2 합금층(4)은, 게르마늄 원자, 알루미늄 원자 또는 실리콘 원자의 배치에 의해, 층의 중심에 상기 공간 반전 대칭성을 가진 구조로 이루어지는 상기 제 1 결정상과, 상기 공간 반전 대칭성이 무너진 상기 제 2 결정상을 갖는다. 본 발명자는 이 제 2 결정상이 상기 라쉬바 효과나 자성 특성을 발현하여, 상기 스핀을 유지 가능한 강자성체로서 작용하는 것을 발견했다. 또한, 상기 제 2 결정상을 우선적으로 발현시키기 위해서는 비교적 약한 전압을 인가하면 되는 것을 확인했다. 이 전압의 구체적인 값은, 미리 특성을 측정해 둠으로써 확인할 수 있다.
이제, 비교적 약한 전압을 인가하여 혼합상의 제 2 합금층(4)을 상기 제 2 결정상이 우선적으로 발현한 상태(세트 상태)로 하고, 외부 전원으로부터 스핀 전자 메모리(10)에 전압을 인가하면, 그 전압값에 따라서, 스핀 주입층(7)에 의해 스핀편극된 전자가 기록층(6a∼6c)에 유입하여, 기록층(6a∼6c)에 스핀이 축적 가능해진다. 이 스핀은, 상기 토폴로지컬 절연체로서 작용하는 제 1 합금층(5) 및 상기 세트 상태의 제 2 합금층(4)에 의해 유지된다.
이때, 기록층(6a∼6c)으로의 상기 스핀의 축적은, 전자가 유입되는 전극측에 가장 가까운 기록층(6a)으로부터 순차적으로 개시되어, 기록층(6a)에서의 상기 스핀의 축적이 포화 상태가 되면, 다음으로 가까운 기록층(6b)에서 수행되고, 마지막에 기록층(6c)에서 수행된다.
이 모습을 도 3(a) 및 도 3(b)를 이용하여 설명한다. 또한, 도 3(a)는 본 발명의 일 실시 형태에 따른 스핀 전자 메모리의 전류 전압 특성을 설명하는 설명도이며, 도 3(b)는, 본 발명의 일 실시 형태에 따른 스핀 전자 메모리의 저항 전압 특성을 설명하는 설명도이다. 또한, 각 도면 중, 부호 A는 자장을 인가하지 않은 경우의 특성을 나타내고, 부호 B는 자장을 인가한 경우의 특성을 나타낸다.
도 3(a)에 나타내는 바와 같이, 부호 A의 특성에서는 전압값에 비례하여 전류값이 커지지만, 부호 B의 특성에서는 전압값의 상승에 대하여 전류값이 단계적으로 저하된다. 즉, 전자석에 의해 스핀 주입층(7)을 자화시키면서 기록층(6a∼6c)의 적층 방향으로 자장을 인가한 경우, 기록층(6a∼6c)으로의 상기 스핀의 단계적인 축적에 따라서 전류값이 단계적으로 저하된다. 또한, 도 3(b)에 나타내는 바와 같이, 부호 A의 특성에서는 전압값에 비례하여 저항값이 커지지만, 부호 B의 특성에서는 전압값의 상승에 대하여 저항값의 상승이 단계적으로 된다. 즉, 전자석에 의해, 자장을 인가한 경우, 기록층(6a∼6c)으로의 상기 스핀의 단계적인 축적에 따라서 저항값이 단계적으로 증대된다.
스핀 전자 메모리(10)에서는, 이러한 단계적인 전류값의 저하 현상, 저항값의 증대 등의 상태값 변화 현상을 이용하여, 인가하는 전압을 소정의 값으로 함으로써, 기록층(6a∼6c)으로의 상기 스핀의 축적 상태를 제어하여 다치화된 정보를 기록 재생 가능하게 한다.
또한, 본 예에서는, 상기 기록층을 3층으로 하여 4값의 정보를 기록 재생 가능한 구성으로 했지만, 상기 기록층의 층수를 늘림으로써, 더 큰 수로 다치화시킨 메모리로 할 수 있다.
또한, 스핀 전자 메모리(10)에서는, 비교적 강한 전압을 인가함으로써, 제 2 합금층(4)의 상기 제 2 결정상이 상기 제 1 결정상으로 상변화하여 자성이 상실되고, 상기 스핀의 축적 상태에 기초하는 기록층(6a∼6c)의 기록 정보를 소거할 수 있다(리셋 상태). 이 리셋 상태는 재차 비교적 약한 전압을 인가함으로써 상기 세트 상태로 되돌릴 수 있고, 스핀 전자 메모리(10)는 몇번이나 반복하여 정보의 기록, 소거를 실시할 수 있다. 또한, 상기 리셋 상태로 하는 전압의 구체적인 값은, 미리 특성을 측정해 둠으로써 확인할 수 있다.
(정보 기록 방법)
본 발명의 정보 기록 방법은, 상기 스핀 전자 메모리를 이용한 정보 기록 방법으로서, n을 적어도 1 이상의 정수로 하여 n층 적층되는 상기 기록층에 대하여, 상기 기록층의 한 층마다 스핀을 포화 상태로 축적시키는 데에 필요한 전압값으로서 n단계의 크기로 단계 구분된 전압값으로 전압을 인가하는 공정을 포함한다.
도 3(a) 및 도 3(b)를 이용하여 설명한 바와 같이, 상기 스핀 전자 메모리에서는, 상기 스핀이 유입되는 측의 상기 기록층으로부터 가장 가까운 순서로 상기 스핀이 주입되고, 축적한 상기 스핀이 포화 상태가 되면, 다음으로 가까운 상기 기록층에서 상기 스핀이 축적되어 간다.
이때, 각각의 상기 기록층에 상기 스핀을 포화 상태로 축적시키는 전압은, 전류 전압 특성을 미리 측정하여 단계적인 전류값의 저하가 발생하는 각 단계의 전압값으로서 파악할 수 있다.
그래서, 각 단계의 전압값을 상기 기록층의 한 층마다 상기 스핀을 포화 상태로 축적시키는 데에 필요한 전압값으로서, 상기 기록층의 적층수에 따른 n단계의 크기로 단계 구분하여 전압값으로 전압을 인가함으로써 상기 기록층에 대하여 선택적으로 상기 스핀을 축적시키고, 그 기록층수에 따른 정보를 기록하는 것이 가능해진다.
또한, 상기 기록을 실시하기 전에, 상기 스핀 전자 메모리에 비교적 약한 전압을 인가함으로써, 상기 기록이 가능한 세트 상태로 할 수 있고, 또한, 상기 기록이 실시된 상태에서 상기 스핀 전자 메모리에 비교적 강한 전압을 인가함으로써, 상기 기록이 소거된 리셋 상태로 할 수 있어, 반복의 기록이 가능해진다.
(정보 재생 방법)
본 발명의 정보 재생 방법은, 상기 스핀 전자 메모리를 이용한 정보 재생 방법으로서, n을 적어도 1 이상의 정수로 하여 n층 적층되는 상기 기록층의 저항값 및 광반사율 중 어느 하나인 상태값을 측정하여, 상기 상태값에 따라서 상기 기록층 중 정보가 기록된 상기 기록층의 층수를 판정하는 공정을 포함한다.
상기 스핀 전자 메모리는, 상기 정보 기록 방법에 의한 상기 기록층으로의 상기 스핀의 축적 상태에서 정보를 재생할 수 있다.
상기 기록층에 정보가 기록된 상태, 즉, 상기 스핀의 축적 상태는, 상기 기록층의 상기 저항값(도 3(b) 참조)이나 상기 광반사율에 의해 판정할 수 있다. 즉, 미리 상기 기록에 사용된 상기 전압값과, 그 때의 상기 기록층의 상기 저항값 및 상기 광반사율을 대응시켜 측정해 둠으로써, 정보가 기록된 상태의 상기 기록층의 상기 저항값 및 상기 광반사율의 상태값으로부터, 그 상태값에 대응한 상기 전압값, 나아가서는, 상기 정보가 기록된 상기 기록층의 층수를 판정하여, 이 층수에 기초하는 정보의 재생이 가능해진다.
또한, 상기 상태값으로서 상기 저항값을 읽어내는 경우에는, 읽을 때에 상기 기록층의 기록 상태가 유지되도록, 상기 스핀 전자 메모리에 인가하는 전압값을 충분히 작게 함으로써, 기록 레벨이 가장 작은 1단계째의 상기 기록층(상기 스핀 주입층에 가장 가까운 기록층)에 있어서의 상기 스핀의 축적 상태에 영향을 주지 않는 상태로 상기 저항값을 읽어내도록 한다.
실시예
우선, 청정한 면을 갖는 Si 기판 상에, 스퍼터링 장치(얼박사(社) 제조, 헬리콘 파형 스퍼터링 장치)를 이용하고, Sb와 Te를 타겟(조성비 2:3)으로 하는 스퍼터링을 실시하여, Sb2Te3의 결정 합금층으로 이루어지고, c축의 결정 방위가 적층 방향으로 배향된 배향층을 5㎚의 두께로 적층시켰다.
다음으로, 상기 배향층을 하지로 하고, 상기 스퍼터링 장치를 이용하여, Ge와 Te를 타겟(조성비 1:1)으로 하는 스퍼터링을 실시하여, GeTe의 결정 합금층으로 이루어지고 결정의 (111)면이 상기 배향층과의 인접면으로 배향된 제 2 합금층을 1㎚의 두께로 적층시켰다.
다음으로, 상기 제 2 합금층 상에, 상기 스퍼터링 장치를 이용하여, Sb와 Te를 타겟(조성비 2:3)으로 하는 스퍼터링을 실시하여, Sb2Te3의 결정 합금층으로 이루어지고 c축의 결정 방위가 적층 방향으로 배향된 제 1 합금층을 5㎚의 두께로 적층시켰다.
이들 제 1 합금층과 제 2 합금층의 적층 구조로 형성되는 층을 기록층으로 하고, 추가로, 이 기록층을 7층 형성하여, 합계 8층의 기록층을 적층시켰다.
또한, 상기 배향층, 상기 제 1 합금층 및 상기 제 2 합금층을 형성하는 조건으로는, 진공 상태로 하고 스퍼터 온도는 250℃로 했다. 또한, 상기 배향층, 상기 제 1 합금층 및 상기 제 2 합금층의 결정 구조의 해석은, 모델에 기초하는 제 1 원리 계산 결과와 X선 회절 결과를 비교하는 것, 또한, 최종적으로 단면을 고분해능 투과 전자선상을 촬영하여 관찰함으로써 실시했다.
다음으로, 상기 기록층의 최상층 상에, 상기 스퍼터링 장치를 이용하여, Te와 Ge와 Co를 타겟(조성비 1:1:1)으로 하는 스퍼터링을 실시하여, 스핀 주입층으로서 TeFeCo의 결정 합금층으로 이루어지는 자성층을 2㎚의 두께로 적층시켰다.
다음으로, 상기 자성층 상에, 상기 스퍼터링 장치를 이용하여, Ti와 n을 타겟(조성비 1:1)으로 하는 스퍼터링을 실시하여, 상부 전극으로서의 TiN층을 40㎚의 두께로 형성했다. 또한, 상기 Si 기판의 상기 배향층이 적층되는 면과 반대측의 면 상에, 상기 상부 전극과 동일하게 하여, 하부 전극으로서의 TiN층을 40㎚의 두께로 형성했다.
이상에 의해, 실시예에 따른 스핀 전자 메모리를 제조했다.
실시예 1에 따른 스핀 전자 메모리에 외부 전원을 접속하고, 상하 전극 간에 전압을 인가하고, 또한 전자석에 의해 상기 스핀 주입층을 자화시키면서, 상기 기록층의 적층 방향으로 0.4T(테슬라)의 자장을 인가하여, 서서히 전압값을 올리면서 메모리에 흐르는 전류의 측정을 실시했다. 이 전류 전압 특성의 측정 결과를 도 4(a)에 나타낸다. 또한, 도면 중 부호 A는 0.4T의 자장을 인가하지 않은 경우의 전류 전압 특성을 나타내고, 부호 B는 0.4T의 자장을 인가한 경우의 전류 전압 특성을 나타낸다.
도 4(a)로 나타나는 바와 같이, 0.4T의 자장을 인가하지 않은 경우(도면 중의 부호 A), 전압값의 상승에 비례하여 전류값이 상승하지만, 0.4T의 자장을 인가한 경우(도면 중의 부호 B), 전압값의 상승에 대하여 단계적으로 전류값이 상승하는 것이 확인되었다.
이것은, 우선 스핀을 주입하는 상기 자성층에 가장 가까운 상기 기록층에 있어서의 상기 제 2 합금층에 스핀이 점차 축적되고, 그 스핀의 축적이 포화되면, 다음으로 2번째로 가까운 상기 제 2 합금층에 스핀이 축적되고, 차례대로 상기 자성층에 가까운 측의 상기 제 2 합금층부터 단계적으로 상기 스핀이 축적되는 것을 나타내고 있다. 즉, 한 층의 상기 제 2 합금층에 스핀 축적이 포화될 때마다, 단계적으로 전류값이 일단 저하되는 현상을 볼 수 있다.
또한, 이때의 저항 전압 특성의 측정 결과를 도 4(b)에 나타낸다. 또한, 도 4(a)와 마찬가지로, 부호 A는 0.4T의 자장을 인가하지 않은 경우의 전류 전압 특성을 나타내고, 부호 B는 0.4T의 자장을 인가한 경우의 전류 전압 특성을 나타낸다.
도 4(b)에 도시되는 바와 같이, 0.4T의 자장을 인가하지 않은 경우(도면 중의 부호 A), 전압값의 상승에 비례하여 저항값이 상승하지만, 0.4T의 자장을 인가한 경우(도면 중의 부호 B), 전압값의 상승에 대하여, 단계적으로 저항값이 상승하는 것이 확인되었다.
이것은, 도 4(a)와 마찬가지로, 상기 자성층에 가까운 측의 상기 제 2 합금층부터 단계적으로 상기 스핀이 축적되는 것을 나타내고 있으며, 단계적으로 발생하는 전류값의 저하에 따라서 저항값이 상승하는 현상을 볼 수 있다.
따라서, 상기 전극 간에 인가하는 전압을 일정한 값으로 함으로써, 스핀 축적되는 제 2 합금층의 층수를 제어할 수 있고, 그 층수는 메모리의 저항값으로부터 판독할 수 있다. 이에 따라, 스핀 축적되는 제 2 합금층의 층수에 따른 다치 기록의 메모리를 실현할 수 있는 동시에, 기록된 다치 정보를 재생할 수 있다.
전술의 측정에 의해, 다치 정보의 기록이 완료된 실시예 1에 따른 스핀 전자 메모리에 대하여, 일단, 상하 전극 간에 1.0V로 100㎱의 비교적 강한 전류 펄스를 흘려 상기 제 2 합금층의 자성을 상실시킴으로써, 기록 상태를 리셋시켰다.
그 후, 재차 0.3V로 500㎱의 비교적 약한 전류 펄스를 흘려, 상기 제 2 합금층이 자성 특성을 갖도록 상변화시킨 세트 상태를 회복시켰다.
이어서, 상기 세트 상태의 실시예 1에 따른 스핀 전자 메모리에 외부 전원을 접속하여, 상하 전극 간에 0.15V의 전압을 인가하고, 또한 전자석에 의해 상기 기록층의 적층 방향으로 0.4T(테슬라)의 자장을 인가한 후, 전압 인가를 정지했다.
이 상태에서, 전자석을 오프 상태로 함으로써 해당 전자석이 형성하는 자장을 제외하고, 다시 0.02V의 전압을 인가하여 메모리의 저항값을 측정한 바, 도 4(b)의 측정 결과와 마찬가지로, 0.15V로 자장을 인가했을 때에 얻어진 16kΩ의 저항값이 다시 측정되었다.
따라서, 실시예 1에 따른 스핀 전자 메모리에 있어서는, 상기 세트 상태, 상기 리셋 상태를 반복함으로써 다치 정보를 반복하여 기록 재생 가능한 메모리로 할 수 있다.
1 : 하부 전극
2 : 반도체 기판
3 : 배향층
4 : 제 2 합금층
5 : 제 1 합금층
6a, 6b, 6c : 기록층
7 : 스핀 주입층
8 : 상부 전극
10 : 스핀 전자 메모리

Claims (10)

  1. 적어도 한 쌍의 전극;
    SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 것을 주성분으로 하여 형성되고 두께가 2㎚ 이상 10㎚ 이하인 제 1 합금층과, 하기 화학식 (1)로 표시되는 합금을 주성분으로 하여 형성되는 제 2 합금층을 적층시켜 형성되고, 상기 전극 간에 배치되는 기록층; 및
    자성 재료로 형성되며, 상기 자성 재료가 자화된 상태에서 상기 기록층에 스핀을 주입하는 스핀 주입층
    을 갖는 것을 특징으로 하는 스핀 전자 메모리:
    [화학식 1]
    Figure pct00003

    단, 상기 화학식 (1)에서, M은 Ge, Al 및 Si 중 어느 원자를 나타내고, x는 0.5 이상 1 미만의 수치를 나타낸다.
  2. 제 1 항에 있어서,
    기록층이 적어도 2층 이상 적층되어 배치되는 스핀 전자 메모리.
  3. 제 1 항 내지 제 2 항 중 어느 한 항에 있어서,
    제 1 합금층이 육방정(六方晶)의 결정 구조를 갖는 동시에 제 2 합금층이 입방정(立方晶)의 결정 구조를 갖고, 상기 제 1 합금층의 c축이 적층 방향으로 배향되며, 상기 제 2 합금층의 (111)면이 상기 제 1 합금층과의 인접면으로 배향되는 스핀 전자 메모리.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    제 2 합금층이 GeTe를 주성분으로 하여 형성되는 스핀 전자 메모리.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 2 합금층의 두께가 0 초과 4㎚ 이하인 스핀 전자 메모리.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    제 2 합금층의 하지(下地)로서 배치되고, 이것에 적층되는 상기 제 2 합금층의 적층면을 (111)면으로 배향시키는 배향층을 갖는 스핀 전자 메모리.
  7. 제 6 항에 있어서,
    배향층이 제 1 합금층과 동일한 조성 및 동일한 결정 구조를 갖는 스핀 전자 메모리.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    스핀 주입층의 면에 대하여 수직 방향인 자장을 형성하고, 상기 스핀 주입층을 개재하여 기록층에 스핀을 주입하는 자성부를 갖는 스핀 전자 메모리.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 스핀 전자 메모리를 이용한 정보 기록 방법에 있어서,
    n을 적어도 1 이상의 정수로 하고, n층 적층되는 기록층에 대하여, 상기 기록층의 한 층마다 스핀을 포화 상태로 축적시키는 데에 필요한 전압값으로서 n단계의 크기로 단계 구분된 전압값으로 전압을 인가하는 공정을 갖는 것을 특징으로 하는 정보 기록 방법.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 스핀 전자 메모리를 이용한 정보 재생 방법에 있어서,
    n을 적어도 1 이상의 정수로 하고, n층 적층되는 기록층의 저항값 및 광반사율중 어느 하나인 상태값을 측정하고, 상기 상태값에 따라서 상기 기록층 중 정보가 기록된 상기 기록층의 층수를 판정하는 공정을 갖는 것을 특징으로 하는 정보 재생 방법.
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