TW201523604A - 自旋電子記憶體、資訊記錄方法及資訊再生方法 - Google Patents

自旋電子記憶體、資訊記錄方法及資訊再生方法 Download PDF

Info

Publication number
TW201523604A
TW201523604A TW103138101A TW103138101A TW201523604A TW 201523604 A TW201523604 A TW 201523604A TW 103138101 A TW103138101 A TW 103138101A TW 103138101 A TW103138101 A TW 103138101A TW 201523604 A TW201523604 A TW 201523604A
Authority
TW
Taiwan
Prior art keywords
layer
spin
alloy layer
recording
alloy
Prior art date
Application number
TW103138101A
Other languages
English (en)
Other versions
TWI598875B (zh
Inventor
Junji Tominaga
Original Assignee
Nat Inst Of Advanced Ind Scien
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nat Inst Of Advanced Ind Scien filed Critical Nat Inst Of Advanced Ind Scien
Publication of TW201523604A publication Critical patent/TW201523604A/zh
Application granted granted Critical
Publication of TWI598875B publication Critical patent/TWI598875B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/18—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using Hall-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/04—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using optical elements ; using other beam accessed elements, e.g. electron or ion beam
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

本發明提供一種可記錄多值資訊、可大幅增加記憶體容量之自旋電子記憶體、使用有該自旋電子記憶體之資訊記錄方法及資訊再生方法。 本發明之自旋電子記憶體之特徵在於至少包含：一對電極1、2；記錄層6a、6b、6c，其係使第1合金層5與第2合金層4積層而形成，且配設於上述電極1、2間，上述第1合金層5係以SbTe、Sb2Te3、BiTe、Bi2Te3、BiSe及Bi2Se3中的任一種為主成分而形成，且厚度為2nm以上、10nm以下，上述第2合金層4係以下述通式(1)所表示之合金為主成分而形成；及自旋注入層7，其包含磁性材料，將自旋注入至上述磁性材料已磁化之上述記錄層；[化1]M1-xTex (1)其中，於上述式(1)中，M表示Ge、Al及Si中的任一種原子，x表示0.5以上且未達1之數值。

Description

自旋電子記憶體、資訊記錄方法及資訊再生方法
本發明係關於一種可使用電子自旋而實現多值資訊之記憶動作之自旋電子記憶體、使用有該自旋電子記憶體之資訊記錄方法及資訊再生方法。
支撐現代文明之電腦係藉由作為電子流之電流而動作。操縱該電流且應用於資訊之記錄、刪除之器件包含半導體。於上述半導體中流動之電子受到因雜質或庫倫力而引起之散射，產生焦耳熱。
因此，於電腦中，必需冷卻用之風扇。又，因上述焦耳熱，輸入能量之一部分無法用於資訊之記錄、刪除，從而會產生能量損失。即，毫無疑問，抑制上述電子之散射係面向上述電子器件之省電化的核心技術開發的課題。
作為其中一個解決方策，自先前以來，存在一種使上述電子器件於極低溫下動作、而抑制上述電子之散射的方法。例如，使用超導體即相當於此種方法。於上述超導體中，電子散射為零，故而無電阻，亦不會產生焦耳熱。從而，不會發生上述電子散射。
然而，於使用該方法之情形時，必須將上述電子器件冷卻至數K(凱爾文)溫度，無法忽視為此所耗費之能量。又，難以使利用此種極低溫狀態之電子器件普遍化並實用化。因此，作為於室溫下抑制上述電子散射之方法，尚處於不存在可以滿足該要求之狀況。
然而，自2007年左右起，狀況逐漸發生改變。其原因在於：作 為物理學理論，提出了拓撲絕緣體之理論模型。上述拓撲絕緣體係指利用有於物體表面或界面所產生之特殊電子狀態的絕緣體，且基於為了使原子編號相對較大之元素之內核電子以接近於光速之速度運動而產生之相對論效應來說明。
即，藉由該電子之作用(自旋-軌道相互作用)，向上述電子所形成之頻帶構造之罕米吞函數(Hamiltonian)追加自旋-軌道相互作用之項，於頻帶構造與能量固有值上會發生變化。此時，於某種特殊物質中，真空表面之價帶之最上層部之頻帶與傳導帶之最下部之頻帶結合，另一方面，於上述物質之內部，形成頻帶打開之狀態下之特殊頻帶構造。
其結果，出現如下此前不為人知之特殊物性，即，於上述物質之表面或界面，成為傳導體，但於內部，因存在頻帶，故成為絕緣體。將具有此種特性之物質稱為「拓撲絕緣體」(參照非專利文獻1)。
上述拓撲絕緣體所具有之特殊電子頻帶構造具有如下奇妙特徵，即，藉由時間反轉對稱性，存在於上述物質之表面或界面之電子分成自旋不同之兩個電子自旋流，於未施加電壓之情形下持續流動。若反過來說，則該現象等同於具有不受因上述雜質等而引起之上述電子散射之重要性質。又，例如，若無破壞上述時間反轉對稱性之外部磁場，則該特性會非常牢固地保存。再者，上述拓撲絕緣體之名稱源於此種上述電子頻帶構造所具有之特性具有與數學之拓撲機構多面體論類似之性質(參照非專利文獻1)。
自理論上預言了上述拓撲絕緣體之存在以來，實際上已開始對該具有奇妙性質之材料進行了探索。其結果，結晶性高之鉍-碲合金、銻-碲合金等已由藉由光電子分光法而實施之實驗而得到確認，但該等實驗中所使用之單晶係藉由熔融合金之冷卻法等而製作，無法 直接應用於上述電子器件(參照非專利文獻2)。
另一方面，本發明者等提出有一種超晶格型相變固體記憶體，其與上述拓撲絕緣體完全無關，且係面向相變型固體記憶體之消耗電力削減化，將含有鍺-碲之結晶合金層與含有銻-碲之結晶合金層作為使各結晶合金層所具有之(111)面軸與c軸匹配並積層而成之超晶格型相變膜，使鍺原子之排列構造於結晶成長軸方向上切換，而可進行記憶動作(參照專利文獻1、2及非專利文獻3)。
本發明者等注意到，該超晶格型相變固體記憶體可成為理想之拓撲絕緣體。其原因在於：如非專利文獻1中所看到般，銻與碲之原子比率為2：3之結晶合金層(Sb2Te3結晶合金層)係被作為上述拓撲絕緣體，另一方面，於本發明者等之上述提案中，使配設有複數個該結晶合金層、且藉由具有帶隙之鍺與碲之原子比率為1：1之結晶合金層(GeTe結晶合金層)使該等結晶合金層隔離的構造，確實地成為上述超晶格型相變固體記憶體之記錄層。不過，應確認含有鍺與碲之結晶合金層是否具有與真空頻帶相同之作用，但藉由使用有量子力學之第一原理計算，該結晶合金層形成與真空頻帶同等之作用之現象已藉由模擬的方式得到了確認(專利文獻3參照)。
據此，選定倒晶格空間內之某點(伽瑪點)，於費米頻帶附近，傳導帶之最下部與價帶之最上部之頻帶以相接之方式於一點交叉。該現象係上述拓撲絕緣體所具有之特異特徵，該伽瑪點於實際空間中，正好相當於上述GeTe結晶合金層之中心對稱點。即，可確認：該層成為上述電子之非散射層，且係上述電子可二維地自由移動之層(參照專利文獻3)。
本發明者等一面改變上述Sb2Te3結晶合金層之塊數(1塊約為1奈米)一面進行上述第一原理計算，結果發現：於1塊上述Sb2Te3結晶合金層中，未表現出作為上述拓撲絕緣體之特徵之頻帶交叉，至少需要 2塊以上。
然而，於薄於2塊之層中，不成為上述拓撲絕緣體，取而代之出現所謂之Rashba效應，即，於倒晶格空間內之伽瑪點，頻帶之簡併被解除，而分裂成具有不同能量狀態之兩個自旋頻帶。
該超晶格型相變膜所具有之上述Rashba效應與此前已知之任何材料相比，均大得驚人，於藉由上述第一原理計算而實施之模擬中，甚至會因該等自旋頻帶之差而達到200meV。該大小大至連於室溫下都能觀測到自旋特性之不同的程度(參照非專利文獻4)。
又，於矽晶圓上，形成改變了上述Sb2Te3結晶合金層之厚度的上述超晶格型相變膜，使於面垂直方向上施加外部磁場而分裂之自旋電子密度變化，藉由使圓偏光之光入射而將該狀態作為反射率之變化進行測定，結果，上述Rashba效應於薄於2nm之上述Sb2Te3結晶合金層之情形時顯著，於2nm以上之厚度下，因自旋分裂而導致之反射率之差小。若反過來說，則該現象可定論為：2nm以上之厚度之上述超晶格型相變膜的Rashba效應小，且成為上述拓撲絕緣體。
即，包含上述GeTe結晶合金層、及厚度薄於2nm之上述Sb2Te3結晶合金層的積層膜可成為具有上述Rashba效應之自旋流產生層，包含上述GeTe結晶合金層、及厚度為2nm以上之上述Sb2Te3結晶合金層的積層膜可成為能蓄積自旋流之自旋流蓄積層。若將該等兩種結晶合金層積層，例如於垂直方向上施加電場，注入電子，則可提供不僅能控制自旋亦能蓄積自旋之自旋電子記憶體(參照專利文獻3)。
然而，於上述自旋電子記憶體中，當利用使用有上述拓撲絕緣體之方法而蓄積自旋之時，僅可利用已解除自旋之狀態與已蓄積自旋之狀態該兩種不同狀態，故而要求開發出一種無法記錄及再生多值資訊、且具有更大記憶體容量之自旋電子記憶體。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利4621897號公報
[專利文獻2]日本專利4635236號公報
[專利文獻3]國際公開第2013/125101號公報
[非專利文獻]
[非專利文獻1]H. Zhang et al. Nature Physics, 5, 438 (2009).
[非專利文獻2]Y. Xia et al. Nature Physics, 5, 398 (2009).
[非專利文獻3]J. Tominaga et al. Nature Nanotechnology, 6, 501 (2011).
[非專利文獻4]J. Tominaga et al. Applied Physics Letter, 99, 152105 (2011).
本發明之課題在於：解決先前之上述各問題，達成以下之目的。即，本發明之目的在於提供一種可記錄多值資訊、可大幅增加記憶體容量之自旋電子記憶體、使用有該自旋電子記憶體之資訊記錄方法及資訊再生方法。
作為用以解決上述課題之手段，如下所述。即，
<1>一種自旋電子記憶體，其特徵在於至少包含：一對電極；記錄層，其係使第1合金層與第2合金層積層而形成，且配設於上述電極間，上述第1合金層係以SbTe、Sb2Te3、BiTe、Bi2Te3、BiSe及Bi2Se3中的任一種為主成分而形成，厚度為2nm以上10nm以下，上述第2合金層係以下述通式(1)所表示之合金為主成分而形成；及自旋注入層，其包含磁性材料，於上述磁性材料已磁化之狀態下，將自旋注入至上述記錄層； [化1]M 1-x Te x (1)
其中，於上述式(1)中，M表示Ge、Al及Si中的任一種原子，x表示0.5以上且未達1之數值。
<2>如上述<1>所記載之自旋電子記憶體，其中記錄層係至少積層2層以上而配設。
<3>如上述<1>至<2>中任一項所記載之自旋電子記憶體，其中第1合金層具有六方晶之結晶構造，並且第2合金層具有立方晶之結晶構造，上述第1合金層之c軸配向於積層方向，上述第2合金層之(111)面配向於與上述第1合金層之鄰接面。
<4>如上述<1>至<3>中任一項所記載之自旋電子記憶體，其中第2合金層係以GeTe為主成分而形成。
<5>如上述<1>至<4>中任一項所記載之自旋電子記憶體，其中第2合金層之厚度超過0且為4nm以下。
<6>如上述<1>至<5>中任一項所記載之自旋電子記憶體，其包含作為第2合金層之基底而配設、且使積層於其上之上述第2合金層之積層面配向於(111)面的配向層。
<7>如上述<6>所記載之自旋電子記憶體，其中配向層與第1合金層具有相同之組成，且具有相同之結晶構造。
<8>如上述<1>至<7>中任一項所記載之自旋電子記憶體，其包含形成相對於自旋注入層之面成垂直方向之磁場、且經由上述自旋注入層將自旋注入至記錄層的磁性部。
<9>一種資訊記錄方法，其特徵在於：其係使用有如上述<1>至<8>中任一項所記載之自旋電子記憶體者，且包含如下步驟：將n 設為至少1以上之整數，對於積層有n層之記錄層，以按n階段之大小而分階段之電壓值，作為使上述記錄層之每一層均以飽和狀態蓄積自旋所需之電壓值，而施加電壓。
<10>一種資訊再生方法，其特徵在於：其係使用有如上述<1>至<8>中任一項所記載之自旋電子記憶體者，且包含如下步驟：將n設為至少1以上之整數，測定積層有n層之記錄層之電阻值及光反射率中的任一者之狀態值，根據上述狀態值，判定上述記錄層中之記錄有資訊之上述記錄層之層數。
根據本發明，能解決先前技術中之上述各問題，且能提供一種可記錄多值資訊、可大幅增加記憶體容量之自旋電子記憶體、使用有該自旋電子記憶體之資訊記錄方法及資訊再生方法。
1‧‧‧下部電極
2‧‧‧半導體基板
3‧‧‧配向層
4‧‧‧第2合金層
5‧‧‧第1合金層
6a‧‧‧記錄層
6b‧‧‧記錄層
6c‧‧‧記錄層
7‧‧‧自旋注入層
8‧‧‧上部電極
10‧‧‧自旋電子記憶體
51‧‧‧結晶合金層
51a‧‧‧鄰接面
52‧‧‧結晶合金層
52a‧‧‧鄰接面
a‧‧‧方向
b‧‧‧方向
c‧‧‧方向
圖1(a)係表示六方晶之第1合金層及配向層之結晶構造之說明圖。
圖1(b)係表示立方晶之第2合金層之結晶構造之說明圖。
圖2係表示本發明之一實施形態之自旋電子記憶體之層構成之剖面圖。
圖3(a)係對本發明之一實施形態之自旋電子記憶體之電流電壓特性進行說明之說明圖。
圖3(b)係對本發明之一實施形態之自旋電子記憶體之電阻電壓特性進行說明之說明圖。
圖4(a)係對本發明之實施例之自旋電子記憶體之電流電壓特性進行說明之說明圖。
圖4(b)係對本發明之實施例之自旋電子記憶體之電阻電壓特性進行說明之說明圖。
(自旋電子記憶體)
本發明之自旋電子記憶體至少包含一對電極、記錄層、及自旋注入層，且視需要而包含配向層、磁性部等構件。
<記錄層>
上述記錄層係使第1合金層與第2合金層積層而形成，配設於上述一對電極間。該記錄層可使每一層均蓄積自旋，上述自旋電子記憶體可根據上述記錄層之積層數而記錄並再生多值之資訊。
從而，作為上述記錄層，雖亦可為1層，但藉由至少積層2層以上，可記錄2值以上之多值資訊。
上述第1合金層係以SbTe、Sb2Te3、BiTe、Bi2Te3、BiSe及Bi2Se3中的任一種為主成分而形成，且厚度設定為2nm以上10nm以下。
如此形成之上述第1合金層可作為上述拓撲絕緣體而發揮作用，且能使自上述自旋注入層注入之上述自旋存在於其表面或界面。
再者，於本說明書中，所謂「主成分」表示係形成層之基本單位晶格的元素。
作為上述第1合金層，無特別限制，但較佳為具有六方晶之結晶構造、並且其c軸配向於積層方向。
若具有此種結晶構造，則其次積層之層成為以該層作為基底而產生配向之模片(template)，從而易於獲得該等積層體之超晶格構造。
作為上述第1合金層之形成方法，無特別限制，但自易於獲得c軸配向之上述結晶構造而言，較佳為例如濺鍍法、分子束磊晶法、ALD(Atomic Layer Deposition，原子層沈積)法、CVD(Chemical Vapor Deposition，化學氣相沈積)法等。
上述第2合金層係以下述通式(1)所表示之合金為主成分而形成。
該第2合金層藉由M之配置，可相變成包含以層之中心而具有空間反轉對稱性之構造的第1晶相、及上述空間反轉對稱性已破壞之第2晶相。於上述第2晶相中，具有強磁性體之磁特性，且可蓄積上述自旋。
上述第2合金層藉由施加相對較弱之電壓可自上述第1晶相相變成上述第2晶相，另一方面藉由施加相對較強之電壓可相變成無上述磁特性之第1晶相。藉由利用該特性，可實現使能蓄積上述自旋之上述第2晶相為設定(set)狀態、使上述自旋已被解除之上述第1晶相為重設(reset)狀態的記憶動作。
[化2]M 1-x Te x (1)
其中，於上述式(1)中，M表示Ge、Al及Si中的任一種原子，x表示0.5以上且未達1之數值。
作為由上述通式(1)所表示之合金，自介電率之大小而言，其中較佳為GeTe。
作為上述第2合金層之厚度，無特別限制，但較佳為超過0且為4nm以下。
若上述厚度超過4nm，則表現出獨立之固有特性，存在對作為與上述第1合金層之積層構造體之上述記錄層之特性產生影響的情況。
作為上述第2合金層，無特別限制，但較佳為，具有立方晶之結晶構造、並且其(111)面配設於與上述第1合金層之鄰接面。其中，更佳為，具有面心立方晶之結晶構造、並且其(111)面配設於與上述第1合金層之鄰接面。
若具有此種結晶構造，則其次積層之層成為以該層作為基底而產生配向之模片，從而易於獲得該等積層體之超晶格構造。
作為上述第2合金層之形成方法，無特別限制，但自易於獲得c軸配向之上述結晶構造而言，較佳為例如濺鍍法、分子束磊晶法、ALD法、CVD法等。
<自旋注入層>
上述自旋注入層包含磁性材料，且係作為於上述磁性材料已磁化之狀態下將上述自旋注入至上述記錄層之層而構成。再者，上述自旋表示已自旋偏極之電子，於上述自旋注入層中，其具有如下作用，即，藉由於磁化之狀態下施加電壓，而利用上述磁性材料使傳導至上述記錄層之電子之自旋特性偏極。
作為上述磁性材料，無特別限制，可列舉作為公知之磁性記憶體之磁性層形成材料而使用之材料，具體而言，可列舉TbFeCo、FeCo、MnCr、MnPt等。其等係強磁性體，形成上述自旋之配向相對於作為磁性層之上述自旋注入層之面而垂直設為磁場，且可用於如下目的，即，於上述自旋之配向一致之狀態下，使該自旋傳導至與上述自旋注入層平行地配設之上述記錄層。
作為上述自旋注入層之厚度，無特別限制，但較佳為1nm~10nm。
若上述厚度未達1nm，則無法獲得充分之自旋配向性，若超過10nm，則磁化變得過強，資料之刪除變得困難。
又，作為上述自旋注入層之形成方法，無特別限制，可列舉濺鍍法、分子束磊晶法、ALD法、CVD法等。
又，作為配設上述自旋注入層之位置，為了將上述自旋注入至上述記錄層，而相對於上述記錄層，將上述自旋注入層配設於配設有使電子流入至上述記錄層之上述電極之側。
<電極>
作為上述電極，無特別限制，可根據目的而適當選擇，可藉由公知之方法配設並形成公知之半導體元件中所使用之電極。
<配向層>
於上述自旋電子記憶體中，若具有上述第1合金層之結晶構造配向於c軸、上述第2合金層之結晶構造之(111)面配向於與上述第1合金層之鄰接面的超晶格構造，則易於獲得上述拓撲絕緣體及上述相變特性。
上述第1合金層並不限於為基底，易於作為c軸配向體而獲得，但上述第2合金層若不以該c軸配向體為基底而積層，則不易獲得上述超晶格構造。
因此，於不將上述第1合金層作為基底而形成上述第2合金層之情形時，較佳為設置作為上述記錄層(上述第2合金層)之基底而配設、且使積層於其上之上述記錄層之第2合金層之積層面配向於(111)面的上述配向層。
作為上述配向層，只要具有此種作用，則無特別限制，但自簡化製造步驟之觀點而言，較佳為與上述第1合金層具有相同之組成，且具有相同之結晶構造。即，作為上述配向層，較佳為如下結晶合金層，即，以SbTe、Sb2Te3、BiTe、Bi2Te3、BiSe及Bi2Se3中的任一種為主成分而形成，具有六方晶之結晶構造，且其結晶方位配向於c軸。
作為上述配向層之厚度，較佳為3nm以上，更佳為5nm以上。若上述厚度未達3nm，則視形成方法，有時無法充分地獲得朝向c軸之配向強度。
再者，自此種觀點而言，作為上述自旋電子記憶體，與將上述第1合金層作為基底來積層上述第2合金層的情況相比，為了使該等層之結晶構造穩定化，較佳為將上述配向層作為基底來積層上述第2合 金層積層而製造。
此處，參照圖1(a)及圖1(b)，對上述第1合金層、上述第2合金層及上述配向層之積層狀態進行說明。再者，圖1(a)係表示六方晶之上述第1合金層及上述配向層之結晶構造之說明圖，圖1(b)係表示立方晶之上述第2合金層之結晶構造之說明圖。
如圖1(a)所示，作為上述第1合金層及上述配向層，若對作為六方晶之結晶合金層51進行c軸配向，則鄰接面51a成為六角形。因此，若於結晶合金層51之表面，沈積作為立方晶之結晶合金層52來作為上述第2合金層，則圖1(b)所示之(111)面成為鄰接面52a。即，立方晶之(111)面因係三角形，故與c軸配向之結晶合金層51之鄰接面52a匹配。因此，若於c軸配向之結晶合金層51之表面沈積作為立方晶之結晶合金層52，則可將該等鄰接面52a作為結晶合金層52之(111)面。與此相對地，若於無結晶合金層51的情況下形成結晶合金層52，則結晶合金層52例如會配向於(100)面，其結果，藉由該等積層體而形成之超晶格構造中易於發生晶格錯亂。
<磁性部>
於上述自旋電子記憶體中，自將上述自旋注入至上述記錄層之觀點而言，於形成上述自旋注入層之後，藉由向上述自旋注入層之面施加垂直之磁場，而具有如下作用：使上述自旋注入層磁化，令上述自旋之配向一致。作為該磁性部，既可配設於上述自旋電子記憶體中，亦可於形成上述自旋注入層之後，使其磁化狀態固定，然後將該磁性部卸掉。
於前者之情形時，進而，自增強上述自旋注入層所形成之磁場之強度之觀點而言，亦可作為與上述自旋注入層平行地積層之層來配設，藉此輔助已磁化之上述自旋注入層的上述自旋相對於上述記錄層之注入。於該情形時，上述磁性部形成相對於上述自旋注入層之面成 垂直方向之磁場，構成為經由上述自旋注入層將自旋注入至上述記錄層之磁性層。
又，於後者之情形時，藉由磁化狀態已固定之上述自旋注入層所形成之磁場，將上述自旋注入至上述記錄層。
再者，作為上述磁性部，無特別限制，可包含公知之永久磁鐵、電磁鐵等。
再者，上述自旋電子記憶體除上述配向層、上述磁性部以外，視需要，還可具有其他構件。作為上述其他構件，只要無損本發明之效果，便無特別限制，可列舉公知之半導體記憶體中所使用之構件等。
又，就上述自旋電子記憶體而言，藉由使多個該自旋電子記憶體積體化，可構成自旋電子電路。作為上述自旋電子電路之電路構成，無特別限制，可根據目的而適當選擇，可形成使用有公知之半導體電路之電路構成。
作為上述自旋電子記憶體之構成例，一面參照圖2，一面對本發明之一實施形態之自旋電子記憶體10進行說明。再者，圖2係表示本發明之一實施形態之自旋電子記憶體之層構成之剖面圖。
自旋電子記憶體10之構成形成為：於層狀之下部電極1上，依序配設有半導體基板2、配向層3、3層記錄層6a~6c、自旋注入層7、及層狀之上部電極8。
又，3層記錄層6a~6c之各層形成為於第2合金層4上積層有第1合金層5之構造。
再者，該自旋電子記憶體10之構成係一例，亦可於半導體基板2上配設下部電極1，亦可不使用半導體基板2，而於下部電極1上直接配設配向層3。又，自旋注入層7只要相對於記錄層6a~6c，配設於配設有使電子流入至記錄層6a~6c之上部電極8之側即可，該自旋注入 層7亦可與上部電極8調換積層順序而配設於上部電極8上。
其次，以自旋電子記憶體10作為一例，對上述自旋電子記憶體之作用進行說明。
記錄層6a~6c之第1合金層5作為上述拓撲絕緣體而發揮作用，使上述自旋傳導至第2合金層4。第2合金層4藉由鍺原子、鋁原子或矽原子之配置，而包括包含以層之中心而具有上述空間反轉對稱性之構造的上述第1晶相、及上述空間反轉對稱性已破壞之上述第2晶相。本發明者發現：該第2晶相表現出上述Rashba效應及磁性特性，且作為可保持上述自旋之強磁性體而發揮作用。又，可確認：為了優先表現出上述第2晶相，只要施加相對較弱之電壓即可。該電壓之具體之值可藉由預先測定特性而確認。
現在，若施加相對較弱之電壓，使混合相之第2合金層4成為優先表現出上述第2晶相之狀態(設定狀態)，且自外部電源向自旋電子記憶體10施加電壓，則根據該電壓值，藉由自旋注入層7而使已自旋偏極之電子流入至記錄層6a~6c，且可將自旋蓄積於記錄層6a~6c。該自旋係藉由作為上述拓撲絕緣體發揮作用之第1合金層5及上述設定狀態之第2合金層4而保持。
此時，上述自旋向記錄層6a~6c上之蓄積係自最靠近流入電子之電極側之記錄層6a依序開始，若上述自旋於記錄層6a上之蓄積成為飽和狀態，則由其次靠近之記錄層6b進行蓄積，最後由記錄層6c進行蓄積。
使用圖3(a)及圖3(b)對該情況進行說明。再者，圖3(a)係對本發明之一實施形態之自旋電子記憶體之電流電壓特性進行說明之說明圖，圖3(b)係對本發明之一實施形態之自旋電子記憶體之電阻電壓特性進行說明之說明圖。再者，於各圖中，符號A表示未施加磁場之情形時之特性，符號B表示施加有磁場之情形時之特性。
如圖3(a)所示，於符號A之特性中，電流值與電壓值成比例地變大，但於符號B之特性中，電流值相對於電壓值之上升而階段性地下降。即，於藉由電磁鐵，一面使自旋注入層7磁化，一面於記錄層6a~6c之積層方向上施加有磁場之情形時，對應於上述自旋向記錄層6a~6c之階段性之蓄積，電流值階段性地下降。又，如圖3(b)所示，於符號A之特性中，電阻值與電壓值成比例地變大，但於符號B之特性中，相對於電壓值之上升，電阻值之上升變為階段性。即，於藉由電磁鐵施加有磁場之情形時，對應於上述自旋向記錄層6a~6c上之階段性之蓄積，電阻值階段性地增大。
於自旋電子記憶體10中，可利用此種階段性之電流值之下降現象、電阻值之增大等狀態值變化現象，藉由將所要施加之電壓設定為特定之值，而控制上述自旋向記錄層6a~6c之蓄積狀態，記錄並再生多值化之資訊。
再者，於本例中，設定為將上述記錄層設為3層而可記錄並再生4值之資訊的構成，但可藉由增加上述記錄層之層數，而形成以更大之數多值化之記憶體。
又，於自旋電子記憶體10中，藉由施加相對較強之電壓，可使第2合金層4之上述第2晶相相變成上述第1晶相而失去磁性，刪除基於上述自旋之蓄積狀態的記錄層6a~6c之記錄資訊(重設狀態)。該重設狀態可再次藉由施加相對較弱之電壓而恢復至上述設定狀態，自旋電子記憶體10可多次重複地進行資訊之記錄、刪除。再者，形成為上述重設狀態之電壓之具體之值可藉由預先測定特性而確認。
(資訊記錄方法)
本發明之資訊記錄方法係使用有上述自旋電子記憶體之資訊記錄方法，且包含如下步驟，即，將n設為至少1以上之整數，對於積層有n層之上述記錄層，以按n階段之大小而分階段之電壓值，作為使上 述記錄層之每一層均以飽和狀態蓄積自旋所需之電壓值，而施加電壓。
如使用圖3(a)及圖3(b)所說明般，於上述自旋電子記憶體中，以最靠近流入上述自旋之側之上述記錄層起，依序注入上述自旋，若已蓄積之上述自旋成為飽和狀態，則由其次靠近之上述記錄層蓄積上述自旋。
此時，就使各上述記錄層均以飽和狀態蓄積上述自旋之電壓而言，可預先測定電流電壓特性，且可理解為產生階段性之電流值之下降的各階段之電壓值。
因此，將各階段之電壓值作為使上述記錄層之每一層均以飽和狀態蓄積上述自旋所需之電壓值，按與上述記錄層之積層數對應之n階段之大小而分階段，以電壓值而施加電壓，藉此可使上述記錄層選擇性地蓄積上述自旋，記錄與該記錄層數對應之資訊。
再者，於進行上述記錄之前，藉由向上述自旋電子記憶體施加相對較弱之電壓，可設定為能實現上述記錄之設定狀態，又，藉由自已進行上述記錄之狀態向上述自旋電子記憶體施加相對較強之電壓，可設定為上述記錄已被刪除之重設狀態，從而可進行重複之記錄。
(資訊再生方法)
本發明之資訊再生方法係使用有上述自旋電子記憶體之資訊再生方法，且包含如下步驟，即，將n設為至少1以上之整數，測定積層有n層之上述記錄層之電阻值及光反射率中的任一者之狀態值，根據上述狀態值，判定上述記錄層中之記錄有資訊之上述記錄層之層數。
上述自旋電子記憶體可自藉由上述資訊記錄方法而向上述記錄層蓄積上述自旋之狀態再生資訊。
於上述記錄層中記錄有資訊之狀態、即上述自旋之蓄積狀態可藉由上述記錄層之上述電阻值(參照圖3(b))或上述光反射率而判定。 即，可預先使上述記錄中所使用之上述電壓值、與此時之上述記錄層之上述電阻值及上述光反射率對應而進行測定，藉此根據記錄有資訊之狀態下之上述記錄層之上述電阻值及上述光反射率之狀態值，判定與該狀態值對應之上述電壓值，進而判定記錄有上述資訊之上述記錄層之層數，基於該層數而再生資訊。
再者，於讀出上述電阻值作為上述狀態值之情形時，使施加於上述自旋電子記憶體之電壓值充分小，以便於讀出時保持上述記錄層之記錄狀態，藉此，以不會對記錄位準最小之第1階段之上述記錄層(最靠近上述自旋注入層之記錄層)上之上述自旋之蓄積狀態造成影響之狀態，讀出上述電阻值。
[實施例]
首先，於具有潔淨之面之Si基板上，使用濺鍍裝置(ULVAC公司製造，大喇叭波型濺鍍裝置)，進行以Sb與Te為靶材(組成比2：3)之濺鍍，使包含Sb2Te3之結晶合金層且c軸之結晶方位配向於積層方向的配向層以5nm之厚度積層。
其次，將上述配向層作為基底，使用上述濺鍍裝置，進行以Ge與Te為靶材(組成比1：1)之濺鍍，使包含GeTe之結晶合金層且結晶之(111)面配向於與上述配向層之鄰接面的第2合金層以1nm之厚度積層。
其次，於上述第2合金層上，使用上述濺鍍裝置，進行以Sb與Te為靶材(組成比2：3)之濺鍍，使包含Sb2Te3之結晶合金層且c軸之結晶方位配向於積層方向的第1合金層以5nm之厚度積層。
將藉由該等第1合金層與第2合金層之積層構造而形成之層作為記錄層，進而，形成7層該記錄層，從而積層有共計8層記錄層。
再者，作為形成上述配向層、上述第1合金層及上述第2合金層之條件，設定為真空狀態，濺鍍溫度設定為250℃。又，上述配向 層、上述第1合金層及上述第2合金層之結晶構造之分析係藉由如下方式進行，即，對基於模型之第一原理計算結果與X射線繞射結果進行比較，且最終拍攝高解析力透過電子束像而觀察剖面。
其次，於上述記錄層之最上層上，使用上述濺鍍裝置，進行以Te、Ge及Co為靶材(組成比1：1：1)之濺鍍，使包含TeGeCo之結晶合金層之磁性層作為自旋注入層以2nm之厚度而積層。
其次，於上述磁性層上，使用上述濺鍍裝置，進行以Ti與N為靶材(組成比1：1)之濺鍍，以40nm之厚度形成作為上部電極之TiN層。又，於上述Si基板之與積層有上述配向層之面為相反側之面上，與上述上部電極同樣地，以40nm之厚度形成作為下部電極之TiN層。
藉由以上方法，製造實施例之自旋電子記憶體。
將外部電源連接於實施例1之自旋電子記憶體，向上下電極間施加電壓，又，藉由電磁鐵，使上述自旋注入層磁化，並於上述記錄層之積層方向上施加0.4T(特士拉)磁場，一面緩慢地提高電壓值，一面對流動於記憶體之電流進行測定。將該電流電壓特性之測定結果表示於圖4(a)中。再者，於圖中，符號A表示未施加0.4T磁場之情形時之電流電壓特性，符號B表示施加有0.4T磁場之情形時之電流電壓特性。
如圖4(a)所示，可確認：於未施加0.4T磁場之情形時(圖中之符號A)，電流值與電壓值之上升成比例地上升；於施加有0.4T磁場之情形時(圖中之符號B)，電流值相對於電壓值之上升而階段性地上升。
該現象表示：首先，自旋逐漸蓄積於最靠近注入自旋之上述磁性層之上述記錄層之上述第2合金層，若該自旋之蓄積飽和，則接著使自旋蓄積於第2靠近之上述第2合金層，依次地自靠近上述磁性層之側之上述第2合金層起階段性地蓄積上述自旋。即，發現如下現象， 即，每當一層上述第2合金層的自旋蓄積飽和時，電流值便階段性地暫時下降。
又，將此時之電阻電壓特性之測定結果表示於圖4(b)中。再者，與圖4(a)同樣地，符號A表示未施加0.4T磁場之情形時之電流電壓特性，符號B表示施加有0.4T磁場之情形時之電流電壓特性。
可確認：如圖4(b)所示，於未施加0.4T磁場之情形時(圖中之符號A)，電阻值與電壓值之上升成比例地上升；於施加有0.4T磁場之情形時(圖中之符號B)，電阻值相對於電壓值之上升而階段性地上升。
該現象表示：與圖4(a)同樣地，自靠近上述磁性層之側之上述第2合金層起階段性地蓄積上述自旋；從而發現如下現象，即，電阻值對應於階段性地產生之電流值之下降而上升。
從而，藉由將向上述電極間施加之電壓設定為一定值，可控制蓄積自旋之第2合金層之層數，該層數可根據記憶體之電阻值讀出。藉此，可實現與蓄積自旋之第2合金層之層數對應的多值記錄之記憶體，並且可再生所記錄之多值資訊。
藉由上述測定，對於已記錄完多值資訊之實施例1之自旋電子記憶體，暫時以1.0V使100ns之相對較強之電流脈衝流入至上下電極間，使上述第2合金層之磁性消失，藉此重設記錄狀態。
其後，再次以0.3V使500ns之相對較弱之電流脈衝流入，恢復為以上述第2合金層具有磁性特性之方式進行相變之設定狀態。
繼而，將外部電源連接於上述設定狀態之實施例1之自旋電子記憶體，向上下電極間施加0.15V電壓，又，藉由電磁鐵，於上述記錄層之積層方向上施加0.4T(特士拉)磁場，之後停止電壓施加。
自該狀態，使電磁鐵成為關閉狀態，藉此除去該電磁鐵所形成之磁場，再次施加0.02V電壓，測定記憶體之電阻值，此時，與圖 4(b)之測定結果相同，再次測定出以0.15V施加有磁場時所獲得之16kΩ電阻值。
從而，於實施例1之自旋電子記憶體中，可實現藉由重複上述設定狀態、上述重設狀態，可重複記錄再生多值資訊之記憶體。
1‧‧‧下部電極
2‧‧‧半導體基板
3‧‧‧配向層
4‧‧‧第2合金層
5‧‧‧第1合金層
6a‧‧‧記錄層
6b‧‧‧記錄層
6c‧‧‧記錄層
7‧‧‧自旋注入層
8‧‧‧上部電極
10‧‧‧自旋電子記憶體

Claims (10)

  1. 一種自旋電子記憶體，其特徵在於至少包含：一對電極；記錄層，其係使第1合金層與第2合金層積層而形成，且配設於上述電極間，上述第1合金層係以SbTe、Sb2Te3、BiTe、Bi2Te3、BiSe及Bi2Se3中的任一種為主成分而形成，厚度為2nm以上、10nm以下，上述第2合金層係以下述通式(1)所表示之合金為主成分而形成；及自旋注入層，其包含磁性材料，於上述磁性材料已磁化之狀態下，將自旋注入至上述記錄層；[化1]M 1-x Te x (1)其中，於上述式(1)中，M表示Ge、Al及Si中的任一種原子，x表示0.5以上且未達1之數值。
  2. 如請求項1之自旋電子記憶體，其中記錄層係至少積層2層以上而配設。
  3. 如請求項1至2中任一項之自旋電子記憶體，其中第1合金層具有六方晶之結晶構造，並且第2合金層具有立方晶之結晶構造，上述第1合金層之c軸配向於積層方向，上述第2合金層之(111)面配向於與上述第1合金層之鄰接面。
  4. 如請求項1至2中任一項之自旋電子記憶體，其中第2合金層係以GeTe為主成分而形成。
  5. 如請求項1至2中任一項之自旋電子記憶體，其中第2合金層之厚度超過0且為4nm以下。
  6. 如請求項1至2中任一項之自旋電子記憶體，其包含作為第2合金層之基底而配設、且使積層於其上之上述第2合金層之積層面配向於(111)面的配向層。
  7. 如請求項6之自旋電子記憶體，其中配向層與第1合金層具有相同之組成，且具有相同之結晶構造。
  8. 如請求項1至2中任一項之自旋電子記憶體，其包含形成相對於自旋注入層之面成垂直方向之磁場、且經由上述自旋注入層將自旋注入至記錄層的磁性部。
  9. 一種資訊記錄方法，其特徵在於：其係使用有如請求項1至8中任一項之自旋電子記憶體者，且包含如下步驟：將n設為至少1以上之整數，對於積層有n層之記錄層，以按n階段之大小而分階段之電壓值，作為使上述記錄層之每一層均以飽和狀態蓄積自旋所需之電壓值，而施加電壓。
  10. 一種資訊再生方法，其特徵在於：其係使用有如請求項1至8中任一項之自旋電子記憶體者，且包含如下步驟：將n設為至少1以上之整數，測定積層有n層之記錄層之電阻值及光反射率中的任一者之狀態值，根據上述狀態值，判定上述記錄層中之記錄有資訊之上述記錄層之層數。
TW103138101A 2013-11-15 2014-11-03 Spin Electronic Memory, Information Recording Method and Information Regeneration Method TWI598875B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013236847 2013-11-15

Publications (2)

Publication Number Publication Date
TW201523604A true TW201523604A (zh) 2015-06-16
TWI598875B TWI598875B (zh) 2017-09-11

Family

ID=53057172

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103138101A TWI598875B (zh) 2013-11-15 2014-11-03 Spin Electronic Memory, Information Recording Method and Information Regeneration Method

Country Status (5)

Country Link
US (1) US9984745B2 (zh)
JP (1) JP6124320B2 (zh)
KR (1) KR101894828B1 (zh)
TW (1) TWI598875B (zh)
WO (1) WO2015072228A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106960904A (zh) * 2016-01-09 2017-07-18 清华大学 全相变自旋非易失存储单元
US11176979B2 (en) 2019-02-28 2021-11-16 Regents Of The University Of Minnesota Computational random access memory (CRAM) based on spin-orbit torque devices

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104362298B (zh) 2014-12-03 2018-11-06 京东方科技集团股份有限公司 一种电极片及其制备方法、储能装置
CN104392931B (zh) * 2014-12-03 2018-06-22 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
JP6679095B2 (ja) * 2015-08-14 2020-04-15 国立研究開発法人理化学研究所 電子デバイス、トポロジカル絶縁体、トポロジカル絶縁体の製造方法およびメモリ装置
DE102017122053A1 (de) * 2017-09-22 2019-03-28 Infineon Technologies Ag Magnetisches Phasenwechselmaterial zur Wärmeabfuhr
US10405465B2 (en) * 2017-11-16 2019-09-03 The Boeing Company Topological insulator thermal management systems
JP6487579B1 (ja) * 2018-01-09 2019-03-20 浜松ホトニクス株式会社 膜厚計測装置、膜厚計測方法、膜厚計測プログラム、及び膜厚計測プログラムを記録する記録媒体
WO2019225160A1 (ja) * 2018-05-23 2019-11-28 国立研究開発法人産業技術総合研究所 スピン蓄積装置
CN112292758B (zh) 2018-07-10 2024-07-12 国立研究开发法人产业技术综合研究所 积层构造体及积层构造体的制造方法以及半导体装置
CN111811701B (zh) * 2020-07-20 2021-10-29 中国科学院重庆绿色智能技术研究院 一种多级微结构栅薄膜晶体管柔性压力传感器及其制备方法
WO2023012930A1 (ja) * 2021-08-04 2023-02-09 国立大学法人東北大学 相変化材料および相変化型メモリ素子

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4952985B2 (ja) * 2006-08-10 2012-06-13 独立行政法人科学技術振興機構 磁気抵抗効果素子及び不揮発性ランダムアクセス磁気メモリ
JP4621897B2 (ja) 2007-08-31 2011-01-26 独立行政法人産業技術総合研究所 固体メモリ
JP4635236B2 (ja) 2008-10-30 2011-02-23 独立行政法人産業技術総合研究所 固体メモリの製造方法
JP5379675B2 (ja) * 2009-12-28 2013-12-25 株式会社日立製作所 磁気メモリセル及び磁気メモリ
JP2013051245A (ja) * 2011-08-30 2013-03-14 Elpida Memory Inc 結晶性化合物及びこれを用いた可変抵抗素子並びに電子デバイス
WO2013125101A1 (ja) * 2012-02-21 2013-08-29 独立行政法人産業技術総合研究所 スピン電子メモリ及びスピン電子回路
JP2014049497A (ja) * 2012-08-29 2014-03-17 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
EP2741295B1 (en) * 2012-12-04 2016-03-02 Imec Spin transfer torque magnetic memory device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106960904A (zh) * 2016-01-09 2017-07-18 清华大学 全相变自旋非易失存储单元
CN106960904B (zh) * 2016-01-09 2019-05-31 清华大学 全相变自旋非易失存储单元
US11176979B2 (en) 2019-02-28 2021-11-16 Regents Of The University Of Minnesota Computational random access memory (CRAM) based on spin-orbit torque devices

Also Published As

Publication number Publication date
US9984745B2 (en) 2018-05-29
KR20160086402A (ko) 2016-07-19
KR101894828B1 (ko) 2018-09-04
US20160284394A1 (en) 2016-09-29
JPWO2015072228A1 (ja) 2017-03-16
JP6124320B2 (ja) 2017-05-10
WO2015072228A1 (ja) 2015-05-21
TWI598875B (zh) 2017-09-11

Similar Documents

Publication Publication Date Title
TWI598875B (zh) Spin Electronic Memory, Information Recording Method and Information Regeneration Method
Zhang et al. Recent progress and challenges in magnetic tunnel junctions with 2D materials for spintronic applications
JP6238495B2 (ja) 結晶配向層積層構造体、電子メモリ及び結晶配向層積層構造体の製造方法
US10749105B2 (en) Monocrystalline magneto resistance element, method for producing the same and method for using same
KR102545571B1 (ko) 자성체와 BiSb의 적층 구조의 제조 방법, 자기 저항 메모리, 순 스핀 주입원
TWI557880B (zh) Spin electronic memory and spin electronic circuits
Tominaga et al. Giant multiferroic effects in topological GeTe-Sb2Te3 superlattices
EP2434556B1 (en) Ferromagnetic tunnel junction structure and magnetoresistive element using same
EP3761384B1 (en) Stabilization method for spin elements and production method for spin elements
KR20220029381A (ko) 쌍극자 결합 스핀 궤도 토크 구조
Yakushiji et al. Spin-dependent tunneling and Coulomb blockade in ferromagnetic nanoparticles
JP6466564B2 (ja) マルチフェロイック素子の初期化方法
JP2013051245A (ja) 結晶性化合物及びこれを用いた可変抵抗素子並びに電子デバイス
Nallan et al. Achieving uniaxial in-plane magnetocrystalline anisotropy to enable scalable SOT-MRAM devices
Zhang et al. Ferroelectric control of half-metallicity in A-type antiferromagnetic GdI2 bilayer coupled with ferroelectric In2Se3
JP6986729B2 (ja) 単結晶磁気抵抗素子、及びこれを用いたデバイス
Chen Magnetism and Spin Transport at the Interface of Ferroelectric and Ferromagnetic Materials
Ionescu et al. Study of the spin valves based on materials with high magnetocrystalline anisotropy used in spintronics
CN117769902A (zh) 通过使用播种自旋轨道扭矩切换磁性材料中的磁矩的方法
de Groot Half-metallic magnetism

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees