KR20160070510A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치는 기판, 터널 절연막 및 게이트 패턴을 포함한다. 터널 절연막은 기판 상에 적층되며, 제1 실리콘 산화막, 제2 실리콘 산화막, 및 제1 및 제2 실리콘 산화막들 사이에 배치되며 제1 및 제2 실리콘 산화막들보다 얇은 두께를 갖는 실리콘 막을 포함한다. 게이트 패턴은 터널 절연막 상에 배치된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THEREOF}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 비휘발성 메모리 특성을 갖는 반도체 장치 및 이의 제조 방법에 관한 것이다.
비휘발성 특성을 갖는 반도체 장치의 예로서 플로팅 게이트(floating gate) 타입의 플래시(flash) 메모리 장치 및 전하 트랩 타입의 플래시 메모리 장치를 들 수 있다. 상기 플래시 메모리 장치의 경우 채널 및 게이트 사이에 터널 절연막이 배치되어 전하의 이동을 조절할 수 있다. 신뢰성 있는 반도체 장치의 동작을 위해, 상기 터널 절연막에서의 동작 안정성, 내구성이 요구된다.
본 발명의 일 과제는 동작 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 일 과제는 동작 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판, 터널 절연막 및 게이트 패턴을 포함한다. 상기 터널 절연막은 상기 기판 상에 적층되며, 제1 실리콘 산화막, 제2 실리콘 산화막, 및 상기 제1 및 제2 실리콘 산화막들 사이에 배치되며 상기 제1 실리콘 산화막 및 제2 실리콘 산화막보다 얇은 두께를 갖는 실리콘 막을 포함한다. 상기 게이트 패턴은 상기 터널 절연막 상에 배치된다.
예시적인 실시예들에 있어서, 상기 터널 절연막은 상기 제1 실리콘 산화막 및 상기 실리콘 막 사이, 및 상기 실리콘 막 및 상기 제2 실리콘 산화막 사이 중 적어도 하나에 배치되는 실리콘 산질화막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 산질화막은 상기 실리콘 막 보다 얇은 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 패턴은 상기 터널 절연막 상에 순차적으로 적층되는 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 플로팅 게이트는 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 유전막 패턴은 산화막-질화막-산화막 적층 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 패턴은 상기 터널 절연막 상에 순차적으로 적층되는 전하 트랩막 패턴, 블로킹막 패턴 및 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전하 트랩막 패턴 및 상기 블로킹막 패턴은 각각 질화물 및 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연막 상에 복수의 상기 게이트 패턴들이 배치될 수 있다. 인접하는 상기 게이트 패턴들 사이의 상기 터널 절연막 부분의 두께는 상기 게이트 패턴 아래의 상기 터널 절연막 부분 보다 작을 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판, 상기 기판 상에 교대로 반복적으로 적층되는 층간 절연막들 및 게이트 라인들, 상기 층간 절연막들 및 상기 게이트 라인들을 수직 방향으로 관통하는 복수의 채널 홀들, 상기 채널 홀 측벽 상에 형성된 전하 트랩막, 상기 전하 트랩막 상에 적층된 터널 절연막, 및 상기 터널 절연막 상에 형성되며 상기 채널 홀을 채우는 채널을 포함한다. 상기 터널 절연막은 제1 실리콘 산화막, 제2 실리콘 산화막, 및 상기 제1 및 제2 실리콘 산화막들 사이에 배치되며 상기 제1 및 제2 실리콘 산화막보다 얇은 두께를 갖는 실리콘 막을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 실리콘 산화막은 상기 제2 실리콘 산화막보다 큰 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연막은 상기 실리콘 막 및 상기 제2 실리콘 산화막 사이에 형성된 실리콘 산질화막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 산질화막은 상기 실리콘 막 보다 얇은 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 채널 홀의 측벽 및 상기 전하 트랩막 사이에 배치되며, 산화물을 포함하는 블로킹 막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 각 층의 상기 게이트 라인의 내측벽, 상면 및 저면 상에 형성된 블로킹 막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 채널 홀들 내부에 복수의 상기 채널들이 각각 배치되며, 상기 채널들은 각각 상기 기판 상면으로부터 돌출되어 서로 물리적으로 분리될 수 있다.
예시적인 실시예들에 있어서, 상기 전하 트랩막 및 상기 터널 절연막은 상기 채널들의 각각을 둘러싸는 스트로우(straw) 형상을 가질 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 제1 실리콘 산화막을 형성한다. 상기 제1 실리콘 산화막 상에 제1 실리콘 전구체 및 제1 수소 플로우를 공급하여 상기 제1 실리콘 산화막으로부터 실리콘 막을 성장시킨다. 상기 실리콘 막 상에 제2 실리콘 전구체, 산소 플로우 및 제2 수소 플로우를 공급하여 제2 실리콘 산화막을 형성한다. 상기 제2 실리콘 산화막 상에 게이트 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 실리콘 전구체 및 상기 제2 실리콘 전구체는 클로로 실란(chloro silane) 계열 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 패턴을 형성함에 있어서, 상기 제2 실리콘 산화막 상에 플로팅 게이트 막, 유전막 및 컨트롤 게이트 막을 순차적으로 형성할 수 있다. 상기 컨트롤 게이트 막, 상기 유전막 및 상기 플로팅 게이트 막을 부분적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연막 상에 복수의 상기 게이트 패턴들이 형성될 수 있다. 인접하는 상기 게이트 패턴들 사이의 상기 터널 절연막 부분을 부분적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 수소 플로우를 공급하기 전에 질소 함유 플로우를 공급할 수 있다. 상기 제1 실리콘 산화막 및 상기 실리콘 막 사이에 실리콘 산질화막이 더 형성될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하여 몰드 구조물을 형성한다. 상기 몰드 구조물을 수직 방향으로 관통하는 복수의 채널 홀들을 형성한다. 상기 채널 홀의 측벽 상에 전하 트랩막을 형성한다. 상기 전하 트랩막 상에 제1 실리콘 산화막을 형성한다. 상기 제1 실리콘 산화막 상에 제1 실리콘 전구체 및 제1 수소 플로우를 공급하여 상기 제1 실리콘 산화막으로부터 실리콘 막을 성장시킨다. 상기 실리콘 막 상에 제2 실리콘 전구체, 산소 플로우 및 제2 수소 플로우를 공급하여 제2 실리콘 산화막을 형성한다. 상기 제2 실리콘 산화막 상에 상기 채널 홀을 채우는 채널을 형성한다. 상기 희생막들을 게이트 라인들로 치환한다.
예시적인 실시예들에 있어서, 상기 제1 실리콘 전구체 및 상기 제2 실리콘 전구체는 헥사클로로디실란(HCD)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 실리콘 전구체의 공급 시간은 상기 산소 플로우 및 상기 제2 수소 플로우의 공급 시간보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 실리콘 전구체의 공급 시간은 상기 산소 플로우 및 상기 제2 수소 플로우의 공급 시간의 2배 이상일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 실리콘 산화막, 상기 실리콘 막 및 상기 제2 실리콘 산화막은 원자층 증착(ALD) 공정을 통해 인-시투로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 산소 플로우 및 상기 제2 수소 플로우를 공급하기 전에 질소 함유 플로우를 공급할 수 있다. 상기 실리콘 막 및 상기 제2 실리콘 산화막 사이에 실리콘 산질화막이 더 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 질소 함유 플로우의 공급 시간은 상기 산소 플로우 및 상기 제2 수소 플로우의 공급 시간보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 실리콘 산화막, 상기 실리콘 막 및 상기 제1 실리콘 산화막은 함께 터널 절연막으로 제공될 수 있다. 상기 채널을 형성하기 전에 상기 채널 홀의 저면 상에 형성된 상기 전하 트랩막 또는 상기 터널 절연막 부분을 제거할 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 평면형 또는 수직형 구조를 갖는 비휘발성 메모리 장치의 터널 절연막으로서 산화막-실리콘막-산화막이 적층된 OSO 구조를 채용할 수 있다. 상기 실리콘 막은 산화막들보다 얇은 두께로 형성될 수 있으며, 작은 밴드갭 및 전하 트랩 특성을 보유할 수 있다. 따라서, 상기 비휘발성 메모리 장치의 소거 전압 및 전하 손실을 감소시킬 수 있으며, 상기 비휘발성 메모리 장치의 동작 신뢰성 및 내구성을 향상시킬 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 5 내지 도 10은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11 및 도 12는 일부 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 19 및 도 20은 일부 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 22 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 38은 일부 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 39는 일부 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 40 및 도 41은 제2 실리콘 산화막 형성을 위한 증착 소스 프로파일을 나타내는 개략적인 그래프이다.
도 42 및 도 43은 실리콘 산질화막 및 제2 실리콘 산화막 형성을 위한 증착 소스 프로파일을 나타내는 개략적인 그래프이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 1 및 도 2에서 기판 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 상기 제2 방향은 서로 수직하게 교차할 수 있다. 상기 제1 및 제2 방향의 정의는 도 3 내지 도 20에 대해서도 동일하게 적용된다.
도 1을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 터널 절연막 패턴(125), 및 터널 절연막 패턴(125) 상에 배치되는 게이트 패턴(170)을 포함할 수 있다. 터널 절연막 패턴(125) 및 게이트 패턴(170)에 의해 게이트 구조물이 정의될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 방향을 따라 복수의 상기 게이트 구조물들이 배치될 수 있다. 또한, 상기 게이트 구조물 각각은 상기 제2 방향으로 연장될 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수도 있다.
기판(100)은 각각 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성된 소자 분리막들(도시되지 않음)에 의해 액티브 영역과 필드 영역으로 구분될 수 있다. 도 1 내지 도 20은 상기 액티브 영역 상에 형성되는 소자 및/또는 구조물의 단면도들이다.
또한, 기판(100)은 메모리 셀들이 형성되는 셀 영역 및 주변 회로들이 형성되는 주변 회로 영역으로 구분될 수 있다. 예를 들면, 도 1 내지 4에서 4개의 폭이 상대적으로 좁은 상기 게이트 구조물들이 형성된 기판(100)의 중앙부는 상기 셀 영역에 해당할 수 있다. 한편, 폭이 상대적으로 넓은 상기 게이트 구조물이 형성된 기판(100)의 양 외곽부는 상기 주변 회로 영역에 해당할 수 있다.
도 1 내지 도 4에서는, 예시적으로 상기 셀 영역에 4개의 상기 게이트 구조물들 또는 메모리 셀이 형성되는 것으로 도시되었다. 그러나, 상기 셀 영역에 예를 들면, 8개, 16개 등과 같은 2n 개(n은 양의 정수)의 게이트 구조물들이 형성될 수 있다.
터널 절연막 패턴(125)은 기판(100) 상면으로부터 순차적으로 적층된 제1 실리콘 산화막 패턴(112), 실리콘막 패턴(114) 및 제2 실리콘 산화막 패턴(116)을 포함할 수 있다. 이에 따라, 터널 절연막 패턴(125)은 산화막-실리콘막-산화막(Oxide-Silicon-Oxide)을 포함하는 OSO 적층 구조를 가질 수 있다.
예시적인 실시예들에 따르면, 실리콘막 패턴(114)은 제1 및 제2 실리콘 산화막 패턴들(112, 116) 보다 얇은 두께를 가질 수 있다. 일부 실시예들에 있어서, 제2 실리콘 산화막 패턴(116)은 제1 실리콘 산화막 패턴(164) 보다 두꺼운 두께를 가질 수 있다.
게이트 패턴(170)은 터널 절연막 패턴(125) 상에 순차적으로 적층된 플로팅 게이트(135), 유전막 패턴(145), 컨트롤 게이트(155) 및 게이트 마스크(165)를 포함할 수 있다. 이에 따라, 상기 반도체 장치는 비휘발성 특성을 갖는 플로팅 게이트 타입의 플래시 메모리 장치로 제공될 수 있다.
플로팅 게이트(135)는 예를 들면, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 플로팅 게이트(135) 내부에 예를 들면, 로직 상태를 결정하는 전하가 저장될 수 있다.
유전막 패턴(145)은 산화막 및/또는 질화막의 단일 구조 혹은 다층 구조를 가질 수 있다. 예를 들면, 산화막-질화막-산화막을 포함하는 ONO 적층 구조를 가질 수 있다. 일부 실시예들에 있어서, 유전막 패턴(145)은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 티타늄 산화물 등과 같은 고유전율(high K)의 금속 산화물을 포함할 수도 있다.
컨트롤 게이트(155)는 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등의 도전 물질을 포함할 수 있다. 일부 실시예들에 있어서, 컨트롤 게이트(155)는 하부에 도핑된 폴리실리콘을 포함하며, 상부에 금속 실리사이드를 포함할 수 있다. 컨트롤 게이트(155)는 예를 들면, 상기 반도체 장치의 워드 라인으로 제공될 수 있다.
게이트 마스크(165)는 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 1 내지 도 4에서 상기 게이트 구조물들은 상기 셀 영역 및 상기 주변 회로 영역에서 동일한 적층 구조를 갖는 것으로 도시되었으나, 상기 주변 회로 영역에 형성되는 게이트 구조물들은 컨트롤 게이트(155) 및 플로팅 게이트(135)가 적어도 부분적으로 접촉되거나 전기적으로 연결된 구조를 가질 수도 있다.
상기 게이트 구조물의 측벽 상에는 게이트 스페이서(175)가 형성될 수 있다. 게이트 스페이서(175)는 예를 들면, 실리콘 질화물을 포함할 수 있다.
상기 게이트 구조물들과 인접한 기판(100) 상부에는 제1 불순물 영역(103) 및 제2 불순물 영역(105)이 형성될 수 있다. 예를 들면, 제1 및 제2 불순물 영역들(103, 105)은 상기 셀 영역 및 상기 주변 회로 영역 사이의 기판(100) 상부에 형성될 수 있다.
제1 층간 절연막(180)은 기판(100) 상에 형성되어 상기 게이트 구조물들을 커버할 수 있다. 제1 플러그(185)는 제1 층간 절연막(180)을 관통하여 제1 불순물 영역(103)과 접촉하거나 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 제1 플러그(185)는 공통 소스 라인(Common Source Line: CSL) 또는 CSL 콘택으로 제공될 수 있다.
제2 층간 절연막(190)은 제1 층간 절연막(190) 상에 형성되어 제1 플러그(185)를 커버할 수 있다. 제2 플러그(193)는 제2 및 제1 층간 절연막들(190, 180)을 관통하여 제2 불순물 영역(105)과 접촉하거나 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 제2 플러그(193)는 비트 라인 콘택으로 제공될 수 있다.
제1 및 제2 층간 절연막들(180, 190)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 비테오스(Boro TetraEthyl OrthoSilicate: BTEOS), 피테오스(Phosphorous TetraEthyl OrthoSilicate: PTEOS), 비피테오스(Boro Phospho TetraEthyl OrthoSilicate: BPTEOS), 비에스지(Boro Silicate Glass: BSG), 피에스지(Phospho Silicate Glass: PSG), 비피에스지(Boro Phospho Silicate Glass: BPSG) 등과 같은 실리콘 산화물 계열의 물질을 포함할 수 있다.
제1 및 제2 플러그들(185, 193)은 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다. 제1 및 제2 플러그들(185, 193)은 게이트 스페이서(175)에 의해 자기 정렬될 수 있다.
예를 들면, 제2 층간 절연막(190) 상에는 제2 플러그(193)와 전기적으로 연결되는 비트 라인(195)이 배치될 수 있다. 비트 라인(195)은 예를 들면, 상기 제2 방향으로 연장될 수 있다. 비트 라인(195)은 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
도 1에서는 상기 반도체 장치가 플로팅 게이트 타입 플래시 메모리 장치 구조를 갖는 것으로 도시되었으나, 상기 반도체 장치는 전하 트랩 타입의 플래시 메모리 장치로 제공될 수도 있다. 이 경우, 게이트 패턴(170)에 포함된 플로팅 게이트(135), 유전막 패턴(145) 및 컨트롤 게이트(155)는 각각 전하 트랩막 패턴, 블로킹막 패턴 및 게이트 전극으로 치환될 수 있다.
상기 전하 트랩막 패턴은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 블로킹막 패턴은 실리콘 산화물, 혹은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율의 금속 산화물을 포함할 수 있다. 상기 게이트 전극은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드와 같은 도전 물질을 포함할 수 있다.
이하에서는, 게이트 패턴(170)이 플로팅 게이트(135), 유전막 패턴(145) 및 컨트롤 게이트(155)를 포함하는 것으로 설명하도록 한다.
상술한 바와 같이, 예를 들면, 플로팅 게이트 타입 또는 전하 트랩 타입의 메모리 장치에 포함되는 터널 절연막 패턴(125)은 OSO 적층 구조를 가질 수 있다. 이에 따라, 터널 절연막 패턴(125)의 중간막을 원자가 밴드 오프셋(valence band offset) 또는 밴드갭이 낮은 실리콘막으로 설계할 수 있다. 그러므로, 예를 들면 정공 주입에 의한 플로팅 게이트 혹은 전하 트랩막 패턴에 저장된 전자의 소거(erase) 동작에 필요한 소거 전압의 크기를 대폭 낮출 수 있다.
한편, 비교예에 있어서, 상기 소거 전압의 크기를 낮추기 위해 터널 절연막 패턴(125)으로서 산화막-질화막(산질화막)-산화막의 ONO구조를 채용하는 것을 고려할 수 있다. 이 경우, 질화막(또는 산질화막)에 포함된 질소 함량을 높임으로써 밴드 갭 및 상기 소거 전압을 낮출 수 있다. 그러나, 상기 질화막은 그 자체로 전하 트랩 성질을 보유하므로 상기 플로팅 게이트 또는 전하 트랩막 패턴으로 저장되어야할 전하가 소실될 수 있다. 또한, 상기 질화막에 전하가 트랩됨에 따라 상기 밴드 갭 및 상기 소거 전압의 크기가 증가될 수 있다.
그러나, 예시적인 실시예들에 따르면 질화막 또는 산질화막 대신 전하 트랩 특성이 낮은 실리콘막을 터널 절연막의 중간막으로 사용할 수 있다. 따라서, 전하 소실 문제를 야기하지 않으면서 안정적으로 밴드갭을 낮출 수 있다. 그러므로, 작은 크기의 소거 전압만으로 신뢰성 있는 게이트 구조물에서의 소거 동작이 가능할 수 있다.
추가적으로, 예시적인 실시예들에 따르면 실리콘막 패턴(114)의 두께가 제1 및 제2 실리콘 산화막 패턴들(112, 116) 각각의 두께보다 얇을 수 있다. 따라서, 제한된 터널 절연막 패턴(125)의 두께 내에서, 전하 트랩 특성이 가장 낮거나 실질적으로 전하 트랩-프리(free)한 실리콘 산화막 패턴(112, 116)의 두께를 높이면서 박막의 실리콘막 패턴(114)으로 밴드갭을 적절히 조절할 수 있다.
도 2를 참조하면, 터널 절연막 패턴(225)은 도 1에 도시된 터널 절연막 패턴(125)에서 실리콘 산질화막 패턴을 더 포함할 수도 있다. 예시적인 실시예들에 따르면, 터널 절연막 패턴(225)은 기판(100) 상면으로부터 순차적으로 적층된 제1 실리콘 산화막 패턴(212), 실리콘 산질화막 패턴(214), 실리콘막 패턴(216) 및 제2 실리콘 산화막 패턴(218)을 포함할 수 있다.
이 경우, 게이트 스페이서(176)는 게이트 패턴(170) 및 실리콘 산질화막 패턴(214)을 추가로 포함하는 터널 절연막 패턴(225)의 측벽들 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 실리콘 산질화막 패턴(214)의 두께는 실리콘막 패턴(216)의 두께보다 작을 수 있다. 일부 실시예들에 있어서, 실리콘 산질화막 패턴(214)의 두께는 제1 실리콘 산화막 패턴(212), 실리콘막 패턴(216) 및 제2 실리콘 산화막 패턴(218) 각각의 두께보다 작을 수 있다.
따라서, 실리콘 산질화막 패턴(214)에 의해 야기될 수 있는 전하 트랩 현상을 최소화하면서, 질소 성분 추가를 통해 밴드 갭 또는 소거 전압을 더욱 감소시킬 수 있다.
한편, 도 2에서는 실리콘 산질화막 패턴(214)이 제1 실리콘 산화막 패턴(212) 및 실리콘막 패턴(216) 사이에 배치되는 것으로 도시되었으나, 제2 실리콘 산화막 패턴(212) 및 실리콘막 패턴(216) 사이에 배치될 수도 있다. 일부 실시예들에 있어서, 제1 실리콘 산화막 패턴(212) 및 실리콘막 패턴(216) 사이, 및 제2 실리콘 산화막 패턴(212) 및 실리콘막 패턴(216) 사이 중 적어도 하나에 실리콘 산질화막 패턴이 배치될 수 있다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 3 및 도 4에 도시된 반도체 장치는 터널 절연막 패턴의 구조를 제외하고는 도 1 및 도 2에 도시된 반도체 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 터널 절연막 패턴(122)은 셀 영역에 배치된 복수의 게이트 패턴들(170)의 아래에서 완전히 분리되지 않고 연속적으로 연장되는 형상을 가질 수 있다.
예를 들면, 메모리 셀로 제공되는 게이트 구조물에 포함된 게이트 패턴들(170) 사이의 터널 절연막 패턴(122) 부분의 두께는 게이트 패턴(170) 아래의 터널 절연막 패턴(122) 부분의 두께보다 작을 수 있다.
일부 실시예들에 있어서, 제2 실리콘 막 패턴(116) 및 실리콘막 패턴(114)은 도 1을 참조로 설명한 바와 같이 게이트 패턴(170)과 실질적으로 동일하게 각 셀별로 패터닝될 수 있다. 그러나, 제1 실리콘 산화막(111)은 각 셀 별로 분리되지 않고, 상기 셀 영역 상에서 복수의 게이트 패턴들(170)에 대해 공통으로 제공될 수 있다.
이 경우, 게이트 스페이서(177)는 게이트 패턴(170), 제2 실리콘 산화막 패턴(116) 및 실리콘막 패턴(114)의 측벽들 상에 형성되며, 제1 실리콘 산화막(111)의 상면 상에 형성될 수 있다.
제1 플러그(185) 및 제2 플러그(193)는 층간 절연막(180, 190) 및 제1 실리콘 산화막(111)을 관통하여 각각 제1 불순물 영역(103) 및 제2 불순물 영역(105)과 접촉하거나 전기적으로 연결될 수 있다.
상술한 바와 같이, 예를 들면 제2 실리콘 산화막 패턴(116) 및 실리콘막 패턴(114)은 셀 영역의 게이트 패턴(170)과 동일하게 패터닝되어 각 셀 별 동작 특성을 확보하고, 제1 실리콘 산화막(111)은 상기 셀 영역에 공통으로 제공할 수 있다. 이에 따라, 게이트 구조물 형성을 위한 식각량을 감소시킬 수 있고, 채널로 제공되는 기판(100)의 손상을 방지할 수 있다.
도 4를 참조하면, 도 2를 참조로 설명한 바와 같이, 터널 절연막 패턴(222)은 실리콘 산질화막 패턴(214)을 더 포함할 수 있다. 예를 들면, 실리콘 산질화막 패턴(214)은 제1 실리콘 산화막(211) 및 실리콘막 패턴(216) 사이에 배치될 수 있다.
일부 실시예들에 있어서, 실리콘 산질화막 패턴(214)은 제2 실리콘 산화막 패턴(218) 및 실리콘막 패턴(216)과 함께 각 셀 별로 패터닝되어 분리될 수 있다. 제1 실리콘 산화막(211)은 셀 영역에서 복수의 셀들에 공통으로 제공되며 연속적으로 연장될 수 있다.
일부 실시예들에 있어서, 상기 실리콘 산질화막 패턴은 제2 실리콘 산화막 패턴(218) 및 실리콘막 패턴(216) 사이에 배치될 수도 있다.
게이트 스페이서(178)는 게이트 패턴(170), 제2 실리콘 산화막 패턴(218), 실리콘막 패턴(216) 및 실리콘 산질화막 패턴(214)의 측벽들 상에 형성되며, 제1 실리콘 산화막(211)의 상면 상에 형성될 수 있다.
도 5 내지 도 10은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 5 내지 도 10은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(100) 상에 순차적으로 적층된 제1 실리콘 산화막(111), 실리콘 막(113) 및 제2 실리콘 산화막(115)을 포함하는 터널 절연막(120)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 실리콘 산화막(111), 실리콘 막(113) 및 제2 실리콘 산화막(115)은 동일한 증착 공정 챔버 내에서 인-시투(In-situ)로 형성될 수 있다. 일부 실시예들에 있어서, 제1 실리콘 산화막(111), 실리콘 막(113) 및 제2 실리콘 산화막(115)은 원자층 증착 공정(Atomic Layer Deposition: ALD)을 통해 형성될 수 있다.
예를 들면, 기판(100) 상에 ALD 공정을 통해 실리콘 전구체 및 산소 소스를 이용하여 실리콘 산화물을 포함하는 제1 실리콘 산화막(111)을 형성할 수 있다.
이후, 제1 실리콘 산화막(111) 상에 제1 실리콘 전구체 및 제1 수소 플로우를 공급하여 제1 실리콘 산화막(111)으로부터 실리콘 막(113)을 성장시킬 수 있다.
일부 실시예들에 있어서, 상기 제1 실리콘 전구체로서 클로로 실란(chloro silane) 계열 물질을 사용할 수 있다. 예를 들면, 상기 제1 실리콘 전구체로서 헥사클로로디실란(hexachlorodisilane(HCD): Si2Cl6), 트리클로로실란(trichlorosilane: SiCl3H), 트리메틸클로로실란(trimethylchlorosilane: Si(CH3)3Cl), 디메틸디클로로실란(Si(CH3)2Cl2) 등을 사용할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일 실시예에 있어서, 균일한 막질 및 두께의 실리콘 막(113)을 형성하기 위해 상기 제1 실리콘 전구체로서 HCD를 단독으로 사용할 수 있다.
제1 실리콘 산화막(111)은 상기 제1 실리콘 전구체가 흡착되어 고정되는 흡착 사이트(site)를 제공할 수 있다. 따라서, 제1 실리콘 산화막(111)은 실질적으로 실리콘 막(113)을 형성을 위한 씨드막(seed layer)으로 제공될 수 있다.
예를 들면, 제1 실리콘 산화막(111)의 댕글링 본드(dangling bond)가 상기 제1 실리콘 전구체 흡착을 위한 상기 흡착 사이트로 제공될 수 있다. 이에 따라, 공정 챔버 내에 HCD를 공급하는 경우, 제1 실리콘 산화막(111) 상에 HCD가 화학 흡착되어 실질적으로 원자층 수준의 박막 형태의 예비 실리콘막이 형성될 수 있다.
상기 공정 챔버의 온도를 예를 들면, 500 oC 내지 700 oC 범위로 상승시킴으로써 HCD 내의 실리콘(Si) 원자들 사이의 결합이 분리될 수 있다. 이후, 상기 제1 수소 플로우가 상기 공정 챔버 내에 도입됨에 따라 Si-Cl 결합이 분리될 수 있다. 이에 따라, 박막 원자층 형태의 실리콘 막(113)이 제1 실리콘 산화막(111) 상에 형성될 수 있다.
상기 제1 실리콘 전구체 및/또는 상기 제1 수소 플로우의 유량을 조절하여 실리콘 막(113)의 성장 속도 및 두께를 조절할 수 있다. 예시적인 실시예들에 따르면, 실리콘 막(113)은 제1 실리콘 산화막(111)보다 얇은 두께로 형성될 수 있다.
이어서, 실리콘 막(113) 상에 제2 실리콘 전구체, 산소 플로우 및 제2 수소 플로우를 도입하여 제2 실리콘 산화막(115)을 형성할 수 있다. 예를 들면, 상기 제2 실리콘 전구체로서 상기 제1 실리콘 전구체와 실질적으로 동일하거나 유사한 클로로 실란 계열 물질을 사용할 수 있다.
예시적인 실시예들에 따르면, 실리콘 막(113)의 산화를 최소화하는 공정 조건으로 제2 실리콘 산화막(115)을 형성할 수 있다.
예를 들면, 실리콘 막(113)의 산화를 방지하기 위해 상기 제2 실리콘 전구체의 공급 시간을 상기 산소 플로우 및 상기 제2 수소 플로우의 공급 시간보다 크게 조절할 수 있다. 일부 실시예들에 있어서, 상기 제2 실리콘 전구체의 공급 시간은 산소 플로우 및 상기 제2 수소 플로우의 공급 시간의 약 2배 이상일 수 있다.
일부 실시예들에 있어서, 상기 제2 실리콘 전구체의 공급 시간 및 유량을 조절하여 제2 실리콘 산화막(115)을 실리콘 막(113) 및 제1 실리콘 산화막(111) 보다 두껍게 형성할 수 있다.
상술한 공정들에 의해 기판(100) 상에는 OSO 적층 구조를 갖는 터널 절연막(120)이 형성될 수 있다.
도 6을 참조하면, 터널 절연막(120) 상에 순차적으로 플로팅 게이트막(130), 유전막(140), 컨트롤 게이트막(150) 및 게이트 마스크막(160)을 형성할 수 있다.
플로팅 게이트막(130)은 예를 들면, 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 유전막(140)은 산화막 또는 질화막의 단층 구조, 또는 ONO 구조와 같은 적층 구조로 형성될 수 있다. 유전막(140)은 고유전율의 금속 산화물을 포함하도록 형성될 수도 있다. 컨트롤 게이트막(150)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등의 도전 물질을 포함하도록 형성될 수 있다. 게이트 마스크막(160)은 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
플로팅 게이트막(130), 유전막(140), 컨트롤 게이트막(150) 및 게이트 마스크막(160)은 예를 들면, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 스퍼터링(sputtering) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 및 ALD 공정 중 적어도 하나의 공정을 통해 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 플로팅 게이트막(130), 유전막(140), 컨트롤 게이트막(150) 대신에, 전하 트랩막, 블로킹막 및 게이트 전극막을 터널 절연막(120) 상에 순차적으로 형성할 수 있다.
상기 전하 트랩막은 실리콘 질화물과 포함하도록 형성될 수 있다. 상기 블로킹막은 실리콘 산화물, 혹은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율의 금속 산화물을 포함하도록 형성될 수 있다. 상기 게이트 전극막은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드와 같은 도전 물질을 포함하도록 형성될 수 있다.
이하에서는, 터널 절연막(120) 상에 플로팅 게이트막(130), 유전막(140), 컨트롤 게이트막(150) 순차적으로 적층된 경우를 예시적으로 설명하고자 한다.
일부 실시예들에 있어서, 플로팅 게이트막(130)을 형성한 후, 유전막(140)을 형성하기 전에, 플로팅 게이트막(130), 터널 절연막(120) 및 기판(100) 상부를 순차적으로 상기 제1 방향을 따라 식각할 수 있다. 이에 따라, 기판(100) 상부에 상기 제1 방향으로 연장하며, 상기 제2 방향으로 서로 이격된 트렌치들(도시되지 않음)이 형성될 수 있다.
이어서, 예를 들면 실리콘 산화물을 사용하여 상기 트렌치들 내부를 채우는 소자 분리막들(도시되지 않음)을 형성할 수 있다. 상기 소자 분리막들에 의해 기판(100)은 액티브 영역 및 필드 영역으로 구분되며, 터널 절연막(120) 및 플로팅 게이트막(130)은 기판(100)의 상기 액티브 영역들 상에서 상기 제1 방향으로 연장되는 라인 패턴 형상을 가질 수 있다.
도 7을 참조하면, 게이트 마스크막(160), 컨트롤 게이트막(150), 유전막(140), 플로팅 게이트막(130) 및 터널 절연막(120)을 순차적으로 식각하여 게이트 패턴(170) 및 터널 절연막 패턴(125)을 형성할 수 있다.
예를 들면, 사진 식각 공정을 통해 게이트 마스크막(160)을 부분적으로 식각하여 게이트 마스크(165)를 형성할 수 있다. 이후, 게이트 마스크(165)를 식각 마스크로 사용하여 컨트롤 게이트막(150), 유전막(140), 플로팅 게이트막(130) 및 터널 절연막(120)을 순차적으로 부분적으로 식각함으로써, 컨트롤 게이트(155), 유전막 패턴(145), 플로팅 게이트(135) 및 터널 절연막 패턴(125)을 형성할 수 있다.
이에 따라, 터널 절연막 패턴(125) 상에 순차적으로 적층된 플로팅 게이트(135), 유전막 패턴(145) 및 컨트롤 게이트(155)를 포함하는 게이트 패턴(170)이 형성될 수 있다. 또한, 터널 절연막 패턴(125) 및 게이트 패턴(170)이 적층된 게이트 구조물이 정의될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 방향을 따라 복수의 게이트 구조물들이 형성될 수 있다. 예를 들면, 도 1에 도시된 기판(100)의 중앙부는 셀 영역에 해당되며, 상기 셀 영역 상에는 메모리 셀을 구성하는 상기 게이트 구조물들이 상대적으로 좁은 폭 및 좁은 간격으로 형성될 수 있다. 도 1에서는 4개의 게이트 구조물들이 상기 셀 영역 상에 형성되는 것으로 도시되었으나, 상기 게이트 구조물들의 개수가 특별히 한정되는 것은 아니다.
기판(100)의 외곽부들은 주변 회로 영역에 해당될 수 있으며, 상기 주변 회로 영역 상에는 상기 셀 영역에 형성된 게이트 구조물과 상대적으로 넓은 간격으로, 넓은 폭을 갖는 게이트 구조물이 형성될 수 있다.
일부 실시예들에 있어서, 상기 주변 회로 영역 상에 형성된 상기 게이트 구조물의 플로팅 게이트(135) 및 컨트롤 게이트(155)는 서로 접촉하거나 전기적으로 연결되도록 형성될 수도 있다. 이 경우, 도 6을 참조로 설명한 단계에서, 버팅(butting) 공정을 통해 플로팅 게이트막(130) 및 컨트롤 게이트막(150)이 상기 주변 회로 영역 상에서 서로 연결되도록 형성될 수 있다.
터널 절연막 패턴(125) 및 플로팅 게이트(135)는 각각 기판(100)의 상기 액티브 영역 상에 형성된 섬(island) 형상을 가질 수 있다. 유전막 패턴(145), 컨트롤 게이트(155) 및 게이트 마스크(165)은 상기 제2 방향으로 연장되며, 상기 제1 방향으로 서로 이격된 라인 형상을 가질 수 있다.
도 8을 참조하면, 상기 게이트 구조물들의 측벽 상에 게이트 스페이서(175)를 형성하고, 기판(100) 상부에 불순물 영역을 형성할 수 있다.
예를 들면, 실리콘 질화물을 사용하여 상기 게이트 구조물들을 덮는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각하여 게이트 스페이서(175)를 형성할 수 있다.
일부 실시예들에 있어서, 상기 셀 영역 및 상기 주변 회로 영역에 형성된 게이트 구조물들 사이의 간격이 상대적으로 넓으므로, 상기 셀 영역 및 상기 주변 회로 영역 상에 형성된 게이트 스페이서들(175) 사이에서는 기판(100) 상부가 노출될 수 있다. 이후, 노출된 기판(100)의 상기 상부에 불순물을 이온 주입 공정을 통해 주입하여 제1 및 제2 불순물 영역들(103, 105)을 형성할 수 있다. 제1 및 제2 불순물 영역들(103, 105)은 상기 제2 방향으로 연장되는 라인 형상 또는 기판(100) 상부에 고립된 섬 형상을 가질 수 있다.
도 9를 참조하면, 기판(100) 상에 게이트 스페이서(175) 및 상기 게이트 구조물들을 덮는 제1 층간 절연막(180)을 형성할 수 있다. 제1 층간 절연막(180)은 예를 들면, CVD 공정을 통해 PEOX, TEOS 계열, 또는 실리케이트 글래스 계열의 실리콘 산화물을 포함하도록 형성될 수 있다.
이후, 제1 층간 절연막(180)을 관통하며, 제1 불순물 영역(103)과 접촉하거나 전기적으로 연결되는 제1 플러그(185)를 형성할 수 있다. 예를 들면, 제1 층간 절연막(180)을 부분적으로 제거하여 제1 불순물 영역(103)을 노출시키는 제1 콘택 홀을 형성할 수 있다. 제1 층간 절연막(180) 상에 상기 제1 콘택 홀을 채우는 제1 도전막을 형성한 후, 상기 제1 도전막의 상부를 예를 들면, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 평탄화하여 제1 플러그(185)를 형성할 수 있다. 제1 플러그(185)는 상기 반도체 장치의 CSL 혹은 CSL 콘택으로 제공될 수 있다.
도 10을 참조하면, 제1 층간 절연막(180) 상에 제1 플러그(185)를 덮는 제2 층간 절연막(190)을 형성할 수 있다. 이후, 제2 및 제1 층간 절연막들(190, 180)을 관통하여 제2 불순물 영역(105)을 노출시키는 제2 콘택 홀을 형성할 수 있다. 제2 층간 절연막(190) 상에 상기 제2 콘택 홀을 채우는 제2 도전막을 형성한 후, 상기 제2 도전막의 상부를 CMP 공정을 통해 평탄화하여 제2 플러그(193)를 형성할 수 있다.
제2 층간 절연막(190) 및 제2 플러그(193) 상에 제3 도전막을 형성하고, 상기 제3 도전막을 패터닝하여 비트 라인(195)을 형성할 수 있다. 예를 들면, 비트 라인(195)은 상기 제2 방향을 따라 연장될 수 있다. 제2 플러그(193)는 비트 라인(195)과 전기적으로 연결되어 비트 라인 콘택으로 기능할 수 있다.
제2 층간 절연막(190)은 제1 층간 절연막(180)과 실질적으로 동일하거나 유사한 실리콘 산화물을 포함하도록 형성될 수 있다. 상기 제1 내지 제3 도전막들은 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 사용하여 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다. 상기 제1 및 제2 콘택 홀들은 게이트 스페이서(175)에 의해 자기 정렬되도록 형성될 수 있다.
도 11 및 도 12는 일부 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
예를 들면, 도 11 및 도 12는 도 2에 도시된 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 5 내지 도 10을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 11을 참조하면, 기판(100) 상에 순차적으로 적층된 제1 실리콘 산화막(211), 실리콘 산질화막(213), 실리콘 막(215) 및 제2 실리콘 산화막(217)을 포함하는 터널 절연막(220)을 형성할 수 있다.
제1 실리콘 산화막(211), 실리콘 막(215) 및 제2 실리콘 산화막(217)은 도 5를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및 재료들을 사용하여 형성될 수 있다.
일부 예시적인 실시예들에 따르면, 실리콘 막(215) 형성을 위한 제1 수소 플로우를 공급하기 전에 질소 함유 플로우를 짧은 시간 혹은 주기로 도입할 수 있다. 일부 실시예들에 따르면, 상기 질소 함유 플로우는 암모니아(NH3) 및 아산화질소(N20)의 혼합 가스를 포함할 수 있다. 이 경우, 제1 실리콘 산화막(211)에 흡착된 제1 실리콘 전구체가 산질화되어 실리콘 산질화막(213)이 형성될 수 있다. 이후, 상기 제1 실리콘 전구체를 연속적으로 공급하고, 상기 제1 수소 플로우를 공급하여 실리콘 산질화막(213) 상에 실리콘 막(215)을 형성할 수 있다.
예시적인 실시예들에 따르면, 실리콘 산질화막(213)은 전하 트랩 현상 방지를 위해 실리콘 막(215) 보다 얇은 두께로 형성될 수 있다. 예를 들면, 상기 질소 함유 플로우 공급 시간 또는 유량을 상기 제1 수소 플로우의 공급 시간 또는 유량보다 짧게 조절하여 실리콘 산질화막(213)의 두께를 조절할 수 있다.
상술한 바와 같이, 실리콘 막(215) 상에 제2 실리콘 전구체, 산소 플로우 및 제2 수소 플로우를 도입하여 제2 실리콘 산화막(217)을 형성할 수 있다.
일부 실시예들에 있어서, 상기 실리콘 산질화막은 제2 실리콘 산화막(217) 및 실리콘 막(215) 사이에 형성될 수도 있다. 이 경우, 상기 질소 함유 플로우를 상기 산소 플로우 및 제2 수소 플로우 도입 전에 짧은 공급 시간 동안 도입함으로써 상기 실리콘 산질화막을 형성할 수 있다.
도 12를 참조하면, 도 6 및 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예를 들면, 터널 절연막(220) 상에 플로팅 게이트막, 유전막, 컨트롤 게이트막 및 게이트 마스크막을 형성할 수 있다. 상기 게이트 마스크막, 컨트롤 게이트막, 유전막, 플로팅 게이트 막 및 터널 절연막(220)을 순차적으로 식각하여. 게이트 패턴(170) 및 터널 절연막 패턴(225)을 포함하는 게이트 구조물을 형성할 수 있다.
터널 절연막 패턴(225)은 기판(100) 상면 상에 순차적으로 형성된 제1 실리콘 산화막 패턴(212), 실리콘 산질화막 패턴(214), 실리콘 산화막 패턴(216) 및 제2 실리콘 산화막 패턴(218)을 포함할 수 있다. 게이트 패턴(170)은 터널 절연막 패턴(225) 상에 순차적으로 적층된 플로팅 게이트(135), 유전막 패턴(145), 컨트롤 게이트(155) 및 게이트 마스크(165)을 포함할 수 있다.
이후, 도 8 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 도 2에 도시된 반도체 장치를 제조할 수 있다.
도 13 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
예를 들면, 도 13 내지 도 18은 도 3에 도시된 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 5 내지 도 10을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 13을 참조하면, 도 5 및 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 기판(100) 상에 제1 실리콘 산화막(111), 실리콘 막(113) 및 제2 실리콘 산화막(115)이 순차적으로 적층된 터널 절연막(120)을 형성할 수 있다. 터널 절연막(120) 상에는 플로팅 게이트막(130), 유전막(140), 컨트롤 게이트막(150) 및 게이트 마스크막(160)을 순차적으로 형성할 수 있다.
도 14를 참조하면, 게이트 마스크막(160)을 부분적으로 식각하여 게이트 마스크(165)를 형성한 후, 게이트 마스크(165)를 식각 마스크로 사용하여 컨트롤 게이트막(150), 유전막(140) 및 플로팅 게이트막(130)을 순차적으로 식각할 수 있다. 이에 따라, 터널 절연막(120) 상에 순차적으로 적층된 플로팅 게이트(135), 유전막 패턴(145), 컨트롤 게이트(155) 및 게이트 마스크(165)를 포함하는 게이트 패턴(170)을 형성할 수 있다.
도 15를 참조하면, 상기 제1 방향으로 인접하는 게이트 패턴들(170) 사이에 노출된 터널 절연막(120) 부분을 일부 식각하여, 터널 절연막 패턴(122)을 형성할 수 있다.
예시적인 실시예들에 따르면, 터널 절연막(120)은 도 7에 도시된 바와는 달리, 인접하는 게이트 패턴들(170) 사이에서 완전히 식각되지 않고 부분적으로 식각될 수 있다. 이에 따라, 터널 절연막 패턴(122)은 상기 제1 방향을 따라 기판(100) 상에서 연속적으로 연장될 수 있다. 또한, 게이트 패턴(170) 아래의 터널 절연막 패턴(122) 부분은 인접하는 게이트 패턴들(170) 사이의 터널 절연막 패턴(122) 부분보다 두껍게 형성될 수 있다.
일부 실시예들에 따르면, 제2 실리콘 산화막(115) 및 실리콘 막(113)은 인접하는 게이트 패턴들(170) 사이에서 식각되어 도 7에 도시된 바와 실질적으로 동일한 제2 실리콘 산화막 패턴(116) 및 실리콘막 패턴(114)이 형성될 수 있다. 그러나, 제1 실리콘 산화막(111)은 실질적으로 식각되지 않고, 복수의 게이트 패턴들(170)에 대해 공통으로 제공되며, 상기 제1 방향으로 연장될 수 있다.
제1 실리콘 산화막(111)을 완전히 제거하지 않고 잔류시킴에 따라, 소거 동작을 포함하는 메모리 셀 별 동작 특성을 확보하고, 게이트 구조물 형성을 위한 식각량을 감소시킬 수 있다. 이에 따라, 채널로 제공되는 기판(100)의 식각 손상을 방지할 수 있다.
도 16을 참조하면, 게이트 패턴(170), 제2 실리콘 산화막 패턴(116) 및 실리콘막 패턴(114)의 측벽들 상에 게이트 스페이서(177)을 형성할 수 있다. 예를 들면, 제1 실리콘 산화막(111)의 상면 상에 게이트 패턴들(170)을 덮는 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하여 게이트 스페이서(177)를 형성할 수 있다. 게이트 스페이서(177)는 인접하는 게이트 패턴들(170) 사이, 예를 들면 셀 영역 및 주변 회로 영역의 게이트 패턴들(170) 사이에서 노출된 제1 실리콘 산화막(111)의 상면을 부분적으로 커버할 수 있다.
도 17을 참조하면, 게이트 스페이서(177)를 식각 마스크로 사용하여 제1 실리콘 산화막(111)을 부분적으로 식각할 수 있다. 이에 따라, 인접하는 게이트 스페이서들(177) 사이에서 기판(100) 상면이 부분적으로 노출될 수 있다.
이후 노출된 기판(100)의 상기 상면을 통해 불순물을 주입하여, 제1 및 제2 불순물 영역들(103, 105)을 형성할 수 있다.
도 18을 참조하면, 도 9 및 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 불순물 영역들(103, 105), 게이트 스페이서(177) 및 게이트 패턴들(170)을 덮는 제1 층간 절연막(180)을 형성하고, 제1 층간 절연막(180)을 관통하여 제1 불순물 영역(103)과 전기적으로 연결되는 제1 플러그(185)를 형성할 수 있다.
제1 층간 절연막(180) 및 제1 플러그(185) 상에 제2 층간 절연막(190)을 형성하고, 제2 및 제1 층간 절연막들(190, 180)을 관통하여 제2 불순물 영역(105)과 전기적으로 연결되는 제2 플러그(193)을 형성할 수 있다. 제2 층간 절연막(190) 상에는 제2 플러그(193)와 전기적으로 연결되는 비트 라인(195)을 형성할 수 있다.
도 19 및 도 20은 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
예를 들면, 도 19 및 도 20은 도 4에 도시된 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 5 내지 도 10, 도 11 및 도 12, 또는 도 13 내지 도 18을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 19를 참조하면, 도 11을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 기판(100) 상에 제1 실리콘 산화막(211), 실리콘 산질화막(213), 실리콘 막(215) 및 제2 실리콘 산화막(217)이 순차적으로 적층된 터널 절연막(220)을 형성할 수 있다.
이후, 도 14를 참조로 설명한 바와 같이, 터널 절연막(220) 상에 순차적으로 적층된 플로팅 게이트(135), 유전막 패턴(145), 컨트롤 게이트(155) 및 게이트 마스크(165)를 포함하는 게이트 패턴들(170)을 형성할 수 있다.
도 20을 참조하면, 도 15 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 상기 제1 방향으로 인접하는 게이트 패턴들(170) 사이에 노출된 터널 절연막(220) 부분들을 부분적으로 식각하여 터널 절연막 패턴(222)을 형성할 수 있다.
일부 실시예들에 있어서, 상기 식각 공정에 의해 제2 실리콘 산화막(217), 실리콘 막(215) 및 실리콘 산질화막(213)이 부분적으로 식각되어 각 게이트 패턴(170)마다 패터닝된 제2 실리콘 산화막 패턴(218), 실리콘막 패턴(216) 및 실리콘 산질화막 패턴(214)이 형성될 수 있다.
제1 실리콘 산화막(211)은 실질적으로 식각되지 않고 복수의 게이트 패턴들(170)에 공통으로 제공될 수 있다.
이후, 게이트 패턴(170), 제2 실리콘 산화막 패턴(218), 실리콘막 패턴(216) 및 실리콘 산질화막 패턴(214)의 측벽들 상에 게이트 스페이서(178)를 형성할 수 있다. 이웃하는 게이트 스페이서들(178) 사이의 제1 실리콘 산화막(211) 부분을 식각하여 기판(100) 상면을 노출시키고, 노출된 기판(100)의 상기 상면을 통해 불순물을 주입하여 제1 및 제2 불순물 영들(103, 105)을 형성할 수 있다.
이후, 도 9 및 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 도 4로 참조로 설명한 반도체 장치를 제조할 수 있다.
상술한 바와 같이, 예를 들면 인-시투 ALD 공정을 통해 제1 실리콘 산화막, 실리콘 막 및 제2 실리콘 산화막을 연속적으로 형성할 수 있다. 상기 실리콘 막은 상기 제1 실리콘 산화막을 씨드막으로 하여 HCD와 같은 실리콘 전구체를 사용하여 박막 형태로 형성할 수 있다. 따라서, 전하 트랩 또는 전하 소실의 초래 없이 밴드갭을 조절하여 소거 동작을 위한 소거 전압의 크기를 낮출 수 있다. 추가적으로 실리콘 산화막 및 실리콘 막 사이에 실리콘 산질화막을 추가로 형성하여 상기 밴드갭을 감소시킬 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다. 예를 들면, 도 21은 기판에 대한 수직하게 연장되는 채널을 포함한 수직형 메모리 장치를 도시하고 있다.
도 21에서, 기판 상면에 실질적으로 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 도 22 내지 도 39에서도 동일하게 적용될 수 있다.
한편, 막들, 구조물들, 홀, 개구부 등의 크기, 두께 등은 설명 및 도시의 편의를 위해 과장되거나, 실제 비율과 다르게 도시될 수 있다.
도 21을 참조하면, 상기 반도체 장치는 기판(100) 상면으로부터 상기 제1 방향을 따라 돌출된 채널(340), 채널(340)의 외측벽을 감싸는 전하 트랩막 패턴(322) 및 터널 절연막 패턴(325), 채널(340) 내부에 형성된 제1 매립막 패턴(345), 및 전하 트랩막 패턴(322)을 둘러싸며 연장되는 층간 절연막 패턴들(306) 및 게이트 라인들(280)을 포함할 수 있다.
기판(300)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(300)은 상기 수직형 메모리 장치의 p형 웰(well)로 기능할 수 있다.
층간 절연막 패턴들(306)(예를 들면, 306a 내지 306g) 및 게이트 라인들(380e)(예를 들면, 380a 내지 380f)은 기판(300)의 상기 상면으로부터 상기 제1 방향을 따라 교대로 반복적으로 적층될 수 있다. 각 층의 층간 절연막 패턴(306) 및 게이트 라인(308)은 복수의 채널들(340)을 둘러싸며 상기 제2 방향으로 연장될 수 있다.
층간 절연막 패턴(306)은 실리콘 산화물 계열 물질을 포함할 수 있다. 층간 절연막 패턴(306)에 의해 상기 제1 방향을 따라 이웃하는 게이트 라인들(380)이 서로 절연될 수 있다.
게이트 라인(380)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 라인(380)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일부 실시예들에 따르면, 게이트 라인(380)은 금속 질화물을 포함하는 배리어막 및 금속막이 적층된 복층 구조를 가질 수 있다.
예를 들면, 최하부에 배치되는 게이트 라인(380a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있으며, 최상부에 배치되는 게이트 라인(380f)은 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다. 상기 GSL 및 SSL 사이에 배치되는 게이트 라인들(370b 내지 380e)은 워드 라인(Word Line)으로 제공될 수 있다.
이 경우, 상기 GSL, 상기 워드 라인 및 상기 SSL이 각각 1개 층, 4개 층 및 1개 층에 걸쳐 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 GSL 및 SSL은 각각 1개 층 혹은 2개 층 구조를 가지며, 상기 워드 라인은 8개 층 혹은 16개 층 이상(예를 들면, 2 x n개 층, n은 8 이상의 정수)의 구조를 가질 수도 있다. 게이트 라인들(380)의 적층 수는 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 집적도를 고려하여 결정될 수 있다.
상기 제1 방향을 따라 층간 절연막 패턴들(306) 및 게이트 라인들(380)을 관통하는 채널 홀이 형성될 수 있으며, 상기 채널 홀 측벽으로부터 순차적으로 전하 트랩막 패턴(322), 터널 절연막 패턴(325), 채널(340) 및 제1 매립막 패턴(345)이 배치될 수 있다.
채널(340)은 기판(300)의 상기 상면과 접촉하며 실질적으로 내부가 빈 실린더 또는 컵(cup) 형상을 가질 수 있다. 채널(340)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 예를 들면 적어도 일부 영역에 붕소(B)와 같은 p형 불순물을 포함할 수도 있다.
예시적인 실시예들에 따르면, 복수의 채널들(340)이 상기 제2 방향으로 배열되어 채널 열(channel row)이 정의될 수 있다. 또한, 상기 제3 방향을 따라 복수의 채널 열들이 배치될 수 있다. 복수의 채널들(340)은 각각 서로 독립적으로 이격되며, 기판(300) 상면에서부터 상기 제1 방향으로 연장될 수 있다.
제1 매립막 패턴(345)은 채널(340)의 내부 공간에 형성되며, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 제1 매립막 패턴(345)은 상기 제1 방향으로 연장하는 필라(pillar) 형상을 가질 수 있다.
전하 트랩막 패턴(322) 및 터널 절연막 패턴(325)은 함께 유전막 구조물을 정의할 수 있으며, 상기 유전막 구조물은 채널(340)의 외측벽을 감싸는 스트로우(straw) 형상을 가질 수 있다.
전하 트랩막 패턴(322)은 예를 들면, 실리콘 질화물과 같은 질화물 또는 고유전율의 금속 산화물을 포함할 수 있다. 전하 트랩막 패턴(322)은 상기 채널 홀의 측벽 상에 형성되며, 상기 채널 홀에 의해 노출된 기판(300) 상면 상에도 부분적으로 형성될 수 있다.
터널 절연막 패턴(325)은 전하 트랩막 패턴(322) 상에 형성되며, 전하 트랩막 패턴(322)의 내측벽으로부터 순차적으로 적층된 제1 실리콘 산화막 패턴(312), 실리콘막 패턴(314) 및 제2 실리콘 산화막 패턴(316)을 포함할 수 있다. 이에 따라, 터널 절연막 패턴(325)은 실질적으로 OSO 적층 구조를 포함할 수 있다.
예시적인 실시예들에 따르면, 실리콘막 패턴(314)은 제1 실리콘 산화막 패턴(312) 및 제2 실리콘 산화막 패턴(316)보다 얇은 두께를 가질 수 있다. 일부 실시예들에 있어서, 제1 실리콘 산화막 패턴(312) 은 제2 실리콘 산화막 패턴(316)보다 두꺼운 두께를 가질 수 있다.
예를 들면, 제1 실리콘 산화막 패턴(312)은 약 20 Å 내지 약 30 Å의 두께를 가질 수 있다. 제2 실리콘 산화막 패턴(316)은 약 15 Å 내지 약 25 Å의 두께를 가질 수 있다. 실리콘막 패턴(314)은 약 20 Å 이하의 두께를 가질 수 있으며, 일 실시예에 있어서 약 10 Å 내지 약 15 Å의 두께를 가질 수 있다.
일부 실시예들에 있어서, 층간 절연막 패턴들(306)의 표면들 및 전하 트랩막 패턴(322)의 외측벽 상에 블로킹막 패턴(375)이 형성될 수 있다. 이에 따라, 각 층의 게이트 라인(380)은 블로킹막 패턴(375)에 의해 부분적으로 둘러싸인 형상을 가질 수 있다. 블로킹막 패턴(375)은 예를 들면, 실리콘 산화물 또는 고유전율의 금속 산화물을 포함할 수 있다.
상술한 바와 같이, 각각의 상기 채널 홀이 전하 트랩막 패턴(322), 터널 절연막 패턴(325), 채널(340) 및 제1 매립막 패턴(345)에 의해 충진될 수 있다. 일부 실시예들에 있어서, 전하 트랩막 패턴(322), 터널 절연막 패턴(325), 채널(340) 및 제1 매립막 패턴(345) 상에 상기 채널 홀 상부를 캡핑(capping)하는 패드(350)가 형성될 수 있다.
일부 실시예들에 있어서, 기판(300) 상에 상기 채널 홀 저부를 채우는 반도체 패턴(도시되지 않음)이 추가적으로 배치될 수 있다. 이 경우, 예를 들면, 전하 트랩막 패턴(322) 및 채널(340)은 상기 반도체 패턴과 접촉할 수 있다. 또한, 예를 들면, GSL로 제공되는 최하층의 게이트 라인(380a)은 상기 반도체 패턴의 측부를 둘러싸며 연장될 수 있다. 상기 반도체 패턴은 예를 들면, 단결정 실리콘 또는 폴리실리콘을 포함할 수 있다.
제2 매립막 패턴(385)은 상기 제2 방향으로 연장하며, 게이트 라인들(380) 및 층간 절연막 패턴들(306)을 상기 제1 방향을 따라 절단하는 펜스(fence) 형상을 가질 수 있다. 제2 매립막 패턴(385)은 소정의 간격으로 상기 제3 방향을 따라 복수로 배열되어, 소정의 개수의 상기 채널 열들 및 상기 채널 열들을 둘러싸며 연장하는 게이트 라인들(380)을 포함하는 게이트 라인 구조체가 정의될 수 있다. 일부 실시예들에 있어서, 하나의 상기 게이트 라인 구조체 내에 4개의 상기 채널 열들이 포함될 수 있다.
제2 매립막 패턴(385) 아래의 기판(100) 상부에는 불순물 영역(301)이 형성될 수 있다, 불순물 영역(301)은 예를 들면, 상기 제2 방향으로 연장되며, 상기 반도체 장치의 CSL로 제공될 수 있다.
최상층의 층간 절연막 패턴(306g), 패드(350) 및 제2 매립막 패턴(385) 상에는 상부 절연막(390)이 형성될 수 있다. 상부 절연막(390) 및 제2 매립막 패턴(385)는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
비트 라인 콘택(393)은 상부 절연막(390)을 관통하여 패드(350)와 접촉하거나 전기적으로 연결될 수 있다. 상부 절연막(390) 상에 비트 라인(395)이 배치되어 복수의 비트 라인 콘택들(393)과 전기적으로 연결될 수 있다. 비트 라인(395)은 예를 들면, 상기 제3 방향으로 연장될 수 있다.
상술한 예시적인 실시예들에 따르면, 전하 트랩 타입의 수직형 메모리 장치에 있어서, 터널 절연막을 OSO 구조를 포함하도록 설계할 수 있다. 상기 OSO 구조에 있어서, 실리콘막을 산화막들 사이에 개재시킴으로써 터널 절연막에서의 전하 트랩 또는 전하 손실을 최소화하면서, 밴드 갭 크기를 낮출 수 있다. 따라서, 예를 들면 하나의 채널(340)에 의해 정의되는 셀 스트링에서의 소거 동작을 위한 소거 전압을 감소시킬 수 있으며, 복수의 메모리 셀들이 고집적도로 3차원적으로 적층되는 상기 수직형 메모리 장치의 동작 성능 및 내구성을 향상시킬 수 있다.
도 22 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다. 예를 들면, 도 22 내지 도 37은 도 21에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
구체적으로, 도 24 및 도 32는 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 22, 도 23, 도 25 내지 도 31, 및 도 33 내지 도 37은 도 24 및 도 32에 표시된 I-I'라인을 따라 상기 제1 방향으로 절단한 단면도들이다.
도 22를 참조하면, 기판(300) 상에 층간 절연막들(302, 예를 들면 302a 내지 302g) 및 희생막들(304, 예를 들면 304a 내지 304f)을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다.
예시적인 실시예들에 따르면, 층간 절연막들(302)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생막들(304)은 층간 절연막(302)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(204)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
층간 절연막들(302) 및 희생막들(304)은 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성할 수 있다. 일 실시예에 있어서, 최하층의 층간 절연막(302a)은 기판(300) 상면에 대해 열 산화 공정을 수행하여 형성될 수도 있다. 이 경우, 최하층의 층간 절연막(302a)은 다른 층간 절연막들(302b 내지 302g)에 비해 얇은 두께로 형성될 수 있다.
희생막들(304)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL 이 형성되는 공간을 제공할 수 있다. 따라서, 층간 절연막들(302) 및 희생막들(304)이 적층되는 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다. 예를 들면, 도 21을 참조로 설명한 바와 같이, 상기 GSL 및 SSL은 각각 1개의 층으로 형성되고, 상기 워드 라인은 4개의 층으로 설계된 경우, 도 22에 도시된 바와 같이 희생막들(304)은 모두 6개의 층으로 적층되며 층간 절연막들(302)은 모두 7개의 층으로 적층될 수 있다. 그러나, 층간 절연막들(302) 및 희생막들(304)이 적층되는 수는 특별히 한정되는 것은 아니며, 상기 반도체 장치의 집적도 및 회로 설계에 따라 적절히 조절될 수 있다.
도 23 및 도 24를 참조하면, 상기 몰드 구조물을 관통하는 복수의 채널 홀(310)들을 형성할 수 있다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(302g) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(302) 및 희생막들(304)을 순차적으로 식각하여 채널 홀(310)을 형성할 수 있다. 채널 홀(310)에 의해 기판(300)의 상면이 노출될 수 있다.
상기 하드 마스크는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질 또는 포토레지스트 물질을 사용하여 형성될 수 있으며, 채널 홀(310) 형성 후 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
도 24에 도시된 바와 같이, 상기 제2 방향을 따라 복수의 채널 홀(310)들이 형성되어 채널 홀 열이 정의될 수 있다. 또한, 상기 제3 방향을 따라, 복수의 상기 채널 홀 열들이 형성될 수 있다. 상기 채널 홀 열들은 채널 홀들(310)이 실질적으로 지그재그 형상으로 서로 마주보도록 형성될 수 있다.
도 25를 참조하면, 최상층의 층간 절연막(302g), 채널 홀(310)의 측벽 및 저면을 따라 컨포멀하게 전하 트랩막(311)을 형성할 수 있다.
예를 들면, 전하 트랩막(311)은 실리콘 질화물을 포함하도록 ALD 공정을 통해 형성될 수 있다.
도 26을 참조하면, 전하 트랩막(311) 상에 터널 절연막(320)을 형성할 수 있다.
예시적인 실시예들에 따르면, 전하 트랩막(311) 상에 제1 실리콘 산화막(313), 실리콘 막(315) 및 제2 실리콘 산화막(317)을 순차적으로 형성하여 OSO 적층 구조를 갖는 터널 절연막(320)을 형성할 수 있다.
제1 실리콘 산화막(313), 실리콘 막(315) 및 제2 실리콘 산화막(317)은 도 5를 참조로 설명한 공정과 실질적으로 유사한 공정을 통해 형성될 수 있다.
일부 실시예들에 있어서, 제1 실리콘 산화막(313), 실리콘 막(315) 및 제2 실리콘 산화막(317)은 인-시투로 수행되는 ALD 공정을 통해 형성될 수 있다.
먼저, 전하 트랩막(311) 상에 ALD 공정을 통해 실리콘 산화물을 포함하는 제1 실리콘 산화막(313)을 예를 들면, 약 20 Å 내지 약 30 Å의 두께로 형성할 수 있다. 이후, 제1 실리콘 산화막(313)을 씨드막 또는 흡착막으로 사용하고, HCD와 같은 제1 실리콘 전구체 및 제1 수소 플로우를 ALD 공정 챔버 내에 도입하여 실리콘 막(315)을 성장시킬 수 있다. 실리콘 막(315)은 제1 실리콘 산화막(313)에 원자층 수준으로 화학 흡착되는 메커니즘으로 형성되므로 극히 얇은 두께로 형성될 수 있다. 또한, 상기 제1 실리콘 전구체 및 제1 수소 플로우의 압력 및/또는 유량을 조절하여 실리콘 막(315)의 성장 속도를 조절할 수 있다.
일부 실시예들에 있어서, 실리콘 막(315)은 약 20 Å 이하의 두께, 일 실시예에 있어서 약 10 Å 내지 약 15 Å의 두께로 성장시킬 수 있다.
이후, 실리콘 막(315) 상에 HCD와 같은 제2 실리콘 전구체, 산소 플로우 및 제2 수소 플로우를 도입하여 제2 실리콘 산화막(317)을 형성할 수 있다.
제2 실리콘 산화막(317)은 먼저 형성된 실리콘 막(315)의 산화를 억제할 수 있는 공정 조건으로 형성될 수 있다. 예를 들면, 상기 제2 실리콘 전구체의 공급 시간을 상기 산소 플로우 및 상기 제2 수소 플로우 조합의 공급 시간보다 크게 조절할 수 있다. 일부 실시예들에 있어서, 상기 제2 실리콘 전구체의 공급 시간은 상기 산소 플로우 및 상기 제2 수소 플로우 조합의 공급 시간의 약 2배 이상일 수 있다.
예를 들면, 상기 제2 실리콘 전구체의 공급 시간은 20초 이상으로 조절하고, 상기 산소 플로우 및 상기 제2 수소 플로우의 조합 공급 시간은 10초 이하로 억제될 수 있다. 또한, 상기 제2 수소 플로우의 유량은 실리콘 막(315) 산화 방지를 위해 예를 들면, 약 200 sccm 이하, 일 실시예에 있어서 약 100 sccm 내지 약 200 sccm 범위로 조절될 수 있다.
일부 실시예들에 있어서, 상기 제2 실리콘 전구체의 공급 시간 및 유량을 조절하여 제2 실리콘 산화막(317)은 실리콘 막(315)보다는 두꺼우며, 제1 실리콘 산화막(313)보다는 얇게 형성될 수 있다. 일 실시예에 있어서, 제2 실리콘 산화막(317)은 약 15 Å 내지 약 25 Å의 두께로 형성될 수 있다.
도 27을 참조하면, 예를 들면 에치-백 공정을 통해 채널 홀(310) 저면에 형성된 전하 트랩막(311) 및 터널 절연막(320) 부분을 일부 제거할 수 있다. 최상층의 층간 절연막(302g) 상에 형성된 전하 트랩막(311) 및 터널 절연막(320) 부분도 상기 에치-백 공정을 통해 제거될 수 있다.
이에 따라, 채널 홀(310)을 통해 기판(300)의 상면이 다시 노출될 수 있으며, 채널 홀(310)의 측벽 상에는 전하 트랩막 패턴(322) 및 터널 절연막 패턴(325)을 포함하는 유전막 구조물이 형성될 수 있다. 상기 유전막 구조물은 채널 홀(310)을 부분적으로 채우는 스트로우(straw) 형상을 가질 수 있다.
터널 절연막 패턴(325)은 전하 트랩막 패턴(322) 상에서 OSO 구조로 순차적으로 적층되는 제1 실리콘 산화막 패턴(312), 실리콘막 패턴(314) 및 제2 실리콘 산화막 패턴(316)을 포함할 수 있다.
상술한 바와 같이, 상기 OSO 구조에 포함된 각 막들의 두께를 인-시투 ALD 공정을 통해 조절함으로 상기 반도체 장치의 동작 특성을 극대화할 수 있다. 상기 OSO 구조의 중간에 형성되는 실리콘막 패턴(314)은 가장 얇은 두께로 성장시킴으로써 밴드 갭 및 전하 트랩 특성을 최소화 시킬 수 있다. 한편, 실질적으로 전하 트랩-프리 특성을 갖는 제1 및 제2 실리콘 산화막 패턴들(312, 316)은 상대적으로 두껍게 형성되어 상기 반도체 장치의 신뢰성을 향상시킬 수 있다.
예를 들면, 제1 실리콘 산화막 패턴(312)은 가장 두껍게 형성되어 전하 배리어 역할을 수행할 수 있다. 예를 들면, 전하 트랩막 패턴(322)에 저장된 전자의 확산 또는 방출이 제1 실리콘 산화막 패턴(312)에 의해 차단될 수 있다. 제2 실리콘 산화막 패턴(316)은 실리콘막 패턴(314)의 자연 산화에 의한 손상, 후속 열 공정에 의한 손상 등의 방지를 위한 배리어 역할을 수행하되, 제2 실리콘 산화막(317) 형성 시 실리콘 막(315)이 함께 산화되지 않도록 적절한 두께로 형성될 수 있다.
도 28을 참조하면, 최상층의 층간 절연막(302g), 전하 트랩막 패턴(322) 및 터널 절연막 패턴(325) 상에 채널막(330)을 형성하고, 채널막(330) 상에 채널 홀(310)의 나머지 부분을 채우는 제1 매립막(335)을 형성할 수 있다.
채널막(330)은 선택적으로 불순물 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 채널막(330)을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 제1 매립막(335)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다.
채널막(330) 및 제1 매립막(335)은 예를 들면, CVD 공정, PECVD 공정, PVD 공정, ALD 공정을 등을 통해 형성될 수 있다.
도 29를 참조하면, 최상층의 층간 절연막(302g)의 상면이 노출될 때까지, 제1 매립막(335) 및 채널막(330)을 예를 들면, CMP 공정을 통해 평탄화할 수 있다. 이에 따라, 채널 홀(310) 내부를 채우는 채널(340) 및 제1 매립막 패턴(345)이 형성될 수 있다.
채널(340)은 예를 들면, 컵 형상을 가질 수 있다. 제1 매립막 패턴(345)은 채널(340) 내부에 수용된 필라 형상을 가질 수 있다.
각 채널 홀(310) 마다 채널(340)이 형성됨에 따라, 복수의 채널들(340)이 기판(300) 상에서 서로 물리적으로 이격되어 배열될 수 있다. 또한, 상기 채널 홀 열에 대응한 채널 열이 정의되며, 복수의 상기 채널 열들이 상기 제3 방향을 따라 배열될 수 있다.
일부 실시예들에 있어서, 채널 홀(310) 형성(도 23 및 도 24 참조)이후, 전하 트랩막(311, 도 25 참조)을 형성하기 전에. 예를 들면, 기판(300) 상면을 씨드로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 통해 반도체 패턴(도시되지 않음)을 형성할 수 있다. 이 경우, 반도체 패턴(도시되지 않음)은 채널 홀(310) 저부를 채우며, 전하 트랩막 패턴(322), 터널 절연막 패턴(325) 및 채널(340)은 상기 반도체 패턴의 상면 상에 형성될 수 있다.
도 30을 참조하면, 채널 홀(310) 상부를 채우는 패드(350)를 형성할 수 있다.
예를 들면, 전하 트랩막 패턴(322), 터널 절연막 패턴(325), 채널(340) 및 제1 매립막 패턴(345)의 상부를 에치-백 공정을 통해 제거하여 리세스를 형성할 수 있다. 이후, 상기 리세스를 충분히 채우는 패드막을 최상층의 층간 절연막(302g) 상에 형성할 수 있다. 최상층의 층간 절연막(302g)의 상면이 노출될 때까지 상기 패드막의 상부를 CMP 공정을 통해 평탄화하여 패드(350)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 폴리실리콘 또는 예를 들면, n형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 이와는 달리, 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다.
도 31 및 도 32를 참조하면, 층간 절연막들(302) 및 희생막들(304)을 부분적으로 식각하여 개구부들(360)을 형성할 수 있다.
예시적인 실시예들에 따르면, 패드들(350)을 커버하며 상기 제3 방향으로 인접하는 일부 상기 채널 열들 사이의 최상층의 층간 절연막(302g)을 부분적으로 노출시키는 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(302) 및 희생막들(304)을 식각하여 개구부(360)를 형성할 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 혹은 SOH 물질을 사용하여 형성될 수 있다. 또한 상기 하드 마스크는 개구부(360) 형성 후에 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
개구부(360)는 상기 제2 방향으로 연장하며, 복수의 개구부들(360)이 소정의 간격으로 상기 제3 방향을 따라 형성될 수 있다. 예를 들면, 상기 제3 방향으로 이웃하는 개구부들(360) 사이에 4개의 상기 채널 열들이 포함될 수 있다.
한편, 개구부(360)가 형성됨에 따라, 층간 절연막들(302) 및 희생막들(304)은 각각 층간 절연막 패턴들(306, 예를 들면 306a 내지 306g) 및 희생막 패턴들(308, 308a 내지 308f)로 변환될 수 있다. 이때, 각 층의 층간 절연막 패턴들(306) 및 희생막 패턴들(308)은 개구부들(360)에 의해 절단되며, 상기 제2 방향을 따라 연장될 수 있다. 또한, 개구부(360)를 통해 기판(300)의 상면이 노출될 수 있으며, 층간 절연막 패턴(306) 및 희생막 패턴(308)의 측벽들이 노출될 수 있다.
도 33을 참조하면, 개구부(360)에 의해 측벽이 노출된 희생막 패턴들(308)을 제거할 수 있다. 예시적인 실시예들에 따르면, 희생막 패턴(308)은 실리콘 질화물에 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산과 같은 산성 용액을 사용할 수 있다.
희생막 패턴들(308)이 제거되면, 각 층의 층간 절연막 패턴들(306) 사이에 갭(gap)(365)이 형성되며, 갭(365)에 의해 예를 들면, 전하 트랩막 패턴(322)의 외측벽이 일부 노출될 수 있다.
도 34를 참조하면, 층간 절연막 패턴들(306)의 표면들 및 패드(350)의 상면을 따라 컨포멀하게 블로킹 막(370)을 형성할 수 있다. 이후, 블로킹 막(370) 상에 각 층의 갭들(365)을 채우며 개구부(360)를 부분적으로 채우는 게이트 전극막(372)을 형성할 수 있다.
블로킹 막(370)은 실리콘 산화물 또는 고유전율(high K)의 금속 산화물을 포함하도록 형성될 수 있다. 게이트 전극막(372)은 텅스텐, 티타늄, 탄탈륨, 백금 등과 같은 금속 혹은 상기 금속의 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 게이트 전극막(372)은 금속 질화물을 포함하는 배리어막 및 상기 배리어막 상에 금속막이 적층된 복층 구조로 형성될 수 있다. 블로킹 막(370) 및 게이트 전극막(372)은 CVD 공정, PECVD 공정, ALD 공정, PVD 공정 또는 스퍼터링 공정 등을 통해 형성될 수 있다.
도 35를 참조하면, 블로킹 막(370) 및 게이트 전극막(372)을 부분적으로 식각하여 블로킹막 패턴(375) 및 게이트 라인(380)을 형성할 수 있다.
예시적인 실시예들에 따르면, 블로킹막(370) 및 게이트 전극막(372)의 상부들을 최상층의 층간 절연막 패턴(306g)이 노출될 때까지 CMP 공정을 통해 평탄화할 수 있다. 이후, 개구부(360) 내부 및 기판(300)의 상면 상에 형성된 게이트 전극막(372) 부분을 식각하여 블로킹막 패턴(375) 및 게이트 라인(380)을 형성할 수 있다.
게이트 전극막(372)은 예를 들면, 과산화수소(H2O2)와 같은 식각액을사용하는 습식 식각 공정을 통해 부분적으로 식각될 수 있다.
게이트 라인(380)은 기판(300)의 상기 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(380a)은 상기 GSL로 제공될 수 있다. 상기 GSL 상부의 4층의 게이트 라인들(380b, 380c, 380d, 380e)은 상기 워드 라인으로 제공될 수 있다. 상기 워드 라인 상부의 최상층의 게이트 라인(380f)은 상기 SSL로 제공될 수 있다.
각 층의 게이트 라인(380)은 전하 트랩막 패턴(322), 터널 절연막 패턴(325) 및 채널(340)을 감싸며 상기 제2 방향으로 연장되도록 형성될 수 있다. 또한, 각 층의 게이트 라인(380)은, 소정의 개수의 상기 채널 열들, 예를 들면 4개의 채널 열들을 감싸며 연장될 수 있다. 따라서 소정의 개수의 상기 채널 열들을 감싸고 상기 제2 방향으로 연장하며, 상기 제1 방향으로 적층된 게이트 라인들(380)에 의해 게이트 라인 구조체가 정의될 수 있다.
도 36을 참조하면, 개구부(360)에 의해 노출된 기판(300) 상부에 불순물 영역(301)을 형성하고, 개구부(360)를 채우는 제2 매립막 패턴(385)을 형성할 수 있다.
예시적인 실시예들에 따르면, 개구부(360)를 통해 예를 들면, 인(P) 또는 비소(As)와 같은 n형 불순물을 주입함으로써 불순물 영역(301)을 형성할 수 있다. 불순물 영역(301)은 상기 제2 방향으로 연장하는 CSL로 제공될 수 있다. 일부 실시예들에 있어서, 불순물 영역(301) 상에, 예를 들어, 니켈 실리사이드 패턴, 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성하여, 상기 CSL의 저항을 낮출 수 있다.
이후, 불순물 영역(301), 최상층의 층간 절연막 패턴(306g) 및 패드(350) 상에 개구부(360)를 채우는 제2 매립막을 형성하고, 상기 제2 매립막 상부를 최상층의 층간 절연막 패턴(306g)이 노출될 때까지 에치-백 공정 및/또는 CMP 공정 등을 통해 평탄화함으로써 제2 매립막 패턴(385)을 형성할 수 있다. 상기 제2 매립막은 실리콘 산화물과 같은 절연물질을 사용하여 형성될 수 있다.
도 37을 참조하면, 최상층의 층간 절연막 패턴(306g), 제2 매립막 패턴(385) 및 패드(350)를 커버하는 상부 절연막(390)을 형성할 수 있다. 상부 절연막(390)은 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 등을 통해 형성할 수 있다.
이후, 상부 절연막(390)을 관통하여 패드(350)와 전기적으로 연결되는 비트 라인 콘택(393)을 형성할 수 있다. 상부 절연막(390) 상에는 비트 라인 콘택(393)과 전기적으로 연결되는 비트 라인(395)을 형성할 수 있다.
비트 라인 콘택(393)은 채널(340) 또는 패드(350)의 배열과 실질적으로 동일한 배열로 복수로 형성될 수 있다. 비트 라인(395)은 예를 들면 상기 제3 방향으로 연장하며 복수의 비트 라인 콘택들(393)과 전기적으로 연결될 수 있다. 또한, 복수의 비트 라인들(395)이 상기 제2 방향을 따라 형성될 수 있다.
비트 라인 콘택(393) 및 비트 라인(395)은 금속 또는 금속 질화물을 사용하여 스퍼터링 공정, ALD 공정 등을 통해 형성될 수 있다.
상술한 예시적인 실시예들에 따르면, 예를 들면 전하 트랩 타입의 수직형 메모리 장치의 터널 절연막을 OSO 구조를 포함하도록 형성할 수 있다. 이에 따라, 소거 동작을 위한 밴드 갭 및 상기 터널 절연막에서의 전하 트랩을 최소화할 수 있다. 또한, 예를 들면 인-시투 ALD 공정을 통해 산화막, 실리콘막 및 산화막을 순차적으로 연속적으로 형성할 수 있으며, 소스 가스들의 유량 및 도입 시간 등을 조절하여 각 막의 두께를 미세하게 조절할 수 있다.
도 38은 일부 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다. 도 21 및 도 22 내지 도 37을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구조 및 공정들에 대한 상세한 설명은 생략한다. 또한, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 38을 참조하면, 터널 절연막 패턴(327)은 전하 트랩막 패턴(322)의 내측벽으로부터 순차적으로 적층된 제1 실리콘 산화막 패턴(312), 실리콘막 패턴(314), 실리콘 산질화막 패턴(318) 및 제2 실리콘 산화막 패턴(319)을 포함할 수 있다.
실리콘 산질화막 패턴(318)은 실리콘막 패턴(314)보다 얇은 두께를 가지며, 실리콘막 패턴(314) 및 제2 실리콘 산화막 패턴(319) 사이에 개재될 수 있다. 이에 따라, 터널 절연막 패턴(327)에서의 전하 트랩 현상을 억제하면서, 질소 성분 추가에 의해 밴드 갭 또는 소거 전압을 추가적으로 감소시킬 수 있다.
예를 들면, 도 26을 참조로 설명한 터널 절연막 형성 공정에 있어서, 제2 실리콘 산화막(317) 형성을 위한 산소 플로우 및 제2 수소 플로우 도입 전에 NH3 및 N2O를 포함하는 질소 함유 플로우를 상기 산소 플로우 및 제2 수소 플로우의 도입 시간 보다 짧은 시간 동안 도입하여 실리콘 막(315) 상에 실리콘 산질화막을 형성할 수 있다.
도 39는 일부 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다. 도 21 및 도 22 내지 도 37을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구조 및 공정들에 대한 상세한 설명은 생략한다. 또한, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 39를 참조하면, 채널 홀(310)의 측벽 상에 제1 블로킹막 패턴(379)이 배치되고, 제1 블로킹막 패턴(379) 상에 전하 트랩막 패턴(322a)이 배치될 수 있다. 전하 트랩막 패턴(322a) 상에는 제1 실리콘 산화막 패턴(312a), 실리콘막 패턴(314a) 및 제2 실리콘 산화막 패턴(316a)을 포함하는 터널 절연막 패턴(325a)이 배치될 수 있다.
한편, 게이트 라인(380) 및 제1 블로킹막 패턴(379) 사이, 및 층간 절연막 패턴들(306)의 표면들 상에는 제2 블로킹막 패턴(377)이 형성될 수 있다. 제2 블로킹막 패턴(377)은 도 21에 도시된 블로킹막 패턴(375)과 실질적으로 동일한 구조 및 형상을 가질 수 있다.
예를 들면, 도 25를 참조로 설명한 공정에서, 전하 트랩막(311)을 형성하기 전에, 실리콘 산화물 또는 금속 산화물을 포함 제1 블로킹막을 몰드 구조물의 상면 및 채널 홀(310)의 측벽 및 저면을 따라 형성할 수 있다. 이에 따라, 도 39에 도시된 바와 같이 채널 홀(310) 측벽 상에 제1 블로킹막 패턴(379)이 형성되고, 제1 블로킹막 패턴(379) 상에 전하 트랩막 패턴(322a)이 형성될 수 있다.
일부 실시예들에 있어서, 제1 블로킹막 패턴(379)이 형성된 경우, 제2 블로킹막 패턴(377)의 형성은 생략될 수 있다. 이 경우, 각 층의 게이트 라인(380)은 층간 절연막 패턴(306) 및 제1 블로킹막 패턴(379)과 직접 접촉할 수 있다.
도 40 및 도 41은 제2 실리콘 산화막 형성을 위한 증착 소스 프로파일을 나타내는 개략적인 그래프이다. 도 40 및 도 41은 예를 들면, 도 26을 참조로 설명한 공정에서, 제2 실리콘 산화막(317) 형성을 위한 증착 소스 도입 프로파일을 도시하고 있다.
도 40을 참조하면, 실리콘 막(315, 도 26 참조) 형성 후, HCD와 같은 제2 실리콘 전구체를 연속적으로 ALD 공정 챔버 내부로 도입하면서 특정 임계 시점(Tc) 이후 산소 플로우 및 제2 수소 플로우("산소+수소"로 표시됨) 도입을 개시할 수 있다. 이후, 상기 제2 실리콘 전구체와 상기 산소 플로우 및 제2 수소 플로우는 함께 연속적으로 공급될 수 있다.
도 40에 도시된 바와 같이, 상기 산소 플로우 및 제2 수소 플로우의 도입을 "Ta"로 표시된 시간만큼 지연시킴으로써 실리콘막(315)의 산화로 인한 손상을 방지하면서, 제2 실리콘 산화막(317)을 형성할 수 있다.
일부 실시예들에 있어서, 상기 제2 실리콘 전구체의 도입 시간(예를 들면, Ta+Tb)은 상기 산소 플로우 및 제2 수소 플로우의 도입 시간(예를 들면, Tb)의 2배 이상일 수 있다.
도 41을 참조하면, 산소 플로우 및 제2 수소 플로우는 제2 실리콘 전구체 도입 이후, 제1 시점(Tc1)부터 도입이 개시되어 제2 시점(Tc2)까지 도입될 수 있다. 상기 제2 실리콘 전구체는 제2 시점(Tc2) 이후에도 소정의 시점까지 지속적으로 공급될 수 있다. 상기 산소 플로우 및 제2 수소 플로우의 도입을 제한된 시간 동안 중간에 개재시킴으로써 실리콘 막(315)의 산화를 최대한 억제하면서 원하는 두께의 제2 실리콘 산화막(317)을 형성할 수 있다.
도 42 및 도 43은 실리콘 산질화막 및 제2 실리콘 산화막 형성을 위한 증착 소스 프로파일을 나타내는 개략적인 그래프이다. 예를 들면, 도 42 및 도 43은 도 38에 도시된 실리콘 산질화막 패턴(318) 형성을 위한 증착 소스 도입 프로파일을 도시하고 있다.
도 42를 참조하면, 예를 들면 도 26을 참조로 설명한 공정에서, 제2 실리콘 산화막(317) 형성을 위한 제2 실리콘 전구체 도입과 함께 NH3 및 N2O를 포함하는 질소 소스를 제1 시점(Tc1) 까지 도입할 수 있다. 이에 따라, 실리콘 막(315) 상에 박막의 실리콘 산질화막을 추가적으로 형성할 수 있다.
이후, 산소 플로우 및 제2 수소 플로우를 제1 시점(Tc1)부터 제2 시점(Tc2)까지 도입하여 제2 실리콘 산화막(317)을 형성할 수 있다. 제1 시점(Tc1) 까지의 길이는 제1 시점(Tc1) 내지 제2 시점(Tc2) 사이의 길이보다 짧을 수 있다. 따라서, 상기 실리콘 산질화막은 실리콘 막(315) 및 제2 실리콘 산화막(317)보다 얇게 형성될 수 있다.
상기 제2 실리콘 전구체는 제2 시점(Tc2) 이후에도 소정의 시간 동안 지속적으로 공급될 수 있다.
도 43을 참조하면, 상기 질소 소스는 상기 제2 실리콘 전구체 도입 이후, 제1 시점(Tc1) 및 제2 시점(Tc2) 사이의 주기 동안 도입될 수 있다. 이에 따라, 실리콘 막(315) 상에 박막 형태의 실리콘 산질화막이 형성될 수 있다. 제2 시점(Tc2) 이후에는 상기 제2 실리콘 전구체와 함께 상기 산소 플로우 및 상기 제2 수소 플로우가 도입되어, 상기 실리콘 산질화막 상에 제2 실리콘 산화막(317)이 형성될 수 있다.
제1 시점(Tc1) 및 제2 시점(Tc2) 사이의 길이는 제2 시점(Tc2) 이후의 길이보다 짧을 수 있다. 따라서, 상기 실리콘 산질화막은 실리콘 막(315) 및 제2 실리콘 산화막(317)보다 얇게 형성될 수 있다.
전술한 예시적인 실시예들에 따른 OSO 구조의 터널 절연막은 예를 들면, 평면형의 플로팅 게이트 타입 또는 전하 트랩 타입의 플래시 메모리 장치에 적용될 수 있다. 또한, 3차원적으로 메모리 셀들이 적층되는 수직형 메모리 장치에도 효과적으로 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 기판 103: 제1 불순물 영역
105: 제2 불순물 영역
111, 211, 313: 제1 실리콘 산화막
112, 212, 312, 312a: 제1 실리콘 산화막 패턴
113, 215, 315: 실리콘 막
114, 216, 314, 314a: 실리콘막 패턴
115, 217, 317: 제2 실리콘 산화막
116, 218, 316, 316a, 319: 제2 실리콘 산화막 패턴
120, 220, 320: 터널 절연막
122, 125, 222, 225, 325, 325a, 327: 터널 절연막 패턴
130: 플로팅 게이트막 135: 플로팅 게이트
140: 유전막 145: 유전막 패턴
150: 컨트롤 게이트막 155: 컨트롤 게이트
160: 게이트 마스크막 165: 게이트 마스크
175, 176, 177, 178: 게이트 스페이서
180: 제1 층간 절연막 185: 제1 플러그
190: 제2 층간 절연막 193: 제2 플러그
195: 비트 라인 213: 실리콘 산질화막
214, 318: 실리콘 산질화막 패턴 301: 불순물 영역
302: 층간 절연막 304: 희생막
306: 층간 절연막 패턴 308: 희생막 패턴
310: 채널 홀 311: 전하 트랩막
322, 322a: 전하 트랩막 패턴 330: 채널막
335: 제1 매립막 340: 채널
345: 제1 매립막 패턴 350: 패드
360: 개구부 370: 블로킹 막
372: 게이트 전극막 377: 제2 블로킹막 패턴
375: 블로킹막 패턴 379: 제1 블로킹막 패턴
380: 게이트 라인 385: 제2 매립막 패턴
390: 상부 절연막 393: 비트 라인 콘택
395: 비트 라인

Claims (30)

  1. 기판;
    상기 기판 상에 적층되며, 제1 실리콘 산화막, 제2 실리콘 산화막, 및 상기 제1 및 제2 실리콘 산화막들 사이에 배치되며 상기 제1 실리콘 산화막 및 상기 제2 실리콘 산화막보다 얇은 두께를 갖는 실리콘 막을 포함하는 터널 절연막; 및
    상기 터널 절연막 상에 배치되는 게이트 패턴을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 터널 절연막은 상기 제1 실리콘 산화막 및 상기 실리콘 막 사이, 및 상기 실리콘 막 및 상기 제2 실리콘 산화막 사이 중 적어도 하나에 배치되는 실리콘 산질화막을 더 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 실리콘 산질화막은 상기 실리콘 막 보다 얇은 두께를 갖는 반도체 장치.
  4. 제1항에 있어서, 상기 게이트 패턴은
    상기 터널 절연막 상에 순차적으로 적층되는 플로팅 게이트, 유전막 패턴 및 컨트롤 게이트를 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 플로팅 게이트는 폴리실리콘을 포함하는 반도체 장치.
  6. 제4항에 있어서, 상기 유전막 패턴은 산화막-질화막-산화막 적층 구조를 갖는 반도체 장치.
  7. 제1항에 있어서, 상기 게이트 패턴은 상기 터널 절연막 상에 순차적으로 적층되는 전하 트랩막 패턴, 블로킹막 패턴 및 게이트 전극을 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 전하 트랩막 패턴 및 상기 블로킹막 패턴은 각각 질화물 및 산화물을 포함하는 반도체 장치.
  9. 제1항에 있어서, 상기 터널 절연막 상에 복수의 상기 게이트 패턴들이 배치되며,
    인접하는 상기 게이트 패턴들 사이의 상기 터널 절연막 부분의 두께는 상기 게이트 패턴 아래의 상기 터널 절연막 부분 보다 작은 반도체 장치.
  10. 기판;
    상기 기판 상에 교대로 반복적으로 적층되는 층간 절연막들 및 게이트 라인들;
    상기 층간 절연막들 및 상기 게이트 라인들을 수직 방향으로 관통하는 복수의 채널 홀들;
    상기 채널 홀 측벽 상에 형성된 전하 트랩막;
    상기 전하 트랩막 상에 적층되며, 제1 실리콘 산화막, 제2 실리콘 산화막, 및 상기 제1 및 제2 실리콘 산화막들 사이에 배치되며 상기 제1 실리콘 산화막 및 상기 제2 실리콘 산화막보다 얇은 두께를 갖는 실리콘 막을 포함하는 터널 절연막; 및
    상기 제2 실리콘 산화막 상에 형성되며 상기 채널 홀을 채우는 채널을 포함하는 반도체 장치.
  11. 제10항에 있어서, 상기 제1 실리콘 산화막은 상기 제2 실리콘 산화막보다 큰 두께를 갖는 반도체 장치.
  12. 제10항에 있어서, 상기 터널 절연막은 상기 실리콘 막 및 상기 제2 실리콘 산화막 사이에 형성된 실리콘 산질화막을 더 포함하는 반도체 장치.
  13. 제12항에 있어서, 상기 실리콘 산질화막은 상기 실리콘 막 보다 얇은 두께를 갖는 반도체 장치.
  14. 제10항에 있어서, 상기 채널 홀의 측벽 및 상기 전하 트랩막 사이에 배치되며, 산화물을 포함하는 블로킹 막을 더 포함하는 반도체 장치.
  15. 제10항에 있어서, 각 층의 상기 게이트 라인의 내측벽, 상면 및 저면 상에 형성된 블로킹 막을 더 포함하는 반도체 장치,
  16. 제10항에 있어서, 상기 복수의 채널 홀들 내부에 복수의 상기 채널들이 각각 배치되며,
    상기 채널들은 각각 상기 기판 상면으로부터 돌출되어 서로 물리적으로 분리되는 반도체 장치.
  17. 제16항에 있어서, 상기 전하 트랩막 및 상기 터널 절연막은 상기 채널들의 각각을 둘러싸는 스트로우(straw) 형상을 갖는 반도체 장치.
  18. 기판 상에 제1 실리콘 산화막을 형성하고;
    상기 제1 실리콘 산화막 상에 제1 실리콘 전구체 및 제1 수소 플로우를 공급하여 상기 제1 실리콘 산화막으로부터 실리콘 막을 성장시키고;
    상기 실리콘 막 상에 제2 실리콘 전구체, 산소 플로우 및 제2 수소 플로우를 공급하여 제2 실리콘 산화막을 형성하고; 그리고
    상기 제2 실리콘 산화막 상에 게이트 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 제1 실리콘 전구체 및 상기 제2 실리콘 전구체는 클로로 실란(chloro silane) 계열 물질을 포함하는 반도체 장치의 제조 방법.
  20. 제18항에 있어서, 상기 게이트 패턴을 형성하는 것은,
    상기 제2 실리콘 산화막 상에 플로팅 게이트 막, 유전막 및 컨트롤 게이트 막을 순차적으로 형성하고; 그리고
    상기 컨트롤 게이트 막, 상기 유전막 및 상기 플로팅 게이트 막을 부분적으로 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 터널 절연막 상에 복수의 상기 게이트 패턴들이 형성되며,
    인접하는 상기 게이트 패턴들 사이의 상기 터널 절연막 부분을 부분적으로 식각하는 것을 더 포함하는 반도체 장치의 제조 방법.
  22. 제18항에 있어서, 상기 제1 수소 플로우를 공급하기 전에 질소 함유 플로우를 공급하는 것을 더 포함하며,
    상기 제1 실리콘 산화막 및 상기 실리콘 막 사이에 실리콘 산질화막이 더 형성되는 반도체 장치의 제조 방법.
  23. 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하여 몰드 구조물을 형성하고;
    상기 몰드 구조물을 수직 방향으로 관통하는 복수의 채널 홀들을 형성하고;
    상기 채널 홀의 측벽 상에 전하 트랩막을 형성하고;
    상기 전하 트랩막 상에 제1 실리콘 산화막을 형성하고;
    상기 제1 실리콘 산화막 상에 제1 실리콘 전구체 및 제1 수소 플로우를 공급하여 상기 제1 실리콘 산화막으로부터 실리콘 막을 성장시키고;
    상기 실리콘 막 상에 제2 실리콘 전구체, 산소 플로우 및 제2 수소 플로우를 공급하여 제2 실리콘 산화막을 형성하고;
    상기 제2 실리콘 산화막 상에 상기 채널 홀을 채우는 채널을 형성하고; 그리고
    상기 희생막들을 게이트 라인들로 치환하는 것을 포함하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서, 상기 제1 실리콘 전구체 및 상기 제2 실리콘 전구체는 헥사클로로디실란(HCD)을 포함하는 반도체 장치의 제조 방법.
  25. 제23항에 있어서, 상기 제2 실리콘 전구체의 공급 시간은 상기 산소 플로우 및 상기 제2 수소 플로우의 공급 시간보다 큰 반도체 장치의 제조 방법.
  26. 제25항에 있어서, 상기 제2 실리콘 전구체의 공급 시간은 상기 산소 플로우 및 상기 제2 수소 플로우의 공급 시간의 2배 이상인 반도체 장치의 제조 방법.
  27. 제23항에 있어서, 상기 제1 실리콘 산화막을 형성하는 것, 상기 실리콘 막을 성장시키는 것, 및 상 제2 실리콘 산화막을 형성하는 것은 원자층 증착(ALD) 공정을 통해 인-시투로 수행되는 반도체 장치의 제조 방법.
  28. 제23항에 있어서, 상기 산소 플로우 및 상기 제2 수소 플로우를 공급하기 전에 질소 함유 플로우를 공급하는 것을 더 포함하며,
    상기 실리콘 막 및 상기 제2 실리콘 산화막 사이에 실리콘 산질화막이 더 형성되는 반도체 장치의 제조 방법.
  29. 제28항에 있어서, 상기 질소 함유 플로우의 공급 시간은 상기 산소 플로우 및 상기 제2 수소 플로우의 공급 시간보다 작은 반도체 장치의 제조 방법.
  30. 제23항에 있어서, 상기 제2 실리콘 산화막, 상기 실리콘 막 및 상기 제1 실리콘 산화막은 함께 터널 절연막으로 제공되며,
    상기 채널을 형성하기 전에 상기 채널 홀의 저면 상에 형성된 상기 전하 트랩막 또는 상기 터널 절연막 부분을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
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