KR20160041643A - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents
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Abstract
본 발명의 일 실시형태는 내부전극 및 칼슘(Ca)이 첨가된 티탄산 바륨계 화합물을 포함하는 유전체층이 교대로 적층된 세라믹 본체; 및 상기 세라믹 본체의 외부면에 형성되며, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하고, 상기 유전체층은 상기 내부전극과 인접한 계면부와 상기 계면부 사이에 배치되는 중앙부를 포함하며, 상기 계면부는 상기 내층부보다 칼슘(Ca)의 농도가 높은 적층 세라믹 전자부품을 제공한다.
Description
본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
그 중 적층 세라믹 커패시터는 통상적으로 내부 전극용 페이스트와 유전체층용 페이스트를 시트법이나 인쇄법 등에 의해 적층하고 소성하여 제조된다.
종래의 적층 세라믹 커패시터 등에 이용되는 유전체 재료는 티탄산바륨(BaTiO3)에 기초한 유전체 재료를 사용해 왔다.
고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 전자부품 역시 고신뢰성이 요구된다.
한편, 적층 세라믹 전자부품의 개발이 진행됨에 따라 고용량, 고신뢰성 특성을 어떻게 구현할 것인가가 중요한 문제로 떠오르고 있다.
본 발명의 일 실시예의 목적은 적층 세라믹 전자부품 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시형태는 내부전극 및 유전체층을 포함하는 세라믹 본체와 상기 내부전극과 연결되는 외부전극을 포함하며, 상기 유전체층은 상기 내부전극과 인접한 계면부의 칼슘(Ca) 함량이 상기 계면 사이의 내층부의 칼슘(Ca) 함량보다 높아 용량 및 신뢰성이 향상된 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태에 의하면, 상기 계면부는 티타늄 및 칼슘을 포함하고, 상기 계면부에 포함된 티타늄과 칼슘의 몰 비는 100 : 1 이상 100 :20 이하일 수 있다.
본 발명의 실시형태에 의하면, 상기 중앙부는 티타늄 및 칼슘을 포함하고, 상기 중앙부에 포함된 티타늄과 칼슘의 몰 비는 100 : 0 초과 100 : 0.2 이하일 수 있다.
또는 상기 중앙부는 칼슘을 포함하지 않을 수 있다.
본 발명의 다른 일 실시형태는 유전체층이 상기 내부전극과 인접한 계면부와 상기 계면부 사이에 배치되는 중앙부를 포함하며, 상기 계면부는 상기 중앙부보다 칼슘(Ca)의 농도가 높게 형성되도록 적층 세라믹 전자부품을 제조하는 방법을 제공한다.
본 발명의 일 실시형태에 의하면 용량이 증가되고, 신뢰성이 향상된 적층 세라믹 전자부품 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 4는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 순서도이다.
도 5는 본 발명의 일 실시형태에 따라 소성 도중의 적층체를 절단하여 내부전극과 유전체층의 단면을 관찰한 투과전자현미경(TEM) 사진이다.
도 6은 본 발명의 일 실시형태에 따라 소성이 완료된 적층체를 절단하여 내부전극과 유전체층의 단면을 관찰한 투과전자현미경(TEM) 사진이다.
도 7a는 본 발명의 실시예 1에 따라 제조된 적층 세라믹 전자부품을 절단하여 내부전극과 유전체층의 단면을 관찰한 투과전자현미경(TEM) 사진이고, 도 7b는 도 7a의 line 1 영역을 화살표 방향으로 분석하여 칼슘(Ca)의 검출량을 나타내는 EDS(Energy Dispersive Spectroscopy) line profile 분석결과를 나타내는 그래프이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 4는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 순서도이다.
도 5는 본 발명의 일 실시형태에 따라 소성 도중의 적층체를 절단하여 내부전극과 유전체층의 단면을 관찰한 투과전자현미경(TEM) 사진이다.
도 6은 본 발명의 일 실시형태에 따라 소성이 완료된 적층체를 절단하여 내부전극과 유전체층의 단면을 관찰한 투과전자현미경(TEM) 사진이다.
도 7a는 본 발명의 실시예 1에 따라 제조된 적층 세라믹 전자부품을 절단하여 내부전극과 유전체층의 단면을 관찰한 투과전자현미경(TEM) 사진이고, 도 7b는 도 7a의 line 1 영역을 화살표 방향으로 분석하여 칼슘(Ca)의 검출량을 나타내는 EDS(Energy Dispersive Spectroscopy) line profile 분석결과를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)을 나타내는 개략적인 사시도이고, 도 2는 도 1의 적층 세라믹 전자부품(100)의 A-A' 단면에 대한 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 세라믹 본체(110); 상기 세라믹 본체의 내부에 배치된 내부전극(121, 122); 및 상기 세라믹 본체의 외부면에 배치되는 외부전극(131, 132); 을 포함한다.
상기 세라믹 본체(110)는 전자부품의 용량 형성에 기여하는 부분으로서의 액티브 층과, 상하 마진부로서 액티브 층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함한다. 상기 액티브 층은 유전체 층(111)과 내부전극(121, 122)을 포함하며, 내부전극(121, 122)이 인쇄된 유전체 층(111)이 적층되어 형성될 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께 차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
상기 내부전극(121, 122)은 유전체층(111)과 번갈아 적층될 수 있으며 내부전극 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
상기 내부전극(121, 122)은 제1 내부전극(121) 및 제2 내부 전극(122)을 포함할 수 있으며, 상기 제1 내부전극 및 상기 제2 내부전극은 상기 유전체층 상에 서로 번갈아 적층될 수 있다.
상기 내부 전극(121, 122)의 두께 및 적층 수는 용도에 따라 결정될 수 있다.
이에 제한되는 것은 아니나, 상기 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금을 포함할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)에 함유되는 도전성 재료는 특별히 한정되지 않지만, 니켈(Ni)을 이용할 수 있다.
상기 유전체층(111)은 고유전률을 갖는 세라믹 분말로 티탄산바륨(BaTiO3)계 분말을 포함하며, 상기 티탄산바륨(BaTiO3)계 분말은 순수한 티탄산바륨 및 티탄산바륨의 Ba 및 Ti의 사이트가 다른 첨가 원소로 도핑된 화합물을 포함하는 의미로 이해될 수 있다.
도 3은 도 2의 P 영역을 개략적으로 도시한 확대도이다.
도 3에 도시된 바와 같이 상기 유전체층(111)은 내부전극과 인접한 계면부(111b)와 상기 계면부(111b) 사이에 배치되는 중앙부(111a)를 포함한다.
상기 계면부(111b)와 상기 중앙부(111a)는 유전체층 내에서 구분되는 것은 아니고 일체로 형성되는 것이며, 내부전극과의 거리로 구분될 수 있다.
본 발명의 일 실시형태에서 상기 계면부(111b)는 상기 내부전극과 상기 유전체층과의 계면으로부터 상기 유전체층 두께의 20% 이내의 영역으로 정의된다.
상기 계면부(111b)의 두께(t2)는 상기 유전체층(111) 두께(t1)의 20% 일 수 있다.
본 발명의 일 실시형태에 의하면 상기 유전체층은 칼슘(Ca)을 포함하며, 상기 유전체층 내에서 칼슘의 농도는 상기 중앙부(111a)보다 상기 계면부(111b)에서 더 높다.
유전체층의 재료로 사용되는 BaTiO3는 높은 유전율을 구현할 수 있지만 내환원성이 좋지 않아서, 유전체층 및 내부전극을 박층화하는 경우 신뢰성 확보가 어려운 문제가 있다.
본 발명의 일 실시형태에 의하면 유전체층의 내환원성을 향상시키기 위해서 유전체층은 칼슘(Ca)이 도핑된 티탄산바륨(Ba1 - xCaXTiO3, 이하 BCT)을 포함한다.
다만, 유전체층의 재료로 BCT를 사용하는 경우, 유전율이 좋지 않고, 유전손실(DF)이 큰 문제가 있다.
따라서 본 발명의 일 실시형태는 유전체층이 BCT를 포함하되, 유전체층의 두께 방향에서 균일하게 BCT가 포함되지 않고 내부전극과 인접한 유전체층의 계면부에 BCT가 주로 분포된다.
또한 본 발명의 일 실시형태에 의하면, 유전체층(111)의 중앙부(111a)는 칼슘을 포함하지 않는 티탄산바륨계 분말로 형성되거나, 칼슘이 포함되더라도 소량 포함된다.
본 발명의 일 실시형태에 의하면, BCT가 유전체층(111)의 계면부(111b)에 주로 포함됨으로써 상기 유전체층의 계면부(111b)는 내층부(111a)보다 칼슘의 농도가 높다.
본 발명의 일 실시형태와 같이, 칼슘이 도핑된 티탄산바륨(Ba1 - xCaXTiO3, BCT)이 유전체층에 균일하게 포함되지 않고 중앙부(111a)보다 계층부(111b)에 더 많이 포함됨으로 인하여, 유전율의 감소를 방지하고, 유전손실을 낮추면서 신뢰성이 향상된 적층 세라믹 전자부품을 제공할 수 있다.
또한, 적층 세라믹 전자부품의 사용 과정에서 유전체층의 손상으로 발생하는 절연열화는 주로 내부전극과 인접한 유전체층의 계면부에 산소 공공이 쌓이면서 발생한다. 따라서 본 발명의 일 실시형태와 같이 티탄산바륨의 내환원성 및 신뢰성을 향상시키는 첨가 성분인 칼슘이 유전체층의 계면부(111b)에 주로 존재하도록 하는 경우, 높은 유전율, 낮은 유전손실을 구현하면서 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시형태에 의하면, 상기 유전체층의 계면부(111b)에 포함된 티타늄(Ti)과 칼슘(Ca)의 몰비는 100 : 1 이상 100 : 20 이하일 수 있다.
상기 유전체층의 계면부(111b)에 포함된 티타늄과 칼슘의 몰비가 100 : 1 미만인 경우, 계면부에 포함된 BCT 조성에 의한 적층 세라믹 전자부품의 신뢰성 향상 효과가 나타나지 않을 수 있다.
상기 유전체층의 계면부(111b)에 포함된 티타늄과 칼슘의 몰비가 100 : 20 을 초과하는 경우, 칼슘이 BCT에 고용되지 않고 다른 이차상으로 존재할 수 있으며, 이러한 경우 유전율이 감소하는 문제가 있다.
본 발명의 일 실시형태에 의하면, 상기 유전체층의 중앙부(111a)는 칼슘을 포함하지 않는 티탄산바륨계 유전체로 형성될 수 있다.
본 발명의 일 실시형태에 의하면, 상기 유전체층의 중앙부(111a)가 칼슘을 포함하는 경우, 중앙부에 포함된 티타늄(Ti)과 칼슘(Ca)의 몰 비는 100 : 0 초과 100 : 0.2 이하일 수 있다.
상기 유전체층의 중앙부(111a)에 포함된 티타늄과 칼슘의 몰비가 100 : 0.2 를 초과하는 경우, 유전율이 감소하고 유전손실이 증가할 수 있다.
본 발명의 일 실시형태에 의하면, 내부전극의 공재를 이용하여 두께 방향에서 칼슘(Ca)의 농도 구배를 갖는 유전체층(111)을 형성할 수 있다.
후술하는 적층 세라믹 전자부품의 제조방법에서 다시 설명하겠지만, 상기 유전체층 및 내부전극은 유전체층을 형성하는 세라믹 그린시트 상에 내부전극 페이스트를 도포한 다음 이들을 적층한 적층체를 소성하여 형성될 수 있다.
본 발명의 일 실시형태에 의하면, 내부전극 형성을 위한 내부전극 페이스트가 Ba1 - xCaXTiO3로 표현되는 화합물(BCT)를 포함하는 세라믹 공재를 포함하여 내부전극과 인접한 유전체층의 계면부의 칼슘 함량이 유전체층 중앙부의 칼슘 함량보다 높을 수 있다.
상기 x는 0.01≤x≤0.2를 만족할 수 있다.
상기 내부전극 페이스트에 공재로 포함된 BCT는 내부전극 페이스트가 도포된 세라믹 그린시트를 포함하는 적층체의 소정과정에서, 내부전극을 빠져나와 세라믹 그린시트로 이동하여 유전체층을 형성할 수 있으며, 이때 내부전극과 인접한 유전체층의 계면부에 배치될 수 있다.
본 발명의 일 실시형태에 의하면, 내부전극 페이스트에 포함되는 세라믹 공재는 칼슘이 도핑된 티탄산 바륨계 화합물인 BCT를 포함함으로써, 칼슘(Ca)을 CaCO3 또는 Ba-Ca-Si(BCS)와 같은 별도의 첨가제로 내부전극 페이스트에 첨가한 경우나, 칼슘을 표면에 코팅한 세라믹 공재를 내부전극 페이스트에 첨가한 경우에 비하여 유전체층의 계면에 칼슘을 균일하게 분포시킬 수 있다.
세라믹 공재에서 칼슘이 티탄산바륨계 화합물에 도핑되지 않고 별도로 존재하는 경우, 내부전극의 소성과정에서 칼슘이 반응하여 이차상을 형성하는 문제가 있을 수 있다.
하지만, 본 발명의 일 실시형태에와 같이 내부전극 페이스트보다 소성온도가 높은 세라믹 공재로 칼슘이 도핑된 BCT를 사용하는 경우 내부전극의 소성과정에서 칼슘 이차상의 생성이 억제된다. 또한, 내부전극과 세라믹 그린시트의 계면으로 밀려난 BCT를 포함하는 세라믹 공재는 세라믹 그린시트에 포함된 화합물과 함께 유전체층을 형성하여 유전체층의 유전손실을 낮추고 및 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시형태에 의하면, 도 3에 도시된 바와 같이, 상기 유전체층은 유전체 그레인(Grain)(11)을 포함하며, 상기 유전체 그레인은 코어부(11a) 및 상기 코어부를 둘러싸는 쉘부(11b)를 포함하는 코어-쉘 구조를 가질 수 있다.
본 발명의 일 실시형태에 의하면 상기 계면부에 포함된 유전체 그렌인은 코어부보다 쉘부의 칼슘 함량이 높을 수 있다.
상술한 바와 같이, 내부전극 페이스트에 포함된 BCT를 포함하는 세라믹 공재가 소성 공정에서 세라믹 그린시트와의 계면으로 밀려나 유전체층을 형성하는 경우, 상기 세라믹 공재에 포함된 BCT는 상기 세라믹 그린시트에 포함된 티탄산바륨을 둘러싸 유전체 그레인의 쉘부를 형성할 수 있다.
이로 인해, 본 발명의 일 실시형태에 의하면 상기 계면부(111b)에 포함된 유전체 그레인의 쉘부는 Ba1 - xCaXTiO3로 표현되는 화합물을 포함하며(상기 x의 범위는 0.01≤x≤0.2), 상기 유전체층의 계면부에 포함된 유전체 그레인의 쉘부는 코어부보다 칼슘 함량이 높을 수 있다.
내부전극 페이스트 및 세라믹 그린시트의 소성공정에서 내부전극 페이스트에서 빠져나오지 못한 BCT를 포함하는 세라믹 공재는 소성 후 내부전극 내에 잔존할 수 있다.
본 발명의 일 실시형태에 의하면 소성 후 내부전극에 포함된 세라믹 공재의 크기는 1 내지 200nm 일 수 있다.
다시 도 1 및 도 2를 참조하면, 세라믹 본체에 포함된 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성된 것으로 볼 수 있으며, 물리적 또는 화학적 스트레스에 의한 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단부에 각각 배치될 수 있으며, 제1 및 제2 내부 전극(121, 122)의 노출 단부와 각각 전기적으로 연결되어 커패시터 회로를 구성할 수 있다.
이에 제한되는 것은 아니나, 상기 외부전극은 도전성 물질로 구리(Cu)를 포함할 수 있다. 이에 제한되는 것은 아니나, 상기 외부전극(131, 132)은 글라스를 더 포함할 수 있으며, 상기 외부전극(131, 132)은 도전성 물질 및 글라스를 포함하는 외부전극용 페이스트에 의해 형성될 수 있다. 상기 외부전극용 페이스트에서 글라스는 글라스 프릿의 형태로 포함될 수 있다.
상기 외부전극은 상기 외부전극용 페이스트를 소성하여 형성할 수 있다.
본 발명의 일 실시형태에 의하면, 두께 방향에서 칼슘 농도가 다른 유전체층을 포함함으로써, 용량이 높고 유전 손실이 낮으며 신뢰성이 우수한 적층 세라믹 전자부품을 제공할 수 있다.
도 4는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 나타내는 순서도이다.
도 4를 참조하면 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 티탄산바륨계 분말을 포함하는 세라믹 그린 시트를 마련하는 단계(S1), 상기 세라믹 그린시트에 칼슘이 첨가된 세라믹 공재를 포함하는 내부전극 페이스트를 도포하는 단계(S2), 상기 내부전극 페이스트가 도포된 세라믹 그린시트 적층체를 적층하여 적층체를 형성하는 단계(S3), 상기 적층체를 소성하여 세라믹 본체를 마련하는 단계(S4)를 포함한다.
상기 복수의 세라믹 그린 시트를 마련하는 단계(S1)는 티탄산바륨계 분말을 포함하는 슬러리를 캐리어 필름 상에 도포 및 건조하여 형성될 수 있다.
상기 세라믹 그린 시트는 칼슘(Ca)을 포함하지 않거나, 포함하더라도 티타늄(Ti) 100 몰에 대해 0.2 몰 이하로 포함하는 것이 바람직하다.
상기 내부전극 페이스트를 도포하는 단계(S2)는 내부전극 형성을 위한 페이스트를 상기 세라믹 그린시트에 인쇄하여 수행될 수 있으며 내부전극 패턴의 형성 방법이 이에 한정되는 것은 아니다.
상기 내부전극 형성을 위한 페이스트는 전극물질로 이에 제한되는 것은 아니나 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금을 포함할 수 있다.
본 발명의 일 실시형태에 의하면 상기 내부전극 페이스트는 세라믹 공재를 포함하며, 상기 세라믹 공재는 Ba1 - xCaXTiO3(0.01≤x≤0.2)로 표현되는 화합물(BCT)를 포함한다.
본 발명의 일 실시형태에 의하면, 상기 세라믹 공재의 입경은 1nm 내지 50nm일 수 있다.
상기 세라믹 공재의 입경이 1nm 미만인 경우 소성과정에서, 내부전극 페이스트에 포함된 도전성 물질(예를 들어 니켈) 간의 네킹(necking) 억제 효과가 미미해, 내부전극의 연결성이 저하될 수 있다.
또한, 상기 세라믹 공재의 입경이 50nm를 초과하는 경우 소성과정에서, 내부전극 페이스트에 포함된 세라믹 공재가 내부전극과 세라믹 그린시트의 계면으로 빨리 밀려나 내부전극의 소결 억제 기능을 잘 수행하지 못해 내부전극의 연결성이 저하될 수 있다.
상기 세라믹 공재의 입경이 1 nm 내지 50nm인 경우, 내부전극의 연결성이 향상되고, 이로 인해 적층 세라믹 전자부품의 유전특성이 형상될 수 있다.
소성 과정에서 계면으로 밀려나지 못한 세라믹 공재는 내부전극 내에 잔존할 수 있으며, 소성 후 상기 내부전극 내에 잔존하는 세라믹 공재는 1 내지 200nm일 수 있다.
다음으로, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 적층체를 형성한다(S3). 또한 상부 및 하부 커버층 형성을 위해 내부전극 패턴이 형성되지 않은 세라믹 그린시트를 내부전극 패턴이 형성된 세라믹 그린시트 적층체의 상부 및 하부에 적층할 수 있다.
다음으로, 상기 적층체를 소성하여 내부전극 및 유전체층을 포함하는 세라믹 본체를 형성(S4)할 수 있다.
본 발명의 일 실시형태에 의하면 세라믹 적층체의 소성 공정 이전에 상기 적층체를 압착하고 내부전극 패턴의 일단이 절단면을 통해 번갈아 노출되도록 개별 칩 형태로 절단하는 공정을 더 포함할 수 있다.
본 발명의 일 실시형태에 의하면 상기 적층체의 소성 공정에서 내부전극 페이스트에 포함된 세라믹 공재가 세라믹 그린시트의 계면으로 빠져나와 세라믹 그린시트와 함께 유전체층을 형성할 수 있다.
이로인해, 상기 유전체층의 계면부는 상기 내층부보다 칼슘(Ca)의 농도가 높게 형성될 수 있다.
본 발명의 일 실시형태에 의하면 소성 과정의 일정 영역에서 급속 승온을 하여 내부전극에 포함된 전극물질과 세라믹 공재의 소결성 차이를 이용하여 내부전극 페이스트에 포함된 세라믹 공재가 계면으로 빠져나오는 것을 원활히 할 수 있다.
도 5는 소성 도중의 적층체를 절단하여 내부전극과 유전체층의 단면을 관찰한 투과전자현미경(TEM) 사진이고, 도 6은 소성이 완료된 적층체를 절단하여 내부전극과 유전체층의 단면을 관찰한 투과전자현미경(TEM) 사진이다.
도 5를 참조하면, 소성 도중에는 내부전극 페이스트에 포함된 세라믹 공재가 내부전극 및 유전체층의 계면에 밀려나온 것을 확인할 수 있으며 소성이 완료된 이후에는 세라믹 공재에 포함된 BCT는 유전체 층에 포함된 유전체 그레인의 쉘부로 흡수되어 유전체층을 형성하는 것을 확인할 수 있다.
다음으로 상기 세라믹 본체의 외부면에 외부전극용 페이스트를 도포하여 외부전극을 형성할 수 있다.상기 외부전극용 페이스트의 도포는 상기 세라믹 본체를 외부전극용 페이스트에 디핑(dipping)하여 수행될 수 있으며 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 의하면 상기 외부전극용 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au), 은(Ag) 또는 이들의 합금을 포함할 수 있으며 본 발명이 이제 한정되는 것은 아니다.
상기 외부전극은 세라믹 본체에 도포된 외부전극용 페이스트를 소성하여 형성될 수 있다.
그 밖에 본 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 관한 설명 중 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품과 중복되는 설명은 여기서는 생략하도록 한다.
실험 예
실시예 1) 칼슘(Ca)이 10% 도핑된 10nm 크기의 입경을 갖는 BCT 분말(Ba0 .9Ca0 .1TiO3)을 포함하는 내부전극 페이스트를 제작하였다. 한편, 티탄산바륨(BaTiO3) 분말을 포함하는 유전체 원료 분말에, 소결조제, 바인더 및 에탄올 등의 유기 용매를 첨가하고, 습식 혼합하여 세라믹 슬러리를 마련한 다음 상기 세라믹 슬러리를 캐리어 필름상에 도포 및 건조하여 세라믹 그린시트를 형성하였다.
다음으로, 상기 BCT 분말을 세라믹 공재로 포함하는 내부전극 페이스트를 상기 세라믹 그린시트에 인쇄한 후, 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 적층체를 형성한 다음 상기 적층체를 압착 및 커팅하였다.
이후, 커팅된 적층체를 가열하여 바인더를 제거한 후 고온의 환원분위기에서 소성하여 세라믹 본체를 형성하였다. 본 소성 과정에서는 일정 영역에서 급속 승온을 하여 내부전극 페이스트에 있던 BCT 분말(세라믹 공재)이 내부전극이 소결됨에 따라 내부전극과 유전체층의 계면으로 밀려나오게 하였으며, BCT 분말이 밀려나온 후 세라믹 그린시트가 빠르게 소결되도록 하여 내부전극과 세라믹 그린시트의 계면으로 밀려난 BCT 분말이 유전체층의 중아부로 확산되지 않게 하였다.
상기와 같은 방법으로 얻어진 세라믹 본체의 양 단면에 글래스 프릿 및 구리를 포함하는 외부전극 페이스트를 도포하고, 소성하여 내부전극과 연결되는 외부전극을 형성하였다.
비교예1) 칼슘(Ca)이 도핑되지 않은 10nm 크기의 BaTiO3(이하 BT) 분말을 세라믹 공재로 포함하는 내부전극 페이스트를 제작하였다. BCT 분말 대신 BT 분말를 내부전극 페이스트에 세라믹 공재로 혼합한 것 외의 다른 모든 조건은 실시예 1과 동일하게 하였다.
비교예2) 칼슘(Ca)이 3% 도핑된 100nm 크기의 BCT 분말을 유전체 원료 분말로 하여 세라믹 그린시트를 제작하였다. 그 외의 조건은 비교예 1과 동일하게 하였다.
먼저 도 7a는 실시예 1에 따라 제조된 적층 세라믹 전자부품을 절단하여 내부전극과 유전체층의 단면을 관찰한 투과전자현미경(TEM) 사진이고, 도 7b는 도 7a의 line 1 영역을 화살표 방향으로 분석하여 칼슘(Ca)의 검출량을 나타내는 EDS(Energy Dispersive Spectroscopy) line profile 분석결과를 나타내는 그래프이다. 도 7b에 도시된 바와 같이 실시예 1에 따른 적층 세라믹 전자부품의 유전체층은 내부전극과 인접한 계면부에서 칼슘(Ca)이 많이 검출되고 유전체층의 중앙부에서는 칼슘(Ca)이 소량 검출되는 것을 확인할 수 있다.
하기 표 1은 상기 실시예 1, 비교예 1 및 비교예 2에 따라 제조된 적층 세라믹 전자부품에 대해 유전율(상대유전율), 유전손실(DF) 및 절연파과전압(break-down voltage, BVD) 특성을 측정하여 나타낸 데이터이다.
상온 유전율 및 유전손실은 Agilent 4284A로 1KHz, 1V 조건에서 측정하였다. BDV는 Keithely 측정기로 측정하였으며, 0V 부터 1.00000V 씩 Sweep 방식으로 전압이 인가하여, 전류값이 10mA가 되는 순간의 voltage값을 BDV값으로 측정하였다.
| 샘플 | 유전율 | DF(%) | BDV(V) |
| 실시예 1 | 3621 | 4.59 | 69.25 |
| 비교예 1 | 3520 | 4.2 | 61.36 |
| 비교예 2 | 3608 | 4.93 | 68.83 |
상기 표 1을 참조하면, 내부전극과 인접한 유전체층의 계면부에서 칼슘(Ca) 함량이 높은 실시예 1의 경우, 유전체층이 칼슘을 포함하지 않는 비교예 1 또는 유전체층이 칼슘을 전체적으로 포함하는 비교예 2에 비하여 높은 유전율을 보이며, 이를 통해 적층 세라믹 전자부품의 용량이 상승함을 확인할 수 있다.
또한, 실시예 1의 경우 유전체층 전반에 칼슘이 존재하는 경우(비교예 2)에 비해 유전손실(DF)가 감소한다.
또한, 유전체층이 칼슘을 포함하지 않거나(비교예 1) 유전체층 전반에 칼슘이 존재하는 경우(비교예 2)에 비해 절연파괴전압은 향상되는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
131, 132 : 외부전극
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
131, 132 : 외부전극
Claims (18)
- 칼슘(Ca)이 첨가된 티탄산 바륨계 화합물을 포함하는 유전체층, 및 내부전극이 교대로 적층된 세라믹 본체; 및
상기 세라믹 본체의 외부면에 형성되며, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하고,
상기 유전체층은 상기 내부전극과 인접한 계면부와 상기 계면부 사이에 배치되는 중앙부를 포함하며, 상기 계면부는 상기 중앙부보다 칼슘(Ca)의 농도가 높은 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 계면부는 티타늄 및 칼슘을 포함하고, 상기 계면부에 포함된 티타늄과 칼슘의 몰 비는 100 : 1 이상 100 :20 이하인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 중앙부는 티타늄 및 칼슘을 포함하고, 상기 중앙부에 포함된 티타늄과 칼슘의 몰 비는 100 : 0 초과 100 : 0.2 이하인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 중앙부는 칼슘을 포함하지 않는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 계면부의 두께는 상기 유전체층 두께의 20%인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 계면부에 포함된 유전체 그레인은 코어-쉘 구조를 가지며, 상기 계면부에 포함된 유전체 그레인의 쉘부는 코어부보다 칼슘 함량이 높은 적층 세라믹 전자부품.
- 제6항에 있어서,
상기 계면부에 포함된 유전체 그레인의 쉘부는 Ba1 - xCaXTiO3로 표현되는 화합물을 포함하며, 상기 x의 범위는 0.01≤x≤0.2인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 내부전극은 Ba1 - xCaXTiO3로 표현되는 화합물을 포함하는 세라믹 공재를 포함하며, 상기 x의 범위는 0.01≤x≤0.2인 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 내부전극에 포함된 세라믹 공재의 크기는 1 내지 200nm인 적층 세라믹 전자부품.
- 타탄산바륨계 분말을 포함하는 세라믹 그린시트를 마련하는 단계;
상기 세라믹 그린시트에, 칼슘이 첨가된 세라믹 공재를 포함하는 내부전극 페이스트를 도포하는 단계;
상기 내부전극 페이스트가 도포된 세라믹 그린시트를 적층하는 단계; 및
상기 적층된 세라믹 그린시트를 소성하여 내부전극 및 유전체층을 포함하는 세라믹 본체를 형성하는 단계; 를 포함하며,
상기 유전체층은 상기 내부전극과 인접한 계면부와 상기 계면부 사이에 배치되는 중앙부를 포함하며, 상기 계면부는 상기 중앙부보다 칼슘(Ca)의 농도가 높게 형성된 적층 세라믹 전자부품의 제조방법.
- 제10항에 있어서,
상기 세라믹 공재는 Ba1 - xCaXTiO3로 표현되는 화합물을 포함하며, 상기 x의 범위는 0.01≤x≤0.2인 적층 세라믹 전자부품의 제조방법.
- 제10항에 있어서,
상기 세라믹 공재의 입경은 1nm 내지 50nm인 적층 세라믹 전자부품의 제조방법.
- 제10항에 있어서,
상기 계면부는 티타늄 및 칼슘을 포함하고, 상기 계면부에 포함된 티타늄과 칼슘의 몰 비는 100 : 1 이상 100 :20 이하인 적층 세라믹 전자부품의 제조방법.
- 제10항에 있어서,
상기 중앙부는 티타늄 및 칼슘을 포함하고, 상기 중앙부에 포함된 티타늄과 칼슘의 몰 비는 100 : 0 초과 100 : 0.2 이하인 적층 세라믹 전자부품의 제조방법.
- 제10항에 있어서,
상기 중앙부는 칼슘을 포함하지 않는 적층 세라믹 전자부품의 제조방법.
- 제10항에 있어서,
상기 계면부의 두께는 상기 유전체층 두께의 20%인 적층 세라믹 전자부품의 제조방법.
- 제10항에 있어서,
상기 계면부에 포함된 유전체 그레인은 코어-쉘 구조를 가지며, 상기 계면부에 포함된 유전체 그레인의 쉘부는 코어부보다 칼슘 함량이 높은 적층 세라믹 전자부품의 제조방법.
- 제17항에 있어서,
상기 계면부에 포함된 유전체 그레인의 쉘부는 Ba1 - xCaXTiO3로 표현되는 화합물을 포함하며, 상기 x의 범위는 0.01≤x≤0.2인 적층 세라믹 전자부품의 제조방법.
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