KR20160033464A - 칩 전자부품 및 칩 전자부품의 실장 기판 - Google Patents
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Abstract
본 발명은 절연 기판; 상기 절연 기판의 일면에 배치된 제 1 내부 코일부; 상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 내부 코일부; 상기 절연 기판을 관통하여 상기 제 1 내부 코일부 및 제 2 내부 코일부를 연결하는 비아; 상기 비아를 덮도록 상기 절연 기판의 일면에 배치된 제 1 비아 패드와, 상기 절연 기판의 타면에 배치된 제 2 비아 패드; 및 상기 절연 기판의 일면에 배치되며, 상기 제 1 비아 패드와 인접한 영역에 배치된 제 1 더미 패턴과, 상기 절연 기판의 타면에 배치되며, 상기 제 2 비아 패드와 인접한 영역에 배치된 제 2 더미 패턴;을 포함하는 칩 전자부품에 관한 것이다.
Description
본 발명은 칩 전자부품 및 칩 전자부품의 실장 기판에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 내부 코일부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 자성체 본체를 제조하고, 자성체 본체의 외측에 외부전극을 형성하여 제조한다.
본 발명은 비아 패드의 과성장을 억제하여 비아 패드의 과성장으로 인한 쇼트(short) 불량을 방지하고, 비아 패드의 면적에 의한 인덕턴스의 손실을 방지할 수 있는 칩 전자부품에 관한 것이다.
본 발명의 일 실시형태는 절연 기판; 상기 절연 기판의 일면에 배치된 제 1 내부 코일부; 상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 내부 코일부;상기 절연 기판을 관통하여 상기 제 1 내부 코일부 및 제 2 내부 코일부를 연결하는 비아; 상기 비아를 덮도록 상기 절연 기판의 일면에 배치된 제 1 비아 패드와, 상기 절연 기판의 타면에 배치된 제 2 비아 패드; 및 상기 절연 기판의 일면에 배치되며, 상기 제 1 비아 패드와 인접한 영역에 배치된 제 1 더미 패턴과, 상기 절연 기판의 타면에 배치되며, 상기 제 2 비아 패드와 인접한 영역에 배치된 제 2 더미 패턴;을 포함하는 칩 전자부품을 제공한다.
본 발명에 따르면, 비아 패드의 과성장을 억제할 수 있다.
이에 따라, 비아 패드의 과성장으로 인한 쇼트(short) 불량을 방지하고, 비아 패드의 면적에 의한 인덕턴스의 손실을 방지할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 비아 패드 및 더미 패턴을 나타내기 위한 개략 평면도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 비아 패드 및 더미 패턴을 나타내기 위한 개략 평면도이다.
도 5는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 본 발명의 다른 일 실시형태에 따른 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 비아 패드 및 더미 패턴을 나타내기 위한 개략 평면도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 비아 패드 및 더미 패턴을 나타내기 위한 개략 평면도이다.
도 5는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 본 발명의 다른 일 실시형태에 따른 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 내부 코일부(41, 42) 및 상기 자성체 본체(50)의 외측에 배치되어 상기 내부 코일부(41, 42)와 전기적으로 연결된 제 1 및 제 2 외부전극(81, 82)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
상기 자성체 본체(50)는 칩 전자부품(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속 자성체 분말이 충진되어 형성될 수 있다.
상기 페라이트는 예를 들어, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등일 수 있다.
상기 금속 자성체 분말은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 금속 자성체 분말의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
상기 자성체 본체(50)의 내부에 배치된 절연 기판(20)의 일면에는 코일 형상의 제 1 내부 코일부(41)가 형성되며, 상기 절연 기판(20)의 일면과 대향하는 타면에는 코일 형상의 제 2 내부 코일부(42)가 형성된다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 스파이럴(spiral) 형상으로 형성될 수 있으며, 전기 도금법을 수행하여 형성할 수 있다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 자성 재료로 충진되어 코어부(55)를 형성한다. 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(Ls)를 향상시킬 수 있다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 2를 참조하면, 상기 절연 기판(20)의 일면과 타면에 형성된 제 1 및 제 2 내부 코일부(41, 42)는 상기 절연 기판(20)을 관통하여 형성되는 비아(45)를 통해 연결된다.
상기 비아(45)를 덮도록 상기 절연 기판(20)의 일면과 타면에 각각 제 1 및 제 2 비아 패드(43, 44)가 형성된다.
상기 제 1 비아 패드(43)는 상기 제 1 내부 코일부(41)의 일 단부가 연장되어 형성되며, 상기 제 2 비아 패드(44)는 상기 제 2 내부 코일부(42)의 일 단부가 연장되어 형성된다.
상기 제 1 및 제 2 비아 패드(43, 44)는 상기 제 1 및 제 2 내부 코일부(41, 42)와 마찬가지로 전기 도금법을 수행하여 형성할 수 있다.
이때, 비아 패드의 경우 내부 코일부의 단부에 형성되므로, 도금 공정 시 비아 패드의 형성 영역에 내부 코일부의 다른 영역에 비하여 과량의 도금액이 존재하게 된다. 이에 따라, 비아 패드를 형성하는 도금 과정에서 비아 패드의 과성장이 일어나 인접하는 내부 코일부와 쇼트(short)가 발생할 수 있으며, 비아 패드의 면적이 증가함에 따라 코어부 면적이 감소하게 되고, 코어부에 충진되는 자성체가 감소하여 인덕턴스(Ls) 특성이 감소하는 문제점이 있었다.
이에 본 발명의 일 실시형태는 상기 절연 기판(20)의 일면의 상기 제 1 비아 패드(43)와 인접한 영역에 제 1 더미 패턴(61)을 형성하고, 상기 절연 기판(20)의 타면의 상기 제 2 비아 패드(44)와 인접한 영역에 제 2 더미 패턴(62)을 형성하여 상술한 문제를 해결하였다.
상기 제 1 더미 패턴(61)은 상기 제 1 비아 패드(43)와 인접한 영역에 상기 제 1 비아 패드(43)와 소정의 간격을 두고 배치되며, 상기 제 2 더미 패턴(62)은 상기 제 2 비아 패드(44)와 인접한 영역에 상기 제 2 비아 패드(44)와 소정의 간격을 두고 배치된다.
상기 제 1 및 제 2 비아 패드(43, 44)와 인접한 영역에 소정의 간격을 두고 형성된 제 1 및 제 2 더미 패턴(61, 62)은 비아 패드를 형성하는 도금 공정 시 과량의 도금액 침투를 억제하는 역할을 한다.
따라서, 제 1 및 제 2 더미 패턴(61, 62)을 형성함으로써 제 1 및 제 2 비아 패드(43, 44)의 과성장을 억제할 수 있으며, 비아 패드의 과성장으로 인한 쇼트(short) 불량을 방지할 수 있다. 또한, 제 1 및 제 2 비아 패드(43, 44)의 사이즈가 감소함에 따라 자성체가 충진되는 코어부(55)의 면적이 증가되고, 고 인덕턴스(Ls)를 구현할 수 있다.
도 3은 본 발명의 일 실시형태에 따른 비아 패드 및 더미 패턴을 나타내기 위한 개략 평면도이다.
도 3을 참조하면, 상기 제 1 및 제 2 더미 패턴(61, 62)은 상기 제 1 및 제 2 내부 코일부(41, 42)와 각각 이격되게 배치될 수 있다.
상기 제 1 및 제 2 더미 패턴(61, 62)은 상기 제 1 및 제 2 내부 코일부(41, 42)와 이격되게 배치되어 전기적으로 연결되지 않고, 비아 패드를 형성하는 도금 공정 시 과량의 도금액 침투를 억제하는 역할을 한다.
상기 제 1 더미 패턴(61)과 상기 제 1 비아 패드(43) 간의 최소 간격(d1) 및 상기 제 2 더미 패턴(62)과 상기 제 2 비아 패드(44) 간의 최소 간격(d2)은 5㎛ 이상일 수 있다.
상기 제 1 및 제 2 더미 패턴(61, 62)과 제 1 및 제 2 비아 패드(43, 44) 간의 최소 간격(d1, d2)이 5㎛를 미만일 경우 쇼트(short) 불량이 발생할 수 있다.
도 4는 본 발명의 다른 일 실시형태에 따른 비아 패드 및 더미 패턴을 나타내기 위한 개략 평면도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 제 1 및 제 2 더미 패턴(61, 62)은 제 1 및 제 2 비아 패드(43, 44)의 형상을 따라 곡면을 가지는 형상으로 형성될 수 있다.
상기 제 1 및 제 2 더미 패턴(61, 62)의 형상을 도 3의 도면에서는 사각 기둥의 형상으로 나타내고, 도 4의 도면에서는 곡면을 가지는 형상으로 나타내었으나, 반드시 이에 제한되는 것은 아니다.
상기 제 1 및 제 2 더미 패턴(61, 62)은 상기 제 1 및 제 2 비아 패드(43, 44)와 인접한 영역에 상기 제 1 및 제 2 비아 패드(43, 44)와 소정의 간격을 두고 배치되어 비아 패드를 형성하는 도금 공정 시 과량의 도금액 침투를 억제하는 역할을 할 수 있다면, 그 형상은 당업자가 활용할 수 있는 범위 내에서 변형이 가능하다.
상기 제 1 및 제 2 내부 코일부(41, 42), 비아(45), 제 1 및 제 2 비아 패드(43, 44) 및 제 1 및 제 2 더미 패턴(61, 62)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 제 1 내부 코일부(41)의 타 단부는 연장되어 자성체 본체(50)의 길이(L) 방향의 일 단면으로 노출되는 제 1 인출부(46)를 형성할 수 있으며, 상기 제 2 내부 코일부(42)의 타 단부는 연장되어 자성체 본체(50)의 길이(L) 방향의 타 단면으로 노출되는 제 2 인출부(47)를 형성할 수 있다.
상기 자성체 본체(50)의 길이(L) 방향의 양 단면으로 노출되는 상기 제 1 및 제 2 인출부(46, 47)와 각각 접속하도록 자성체 본체(50)의 길이(L) 방향의 양 단면에 각각 제 1 및 제 2 외부전극(81, 82)이 배치된다.
상기 제 1 및 제 2 외부전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
칩 전자부품의 실장 기판
도 5는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5를 참조하면, 본 발명의 일 실시형태에 따른 칩 전자부품(100)의 실장 기판(1000)은 칩 전자부품(100)이 실장된 인쇄회로기판(1100)과, 인쇄회로기판(1100)의 상면에 서로 이격되게 형성된 제 1 및 제 2 전극 패드(1110, 1120)를 포함한다.
이때, 상기 칩 전자부품(100)의 양 단면에 형성된 제 1 및 제 2 외부전극(81, 82)이 각각 제 1 및 제 2 전극 패드(1110, 1120) 위에 접촉되게 위치한 상태에서 솔더링(1130)에 의해 인쇄회로기판(1100)과 전기적으로 연결될 수 있다.
상기 실장된 칩 전자부품(100)의 내부 코일부(41, 42)는 상기 인쇄회로기판(1100)의 실장 면(SM)에 대하여 수평하게 배치된다.
도 6은 본 발명의 다른 일 실시형태에 따른 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6을 참조하면, 본 발명의 다른 실시형태에 따른 칩 전자부품(200)의 실장기판(1000)은 상기 실장된 칩 전자부품(200)의 내부 코일부(41, 42)가 상기 인쇄회로기판(1100)의 실장 면(SM)에 대하여 수직하게 배치된다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100, 200 : 칩 전자부품 1000 : 실장 기판
20 : 절연 기판 1100 : 인쇄회로기판
41, 42 : 제 1 및 제 2 내부 코일부 1110, 1120 : 제 1 및 제 2 전극패드
43, 44 : 제 1 및 제 2 비아 패드 1130 : 솔더링
45 : 비아
46, 47 : 제 1 및 제 2 인출부
50 : 자성체 본체
55 : 코어부
61, 62 : 제 1 및 제 2 더미 패턴
81, 82 : 제 1 및 제 2 외부전극
20 : 절연 기판 1100 : 인쇄회로기판
41, 42 : 제 1 및 제 2 내부 코일부 1110, 1120 : 제 1 및 제 2 전극패드
43, 44 : 제 1 및 제 2 비아 패드 1130 : 솔더링
45 : 비아
46, 47 : 제 1 및 제 2 인출부
50 : 자성체 본체
55 : 코어부
61, 62 : 제 1 및 제 2 더미 패턴
81, 82 : 제 1 및 제 2 외부전극
Claims (16)
- 절연 기판;
상기 절연 기판의 일면에 배치된 제 1 내부 코일부;
상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 내부 코일부;
상기 절연 기판을 관통하여 상기 제 1 내부 코일부 및 제 2 내부 코일부를 연결하는 비아;
상기 비아를 덮도록 상기 절연 기판의 일면에 배치된 제 1 비아 패드와, 상기 절연 기판의 타면에 배치된 제 2 비아 패드; 및
상기 절연 기판의 일면에 배치되며, 상기 제 1 비아 패드와 인접한 영역에 배치된 제 1 더미 패턴과, 상기 절연 기판의 타면에 배치되며, 상기 제 2 비아 패드와 인접한 영역에 배치된 제 2 더미 패턴;
을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 비아 패드는 상기 제 1 내부 코일부의 일 단부가 연장되어 형성되며, 상기 제 2 비아 패드는 상기 제 2 내부 코일부의 일 단부가 연장되어 형성된 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 더미 패턴은 상기 제 1 및 제 2 내부 코일부와 이격되게 배치된 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 더미 패턴과 상기 제 1 비아 패드 간의 최소 간격 및 제 2 더미 패턴과 제 2 비아 패드 간의 최소 간격은 5㎛ 이상인 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 더미 패턴은 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 내부 코일부 및 제 2 내부 코일부를 둘러싸는 자성체 본체;를 더 포함하며,
상기 자성체 본체는 금속 자성체 분말을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성하는 칩 전자부품.
- 제 6항에 있어서,
상기 제 1 및 제 2 내부 코일부의 타 단부는 연장되어 상기 자성체 본체의 일면으로 인출되는 인출부를 형성하는 칩 전자부품.
- 절연 기판을 포함하는 자성체 본체;
상기 절연 기판의 일면에 배치된 제 1 내부 코일부;
상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 내부 코일부;
상기 절연 기판을 관통하여 상기 제 1 내부 코일부 및 제 2 내부 코일부를 연결하는 비아;
상기 비아를 덮도록 상기 제 1 내부 코일부의 일 단부가 연장되어 형성된 제 1 비아 패드와, 상기 제 2 내부 코일부의 일 단부가 연장되어 형성된 제 2 비아 패드; 및
상기 제 1 비아 패드와 인접한 영역에 상기 제 1 비아 패드와 소정의 간격을 두고 배치된 제 1 더미 패턴과, 상기 제 2 비아 패드와 인접한 영역에 상기 제 2 비아 패드와 소정의 간격을 두고 배치된 제 2 더미 패턴;
을 포함하는 칩 전자부품.
- 제 9항에 있어서,
상기 제 1 더미 패턴과 상기 제 1 비아 패드 간의 최소 간격 및 제 2 더미 패턴과 제 2 비아 패드 간의 최소 간격은 5㎛ 이상인 칩 전자부품.
- 제 9항에 있어서,
상기 제 1 및 제 2 더미 패턴은 상기 제 1 및 제 2 내부 코일부와 이격되게 배치된 칩 전자부품.
- 제 9항에 있어서,
상기 절연 기판의 중앙부는 관통 홀을 형성하고, 상기 관통 홀은 자성체로 충진되어 코어부를 형성하는 칩 전자부품.
- 제 9항에 있어서,
상기 제 1 및 제 2 내부 코일부의 타 단부는 연장되어 상기 자성체 본체의 일면으로 인출되는 인출부를 형성하는 칩 전자부품.
- 상부에 제 1 및 제 2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 제 1항의 칩 전자부품;을 포함하는 칩 전자부품의 실장 기판.
- 제 14항에 있어서,
상기 제 1 및 제 2 내부 코일부는 상기 인쇄회로기판의 실장 면에 대하여 수평하게 배치된 칩 전자부품의 실장기판.
- 제 14항에 있어서,
상기 제 1 및 제 2 내부 코일부는 상기 인쇄회로기판의 실장 면에 대하여 수직하게 배치된 칩 전자부품의 실장기판.
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