KR20160016215A - 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 칩 실장을 위한 캐비티가 형성된 인쇄회로기판에 관한 것이다.

Description

인쇄회로기판 및 그 제조방법 {Printed circuit board and Method of the same}
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 전자제품의 경박 단소화로 인해 기판이 점점 얇아지고, 미세화되면서 반도체 기판과 메인보드용 기판도 고성능을 요구하고 있다.
인쇄회로기판의 설계의 고밀도화가 요구됨에 따라, 인쇄회로기판상의 BGA(Ball Grid Array) 패드의 피치가 좁아지고, 이에 따른 인쇄회로기판의 두께가 지속적으로 낮아지고 있다.
인쇄회로기판 제작시 절연층으로 사용되는 프리프레그(Prepreg)의 두께의 박형화는 현재 인쇄회로기판의 전기적 특성을 구현할 수 있는 임계점까지 진행된 상황으로, 새로운 인쇄회로기판의 박형화 기술 개발을 통하여 전자제품의 두께를 박형화 해야하는 상황이다.
스마트폰을 비롯한 모바일 기기에 사용되는 주 인쇄회로기판의 경우, 기존의 Rigid PCB 상의 BGA상에 AP(Application Processor)를 비롯한 반도체 칩이 SMD(Surface Mount Device)로 접합을 하게 되어, 실제로 SMD되는 반도체 칩의 두께에 따라 최종제품의 두께가 결정되고 있다.
대한민국 공개특허공보 제2013-0044638호
따라서, 본 발명은 상대적으로 두께가 두꺼운 AP(Application Processor)를 비롯한 반도체 칩을 실장하는 경우에도, 전체 인쇄회로기판의 두께를 낮출 수 있는 인쇄회로기판과 그 제조방법이 제공됨에 발명의 목적이 있다.
본 발명의 상기 목적은, 코어 기판; 상기 코어 기판상에 적층되는 제 1 절연층; 상기 제 1 절연층에 형성된 비아(via) 및 상기 비아(via)의 하면에 형성된 패드; 상기 절연층에 적층된 형상유지 프리프레그층; 및 상기 형상유지 프리프레그상에 적층되는 제 2 절연층을 포함하고, 상기 형상유지 프리프레그와 제 2 절연층에 캐비티가 형성되어 상기 제 1 절연층의 상면과 상기 비아(via)가 노출되는 인쇄회로기판이 제공됨에 의해서 달성된다.
이때, 상기 제 1 절연층과 제 2 절연층은 프리프레그일 수 있으며, 상기 비아(via) 표면에는 보호층이 형성되어 산화 및 오염으로부터 표면은 보호할 수 있다.
또한, 본 발명의 다른 목적은 반도체 칩의 실장을 위한 캐비티를 구비한 인쇄회로기판의 제조방법에 있어서, 코어기판상에 패드를 형성하는 단계; 상기 패드가 형성된 코어기판상에 제 1 절연층을 적층하는 단계; 상기 제 1 절연층에 상기 패드에 접속되도록 비아홀을 형성하고 필(fill) 도금을 진행하여 비아(via)를 형성하는 단계; 상기 비아(via)를 제외한 영역에 도금된 필(fill) 도금을 제거하는 단계; 상기 비아(via)의 표면에 오염방지층을 형성하는 단계; 상기 제 1 절연층상에 상기 비아가 노출되도록 개구부가 형성된 형상유지 프리프레그층을 적층하는 단계; 상기 형상유지 프리프레그층상에 상기 개구부 및 상기 형상유지 프리프레그층을 모두 복개하도록 제 2 절연층을 적층하는 단계; 상기 제 2 절연층 및 상기 형상유지 프리프레그층을 식각 후 제거하여 캐비티를 형성하는 단계; 및 상기 오염방지층을 제거하는 단계를 포함하는 인쇄회로기판의 제조방법이 제공됨에 의해서 달성된다.
이때, 상기 오염 방지층은 발포 테이프 또는 박리 잉크가 사용될 수 있으며, 상기 외층 회로를 보호하기 위한 솔더 레지스트층이 더 형성될 수 있다.
본 발명에 따른 인쇄회로기판은 상대적으로 두꺼운 두께를 가지는 반도체 칩을 인쇄회로기판에 형성된 캐비티(cavity) 공간에 실장 하는 방법으로 인쇄회로기판 패키지의 전체 두께를 감소시킬 수 있다.
또한, 절연층으로 사용되는 프리프레그로 솔더 레지스트의 역할을 대신함으로써 별도의 솔더 레지스트 도포 및 노광, 현상 공정을 생략할 수 있기 때문에 생산성 향상에도 기여할 수 있다.
도 1은 본 발명에 따른 인쇄회로기판의 반도체칩 실장 전·후의 단면도.
도 2는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 코어 기판상에 랜딩 패드가 형성된 후의 인쇄회로기판의 단면도.
도 3은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 코어 기판상에 제 1 절연층이 적층된 후의 인쇄회로기판의 단면도.
도 4는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 비아(via)를 형성한 뒤 필(fill) 도금을 진행한 후의 인쇄회로기판의 단면도.
도 5는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 표면 도금층을 제거한 후의 인쇄회로기판의 단면도.
도 6은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 오염방지층을 형성한 후의 인쇄회로기판의 단면도.
도 7은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 형상유지 프리프레그층 및 제 2 절연층을 적층한 후의 인쇄회로기판의 단면도.
도 8은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 제 2 절연층상에 외층 회로패턴을 형성한 후의 인쇄회로기판의 단면도.
도 9는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 레이저 식각에 의하여 캐비티 영역의 제 2 절연층을 식각한 후의 인쇄회로기판의 단면도.
도 10은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 레이저에 의하여 식각된 제 2 절연층과 오염방지층을 제거한 후의 인쇄회로기판의 단면도.
도 11은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 외층 회로패턴상에 솔더 레지스트층을 형성한 후의 인쇄회로기판의 단면도.
도 12는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 비아(via)의 표면에 보호층을 형성한 후의 인쇄회로기판의 단면도.
본 명세서에 사용된 용어는 특정 실시 예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 통하여 본 발명을 상세히 설명한다.
도 1은 본 발명에 따른 인쇄회로기판의 반도체칩 실장 전·후의 단면도이고, 도 12는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 비아(via)의 표면에 보호층을 형성한 후의 인쇄회로기판의 단면도이다.
도 1을 참조하면, 캐비티가 형성된 인쇄회로기판에 반도체 칩 중 가장 두꺼운 두께를 가지는 AP(Application Processor)가 실장 되는데, 캐비티 구조내에 실장되는 관계로 인쇄회로기판 패키지의 전체적인 두께를 감소시킬 수 있다.
도 12를 참조하면, 본 발명이 실시예에 따른 인쇄회로기판은 내층 회로(540)가 형성된 코어기판(100)상에 적층되는 제 1 절연층(200), 상기 제 1 절연층에 형성된 비아(via, 520) 및 상기 비아(via)의 하면에 형성된 랜딩 패드(landing pad, 510), 상기 제 1 절연층에 적층된 형상유지 프리프레그(300), 상기 형상유지 프리프레그상에 적층된 제 2 절연층(400) 및 상기 형상유지 프리프레그층과 제 2 절연층에 캐비티(700)가 형성되고, 상기 제 1 절연층의 상면과 상기 비아(via)가 캐비티 방향으로 노출되어 있을 수 있다.
코어기판(100)은 통상적인 프리프레그에 통상적인 방법을 통하여 인쇄회로패턴을 형성한 것일 수 있으며, 프리프레그 양면에 동박이 형성된 CCL(Copper Clad Laminate)의 동박을 식각하여 인쇄회로패턴을 형성한 것일 수도 있다.
랜딩 패드(510)는 코어기판(100)상에 형성되어 있으며, 향후 캐비티가 형성될 영역에 형성되어 후술할 비아(via)에 의하여 캐비티에 실장될 반도체 칩과 연결된다. 랜딩 패드의 재질은 특별히 한정되는 것은 아니나, 전도성과 비용 측면에서 구리를 사용하는 것이 통상적일 수 있다.
제 1 절연층(200)은 통상적인 프리프레그를 적층하여 형성될 수 있으며, 상기 랜딩 패드(510)상에 형성되는 비아(via, 520)는 제 1 절연층을 관통하며, 그 상부가 캐비티(700) 공간을 향하여 노출되도록 형성된다.
형상유지 프리프레그층(300)은 상기 제 1 절연층상에 적층되어 있는데, 상기 캐비티(700) 영역을 제외한 부분에 적층되며, No Flow 프리프레그가 사용될 수 있다. 상기 형상유지 프리프레그층은 고온·고압의 적층 공정에서도 수지가 흘러나오지 않고 형상을 유지할 수 있기 때문에 상기 캐비티의 형태를 유지하고, 상기 비아의 표면을 오염시키지 않아 효율적일 수 있다.
제 2 절연층(400)은 통상적인 프리프레그를 적층하여 형성될 수 있으며, 상기 형상유지 프리프레그층의 상부에 적층되어, 형상유지 프리프레그층과 함께 캐비티의 측벽을 형성할 수 있다.
제 2 절연층 상에는 필요에 따라 외층 회로(550)가 형성될 수 있으며, 상기 외층 회로상에는 솔더 레지스트층(600)이 형성되어 외층 회로를 보호할 수 있다.
상기 비아(via, 520)의 표면에는 보호층(530)이 형성될 수 있는데, 캐비티 방향으로 노출된 비아의 표면이 산화되거나 오염되는 것을 방지할 수 있으며, OSP(Organic Solderability Preservative), HASL(Hot Air Solder Level), ENIG(Electroless Nickel/Immersion Gold), ENEPIG(Electroless Nickel/Electroless Palladium/Immersion Gold) 방법 등의 다양한 방법으로 형성이 가능하다.
도 2는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 코어 기판상에 랜딩 패드가 형성된 후의 인쇄회로기판의 단면도이고, 도 3은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 코어 기판상에 제 1 절연층이 적층된 후의 인쇄회로기판의 단면도이며, 도 4는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 비아(via)를 형성한 뒤 필(fill) 도금을 진행한 후의 인쇄회로기판의 단면도이고, 도 5는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 표면 도금층을 제거한 후의 인쇄회로기판의 단면도이며, 도 6은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 오염방지층을 형성한 후의 인쇄회로기판의 단면도이고, 도 7은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 형상유지 프리프레그층 및 제 2 절연층을 적층한 후의 인쇄회로기판의 단면도이며, 도 8은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 제 2 절연층상에 외층 회로패턴을 형성한 후의 인쇄회로기판의 단면도이고, 도 9는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 레이저 식각에 의하여 캐비티 영역의 제 2 절연층을 식각한 후의 인쇄회로기판의 단면도이며, 도 10은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 레이저에 의하여 식각된 제 2 절연층과 오염방지층을 제거한 후의 인쇄회로기판의 단면도이고, 도 11은 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 외층 회로패턴상에 솔더 레지스트층을 형성한 후의 인쇄회로기판의 단면도이며, 도 12는 본 발명의 실시예에 따른 인쇄회로기판의 제조공정 중 비아(via)의 표면에 보호층을 형성한 후의 인쇄회로기판의 단면도이다.
도 2를 참조하면, 내층 회로패턴(540)이 구비된 코어기판(100)의 표면에 랜딩 패드(Landing Pad, 510)를 형성한다. 이때, 도금 후 식각 공정을 통하거나, 스크린 인쇄 방법등이 사용 가능하나, 특별히 이에 한정되는 것은 아니다.
도 3을 참조하면, 상기 랜딩 패드(Landing Pad, 510)가 형성된 코어 기판(100)상에 프리프레그(Prepreg)를 적층하여 제 1 절연층(200)을 형성할 수 있다. 이때, 열과 압력을 가하여 압착하는 방법이 사용될 수 있으나, 이에 한정되는 것은 아니다.
도 4를 참조하면, 적층된 제 1 절연층(200)에 비아홀(via hole)을 형성한 뒤, 필(fill) 도금을 진행하여 비아(via, 520)를 형성할 수 있다. 이때, 통상적으로 CO2 레이저를 사용하여 비아홀(via hole)을 형성할 수 있으나, 그외에도 비아홀 가공에 사용될 수 있는 드릴링, YAG 레이저 등 모든 방법이 사용될 수 있다.
도 5를 참조하면, 필(fill)도금 시 형성된 도금층 중 비아홀(via hole)를 채우는 도금층을 제외한 나머지 영역의 도금층(521)은 에칭을 통하여 제거할 수 있다.
도 6을 참조하면, 상기 비아(520) 개구부 표면이 산화되거나 오염되는 것을 방지하기 위하여 비아(520) 개구부 표면에 오염 방지층(610)을 형성한다. 이때, 오염 방지층(610)은 박리형 잉크를 도포하거나, 발포 테이프를 부착하는 방법으로 형성할 수 있다. 박리형 잉크의 경우는 드라이 필름과 같은 에칭 레지스트(etching resist)로 액상 타입(liquid type)의 잉크인데, 스크린 인쇄 방식으로 도포하여 건조하여 형성할 수 있다. 또한, 발포 테이프는 일반 접착 테이프와 같은 접착력을 가진 테이프이나, 접착제 내부에 발포 셀(cell)이 포함되어 있어, 열을 가하면 셀(cell)이 부풀어 올라 접착된 부분이 탈착될 수 있다.
도 7을 참조하면, 반도체 칩(미 도시)이 실장될 캐비티(cavity, 700) 영역을 제외한 영역에 형상유지 프리프레그층(300)를 적층하고, 상기 형상 유지 프리프레그층상에 제 2 절연층(400)을 적층 하는데, 상기 제 2 절연층은 통상적인 프리프레그를 사용할 수 있다. 이때, 형상유지 프리프레그는 인쇄회로기판의 제조 공정에서 받을 수 있는 열이나 압력에도 그 형태의 변화를 최소화하면서 프리프레그를 구성하는 수지(resin)이 흘러나오지 않는 프리프레그로서 No Flow 프리프레그가 사용될 수 있다. 따라서, 제 2 절연층의 적층 과정에서도 캐비티(700) 공간으로 수지(resin)이 흘러들지 않을 수 있어 정확한 수치의 캐비티(700)를 형성할 수 있고, 흘러나온 수지(resin)으로 인한 비아(via) 표면의 오염을 방지할 수 있다.
도 8을 참조하면, 상기 제 2 절연층 상에 외층 도금을 진행한 뒤, 패터닝을 통하여 외층 회로층(550)을 형성할 수 있다.
도 9를 참조하면, 반도체칩이 실장 될 캐비티(cavity, 700) 영역 상의 제 2 절연층(400) 및 외층 회로층(550)을 제거한다. 이때, 앞에서 살펴본 바와 같이 통상적으로 CO2 레이저를 사용할 수 있으나, 드릴링, YAG 레이저 등 여타의 방법도 사용될 수 있다.
도 10을 참조하면, 비아(via, 520) 표면에 형성된 오염 방지층(610)을 제거할 수 있다. 만일 상기 오염 방지층(610)이 박리 잉크로 형성되어있는 경우라면 일반적인 드라이 필름의 박리단과 동일하게 수산화나트륨(NaOH)를 이용하여 제거할 수 있고, 상기 오염 방지층(610)이 발포 테이프로 형성되어있는 경우라면 열을 가하여 상기 발포 테이프 내부의 발포 셀(cell)이 부풀어 오르도록 하여 제거할 수 있다.
도 11을 참조하면, 외층 회로층(550)를 보호하기 위하여 솔더 레지스트층(6610)을 도포할 수 있다.
도 12를 참조하면, 오염 방지층(610)이 제거된 비아(via, 520) 표면의 개구부를 보호하기 위해 보호층(530)을 형성한다. 이때, 보호층(530)은 캐비티 방향으로 노출된 비아(520)의 표면이 산화되거나 오염되는 것을 방지할 수 있으며, OSP(Organic Solderability Preservative), HASL(Hot Air Solder Level), ENIG(Electroless Nickel/Immersion Gold), ENEPIG(Electroless Nickel/Electroless Palladium/Immersion Gold) 방법 등의 다양한 표면처리 방법을 사용할 수 있다.
이렇게 캐비티(700)가 형성된 본 발명의 실시예의 인쇄회로기판(10)은 상대적으로 두꺼운 두께를 가지는 반도체 칩을 상기 캐비티(700)에 실장할 수 있어 모바일 기기의 전체 두께를 낮추는데 기여할 수 있으며, 캐비티(700) 내의 패드 보호를 위한 솔더 레지스트 도포 공정을 생략할 수 있기 때문에 생산성 향상에도 도움을 줄 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명을 실시함에 있어서 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
10 : 인쇄회로기판
100 : 코어기판
200 : 제 1 절연층
300 : 형상유지 프리프레그층
400 : 제 2 절연층
510 : 랜딩 패드(landing pad)
520 : 비아(via)
530 : 보호층
540 : 내층 회로
550 : 외층 회로
600 : 솔더 레지스트층
610 : 오염 방지층
700 : 캐비티(cavity)

Claims (17)

  1. 코어 기판;
    상기 코어 기판상에 적층되는 제 1 절연층;
    상기 제 1 절연층에 형성된 비아(via) 및 상기 비아(via)의 하면에 형성된 패드;
    상기 절연층에 적층된 형상유지 프리프레그층; 및
    상기 형상유지 프리프레그상에 적층되는 제 2 절연층을 포함하고,
    상기 형상유지 프리프레그와 제 2 절연층에 캐비티가 형성되어 상기 제 1 절연층의 상면과 상기 비아(via)가 노출되는 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 제 1 절연층 및 제 2 절연층은 프리프레그인 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 비아(via)가 캐비티 측으로 노출된 표면에 보호층이 더 형성된 인쇄회로기판.
  4. 제 1 항에 있어서,
    상기 캐비티에 반도체 칩이 실장 된 인쇄회로기판.
  5. 제 1 항에 있어서,
    상기 형상유지 프리프레그층는 No flow 프리프레그로 형성되는 인쇄회로기판.
  6. 제 1 항에 있어서,
    상기 제 2 절연층상에 외부 도전 패턴 및 상기 외부 도전 패턴상에 형성되는 솔더 레지스트층을 더 포함하는 인쇄회로기판.
  7. 반도체 칩의 실장을 위한 캐비티를 구비한 인쇄회로기판에 있어서,
    상기 인쇄회로기판은 코어층 및 빌드업층으로 구성되며,
    상기 코어층은 코어기판, 상기 코어 기판의 표면에 형성된 패드, 상기 코어기판상에 적층되는 제 1 절연층, 상기 패드상에 형성되며, 상기 제 1 절연층을 관통하여 형성되는 비아(via)를 포함하고,
    상기 빌드업층은 형상유지 프리프레그층, 상기 형상유지 프리프레그층 상에 적층되는 제 2 절연층을 포함하며,
    상기 캐비티는 상기 빌드업층에 형성되되, 상기 비아(via)가 상기 캐비티를 향하여 노출되도록 형성되는 인쇄회로기판.
  8. 제 7 항에 있어서,
    상기 제 1 절연층 및 제 2 절연층은 프리프레그인 인쇄회로기판.
  9. 제 7 항에 있어서,
    상기 제 1 절연층은 상기 캐비티의 바닥면을 구성하고, 상기 형상유지 프리프레그층과 제 2 절연층은 상기 캐비티의 측벽을 구성하는 인쇄회로기판.
  10. 제 7 항에 있어서,
    상기 비아(via)의 캐비티 측으로 노출된 표면에 보호층 더 형성된 인쇄회로기판.
  11. 반도체 칩의 실장을 위한 캐비티를 구비한 인쇄회로기판의 제조방법에 있어서,
    코어기판상에 패드를 형성하는 단계;
    상기 패드가 형성된 코어기판상에 제 1 절연층을 적층하는 단계;
    상기 제 1 절연층에 상기 패드에 접속되도록 비아홀을 형성하고 필(fill) 도금을 진행하여 비아(via)를 형성하는 단계;
    상기 비아(via)를 제외한 영역에 도금된 필(fill) 도금을 제거하는 단계;
    상기 비아(via)의 표면에 오염방지층을 형성하는 단계;
    상기 제 1 절연층상에 상기 비아가 노출되도록 개구부가 형성된 형상유지 프리프레그층을 적층하는 단계;
    상기 형상유지 프리프레그층상에 상기 개구부 및 상기 형상유지 프리프레그층을 모두 복개하도록 제 2 절연층을 적층하는 단계;
    상기 제 2 절연층 및 상기 형상유지 프리프레그층을 식각 후 제거하여 캐비티를 형성하는 단계; 및
    상기 오염방지층을 제거하는 단계를 포함하는 인쇄회로기판의 제조방법.
  12. 제 11 항에 있어서,
    상기 오염방지층을 제거하는 단계 후에 상기 비아(via)의 표면에 보호층을 형성하는 단계를 더 포함하는 인쇄회로기판의 제조방법.
  13. 제 11 항에 있어서,
    상기 오염방지층은 박리 잉크 또는 발포 테이프로 형성되는 인쇄회로기판의 제조방법.
  14. 제 11 항에 있어서,
    상기 제 2 절연층을 형성하는 단계 후에 상기 제 2 절연층상에 외층 회로를 형성하는 단계 및 상기 오염방지층을 제거하는 단계 후에 상기 외층 회로를 보호하는 솔더 레지스트층을 형성하는 단계를 더 포함하는 인쇄회로기판의 제조방법.
  15. 제 11 항에 있어서,
    상기 비아(via)를 형성하는 단계에서 비아홀의 형성은 CO2 레이저를 사용하는 인쇄회로기판의 제조방법.
  16. 제 11 항에 있어서,
    상기 캐비티를 형성하는 단계에서 상기 제 2 절연층 및 상기 형상유지 프리프레그층의 식각은 CO2 레이저를 사용하는 인쇄회로기판의 제조방법.
  17. 제 11 항에 있어서,
    상기 보호층은 OSP 또는 Ni/Pd/Au 표면처리층으로 형성되는 인쇄회로기판의 제조방법.
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