KR20150142992A - 박막 트랜지스터 어레이 기판 및 이의 제조 방법 - Google Patents
박막 트랜지스터 어레이 기판 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20150142992A KR20150142992A KR1020140071824A KR20140071824A KR20150142992A KR 20150142992 A KR20150142992 A KR 20150142992A KR 1020140071824 A KR1020140071824 A KR 1020140071824A KR 20140071824 A KR20140071824 A KR 20140071824A KR 20150142992 A KR20150142992 A KR 20150142992A
- Authority
- KR
- South Korea
- Prior art keywords
- light blocking
- region
- layer
- forming
- photoresist pattern
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000010409 thin film Substances 0.000 title claims description 37
- 238000000034 method Methods 0.000 title claims description 27
- 239000010410 layer Substances 0.000 claims abstract description 183
- 230000000903 blocking effect Effects 0.000 claims abstract description 152
- 239000011229 interlayer Substances 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 47
- 239000000463 material Substances 0.000 claims description 44
- 239000010408 film Substances 0.000 claims description 36
- 230000005540 biological transmission Effects 0.000 claims description 22
- 230000001590 oxidative effect Effects 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 238000004380 ashing Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 10
- 230000035515 penetration Effects 0.000 abstract 2
- 230000001681 protective effect Effects 0.000 description 14
- 230000008569 process Effects 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 9
- 239000011241 protective layer Substances 0.000 description 9
- 238000002834 transmittance Methods 0.000 description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Abstract
본 발명은 선택적 산화를 광차단층에 적용하여 개구율 및 투과율을 개선한 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은, 기판 상에, 중앙에 광차단 영역과, 양 외곽에 산화투과영역을 갖는 광차단층을 형성하는 단계;와, 상기 광차단층 덮으며 상기 기판 상에 제 1 버퍼층을 형성하는 단계;와, 상기 제 1 버퍼층 상부에, 상기 광차단 영역에 채널 영역을 갖는 액티브층을 형성하는 단계;와, 상기 액티브층을 덮으며 상기 제 1 버퍼층 상에 게이트 절연막을 형성하는 단계;와, 상기 게이트 절연막 상부에, 제 1 방향으로 상기 액티브층의 채널 영역과 중첩하는 게이트 전극을 가지며, 상기 광차단층의 광차단 영역을 노출시키는 게이트 라인을 형성하는 단계;와, 상기 게이트 라인을 덮으며, 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계; 및 상기 층상 절연막 상에 상기 액티브층 양단과 각각 접속되는 소스 전극 및 드레인 전극과, 상기 소스 전극과 일체형이며 상기 제 1 방향과 교차하는 방향의 데이터 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 표시 장치에 관한 것으로 특히, 개구율 및 투과율을 개선한 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 증가하고 있다. 이에 부응하여 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 표시 장치가 연구되어 왔으며, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
상기와 같은 표시 장치는 화소 영역마다 형성된 스위칭 소자인 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판을 포함한다. 박막 트랜지스터는 게이트 라인과 데이터 라인이 교차하여 정의된 화소 영역마다 형성되며, 채널 영역을 형성하는 액티브층, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 형성한다.
특히, 상기 액티브층 채널 영역에 광이 입사되면, 광누설 전류가 증가하여 플리커(flicker) 등의 화질 저하가 유발되는 문제점이 있다. 이를 해결하기 위해 액티브층과 중첩되도록 광차단층을 형성하는 구조가 제안되었으나, 이 경우, 광차단층 형성부위가 개구율 및 투과율을 저하시키는 요소로 작용하는 새로운 문제점이 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 선택적 산화를 광차단층에 적용하여 개구율 및 투과율을 개선한 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 기판 상에, 서로 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인;과, 상기 화소 영역의 교차부에, 상기 게이트 라인과 일체형의 게이트 전극과, 상기 데이터 라인과 일체형의 소스 전극과, 상기 소스 전극과 이격한 드레인 전극 및 상기 소스 전극과 드레인 전극과 각각 양단이 접속하며 소스 영역 및 드레인 영역을 갖고, 상기 게이트 라인과 중첩한 영역에 채널 영역을 갖는 액티브층을 포함하는 박막 트랜지스터; 및 상기 액티브층과 상기 기판 사이의 층간에, 상기 액티브 층의 채널 영역과 중첩한 광차단 영역을 갖고, 상기 게이트 라인으로부터 노출된 상기 광차단 영역의 외곽에 산화투과 영역을 갖는 광차단층을 포함하는 것에 그 특징이 있다.
여기서, 상기 광차단층의 상기 광차단 영역은 금속이며, 상기 산화투과 영역은 상기 광차단 영역을 이루는 금속의 금속산화막이다. 예를 들어, 상기 광차단층의 상기 광차단 영역은 상기 광차단 영역은 Mo, Ti, Al, Cu 중 어느 하나이거나, 이들 중 적어도 2개의 합금으로 이루어질 수 있다.
또한, 상기 광차단층에 직접 접하여, 상기 광차단 영역만을 덮는 절연버퍼층을 더 포함할 수 있다.
한편, 상기 드레인 전극과 접속된 수평부를 갖고, 상기 화소 영역에 복수개로 분기된 수직부를 갖는 화소 전극; 및 상기 화소 전극과 드레인 전극간의 접속 부위를 제외하고 상기 기판 전면에 형성된 공통 전극을 더 포함할 수 있다.
그리고, 상기 화소 전극의 수평부와 상기 게이트 라인 사이에 상기 광차단층의 산화 투과 영역이 위치한 것이 바람직하다.
동일한 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 기판 상에, 중앙에 광차단 영역과, 양 외곽에 산화투과영역을 갖는 광차단층을 형성하는 단계;와, 상기 광차단층 덮으며 상기 기판 상에 제 1 버퍼층을 형성하는 단계;와, 상기 제 1 버퍼층 상부에, 상기 광차단 영역에 채널 영역을 갖는 액티브층을 형성하는 단계;와, 상기 액티브층을 덮으며 상기 제 1 버퍼층 상에 게이트 절연막을 형성하는 단계;와, 상기 게이트 절연막 상부에, 제 1 방향으로 상기 액티브층의 채널 영역과 중첩하는 게이트 전극을 가지며, 상기 광차단층의 광차단 영역을 노출시키는 게이트 라인을 형성하는 단계;와, 상기 게이트 라인을 덮으며, 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계; 및 상기 층상 절연막 상에 상기 액티브층 양단과 각각 접속되는 소스 전극 및 드레인 전극과, 상기 소스 전극과 일체형이며 상기 제 1 방향과 교차하는 방향의 데이터 라인을 형성하는 단계를 포함하는 것에 또 다른 특징이 있다.
상기 광차단층을 형성하는 단계는, 일예로, 상기 기판 상에 광차단 물질 및 제 2 버퍼층을 전면 형성하는 단계;와, 상기 제 2 버퍼층 상에, 소정 폭을 가지며, 중앙에 제 1 두께로, 양 외곽에 제 1 두께보다 낮은 제 2 두께를 갖는 감광막 패턴을 형성하는 단계;와, 상기 감광막 패턴을 마스크로 이용하여 상기 제 2 버퍼층 및 광차단 물질을 동일 폭의 제 1 폭으로 남기는 단계;와, 상기 제 2 두께가 균일하게 제거되도록 상기 감광막 패턴을 애슁하여, 상기 제 1 폭보다 줄어들어 중앙에만 제 2 폭의 감광막 변성 패턴을 남기는 단계;와, 상기 감광막 변성 패턴을 마스크로 이용하여 상기 제 2 버퍼층을 식각하는 단계; 및 상기 식각된 제 2 버퍼층에 의해 노출된 상기 광차단 물질을 산화시켜, 중앙에 광차단 영역을 갖고 양 외곽이 산화투과 영역을 갖는 광차단층을 형성하는 단계를 포함하여 이루어질 수 있다.
상기 광차단 물질을 산화시키는 단계는 노출된 광차단 물질에 열을 가해 어닐링하여 이루어지거나 노출된 광차단 물질을 플라즈마 처리하여 이루어질 수 있다.
또한, 상기 광차단층을 형성하는 단계는, 다른 예로, 상기 기판 상에 광차단 물질을 전면 형성하는 단계;와, 상기 광차단 물질 상에, 소정 폭을 가지며, 중앙에 제 1 두께로, 양 외곽에 제 1 두께보다 낮은 제 2 두께를 갖는 감광막 패턴을 형성하는 단계;와, 상기 감광막 패턴을 마스크로 이용하여 상기 광차단 물질을 제 1 폭으로 남기는 단계;와, 상기 제 2 두께가 균일하게 제거되도록 상기 감광막 패턴을 애슁하여, 상기 제 1 폭보다 줄어들어 중앙에만 제 2 폭의 감광막 변성 패턴을 남기는 단계;와, 상기 감광막 변성 패턴을 마스크로 이용하여 노출된 상기 광차단층의 양 외곽을 산화시켜, 중앙에 광차단 영역을 갖고 양 외곽이 산화투과 영역을 갖는 광차단층을 형성하는 단계를 포함하여 이루어질 수 있다.
한편, 상기 광차단 물질을 산화시키는 단계는 노출된 광차단 물질을 플라즈마 처리하여 이루어질 수 있다.
상기와 같은 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은, 다음과 같은 효과가 있다.
액티브층에 누설전류가 발생되지 않도록 구비되는 광차단층을, 액티브층의 채널 영역을 제외한 영역에 대응하여 선택적 산화시켜 산화된 영역에서 개구율과 투과율을 향상시킬 수 있다.
따라서, 표시 장치에서 구동 영역의 효율을 높여 시감을 향상시킬 수 있는 이점이 있다.
또한, 산화 투과 영역을 구비한다 하여도 광차단 영역이 액티브 영역과 중첩하는 부위는 광차단 효과가 유지되어, 채널 부위에 대응하여 백라이트의 영향이 없어, 이로 인해 누설 전류를 방지하는 효과를 얻을 수 있을 것이다. 이로써, 박막 트랜지스터의 소자 신뢰성을 얻을 수 있다.
도 1은 본 발명의 박막 트랜지스터 어레이 기판을 나타낸 평면도
도 2는 도 1의 박막 트랜지스터의 액티브층, 게이트 라인, 광차단층을 나타낸 평면도
도 3은 본 발명의 제 1 실시예에 따른 도 1의 I~I' 선상의 단면도
도 4a 내지 도 4d는 본 발명의 광차단층 형성 방법의 제 1 실시예를 나타낸 공정 단면도
도 5는 본 발명의 제 2 실시예에 따른 도 1의 I~I' 선상의 단면도
도 6a 내지 도 6d는 본 발명의 광차단층 형성 방법의 제 2 실시예를 나타낸 공정 단면도
도 7a 내지 도 7i는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도
도 2는 도 1의 박막 트랜지스터의 액티브층, 게이트 라인, 광차단층을 나타낸 평면도
도 3은 본 발명의 제 1 실시예에 따른 도 1의 I~I' 선상의 단면도
도 4a 내지 도 4d는 본 발명의 광차단층 형성 방법의 제 1 실시예를 나타낸 공정 단면도
도 5는 본 발명의 제 2 실시예에 따른 도 1의 I~I' 선상의 단면도
도 6a 내지 도 6d는 본 발명의 광차단층 형성 방법의 제 2 실시예를 나타낸 공정 단면도
도 7a 내지 도 7i는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 대해 상세히 설명한다.
먼저, 제 1 실시예에 대해 설명한다.
도 1은 본 발명의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 2는 도 1의 박막 트랜지스터의 액티브층, 게이트 라인, 광차단층을 나타낸 평면도이다. 또한, 도 3은 본 발명의 제 1 실시예에 따른 도 1의 I~I' 선상의 단면도이다.
도 1과 같이, 본 발명의 박막 트랜지스터 어레이 기판은, 기판(100) 상에, 서로 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104)과, 상기 화소 영역의 교차부에, 상기 게이트 라인(102)과 일체형의 게이트 전극(106: 106A, 106B)과, 상기 데이터 라인(104)과 일체형의 소스 전극(108)과, 상기 소스 전극(108)과 이격한 드레인 전극(110) 및 상기 소스 전극(108)과 드레인 전극(110)과 각각 양단이 접속하며 소스 영역(114S) 및 드레인 영역(114D)을 갖고, 상기 게이트 라인(102)과 중첩한 영역에 채널 영역(114A, 114B)을 갖는 액티브층(114)을 포함하는 박막 트랜지스터(TFT) 및 상기 액티브층(114)과 상기 기판(100) 사이의 층간에, 상기 액티브층(114)의 채널 영역(114A, 114B)과 중첩한 광차단 영역(210B)을 갖고, 상기 게이트 라인(102)으로부터 노출된 상기 광차단 영역의 외곽에 산화투과 영역(210A)을 갖는 광차단층(210)을 포함하여 이루어진다.
여기서, 상기 광차단층(210)의 상기 광차단 영역(210B)은 금속이며, 상기 산화투과 영역(210A)은 상기 광차단 영역(210B)을 이루는 금속의 금속산화막이다. 예를 들어, 상기 광차단층(210)의 상기 광차단 영역(210B)은 Mo, Ti, Al, Cu 중 어느 하나이거나, 이들 중 적어도 2개의 합금일 수 있다. 만일, 상기 광차단 영역(210B)이 Mo, Ti 혹은 이들의 합금일 때, 상기 산화투과 영역(210A)은 MoO3, TiO2 또는 MoxTiyOz으로 이루어질 수 있다.
그런데, 상기 광차단층(210)을 이루는 재료는 반드시 이에 한한 것은 아니고, 상기 산화투과 영역(210A)을 정의할 때 이용되는 선택적 산화(oxidation) 공정에서 열 또는 플라즈마가 선택 부위에 가해질 때, 투명하게 변성될 수 있고, 다른 부위가 변성되지 않게 산화 공정에 이용되는 매체(열 또는 플라즈마)에 대해 내성이 있는 재료라면 다른 금속으로 변경될 수도 있을 것이다. 상기 선택적 산화 과정에서 변성되지 않은 상기 광차단 영역(210B)은 금속 자체의 차광 특성을 유지한다.
상기 광차단층(210)의 산화투과 영역(210A)은 선택적 산화(oxidation) 공정으로 정의되는데, 노출된 영역에 어닐링(annealing) 또는 플라즈마 처리하여 정의되는 것으로, 노출된 영역은 상기 광차단층(210)에 직접 접하여, 상기 광차단 영역(210B)만을 덮는 절연버퍼층(도 5의 220 참조)을 더 포함하여 이루어질 수 있다.
그리고, 상기 광차단층(210)의 산화투과 영역(210A)은 액티브층(114)의 채널 영역의 외곽인 것으로, 이는 채널 영역으로 백라이트측의 광이 투과되는 것을 방지하기 위함이다.
한편, 상기 드레인 전극(110)의 상부에는, 상기 드레인 전극(110)에 접속되며, 상기 화소 영역에 복수개로 분기되어 형성된 화소 전극(122)을 더 포함한다.
그리고, 상기 화소 전극(122)의 층과 상기 소스 전극(108) 및 드레인 전극(110)의 층 사이에, 상기 드레인 전극(110)과 화소 전극(122)의 접속부위를 대응하여 개구부(134)를 갖는 공통 전극(136)을 더 포함할 수 있다. 이 경우, 상기 공통 전극(136)은 개구부(136)를 제외하고는 판(plate) 상으로 형성되며, 그 상부에 중첩되어 형성된 화소 전극(134)과의 사이에, 기판(100) 상의 전극 및 라인들에 전압 인가시 프린지 필드(fringe field)가 형성된다. 예를 들어, 박막 트랜지스터 어레이가 액정 패널에 이용될 경우, 상술한 구조의 박막 트랜지스터 어레이 기판과 대향하여 컬러 필터 어레이를 갖는 대향 기판과, 박막 트랜지스터 어레이 기판과 대향 기판과의 사이에 액정층을 구비하여 이루어지며, 이 경우, 액정은 상기 프린지 필드에 따라 구동이 이루어져 표시에 이용된다.
또한, 경우에 따라 상기 공통 전극(136)과 상기 화소 전극(122)의 상하 관계는 도시된 바와 달리 반전될 수 있다.
구체적으로 화소 전극(122)은 게이트 라인(102) 및 데이터 라인(104)의 교차로 마련된 각 화소 영역의 보호막(128) 상에 형성된다. 이 화소 전극(122)은 화소 콘택홀(120)을 통해 노출된 제 2 전극 (124D)과 접속되는 제 1 수평부(122A)와, 제1 수평부(122A) 및 게이트 라인(102)과 나란하게 형성된 제 2 수평부(122B), 그리고 제1 및 제2 수평부(122A, 122B) 사이에 분기되어 연결된 화소부(122C)를 구비한다.
그리고, 게이트 라인(102)에 대비하여, 상기 산화투과 영역(210A)은 그 상하부로 노출된 형상이다.
상기 게이트 라인(102)은 상기 액티브층(114)의 채널 영역과 중첩하며 게이트 전극(106A, 106B)을 가지며, 이 경우, 게이트 전극(106A, 106B)은 게이트 라인(102)에서 돌출되지 않고, 동일 폭을 갖는다. 그리고, 상기 액티브층(114)과 중첩하여 갖는 게이트 전극(106A, 106B)의 개수에 따라 도시된 도면은 듀얼 게이트(dual gate)를 나타내나, 이 구조에 한하지 않고, 단일 게이트 구조 혹은 트리플 게이트 혹은 그 이상의 게이트 수를 구비하는 구조로도 변경될 수 있다. 이러한 복수개의 게이트를 구비하는 구조는 누설 전류를 줄이는 데 이점이 있다.
한편, 상기 화소 전극(122)의 제 1 수평부(122A)와 상기 게이트 라인(102) 사이의 공간에 상기 광차단층(210)의 상부 산화투과 영역(210A)이 위치한 것이, 투과율 및 개구율을 향상시키는 데 있어 바람직하다.
또한, 상기 광차단층(210)의 하부 산화투과 영역(210A) 또한, 투과성을 유지하여 게이트 라인(102) 하측의 투과율 향상에 기여할 수 있다.
한편, 도 1에 제공된 평면도에서 화소 영역에 프린지 필드를 생성할 수 있는 화소 전극(122)과 공통 전극(136)을 구비한 구조를 예로 들었지만, 본 발명의 산화투과 영역(210A)을 구비한 광차단층은 이러한 구조에 한하지 않고, 박막 트랜지스터 어레이 기판의 화소 영역에 화소 전극을 구비하고, 대향하는 컬러 필터 어레이 기판에 공통 전극을 전면 형성한 구조에서도 투과율 향상 용도로 이용될 수 있을 것이다.
상술한 박막 트랜지스터 어레이 기판이 액정 패널에 이용될 때, 상기 박막 트랜지스터 어레이 기판에 컬러 필터 어레이 기판이 대향된다. 이 때, 공통 전극(136)은 판상 전체에 동일한 공통 전압이 인가되어, 공통 전극(136)은 각 화소 영역에서 보호막(128)을 사이에 두고 화소 전극(122)과 중첩되어 프린지 필드를 형성한다. 이에 따라, 공통 전압이 공급된 공통 전극(136)은 박막 트랜지스터를 통해 비디오 신호가 공급되는 화소 전극(122)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
본 발명에 있어서, 박막 트랜지스터는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104)의 데이터 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(게이트 라인과 일체형), 소스 전극(108), 드레인 전극(110) 및 액티브층(114)을 구비하여 이루어진다.
이하, 도 3을 참조로, 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 단면 구조를 살펴본다.
기판(100) 상에 형성된 광차단층(210)은 제 1 폭(W1)을 가지며, 내측으로 중앙에 제 2 폭의 광차단 영역(210B)이 정의되며, 상기 광차단 영역(210B) 양 외측으로 산화투과 영역(210A)이 정의된다.
그리고, 상기 광차단층(210)을 덮으며, 제 1 버퍼층(126)이 형성되며, 상기 제 1 버퍼층(126) 상에, 광차단층(210)을 지나는 'U'자형의 액티브층(114)이 형성된다. 액티브층(114)는 반드시 'U'자형에 한하지 않고, 역 'U'자형으로 변경될 수도 있다.
여기서, 상기 액티브층(114)은 중앙에 복수개의 채널 영역(114A, 114B)이 이격하여 정의된다. 그리고, 상기 액티브층(114)의 채널 영역(114A, 114B)은 상기 광차단층(210)의 광차단 영역(210B)에 대응시켜 정의한다. 이러한 채널 영역(114A, 114B)은 액티브층(114) 형성시 바로 정의되는 것이 아니라 후술되는 게이트 라인(102) 형성 후, 상기 게이트 라인(102)을 이용한 도핑 공정에서, 도핑되지 않는 부위가 채널 영역(114A, 114B)으로 정해지는 것이다. 따라서, 상기 채널 영역(114A, 114B)을 제외한 액티브층(114)의 나머지 영역은 도핑 영역이며, 각각 액티브층(114)의 양단은 소스 영역(114S)과 드레인 영역(114D)이며, 채널 영역(114A, 114B) 사이는 공통 영역(114C)이 된다.
그리고, 소스 영역(114S)과 드레인 영역(114D)은, 다른 층에 형성되는 소스 전극(108) 및 드레인 전극(110)과의 접속을 위해, 그 폭을 늘려 형성한다.
광차단층(210)의 산화투과 영역(210A)이 상기 액티브층(114)의 도핑 영역인 소스/드레인 영역(114S, 114D) 및 공통 영역(114C)에 대응될 수 있으나, 기판(100) 하부의 백라이트를 통해 하부에서 광이 들어오더라도 오프 상태에서 채널 부위는 광차단 영역(210B)에 가려져 있어, 박막 트랜지스터의 채널 부위에서 오프 전류는 발생되지 않는다.
또한, 상기 액티브층(114)을 포함한 상기 제 1 버퍼층(126) 상에는 게이트 절연막(112)이 형성된다.
그리고, 상기 게이트 절연막(112) 상에 상기 액티브층(114)의 채널 영역(114A, 114b)을 지나며 게이트 전극(106A, 106B)을 갖도록 게이트 라인(102)을 형성한다. 여기서, 상기 게이트 라인(102)은 액티브층(114)에 불순물 도핑시 마스크로 이용되는 것으로, 게이트 라인(102)으로부터 노출된 액티브층(114)의 부위(114S, 114D, 114C)에 불순물이 도핑된다. 그리고, 게이트 전극(106A, 106B)는 상기 광차단층(210)의 광차단 영역(210B)이기도 한다.
상기 게이트 라인(102)을 포함한 상기 게이트 절연막(112) 상에 전면 층간 절연막(116)을 형성하고, 상기 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)을 노출시켜 제 1, 제 2 콘택홀(124S, 124D)을 형성한다.
상기 제 1, 제 2 콘택홀(124S, 124D)을 통해 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)과 접속되는 소스 전극(108) 및 드레인 전극(110)을 형성한다. 여기서, 상기 소스 전극(108)은 게이트 라인(102)과 교차하는 방향의 데이터 라인(104)과 일체형이다.
그리고, 상기 데이터 라인(104)을 포함한 소스 전극(108), 드레인 전극(110) 상부에는 전면 제 1 보호막(118)이 형성된다.
또한, 상기 제 1 보호막(118) 상부는 드레인 전극(110) 상부 일부에 대응하여 개구부(134)를 갖는 공통 전극(136)이 형성된다.
또한, 상기 공통 전극(136) 상에는 전면 제 2 보호막(128)이 형성되고, 상기 제 2 보호막(128) 상에 화소 전극(122)이, 상기 제 2 보호막(128) 및 제 2 층간 절연막(118)에 형성된 화소 콘택홀(120)을 통해 상기 드레인 전극(110)과 접속되어 형성된다.
여기서, 상기 드레인 전극(110)과 접속되는 상기 화소 전극(122)의 부위는 제 1 수평부(122A)이며, 화소 영역에서 상기 화소 전극(124)는 복수개의 전극으로 분기되는 화소부(122C)를 갖고, 분기된 화소부(122C)를 다시 연결시키며 인접한 게이트 라인과 부분적으로 오버랩된 제 2 수평부(122B)를 갖는다.
도 4a 내지 도 4d는 본 발명의 광차단층 형성 방법의 제 1 실시예를 나타낸 공정 단면도이다.
먼저, 도 4a와 같이, 상기 기판(100) 상에 광차단 물질(210s)을 전면 형성한다.
이어, 상기 광차단 물질(210s) 상에, 소정 폭을 가지며, 중앙에 제 1 두께(s1)로, 양 외곽에 제 1 두께(s1)보다 낮은 제 2 두께(s2)를 갖는 감광막 패턴(250)을 형성한다.
여기서, 상기 감광막 패턴(250)은 상기 광차단 물질(210s) 상에 전면 도포한 후, 상기 제 2 두께로 형성될 부위에 반투과부, 제 1 두께(s1)로 형성될 부위에 차광부, 나머지 부위에 투과부가 정의된 마스크를 이용하여 노광 및 현상하여 형성한다. 이러한 마스크로 정의되는 감광막 패턴(250)은 파지티브 감광성을 가진 것이며, 상술한 바와 반대로 차광부과 투과부가 반대로 정의되는 마스크를 이용할 경우 감광막 패턴(250)은 네거티브 감광성을 가진 재료를 이용한다.
이어, 상기 감광막 패턴(250a)을 마스크로 이용하여 도 4b와 같이, 상기 광차단 물질(210s)을 제 1 폭(W1)으로 남긴다.
이어, 상기 제 2 두께(s2)가 균일하게 제거되도록 상기 감광막 패턴을 애슁(ashing)하여, 상기 제 1 폭보다 줄어들어 중앙에만 제 2 폭(sw)의 감광막 변성 패턴(250a)을 남긴다.
이어, 도 4c와 같이, 상기 감광막 변성 패턴(250a)을 마스크로 이용하여 노출된 상기 광차단층 물질(210s)의 양 외곽을 산화시켜, 중앙에 광차단 영역(210B)을 갖고 양 외곽이 산화투과 영역(210A)을 갖는 광차단층(210)을 형성한다.
이러한 상기 광차단 물질(210s)을 산화시키는 단계는 노출된 광차단 물질을 플라즈마(plasma) 처리하여 이루어질 수 있다. 플라즈마 처리시에는 반응 가스로 산소(O2)를 공급하여, 노출된 부위에서 광차단 물질의 금속과 산소가 반응된 금속 산화막이 형성된다. 그리고, 이러한 금속 산화막을 투과성을 갖는 것으로, 상기 광차단층 형성시 금속 산화막의 형태에서 투과성을 갖는 재료에서 선택된다.
이어, 상기 감광막 변성 패턴(250a)을 제거한다.
이어, 도 4d와 같이, 상기 광차단층(210)을 제 1 버퍼층(126)을 형성한다.
이하, 제 2 실시예에 대해 설명한다.
도 5는 본 발명의 제 2 실시예에 따른 도 1의 I~I' 선상의 단면도이며, 도 6a 내지 도 6d는 본 발명의 광차단층 형성 방법의 제 2 실시예를 나타낸 공정 단면도이다.
도 5와 같이, 제 2 실시예는, 상기 광차단층(210)의 광차단 영역(210B) 상에만 절연 버퍼층(220)을 더 구비한 것이, 제 1 실시예와 차이점이며, 나머지 구성 및 기능면에서는 제 1 실시예와 같다.
먼저, 도 6a와 같이, 상기 기판(100) 상에 광차단 물질(210s) 및 제 2 버퍼층(220s)을 전면 형성한다.
이어, 상기 제 2 버퍼층(220s) 상에, 소정 폭을 가지며, 중앙에 제 1 두께(s1)로, 양 외곽에 제 1 두께보다 낮은 제 2 두께(s2)를 갖는 감광막 패턴(350)을 형성한다. 여기서, 상기 감광막 패턴(350)의 형성은 상술한 제 1실시예에서 마스크를 이용하여 감광막 패턴(250) 형성 방법과 동일하다.
이어, 상기 감광막 패턴(350)을 마스크로 이용하여, 도 6b와 같이, 상기 제 2 버퍼층(220s) 및 광차단 물질(210s)을 동일 폭의 제 1 폭(W1)으로 남긴다.
이어, 상기 제 2 두께(s2)가 균일하게 제거되도록 상기 감광막 패턴(350)을 애슁하여, 상기 제 1 폭보다 줄어들어 중앙에만 제 2 폭(W2)의 감광막 변성 패턴(350a)을 남긴다.
이어, 상기 감광막 변성 패턴(350a)을 마스크로 이용하여 상기 제 2 버퍼층(220s)을 식각하여 절연 버퍼층(220)을 형성한다.
이어, 상기 감광막 변성 패턴(350a)을 제거한다.
이어, 도 6c와 같이, 상기 절연 버퍼층(220)에 의해 노출된 상기 광차단 물질(210s)을 산화시켜, 중앙에 광차단 영역(210B)을 갖고 양 외곽이 산화투과 영역(210A)을 갖는 광차단층(210)을 형성한다.
상기 광차단 물질을 산화시키는 단계는 노출된 광차단 물질(210s)에 열을 가해 어닐링하여 이루어지거나 노출된 광차단 물질을 플라즈마 처리하여 이루어질 수 있다.
이어, 도 6d와 같이, 상기 절연 버퍼층(220)을 포함한 광차단층(210)을 덮도록 기판(100) 전면에 제 1 버퍼층(126)을 형성한다.
이와 같이, 상술한 실시예들에 의해 상기 광차단층(210)은 중앙이 광차단 영역(210B)으로 그 양 외곽이 산화투과 영역(210A)으로 정의되어, 이후, 백라이트를 통해 기판(100) 하부로 들어오는 광에 대해, 상기 산화투과 영역(210A)에 대해서는 광을 투과시키게 된다.
이하, 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 공정 단면도를 통해 살펴본다. 도시된 도면은 제 2 실시예에서 절연 버퍼층이 더 형성된 점을 제외하고 상술한 제 1, 제 2 실시예에서 모두 적용할 수 있으며, 도 3 및 도 5에서와 같이, 소스/드레인 전극을 덮는 제 1 보호막의 일층으로 형성할 수도 있고, 후술하는 바와 같이, 하부의 무기 보호막과 상부의 유기 보호막으로 나누어 형성할 수 있다.
도 7a 내지 도 7i는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.
도 7a와 같이, 기판(100) 상에 제 1 폭(W1)을 가지며, 내측으로 중앙에 제 2 폭(W2)의 광차단 영역(210B)이 정의되며, 상기 광차단 영역(210B) 양 외측으로 산화투과 영역(210A)이 정의된 광차단층(210)을 형성한다.
상기 광차단층(210)의 형성은 상술한 제 1, 제 2 실시예를 참조한다. 도시된 바는 제 1 실시예에 근거한 것이며, 제 2 실시예의 경우, 상기 광차단층(210)의 광차단 영역(210B)의 상부에 바로 접하여 절연 버퍼층이 형성된 점을 제외하고 제 1 실시예와 동일한 형상이다.
상기 산화투과 영역(210A)은 선택적 산화 처리로 투명성을 가지며, 상기 광차단 영역은 상기 광차단층(210)을 이루는 금속 고유의 차광을 갖는다.
이어, 도 7b와 같이, 상기 광차단층(210)을 덮으며, 제 1 버퍼층(126)을 형성한다.
이어, 상기 제 1 버퍼층(126) 상에, 광차단층(210)을 지나며 평면상(도 2 참조)으로 'U'자형의 액티브층(114)을 형성한다.
액티브층(114)은 반드시 'U'자형에 한하지 않고, 역 'U'자형으로 변경될 수도 있다.
이어, 도 7c와 같이, 상기 액티브층(114)을 포함한 상기 제 1 버퍼층(126) 상에는 게이트 절연막(112)을 형성한다.
그리고, 상기 게이트 절연막(112) 상에 일 방향으로 상기 'U'자형의 액티브층(114)을 2번 지나가며 중첩된 영역에 게이트 전극(106A, 106B)을 갖는 게이트 라인(102)을 형성한다.
이어, 상기 게이트 라인(102)을 마스크로 하여 액티브층(114)과 중첩된 부분을 제외하여 액티브층(114)에 고농도 불순물을 도핑한다.
이 때, 불순물이 도핑되지 않은 액티브층(114)의 영역은 채널 영역(114A, 114B)이 되며, 불순물이 도핑된 영역 중 액티브층(114) 양단은 각각 소스 영역(114S)과 드레인 영역(114D)으로 정의되며, 채널 영역(114A, 114B) 사이의 영역은 공통 영역(114C)이 된다.
여기서, 상기 게이트 라인(102)은 액티브층(114)에 불순물 도핑시 마스크로 이용되는 것으로, 게이트 라인(102)으로부터 노출된 액티브층(114)의 부위(114S, 114D, 114C)에 불순물이 도핑된다. 그리고, 액티브층(114)과 게이트 라인(102)의 부위인 게이트 전극(106A, 106B)은 상기 광차단층(210)의 광차단 영역(210B)에 대응되기도 한다. 이 때, 상기 산화투과 영역(210A)은 상기 게이트 라인(102)에서 노출되어 있다.
이어, 도 7d와 같이, 상기 게이트 라인(102)을 포함한 상기 게이트 절연막(112) 상에 전면 층간 절연막(116)을 형성하고, 상기 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)을 노출시켜 제 1, 제 2 콘택홀(124S, 124D)을 형성한다.
도 7e와 같이, 상기 제 1, 제 2 콘택홀(124S, 124D)을 통해 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)과 접속되는 소스 전극(108) 및 드레인 전극(110)을 형성한다. 여기서, 상기 소스 전극(108)은 게이트 라인(102)과 교차하는 방향의 데이터 라인(104)과 일체형이며, 함께 형성한다.
그리고, 도 7f와 같이, 상기 데이터 라인(104)을 포함한 소스 전극(108), 드레인 전극(110) 상부에는 전면 무기 보호막(118a)을 형성한다. 이어, 상기 무기 보호막(118a) 상에 콘택홀을 갖는 유기 보호막(118b)을 형성한다. 여기서, 무기 보호막(118a)과 유기 보호막(118b)은 함께, 제 1 보호막(118)으로 기능하며, 이어 형성할 공통 전극(136)과 소스/드레인 전극(108/110)간의 층간 분리를 한다.
이어, 도 7g와 같이, 상기 제 1 보호막(118) 상부에, 드레인 전극(110) 상부 일부에 대응하여 개구부(134)를 갖는 공통 전극(136)을 형성한다. 여기서, 상기 공통 전극(136)은 투명 전극이다.
또한, 상기 공통 전극(136) 상에는 전면 제 2 보호막(128)을 형성하고, 도 7h 와 같이, 상기 제 2 보호막(128), 무기 보호막(118a)을 선택적으로 제거하여 상기 드레인 전극(110) 상부 일부를 노출시킨 화소 콘택홀(120)을 형성한다.
이어, 도 7i와 같이, 상기 화소 콘택홀(120)을 통해 상기 드레인 전극(110)과 접속하며, 제 2 보호막(128) 상에, 화소 전극(122)을 형성한다. 여기서, 상기 제 2 보호막(128)은 화소 콘택홀(120) 형성의 연속성을 위해 무기 절연막일 수 있다. 또한, 상기 공통 전극(136)이나 화소 전극(122)은 투명한 ITO, IZO 등의 인듐 산화막으로 형성하여 형성 부위에서 투과성을 유지한다.
여기서, 상기 화소 전극(122)은 상기 드레인 전극(110)과 접속되어 제 1 수평부(122A)를 가지며, 화소 영역에서 상기 화소 전극(124)은 복수개의 전극으로 분기되는 화소부(122C)를 갖고, 분기된 화소부(122C)를 다시 연결시키며 인접한 게이트 라인과 부분적으로 오버랩된 제 2 수평부(122B)를 갖는다.
한편, 상기 제 1 보호막(118)은 도 7f 내지 도 7i에 개시된 바와 같이, 무기/유기 보호막의 적층체로 형성할 수도 있고, 도 3 및 도 5와 같이, 단일층의 보호막으로 이루어질 수도 있을 것이다. 후자의 경우, 화소 콘택홀을 정의함에 있어, 이중 정의가 요구되지 않고, 제 2 보호막과 함께 한번에 식각하여 화소 콘택홀을 정의할 수도 있고, 이 경우, 마스크 수 절감이 예상된다.
상술한 게이트 라인에 노출된 광차단층의 영역에 선택적 산화를 진행하여 투과성을 갖는 산화 투과 영역을 구비하는 경우, 게이트 라인 주변에서 투과율 및 개구율이 개선하여 시감 향상을 얻을 수 있다.
또한, 산화 투과 영역을 구비한다 하여도 광차단 영역이 액티브 영역과 중첩하는 부위는 광차단 효과가 유지되어, 채널 부위에 대응하여 백라이트의 영향이 없어, 이로 인해 누설 전류를 방지하는 효과를 얻을 수 있을 것이다. 이로써, 박막 트랜지스터의 소자 신뢰성을 얻을 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 102: 게이트 라인
104: 데이터 라인 106A, 106B: 게이트 전극
108: 소스 전극 110: 드레인 전극
126: 제 1 버퍼층
114: 반도체층 114A, 114B: 채널 영역
114D: 드레인 영역 114C: 공통 영역
114S: 소스 영역 122: 화소 전극
136: 공통 전극 210: 광차단층
210A: 산화투과 영역 210B: 광차단 영역
104: 데이터 라인 106A, 106B: 게이트 전극
108: 소스 전극 110: 드레인 전극
126: 제 1 버퍼층
114: 반도체층 114A, 114B: 채널 영역
114D: 드레인 영역 114C: 공통 영역
114S: 소스 영역 122: 화소 전극
136: 공통 전극 210: 광차단층
210A: 산화투과 영역 210B: 광차단 영역
Claims (12)
- 기판 상에, 서로 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인;
상기 화소 영역의 교차부에, 상기 게이트 라인과 일체형의 게이트 전극과, 상기 데이터 라인과 일체형의 소스 전극과, 상기 소스 전극과 이격한 드레인 전극 및 상기 소스 전극과 드레인 전극과 각각 양단이 접속하며 소스 영역 및 드레인 영역을 갖고, 상기 게이트 라인과 중첩한 영역에 채널 영역을 갖는 액티브층을 포함하는 박막 트랜지스터; 및
상기 액티브층과 상기 기판 사이의 층간에, 상기 액티브 층의 채널 영역과 중첩한 광차단 영역을 갖고, 상기 게이트 라인으로부터 노출된 상기 광차단 영역의 외곽에 산화투과 영역을 갖는 광차단층을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1항에 있어서,
상기 광차단층의 상기 광차단 영역은 금속이며, 상기 산화투과 영역은 상기 광차단 영역을 이루는 금속의 금속산화막인 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 2항에 있어서,
상기 광차단층의 상기 광차단 영역은 Mo, Ti, Al, Cu 중 어느 하나이거나, 이들 중 적어도 2개의 합금으로 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1항에 있어서,
상기 광차단층에 직접 접하여, 상기 광차단 영역만을 덮는 절연버퍼층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1항에 있어서,
상기 드레인 전극과 접속된 수평부를 갖고, 상기 화소 영역에 복수개로 분기된 수직부를 갖는 화소 전극; 및
상기 화소 전극과 드레인 전극간의 접속 부위를 제외하고 상기 기판 전면에 형성된 공통 전극을 더 포함한 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1항에 있어서,
상기 화소 전극의 수평부와 상기 게이트 라인 사이에, 상기 광차단층의 산화 투과 영역이 위치한 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 기판 상에, 중앙에 광차단 영역과, 양 외곽에 산화투과영역을 갖는 광차단층을 형성하는 단계;
상기 광차단층 덮으며 상기 기판 상에 제 1 버퍼층을 형성하는 단계;
상기 제 1 버퍼층 상부에, 상기 광차단 영역에 대응하여 채널 영역을 갖는 액티브층을 형성하는 단계;
상기 액티브층을 덮으며 상기 제 1 버퍼층 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상부에, 제 1 방향으로 상기 액티브층의 채널 영역과 중첩하는 게이트 전극을 가지며, 상기 광차단층의 광차단 영역을 노출시키는 게이트 라인을 형성하는 단계;
상기 게이트 라인을 덮으며, 상기 게이트 절연막 상에 층간 절연막을 형성하는 단계; 및
상기 층상 절연막 상에 상기 액티브층 양단과 각각 접속되는 소스 전극 및 드레인 전극과, 상기 소스 전극과 일체형이며 상기 제 1 방향과 교차하는 방향의 데이터 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 7항에 있어서,
상기 광차단층을 형성하는 단계는,
상기 기판 상에 광차단 물질 및 제 2 버퍼층을 전면 형성하는 단계;
상기 제 2 버퍼층 상에, 제 1 폭을 가지며, 중앙에 제 1 두께로, 양 외곽에 제 1 두께보다 낮은 제 2 두께를 갖는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 마스크로 이용하여 상기 제 2 버퍼층 및 광차단 물질을 동일 폭의 제 1 폭으로 남기는 단계;
상기 제 2 두께가 균일하게 제거되도록 상기 감광막 패턴을 애슁하여, 상기 제 1 폭보다 줄어들어 중앙에만 제 2 폭의 감광막 변성 패턴을 남기는 단계;
상기 감광막 변성 패턴을 마스크로 이용하여 상기 제 2 버퍼층을 식각하는 단계; 및
상기 식각된 제 2 버퍼층에 의해 노출된 상기 광차단 물질을 산화시켜, 중앙에 광차단 영역을 갖고 양 외곽이 산화투과 영역을 갖는 광차단층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 8항에 있어서,
상기 광차단 물질을 산화시키는 단계는 노출된 광차단 물질에 열을 가해 어닐링하여 이루어지는 것을 특징으로 박막 트랜지스터 어레이 기판의 제조 방법. - 제 8항에 있어서,
상기 광차단 물질을 산화시키는 단계는 노출된 광차단 물질을 플라즈마 처리하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 7항에 있어서,
상기 광차단층을 형성하는 단계는,
상기 기판 상에 광차단 물질을 전면 형성하는 단계;
상기 광차단 물질 상에, 제 1 폭을 가지며, 중앙에 제 1 두께로, 양 외곽에 제 1 두께보다 낮은 제 2 두께를 갖는 감광막 패턴을 형성하는 단계;
상기 감광막 패턴을 마스크로 이용하여 상기 광차단 물질을 상기 제 1 폭으로 남기는 단계;
상기 제 2 두께가 균일하게 제거되도록 상기 감광막 패턴을 애슁하여, 상기 제 1 폭보다 줄어들어 중앙에만 제 2 폭의 감광막 변성 패턴을 남기는 단계;
상기 감광막 변성 패턴을 마스크로 이용하여 노출된 상기 광차단 물질의 양 외곽을 산화시켜, 중앙에 광차단 영역을 갖고 양 외곽이 산화투과 영역을 갖는 광차단층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 11항에 있어서,
상기 광차단 물질을 산화시키는 단계는 노출된 광차단 물질을 플라즈마 처리하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140071824A KR102188068B1 (ko) | 2014-06-13 | 2014-06-13 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140071824A KR102188068B1 (ko) | 2014-06-13 | 2014-06-13 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150142992A true KR20150142992A (ko) | 2015-12-23 |
| KR102188068B1 KR102188068B1 (ko) | 2020-12-07 |
Family
ID=55082246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140071824A KR102188068B1 (ko) | 2014-06-13 | 2014-06-13 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102188068B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111146210A (zh) * | 2020-01-02 | 2020-05-12 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
| WO2022242031A1 (zh) * | 2021-05-20 | 2022-11-24 | 京东方科技集团股份有限公司 | 阵列基板、显示面板 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04284452A (ja) * | 1991-03-14 | 1992-10-09 | Fujitsu Ltd | 光学マスクの製造方法 |
| JPH1048809A (ja) * | 1996-06-26 | 1998-02-20 | Lg Semicon Co Ltd | 位相シフトマスクの製造方法 |
| KR20040091184A (ko) * | 2003-04-19 | 2004-10-28 | 엘지.필립스 엘시디 주식회사 | 횡전계형 액정 표시 장치 및 그 제조 방법 |
| KR20050075871A (ko) * | 2004-01-16 | 2005-07-25 | 삼성에스디아이 주식회사 | 박막 트랜지스터를 구비한 평판표시장치 |
| KR20130058511A (ko) * | 2011-11-25 | 2013-06-04 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20140071218A (ko) * | 2012-12-03 | 2014-06-11 | 엘지디스플레이 주식회사 | 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법 |
-
2014
- 2014-06-13 KR KR1020140071824A patent/KR102188068B1/ko active IP Right Grant
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04284452A (ja) * | 1991-03-14 | 1992-10-09 | Fujitsu Ltd | 光学マスクの製造方法 |
| JPH1048809A (ja) * | 1996-06-26 | 1998-02-20 | Lg Semicon Co Ltd | 位相シフトマスクの製造方法 |
| KR20040091184A (ko) * | 2003-04-19 | 2004-10-28 | 엘지.필립스 엘시디 주식회사 | 횡전계형 액정 표시 장치 및 그 제조 방법 |
| KR20050075871A (ko) * | 2004-01-16 | 2005-07-25 | 삼성에스디아이 주식회사 | 박막 트랜지스터를 구비한 평판표시장치 |
| KR20130058511A (ko) * | 2011-11-25 | 2013-06-04 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20140071218A (ko) * | 2012-12-03 | 2014-06-11 | 엘지디스플레이 주식회사 | 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111146210A (zh) * | 2020-01-02 | 2020-05-12 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
| WO2022242031A1 (zh) * | 2021-05-20 | 2022-11-24 | 京东方科技集团股份有限公司 | 阵列基板、显示面板 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102188068B1 (ko) | 2020-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI579624B (zh) | 邊緣電場切換型液晶顯示裝置用陣列基板及其製造方法 | |
| US8450744B2 (en) | High light transmittance in-plane switching liquid crystal display device and method for manufacturing the same | |
| KR102420398B1 (ko) | 액정 표시 장치 및 그 제조방법 | |
| KR101152528B1 (ko) | 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법 | |
| US10211262B2 (en) | Display substrate and method of manufacturing the same | |
| JP5120828B2 (ja) | 薄膜トランジスタ基板とその製造方法、及びこれを有する液晶表示パネルとその製造方法 | |
| EP2521180A1 (en) | Active matrix substrate and method for manufacturing same | |
| JP2003215599A (ja) | 液晶表示装置 | |
| JP2004199074A (ja) | 薄膜トランジスタアレイ基板及びこれを含む液晶表示装置 | |
| WO2012117695A1 (ja) | 半導体装置及びその製造方法並びに表示装置 | |
| JP2018018049A (ja) | 表示装置 | |
| JP2000243963A (ja) | 薄膜トランジスタ及び表示装置 | |
| KR100908849B1 (ko) | 횡전계형 액정표시장치용 어레이 기판, 이의 제조방법 및 이를 포함하는 한 횡전계형 액정표시장치 | |
| JP6436333B2 (ja) | 表示装置 | |
| KR20160080954A (ko) | 박막트랜지스터 어레이 기판 및 그의 제조방법 | |
| KR102188068B1 (ko) | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 | |
| JP2008311545A (ja) | 表示装置 | |
| JP5090133B2 (ja) | 液晶表示装置 | |
| JP2009271105A (ja) | 液晶表示装置の製造方法 | |
| KR101255298B1 (ko) | 액정표시장치 및 그의 제조방법 | |
| KR20070120234A (ko) | 컬러필터 기판, 이를 갖는 표시패널, 및 이의 제조방법 | |
| KR20070075159A (ko) | 표시장치 및 그 제조방법 | |
| JP2002184998A (ja) | 表示装置用アレイ基板、この製造方法、及びこれを備える平面表示装置 | |
| KR101325976B1 (ko) | 박막트랜지스터와, 이를 포함하는 어레이기판 및 이의제조방법 | |
| KR20070003190A (ko) | 액정표시소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |