KR20160080954A - 박막트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents

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Abstract

본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판의 전면 상에 형성되는 차광막; 차광막 상에 순차 형성되는 버퍼막, 액티브층, 게이트절연막, 제 1 층간절연막; 상기 액티브층 중 상기 채널영역을 사이에 두고 상호 이격하는 소스영역과 드레인영역에 대응하고, 상기 제 1 층간절연막, 상기 게이트절연막, 상기 액티브층 및 상기 버퍼막을 관통하는 제 1 및 제 2 콘택홀; 및 상기 제 1 및 제 2 콘택홀과 대응하고 상기 제 1 및 제 2 콘택홀보다 넓은 너비이며 상기 차광막을 관통하는 제 1 및 제 2 회피홀을 포함한다. 이와 같이, 제 1 및 제 2 회피홀이 제 1 및 제 2 콘택홀보다 넓은 너비이므로, 별도의 마스크 공정으로 차광막을 패터닝하지 않더라도, 제 1 및 제 2 콘택홀을 통해 액티브층에 연결되는 소스전극과 드레인전극이 차광막에 연결되는 것이 방지된다.

Description

박막트랜지스터 어레이 기판 및 그의 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
본원은 액티브 매트릭스 방식의 액정표시장치(Liquid Crystal Display device: LCD)에 적용 가능한 박막트랜지스터 어레이 기판 및 그의 제조방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이러한 평판표시장치들은 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 대향 합착된 한 쌍의 기판 사이에 고유의 발광물질 또는 편광물질이 개재된 구조이다.
그 중 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여, 영상을 표시하는 장치이다. 일반적으로, 액정표시장치는 한 쌍의 기판 사이에 끼워진 액정층을 포함하는 액정표시패널과, 액정표시패널와 광을 조사하는 백라이트유닛을 포함한다. 액정표시패널은 액정층으로 이루어진 가늘고 긴 형태의 액정을 소정의 초기 방향으로 배향한 상태에서, 각 화소영역에 액정의 배열 방향을 변형시키는 소정의 전계를 형성함으로써 각 화소영역의 광 투과율을 조절하고, 그로 인해 영상을 표시한다.
한편, 평판표시패널이 능동 매트릭스 구동 방식(Active Matrix Driving Mode)으로 구동되는 경우, 평판표시패널의 한 쌍의 기판 중 어느 하나는 박막트랜지스터 어레이 기판이다.
일반적인 박막트랜지스터 어레이 기판은 복수의 화소영역을 정의하도록 상호 교차하는 게이트라인과 데이터라인, 및 복수의 화소영역에 대응하고 게이트라인과 데이터라인 사이의 교차영역에 배치되는 복수의 박막트랜지스터를 포함한다. 이러한 박막트랜지스터 어레이 기판은 표시영역에 복수의 서브화소영역을 정의하고, 각 서브화소영역의 광 방출 여부를 독립적으로 구동한다.
각 박막트랜지스터는 게이트전극, 액티브층, 소스전극 및 드레인전극을 포함하는데, 액티브층과 게이트전극 간의 위치 관계에 따라 탑게이트 형태 또는 바텀게이트형태일 수 있다.
바텀게이트형태의 박막트랜지스터는 게이트전극을 덮은 게이트절연막 상에 형성되는 액티브층을 포함한다. 반면, 탑게이트형태의 박막트랜지스터는 액티브층을 덮은 게이트절연막 상에 형성되는 게이트전극을 포함한다.
도 1은 일반적인 탑게이트형태의 박막트랜지스터를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 탑게이트형태의 박막트랜지스터는 기판(11) 상에 형성되는 광차단층(12), 차광층(12)을 덮는 버퍼층(13) 상에 형성되고 차광층(12)과 오버랩하는 액티브층(14), 액티브층(14)을 덮는 게이트절연막(15) 상에 형성되고 액티브층(14)과 오버랩하는 게이트전극(16), 게이트전극(16)을 덮는 층간절연막(17) 상에 형성되고 상호 이격하는 소스전극(18)과 드레인전극(19)을 포함한다.
여기서, 액티브층(14) 중 소스전극(18)과 드레인전극(19) 사이의 채널영역을 포함한 적어도 일부는 버퍼막(13)을 사이에 두고서 차광층(12)과 오버랩한다. 이러한 차광층(12)은 액정표시패널 하부에 배치된 백라이트유닛(미도시)의 광이 액티브층(14)에 조사되는 것을 차단하기 위한 것이다. 이러한 차광층(12)을 더 포함함으로써, 백라이트유닛의 광으로 인하여 박막트랜지스터에 누설전류가 발생하는 것이 방지될 수 있다.
달리 설명하면, 바텀게이트형태의 박막트랜지스터는 백라이트유닛과 액티브층 사이의 게이트전극을 포함함으로써, 백라이트유닛(미도시)의 광이 액티브층으로 입사되는 것을 차단하기 위한 별도의 차광층이 불필요하다. 그러나, 탑게이트형태의 박막트랜지스터는 백라이트유닛(미도시)의 광이 액티브층(14)에 입사되는 것을 차단하기 위한 차광층(12)과, 차광층(12)을 액티브층(14)으로부터 절연시키는 버퍼층(13)을 더 포함해야 한다.
더불어, 액정표시장치의 경우, 각 화소영역의 발광영역을 통해 광을 선택적으로 투과시킴으로써 영상을 표시한다. 그러므로, 액정표시장치에 적용되는 박막트랜지스터 어레이 기판에 있어서, 차광층(12)은 적어도 각 화소영역의 발광영역에 형성되지 않도록 패터닝되어야 한다.
이에, 탑게이트형태의 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판을 제조하는 경우에, 차광층(12)을 패터닝하기 위한 마스크 공정이 필수적으로 부가되어야 하므로, 제조 공정의 단순화에 불리하고, 제조비용 및 제조시간이 감소되기 어려운 문제점이 있다.
본원은 액정표시장치에 구비될 수 있고 탑게이트형태의 박막트랜지스터를 포함하는 박막트랜지스터 어레이 기판에 있어서, 차광층을 포함하면서도, 각 화소영역의 발광영역을 통해 광이 투과되는 구조일 뿐만 아니라, 마스크 공정 수가 증가되지 않는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공한다.
이와 같은 과제를 해결하기 위하여, 본원은 기판의 전면 상에 형성되는 차광막; 상기 차광막 상에 형성되는 버퍼막; 상기 버퍼막 상에 형성되고 각 화소영역의 비발광영역 중 일부에 대응하는 액티브층; 상기 버퍼막 상에 형성되고 상기 액티브층을 덮는 게이트절연막; 상기 게이트절연막 상에 형성되는 제 1 층간절연막; 상기 액티브층 중 상기 채널영역을 사이에 두고 상호 이격하는 소스영역과 드레인영역에 대응하고, 상기 제 1 층간절연막, 상기 게이트절연막, 상기 액티브층 및 상기 버퍼막을 관통하는 제 1 및 제 2 콘택홀; 및 상기 제 1 및 제 2 콘택홀과 대응하고 상기 제 1 및 제 2 콘택홀보다 넓은 너비이며 상기 차광막을 관통하는 제 1 및 제 2 회피홀을 포함하는 박막트랜지스터 어레이 기판을 제공한다.
그리고, 본원은 기판의 전면 상에 차광막과 버퍼막을 순차적으로 형성하는 단계; 상기 버퍼막 상에, 상기 각 화소영역의 비발광영역 중 일부에 대응하는 액티브층을 형성하는 단계; 상기 버퍼막 상에 상기 액티브층을 덮는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막, 상기 게이트절연막, 상기 액티브층 및 상기 버퍼막을 패터닝하여, 상기 액티브층 중 상기 채널영역을 사이에 두고 상호 이격하는 소스영역과 드레인영역에 대응하는 제 1 및 제 2 콘택홀을 형성하는 단계; 및 상기 차광막을 패터닝하여, 상기 제 1 및 제 2 콘택홀과 대응하고 상기 제 1 및 제 2 콘택홀보다 넓은 너비인 제 1 및 제 2 회피홀을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.
본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판의 전면 상에 형성되는 차광막과 더불어, 액티브층의 소스영역과 드레인영역에 대응하는 제 1 및 제 2 콘택홀과 각 화소영역의 발광영역에 대응하는 개구홀, 및 제 1 및 제 2 콘택홀과 개구홀에 대응하고 차광막을 관통하는 제 1, 제 2 및 제 3 회피홀을 포함한다.
이로써, 별도의 마스크 공정으로 차광막을 패터닝하지 않더라도, 제 1 및 제 2 회피홀에 의해 소스전극 및 드레인전극이 차광막에 연결되는 것이 방지된다. 그리고, 제 3 회피홀에 의해 박막트랜지스터 어레이 기판 하부에 배치된 백라이트유닛의 광이 각 화소영역의 발광영역에서 차광막으로 가로막혀서 외부로 방출되지 못하는 것이 방지된다.
그리고, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 액티브층의 소스영역 및 드레인영역에 대응하는 제 1 및 제 2 콘택홀과 각 화소영역의 발광영역에 대응하는 개구홀을 형성하는 단계 이후에, 습식식각을 이용하여 차광막 중 제 1 및 제 2 콘택홀 및 개구홀에 의해 노출되는 일부를 패터닝하여, 제 1 및 제 2 콘택홀 및 개구홀에 대응하고 차광막을 관통하는 제 1, 제 2 및 제 3 회피홀을 형성하는 단계를 포함한다. 이로써, 버퍼막을 형성하는 단계 이전에 별도의 마스크 공정으로 차광막을 패터닝하는 공정을 포함하지 않더라도, 소스전극과 드레인전극이 차광막에 연결되는 것과, 각 화소영역의 발광영역에서 광이 차광막에 의해 차단되는 것이 방지된다. 그러므로, 차광막(LS)에 대한 마스크 공정이 생략될 수 있으므로, 차광막을 더 포함하는 구조에 따른 제조비용 및 제조시간의 증가가 방지될 수 있다.
도 1은 일반적인 탑게이트형태의 박막트랜지스터를 나타낸 단면도이다.
도 2는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 있어서, 어느 하나의 화소영역을 나타낸 평면도이다.
도 3은 도 2의 I-I'를 나타낸 단면도이다.
도 4는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a 및 도 12b는 도 4의 각 단계를 나타낸 공정도이다.
도 13은 본원의 다른 일 실시예에 따른 박막트랜지스터 어레이 기판에 있어서, 어느 하나의 화소영역을 나타낸 평면도이다.
이하, 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판 및 그의 제조방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 2 및 도 3을 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.
도 2는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 있어서, 어느 하나의 화소영역을 나타낸 평면도이고, 도 3은 도 2의 I-I'를 나타낸 단면도이다.
본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 복수의 화소영역을 정의하도록 상호 교차하는 게이트라인과 데이터라인, 및 복수의 화소영역에 대응하는 복수의 박막트랜지스터를 포함한다.
도 2에 도시한 바와 같이, 박막트랜지스터 어레이 기판(100)은 각 화소영역(PA)이 정의되도록 상호 교차하는 게이트라인(GL)과 데이터라인(DL), 각 화소영역(PA)에 대응하고 게이트라인(GL)과 데이터라인(DL) 사이의 교차영역에 배치되는 박막트랜지스터(TFT), 각 화소영역(PA)에 대응하는 화소전극(PE), 및 복수의 화소영역(PA)에 대응하는 공통전극(CE)을 포함한다.
박막트랜지스터(TFT)는 각 화소영역(PA)의 비발광영역 중 일부에 대응하는 액티브층(ACT), 액티브층(ACT)의 채널영역에 오버랩하는 게이트전극(GE), 액티브층(ACT) 중 채널영역을 사이에 두고 상호 이격하는 소스영역과 드레인영역에 오버랩하는 소스전극(SE)과 드레인전극(DE)을 포함한다.
액티브층(ACT)은 각 화소영역(PA)의 비발광영역 중 게이트라인(GL)과 데이터라인(DL)의 교차영역인 일부에 대응한다. 이러한 액티브층(ACT)은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나일 수 있다. 특히, 액티브층(ACT)은 저온도에서 성장된 다결정실리콘(LOW TEMP POLY SILICON; LTPS)일 수 있다.
게이트전극(GE)은 게이트라인(GL)에 연결된다. 예시적으로, 게이트전극(GE)은 게이트라인(GL) 중 액티브층(ACT)의 채널영역에 오버랩하는 일부일 수 있다. 예시적으로, 하나의 액티브층(ACT)에 오버랩하는 게이트전극(GE)은 둘 이상일 수 있다. 이 경우, 도 2에 상세히 도시되어 있지 않으나, 액티브층(ACT) 중 둘 이상의 게이트전극(GE) 사이에 대응하는 일부는 도체화 처리될 수 있다.
소스전극(SE)은 데이터라인(DL)에 연결된다. 예시적으로, 소스전극(SE)은 데이터라인(DL) 중 액티브층(ACT)의 소스영역에 오버랩하는 일부일 수 있다. 그리고, 소스전극(SE)은 제 1 콘택홀(CT1)을 통해 액티브층(ACT)의 소스영역에 연결된다.
드레인전극(DE)은 소스전극(SE)으로부터 이격되고, 제 2 콘택홀(CT2)을 통해 액티브층(ACT)의 드레인영역에 연결된다.
공통전극(CE)은 각 화소영역(PA) 중 드레인전극(DE)에 대응하는 일부를 제외한 나머지 영역에 대응한다. 즉, 공통전극(CE)은 각 화소영역(PA) 중 실질적으로 광이 방출되는 발광영역에 대응하는 일부를 포함한다. 그리고, 도 2에 상세히 도시되어 있지 않으나, 공통전극(CE)은 이웃하는 둘 이상의 화소영역(PA)에 대응할 수 있다.
화소전극(PE)은 각 화소영역(PA)의 발광영역에 대응하고, 제 3 콘택홀(CT3)을 통해 박막트랜지스터(TFT)의 드레인전극(DE)에 연결된다. 그리고, 화소전극(PE)은 각 화소영역(PA)의 발광영역에서 공통전극(CE)과 오버랩하고 상호 이격하는 둘 이상의 빗살패턴을 포함한다.
이에, 공통전극(CE)에 공통전압이 인가된 상태에서, 박막트랜지스터(TFT)를 통해 화소전극(PE)에 화소전압이 인가되면, 각 화소영역(PA)의 발광영역에서, 공통전극(CE)과 화소전극(PE) 사이에 횡전계가 발생된다.
이와 같이, 공통전극(CE)과 화소전극(PE) 사이의 횡전계 발생 여부에 따라, 각 화소영역(PA)의 발광영역을 통해 광이 투과되도록 하기 위하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 각 화소영역(PA)의 발광영역에 대응하는 개구홀(OPH)을 더 포함한다.
한편, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 박막트랜지스터 어레이 기판(100)의 하부에 배치되는 백라이트유닛(미도시)의 광이 액티브층(ACT)으로 입사되는 것을 차단하기 위한 차광막(LS)과, 차광막(LS)을 관통하는 제 1, 제 2 및 제 3 회피홀(LSH1, LSH2, LSH3)을 더 포함한다.
제 1 회피홀(LSH1)은 소스전극(SE)과 액티브층(ACT) 사이를 연결하기 위한 제 1 콘택홀(CT1)에 대응한다. 제 2 회피홀(LSH2)은 드레인전극(DE)과 액티브층(ACT) 사이를 연결하기 위한 제 2 콘택홀(CT2)에 대응한다.
그리고, 제 3 회피홀(LSH3)은 개구홀(OPH)과 마찬가지로, 각 화소영역(PA)의 발광영역에 대응한다. 이와 같이 각 화소영역(PA)의 발광영역에 대응하고, 차광막(LS)을 관통하는 제 3 회피홀(LSH3)을 통해, 각 화소영역(PA)의 발광영역에서 광이 방출된다.
구체적으로, 도 3에 도시한 바와 같이, 차광막(LS)은 각 화소영역의 전체영역에 대응하도록, 기판(101)의 전면 상에 형성된다. 이러한 차광막(LS)은 광을 차단하는 금속물질 또는 블랙매트릭스물질로 이루어질 수 있다.
차광막(LS)은 차광막(LS) 상에 형성된 버퍼막(102)으로 덮인다.
액티브층(ACT)은 버퍼막(102) 상에 형성되고, 각 화소영역(PA)의 비발광영역 중 일부에 대응한다. 이러한 액티브층(ACT)은 차광막(LS)과 오버랩하므로, 박막트랜지스터 어레이 기판(100) 하부의 백라이트유닛에서 조사되는 광으로부터 차단된다.
액티브층(ACT)은 버퍼막(102) 상에 형성되는 게이트절연막(103)으로 덮인다.
게이트전극(GE)은 게이트절연막(103) 상에 형성되고, 액티브층(ACT)의 채널영역에 오버랩한다.
게이트전극(GE)은 게이트절연막(103) 상에 형성되는 제 1 층간절연막(104)으로 덮인다.
소스전극(SE) 및 드레인전극(DE)은 제 1 층간절연막(104) 상에 형성되고, 상호 이격한다.
소스전극(SE)은 데이터라인(DL) 중 액티브층(ACT)의 소스영역에 오버랩하는 일부로 이루어질 수 있다. 그리고, 소스전극(SE)은 액티브층(ACT)의 소스영역 중 일부를 노출하는 제 1 콘택홀(CT1)을 통해 액티브층(ACT)의 소스영역에 연결된다
제 1 콘택홀(CT1)은 액티브층(ACT)의 소스영역에 대응하고, 제 1 층간절연막(104), 게이트절연막(103), 액티브층(ACT) 및 버퍼막(102)을 관통한다.
더불어, 차광막(LS)을 관통하는 제 1 회피홀(LSH1)은 제 1 콘택홀(CT1)에 대응하고, 제 1 콘택홀(CT1)보다 넓은 너비로 형성된다. 이러한 제 1 회피홀(LSH1)에 의해, 소스전극(SE)이 제 1 콘택홀(CT1)을 통해 차광막(LS)과 연결되는 것이 방지된다.
드레인전극(DE)은 액티브층(ACT) 중 채널영역을 사이에 두고 소스영역으로부터 이격하는 드레인영역에 오버랩한다. 그리고, 드레인전극(DE)은 액티브층(ACT)의 드레인영역 중 일부를 노출하는 제 2 콘택홀(CT2)을 통해 액티브층(ACT)의 드레인영역에 연결된다.
제 2 콘택홀(CT2)은 액티브층(ACT)의 드레인영역에 대응하고, 제 1 층간절연막(104), 게이트절연막(103), 액티브층(ACT) 및 버퍼막(102)을 관통한다.
그리고, 차광막(LS)을 관통하는 제 2 회피홀(LSH2)은 제 2 콘택홀(CT2)에 대응하고, 제 2 콘택홀(CT2)보다 넓은 너비로 형성된다. 이러한 제 2 회피홀(LSH2)에 의해, 드레인전극(DE)이 제 2 콘택홀(CT2)를 통해 차광막(LS)과 연결되는 것이 방지된다.
더불어, 제 1 및 제 2 콘택홀(CT1, CT2)과 마찬가지로, 개구홀(OPH)은 제 1 층간절연막(104), 게이트절연막(103), 액티브층(ACT) 및 버퍼막(102)을 관통한다. 개구홀(OPH)은 각 화소영역(PA)의 발광영역에 대응한다.
차광막(LS)을 관통하는 제 3 회피홀(LSH3)은 개구홀(OPH)에 대응하고, 개구홀(OPH)보다 넓은 너비이다.
이러한 개구홀(OPH) 및 제 3 회피홀(LSH3)을 통해, 박막트랜지스터 어레이 기판(100) 하부의 백라이트유닛(미도시)에서 조사된 광이 외부로 방출된다.
이러한 데이터라인(DL), 소스전극(SE) 및 드레인전극(DE)은 제 1 층간절연막(104) 상에 형성되는 제 2 층간절연막(105)으로 덮인다. 여기서, 기판(101) 중 개구홀(OPH) 및 제 3 회피홀(LSH3)에 의해 노출되는 일부 또한 제 2 층간절연막(105)으로 덮인다.
제 2 층간절연막(105)은 그 위에 형성되는 보호막(106)으로 덮인다.
보호막(106)은 그 하부의 단차가 전달되지 않고 평평한 상면을 포함할 수 있을 정도의 두께이다. 예시적으로, 보호막(106)은 유기절연재료로 이루어질 수 있다.
공통전극(CE)은 보호막(106) 상에 형성되고 각 화소영역(PA) 중 드레인전극(DE)에 대응하는 영역을 제외한 나머지에 대응한다. 즉, 공통전극(CE)은 각 화소영역(PA)의 발광영역에 대응하는 일부를 포함함으로써, 개구홀(OPH)과 오버랩한다.
공통전극(CE)은 보호막(106) 상에 형성되는 제 3 층간절연막(107)으로 덮인다.
화소전극(PE)은 제 3 층간절연막(107) 상에 형성되고, 드레인전극(DE)의 적어도 일부를 노출하는 제 3 콘택홀(CT3)을 통해 박막트랜지스터의 드레인전극(DE)에 연결된다. 그리고, 화소전극(PE)은 각 화소영역(PA)의 발광영역에서, 개구홀(OPH) 및 공통전극(CE)에 오버랩하고, 상호 이격하는 둘 이상의 빗살패턴을 포함한다.
제 3 콘택홀(CT3)은 드레인전극(DE)에 대응하고, 제 3 층간절연막(107), 보호막(106) 및 제 2 층간절연막(105)을 관통한다.
이상과 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 각 화소영역의 전체 영역에 대응하고 기판의 전면 상에 형성되는 차광막(LS)과 더불어, 제 1 및 제 2 콘택홀(CT1, CT2)과 개구홀(OPH)에 대응하고 차광막(LS)을 관통하는 제 1, 제 2 및 제 3 회피홀(LSH1, LSH2, LSH3)을 포함한다. 이로써, 별도의 마스크 공정으로 차광막(LS)에 대한 패터닝을 실시하지 않더라도, 소스전극(SE) 및 드레인전극(DE)이 제 1 및 제 2 콘택홀(CT1, CT2)을 통해 액티브층(ACT)에만 연결되고, 제 1 및 제 2 회피홀(LSH1, LSH2)에 의해 차광막(LS)에 연결되지 않는다. 그리고, 제 3 회피홀(LSH3)에 의해, 각 화소영역(PA)의 발광영역에서 광이 차광막(LS)으로 차단되지 않고 외부로 방출될 수 있다.
다음, 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a 및 도 12b를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 제조하는 방법에 대해 설명한다.
도 4는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a 및 도 12b는 도 4의 각 단계를 나타낸 공정도이다.
도 4에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판의 전면 상에 차광막과 버퍼막을 순차적으로 형성하는 단계(S11), 버퍼막 상에 액티브층을 형성하는 단계(S12), 액티브층을 덮는 게이트절연막을 형성하는 단계(S13), 게이트절연막 상에 게이트라인 및 게이트전극을 형성하는 단계(S14), 게이트전극을 덮는 제 1 층간절연막을 형성하는 단계(S15), 제 1 층간절연막, 게이트절연막, 액티브층 및 버퍼막을 관통하는 제 1 및 제 2 콘택홀 및 개구홀을 형성하는 단계(S16), 차광막을 관통하고 제 1 및 제 2 콘택홀 및 개구홀에 대응하는 제 1, 제 2 및 제 3 회피홀을 형성하는 단계(S17), 제 1 층간절연막 상에 소스전극 및 드레인전극을 형성하는 단계(S18), 소스전극 및 드레인전극을 덮는 제 2 층간절연막 및 보호막을 순차적으로 형성하는 단계(S19), 보호막 상에 공통전극을 형성하는 단계(S20), 공통전극을 덮는 제 3 층간절연막을 형성하는 단계(S21), 제 3 층간절연막, 보호막 및 제 2 층간절연막을 관통하는 제 3 콘택홀을 형성하는 단계(S22) 및 제 3 층간절연막 상에 화소전극을 형성하는 단계(S23)를 포함한다.
도 5a 및 도 5b에 도시한 바와 같이, 기판(101)의 전면 상에 차광막(LS)을 형성하고, 차광막(LS) 상에 차광막(LS)을 덮는 버퍼막(102)을 형성한다. (S11) 그리고, 버퍼막(102) 상에 각 화소영역(PA)의 비발광영역 중 일부에 대응하는 액티브층(ACT)을 형성한다. (S12)
도 6a 및 도 6b에 도시한 바와 같이, 버퍼막(102) 상에 액티브층(ACT)을 덮는 게이트절연막(103)을 형성하고 (S13), 게이트절연막(103) 상에 일 방향(도 6a의 가로방향)으로 연장되는 게이트라인(GL) 및 게이트라인(GL)과 연결되고 액티브층(ACT)의 채널영역에 오버랩하는 게이트전극(GE)을 형성한다. (S14) 여기서, 게이트전극(GE)은 게이트절연막(103) 상에 형성되는 게이트라인(GL) 중 액티브층(ACT)에 오버랩하는 일부일 수 있다.
도 7a 및 도 7b에 도시한 바와 같이, 게이트절연막(103) 상에 게이트라인(GL) 및 게이트전극(GE)을 덮는 제 1 층간절연막(104)을 형성한다. (S15) 그리고, 제 1 층간절연막(104), 게이트절연막(103), 액티브층(ACT) 및 버퍼막(102)을 패터닝하여, 제 1 및 제 2 콘택홀(CT1, CT2) 및 개구홀(OPH)을 형성한다. (S16) 이때, 제 1 및 제 2 콘택홀(CT1, CT2) 및 개구홀(OPH)을 형성하기 위하여 제 1 층간절연막(104), 게이트절연막(103), 액티브층(ACT) 및 버퍼막(102)을 패터닝하는 공정은 건식식각으로 실시된다.
제 1 콘택홀(CT1)은 액티브층(ACT)의 소스영역 중 적어도 일부를 노출한다. 즉, 제 1 콘택홀(CT1)은 액티브층(ACT)의 소스영역에 대응하고, 제 1 층간절연막(104), 게이트절연막(103), 액티브층(ACT) 및 버퍼막(102)을 관통한다.
제 2 콘택홀(CT2)은 액티브층(ACT)의 드레인영역 중 적어도 일부를 노출한다. 즉, 제 2 콘택홀(CT2)은 액티브층(ACT)의 드레인영역에 대응하고, 제 1 층간절연막(104), 게이트절연막(103), 액티브층(ACT) 및 버퍼막(102)을 관통한다.
개구홀(OPH)은 각 화소영역(PA)의 발광영역에 대응하고, 제 1 층간절연막(104), 게이트절연막(103), 액티브층(ACT) 및 버퍼막(102)을 관통한다.
도 8a 및 도 8b에 도시한 바와 같이, 차광막(LS) 중 제 1 및 제 2 콘택홀(CT1, CT2) 및 개구홀(OPH)에 의해 노출되는 일부를 패터닝하여, 제 1 및 제 2 콘택홀(CT1, CT2)에 대응하는 제 1 및 제 2 회피홀(LSH1, LSH2)과, 개구홀(OPH)에 대응하는 제 3 회피홀(LSH3)을 형성한다. (S17) 이때, 제 1, 제 2 및 제 3 회피홀(LSH1, LSH2, LSH3)을 형성하기 위하여 차광막(LS)을 패터닝하는 공정은 습식식각으로 실시된다.
제 1 회피홀(LSH1)은 제 1 콘택홀(CT1)에 이어지고, 제 1 콘택홀(CT1)보다 넓은 너비를 갖는다.
제 2 회피홀(LSH2)은 제 2 콘택홀(CT2)에 이어지고, 제 2 콘택홀(CT2)보다 넓은 너비를 갖는다.
제 3 회피홀(LSH3)은 개구홀(OPH)에 이어지고, 개구홀(OPH)보다 넓은 너비를 갖는다.
이때, 개구홀(OPH) 및 그에 이어지고 차광막(LS)을 관통하는 제 3 회피홀(LSH3)에 의해, 기판(101) 하부에 배치된 백라이트유닛(미도시)의 광이 차광막(LS)으로 차단되지 않고 외부로 방출될 수 있다.
다음, 도 9a 및 도 9b에 도시한 바와 같이, 제 1 층간절연막(104) 상에 데이터라인(DL), 소스전극(SE) 및 드레인전극(DE)을 형성한다. (S18)
소스전극(SE)은 데이터라인(DL) 중 액티브층(ACT)의 소스영역에 오버랩하는 일부로 이루어지고, 제 1 콘택홀(CT1)을 통해 액티브층(ACT)의 소스영역에 연결된다. 그리고, 소스전극(SE)은 제 1 콘택홀(CT1)보다 넓은 너비인 제 1 회피홀(LSH1)에 의해 차광막(LS)으로부터 이격된다.
드레인전극(DE)은 소스전극(SE)으로부터 이격되고, 액티브층(ACT)의 드레인영역에 오버랩하고, 제 2 콘택홀(CT2)을 통해 액티브층(ACT)의 드레인영역에 연결된다. 그리고, 드레인전극(DE)은 제 2 콘택홀(CT2)보다 넓은 너비인 제 2 회피홀(LSH2)에 의해 차광막(LS)으로부터 이격된다.
여기서, 액티브층(ACT) 중 소스전극(SE)과 드레인영역(DE) 사이는 채널영역이 된다.
도 10a 및 도 10b에 도시한 바와 같이, 제 1 층간절연막(104) 상에 데이터라인(DL), 소스전극(SE) 및 드레인전극(DE)을 덮는 제 2 층간절연막(105)과, 제 2 층간절연막(105) 상에 평평한 상면을 갖는 보호막(106)을 순차적으로 형성한다. (S19) 이때, 기판(101) 중 개구홀(OPH) 및 제 3 회피홀(LSH3)에 의해 노출되는 일부 또한 제 2 층간절연막(105)으로 덮인다.
이어서, 보호막(106) 상에 개구홀(OPH)에 오버랩하는 공통전극(CE)을 형성한다. (S20) 공통전극(CE)은 각 화소영역(PA) 중 드레인전극(DE)에 대응하는 영역을 제외한 나머지영역에 배치된다.
도 11a 및 도 11b에 도시한 바와 같이, 보호막(106) 상에 공통전극(CE)을 덮는 제 3 층간절연막(107)을 형성한다. (S21) 그리고, 제 3 층간절연막(107), 보호막(106) 및 제 2 층간절연막(105)을 패터닝하여, 제 3 콘택홀(CT3)을 형성한다. (S22)
제 3 콘택홀(CT3)은 드레인전극(DE) 중 적어도 일부를 노출한다. 즉, 제 3 콘택홀(CT3)은 드레인전극(DE)에 대응하고, 제 3 층간절연막(107), 보호막(106) 및 제 2 층간절연막(105)을 관통한다.
다음, 도 12a 및 도 12b에 도시한 바와 같이, 제 3 층간절연막(107) 상에 각 화소영역(PE)의 발광영역에 오버랩하는 화소전극(PE)을 형성한다. (S23)
화소전극(PE)은 드레인전극(DE)의 적어도 일부를 노출하는 제 3 콘택홀(CT3)을 통해 박막트랜지스터의 드레인전극(DE)에 연결되고, 각 화소영역(PA)의 발광영역에서, 개구홀(OPH) 및 공통전극(CE)에 오버랩하고, 상호 이격하는 둘 이상의 빗살패턴을 포함한다.
이상과 같이, 본원의 일 실시예에 따른 박막트랜지스터의 제조방법은 건식식각을 이용하여 제 1 및 제 2 콘택홀 및 개구홀을 형성하는 단계(S16) 이후에, 습식식각을 통해, 차광막(LS) 중 제 1 및 제 2 콘택홀 및 개구홀에 의해 노출되는 일부를 패터닝하여 제 1, 제 2 및 제 3 회피홀(LSH1, LSH2, LSH3)을 형성하는 단계(S17)를 포함한다.
이로써, 버퍼막(102)을 형성하기 전에 마스크 공정을 적용하여 차광막(LS)을 패터닝하는 단계를 포함하지 않더라도, 소스전극(SE)과 드레인전극(DE) 중 어느 하나가 차광막(LS)에 연결되는 것이 방지될 뿐만 아니라, 각 화소영역(PA)의 발광영역에서, 기판(101) 하부에 배치된 백라이트유닛의 광이 차광막(LS)에 의해 차단되는 것이 방지된다. 즉, 차광막(LS)에 대한 마스크 공정이 생략될 수 있으므로, 차광막(LS)을 더 포함하는 구조에 따른 제조비용 및 제조시간의 증가가 방지될 수 있다.
다음, 본원의 다른 일 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.
도 13은 본원의 다른 일 실시예에 따른 박막트랜지스터 어레이 기판에 있어서, 어느 하나의 화소영역을 나타낸 평면도이다.
도 13에 도시한 바와 같이, 본원의 다른 일 실시예에 따른 박막트랜지스터 어레이 기판은 제 1 및 제 2 콘택홀(CT1, CT2) 및 개구홀(OPH)이 상호 이어지는 통합된 형태로 이루어지고, 제 1 및 제 2 콘택홀(CT1, CT2) 및 개구홀(OPH) 모두에 대응하고 차광막(LS)을 관통하는 제 4 회피홀(LSH4)을 포함하는 점을 제외하면, 앞서 설명한 본원의 일 실시예와 동일하므로 이하에서 중복 설명을 생략한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 박막트랜지스터 어레이 기판
PA: 화소영역 GL: 게이트라인
DL: 데이터라인 PE: 화소전극
CE: 공통전극 LS: 차광막
CT1, CT2: 제 1 및 제 2 콘택홀
LSH1, LSH2: 제 1 및 제 2 회피홀
OPH: 개구홀 LSH3: 제 3 회피홀
TFT: 박막트랜지스터 ACT: 액티브층
GE: 게이트전극 SE: 소스전극
DE: 드레인전극 CT3: 제 3 콘택홀
101: 기판 102: 버퍼막
103: 게이트절연막 104: 제 1 층간절연막
105: 제 2 층간절연막 106: 보호막
107: 제 3 층간절연막

Claims (12)

  1. 복수의 화소영역을 포함한 박막트랜지스터 어레이 기판에 있어서,
    기판의 전면 상에 형성되는 차광막;
    상기 차광막 상에 형성되는 버퍼막;
    상기 버퍼막 상에 형성되고 상기 각 화소영역의 비발광영역 중 일부에 대응하는 액티브층;
    상기 버퍼막 상에 형성되고 상기 액티브층을 덮는 게이트절연막;
    상기 게이트절연막 상에 형성되고 상기 액티브층의 채널영역에 오버랩하는 게이트전극;
    상기 게이트절연막 상에 형성되고 상기 게이트전극을 덮는 제 1 층간절연막;
    상기 액티브층 중 상기 채널영역을 사이에 두고 상호 이격하는 소스영역과 드레인영역에 대응하고, 상기 제 1 층간절연막, 상기 게이트절연막, 상기 액티브층 및 상기 버퍼막을 관통하는 제 1 및 제 2 콘택홀;
    상기 제 1 및 제 2 콘택홀과 대응하고 상기 제 1 및 제 2 콘택홀보다 넓은 너비이며 상기 차광막을 관통하는 제 1 및 제 2 회피홀;
    상기 제 1 층간절연막 상에 형성되고 상기 제 1 콘택홀을 통해 상기 액티브층의 소스영역과 연결되는 소스전극; 및
    상기 제 1 층간절연막 상에 형성되고 상기 소스전극에서 이격하며 상기 제 2 콘택홀을 통해 상기 액티브층의 드레인영역과 연결되는 드레인전극을 포함하는 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 소스전극 및 상기 드레인전극은 상기 제 1 및 제 2 회피홀에 의해 상기 차광막으로부터 이격하는 박막트랜지스터 어레이 기판.
  3. 제 1 항에 있어서,
    상기 각 화소영역의 발광영역에 대응하고 상기 제 1 층간절연막, 상기 게이트절연막, 상기 액티브층 및 상기 버퍼막을 관통하는 개구홀; 및
    상기 개구홀에 대응하고 상기 개구홀보다 넓은 너비이며 상기 차광막을 관통하는 제 3 회피홀을 더 포함하는 박막트랜지스터 어레이 기판.
  4. 제 3 항에 있어서,
    상기 제 1 층간절연막 상에 형성되고 상기 소스전극 및 상기 드레인전극을 덮는 제 2 층간절연막;
    상기 제 2 층간절연막 상에 형성되는 보호막;
    상기 보호막 상에 형성되고 상기 개구홀에 오버랩하는 공통전극;
    상기 보호막 상에 형성되고 상기 공통전극을 덮는 제 3 층간절연막; 및
    상기 제 3 층간절연막 상에 형성되고 상기 개구홀에 오버랩하는 화소전극을 더 포함하는 박막트랜지스터 어레이 기판.
  5. 제 4 항에 있어서,
    상기 드레인전극에 대응하고 상기 제 3 층간절연막, 상기 보호막, 상기 제 2 층간절연막을 관통하는 제 3 콘택홀을 더 포함하고,
    상기 화소전극은 상기 제 3 콘택홀을 통해 상기 드레인전극과 연결되는 박막트랜지스터 어레이 기판.
  6. 제 3 항에 있어서,
    상기 제 1 및 제 2 콘택홀과 상기 개구홀은 상호 연결되는 통합된 형태인 박막트랜지스터 어레이 기판.
  7. 복수의 화소영역을 포함한 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서,
    기판의 전면 상에 차광막과 버퍼막을 순차적으로 형성하는 단계;
    상기 버퍼막 상에, 상기 각 화소영역의 비발광영역 중 일부에 대응하는 액티브층을 형성하는 단계;
    상기 버퍼막 상에 상기 액티브층을 덮는 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에, 상기 액티브층의 채널영역에 오버랩하는 게이트전극을 형성하는 단계;
    상기 게이트절연막 상에 상기 게이트전극을 덮는 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막, 상기 게이트절연막, 상기 액티브층 및 상기 버퍼막을 패터닝하여, 상기 액티브층 중 상기 채널영역을 사이에 두고 상호 이격하는 소스영역과 드레인영역에 대응하는 제 1 및 제 2 콘택홀을 형성하는 단계;
    상기 차광막을 패터닝하여, 상기 제 1 및 제 2 콘택홀과 대응하고 상기 제 1 및 제 2 콘택홀보다 넓은 너비인 제 1 및 제 2 회피홀을 형성하는 단계; 및
    상기 제 1 층간절연막 상에 상호 이격하는 소스전극과 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 콘택홀을 형성하는 단계는 건식식각으로 실시되고,
    상기 제 1 및 제 2 회피홀을 형성하는 단계는 습식식각으로 실시되는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 7 항에 있어서,
    상기 소스전극 및 드레인전극을 형성하는 단계에서,
    상기 소스전극은 상기 제 1 콘택홀을 통해 상기 액티브층의 소스영역과 연결되고 상기 제 1 회피홀에 의해 상기 차광막으로부터 이격하며,
    상기 드레인전극은 상기 제 2 콘택홀을 통해 상기 액티브층의 드레인영역과 연결되고 상기 제 2 회피홀에 의해 상기 차광막으로부터 이격하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 7 항에 있어서,
    상기 제 1 및 제 2 콘택홀을 형성하는 단계에서, 상기 각 화소영역의 발광영역에 대응하는 개구홀을 더 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 회피홀을 형성하는 단계에서, 상기 개구홀에 대응하고 상기 개구홀보다 넓은 너비인 제 3 회피홀을 더 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 층간절연막 상에 상기 소스전극 및 상기 드레인전극을 덮는 제 2 층간절연막 및 보호막을 순차적으로 형성하는 단계;
    상기 보호막 상에, 상기 개구홀에 오버랩하는 공통전극을 형성하는 단계;
    상기 보호막 상에 상기 공통전극을 덮는 제 3 층간절연막을 형성하는 단계;
    상기 제 3 층간절연막, 상기 보호막 및 상기 제 2 층간절연막을 패터닝하여, 상기 드레인전극에 대응하는 제 3 콘택홀을 형성하는 단계; 및
    상기 제 3 층간절연막 상에, 상기 개구홀에 오버랩하고 상기 제 3 콘택홀을 통해 상기 드레인전극에 연결되는 화소전극을 형성하는 단계를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
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