KR20150134014A - 칩 전자부품 및 그 실장기판 - Google Patents

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Abstract

본 발명은 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측 코일 도체 패턴 두께는 다른 코일 도체 패턴의 두께보다 작은 칩 전자부품을 제공한다.

Description

칩 전자부품 및 그 실장기판{Chip electronic component and board having the same mounted thereon}
본 발명은 칩 전자부품 및 그 실장기판에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.
이러한 박막형 인덕터는 절연 기판 상에 코일 패턴을 형성한 후 외부에 자성체 재료를 충진하여 제작한다.
한편, 상기 인덕터의 중요한 성질 중 직류 저항(Rdc)을 개선하기 위해서는 도금의 면적이 중요한데, 이를 위해 높은 전류 밀도로 가하여 도금이 코일의 위에 방향으로만 성장할 수 있는 이방 도금 공법을 적용하고 있다.
구체적으로, 상기 인덕터의 코일을 형성하는 기판 도금 공정은 우선 1차 패턴 도금 공정 이후 코일의 특정 부위에 솔더 레지스트(Solder Resist, SR) 또는 드라이 필름 레지스트(Dry Film Resist, DFR) 등과 같은 절연제를 도포하여 2차 인입선 도금을 실시한다.
그러나, 일반적으로 1차 패턴 도금 후 2차 인입선 도금 공정에서는 최외측 패턴 도금층과 최내측 패턴 도금층 외에 내부 패턴 도금층은 양 방향에 인접한 도금층으로 인해 거의 유사한 도금 폭과 두께를 가진다.
반면, 상기 최외측 패턴 도금층과 최내측 패턴 도금층은 일 방향에 인접한 도금층이 없어 2차 인입선 도금시 상기 일 방향으로 과도한 도금이 형성될 수 있어, 결과적으로 최외측 및 최내측 코일 도체 패턴은 내부 코일 도체 패턴에 비해 도금 폭이 더 큰 것이 일반적이다.
한편, 인덕터를 구성하는 코일 도체 패턴은 최외측 코일 도체 패턴에서부터 최내측 코일 도체 패턴의 순서로 즉, 외부에서 내부로 갈수록 코일의 폭이 얇아지는 것이 특성을 개선하기 위해 최적의 코일 구조일 수 있다.
그러나, 상술한 바와 같이 일반적인 기판 도금 공정에서는 상기의 최적의 코일 구조를 구현할 수 없어 인덕터의 특성 개선에 한계가 있는 실정이다.
일본공개공보 제1999-204337호
본 발명은 칩 전자부품 및 그 실장기판에 관한 것이다.
상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,
절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측 코일 도체 패턴 두께는 다른 코일 도체 패턴의 두께보다 작은 칩 전자부품을 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 다른 실시형태는,
절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측 코일 도체 패턴 폭을 Wo1 및 인접한 내부 코일 도체 패턴 폭을 Wi라 하면, Wo1〈 Wi를 만족하는 칩 전자부품을 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 다른 실시형태는 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측 코일 도체 패턴 폭을 Wo1 및 최외측 코일 도체 패턴 폭을 Wo2라 하면, Wo1〈 Wo2를 만족하는 칩 전자부품을 제공한다.
또한, 본 발명의 다른 일 실시형태는 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및 상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측 코일 도체 패턴은 패턴 도금층으로 이루어지며, 나머지 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 형성된 도금층을 포함하는 칩 전자부품을 제공한다.
또한, 본 발명의 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 칩 전자부품;을 포함하는 칩 전자부품의 실장 기판을 제공한다.
본 발명의 일 실시형태의 칩 전자부품에 의하면 인덕터를 구성하는 금속 코일 패턴이 원하는 위치에서 특정한 코일 선폭과 도금 두께를 갖도록 할 수 있다.
또한, 본 발명의 일 실시형태의 칩 전자부품에 의하면 종래 대비 칩 인덕터의 품질 계수 즉, Q 특성을 개선할 수 있다.
또한, 종래 대비 칩 인덕터의 코일의 턴 수에 차이가 없어 인덕턴스를 유사하게 유지하면서도, 코일 도체 패턴의 위치별 선폭과 도금 두께를 조절함으로써, Q 특성을 개선할 수 있다.
한편, 본 발명의 일 실시형태의 칩 전자부품에 의하면 직류 저항(Rdc) 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 칩 전자부품의 상부 평면도이다.
도 3은 도 1의 I-I'선에 의한 단면도이다.
도 4는 도 3의 A 부분을 확대하여 도시한 개략도이다.
도 5는 본 발명의 다른 실시형태에 따른 도 3의 A 부분을 확대하여 도시한 개략도이다.
도 6a 및 도 6b는 본 발명의 비교예에 따른 칩 전자부품의 주파수별 인덕턴스 및 Q 특성을 나타낸 그래프이다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 칩 전자부품의 주파수별 인덕턴스 및 Q 특성을 나타낸 그래프이다.
도 8은 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일 패턴이 나타나게 도시한 개략 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 칩 전자부품의 상부 평면도이다.
도 3은 도 1의 I-I'선에 의한 단면도이다.
도 4는 도 3의 A 부분을 확대하여 도시한 개략도이다.
도 1 내지 도 4를 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 칩 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
상기 박막형 인덕터(100)는 자성체 본체(50), 절연 기판(23), 코일 도체 패턴(42, 44)을 포함한다.
상기 박막형 인덕터(100)는 절연 기판(23) 상에 코일 도체 패턴(42, 44)을 형성한 후 외부에 자성체 재료를 충진하여 제작할 수 있다.
한편, 상기 박막형 인덕터(100)의 중요한 성질 중 직류 저항(Rdc)을 개선하기 위해서는 도금의 면적이 중요한데, 이를 위해 높은 전류 밀도를 가하여 도금이 코일의 위에 방향으로만 성장할 수 있는 이방 도금 공법을 적용하고 있다.
구체적으로, 상기 인덕터의 코일을 형성하는 절연 기판 도금 공정은 우선 1차 패턴 도금 공정 이후 코일의 특정 부위에 솔더 레지스트(Solder Resist, SR) 또는 드라이 필름 레지스트(Dry Film Resist, DFR) 등과 같은 절연제를 도포하여 2차도금을 실시한다.
상기 1차 패턴 도금 공정에 의해 패턴 도금층이 형성되며, 상기 공정은 절연 기판 상에 감광성 수지(Photo-Resist)를 도포하고 포토 마스크(Photo Mask)에 의해 코일 도체 패턴을 노광, 전사하여 현상처리 하면 광이 닿지 않은 부분의 레지스트(Resist)가 남게 되며, 이 상태에서 도금을 수행하고 나머지 레지스트(Resist)를 제거하면 상기 패턴 도금층이 형성될 수 있다.
상기 1차 패턴 도금 공정 이후 절연 기판 상에 2차 도금을 실시하여 도금층을 성장시킴으로써, 상기 코일 도체 패턴(42, 44)을 절연 기판(23)의 상부 및 하부에 배치시킬 수 있다.
일반적인 박막형 인덕터의 경우 높은 인덕턴스(Inductance, L)와 낮은 직류저항(Rdc)이 요구되며, 특히 주파수별 인덕턴스 값의 편차가 적어야 하는 경우에 주로 사용되는 부품이다.
자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않으며 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등을 이용할 수 있다.
상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 예를 들어 Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 금속계 연자성 재료의 입자 직경은 0.1μm 내지 30μm 일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(23)은 얇은 박막으로 형성되고, 도금으로 코일 도체 패턴(42, 44)을 형성할 수 있는 재질이라면 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등으로 형성될 수 있다.
상기 절연 기판(23)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부를 형성할 수 있다. 자성체로 충진되는 코어부를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.
상기 절연 기판(23)의 일면에 코일 형상의 패턴을 가지는 코일 도체 패턴(42)이 형성될 수 있으며, 상기 절연 기판(23)의 반대 면에도 코일 형상의 패턴을 가지는 코일 도체 패턴(44)이 형성될 수 있다.
상기 코일 도체 패턴(42, 44)은 스파이럴(spiral) 형상의 코일 패턴을 포함할 수 있으며, 상기 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴(42, 44)은 상기 절연 기판(23)에 형성되는 비아 전극(46)을 통해 전기적으로 접속될 수 있다.
상기 코일 도체 패턴(42, 44) 및 비아 전극(46)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
한편, 도면에 도시하지는 않았으나, 상기 코일 도체 패턴(42, 44)의 표면에는 절연막이 형성될 수 있다.
상기 절연막은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포, 딥핑(dipping) 공정 등 공지의 방법으로 형성할 수 있다.
상기 절연막은 박막으로 형성할 수 있는 것이라면 특별히 제한은 없으나 예를 들어, 포토레지스트(PR), 에폭시(epoxy)계 수지 등을 포함하여 형성될 수 있다.
상기 절연 기판(23)의 일면에 형성되는 코일 도체 패턴(42)의 일 단부는 상기 자성체 본체(50)의 길이 방향의 일 측면으로 노출될 수 있으며, 상기 절연 기판(23)의 반대 면에 형성되는 코일 도체 패턴(44)의 일 단부는 상기 자성체 본체(50)의 길이 방향의 타 측면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이 방향의 양 측면으로 노출되는 상기 코일 도체 패턴(42, 44)과 접속하도록 길이 방향의 양 측면에는 외부 전극(31, 32)이 형성될 수 있다.
상기 외부 전극(31, 32)은 상기 자성체 본체(50)의 두께 방향의 양 측면 및/또는 폭 방향의 양 측면으로 연장되어 형성될 수 있다.
또한, 상기 외부 전극(31, 32)은 상기 자성체 본체(50)의 하면에 형성될 수 있으며, 상기 자성체 본체(50)의 길이 방향 양 측면으로 연장되어 형성될 수 있다.
즉, 상기 외부 전극(31, 32)의 배치 형상은 특별히 제한되지 않으며, 다양한 형상으로 배치될 수 있다.
상기 외부 전극(31, 32)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
도 1을 참조하면, 상기 코일 도체 패턴(42, 44)이 상기 자성체 본체(50)의 하면에 수평한 형태로 배치되나, 이에 한정되는 것은 아니며, 하면에 수직한 형태로 배치될 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 자성체 본체(50)의 길이 방향 단면에 있어서 상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44') 두께(to)는 다른 코일 도체 패턴(42'', 42''', 44'', 44''')의 두께(ti)보다 작을 수 있다.
일반적으로 1차 패턴 도금 후 2차 인입선 도금 공정에서 최외측 패턴 도금층과 최내측 패턴 도금층 외에 내부 패턴 도금층은 양 방향에 인접한 도금층으로 인해 거의 유사한 도금 폭과 두께를 가진다.
반면, 상기 최외측 패턴 도금층과 최내측 패턴 도금층은 일 방향에 인접한 도금층이 없어 2차 인입선 도금시 상기 일 방향으로 과도한 도금이 형성될 수 있어, 결과적으로 최외측 및 최내측 코일 도체 패턴은 다른 코일 도체 패턴에 비해 도금 폭이 더 큰 것이 일반적이다.
한편, 인덕터를 구성하는 코일 도체 패턴은 최외측 코일 도체 패턴에서부터 최내측 코일 도체 패턴의 순서로 즉, 자성체 본체의 외부에서 내부로 갈수록 코일의 폭이 얇아지고 두께가 작아지는 것이 특성을 개선하기 위해 최적의 코일 구조일 수 있다.
상술한 바와 같이, 자성체 본체의 외부에서 내부로 갈수록 코일의 폭이 얇아지고 두께가 작아지는 것이 특성을 개선하기 위해 최적의 코일 구조일 수 있으나, 종래의 코일 도체 패턴을 형성하는 방법에 있어서는 상기의 최적의 코일 구조를 구현할 수 없었다.
즉, 박막형 인덕터가 요구하는 높은 인덕턴스를 구현하기 위해서는 코일의 턴 수를 증가시키거나 선폭이 얇은 코일을 사용하여야 하는데 이 경우 코일의 직류 저항(Rdc) 값이 증가하고 고주파에서 코일의 교류 저항 또한 증가하여 인덕터의 품질 계수가 저하하는 문제가 발생하였다.
그러나, 본 발명의 일 실시형태에 따르면 상기 자성체 본체(50)의 길이 방향 단면에 있어서 상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44') 두께(to)는 다른 코일 도체 패턴(42'', 42''', 44'', 44''')의 두께(ti)보다 작도록 조절함으로써, 최적의 코일 구조를 구현할 수 있어 칩 인덕터의 품질 계수 즉, Q 특성을 개선할 수 있고 직류 저항(Rdc) 특성의 개선 효과가 우수할 수 있다.
상기 최내측 코일 도체 패턴(42', 44') 두께(to)가 다른 코일 도체 패턴(42'', 42''', 44'', 44''')의 두께(ti)보다 작도록 조절함으로써, 고주파에서 코일의 교류 저항 증가를 억제하여 칩 인덕터의 품질 계수 즉, Q 특성을 개선할 수 있다.
또한, 상기 최내측 코일 도체 패턴(42', 44') 두께(to)가 다른 코일 도체 패턴(42'', 42''', 44'', 44''')의 두께(ti)보다 작도록 조절함으로써, 자성체의 부피가 증가하여 인덕턴스 향상 및 직류 저항(Rdc)을 개선하는 효과를 가질 수 있다.
도 3을 참조하면, 상기 최내측 코일 도체 패턴(42', 44')이 하나인 것으로 도시하였으나, 이에 한정되는 것은 아니며, 인접한 2개 이상의 코일 도체 패턴일 수 있다.
본 발명의 일 실시형태에 따르면, 후술하는 바와 같이 상기 최내측 코일 도체 패턴(42', 44')은 패턴 도금층(42a, 44a)으로 이루어질 수 있으며, 다른 코일 도체 패턴(42'', 42''', 44'', 44''')은 패턴 도금층과 그 상부에 전해 도금층(42b, 44b)을 더 포함할 수 있기 때문에, 상기 최내측 코일 도체 패턴(42', 44'')은 나머지 코일 도체 패턴(42'', 42''', 44'', 44''')과는 달리 두께가 더 작을 수 있다.
또한, 상기 최내측 코일 도체 패턴(42', 44')은 패턴 도금층(42a, 44a)으로 이루어지기 때문에, 그 단면 형상이 사각형에 가까우므로, 동일한 공간에 차지하는 면적이 더 넓기 때문에 직류 저항(Rdc)이 개선될 수 있다.
상기와 같이 최내측 코일 도체 패턴(42', 44') 두께(to)가 다른 코일 도체 패턴(42'', 42''', 44'', 44''')의 두께(ti)보다 작도록 조절함으로써, 상기 자성체 본체(50)의 외부에서 내부로 갈수록 코일의 두께가 작아지게 되는 최적의 코일 구조를 구현하는 방법은 특별히 제한되는 것은 아니나, 예를 들어 상기 최내측 코일 도체 패턴(42', 44')에 2차 인입선 도금을 적용하는 경우에 두께 방향 성장을 억제함으로써 구현 가능하다.
구체적으로, 상기 최내측 코일 도체 패턴(42', 44')의 두께 방향 성장을 억제하는 방법은 최내측 코일 도체 패턴(42', 44')의 측면과 상부에 댐(Dam)을 설치함으로써 구현될 수 있다.
즉, 최내측 코일 도체 패턴(42', 44')의 측면과 상부에 소정의 간격을 두고 댐(Dam)을 설치함으로써, 최내측 코일 도체 패턴(42', 44')에 2차 인입선 도금을 적용하더라도 두께 방향 성장을 억제할 수 있다.
좀 더 구체적으로는 최내측 코일 도체 패턴(42', 44')을 형성하기 위해 1차로 형성한 패턴 도금층(42a, 44a)의 측면과 상부에 댐(Dam)을 설치함으로써, 2차 인입선 도금에 따른 전해 도금층(42b, 44b)이 형성되지 않도록 조절하여 다른 코일 도체 패턴(42'', 42''', 44'', 44''') 대비 두께가 더 작은 형상을 구현할 수 있다.
상기 댐(Dam)을 이용하여 최내측 코일 도체 패턴(42', 44')의 두께 방향 성장을 억제하는 방법은 코일과 댐(Dam) 사이에 좁은 공간을 형성함으로써, 그 공간으로 유입되는 구리 이온(Cu2+)이온의 물질 이동 및 확산을 억제시켜 최내측 코일 도체 패턴(42', 44')의 두께 방향 성장을 최소화시키는 것이다.
상기 댐(Dam)은 특별히 제한되는 것은 아니며, 드라이 필름 레지스트(Dry Film Resist, DFR) 또는 솔더 레지스트(Solder Resist, SR) 등의 일반적인 절연성 재질이면 적용 가능하며, 그 형상에도 특별한 제한은 없으며, 높이도 제한은 없으나, 목표로 하는 코일 도체 패턴의 높이 이상으로 설치하는 것이 바람직할 수 있다.
상기 코일 도체 패턴의 형상을 형성하는 공정은 하나의 실시예에 불과하며, 이에 한정되는 것은 아니고 다양한 방법이 적용될 수 있음은 물론이다.
도 3을 참조하면, 상기 패턴 도금층(42a, 44a)으로 이루어진 최내측 코일 도체 패턴(42', 44')은 하나인 것으로 도시되어 있으나, 이에 한정되지 않으며, 인접한 2개 이상의 코일 도체 패턴이 패턴 도금층(42a, 44a)으로 이루어질 수 있다.
한편, 본 발명의 일 실시형태에 따르면 상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44') 폭을 Wo1, 최외측 코일 도체 패턴 폭(42''', 44''')을 Wo2 및 상기 최외측 코일 도체 패턴과 최내측 코일 도체 패턴 사이의 내부 코일 도체 패턴들(42'', 44'')의 폭을 Wi라 하면, Wo1〈 Wi〈 Wo2를 만족할 수 있다.
인덕터를 구성하는 코일 도체 패턴은 상술한 바와 같이 최외측 코일 도체 패턴에서부터 최내측 코일 도체 패턴의 순서로 즉, 자성체 본체의 외부에서 내부로 갈수록 코일의 폭이 얇아지는 것이 특성을 개선하기 위해 최적의 코일 구조일 수 있다.
그러나, 일반적인 기판 도금 공정에서는 상기의 최적의 코일 구조를 구현할 수 없어 인덕터의 특성 개선에 한계가 있었다.
본 발명의 일 실시형태에 따르면 상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44') 폭(Wo1)과 인접한 내부 코일 도체 패턴(42'', 44'') 폭(Wi)이 Wo1〈 Wi를 만족하도록 조절함으로써, 외부에서 내부로 갈수록 코일의 폭이 얇아지게 되는 최적의 코일 구조를 구현할 수 있어 칩 인덕터의 품질 계수 즉, Q 특성을 개선할 수 있다.
상기 코일 도체 패턴(42, 44) 중 최외측 코일 패턴(42''', 44'''), 최내측 코일 도체 패턴(42', 44') 폭 및 내부 코일 도체 패턴(42'', 44'') 폭이라 함은, 도 3 및 도 4와 같이 상기 본체(50)의 길이 방향 단면에 있어서 각 코일 도체 패턴의 좌측 단면에서 우측 단면 사이의 거리로 정의될 수 있다.
일반적으로, 박막형 인덕터의 중요한 성질 중 직류 저항(Rdc)을 개선하기 위해서는 도금의 면적이 중요한데, 이를 위해 높은 전류 밀도로 인하여 도금이 코일의 위에 방향으로만 성장할 수 있는 이방 도금 공법을 적용하고 있다.
이방 도금 공법이라 함은 낮은 무기물 농도에서 높은 전류 밀도 인가를 통해, 코일의 폭 방향으로의 성장은 제어하고 위에 방향으로만 성장시켜, 코일 도체 패턴의 높은 가로 세로비(Aspect Ratio, A/R)를 구현함으로써, 코어 면적을 확보하여 효율 저하를 발생시키지 않음과 동시에 직류 저항(Rdc)을 개선하는 기술이다.
그러나, 종래의 이방 도금 공법을 이용한 칩 인덕터의 코일 형성 기술은 최외측 및 최내측 코일의 경우 폭 방향으로의 성장도 함께 일어나 불균일한 단면적을 가지는 문제가 있다.
칩 전자부품의 중요한 특성 중의 하나인 직류 저항(Rdc)은 코일의 단면적이 클수록 낮은 값을 가지며, 같은 체적의 코일일 경우 단면적이 균일한 경우 더 낮은 저항값을 가지게 된다.
상기 최외측 및 최내측 코일의 경우 폭 방향으로의 성장도 함께 일어나 불균일한 단면적을 가질 경우, 칩 인덕터의 중요한 성질인 직류 저항(Rdc)을 개선할 수 없는 문제가 있다.
본 발명의 일 실시형태에 따르면, 상기와 같이 외부에서 내부로 갈수록 코일의 폭이 얇아지게 되는 최적의 코일 구조를 구현할 수 있어 직류 저항(Rdc) 특성을 개선할 수 있다.
상기와 같이 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44') 폭(Wo1)과 인접한 내부 코일 도체 패턴(42'', 44'') 폭(Wi)이 Wo1〈 Wi를 만족하도록 조절하여, 외부에서 내부로 갈수록 코일의 폭이 얇아지게 되는 최적의 코일 구조를 구현하는 방법은 특별히 제한되는 것은 아니나, 예를 들어 상기 최내측 코일 도체 패턴(42', 44')에 2차 인입선 도금을 적용하는 경우에 폭 방향 성장을 억제함으로써 구현 가능하다.
구체적으로, 상기 최내측 코일 도체 패턴(42', 44')의 폭 방향 성장을 억제하는 방법은 상술한 바와 같이 최내측 코일 도체 패턴(42', 44')의 측면과 상부에 댐(Dam)을 설치함으로써 구현될 수 있다.
즉, 최내측 코일 도체 패턴(42', 44')의 측면과 상부에 소정의 간격을 두고 댐(Dam)을 설치함으로써, 최내측 코일 도체 패턴(42', 44')에 2차 인입선 도금을 적용하더라도 폭 방향 성장을 억제할 수 있다.
좀 더 구체적으로는 최내측 코일 도체 패턴(42', 44')을 형성하기 위해 1차로 형성한 패턴 도금층(42a, 44a)의 측면과 상부에 댐(Dam)을 설치함으로써, 2차 인입선 도금에 따른 전해 도금층(42b, 44b)이 형성되지 않도록 조절하여 내부 코일 도체 패턴(42'', 44'') 대비 폭과 두께가 더 작은 형상을 구현할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 코일 도체 패턴(42, 44) 중 최외측 코일 도체 패턴(42''', 44''') 폭을 Wo2라 하면, Wo2 〉Wi를 만족할 수 있다.
상술한 바와 같이 상기 최내측 코일 도체 패턴(42', 44')에 2차 인입선 도금을 적용하는 경우에 폭 방향 성장을 억제하되, 상기 최외측 코일 도체 패턴의 경우는 일반적인 방법인 패턴 도금층 상에 2차 인입선 도금을 할 경우 일측 방향으로 폭 방향 성장이 촉진되어, 최외측 코일 도체 패턴(42''', 44''') 폭(Wo2)은 Wo2 〉Wi를 만족할 수 있다.
따라서, 상기 최외측 코일 도체 패턴(42''', 44''')의 폭(Wo2), 내부 코일 도체 패턴(42'', 44'')의 폭(Wi) 및 최내측 코일 도체 패턴(42', 44')의 폭(Wo1)은 Wo2 〉Wi 〉Wo1을 만족할 수 있다.
즉, 외부에서 내부로 갈수록 코일의 폭이 얇아지게 되는 최적의 코일 구조를 구현할 수 있어 칩 인덕터의 품질 계수 즉, Q 특성을 개선할 수 있으며, 직류 저항(Rdc) 특성도 개선할 수 있다.
상기 코일 도체 패턴(42, 44) 중 최외측 코일 도체 패턴(42''', 44''')과 최내측 코일 도체 패턴(42', 44') 사이의 내부 코일 도체 패턴들(42'', 44'')의 폭은 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 내부 코일 도체 패턴들(42'', 44'')은 상기 최외측 코일 도체 패턴(42''', 44''')과 최내측 코일 도체 패턴(42', 44')과는 달리 양 측면에 2차 인입선 도금시 경쟁할 수 있는 코일 도체 패턴이 존재하므로, 유사한 형상으로 구현될 수 있다.
상기 내부 코일 도체 패턴들(42'', 44'')의 폭이 동일하다는 것은 유사하다는 의미를 포함하는 것으로 반드시 조금의 오차도 없이 일치하는 것은 아니며, 공정의 편차에 따라 일정 범위의 오차가 발생할 수도 있다.
한편, 본 발명의 일 실시형태에 따르면 상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44')은 패턴 도금층(42a, 44a)으로 이루어지며, 나머지 코일 도체 패턴(42'', 42''', 44'', 44''')은 패턴 도금층(42a, 44a)과 상기 패턴 도금층(42a, 44a) 상에 형성된 전해 도금층(42b, 44b)을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상술한 바와 같이 최내측 코일 도체 패턴(42', 44')의 폭과 두께 성장을 억제하기 위해 측면과 상부에 댐을 형성하기 때문에 2차 인입선 도금시 전해 도금층(42b, 44b)이 형성되지 않을 수 있다.
이로 인하여, 상기 최내측 코일 도체 패턴(42', 44')은 패턴 도금층(42a, 44a)으로 이루어질 수 있으며, 나머지 코일 도체 패턴과는 달리 폭과 두께가 더 작을 수 있다.
상기 나머지 코일 도체 패턴은 특별한 공정 제한이 없이 일반적인 방법으로 구현되므로, 패턴 도금층(42a, 44a)과 상기 패턴 도금층(42a, 44a) 상에 형성된 전해 도금층(42b, 44b)을 포함할 수 있다.
도 1 내지 도 4에는 도시하지 않았으나, 상기 전해 도금층(42b, 44b) 상에는 이방 도금층이 더 형성될 수 있으며, 특별히 제한되는 것은 아니다.
도 5는 본 발명의 다른 실시형태에 따른 도 3의 A 부분을 확대하여 도시한 개략도이다.
도 5를 참조하면, 본 발명의 다른 실시형태에 따른 칩 전자부품은 상기 최내측 코일 도체 패턴(42', 44')은 패턴 도금층(42a, 44a)으로 이루어질 수 있으며, 나머지 코일 도체 패턴(42'', 42''', 44'', 44''')은 패턴 도금층(42a, 44a)과 상기 패턴 도금층(42a, 44a) 상에 형성된 전해 도금층(42b, 44b)을 포함하며, 상기 전해 도금층(42b, 44b)은 상기 패턴 도금층(42a, 44a)의 두께 방향으로만 성장한 형상일 수 있다.
즉, 상기 전해 도금층(42b, 44b)은 등방 도금법이 아닌 이방 도금에 의해 형성된 이방 도금층으로서, 상기 패턴 도금층(42a, 44a)의 폭 방향 성장은 억제되고 두께 방향으로만 성장하여 배치될 수 있다.
이로 인하여, 상기 코일 도체 패턴(42, 44)은 미세한 선폭으로 구현될 수 있어 고 인덕턴스 값을 얻을 수 있으며, 직류 저항(Rdc) 및 품질 계수인 Q 특성이 개선될 수 있다.
한편, 본 발명의 다른 실시형태에 따르면, 절연 기판(23)과 상기 절연 기판(23)의 적어도 일면에 형성되는 코일 도체 패턴(42, 44)을 포함하는 자성체 본체(50); 및 상기 코일 도체 패턴(42, 44)의 단부와 연결되도록 상기 자성체 본체(50)의 양 단부에 형성된 외부전극(31, 32);을 포함하며, 상기 자성체 본체(50)의 길이 방향 단면에 있어서 상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44') 폭을 Wo1 및 인접한 내부 코일 도체 패턴(42'', 44'') 폭을 Wi라 하면, Wo1〈 Wi를 만족할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 코일 도체 패턴(42, 44) 중 최외측 코일 도체 패턴(42''', 44''') 폭을 Wo2라 하면, Wo2 〉Wi를 만족할 수 있다.
상술한 바와 같이 상기 최내측 코일 도체 패턴(42', 44')에 2차 인입선 도금을 적용하는 경우에 폭 방향 성장을 억제하되, 상기 최외측 코일 도체 패턴(42''', 44''')의 경우는 일반적인 방법으로 패턴 도금층 상에 2차 인입선 도금을 수행하므로, 일측 방향으로 폭 방향 성장이 촉진되어, 최외측 코일 도체 패턴 폭(Wo2)은 Wo2 〉Wi를 만족할 수 있다.
따라서, 상기 최외측 코일 도체 패턴의 폭(Wo2), 내부 코일 도체 패턴의 폭(Wi) 및 최내측 코일 도체 패턴의 폭(Wo1)은 Wo2 〉Wi 〉Wo1을 만족할 수 있다.
즉, 외부에서 내부로 갈수록 코일의 폭이 얇아지게 되는 최적의 코일 구조를 구현할 수 있어 칩 인덕터의 품질 계수 즉, Q 특성을 개선할 수 있으며, 직류 저항(Rdc) 특성도 개선할 수 있다.
상기 코일 도체 패턴(42, 44) 중 최외측 코일 도체 패턴과 최내측 코일 도체 패턴 사이의 내부 코일 도체 패턴들의 폭은 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44')의 두께는 나머지 코일 도체 패턴(42'', 42''', 44'', 44''')의 두께보다 작은 것을 특징으로 할 수 있다.
즉, 상술한 바와 같이 상기 최내측 코일 도체 패턴의 폭 방향 성장을 억제하기 위해 최내측 코일 도체 패턴의 측면과 상부에 댐(Dam)을 설치하므로, 두께 방향 성장도 동시에 억제할 수 있다.
상기와 같이 최내측 코일 도체 패턴의 폭 방향 성장을 억제하여 외부에서 내부로 갈수록 코일의 폭이 얇아지게 되는 최적의 코일 구조를 구현할 수 있음과 동시에 최내측 코일 도체 패턴의 두께도 나머지 코일 도체 패턴의 두께보다 작게 형성함으로써, 보다 최적화된 코일 구조를 구현할 수 있다.
이로 인하여, 본 발명의 일 실시형태에 따른 칩 인덕터의 품질 계수 즉, Q 특성 및 직류 저항(Rdc) 특성의 개선 효과가 보다 우수할 수 있다.
한편, 본 발명의 다른 실시형태에 따르면 상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44')은 패턴 도금층(42a, 44a)으로 이루어지며, 나머지 코일 도체 패턴(42'', 42''', 44'', 44''')은 패턴 도금층(42a, 44a)과 상기 패턴 도금층(42a, 44a) 상에 형성된 전해 도금층(42b, 44b)을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
그 외 본 발명의 다른 실시형태에 따른 칩 전자부품에 있어서의 특징 중 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분은 중복 설명을 피하기 위해 여기서는 생략하도록 한다.
본 발명의 다른 실시형태에 따른 칩 전자부품은 절연 기판(23)과 상기 절연 기판(23)의 적어도 일면에 형성되는 코일 도체 패턴(42, 44)을 포함하는 자성체 본체(50); 및 상기 코일 도체 패턴(42, 44)의 단부와 연결되도록 상기 자성체 본체(50)의 양 단부에 형성된 외부전극(31, 32); 을 포함하며, 상기 자성체 본체(50)의 길이 방향 단면에 있어서 상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44') 폭을 Wo1 및 최외측 코일 도체 패턴(42''', 44''') 폭을 Wo2라 하면, Wo1〈 Wo2를 만족할 수 있다.
상기 코일 도체 패턴(42, 44) 중 최외측 코일 도체 패턴(42''', 44''')과 최내측 코일 도체 패턴(42', 44') 사이의 내부 코일 도체 패턴들(42'', 44'')의 폭을 Wi라 하면, Wo1〈 Wi〈 Wo2를 만족할 수 있다.
상기 코일 도체 패턴(42, 44) 중 최외측 코일 도체 패턴(42''', 44''')과 최내측 코일 도체 패턴(42', 44') 사이의 내부 코일 도체 패턴들(42'', 44'')의 폭은 동일할 수 있다.
상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44')의 두께는 나머지 코일 도체 패턴(42'', 42''', 44'', 44''')의 두께보다 작은 것을 특징으로 할 수 있다.
상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44')은 패턴 도금층(42a, 44a)으로 이루어지며, 나머지 코일 도체 패턴(42'', 42''', 44'', 44''')은 패턴 도금층(42a, 44a)과 상기 패턴 도금층 상에 형성된 전해 도금층(44a, 44b)을 포함할 수 있다.
그 외 본 발명의 다른 실시형태에 따른 칩 전자부품에 있어서의 특징 중 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분은 중복 설명을 피하기 위해 여기서는 생략하도록 한다.
또한, 본 발명의 다른 일 실시형태에 따른 칩 전자부품은 절연 기판(23)과 상기 절연 기판(23)의 적어도 일면에 형성되는 코일 도체 패턴(42, 44)을 포함하는 자성체 본체(50); 및 상기 코일 도체 패턴(42, 44)의 단부와 연결되도록 상기 자성체 본체(50)의 양 단부에 형성된 외부전극(31, 32);을 포함하며, 상기 자성체 본체(50)의 길이 방향 단면에 있어서 상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44')은 패턴 도금층(42a, 44a)으로 이루어지며, 나머지 코일 도체 패턴(42'', 42''', 44'', 44''')은 패턴 도금층(42a, 44a)과 상기 패턴 도금층(42a, 44a) 상에 형성된 전해 도금층(42b, 44b)을 포함할 수 있다.
상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44') 폭을 Wo1, 최외측 코일 도체 패턴(42''', 44''') 폭을 Wo2 및 상기 최외측 코일 도체 패턴(42''', 44''')과 최내측 코일 도체 패턴(42', 44') 사이의 내부 코일 도체 패턴들(42'', 44'')의 폭을 Wi라 하면, Wo1〈 Wi〈 Wo2를 만족할 수 있다.
상기 코일 도체 패턴(42, 44) 중 최외측 코일 도체 패턴과 최내측 코일 도체 패턴 사이의 내부 코일 도체 패턴들의 폭은 동일할 수 있다.
상기 코일 도체 패턴(42, 44) 중 최내측 코일 도체 패턴(42', 44')의 두께는 나머지 코일 도체 패턴(42'', 42''', 44'', 44''')의 두께보다 작은 것을 특징으로 할 수 있다.
그 외 본 발명의 다른 실시형태에 따른 칩 전자부품에 있어서의 특징 중 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분은 중복 설명을 피하기 위해 여기서는 생략하도록 한다.
도 6a 및 도 6b는 본 발명의 비교예에 따른 칩 전자부품의 주파수별 인덕턴스 및 Q 특성을 나타낸 그래프이다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 칩 전자부품의 주파수별 인덕턴스 및 Q 특성을 나타낸 그래프이다.
도 6a, 도 6b, 도 7a 및 도 7b를 참조하면, 본 발명의 비교예에 따른 칩 전자부품의 주파수별 인덕턴스와 본 발명의 실시예에 따른 칩 전자부품의 주파수별 인덕턴스는 유사한 것을 알 수 있다.
반면, 칩 전자부품의 주파수별 품질 계수인 Q 특성의 경우 본 발명의 비교예에 비해 실시예의 경우가 보다 우수한 것을 알 수 있다.
이하에서는 본 발명의 일 실시형태 따른 칩 전자부품의 제조공정에 대하여 설명하도록 한다.
먼저, 절연 기판(23)에 코일 도체 패턴부(42, 44)를 형성할 수 있다.
얇은 박막의 절연 기판(23) 상에 전기 도금법 등으로 코일 도체 패턴(42, 44)를 형성할 수 있다. 이때, 상기 절연 기판(23)은 특별하게 제한되지 않으며 예를 들어, PCB 기판, 페라이트 기판, 금속계 연자성 기판 등을 사용할 수 있으며, 40 내지 100 ㎛의 두께일 수 있다.
상기 코일 도체 패턴(42, 44)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 코일 도체 패턴(42, 44)은 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
상기 절연 기판(23)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(46)을 형성할 수 있으며, 상기 비아 전극(46)을 통해 절연 기판(23)의 일면과 반대 면에 형성되는 코일 도체 패턴(42, 44)을 전기적으로 접속시킬 수 있다.
상기 절연 기판(23)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판(23)을 관통하는 홀을 형성할 수 있다.
상기 코일 도체 패턴(42, 44)의 형성은 인쇄 공법으로 형성한 패턴 도금층 상에 2차 인입선 도금에 의해 전해 도금층을 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 코일 도체 패턴 형성 공정시 인쇄 등의 방법에 의해 최내측 코일 도체 패턴이 되는 패턴 도금층의 측면과 상부에 댐(Dam)을 형성함으로써, 최내측 코일 도체 패턴의 패턴 도금층이 폭 방향 및 두께 방향으로 성장하는 것을 억제할 수 있다.
다음으로, 상기 코일 도체 패턴부(42, 44)가 형성된 절연 기판(23)의 상부 및 하부에 자성체 층을 적층하여 자성체 본체(50)를 형성할 수 있다.
자성체 층을 절연 기판(23)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부를 형성할 수 있다.
또한, 상기 자성체 본체(50)의 단면에 노출되는 코일 도체 패턴부(42, 44)와 접속하는 외부전극(31, 32)을 형성할 수 있다.
상기 외부 전극(31, 32)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(31, 32)을 형성하는 방법은 외부 전극(31, 32)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
칩 전자부품의 실장 기판
도 8은 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 8을 참조하면, 본 실시 형태에 따른 칩 전자부품(100)의 실장 기판(200)은 칩 전자부품(100)이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 상기 칩 전자부품(100)은 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 박막형 인덕터 23 : 절연 기판
31, 32 : 외부전극 42, 44 : 코일 도체 패턴
42', 44' : 최내측 코일 도체 패턴
42'', 44'' : 내부 코일 도체 패턴
42''', 44''' : 최외측 코일 도체 패턴
42a, 44a : 패턴 도금층 42b, 44b : 전해 도금층
46 : 비아 전극 50 : 자성체 본체
200; 실장 기판 210; 인쇄회로기판
221, 222; 제1 및 제2 전극 패드
230; 솔더

Claims (19)

  1. 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및
    상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측 코일 도체 패턴 두께는 다른 코일 도체 패턴의 두께보다 작은 칩 전자부품.
  2. 제 1항에 있어서,
    상기 코일 도체 패턴 중 최내측 코일 도체 패턴 폭을 Wo1, 최외측 코일 도체 패턴 폭을 Wo2 및 상기 최외측 코일 도체 패턴과 최내측 코일 도체 패턴 사이의 내부 코일 도체 패턴들의 폭을 Wi라 하면, Wo1〈 Wi〈 Wo2를 만족하는 칩 전자부품.
  3. 제 1항에 있어서,
    상기 코일 도체 패턴 중 최외측 코일 도체 패턴과 최내측 코일 도체 패턴 사이의 내부 코일 도체 패턴들의 폭은 동일한 칩 전자부품.
  4. 제 1항에 있어서,
    상기 코일 도체 패턴 중 최내측 코일 도체 패턴은 패턴 도금층으로 이루어지며, 나머지 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 형성된 전해 도금층을 포함하는 칩 전자부품.
  5. 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및
    상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측 코일 도체 패턴 폭을 Wo1 및 인접한 내부 코일 도체 패턴 폭을 Wi라 하면, Wo1〈 Wi를 만족하는 칩 전자부품.
  6. 제 5항에 있어서,
    상기 코일 도체 패턴 중 최외측 코일 도체 패턴 폭을 Wo2라 하면, Wo2 〉Wi를 만족하는 칩 전자부품.
  7. 제 5항에 있어서,
    상기 코일 도체 패턴 중 최외측 코일 도체 패턴과 최내측 코일 도체 패턴 사이의 내부 코일 도체 패턴들의 폭은 동일한 칩 전자부품.
  8. 제 5항에 있어서,
    상기 코일 도체 패턴 중 최내측 코일 도체 패턴의 두께는 나머지 코일 도체 패턴의 두께보다 작은 것을 특징으로 하는 칩 전자부품.
  9. 제 5항에 있어서,
    상기 코일 도체 패턴 중 최내측 코일 도체 패턴은 패턴 도금층으로 이루어지며, 나머지 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 형성된 도금층을 포함하는 칩 전자부품.
  10. 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및
    상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측 코일 도체 패턴 폭을 Wo1 및 최외측 코일 도체 패턴 폭을 Wo2라 하면, Wo1〈 Wo2를 만족하는 칩 전자부품.
  11. 제 10항에 있어서,
    상기 코일 도체 패턴 중 최외측 코일 도체 패턴과 최내측 코일 도체 패턴 사이의 내부 코일 도체 패턴들의 폭을 Wi라 하면, Wo1〈 Wi〈 Wo2를 만족하는 칩 전자부품.
  12. 제 10항에 있어서,
    상기 코일 도체 패턴 중 최외측 코일 도체 패턴과 최내측 코일 도체 패턴 사이의 내부 코일 도체 패턴들의 폭은 동일한 칩 전자부품.
  13. 제 10항에 있어서,
    상기 코일 도체 패턴 중 최내측 코일 도체 패턴의 두께는 나머지 코일 도체 패턴의 두께보다 작은 것을 특징으로 하는 칩 전자부품.
  14. 제 10항에 있어서,
    상기 코일 도체 패턴 중 최내측 코일 도체 패턴은 패턴 도금층으로 이루어지며, 나머지 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 형성된 도금층을 포함하는 칩 전자부품.
  15. 절연 기판과 상기 절연 기판의 적어도 일면에 형성되는 코일 도체 패턴을 포함하는 자성체 본체; 및
    상기 코일 도체 패턴의 단부와 연결되도록 상기 자성체 본체의 양 단부에 형성된 외부전극;을 포함하며, 상기 자성체 본체의 길이 방향 단면에 있어서 상기 코일 도체 패턴 중 최내측 코일 도체 패턴은 패턴 도금층으로 이루어지며, 나머지 코일 도체 패턴은 패턴 도금층과 상기 패턴 도금층 상에 형성된 도금층을 포함하는 칩 전자부품.
  16. 제 15항에 있어서,
    상기 코일 도체 패턴 중 최내측 코일 도체 패턴 폭을 Wo1, 최외측 코일 도체 패턴 폭을 Wo2 및 상기 최외측 코일 도체 패턴과 최내측 코일 도체 패턴 사이의 내부 코일 도체 패턴들의 폭을 Wi라 하면, Wo1〈 Wi〈 Wo2를 만족하는 칩 전자부품.
  17. 제 15항에 있어서,
    상기 코일 도체 패턴 중 최외측 코일 도체 패턴과 최내측 코일 도체 패턴 사이의 내부 코일 도체 패턴들의 폭은 동일한 칩 전자부품.
  18. 제 15항에 있어서,
    상기 코일 도체 패턴 중 최내측 코일 도체 패턴의 두께는 나머지 코일 도체 패턴의 두께보다 작은 것을 특징으로 하는 칩 전자부품.
  19. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 상기 제1항, 제5항, 제10항 및 제15항 중 어느 한 항의 칩 전자부품;을 포함하는 칩 전자부품의 실장 기판.
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