KR20150128760A - 적층 세라믹 콘덴서 - Google Patents

적층 세라믹 콘덴서 Download PDF

Info

Publication number
KR20150128760A
KR20150128760A KR1020157026891A KR20157026891A KR20150128760A KR 20150128760 A KR20150128760 A KR 20150128760A KR 1020157026891 A KR1020157026891 A KR 1020157026891A KR 20157026891 A KR20157026891 A KR 20157026891A KR 20150128760 A KR20150128760 A KR 20150128760A
Authority
KR
South Korea
Prior art keywords
capacitor
thickness
height
multilayer ceramic
width
Prior art date
Application number
KR1020157026891A
Other languages
English (en)
Other versions
KR101812475B1 (ko
Inventor
카즈유키 코이데
타카히사 후쿠다
Original Assignee
다이요 유덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다이요 유덴 가부시키가이샤 filed Critical 다이요 유덴 가부시키가이샤
Publication of KR20150128760A publication Critical patent/KR20150128760A/ko
Application granted granted Critical
Publication of KR101812475B1 publication Critical patent/KR101812475B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/224—Housing; Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

본 발명은 높이>폭의 조건을 만족하면서도 회로 기판 등에 대한 실장을 양호하게 수행할 수 있는 적층 세라믹 콘덴서를 제공한다.
적층 세라믹 콘덴서(10-1)는 적층 구조의 콘덴서 본체(11)와 1쌍의 외부 전극(12)을 구비하고, 길이(L)와 폭(W)과 높이(H)로 규정된 대략 직방체 형상을 이룬다. 이 적층 세라믹 콘덴서(10-1)는 상기 폭(W)과 상기 높이(H)가 1.10
Figure pct00051
H/W
Figure pct00052
1.70의 조건을 만족한다.

Description

적층 세라믹 콘덴서{MULTILAYER CERAMIC CAPACITOR}
본 발명은 적층 세라믹 콘덴서에 관한 것이다.
적층 세라믹 콘덴서는 일반적으로, 적층 구조의 콘덴서 본체와 1쌍의 외부 전극을 구비하고, 길이와 폭과 높이로 규정된 대략 직방체(直方體) 형상을 이룬다. 이 적층 세라믹 콘덴서의 정전 용량은 콘덴서 본체가 포함하는 용량부, 즉 복수의 내부 전극층이 세라믹층을 개재하여 적층된 부분에 의해 확보된다.
이 종류의 적층 세라믹 콘덴서에 대해서는 고밀도 실장(實裝)에 따른 저실장 면적화와 더불어 대용량화의 요구가 여전히 강하다. 이 대용량화의 요구에 대해서는 내부 전극층을 박후화(薄厚化)하여 그 층수를 늘리는 기법이 일반적이지만, 내부 전극층의 두께가 이미 μm오더에 달했기 때문에 추가적인 박후화에는 물리적인 한계가 있다.
또한 대용량화의 요구에 대해서는 복수의 적층 세라믹 콘덴서를 중첩하여 일체화하는 기법도 알려져 있다(후술하는 특허문헌 1을 참조). 하지만 이 기법은 복수의 적층 세라믹 콘덴서를 중첩하여 접합하고, 또한 1쌍의 단자를 설치할 필요가 있기 때문에 비용 증가에 따른 단가 고등(高騰)은 피할 수 없다. 또한 단독으로 사용 가능한 적층 콘덴서를 중첩하여 일체화하기 때문에 일체화물의 높이가 필요 이상으로 높아진다.
또한 대용량화의 요구에 대해서는 적층 세라믹 콘덴서의 높이를 폭보다 크게하는 것에 의해 내부 전극층의 층수를 늘리는 방법도 생각해 볼 수 있다. 하지만 높이>폭의 조건을 만족하는 적층 세라믹 콘덴서는 높이=폭의 조건이나 높이<폭의 조건을 만족하는 적층 세라믹 콘덴서에 비해, 회로 기판 등에 대한 실장 시에 셀프 얼라인먼트 효과가 얻기 어려워지는 등의 우려가 있다.
요컨대 대용량화의 요구에 대하여 적층 세라믹 콘덴서의 높이를 폭보다 크게 하는 방법을 채택하는 경우에는 회로 기판 등에 대한 실장을 양호하게 수행하기 위한 조건을 발견하는 것이 지극히 중요해진다.
1. 일본 특개 평11-251186호 공보
본 발명의 목적은 높이>폭의 조건을 만족하면서도 회로 기판 등에 대한 실장을 양호하게 실시할 수 있는 적층 세라믹 콘덴서를 제공하는 데 있다.
상기 목적을 달성하기 위해서 본 발명은 적층 구조의 콘덴서 본체와 1쌍의 외부 전극을 구비하고, 길이(L)와 폭(W)과 높이(H)로 규정된 대략 직방체 형상의 적층 세라믹 콘덴서로서, 상기 폭(W)과 상기 높이(H)가 1.10
Figure pct00001
H/W
Figure pct00002
1.70의 조건을 만족한다.
본 발명에 의하면, 높이>폭의 조건을 만족하면서도 회로 기판 등에 대한 실장을 양호하게 실시할 수 있는 적층 세라믹 콘덴서를 제공할 수 있다.
도 1은 본 발명을 적용한 적층 세라믹 콘덴서(제1 실시 형태)의 상면도(上面圖).
도 2는 도 1에 도시한 적층 세라믹 콘덴서의 폭 방향의 측면도.
도 3은 도 1의 S-S선에 따른 종단면도(縱斷面圖).
도 4는 검증용 샘플(No. 1 내지 No. 10)의 사양과 특성(정전 용량과 전계 강도와 굴곡 강도)을 도시하는 도면.
도 5는 도 4에 도시한 검증용 샘플(No. 1 내지 No. 9)의 셀프 얼라인먼트 효과를 도시하는 도면.
도 6은 셀프 얼라인먼트 효과의 확인 방법의 설명도.
도 7은 셀프 얼라인먼트 효과의 확인 방법의 설명도.
도 8은 본 발명을 적용한 적층 세라믹 콘덴서(제2 실시 형태)의 도 3에 대응하는 종단면도.
도 9는 검증용 샘플(No. 11 내지 No. 23)의 사양과 특성(굴곡 강도)을 도시하는 도면.
《제1 실시 형태》
도 1 내지 도 3은 본 발명을 적용한 적층 세라믹 콘덴서(10-1)(제1 실시 형태)를 도시한다. 이 적층 세라믹 콘덴서(10-1)는 적층 구조의 콘덴서 본체(11)와 1쌍의 외부 전극(12)을 구비하고, 길이(L)와 폭(W)과 높이(H)로 규정된 대략 직방체 형상을 이룬다. 또한 이 적층 세라믹 콘덴서(10-1)는 높이(H)>폭(W)의 조건, 보다 구체적으로는 길이(L)>높이(H)>폭(W)의 조건을 만족한다.
콘덴서 본체(11)는 복수의 내부 전극층(11a1)이 세라믹층(11a2)을 개재하여 적층된 용량부(11b)와, 세라믹스제의 제1 보호부(11b)와, 세라믹스제의 제2 보호부(11c)를, 높이 방향으로 제1 보호부(11b)-용량부(11a)-제2 보호부(11c)가 순서대로 층 형상으로 배열되도록 포함한다. 이 콘덴서 본체(11)도 길이와 폭과 높이로 규정된 대략 직방체 형상을 이루고, 높이>폭의 조건, 보다 구체적으로는 길이>높이>폭의 조건을 만족한다. 또한 이 콘덴서 본체(11)는 제1 보호부(11b)의 두께(T2)=제2 보호부(11c)의 두께(T3)의 조건, 보다 구체적으로는 용량부(11a)의 두께(T1)>제1 보호부(11b)의 두께(T2)=제2 보호부(11c)의 두께(T3)의 조건을 만족한다.
용량부(11a)에 포함되는 복수(도면에서는 20층)의 내부 전극층(11a1)은 각각의 윤곽 형상이 대략 마찬가지인 직사각형이며 각각의 두께도 대략 마찬가지다. 또한 인접하는 내부 전극층(11a1) 사이에 존재하는 세라믹층(11a2)[인접하는 내부 전극층(11a1)에 개재된 부분과 개재되지 않은 길이 방향 양측 부분을 포함하는 층, 도면에서는 19층]은 각각의 윤곽 형상이 대략 마찬가지고, 또한 내부 전극층(11a1)의 윤곽 형상보다 큰 직사각형이며 각각의 두께도 대략 마찬가지다. 복수의 내부 전극층(11a1)은 길이 방향으로 교호(交互)적으로 어긋나고, 도 3의 위에서부터 홀수번째에 해당하는 내부 전극층(11a1)의 단연(端緣)은 외부 전극(12)의 일방(一方)(도 3의 좌측)에 전기적으로 접속되고, 또한 도 3의 위에서부터 짝수번째에 해당하는 내부 전극층(11a1)의 단연은 외부 전극(12)의 타방(他方)(도 3의 우측)에 전기적으로 접속된다.
용량부(11a)에 포함되는 복수의 내부 전극층(11a1)은 조성이 대략 마찬가지인 도체로 이루어진다. 이 도체에는 바람직하게는 니켈, 구리, 팔라듐, 백금, 은, 금, 이들 합금 등을 주성분으로 한 양도체(良導體)를 사용할 수 있다. 여기서의 「조성이 대략 마찬가지인 도체」는 조성이 마찬가지인 도체 외에 소결(燒結) 정도 등의 관계로 조성이 허용 범위 내에서 약간 다른 도체를 가리킨다. 또한 인접하는 내부 전극층(11a1) 사이에 존재하는 세라믹층(11a2)은 제1 보호부(11b)와 제2 보호부(11c)를 포함하고, 조성이 대략 마찬가지이며 유전율도 대략 마찬가지인 세라믹스로 이루어진다. 이 세라믹스에는 바람직하게는 티탄산바륨, 티탄산스트론튬, 티탄산칼슘, 티탄산마그네슘, 지르콘산칼슘, 티탄산지르콘산칼슘, 지르콘산바륨, 산화티타늄 등을 주성분으로 한 유전체 세라믹스, 보다 바람직하게는 ε>1000 또는 클래스2(고유전율계)의 유전체 세라믹스를 사용할 수 있다. 여기서 「조성이 대략 마찬가지이며 유전율도 대략 마찬가지인 세라믹스」란 조성과 유전율이 마찬가지인 세라믹스 외에 소결 정도 등의 관계로 조성과 유전율의 적어도 일방이 허용 범위 내에서 약간 다른 세라믹스를 가리킨다.
각 외부 전극(12)은 콘덴서 본체(11)의 길이 방향 단면과 상기 단면과 인접하는 4측면의 일부를 피복하도록 설치된다. 도 1 내지 도 3에서의 Le은 각 외부 전극(12)에서 콘덴서 본체(11)의 4측면의 일부를 피복하는 부분의 길이를 나타낸다. 도시되지 않지만, 각 외부 전극(12)은 콘덴서 본체(11)의 외면에 밀착한 하지막(下地膜)과 상기 하지막의 외면에 밀착한 표면막의 2층 구조, 또는 하지막과 표면막 사이에 적어도 1개의 중간막을 포함하는 다층 구조를 가진다. 하지막은 예컨대 소부막(燒付膜)으로 이루어지고, 상기 소부막에는 바람직하게는 니켈, 구리, 팔라듐, 백금, 은, 금, 이들 합금 등을 주성분으로 한 양도체를 사용할 수 있다. 표면막은 예컨대 도금막으로 이루어지고, 상기 도금막에는 바람직하게는 주석, 팔라듐, 금, 아연, 이들 합금 등을 주성분으로 한 양도체를 사용할 수 있다. 중간막은 예컨대 도금막으로 이루어지고, 상기 도금막에는 바람직하게는 백금, 팔라듐, 금, 구리, 니켈, 이들 합금 등을 주성분으로 한 양도체를 사용할 수 있다.
도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10-1)는 1.10
Figure pct00003
높이(H)/폭(W)
Figure pct00004
1.70의 조건, 바람직하게는 1.30
Figure pct00005
높이(H)/폭(W)
Figure pct00006
1.60의 조건을 만족한다. 이들 조건의 의의에 대해서는 상세히 후술한다.
여기서 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10-1)의 바람직한 제조예를 설명한다. 용량부(11a)의 세라믹층(11a2)과 제1 보호부(11b)와 제2 보호부(11c)가 티탄산바륨을 주성분으로 하고, 용량부(11a)의 내부 전극층(11a1)이 니켈을 주성분으로 하는 경우에는 우선 티탄산바륨 분말과 에탄올(용제)과 폴리비닐부티랄(바인더)과 분산제 등의 첨가제를 포함하는 세라믹 슬러리를 준비하는 것과 함께, 니켈 분말과 테르피네올(용제)과 에틸셀룰로오스(바인더)와 분산제 등의 첨가제를 포함하는 전극 페이스트를 준비한다.
그리고 다이코팅 등의 도공(塗工) 장치와 건조 장치를 이용하여 캐리어 필름 상에 세라믹 슬러리를 도공하고 건조하여 제1 그린시트를 제작한다. 또한 스크린인쇄기 등의 인쇄 장치와 건조 장치를 이용하여 제1 그린시트 상에 전극 페이스트를 지그재그 형상 또는 매트릭스 형상으로 인쇄하고 건조하여, 내부 전극층용 패턴군(群)이 형성된 제2 그린시트를 제작한다.
그리고 펀칭 칼 및 히터를 포함하는 흡착 헤드 등 적층 장치를 이용하여 제1 그린시트로부터 펀칭한 단위 시트를 소정 수에 달할 때까지 중첩하고 열압착하여, 제2 보호부(11c)에 대응한 부위를 제작한다. 계속해서 제2 그린시트로부터 펀칭한 단위 시트(내부 전극층용 패턴군을 포함한다)를 소정 수에 달할 때까지 중첩하고 열압착하여 용량부(11a)에 대응한 부위를 제작한다. 계속해서 제1 그린시트로부터 펀칭한 단위 시트를 소정 수에 달할 때까지 중첩하고 열압착하여 제1 보호부(11b)에 대응한 부위를 제작한다. 그리고 열간(熱間) 정수압 프레스기 등의 본(本) 압착 장치를 이용하여 중첩하여 열압착한 것을 최종적으로 본 압착하고, 칩 적층 시트를 제작한다.
그리고 다이싱기 등의 절단 장치를 이용하여 칩 적층 시트를 격자 형상으로 절단하고, 콘덴서 본체(11)에 대응한 미소성(未燒成) 칩을 제작한다. 그리고 터널형 소성로 등의 소성 장치를 이용하여 다수의 미소성 칩을 환원성 분위기 하, 또는 저산소 분압 분위기 하에서 티탄산바륨 및 니켈에 대응한 온도 프로파일로 소성[탈(脫) 바인더 처리와 소성 처리를 포함한다]을 수행하고, 콘덴서 본체(11)에 대응한 소성 칩을 제작한다.
그리고 롤러 도포기 등의 도포 장치를 이용하여 소성 칩의 길이 방향 양단부(兩端部)에 전극 페이스트(내부 전극층용의 전극 페이스트를 이용)를 도포하고, 상기와 마찬가지의 분위기 하에서 소부 처리를 수행하여 하지막을 형성하고, 그 상에 표면막, 또는 중간막과 표면막을 전해 도금 등의 도금 처리로 형성하고, 외부 전극을 제작한다. 외부 전극의 하지막은 미소성 칩의 길이 방향 양단부에 전극 페이스트를 도포하여 건조한 후, 이를 미소성 칩과 동시 소성하는 것에 의해 제작해도 좋다.
도 4는 검증용 샘플(No. 1 내지 No. 10)의 사양과 특성[정전 용량(EC)과 전계 강도(FI)와 굴곡 강도(BS)]을 도시한다. 이들 샘플(No. 1 내지 No. 10)은 모두 상기 제조예에 준하여 제작된 것이며, 용량부(11a)의 내부 전극층(11a1)의 주성분은 니켈, 용량부(11a)의 세라믹층(11a2)과 제1 보호부(11b)와 제2 보호부(11c)의 주성분은 티탄산바륨이며, 각 외부 전극(12)은 니켈을 주성분으로 하는 하지막과 구리를 주성분으로 하는 중간막과 주석을 주성분으로 하는 표면막의 3층 구조다.
샘플(No. 1 내지 No. 9)은, 길이(L)가 1000μm; 폭(W)이 500μm, 제1 보호부(11b)의 두께(T2)가 88μm; 제1 보호부(11b)를 구성하는 세라믹층의 층수[층 구성(LC)의 좌측에 도시한 수치]가 11층; 제2 보호부(11c)의 두께(T3)가 88μm; 제2 보호부(11c)를 구성하는 세라믹층의 층수[층 구성(LC)의 우측에 도시한 수치]가 11층; 용량부(11a)의 내부 전극층(11a1)의 두께(Ti)가 1.0μm; 용량부(11a)의 세라믹층(11a2)의 두께(Td)와, 제1 보호부(11b)를 구성하는 세라믹층의 두께(Td)와, 제2 보호부(11c)를 구성하는 세라믹층의 두께(Td)가 모두 8.0μm; 및 각 외부 전극(12)의 두께가 10μm이며, 콘덴서 본체(11)의 4측면의 일부를 피복하는 부분의 길이(Le)(도 1 내지 도 3을 참조)가 250μm;인 점에서 공통되지만, 층 구성(LC)의 중앙에 도시한 수치[내부 전극층(11a1)의 층수와 세라믹층(11a2)의 층수의 합]를 늘리는 것에 의해 용량부(11a)의 두께(T1)와 높이(H)가 서서히 증가한다.
층 구성(LC)의 기재(n1-m-n2)에 대하여 보충하면, n1은 제1 보호부(11b)를 구성하는 세라믹층의 층수, m은 용량부(11a)의 내부 전극층(11a1)의 층수와 세라믹층(11a2)의 층수의 합, n2는 제2 보호부(11c)를 구성하는 세라믹층의 층수이며, 이들 층수는 상기 제조예의 적층 공정 시에서의 중첩 수를 기준으로 한다. 또한 m에 대해서는 (m-1)/2+1이 내부 전극층(11a1)의 층수에 해당되고, (m-1)/2가 세라믹층(11a2)의 층수에 해당된다. 층 구성(LC) 중의 m과 두께(Ti)와 두께(Td)에 기초하는 단순 계산에서는 상기 계산값과 용량부(11a)의 두께(T1)의 값에 오차가 발생하지만, 이 오차는 상기 제조예의 적층 공정 시에 내부 전극층(11a1)이 되는 내부 전극층용 패턴이 세라믹층(11a2)이 되는 그린시트에 부분적으로 함몰되는 형태가 되는 것을 그 이유로 한다.
샘플(No. 1 내지 No. 9) 중 샘플(No. 2 내지 No. 9)은 높이(H)>폭(W)의 조건을 만족하지만, 샘플(No. 1)은 높이(H)가 폭(W)과 마찬가지기 때문에 같은 조건을 만족하지 않는다. 즉 샘플(No. 1)은 종전의 적층 세라믹 콘덴서이며, 샘플(No. 2 내지 No. 9)은 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10-1)에 대응한 적층 세라믹 콘덴서다.
샘플(No. 10)은 용량부(11a)의 세라믹층(11a2)의 두께(Td)와, 제1 보호부(11b)를 구성하는 세라믹층의 두께(Td)와, 제2 보호부(11c)를 구성하는 세라믹층의 두께(Td)가 모두 11.3μm; 제1 보호부(11b)의 두께(T2)가 124.3μm; 및 제2 보호부(11c)의 두께(T3)가 124.3μm;인 점에서 상기 샘플(No. 1 내지 No. 9)과 다르다. 즉 샘플(No. 10)은 두께(Td)가 다른지만, 높이(H)>폭(W)의 조건을 만족하기 때문에 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10-1)에 대응한 적층 세라믹 콘덴서다.
여기서 도 4에 도시한 정전 용량(EC)의 측정 방법과 전계 강도(FI)의 측정 방법과 굴곡 강도(BS)의 측정 방법에 대하여 설명한다. 도 5에 도시한 정전 용량(EC)은 샘플(No. 1 내지 No. 10)을 100개씩 준비하고, 각각의 정전 용량을 HP4284A[Agirent 사제(社製)]를 이용하여 측정하고, 각 샘플마다 평균값을 산출했다. 또한 도 4에 도시한 전계 강도(FI)는 정격 전압(100V)에 대한 세라믹층의 두께(Td)로부터 산출했다.
또한 도 4에 도시한 굴곡 강도(BS)는 샘플(No. 1 내지 No. 10)을 100개씩 준비하고, 각각을 JIS-C-6484에 준거하는 유리 에폭시 기판의 일면에 납땜한 후, 상기 유리 에폭시 기판의 일면에서의 샘플 납땜 개소(箇所)로부터 양측 45mm의 부분을 지지한 상태에서 타면에서의 샘플 납땜 개소에 상당하는 부위를 지그[압압부(押壓部)가 곡률 반지름 230mm의 곡면으로 이루어지는 것]로 0.5mm/sec의 일정 속도로 10mm 하측에 압압하여 변형시키고, 상기 변형 과정으로 샘플에 12.5% 이상의 용량 저하가 발생한 수를 각 샘플마다 계수(計數)했다.
도 5는 검증용 샘플(No. 1 내지 No. 9)의 셀프 얼라인먼트 효과를 도시한 도면이다. 전술한 바와 같이 샘플(No. 1)은 종전의 적층 세라믹 콘덴서이며, 샘플(No. 2 내지 No. 9)은 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10-1)에 대응한 적층 세라믹 콘덴서다.
여기서 도 5에 도시한 셀프 얼라인먼트 효과의 확인 방법에 대하여 도 6 및 도 7을 이용하여 설명한다. 우선, 샘플(No. 1 내지 No. 9)을 80개씩 준비하는 것과 함께, 시험 기판을 36매 준비한다. 각 시험 기판에는 길이(L21)가 500μm, 폭(W21)이 550μm인 2개의 직사각형 형상 도체 패드(21)가 500μm의 간격(IN21)을 두고 20쌍 형성된다(도 6을 참조). 도 6 및 도 7에 도시한 ×표시는 도체 패드(21)의 중심(CP)을 도시하고, 1점 쇄선은 쌍을 이루는 도체 패드(21)의 폭 방향의 중심선을 도시한다.
계속해서 4매의 시험 기판의 도체 패드(21) 각각의 상면에 크림 땜납을 두께 0.20mm로 도포하고, 쌍을 이루는 도체 패드(21) 각각의 상에 크림 땜납을 개재하여 샘플(No. 1)을 탑재한다(시험 기판 1매에 대하여 20개). 1매째의 시험 기판에 20개의 샘플(No. 1)을 탑재할 때에는 각 샘플(No. 1)의 폭 방향의 중심선이 쌍을 이루는 도체 패드(21)의 폭 방향의 중심선과 일치하도록 하고, 또한 각 샘플(No. 1)의 외부 전극(12) 각각의 단면과 도체 패드(21)의 중심(CP)에 75μm의 편차(GA)가 발생하도록 한다(도 6을 참조). 또한 2매째의 시험 기판에 20개의 샘플(No. 1)을 탑재할 때에는 상기 편차(GA)를 50μm로 하고, 3매째의 시험 기판에 20개의 샘플(No. 1)을 탑재할 때에는 상기 편차(GA)를 25μm로 하고, 4매째의 시험 기판에 20개의 샘플(No. 1)을 탑재할 때에는 상기 편차(GA)를 10μm로 한다[도 5의 편차(GA)를 참조]. 다른 샘플(No. 2 내지 No. 9)에 대해서도 각각 4매의 시험 기판에 대하여 샘플(No. 1)과 마찬가지의 탑재를 수행한다.
계속해서 샘플(No. 1 내지 No. 9)이 탑재된 총 36매의 시험 기판에 대하여 리플로우 납땜 등의 열처리를 수행하고, 탑재된 각 샘플(No. 1 내지 No. 9)의 외부 전극(12) 각각을 땜납을 개재하여 도체 패드(21)에 접합한다. 계속해서 상기 열처리 과정에서 상기 편차(GA)가 0이 되었는지에 대한 여부(셀프 얼라인먼트 효과가 얻어졌는지에 대한 여부)를 각 시험 기판마다 광학 현미경을 이용하여 확인한다(도 7을 참조).
계속해서 확인 결과에 기초하여 편차(GA)가 다른 4종류의 시험 기판 상의 20개의 샘플(No.1 내지 No.9) 중 20개에 셀프 얼라인먼트 효과가 얻어진 경우에는 효과 큼(도 5의 ○표시를 참조), 19개 내지 14개에 셀프 얼라인먼트 효과가 얻어진 경우에는 효과 보통(도 5의 △표시를 참조), 13개 이하에 셀프 얼라인먼트 효과가 얻어진 경우에는 효과 작음(도 5의 ×표시를 참조)이라고 평가했다.
이하, 도 4에 도시한 사양과 특성[정전 용량(EC)과 전계 강도(FI)와 굴곡 강도(BS)]과, 도 5에 도시한 셀프 얼라인먼트 효과를 고려한 뒤, 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10-1)에 의해 얻어지는 효과에 대하여 설명한다.
첫째, 도 4에 도시한 샘플(No. 1)의 정전 용량(EC)에 비해, 샘플(No. 2 내지 No. 9)의 정전 용량(EC)은 높이(H)가 높아짐에 따라 증가한다. 이 정전 용량(EC)의 증가는 용량부(11a)의 층수[내부 전극층(11a1)의 층수]를 증가시킨 것에 의한 것이지만, 샘플(No. 2 내지 No. 9)의 정전 용량(EC)의 증가 경향에서 보면, 높이(H)를 특별히 높히지 않아도 대용량화를 도모할 수 있다. 바꿔 말하면, 대용량화를 위해서 샘플(No. 1)을 2개 중첩하여 일체화하는 경우보다 낮은 높이(H)로 상기 샘플(No. 1)의 2배 이상의 정전 용량(EC)을 쉽게 확보할 수 있다.
둘째, 도 4에 도시한 샘플(No. 1)의 굴곡 강도(BS)에 비해, 샘플(No. 2 내지 No. 9)의 굴곡 강도(BS)는 높이(H)가 높아짐에 따라 향상된다. 샘플(No. 2)의 굴곡 강도(BS)는 2/100이지만, 상기 수치는 실제의 실장 상에서는 특별히 큰 문제가 되지 않기 때문에 폭(W)과 높이(H)가 1.10
Figure pct00007
높이(H)/폭(W)의 조건을 만족하면, 회로 기판 등에 대한 실장을 양호하게 수행할 수 있다. 또한 샘플(No. 4 내지 No. 9)의 굴곡 강도(BS)는 모두 0/100인 것을 감안하면, 폭(W)과 높이(H)가 1.30
Figure pct00008
높이(H)/폭(W)의 조건을 만족하면, 회로 기판 등에 대한 실장을 한층 더 양호하게 수행할 수 있다.
셋째, 도 4에 도시한 샘플(No. 10)의 전계 강도(FI)는 샘플(No. 1)은 물론, 샘플(No. 2 내지 No. 9)보다 저하된다. 이 전계 강도(FI)의 저하는 용량부(11a)의 세라믹층(11a2)의 두께(Td)에 의존한 것이지만, 높이(H)를 폭(W)보다 크게 하는 것에 의해 내전압성을 쉽게 향상시킬 수 있다.
넷째, 도 5에 도시한 샘플(No. 9)의 셀프 얼라인먼트 효과에 비해, 샘플(No. 2 내지 No. 8)의 셀프 얼라인먼트 효과가 향상된다. 샘플(No. 8)의 셀프 얼라인먼트 효과는 효과 보통(△표시)을 포함하지만, 상기 평가는 실제의 실장 상에서 특별히 큰 문제는 되지 않기 때문에 폭(W)과 높이(H)가 높이(H)/폭(W)
Figure pct00009
1.70의 조건을 만족하면, 회로 기판 등에 대한 실장을 양호하게 수행할 수 있다. 또한 샘플(No. 2 내지 No. 7의 셀프 얼라인먼트 효과는 모두 효과 큼(○표시)인 것을 감안하면, 폭(W)과 높이(H)가 높이(H)/폭(W)
Figure pct00010
1.60의 조건을 만족하면 회로 기판 등에 대한 실장을 한층 더 양호하게 수행할 수 있다.
참고로 샘플(No. 2 내지 No. 8))은 각 외부 전극(12)에서 콘덴서 본체(11)의 4측면의 일부를 피복하는 부분의 길이(Le)가 250μm이지만, 전술한 셀프 얼라인먼트 효과는 주로 각 외부 전극(12)의 단면에 대한 땜납의 부착 윤곽에 의존하기 때문에, 길이(Le)를 250μm 이외의 수치로 변경해도 셀프 얼라인먼트 효과는 마찬가지로 얻어진다.
총괄하면, 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10-1)에서는 폭(W)과 높이(H)가 1.10
Figure pct00011
높이(H)/폭(W)
Figure pct00012
1.70의 조건을 만족하면 대용량화에 유효하고, 또한 굴곡 강도(BS) 및 셀프 얼라인먼트 효과의 향상에 기초하여 회로 기판 등에 대한 실장을 양호하게 수행할 수 있다. 또한 폭(W)과 높이(H)가 1.30
Figure pct00013
높이(H)/폭(W)
Figure pct00014
1.60의 조건을 만족하면, 대용량화에 유효한 것은 물론, 회로 기판 등에 대한 실장을 한층 더 양호하게 수행할 수 있다.
《제2 실시 형태》
도 8은 본 발명을 적용한 적층 세라믹 콘덴서(10-2)(제2 실시 형태)를 도시한다. 이 적층 세라믹 콘덴서(10-2)는 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10-1)(제1 실시 형태)와, 콘덴서 본체(11)의 용량부(11a)와 제1 보호부(11b)와 제2 보호부(11c)가 제2 보호부(11c)의 두께(T3)>제1 보호부(11b)의 두께(T2)의 조건, 보다 구체적으로는 용량부(11a)의 두께(T1)>제2 보호부(11c)의 두께(T3)>제1 보호부(11b)의 두께(T2)의 조건을 만족한다는 점에서 다르다. 그 외의 구성은 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10-1)와 마찬가지기 때문에 그 설명을 생략한다.
도 8에 도시한 적층 세라믹 콘덴서(10-2)는 1.18
Figure pct00015
두께(T3)/두께(T2)
Figure pct00016
4.36의 조건, 바람직하게는 2.18
Figure pct00017
두께(T3)/두께(T2)
Figure pct00018
3.64의 조건을 만족한다. 또한 도 8에 도시한 적층 세라믹 콘덴서(10-2)는 0.028
Figure pct00019
[두께(T3)-두께(T2)]/높이(H)
Figure pct00020
0.350의 조건, 바람직하게는 0.159
Figure pct00021
[두께(T3)-두께(T2)]/높이(H)
Figure pct00022
0.297의 조건을 만족한다. 이들 조건의 의의에 대하여 상세히 후술한다.
도 9는 검증용 샘플(No. 11 내지 No. 23)의 사양과 특성[굴곡 강도(BS)]을 도시한다. 또한 도 9에는 샘플(No. 11 내지 No. 23) 외에 비교용으로서 도 4에 도시한 샘플(No. 2)의 사양과 특성[굴곡 강도(BS)]이 도시된다. 이들 샘플(No. 11 내지 No. 23)은 모두 상기 제조예(제1 실시 형태의 란을 참조)에 준하여 제작된 것이며, 용량부(11a)의 내부 전극층(11a1)의 주성분은 니켈, 용량부(11a)의 세라믹층(11a2)과 제1 보호부(11b)와 제2 보호부(11c)의 주성분은 티탄산바륨이며, 각 외부 전극(12)은 니켈을 주성분으로 하는 하지막과 구리를 주성분으로 하는 중간막과 주석을 주성분으로 하는 표면막의 3층 구조다.
샘플(No. 11 내지 No. 23)은, 길이(L)가 1000μm; 폭(W)이 500μm; 용량부(11a)의 두께(T1)가 370μm; 용량부(11a)의 내부 전극층(11a1)의 층수와 세라믹층(11a2)의 층수의 합[층 구성(LC)의 중앙에 도시한 수치]이 43층; 제1 보호부(11b)의 두께(T2)가 88μm; 제1 보호부(11b)를 구성하는 세라믹층의 층수[층 구성(LC)의 좌측에 도시한 수치]가 11층; 용량부(11a)의 내부 전극층(11a1)의 두께(Ti)가 1.0μm; 용량부(11a)의 세라믹층(11a2)의 두께(Td)와, 제1 보호부(11b)를 구성하는 세라믹층의 두께(Td)와, 제2 보호부(11c)를 구성하는 세라믹층의 두께(Td)가 모두 8.0μm; 및 각 외부 전극(12)의 두께가 10μm, 콘덴서 본체(11)의 4측면의 일부를 피복하는 부분의 길이(Le)(도 8을 참조)가 250μm;인 점에서 공통되지만, 층 구성(LC)의 우측에 도시한 수치[제2 보호부(11c)를 구성하는 세라믹층의 층수]를 늘리는 것에 의해 제2 보호부(11c)의 두께(T3)와 높이(H)가 서서히 증가한다.
도 4에 도시한 층 구성(LC)의 기재(n1-m-n2)와 굴곡 강도(BS)의 측정 방법은 제1 실시예의 란에서 설명한 바와 같기 때문에 여기서의 설명을 생략한다.
즉 샘플(No. 11 내지 No. 23)은 높이(H)>폭(W)의 조건과, 또한 두께(T3)>두께(T2)의 조건을 만족하기 때문에, 도 8에 도시한 적층 세라믹 콘덴서(10-2)에 대응한 적층 세라믹 콘덴서다.
이하, 도 9에 도시한 사양과 특성[굴곡 강도(BS)]을 고려한 뒤, 도 8에 도시한 적층 세라믹 콘덴서(10-2)에 의해 얻어지는 효과에 대하여 설명한다.
첫째, 도 9에 도시한 샘플(No. 2)의 굴곡 강도(BS)에 비해, 샘플(No. 11 내지 No. 23)의 굴곡 강도(BS)는 향상된다. 샘플(No. 11 내지 No. 23)이 모두 제1 실시 형태의 란의 마지막에 설명한 1.10
Figure pct00023
높이(H)/폭(W)
Figure pct00024
1.70의 조건을 만족하는 것을 고려한 뒤, 제1 보호부(11b)의 두께(T2)와 제2 보호부(11c)의 두께(T3)에 착안하면, 두께(T2)와 두께(T3)가 1.18
Figure pct00025
두께(T3)/두께(T2)
Figure pct00026
4.36의 조건을 만족하면 대용량화에 유효한 것은 물론, 회로 기판 등에 대한 실장을 양호하게 수행할 수 있다.
또한 샘플(No. 11 내지 No. 23) 중 샘플(No. 15 내지 No. 20)이 모두 제1 실시 형태의 란의 마지막에 설명한 1.30
Figure pct00027
높이(H)/폭(W)
Figure pct00028
1.60의 조건을 만족하는 것을 고려한 뒤, 제1 보호부(11b)의 두께(T2)와 제2 보호부(11c)의 두께(T3)에 착안하면, 두께(T2)와 두께(T3)가 2.18
Figure pct00029
두께(T3)/두께(T2)
Figure pct00030
3.64의 조건을 만족하면 대용량화에 유효한 것은 물론, 회로 기판 등에 대한 실장을 한층 더 양호하게 수행할 수 있다.
둘째, 샘플(No. 11 내지 No. 23)이 모두 제1 실시 형태의 란의 마지막에 설명한 1.10
Figure pct00031
높이(H)/폭(W)
Figure pct00032
1.70의 조건을 만족하는 것을 고려한 뒤, 제1 보호부(11b)의 두께(T2)와 제2 보호부(11c)의 두께(T3)와 높이(H)에 착안하면, 두께(T2)와 두께(T3)와 높이(H)가 0.028
Figure pct00033
[두께(T3)-두께(T2)]/높이(H)
Figure pct00034
0.350의 조건을 만족하면 대용량화에 유효한 것은 물론, 회로 기판 등에 대한 실장을 양호하게 수행할 수 있다.
또한 샘플(No. 11 내지 No. 23) 중 샘플(No. 15 내지 No. 20)이 모두 제1 실시 형태의 란의 마지막에 설명한 1.30
Figure pct00035
높이(H)/폭(W)
Figure pct00036
1.60의 조건을 만족하는 것을 고려한 뒤, 제1 보호부(11b)의 두께(T2)와 제2 보호부(11c)의 두께(T3)와 높이(H)에 착안하면, 두께(T2)와 두께(T3)와 두께H가 0.159
Figure pct00037
[두께(T3)-두께(T2)]/높이(H)
Figure pct00038
0.297의 조건을 만족하면 대용량화에 유효한 것은 물론, 회로 기판 등에 대한 실장을 한층 더 양호하게 수행할 수 있다.
《다른 실시 형태》
(1) 도 4에 도시한 샘플(No. 2 내지 No. 10) 및 도 9에 도시한 샘플(No. 11 내지 No. 23)로서 용량부(11a)의 내부 전극층(11a1)의 두께(Ti)가 1.0μm인 것을 도시했지만, 상기 내부 전극층(11a1)의 두께(Ti)를 1.0μm 초과 또는 1.0μm 미만으로 해도 상기와 마찬가지의 효과를 얻을 수 있다. 또한 용량부(11a)의 세라믹층(11a2)의 두께(Td)를 8.0μm 미만으로 하고, 용량부(11a)의 층수[내부 전극층(11a1)의 층수]를 늘리면, 대용량화에 한층 더 공헌할 수 있다.
(2) 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10-1) 및 도 8에 도시한 적층 세라믹 콘덴서(10-2)로서 길이(L)>높이(H)>폭(W)의 조건을 만족하는 것을 도시했지만, 적어도 높이(H)>폭(W)의 조건을 만족하면 길이(L)와 높이(H)의 치수에 관계없이 상기와 마찬가지의 효과를 얻을 수 있다.
10-1, 10-2: 적층 세라믹 콘덴서 11: 콘덴서 본체
11a: 용량부 11a1: 내부 전극층
11a2: 세라믹층 11b: 제1 보호부
11c: 제2 보호부 12: 외부 전극
L: 적층 세라믹 콘덴서의 길이 W: 적층 세라믹 콘덴서의 폭
H: 적층 세라믹 콘덴서의 높이 T1: 콘덴서 본체의 용량부의 두께
T2: 콘덴서 본체의 제1 보호부의 두께 T3: 콘덴서 본체의 제2 보호부의 두께

Claims (7)

  1. 적층 구조의 콘덴서 본체와 1쌍의 외부 전극을 구비하고, 길이(L)와 폭(W)과 높이(H)로 규정된 대략 직방체(直方體) 형상의 적층 세라믹 콘덴서로서,
    상기 폭(W)과 상기 높이(H)가 1.10
    Figure pct00039
    H/W
    Figure pct00040
    1.70의 조건을 만족하는 적층 세라믹 콘덴서.
  2. 제1항에 있어서,
    조건이 1.30
    Figure pct00041
    H/W
    Figure pct00042
    1.60인 적층 세라믹 콘덴서.
  3. 제1항에 있어서,
    상기 콘덴서 본체는 복수의 내부 전극층이 세라믹층을 개재하여 적층된 용량부와, 세라믹제의 제1 보호부와, 세라믹제의 제2 보호부를, 높이 방향으로 제1 보호부-용량부-제2 보호부가 순서대로 층 형상으로 배열되도록 포함하고, 상기 콘덴서 본체의 제1 보호부의 두께를 T2, 제2 보호부의 두께를 T3으로 했을 때, 상기 두께(T2)와 상기 두께(T3)가 1.18
    Figure pct00043
    T3/T2
    Figure pct00044
    4.36의 조건을 만족하는 적층 세라믹 콘덴서.
  4. 제3항에 있어서,
    조건이 2.18
    Figure pct00045
    T3/T2
    Figure pct00046
    3.64인 적층 세라믹 콘덴서.
  5. 제1항 또는 제3항에 있어서,
    상기 콘덴서 본체는 복수의 내부 전극층이 세라믹층을 개재하여 적층된 용량부와, 세라믹제의 제1 보호부와, 세라믹제의 제2 보호부를, 높이 방향으로 제1 보호부-용량부-제2 보호부가 순서대로 층 형상으로 배열되도록 포함하고, 상기 콘덴서 본체의 제1 보호부의 두께를 T2, 제2 보호부의 두께를 T3으로 했을 때, 상기 두께(T2)와 상기 두께(T3)와 상기 높이(H)가 0.028
    Figure pct00047
    (T3-T2)/H
    Figure pct00048
    0.350의 조건을 만족하는 적층 세라믹 콘덴서.
  6. 제5항에 있어서,
    조건이 0.159
    Figure pct00049
    (T3-T2)/H
    Figure pct00050
    0.297인 적층 세라믹 콘덴서.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 길이(L)와 상기 폭(W)과 상기 높이(H)가 L>H>W의 조건을 만족하는 적층 세라믹 콘덴서.
KR1020157026891A 2013-06-19 2014-06-19 적층 세라믹 콘덴서 KR101812475B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2013128512 2013-06-19
JPJP-P-2013-128512 2013-06-19
JP2014123023A JP6798766B2 (ja) 2013-06-19 2014-06-16 積層セラミックコンデンサ
JPJP-P-2014-123023 2014-06-16
PCT/JP2014/066223 WO2014203948A1 (ja) 2013-06-19 2014-06-19 積層セラミックコンデンサ

Publications (2)

Publication Number Publication Date
KR20150128760A true KR20150128760A (ko) 2015-11-18
KR101812475B1 KR101812475B1 (ko) 2017-12-27

Family

ID=52104674

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157026891A KR101812475B1 (ko) 2013-06-19 2014-06-19 적층 세라믹 콘덴서

Country Status (7)

Country Link
US (1) US9941050B2 (ko)
JP (1) JP6798766B2 (ko)
KR (1) KR101812475B1 (ko)
CN (1) CN105308697B (ko)
HK (1) HK1221066A1 (ko)
PH (1) PH12015502559A1 (ko)
WO (1) WO2014203948A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627142B2 (en) * 2013-09-24 2017-04-18 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board for mounting of the same
JP6632808B2 (ja) 2015-03-30 2020-01-22 太陽誘電株式会社 積層セラミックコンデンサ
KR101771798B1 (ko) * 2015-08-26 2017-08-25 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
JP7302940B2 (ja) * 2017-01-27 2023-07-04 太陽誘電株式会社 積層セラミック電子部品
JP7356207B2 (ja) * 2017-12-22 2023-10-04 太陽誘電株式会社 積層セラミック電子部品、積層セラミック電子部品実装基板及び積層セラミック電子部品包装体
US10957488B2 (en) 2018-04-20 2021-03-23 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component
JP7182926B2 (ja) * 2018-07-17 2022-12-05 太陽誘電株式会社 積層セラミック電子部品
KR102048155B1 (ko) 2018-09-05 2019-11-22 삼성전기주식회사 적층 세라믹 전자부품
KR20220090988A (ko) * 2020-12-23 2022-06-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 실장 기판

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130160A (ja) * 1994-10-31 1996-05-21 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
JPH11251186A (ja) 1998-02-26 1999-09-17 Kyocera Corp スタック型セラミックコンデンサ
JP2004193352A (ja) * 2002-12-11 2004-07-08 Taiyo Yuden Co Ltd 積層コンデンサ及び積層コンデンサ実装体
JP2005347288A (ja) * 2004-05-31 2005-12-15 Tdk Corp 積層セラミックコンデンサの製造方法
JP4650007B2 (ja) * 2005-02-01 2011-03-16 株式会社村田製作所 積層コンデンサ
KR101058697B1 (ko) * 2010-12-21 2011-08-22 삼성전기주식회사 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법
JP5375877B2 (ja) 2011-05-25 2013-12-25 Ｔｄｋ株式会社 積層コンデンサ及び積層コンデンサの製造方法
KR20120131726A (ko) 2011-05-26 2012-12-05 삼성전기주식회사 적층형 캐패시터 및 그 제조방법
JP5899699B2 (ja) * 2011-08-10 2016-04-06 Tdk株式会社 積層型コンデンサ
KR101309479B1 (ko) * 2012-05-30 2013-09-23 삼성전기주식회사 적층 칩 전자부품, 그 실장 기판 및 포장체

Also Published As

Publication number Publication date
US20160099108A1 (en) 2016-04-07
US9941050B2 (en) 2018-04-10
JP6798766B2 (ja) 2020-12-09
KR101812475B1 (ko) 2017-12-27
PH12015502559B1 (en) 2016-02-22
JP2015026825A (ja) 2015-02-05
PH12015502559A1 (en) 2016-02-22
HK1221066A1 (zh) 2017-05-19
CN105308697A (zh) 2016-02-03
WO2014203948A1 (ja) 2014-12-24
CN105308697B (zh) 2018-07-31

Similar Documents

Publication Publication Date Title
KR101812475B1 (ko) 적층 세라믹 콘덴서
KR101647772B1 (ko) 적층 세라믹 콘덴서
KR101628055B1 (ko) 저배형 적층 세라믹 콘덴서
US6829134B2 (en) Laminated ceramic electronic component and method for manufacturing the same
KR101736721B1 (ko) 적층 세라믹 전자 부품
CN110047654B (zh) 层叠陶瓷电容器
US9627142B2 (en) Multilayer ceramic capacitor and board for mounting of the same
JP6180898B2 (ja) 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板
JP2015026841A (ja) 積層セラミックコンデンサ
US10224147B2 (en) Multilayer ceramic capacitor
KR20140078935A (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로 기판
JP2015173292A (ja) 積層セラミックキャパシタ及びその製造方法
US20130199717A1 (en) Method for manufacturing monolithic ceramic electronic components
CN110634675A (zh) 电子部件以及电子部件的制造方法
KR101462759B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
JP2000340448A (ja) 積層セラミックコンデンサ
JP6377957B2 (ja) 積層セラミックコンデンサ
JP6591771B2 (ja) 積層コンデンサ
WO2013190718A1 (ja) 積層セラミックコンデンサ
JP6527612B2 (ja) 積層セラミックコンデンサ
JP6616929B2 (ja) 積層セラミックコンデンサ
KR20170061598A (ko) 세라믹 전자 부품 및 세라믹 전자 부품의 제조 방법
KR102048102B1 (ko) 적층 세라믹 전자부품
JP2021019186A (ja) 積層セラミック電子部品及び積層セラミック電子部品の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant