KR20150127192A - 유기 반도체 박막의 제조 방법 - Google Patents

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KR20150127192A
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야스키요 우에다
마사히로 미사키
마사히로 하마다
유이치 사다미츠
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고쿠리츠다이가쿠호진 고베다이가쿠
닛뽄 가야쿠 가부시키가이샤
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Abstract

본 발명의 목적은 유기 반도체 박막 형성 방법 및 이를 이용한 유기 반도체 디바이스의 제조 방법을 제공하는 것이다. 유기 반도체 박막의 제조 방법은 오목부를 갖는 몰드를 기판 상에 설치하는 단계, 및 오목부와 기판에 의해 형성된 공극에 유기 반도체 용액을 도입하는 단계를 포함한다.

Description

유기 반도체 박막의 제조 방법{ORGANIC SEMICONDUCTOR THIN FILM PRODUCTION METHOD}
본 발명은 유기 반도체 박막의 형성 방법, 및 그것을 사용한 유기 반도체 디바이스의 제조 방법에 관한 것이다.
유기 반도체 디바이스에 필요 불가결한 전계 효과 트랜지스터는 전극간에 유기 반도체의 박막을 형성한 구조를 가지며, 그 제조는 비교적 비용이 높은 진공 증착법 등에 보통 의존하였다. 전계 효과 트랜지스터용 재료로서 사용되어온 고캐리어 이동도를 갖는 많은 유기 화합물은 유기 용매에 거의 용해되지 않는다. 이에 따라, 염가의 도포 인쇄 등의 수법이 채용될 수 없었다.
실용 레벨의 이동도를 실현하는 용매 가용성의 유기 반도체 재료가 최근 개발되었으며, 이로써 반도체 디바이스가 저비용으로 제조될 수 있다는 것이 기대된다. 잉크젯, 플렉소그래피 및 코팅 등의 도포법 및 인쇄법을 포함하는 여러가지 종류의 프로세스가 채용될 수 있고, 이들의 프로세스들을 채용하여 유기 박막을 형성하는 것에 의해, 비교적 높은 캐리어 이동도를 갖는 유기 반도체 디바이스의 제조에 대한 연구가 활발히 행해지게 되었다.
하지만, 유기 반도체를 이용해 도포법이나 인쇄법에 의해 이동도가 높고 내구성이 뛰어난 전계 효과 트랜지스터를 제조하는 방법은 아직 실용화되어 있지 않다. 유기 박막을 형성하기 위해서는, 진공 증착법, 또는 스핀 코트법 또는 블레이드 코트법 등의 도포법이 보통 사용되지만, 전자는 진공 프로세스를 행하기 위한 고가의 설비가 필요하고, 후자는 기판 전체에 도포하는 것으로 인해 재료의 손실이 많아진다. 잉크젯법 등의 인쇄법은 목적 위치에 필요량의 재료가 도포되는 것을 허용한다. 하지만, 도포법 및 다른 인쇄법과 마찬가지로, 용액으로부터 결정을 형성하는 프로세스는 결정 배향 방향을 제어하기 위해서 예를 들어 온도, 분위기 및 도포면의 처리의 정밀한 컨트롤을 필요로 한다. 그 때문에, 이들 디바이스 제조 방법은 유기 반도체층의 성막에 시간이 많이 걸려 스루풋이 낮다는 결점이 있다.
이들 제조 문제점을 극복하기 위해서, 특허문헌 1에서는 기판을 기울여 유기 반도체 용액으로부터 일정 방향으로 결정 성장을 제어하는 방법을 제공하고, 특허문헌 2에서는 기판과 경사면 사이에 반도체 용액의 액적을 배치하고 그 용매를 증발시키는 방법을 제공하고, 특허문헌 3-5에서는 더블 잉크젯법에 의한 단결정성의 유기 반도체 박막의 제조 방법을 제공하며; 그리고 비특허문헌 1에서는 박막을 형성하고 형성된 박막을 용매 증기에 노출하는 것을 포함하는 배향성을 개선하는 방법을 제공한다. 특허문헌 1의 방법은 기판 자체를 경사지게 하는 것이 곤란하고, 특허문헌 2-5의 방법은 용매의 선택에 어려움을 가지며 건조의 제어가 필요하다. 비특허 문헌 1에 기재된 방법은 용매를 다량으로 사용할 필요가 있고, 이것은 환경에 부정적으로 영향을 주며, 그리고 롤 투 롤과 같은 높은 스루풋을 요구하는 유기 반도체의 제조 방법에 대한 응용에는 적합하지 않다.
특허문헌 1 : 일본 공개특허공보 평 3-059036호 특허문헌 2 : WO2011/040155호 특허문헌 3 : 일본 공개특허공보 2012-049291호 특허문헌 4 : 특허 2012-043926호 특허문헌 5 : WO2012/023476호
비특허문헌 1 : APPLIED PHYSICS LETTERS, 94,93307,2009
본 발명의 목적은 배향성이 높은 (즉, 1축 배향성인) 유기 반도체 박막을 간편하고 용이하고 안정적으로 제조할 수 있는 신규 방법을 제공하는 것이다. 본 발명의 제 2 목적은, 제막 방법을 이용하여, 높은 이동도와 온/오프비를 갖는 실용적인 유기 전계 효과 트랜지스터를 대량으로 제조할 수 있는 고스루풋 방법을 제공하는 것이다.
상기 언급된 문제를 해결하기 위해 예의 검토한 결과, 본 발명자는 기판에 몰드 (주형) 를 배치하여 소정의 공간 용적을 갖는 폐쇄 공간을 형성시키고; 유기 반도체 용액을 그 공간안에 공급하고 그 용매를 제거함으로써, 용이하게 배향성이 좋은 단일 도메인의 단결정성 유기 반도체층을 형성할 수 있음을 알아냈다. 이 지견에 기초하여, 본 발명이 완성되었다.
즉, 본 발명은 일반적으로 무선 전력에 관한 것이다.
[1] 오목부(들)를 갖는 몰드를 기판 상에 설치하는 단계, 및 오목부와 기판에 의해 형성된 공극(들)에 유기 반도체 용액을 도입하는 단계를 포함하는, 유기 반도체 박막의 제조 방법.
[2] 유기 반도체 용액의 도입 이후 몰드를 박리하여 유기 반도체 박막을 형성하는, [1]에 기재된 유기 반도체 박막의 제조 방법.
[3] 유기 반도체 용액을 몰드에 도입한 이후, 그 용매를 증발시켜 박막을 형성시키는, [1] 또는 [2]에 기재된 유기 반도체 박막의 제조 방법.
[4] 유기 반도체 용액의 도입이 모세관력 또는 기계적 작용에 의해 행해지는, [1] 내지 [3] 중 어느 하나에 기재된 유기 반도체 박막의 제조 방법.
[5] 유기 반도체 용액을 몰드에 도입하고 및/또는 몰드를 박리한 이후 열처리를 실시해 유기 반도체 박막을 기판 상에 형성시키는, [1] 내지 [4] 중 어느 하나에 기재된 유기 반도체 박막의 제조 방법.
[6] 열처리가 20℃ 이상 200℃ 이하인, [5]에 기재된 유기 반도체 박막의 제조 방법.
[7] 얻어지는 유기 반도체 박막이 단일 도메인의 결정 형태인, [1] 내지 [6] 중 어느 하나에 기재된 유기 반도체 박막의 제조 방법.
[8] 몰드가 경화성 수지, 용매, 중합 개시제 및 경화 촉진제로부터 제조되는, [1] 내지 [7] 중 어느 하나에 기재된 유기 반도체 박막의 제조 방법.
[9] 경화성 수지가 에폭시 수지를 포함하는, [8]에 기재된 유기 반도체 박막의 제조 방법.
[10] 유기 반도체 용액이 저분자 유기 반도체 화합물을 포함하는, [1] 내지 [9] 중 어느 하나에 기재된 유기 반도체 박막의 제조 방법.
[11] 유기 반도체 용액이 고분자 유기 반도체 화합물을 포함하는, [1] 내지 [9] 중 어느 하나에 기재된 유기 반도체 박막의 제조 방법.
[12] 유기 반도체 용액이 저분자 유기 반도체 화합물 및 고분자 유기 반도체 화합물의 혼합물을 포함하는, [1] 내지 [9] 중 어느 하나에 기재된 유기 반도체 박막의 제조 방법.
[13] 유기 반도체 용액이 식 (1)로 나타내지는 화합물을 포함하는, [10] 또는 [12] 에 기재된 유기 반도체 박막의 제조 방법.
[식 1]
Figure pct00001
식 중, X1 및 X2는 각각 독립적으로 황 원자 또는 셀렌 원자를 나타내고, R1 및 R2는 각각 독립적으로 수소 원자, 지방족 탄화수소기, 아릴기, 복소환기, 알콕실기 또는 알콕시알킬기를 나타내고, R1 및 R2는 동일하거나 상이해도 되고, 그리고 m 및 n은 각각 독립적으로 0 또는 1을 나타낸다.
[14] 유기 반도체 용액이 반도체성 또는 절연성의 고분자 화합물을 더 포함하는, [11] 또는 [13]에 기재된 유기 반도체 박막의 제조 방법.
[15] 유기 반도체 용액의 도입이 모세관력 또는 기계적 작용에 의해 행해지는, [1] 내지 [14] 중 어느 하나에 기재된 유기 반도체 박막의 제조 방법.
[16] [1] 내지 [15] 중 어느 하나에 기재된 유기 반도체 박막을 포함하는, 유기 일렉트로닉스 디바이스.
[17] [1] 내지 [16] 중 어느 하나에 기재된 유기 반도체 박막을 포함하는, 유기 트랜지스터.
본 발명에 따른 박막의 형성 방법에 의하면, 배향성이 높은, 통상적으로 1축 배향성인, 유기 반도체 박막을 용이하게 형성할 수 있다. 또, 본 발명에 따른 유기 반도체 디바이스의 제조 방법에 의하면, 이와 같은 배향성이 높은 유기 반도체 박막을 포함하고, 높은 캐리어 이동도와 온/오프비를 갖는 유기 반도체 디바이스를 고스루풋으로 제조할 수 있다.
도 1 은 본 발명에 따른 유기 반도체 디바이스의 일례로서 몇몇 실시형태의 유기 박막 트랜지스터의 구조를 나타낸 개략도를 도시한다.
도 2 는 본 발명의 일 실시형태에 따른 유기 트랜지스터의 제조 공정을 나타낸 개략도를 도시한다.
도 3 은 본 발명에 따른 유기 반도체 박막의 제조 공정을 나타낸 개략도를 도시한다.
도 4 는 본 발명에 따른 유기 박막 제조 방법에서 사용된 몰드 및 그 방법에 의해 제조된 C8BTBT 박막의 원자간력 현미경 사진 (AFM 상) 및 투과형 전자현미경에 의한 HRED 상 및 X선 회절상 (XRD 패턴) 을 도시한다.
도 5 는 본 발명에 따른 유기 박막 제조 방법에 의해 제조된 몰드 및 그 방법에 의해 제조된 TIPS-펜타센 박막의 원자간력 현미경 사진 (AFM 상 (image)) 및 투과형 전자현미경에 의한 HRED 상 및 X선 회절상 (XRD 패턴) 을 도시한다.
도 6 은 본 발명에 따른 C8BTBT의 배향막을 포함하는 FET의 전기 특성을 나타낸 그래프이다.
도면을 참조하여 본 발명을 상세하게 설명할 것이다. 하지만, 본 발명은 도면에 기재된 실시형태에 한정되는 것은 아니다.
본 발명은 기판 상에 오목부(들)를 갖는 몰드를 배치하여 공극(들)을 형성하고, 그 공극에 유기 반도체 재료를 도입하고, 그 용매를 건조시킴으로써, 배향성이 좋은 1축 배향막인 단일 도메인의 단결정성 유기 반도체 박막을 제조하는 방법에 관한 것이다.
유기 반도체 용액을 도입하는 공극(들)은, 기판에 오목부(들)를 갖는 몰드를 배치함으로써 형성된다. 몰드는, 예를 들어 도 3a에 나타내는 바와 같이 홈을 가지며, 이로써 몰드의 단면은 일정한 간격의 요철을 나타낸다. 도 3b에 나타내는 바와 같이, 몰드 (1) 가 기판 (2) 에 배치되는 경우, 몰드 (1) 의 볼록부는 기판 (2) 의 표면과 밀착하고, 오목부 및 기판 (1) 은 함께 공극을 형성한다. 이 몰드에서, 공극의 양단이 각각 일정한 크기의 개구 (구멍) 를 가지며, 구멍은 유기 반도체 용액을 도입하기 위해서 사용할 수 있다. 하지만, 일방 또는 양방의 단부를 폐쇄해도 되며, 대신에 몰드의 측부 중 어느 하나 또는 상부에 구멍을 통해 유기 반도체 용액을 도입할 수 있는 구멍을 제공해도 된다. 이들 구멍은, 유기 반도체 용액을 기판과 몰드간의 공극에 도입하기 위해 사용되는 것 외에, 유기 반도체 용액의 도입 이후 공극 내에 있는 에어 및 증발 용매를 배출하기 위해 사용될 수도 있다. 기판이 동일한 기능을 제공하는 메카니즘을 갖는 경우에는 몰드는 이와 같은 구멍이 없어도 된다. 구멍 사이즈에 대한 특별한 규정은 없지만, 구멍은 유기 반도체 용액의 도입 및 에어의 배출에 장해가 없도록 구성된다.
도 3b에 나타낸 실시형태에서, 몰드 (1) 를 기판 (2) 상에 배치할 때에, 개구측이 기판으로 향하며; 즉 볼록부가 기판과 접촉하는 방식으로 몰드 (1) 를 배치한다. 유기 반도체 용액 도입중에 몰드 (1) 와 기판 (2) 사이의 공극으로부터 유기 반도체 용액이 누설하지 않게, 볼록부를 기판 (2) 에 충분히 밀착시킬 필요가 있다. 몰드가 수지제이면, 몰드는 가열함으로써 밀착 및 고정하기 쉽게 할 수가 있다. 가열이 수행되는 경우에는, 가열 온도는 통상 0 ~ 200℃ 이며, 바람직하게는 20 ~ 150℃ 이며, 보다 바람직하게는 50 ~ 100℃ 이다.
도 3b 및 3c에 나타낸 바와 같이, 몰드가 기판 상에 배치되면, 기판 (2) 과 몰드 (3) 사이에 공극이 형성된다. 유기 반도체 용액을, 양단이 개구되어 있는 구멍과 접촉시키고, 구멍에 도입시킨다 (도 3c). 몰드의 상부 또는 임의의 측부에, 유기 반도체 용액을 도입할 수 있는 구멍을 제공할 수도 있다. 이 경우, 이들 구멍을 통한 공극으로 유기 반도체 용액을 도입시킬 수도 있다 (도시 생략).
이들 경우, 유기 반도체 용액의 도입은, 예를 들어 압전 소자에 의한 기계적 작용 (토출, 압입 등) 을 이용해 압력을 부가하여 실시할 수도 있거나, 또는 모세관 현상에 의해 실시될 수도 있다. 공업화 응용을 고려하면, 공급량을 제어 가능하므로 기계적 작용을 이용하는 것이 바람직하지만, 어느 경우든 구멍의 구경은, 원형의 경우, 통상 0.01 nm ~ 5㎛이며, 바람직하게는 0.1 nm ~ 3㎛이며, 보다 바람직하게는 1 nm ~ 1㎛ 정도이다. 여기서, 입구 및 출구의 형상은 특별히 한정되는 것은 아니다. 원형 형상 이외의 형상의 경우에는, 상기 원형 형상의 단면적과 거의 동일한 크기의 형상이 바람직하다.
공극에 유기 반도체 용액을 도입하는 방법을 예시한다. 방법은, 상술한 바와 같이, 고정된 몰드의 일방의 단부 (오목부가 개구되어 있는 면) 에 유기 반도체 용액을 배치하고, 모세관력에 의해 유기 반도체 용액을 공극에 도입하는 방법; 및 몰드에 미리 구멍을 형성하고 구멍을 통해 기계적 작용에 의해 유기 반도체 용액을 공극에 도입하는 방법을 포함한다. 보다 구체적인 양태에 따르면, 몰드를 스탬프의 형틀로서 사용하고, 전극을 배치한 기판을 소정 위치에서 고정하며, 그리고 몰드를 프레스하면서 동시에 유기 반도체 용액을 도입한다. 이와 같은 방법은 트랜지스터의 연속적이고 고스루풋인 제조를 가능하게 한다고 말할 수 있다. 이 경우, 롤 형태의 몰드를 이용해 연속적으로 유기 반도체 박막을 제작할 수도 있다.
본 발명에 따른 용매의 제거 단계에서는, 예를 들어 공극에 반도체 용액을 공급한 후, 실온 또는 가열하에서 용매를 서서히 증발시켜 결정을 성장시키고, 반도체 재료를 소정 온도에서 충분히 건조하여 목적의 단일 도메인의 결정성 유기 반도체 박막을 형성한다.
용매를 제거하는 방법은 가열에 의한 열처리, 및 건조 가스 분위기하, 대기 분위기하, 진공하에서의 건조 등, 목적에 의해 적절히 선택할 수 있지만, 단일 도메인의 결정성 유기 박막을 형성하기 위해서는, 유기 반도체를 용해하는 용액의 비점, 증기압 등의 파라미터를 통해 적당한 건조 속도로 제어할 필요가 있다. 이들을 감안해, 선택된 온도 및 분위기 조건하에서 유기 박막을 형성한다.
상기와 같이 유기 반도체 용액의 용매를 제거하기 위해서 열처리 등에 의해 결정화 속도를 제어하는 것이 중요하다. 열처리를 실시하는 경우, 가열 온도는 통상 0 ~ 300℃ 이며, 바람직하게는 10 ~ 250℃ 이며, 보다 바람직하게는 20 ~ 200℃ 이다. 처리 시간은 통상 0.5분 ~ 24시간이며, 바람직하게는 1분 ~ 10시간이며, 보다 바람직하게는 1분 ~ 1시간이다. 이 경우, 제막시의 온도 및 시간에 의존하여 트랜지스터의 특성이 변화할 수 있으며, 주의 깊게 열처리 온도 및 시간을 선택하는 것이 바람직하다.
용매를 제거하는 단계를 통해 유기 반도체 박막을 얻은 후, 기판 상의 몰드를 제거하여 본원에 따른 유기 반도체 박막을 기판 상에 얻을 수 있다 (도 3d).
유기 반도체 박막의 형상, 특히 박막의 높이 및 폭은 배치하는 몰드의 홈 (오목부) 의 높이 및 폭의 규격에 의해 특정된다.
유기 반도체 박막의 막두께는 유기 반도체 용액의 고형 분량 및 기판과 몰드에 의해 형성되는 공극의 사이즈 (즉, 몰드의 홈의 높이 등) 에 의존하며; 그리고 특히 트랜지스터용 반도체 박막의 경우, 트랜지스터의 채널 영역을 덮는 사이즈 또는 약간 큰 정도의 사이즈가 바람직하다. 사이즈가 너무 큰 경우에는, 누설 및 기생 용량이 증가하는 등의 소자에 불리한 영향을 주는 현상이 일어날 수도 있다. 따라서, 유기 반도체 박막의 사이즈는 전극의 사이즈, 디바이스에 필요한 전류량 및 특성, 인쇄의 정밀도 등을 감안해 적절히 결정하는 것이 바람직하고, 그 사이즈는 통상 0.2 nm ~ 5㎛이며, 바람직하게는 1 nm ~ 0.5㎛이며, 보다 바람직하게는 2 nm ~ 0.3㎛이다.
다음, 공극의 형성시 사용하기 위한 몰드의 형성 방법에 대해 설명한다. 상술한 바와 같이, 몰드는 기판에 밀착시키기 위해서 수지제인 것이 바람직하다. 홈, 즉 오목부를 형성하는 방법은, 특별히 한정되지 않지만, 상기 언급된 소정의 사이즈를 갖는 볼록부를 갖는 템플릿 위에 열경화성 또는 광경화성 수지 조성물 (예를 들어, 에폭시 수지와 중합 개시제) 을 도포하고, 수지 조성물을 경화시킴으로써 홈을 형성할 수 있다.
볼록부를 갖는 템플릿의 재료는 특별히 한정되는 것은 아니지만, 실리콘 수지, 페놀 수지,에폭시 수지 및 멜라민 수지를 포함한다. 그 중에서도, 가열에 의해 비교적 용이하게 경화하고 박리성이 뛰어나다는 점에서 폴리디메틸실록산 (PDMS) 이 바람직하다.
템플릿은 주형을 이용해 제작할 수 있다. 이 주형의 재료는, 예를 들어, 실리콘, 석영, 유리, 금속, 및 세라믹 등의 무기 재료, 또는 용매에 불용성이고 거의 팽윤하기 어려운 폴리이미드 및 아크릴 등의 유기 재료를 포함한다.
본 발명에 따른 공정에서 사용된 몰드를 형성하기 위한 수지 조성물에 대해 설명한다. 수지 조성물은 경화성 수지 및 용매를, 통상은 중합 개시제, 경화 촉진제 등과 함께 포함한다. 필요에 따라, 조성물은 또한 계면활성제, 열경화제 또는 광경화제, 중합 금지제, 및 자외선 흡수제 등의 각종 첨가제를 함유할 수 있다. 하지만, 본 발명은 이들에 한정되는 것은 아니다.
몰드는 상기 언급된 템플릿에 몰드용 수지 조성물을 도포하고, 이후 몰드를 제거하는 것에 의해 제조될 수 있다. 한편, 템플릿은 표면에 요철부를 갖는 기판이며, 일반적으로는 요철의 단차부와 수지막층 사이에 공기를 취하는 경향이 있고, 이에 따라 평면성이 우수한 균일한 수지막층을 얻기가 어렵다.
이와 같은 문제점을 고려하여, 본 발명에 따른 공정에서 사용되는 몰드는 공지된 기술 (일본 공개특허공보 2009-122211호 참조) 에 의해 제조될 수 있다. 이 기술은, 표면에 요철이 있는 기판 상에 감광성 수지 전사층을 형성하는 방법, 및 얻어진 전사층에 포토리소그래피 수법을 실시하여, 고정밀도의 종횡비가 높은 미세한 구조체를 갖는 성형체를 제조하는 방법이다.
몰드용의 수지 조성물에 포함하는 수지는 몰드로서 기능을 발휘할 수가 있으면 특별히 한정되는 것은 아니지만, 에폭시 수지를 포함하며; 그 구체예는 비스페놀 A 에폭시 수지, 다관능 비스페놀 A 노볼락 에폭시 수지, 비스페놀 F 에폭시 수지의 알코올성 수산기와 에피클로로히드린의 반응에 의해 얻어지는 에폭시 수지, 비스페놀 A 에폭시 수지의 알코올성 수산기와 에피클로로히드린의 반응에 의해 얻어지는 에폭시 수지, 및 o-크레졸 노볼락 에폭시 수지를 포함한다.
여기서, 상기의 수지 조성물에는, 필요에 따라, 각종 첨가제를 첨가할 수 있으며, 증점제, 증감제, 계면활성제, 밀착 촉진제, 산화 방지제 및 응집 방지제를 포함한다.
포토레지스트에 의한 패터닝 수법에 의해 몰드를 제작하는 경우, 포토리소그래피 메카니즘의 관점에서 포토레지스트가 현상 단계에서 사용되는 알칼리성 현상액에 가용인 것이 바람직하고, 그리고 양호한 미세 패턴을 형성하기 위해서 포토레지스트가 광중합 개시제, 광중합성 모노머 등과의 충분한 경화 특성을 또한 가지고 있는 것이 바람직하다.
수지 조성물에 경화 촉진제를 또한 병용해도 되고, 경화 촉진제는 1급 ~ 3급 아민류 등의 질소 함유 복소환 화합물, 및 산을 발생시키는 광산 발생제나 열산 발생제를 포함한다.
다음, 본 발명에 따른 공정에서 사용되는 유기 반도체 화합물에 대해 설명한다. 유기 반도체 화합물은 저분자 화합물이거나 또는 고분자 화합물일 수 있다. 저분자 화합물은 펜타센 및 TIPS-펜타센 등의 폴리아센류, 및 폴리아센류의 탄소의 일부를 N, S 및 O 등의 복소원자(들), 아릴기, 아실기, 알킬기, 알콕실기, 카르보닐기 등의 관능기(들)로 치환한 폴리아센류의 유도체 (트리페노디옥사진 유도체, 트리페노디티아진 유도체, 화합물 (1) 로 나타낸 티에노티오펜 유도체 등) 를 포함한다. 추가로 스티릴벤젠 유도체, 프탈로시아닌, 나프탈렌테트라카르본산 디이미드, 페릴렌테트라카르본산 디이미드 및 안트라센테트라카르본산 디이미드 등의 축합환 테트라카르본산 디이미드; 및 메로시아닌 색소 및 헤미시아닌 색소 등의 색소를 포함한다. 기타 유기 반도체 재료는 테트라티아풀바렌 (TTF), 테트라시아노퀴노디메탄 (TCNQ) 및 그들의 착물, 그리고 비스에틸렌테트라티아풀바렌 (BEDTTTF)-과염소산 착물, BEDTTTF-요오드 착물, 및 TCNQ-요오드 착물 등의 유기 분자 착물을 포함한다.
고분자 화합물은 폴리아세틸렌계 고분자, 폴리디아세틸렌계 고분자, 폴리파라페닐렌계 고분자, 폴리아닐린계 고분자, 폴리티오펜계 고분자, 폴리피롤계 고분자, 폴리티에닐렌비닐렌계 고분자, 폴리아닐린계 고분자, 폴리아줄렌계 고분자, 폴리피렌계 고분자, 폴리카르바졸계 고분자, 폴리셀레노펜계 고분자, 폴리푸란계 고분자, 폴리(p-페닐렌)계 고분자, 폴리인돌계 고분자, 폴리피리다진계 고분자, 폴리술파이드계 고분자, 폴리파라페닐렌비닐렌계 고분자, 폴리에틸렌 디옥시티오펜계 고분자, 핵산 및 그 유도체를 포함한다. 폴리머는 이들 폴리머 중 어느 하나로 단일 구성되거나 또는 이들을 조합한 코폴리머일 수도 있다. 올리고머는 상기 폴리머 중 어느 것과 동일한 반복 단위를 갖는 올리고머를 포함하고, 그 예는 α-섹시티오펜, α,ω-디헥실-α-섹시티오펜, α,ω-디헥실-α-퀸크티오펜 및 α,ω-비스(3-부톡시프로필)-α-섹시티오펜을 포함한다.
본 발명을 실시함에 있어서 특히 바람직한 화합물 중 하나의 예는 식 (1) 로 나타낸 유도체를 포함한다.
[식 2]
Figure pct00002
식 중, X1 및 X2는 각각 독립적으로 황 원자 또는 셀렌 원자를 나타내고, R1 및 R2는 각각 독립적으로 수소 원자, 지방족 탄화수소기, 아릴기, 복소환기, 알콕실기 또는 알콕시알킬기를 나타내고, R1 및 R2는 동일하거나 상이해도 되고, 그리고 m 및 n은 각각 독립적으로 0 또는 1을 나타낸다.
지방족 탄화수소기는 직쇄, 분기쇄 또는 고리형의 지방족 탄화수소기이며, 바람직하게는 직쇄의 지방족 탄화수소기를 포함한다. 탄소수는 통상 1 ~ 36이며, 바람직하게는 2 ~ 24이며, 더욱 바람직하게는 4 ~ 20이며, 가장 바람직하게는 4 ~ 10이다. 직쇄 또는 분기쇄의 포화 지방족 탄화수소기의 구체예는, 메틸기, 에틸기, 프로필기, 이소프로필기, n-부틸기, 이소부틸기, t-부틸기, n-펜틸기, 이소펜틸기, t-펜틸기, sec-펜틸기, n-헥실기, 이소헥실기, n-헵틸기, sec-헵틸기, n-옥틸기, n-노닐기, sec-노닐기, n-데실기, n-운데실기, n-도데실기, n-트리데실기, n-테트라데실기, n-펜타데실기, n-헥사데실기, n-헵타데실기, n-옥타데실기, n-노나데실기, n-에이코실기, 도코실기, n-펜타코실기, n-옥타코실기, n-트리콘틸기, 5-(n-펜틸) 데실기, 헤네이코실기, 트리코실기, 테트라코실기, 헥사코실기, 헵타코실기, 노나코실기, n-트리아콘틸기, 스쿠아릴기, 도트리아콘틸기 및 헥사트리아콘틸기를 포함한다. 고리형의 포화 지방족 탄화수소기의 구체예는 시클로헥실기, 시클로펜틸기, 아다만틸기 및 노르보닐기를 포함한다. n-헥실기, n-옥틸기, n-데실기 및 n-도데실기가 바람직하다.
아릴기는 페닐기, 비페닐기, 피렌기, 크실릴기, 메시틸기, 쿠메닐기, 벤질기, 페닐에틸기, α-메틸벤질기, 트리페닐 메틸기, 스티릴기, 신나밀기, 비페닐릴기, 1-나프틸기, 2-나프틸기, 안트릴기 및 페난트릴기 등의 방향족 탄화수소기를 포함한다. 복소환기는 황, 산소, 질소 원자를 함유하는 방향족 복소환기를 포함하고, 바람직하게는 2-티에닐기 및 티에노티에닐기를 포함한다. 아릴기 및 복소환기는 C4 ~ C10 알킬기 등의 상기 지방족 탄화수소기를 치환기로서 가지고 있어도 되고, 2 이상의 치환기를 갖는 경우, 치환기는 동일 또는 상이해도 된다.
알콕실기는 메톡시기, 에톡시기, n-프로폭시기, n-부톡시기, n-펜틸옥시기, n-헥실옥시기, n-헵틸옥시기, n-옥틸옥시기, n-노닐옥시기, n-데실옥시기, n-운데실옥시기, n-도데실옥시기, n-트리데실옥시기, n-테트라데실옥시기, n-펜타데실옥시기, n-헥사데실옥시기, n-헵타데실옥시기, n-옥타데실옥시기, n-노나데실옥시기, n-이코실옥시기, n-헨이코실옥시기, n-도코실옥시기, n-트리코실옥시기, n-테트라코실옥시기, n-펜타코실옥시기, n-헥사코실옥시기, n-헵타코실옥시기, n-옥타코실옥시기, n-노나코실옥시기 및 n-트리아콘틸옥시기를 포함한다. 알콕시기는 바람직하게 메톡시기, 에톡시기, n-프로폭시기, n-부톡시기, n-펜틸옥시기, n-헥실옥시기, n-헵틸옥시기, n-옥틸옥시기, n-노닐옥시기, n-데실옥시기, n-운데실옥시기, n-도데실옥시기, n-트리데실옥시기, n-테트라데실옥시기, n-펜타데실옥시기, n-헥사데실옥시기, n-헵타데실옥시기, n-옥타데실옥시기, n-노나데실옥시기, 및 n-이코실옥시기 등의 탄소수 1 ~ 20의 알콕시기를 포함한다.
알콕시알킬기는 메톡시메틸기, 에톡시메틸기, n-프로폭시메틸기, n-부톡시메틸기, n-펜틸옥시메틸기, n-헥실옥시메틸기, n-헵틸옥시메틸기, n-옥틸옥시메틸기, n-노닐옥시메틸기, n-데실옥시메틸기, n-운데실옥시메틸기, n-도데실옥시메틸기, n-트리데실옥시메틸기, n-테트라데실옥시메틸기, n-펜타데실옥시메틸기, n-헥사데실옥시메틸기, n-헵타데실옥시메틸기, n-옥타데실옥시메틸기, n-노나데실옥시메틸기, 메톡시에틸기, 에톡시에틸기, n-프로폭시에틸기, n-부톡시에틸기, n-펜틸옥시에틸기, n-헥실옥시에틸기, n-헵틸옥시에틸기, n-옥틸옥시에틸기, n-노닐옥시에틸기, n-데실옥시에틸기, n-운데실옥시에틸기, n-도데실옥시에틸기, n-트리데실옥시에틸기, n-테트라데실옥시에틸기, n-펜타데실옥시에틸기, n-헥사데실옥시에틸기, n-헵타데실옥시에틸기, n-옥타데실옥시에틸기, n-노나데실옥시에틸기, 메톡시프로필기,에톡시프로필기, n-프로폭시프로필기, n-부톡시프로필기, n-펜틸옥시프로필기, n-헥실옥시프로필기, n-헵틸옥시프로필기, n-옥틸옥시프로필기, n-노닐옥시프로필기, n-데실옥시프로필기, 메톡시부틸기, 에톡시부틸기, n-프로폭시부틸기, n-부톡시부틸기, n-펜틸옥시부틸기, n-헥실옥시부틸기, n-헵틸옥시부틸기, n-옥틸옥시부틸기, n-노닐옥시부틸기 및 n-데실옥시부틸기를 포함한다. 알콕시알킬기는 바람직하게 메톡시메틸기, 에톡시메틸기, n-프로폭시메틸기, n-부톡시메틸기, n-펜틸옥시메틸기, n-헥실옥시메틸기, 메톡시에틸기, 에톡시에틸기, n-프로폭시에틸기, n-부톡시에틸기, n-펜틸옥시에틸기, n-헥실옥시에틸기, 메톡시프로필기,에톡시프로필기, n-프로폭시프로필기, n-부톡시프로필기, n-펜틸옥시프로필기, n-헥실옥시프로필기, 메톡시부틸기, 에톡시부틸기, n-프로폭시부틸기, n-부톡시부틸기, n-펜틸옥시부틸기, n-헥실옥시부틸기, n-헵틸옥시부틸기, n-옥틸옥시부틸기, n-노닐옥시부틸기 및 n-데실옥시부틸기를 포함한다.
식 (1) 에 있어서의 X1 및 X2, 그리고 R1 및 R2의 바람직한 조합은 상기 언급된 바람직한 기의 조합이고, 보다 바람직한 조합은 상기 언급된 보다 바람직한 기의 조합이다. 이 때, m 및 n은 각각 독립적으로 0또는 1을 나타낸다.
식 (1) 로 나타내지는 화합물의 대표예는 이하의 화합물을 포함한다.
[식 3]
Figure pct00003
[식 4]
Figure pct00004
[식 5]
Figure pct00005
[식 6]
Figure pct00006
[식 7]
Figure pct00007
[식 8]
Figure pct00008
[식 9]
Figure pct00009
[식 10]
Figure pct00010
식 (1) 로 나타내지는 화합물은, 예를 들어 Journal of the American Chemical Society, 2007, 129, 15732 및 Advanced Materials, 2011, 23, 1222 에 기재된 공지 방법에 의해 합성할 수 있다. 식 (1) 로 나타내지는 화합물의 정제 방법은 특별히 한정되지 않지만, 재결정, 컬럼 크로마토그래피 및 진공 승화 정제 등의 공지 방법을 포함한다. 필요에 따라, 이들의 방법을 조합하여 된다.
유기 반도체 용액은, 유기 반도체 화합물을 용매에 용해 또는 분산한 용액이다. 사용되는 용매는 화합물을 포함하는 막이 기판 상에 성막될 수 있는 것이면 특별히 한정되지 않으며, 유기 용매인 것이 바람직하고, 단일의 유기 용매이어도 되고 2 이상의 유기 용매를 혼합하여도 된다. 유기 용매는 디클로로메탄, 클로로포름 및 디클로로에탄 등의 할로게노 탄화수소류, 디에틸 에테르, 아니솔 및 테트라히드로푸란 등의 에테르류, 디메틸아세트아미드, 디메틸포름아미드 및 N-메틸피롤리돈 등의 아미드류, 아세토니트릴, 프로피오니트릴 및 벤조니트릴 등의 니트릴류, 메탄올, 에탄올, 이소프로판올 및 부탄올 등의 알코올류, 옥타플루오로펜탄올 및 펜타플루오로프로판올 등의 불화 알코올류, 아세트산 에틸, 아세트산 부틸, 벤조산 에틸 및 탄산 디에틸 등의 에스테르류, 벤젠, 톨루엔, 크실렌, 클로로벤젠, 메시틸렌, 에틸벤젠, 디클로로벤젠, 클로로나프탈렌 및 테트라하이드로나프탈렌 등의 방향족 탄화수소류, 및 헥산, 시클로헥산, 옥탄, 데칸 및 테트랄린 등의 탄화수소류를 포함한다. 유기 반도체 용액중에 포함되는 유기 반도체 재료의 농도는 통상 0.01% ~ 10%, 바람직하게는 0.1% ~ 8%, 보다 바람직하게는 0.2% ~ 5%이다.
유기 반도체 용액에서, 저분자계 반도체 화합물 및 고분자계 반도체성 화합물을 혼합시킬 수 있다. 고분자계 반도체성 화합물은 반도체성을 나타내는 것을 특징으로 하는 고분자 화합물이다. 고분자계 반도체성 화합물의 구체예는 폴리아세틸렌계 고분자, 폴리디아세틸렌계 고분자, 폴리파라페닐렌계 고분자, 폴리아닐린계 고분자, 폴리티오펜계 고분자, 폴리피롤계 고분자, 폴리티에닐렌비닐렌계 고분자, 폴리아닐린계 고분자, 폴리아줄렌계 고분자, 폴리피렌계 고분자, 폴리카르바졸계 고분자, 폴리셀레노펜계 고분자, 폴리푸란계 고분자, 폴리(p-페닐렌)계 고분자, 폴리인돌계 고분자, 폴리피리다진계 고분자, 폴리술파이드계 고분자, 폴리파라페닐렌비닐렌계 고분자, 폴리에틸렌 디옥시티오펜계 고분자, 핵산 및 그 유도체를 포함한다.
유기 반도체 용액에서, 저분자계 반도체 화합물 및 절연성 고분자계 화합물을 또한 혼합시킬 수 있다. 절연성 고분자 화합물은 절연성을 나타내는 것을 특징으로 하는 고분자 화합물이며, 상기의 도전성 또는 반도체성 고분자 재료 이외의 고분자 재료의 대부분은 절연성 고분자 재료이다. 그 구체예는 아크릴계 고분자, 폴리에틸렌계 고분자, 폴리메타크릴레이트계 고분자, 폴리스티렌계 고분자, 폴리에틸렌 테레프탈레이트계 고분자, 나일론계 고분자, 폴리아미드계 고분자, 폴리에스테르계 고분자, 비닐론계 고분자, 폴리이소프렌계 고분자, 셀룰로오스계 고분자, 및 공중합계 고분자, 그리고 이들의 유도체인 것이 보다 바람직하다.
유기 반도체 용액에 있어서의 반도체성 고분자 화합물 및 절연성 고분자 화합물 등의 고분자 재료의 첨가량은, 고분자 재료를 사용한다면, 통상 0.5% ~ 95%, 바람직하게는 1% ~ 90% , 보다 바람직하게는 3% ~ 75%, 가장 바람직하게는 5% ~ 50%의 범위이다. 고분자 재료를 사용하지 않아도 된다.
유기 반도체 용액에서, 목적하는 효과를 해치지 않는 한에 있어서, 그 밖의 첨가제를 포함할 수 있으며, 그 밖의 첨가제는 캐리어 발생제, 도전성 물질, 점도 조정제, 표면 장력 조정제, 레벨링제, 침투제, 습윤 조절제 및 유동학 조정제를 포함한다. 첨가제는 유기 반도체 재료의 총량을 1로 했을 경우, 통상 0.01 ~ 10 중량%, 바람직하게는 0.05 ~ 5 중량%, 보다 바람직하게는 0.1 ~ 3 중량%의 범위에서 첨가된다.
본 발명에 따른 유기 반도체 용액은 다른 첨가제를 함유해도 되지만, 다른 첨가제를 함유하지 않아도 본 발명의 효과가 얻어질 수 있다.
유기 반도체 박막은 유기 일렉트로닉스 디바이스에 사용될 수 있다. 유기 일렉트로닉스 디바이스의 예는 유기 트랜지스터, 광전 변환 디바이스, 유기 태양 전지 디바이스, 유기 EL 디바이스, 유기 발광 트랜지스터 디바이스 및 유기 반도체 레이저 디바이스를 포함한다. 본 발명에 따른 박막의 형성 방법에 의하면, 결정성의 박막이 용이하게 얻어질 수 있다. 따라서, 유기 트랜지스터, 유기 레이저 디바이스 등이 바람직한 유기 일렉트로닉스 디바이스에 포함된다. 유기 트랜지스터에 대해 상세하게 설명한다.
유기 트랜지스터는, 유기 반도체에 접촉해 있는 2개의 전극 (소스 전극 및 드레인 전극), 및 그 전극 사이에 흐르는 전류를, 게이트 전극이라 불리는 또 다른 전극에 인가되는 전압에 의해 제어하는 디바이스이다.
일반적으로, 유기 트랜지스터 디바이스의 경우, 게이트 전극이 절연막으로 절연되는 구조 (Metal-InsuIator-Semiconductor, MIS 구조) 가 종종 사용된다. 절연막에 금속 산화막을 사용하는 MIS 구조가 MOS 구조로 불린다. 쇼트키 장벽을 개재하여 게이트 전극이 형성되는 구조 (MES 구조) 도 추가하여 있지만, 유기 트랜지스터의 경우, MIS 구조가 종종 사용된다.
이하, 도면을 이용하여 유기 트랜지스터에 대해 보다 상세하게 설명하지만, 본 발명은 이들의 구조에 한정되지 않는다.
도 1 은 유기 트랜지스터 디바이스의 몇몇 실시형태를 나타낸다.
도 1에 있어서의 각 실시형태에 있어서, 도면 부호 1은 소스 전극이고, 도면 부호 2는 반도체층이고, 도면 부호 3은 드레인 전극이고, 도면 부호 4는 절연체층이고, 도면 부호 5는 게이트 전극이고, 도면 부호 6은 기판이다. 여기서, 각 층 및 전극의 배치는 디바이스의 용도에 따라서 적절히 선택될 수 있다. A ~ D, F 에서는 기판과 병행 방향으로 전류가 흐르므로, 이들은 횡형 트랜지스터로 불린다. A는 보텀 컨택트 보텀 게이트 구조로 불리고, B는 탑 컨택트 보텀 게이트 구조로 불린다. 또, C는 반도체상에 소스 및 드레인 전극, 절연체층이 제공되고 절연체층 위에 게이트 전극이 또한 제공되며, 탑 컨택트 탑 게이트 구조로 불린다. D는 탑 ＆ 보텀 컨택트 보텀 게이트형 트랜지스터로 불리는 구조이다. F는 보텀 컨택트 탑 게이트 구조이다. E는 수직 구조를 갖는 트랜지스터, 즉 정적 유도 트랜지스터 (SIT) 의 모식도이다. 이 SIT에서는, 전류의 흐름이 평면상에 퍼지므로, 다량의 캐리어가 한번에 이동할 수 있다. 또 소스 전극과 드레인 전극이 수직으로 배치되어 있으므로 전극간 거리를 작게 할 수 있어 응답 속도가 빠르다. 따라서, 이것은, 대전류를 흘리는 용도, 고속의 스위칭을 실시하는 용도 등에 바람직하게 적용될 수 있다. 여기서, 도 1 중의 E에는 기판을 도시하고 있지 않지만, 통상적인 경우, 도 1E 중의 도면 부호 1 및 3으로 나타내지는 소스 또는 드레인 전극의 외측에는 기판이 제공된다.
각 실시형태에서의 각 구성 요소에 대해 설명한다.
기판 (6) 은, 그 위에 형성된 각층이 박리되지 않고 유지되는 것이 필요하다. 재료로서, 예를 들어 수지판, 필름, 종이, 유리, 석영 또는 세라믹 등의 절연성 재료; 금속 또는 합금 등의 도전성 기판 상에 코팅 등에 의해 절연층을 형성한 것; 및 수지와 무기 재료의 각종 조합으로 이루어지는 재료를 사용할 수 있다. 사용할 수 있는 수지 필름의 예는 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리에테르 술폰, 폴리아미드, 폴리이미드, 폴리카보네이트, 셀룰로오스 트리아세테이트 및 폴리에테르이미드를 포함한다. 수지 필름 또는 종이를 사용하는 경우, 디바이스는 가요성을 갖게 할 수가 있어 가요성의 경량이 되어, 실용성이 향상된다. 기판의 두께는 통상 1㎛ ~ 10 mm 이며, 바람직하게는 10㎛ ~ 2 mm 이다.
소스 전극 (1), 드레인 전극 (3) 및 게이트 전극 (5) 에는 도전성을 갖는 재료가 사용된다. 예를 들어, 백금, 금, 은, 알루미늄, 크롬, 텅스텐, 탄탈, 니켈, 코발트, 동, 철, 아연, 주석, 티탄, 인듐, 팔라듐, 몰리브덴, 마그네슘, 칼슘, 바륨, 리튬, 칼륨 및 나트륨 등의 금속 및 이들을 포함하는 합금; InO2, ZnO2, SnO2 및 ITO 등의 도전성 산화물; 폴리아닐린, 폴리피롤, 폴리티오펜, 폴리아세틸렌, 폴리파라페닐렌비닐렌 및 폴리디아세틸렌 등의 도전성 고분자 화합물; 실리콘, 게르마늄 및 갈륨 비소 등의 반도체; 및 카본 블랙, 플러렌, 카본 나노 튜브, 그라파이트 및 그라펜 등의 탄소 재료를 사용할 수 있다. 또, 도전성 고분자 화합물 및 반도체는 도핑될 수도 있다. 도펀트의 예는 염산 및 황산 등의 무기산; 술폰산 등의 산성 관능기를 갖는 유기산; PF5, AsF5 및 FeCl3 등의 루이스산; 요오드 등의 할로겐 원자; 및 리튬, 나트륨 및 칼륨 등의 금속 원자를 포함한다. 붕소, 인, 비소 등이 실리콘 등의 무기 반도체용의 도펀트로 많은 경우 사용된다.
또, 상기 도펀트에 카본 블랙, 금속 입자 등이 분산되어 있는 도전성의 복합재료도 또한 사용된다. 직접 반도체와 접촉하는 소스 전극 (1) 및 드레인 전극 (3) 의 경우, 컨택트 저항을 저감하기 위해서는 적절한 일 함수의 선택, 표면 처리 등이 중요하게 된다.
또, 소스 전극과 드레인 전극간의 거리 (채널 길이) 가 디바이스의 특성을 결정하는 중요한 팩터이다. 그 채널 길이는 통상 0.01 ~ 300㎛, 바람직하게는 0.1 ~ 100㎛이다. 채널 길이가 짧으면, 취출가능한 전류량은 증가하지만, 반대로 컨택트 저항의 영향을 포함한 단채널 효과가 발생하여 제어가 곤란해지기 때문에, 적정한 채널 길이가 필요하다. 소스와 드레인 전극간의 폭 (채널 폭) 은 통상 1 ~ 1000㎛, 바람직하게는 5 ~ 200㎛ 이다. 또, 채널 폭과 관련하여, 전극의 구조를 콤형 등으로 하는 것에 의해, 보다 긴 채널 폭이 형성될 수 있고; 그리고 필요한 전류량, 디바이스 구조 등에 의해 적절한 길이로 할 필요가 있다.
소스 전극 및 드레인 전극의 각각의 구조 (형태) 에 대해 설명한다. 소스 전극 및 드레인 전극의 구조는 동일해도 되고 상이해도 된다.
보텀 컨택트 구조의 경우에는, 각 전극은 일반적으로 리소그래피법을 이용해 제작되고, 각 전극은 직육면체로 형성되는 것이 바람직하다. 최근에는 각종 인쇄 방법에 의한 인쇄 정밀도가 향상되고 있고, 잉크젯 인쇄, 그라비아 인쇄 또는 스크린 인쇄 등의 수법을 이용하여 전극을 정밀도로 잘 제작하는 것이 가능해지고 있다. 반도체상에 전극이 있는 탑 컨택트 구조의 경우, 전극은 쉐도우 마스크 등을 이용해 증착할 수가 있다. 잉크젯 등의 수법을 이용하여, 전극 패턴을 직접 인쇄하고 형성하는 것도 가능해지고 있다. 전극의 길이는 상기의 채널 폭과 같다. 전극의 폭에는 특별히 규정은 없지만, 전기적 특성을 안정화할 수 있는 범위에서 디바이스의 면적을 작게 하기 위해서는 더 짧은 것이 바람직하다. 전극의 폭은 통상 0.1 ~ 1000㎛ 이며, 바람직하게는 0.5 ~ 100㎛ 이다. 전극의 두께는 통상 0.1 ~ 1000 nm이며, 바람직하게는 1 ~ 500 nm이며, 보다 바람직하게는 5 ~ 200 nm이다. 각 전극 1, 3, 5에는 배선이 연결되어 있으며, 배선은 또한 전극과 거의 동일한 재료로 제작된다.
절연체층 (4) 으로서 절연성을 갖는 재료가 사용된다. 예를 들어, 폴리파라크실릴렌, 폴리아크릴레이트, 폴리메틸메타크릴레이트, 폴리스티렌, 폴리비닐페놀, 폴리올레핀, 폴리아미드, 폴리이미드, 폴리카보네이트, 폴리에스테르, 폴리비닐 알코올, 폴리아세트산 비닐, 폴리우레탄, 폴리술폰, 불소 수지, 에폭시 수지 및 페놀 수지 등의 폴리머, 및 이들을 조합한 공중합체; 산화 규소, 산화 알루미늄, 산화 티탄, 산화 탄탈 등의 금속 산화물; SrTiO3 및 BaTiO3 등의 강유전성 금속 산화물; 질화 규소 및 질화 알루미늄 등의 질화물, 황화물, 불화물 등의 유전체 및 이들 유전체의 입자를 분산시킨 폴리머가 사용될 수 있다. 절연체층으로서, 리크 전류를 줄이기 위해서 전기 절연 특성을 갖는 것이 바람직하게 사용될 수 있다. 이로써, 막두께를 박막화할 수 있고, 절연 용량을 크게 할 수가 있으며; 이후 취출가능한 전류가 많아질 수 있다. 또 반도체의 이동도를 향상시키기 위해서는, 절연체층 표면의 표면 에너지를 저하시키고, 층이 요철이 없고 평활한 막인 것이 바람직하다. 그 때문에, 자체 조직화된 단분자막 또는 2층의 절연체층을 형성시키는 경우가 있다. 절연체층 (4) 의 막두께는 재료에 따라 상이한데, 통상 0.1 nm ~ 100㎛, 바람직하게는 0.5 nm ~ 50㎛, 보다 바람직하게는 1 nm ~ 10㎛이다.
유기 트랜지스터에는, 필요에 따라, 예를 들어 기판층과 절연막층 사이, 그리고 절연막층과 반도체층 사이, 그리고 디바이스의 외면에 다른 층을 제공할 수 있다. 예를 들어, 유기 반도체층 상에 직접, 또는 다른 층을 개재하여 보호층을 형성하면, 습도 등의 바깥 공기의 영향을 작게 할 수 있다. 또, 유기 트랜지스터 디바이스의 온/오프비를 올릴 수 있는 것을 포함하여, 전기적 특성을 안정화할 수 있는 이점도 야기된다.
상기 보호층의 재료는 특별히 한정되지 않지만, 예를 들어, 에폭시 수지, 폴리메틸 메타크릴레이트 등의 아크릴 수지, 폴리우레탄, 폴리이미드, 폴리비닐 알코올, 불소 수지 및 폴리올레핀 등의 각종 수지로 이루어지는 막; 산화 규소, 산화 알류미늄, 질화 규소 등의 무기 산화막; 및 질화막 등의 유전체로 이루어지는 막이 바람직하게 이용되고, 그리고 특히 산소 및 수분의 투과율과 흡수율이 작은 수지 (폴리머) 가 바람직하다. 유기 EL 디스플레이용으로 개발된 가스 배리어성 보호 재료도 또한 사용될 수 있다. 보호층의 막두께는 그 목적에 따라 임의로 선택될 수 있지만, 통상 100 nm ~ 1 mm이다.
또 유기 반도체층이 적층되는 기판 또는 절연체층에 미리 표면 개질이나 표면 처리를 실시하는 것으로, 유기 트랜지스터 디바이스로서의 특성을 향상시킬 수 있다. 예를 들어, 기판 표면의 친수성/소수성의 정도를 조정함으로써, 그 위에 성막되는 막의 막질이나 성막성을 개량할 수 있다. 특히, 유기 반도체 재료의 특성은 분자의 배향을 포함한 막 상태에 의해 특히 크게 바뀌는 경우가 있다. 그 때문에, 기판, 절연체층 등에 대한 표면 처리가 그 후에 성막되는 유기 반도체층과의 계면 부분의 분자 배향을 제어하고, 그리고 기판이나 절연체층 상의 트랩 부위가 저감되어 캐리어 이동도 등의 특성이 개량된다고 생각된다.
트랩 부위란, 미처리의 기판에 존재하는 예를 들어 수산기와 같은 관능기를 말하고; 이와 같은 관능기가 존재하면, 전자가 그 관능기로 끌어당겨지고 결과적으로 캐리어 이동도가 저하한다. 따라서, 트랩 부위의 저감은 캐리어 이동도 등의 특성 개량에 유효한 경우가 많다.
상기와 같은 특성 개량을 위한 표면 처리의 예는 헥사메틸디실라잔, 옥틸트리클로로실란, 옥타데실트리클로로실란 등을 이용한 자체 조직화 단분자막 처리; 폴리머 등을 이용한 표면 처리; 염산, 황산, 아세트산 등을 이용한 산처리; 수산화 나트륨, 수산화 칼륨, 수산화 칼슘, 암모니아 등을 이용한 알칼리 처리; 오존 처리; 불소화 처리; 산소나 아르곤 등의 플라즈마 처리; 랑뮤아 블로젯 막 형성 처리; 그 밖의 절연체 또는 반도체의 박막의 형성 처리; 기계적 처리; 코로나 방전 등의 전기적 처리; 섬유 등을 이용한 러빙 처리; 및 그 조합을 포함한다.
이들 실시형태에 있어서, 예를 들어 기판층과 절연막층, 절연막층과 유기 반도체층 등의 각층을 제공하는 방법은 상기한 진공 프로세스 및 용액 프로세스로부터 적절히 선택될 수 있다.
다음으로, 본 발명에 따른 유기 트랜지스터 디바이스의 제조 방법에 대해 도 1의 실시형태 B에 나타낸 톱 컨택트 보텀 게이트형 유기 트랜지스터를 예로 하여 및 도 2에 근거하여 이하에 설명한다. 이 제조 방법은 상기한 다른 실시형태의 유기 트랜지스터 등에도 동일하게 적용될 수 있다.
(유기 트랜지스터의 기판, 및 기판 처리)
본 발명에 따른 유기 트랜지스터는 기판 (6) 상에 필요한 각종의 층 및 전극을 제공함으로써 제작된다 (도 2(1) 참조). 기판으로서, 상기에 기재된 것을 사용할 수 있다. 기판 상에 전술한 표면 처리를 실시하는 것도 가능하다. 기판 (6) 의 두께는 필요한 기능을 방해하지 않는 범위에서 얇은 것이 바람직하다. 그 두께는, 재료에 따라 상이하지만, 통상 1㎛ ~ 10 mm이며, 바람직하게는 5㎛ ~ 5 mm이다. 또, 필요에 따라, 기판이 전극의 기능을 갖도록 할 수 있다.
(게이트 전극의 형성)
기판 (6) 상에 게이트 전극 (5) 을 형성한다 (도 2(2) 참조). 전극 재료로서, 상기에서 설명한 것이 사용된다. 전극막을 성막하는 방법으로서는, 각종의 방법을 사용할 수 있으며, 예를 들어 진공 증착법, 스퍼터법, 도포법, 열전사법, 인쇄법, 및 졸 겔법이 채용된다. 성막 동안 또는 성막 이후, 원하는 형상이 되도록 필요에 따라 패터닝을 실시하는 것이 바람직하다. 패터닝의 방법으로서, 각종의 방법을 이용할 수 있지만, 그 예는 포토레지스트의 패터닝과 에칭을 조합한 포토리소그래피를 포함한다. 쉐도우 마스크를 사용한 증착법 및 스퍼터법, 잉크젯 인쇄, 스크린 인쇄, 오프셋 인쇄 및 레터프레스 인쇄 등의 인쇄법, 마이크로 컨택트 프린팅법 등의 소프트 리소그래피의 수법, 및 그 2 이상을 조합한 수법을 이용하여 패터닝을 또한 실시할 수도 있다. 게이트 전극 (5) 의 막두께는, 재료에 따라 상이하지만, 통상 0.1 nm ~ 10㎛이며, 바람직하게는 0.5 nm ~ 5㎛이며, 보다 바람직하게는 1 nm ~ 3㎛이다. 게이트 전극과 기판을 겸하는 경우에는, 그 두께는 상기의 막두께보다 커도 된다.
(절연체층의 형성)
게이트 전극 (5) 상에 절연체층 (4) 을 형성한다 (도 2(3) 참조). 절연체 재료로서, 상기에서 설명한 재료가 사용될 수 있다. 절연체층 (4) 의 형성을 위해, 각종의 방법을 사용할 수 있다. 그 예는 스핀 코팅, 스프레이 코팅, 딥 코팅, 캐스팅, 바 코팅, 블레이드 코팅, 다이 코팅 및 슬릿 코팅 등의 도포법, 스크린 인쇄, 오프셋 인쇄 및 잉크젯 등의 인쇄법, 진공 증착법, 분자선 에피택셜 성장법, 이온 클러스터 빔법, 이온 플레이팅법, 스퍼터링법, 대기압 플라즈마법 및 CVD법 등의 드라이 프로세스를 포함한다. 추가하여, 졸 겔법, 알루미늄 상의 알루마이트, 실리콘 상의 산화 규소와 같이 금속 위에 열산화법 등에 의해 산화물막을 형성하는 방법 등이 채용된다. 여기서, 절연체층과 반도체층이 접하는 부분의 계면에서 반도체를 구성하는 분자, 예를 들어 상기 식 (1) 또는 (2) 로 나타내지는 화합물의 분자를 양호하게 배향시키기 위해서, 절연체층은 소정의 표면 처리로 처리될 수도 있다. 표면 처리의 수법으로서, 기판의 표면 처리와 동일한 것을 사용할 수 있다. 절연체층 (4) 의 두께는, 전기 용량을 증가시킴으로써 취출된 전기량을 증가시킬 수 있기 때문에, 가능한 한 얇은 것이 바람직하다. 이 때, 두께가 얇다면, 리크 전류가 증가하기 때문에, 두께는 그 기능을 해치지 않는 범위에서 보다 얇은 것이 바람직하다. 그 두께는 통상 0.1 nm ~ 100㎛이며, 바람직하게는 0.5 nm ~ 50㎛이며, 보다 바람직하게는 5 nm ~ 10㎛이다.
본 발명에 의해 형성된 유기 반도체층 (도 2(4) 참조) 은, 후 처리에 의해 한층 더 특성을 개량하는 것이 가능하다. 예를 들어, 열처리가 성막 동안 생긴 막중의 변형을 완화하고, 핀홀 등을 감소시키고, 막중의 배열 및 배향을 제어할 수 있는 등의 이유 때문에, 열처리에 의해 유기 반도체 특성의 향상 및 안정화가 달성될 수 있다. 본 발명에 의한 유기 트랜지스터의 제작시 이 열처리를 실시하는 것은 특성의 향상을 위해 효과적이다. 열처리는 유기 반도체층을 형성한 후에 기판을 가열함으로써 실시한다. 열처리의 온도는 특별히 제한되지 않지만, 통상 실온으로부터 150℃ 정도까지, 바람직하게는 40 ~ 120℃, 더욱 바람직하게는 45 ~ 100℃ 이다. 이 때의 열처리 시간은 특별히 제한되지 않지만, 통상 10초부터 24시간까지, 바람직하게는 30초부터 3시간까지 정도이다. 그 때의 분위기는 대기중일 수도 있지만, 질소나 아르곤 등의 불활성 분위기일 수도 있다. 추가로, 용매 증기에 의한 막형상의 제어 등이 가능하다.
(소스 전극 및 드레인 전극의 형성)
소스 전극 (1) 및 드레인 전극 (3) 의 형성 방법 등은 게이트 전극 (5) 의 경우에 따른다 (도 2(5) 참조). 또 유기 반도체층과의 접촉 저항을 저감하기 위해서 각종 첨가제 등을 사용하는 일이 가능하다. 본 구조의 보텀 게이트 톱 컨택형의 트랜지스터에서는, 금속 마스크를 사용한 증착법이 많은 경우 사용되고 있다. 그 때의 막두께는 통상 10 ~ 200 nm이며, 20 ~ 100 nm가 바람직하다.
(보호층)
유기 반도체층 상에 보호층 (7) 을 형성하면, 대기 분위기의 영향을 최소한으로 할 수 있고, 또한 유기 트랜지스터의 전기적 특성을 안정화할 수 있다는 이점을 야기한다 (도 2(6) 참조). 보호층의 재료로서는 상기 재료가 사용된다. 보호층 (7) 의 막두께는, 그 목적에 따라 임의의 막두께를 채용할 수 있지만, 통상 100 nm ~ 1 mm이다. 보호층을 성막하기 위해서, 각종의 방법을 채용할 수 있지만, 보호층이 수지로 이루어지는 경우에는, 방법의 예는 수지 용액을 도포하고 건조시켜 수지막으로 형성하는 방법; 및 수지 모노머를 도포 또는 증착한 후 중합하는 방법을 포함한다. 성막 이후, 가교 처리를 실시해도 된다. 보호층이 무기물로 이루어지는 경우에는, 예를 들어, 스퍼터링법 및 증착법 등의 진공 프로세스에서의 형성 방법이나, 졸 겔법 등의 용액 프로세스에서의 형성 방법을 사용할 수 있다.
유기 트랜지스터에 있어서는, 유기 반도체층 상 이외에, 필요에 따라 각층 사이에 보호층을 제공할 수도 있다. 이들 층은 유기 트랜지스터의 전기적 특성의 안정화에 도움이 되는 경우가 있다.
본 제조법으로 박막을 제조하면, 비교적 저온의 프로세스로 유기 트랜지스터를 제조할 수 있다. 따라서, 고온에 노출되는 조건하에서는 사용할 수 없었던 플라스틱 판 및 플라스틱 필름 등의 플렉시블 재료도 기판으로서 사용할 수 있다. 그 결과, 경량으로 가요성이 뛰어난 디바이스의 제조가 가능하게 되어, 디스플레이의 액티브 매트릭스의 스위칭 디바이스 등으로서 이용할 수 있다. 디스플레이의 예는 액정 디스플레이, 고분자 분산형 액정 디스플레이, 전기 영동형 디스플레이, EL 디스플레이, 일렉트로크로믹 디스플레이, 및 입자 회전형 디스플레이를 포함한다. 디바이스는 또한 메모리 회로 소자, 신호 드라이버 회로 소자 및 신호 처리 회로 소자 등의 디지털 소자 및 아날로그 소자로도 이용할 수 있고; 이들을 조합하여 IC 카드 및 IC 태그를 제작할 수 있다. 또, 본 발명에 따른 유기 반도체 디바이스는 화학 물질 등의 외부 자극에 의해 그 특성에 변화를 일으킬 수가 있으므로, 디바이스는 FET 센서로서의 이용도 또한 기대할 수 있다.
실시예
이하, 본 발명을 실시예에 의해 구체적으로 설명하지만, 본 발명은 이들 실시예로 한정되는 것은 아니다. 전계 효과 트랜지스터의 구조는 원자간력 현미경 (이하, AFM 로 약칭)(장치명: Seiko Instruments SPI3700, 투과형 전자 현미경 (이하, TEM 로 약칭)(장치명: Hitachi H-7100), 및 XRD (X선 회절기)(장치명: Rigaku RINT2000) 에 의해 확인되었고, 반도체 특성의 평가는 반도체 분석기 Keithly 4200에 의해 측정되었다.
실시예 1
1.1 주형의 제작
템플릿을 제작하기 위해서는, 시판되는 폴리카보네이트제의 CD-R 을 주형으로서 사용한다. CD-R 은, 아래로부터 폴리카보네이트제의 수지층, 유기 색소 박막의 기록층, 금속제의 반사층, 라벨면이 있는 보호층으로 구성되었다. 이 중에서도, 수지층을 주형으로서 사용하였다. 수지층을 주형으로서 사용하기 위해서는, 반사층을 (포셉 (forcep) 또는 셀로테이프 (등록상표) 를 사용하여) 제거하였다. 수지층 상에 잔존하는 기록층을 완전하게 제거하기 위한 목적으로 수지층을 에탄올로 세정하였다.
1.2 템플릿의 제작
상기의 폴리카보네이트 몰드를 이용해 폴리디메틸실록산 (PDMS) 으로 이루어지는 템플릿을 제조하였다. 먼저, PDMS (베이스) 와 경화제를 중량비 10:1의 비율로 혼합하였다. 이 겔상의 PDMS를 CD-R 로 제작한 주형에 흘려 넣었다. PDMS 를 80℃ 에서 2시간 경화시키고, 고체 PDMS를 박리하였다.
1.3 에폭시 몰드의 제작
먼저, 액체 에폭시 수지를 조제하였다. 에폭시 수지로서, (Okenshoji Co., Ltd 제조의) Oken Epok 812 세트를 사용하였다. 액체 에폭시는 Epok 812, 도데세닐숙신산 무수물 (DDSA) 및 메틸나딕산 무수물 (MNA) 을 체적비 23:15:12로 혼합하고, 중합 개시제인 트리디메틸아미노메틸페놀 (Nisshin EM Corp. 제조, 상품명: DMP30) 을 전체량의 1.5% 첨가하고, 그리고 혼합물을 교반하였다. 이어서, 액체 에폭시 수지를 1시간 진공중에서 탈기하고, PDMS 템플릿 상에 흘려 넣고, 그리고 60℃ 에서 6시간 열경화시켜 고체 에폭시 몰드를 얻었다. 몰드를 제거하여 도 5의 AFM 상에 나타낸 형상의 스탬프 (몰드) 를 얻었다.
1.4 1축 배향된 C8BTBT (구체예로서의 화합물 (2)) 막의 제작
C8BTBT 클로로벤젠 용액 (1 wt%) 을 조제했다. 기판 (Si 또는 유리) 을 세제, 이온 교환수 및 아세톤을 이용해 초음파 세정을 각각 15분씩 처리하였다. 대기 분위기에서 주기적인 1.6㎛ 홈 구조 (즉, 오목부를 갖는 구조) 를 갖는 에폭시 몰드를 기판 상에 놓고, 80℃ ~ 90℃ 에서 2분간 가열하여 몰드와 기판이 서로 밀착되게 하였다. C8BTBT 용액을 실온에서 구멍의 개구에 넣고; 모세관력에 의해 기판과 오목부에 의해 형성되는 공극에 C8BTBT 용액을 도입했다. 용매를 증발시킨 후, 몰드를 제거하여 C8BTBT의 박막을 얻었다.
2. 1축 배향된 C8BTBT 막의 구조 평가
2.1 C8BTBT 1축 배향막의 AFM 에 의한 관찰
단면 프로파일에 의해, 선형 (linear) 막의 높이는 160 nm 정도이며, 이것은 몰드의 홈 높이인 220 nm 보다 60 nm 감소된 것에 상당한다는 것이 관찰되었고; 이것은 건조 동안 증발한 용매의 양에 상당한다고 생각된다. 막의 피치폭은 약 1.6㎛ 이고, 선형 막의 폭은 1㎛ 정도이며, 이것은 몰드의 홈폭과 일치했다 (도 4 참조).
2.2 1축 배향된 C8BTBT 막의 TEM 관찰 및 XRD 측정
TEM 상에는 몰드의 홈 주기에 상당하는 C8BTBT의 라인 형상이 확인되었다. HRED 상은 면간격 0.746 nm-1 및 0.589 nm-1에 상당하는 회절 스폿에 의한 넷 패턴을 형성하였고, 이것은 c축 투영에 의한 회절상과 일치하였다. HRED는 직경 약 150㎛의 영역으로부터의 회절이었기 때문에, 라인 형상의 C8BTBT는 단결정과 같이 결정화되었고 동일한 배향을 취했다는 것을 알아냈다. C8BTBT 결정의 b* 축은 몰드의 홈 방향에 대해 평행이었다 (도 4 참조). C8BTBT 라인들은 또한 XRD에 의해서도 관찰되었다. XRD 및 HRED 상으로부터, C8BTBT의 라인 형상은 단결정이었고 동일 배향을 가졌으며, C8BTBT가 기판에 대해 측사슬을 통해 부착된 수직 배향을 가졌다는 것을 알아냈다.
3. 트랜지스터 특성의 평가
3.1 기판 세정
기판으로서, 실리콘 (산화막: 300 nm) 을 이용하였고; 실리콘을 과산화수소와 황산을 1:4의 비율로 혼합하여 조제한 황산 용액에 침지하고 약 100℃ 에서 20분 가열한 후, 이온 교환수 및 이소프로판올을 이용해 각각 5분 3회, 3분 1회로 초음파 세정을 실시했다. 그 후, 이소프로판올을 대략 반 넣은 비커에 기판을 넣어 120℃ 전후로 약 10분 비등시키고, 12분간 UV 오존 세정을 실시했다.
3.2 배향된 C8BTBT 막의 제작
기판 상에 1.4의 방법으로 C8BTBT 박막을 제작하였고; 80 nm 소스 및 드레인 전극을 주축 방향에서 증착하는 것에 의해 형성하여 탑 컨택트 보텀 게이트형 OFET를 제작하였고; 주축 방향의 전계 효과 이동도를 측정했다.
3.3 이동도의 평가
게이트 전극에 양 또는 음의 바이어스를 인가하는 경우, FET는 공핍 (depletion) 모드 또는 축적 (accumulation) 모드로 작동한다. C8BTBT는 게이트 전압 (VG) 을 음으로 했을 때에 정공 주입에 의해 전류가 흐르는 p형 유기 반도체 특유의 성질을 나타냈다. C8BTBT 배향막의 주축 방향에서의 IDS-VDS 특성 및 IDS-VG 특성, 및 C8BTBT 스핀 코트막의 IDS-VDS 특성 및 IDS-VG 특성으로부터 C8BTBT 배향막 및 C8BTBT 스핀 코트막의 각각의 이동도를 산출했다. 산출은 일반적으로 이용되고 있는 식 (1) 을 사용한다.
(식 1)
식중 μ: 정공 이동도 [㎠/Vs], L: 채널 길이, W: 채널 폭, Cox: SiO2의 커패시턴스 (6.91×10-9 F/㎠), 및 Vt: 임계값 전압
여기서, 배향된 C8BTBT 막의 채널 길이 및 채널 폭은 현미경 관찰에 의해 정확하게 추측되었다. C8BTBT 배향막을 사용한 FET의 이동도는 2.10 ㎠/Vs 이었고; 그 임계값 전압은 -6.45 V 였으며, 그 온/오프비는 4.05×106이었다.
비교예 1
실시예 1 의 1.4에서 조제한 C8BTBT 용액을 이용하고, 일반적인 도포법으로 알려진 스핀 코트법 (3000 rpm 로 60초간, 회전 도포) 에 의해 유기 박막을 제조하였고, 실시예 1 의 3 에서와 동일한 수법으로 OFET의 이동도를 평가했다. 산출된 정공 이동도는 2.21×10-2 ㎠/Vs 였고, 임계값 전압은 -12.1 V 였으며, 그 온/오프비는 5.09×103 이었다. 실시예 1에서 제조한 C8BTBT 배향막의 이동도는 스핀 코트막보다 약 100배 더 높은 값을 나타냈다 (도 6 참조).
실시예 2
4. TIPS-펜타센 (화합물 (10)) 배향막의 제작
실시예 1에서와 동일한 조작으로 TIPS-펜타센 톨루엔 용액 (0.5 wt%) 을 조제했다. 기판 (Si 또는 유리) 을 세제, 이온 교환수 및 아세톤을 이용해 초음파 세정을 각각 15분씩 처리하였다. 대기 분위기에서 주기적인 홈 구조를 갖는 1.6 ㎛-에폭시 몰드를 기판 상에 놓고, 80℃ ~ 90℃ 에서 2분간 가열하여 몰드와 기판이 서로 밀착되게 하였다. 실온에서 몰드의 외측에 TIPS-펜타센 용액을 캐스트하였고, 모세관력에 의해 기판과 오목부로 구성되는 비어있는 공극에 TIPS-펜타센 용액을 도입했다. 용매가 완전하게 증발한 후 (10 ~ 15 분후), 몰드를 제거하여 TIPS-펜타센 배향막을 형성했다.
[식 11]
Figure pct00011
5. TIPS-펜타센 배향막의 구조의 평가
5.1 TIPS-펜타센 배향막의 AFM 에 의한 관찰
단면 프로파일에 의해, 선형 막의 높이는 200 nm 정도이며, 이것은 몰드의 홈 높이인 220 nm 보다 20 nm 감소된 것에 상당한다는 것이 관찰되었고; 이것은 용매 건조와 함께 증발한 용매의 양에 상당한다고 생각된다. 막의 피치폭은 약 1.6㎛ 이고, 선형 막의 폭은 1㎛ 정도이며, 이것은 몰드의 홈 폭과 일치했다.
5.2 TIPS-펜타센 배향막의 XRD 결과
XRD 패턴에는, 면간격 1.640 nm, 0.824 nm, 0.548 nm 및 0.329 nm에 상당하는 피크가 인정되어 TIPS-펜타센 결정의 (001), (002), (003) 및 (005) 면에 각각 귀속되었다.
5.3 TIPS-펜타센 배향막의 TEM 관찰
TEM 상에는 몰드의 주기에 대응하는 TIPS-펜타센의 라인 형상이 확인되었다. HRED 상은 면간격 0.76 nm-1 및 0.74 nm-1에 상당하는 회절 스폿에 의한 넷 패턴을 형성하였고, 이것은 c축 투영에 의한 회절상과 일치하였다 (도 5의 a). HRED는 직경 약 150㎛의 영역으로부터의 회절이었기 때문에, 라인을 형성하는 TIPS-펜타센은 단결정과 같이 결정화하였고, b* 축은 몰드의 홈 방향에 대해 수직으로 배향하였다. 그러나, 장소에 따라, b* 축을 공유 (몰드에 대해 수직) 하는 쌍 결정이 관찰되었다 (도 5의 b).
이상으로부터, 본 발명에 따른 유기 반도체 박막의 제조 방법은 반도체층을 제작할 때에 진공 증착법 및 결정 성장을 위한 번잡하고 정밀한 임의의 제어를 하지 않고도 채널에 높은 반도체 특성을 나타내는 단일 도메인의 단결정성 유기 반도체 박막을 형성할 수 있다는 것을 알아냈다.
도 1 및 도 2
1 소스 전극
2 반도체층
3 드레인 전극
4 절연체층
5 게이트 전극
6 기판
7 보호층
도 3
1 몰드
2 기판
3 유기 반도체 용액
4 유기 반도체 박막

Claims (16)

  1. 오목부를 갖는 몰드를 기판 상에 설치하는 단계, 및 상기 오목부와 상기 기판에 의해 형성된 공극에 유기 반도체 용액을 도입하는 단계를 포함하는, 유기 반도체 박막의 제조 방법.
  2. 제 1 항에 있어서,
    상기 유기 반도체 용액의 도입 이후 상기 몰드를 박리하여 상기 유기 반도체 박막을 형성하는, 유기 반도체 박막의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 반도체 용액을 상기 몰드에 도입한 이후, 그 용매를 증발시켜 상기 유기 반도체 박막을 형성하는, 유기 반도체 박막의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 유기 반도체 용액의 도입이 모세관력 또는 기계적 작용에 의해 행해지는, 유기 반도체 박막의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유기 반도체 용액을 상기 몰드에 도입하고 및/또는 상기 몰드를 박리한 이후 열처리를 실시해 상기 유기 반도체 박막을 상기 기판 상에 형성하는, 유기 반도체 박막의 제조 방법.
  6. 제 5 항에 있어서,
    상기 열처리가 20℃ 이상 200℃ 이하의 온도에서 행해지는, 유기 반도체 박막의 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    얻어지는 상기 유기 반도체 박막이 단일 도메인의 결정 형태인, 유기 반도체 박막의 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 몰드가 경화성 수지, 용매, 중합 개시제 및 경화 촉진제로부터 제조되는, 유기 반도체 박막의 제조 방법.
  9. 제 8 항에 있어서,
    상기 경화성 수지가 에폭시 수지를 포함하는, 유기 반도체 박막의 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 유기 반도체 용액이 저분자 유기 반도체 화합물을 포함하는, 유기 반도체 박막의 제조 방법.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 유기 반도체 용액이 고분자 유기 반도체 화합물을 포함하는, 유기 반도체 박막의 제조 방법.
  12. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 유기 반도체 용액이 저분자 유기 반도체 화합물 및 고분자 유기 반도체 화합물의 혼합물을 포함하는, 유기 반도체 박막의 제조 방법.
  13. 제 10 항 또는 제 12 항에 있어서,
    상기 유기 반도체 용액이 식 (1)로 나타내지는 화합물을 포함하는, 유기 반도체 박막의 제조 방법.
    [식 1]
    Figure pct00012

    식 중, X1 및 X2는 각각 독립적으로 황 원자 또는 셀렌 원자를 나타내고, R1 및 R2는 각각 독립적으로 수소 원자, 알킬기, 아릴기, 알콕실기 또는 알콕시알킬기를 나타내고, R1 및 R2는 동일하거나 상이해도 되고, 그리고 m 및 n은 각각 독립적으로 0 또는 1을 나타낸다.
  14. 제 11 항에 있어서,
    상기 유기 반도체 용액이 반도체성 또는 절연성의 고분자 화합물을 더 포함하는, 유기 반도체 박막의 제조 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 유기 반도체 박막을 포함하는, 유기 일렉트로닉 디바이스.
  16. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 유기 반도체 박막을 포함하는, 유기 트랜지스터.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101636453B1 (ko) * 2015-01-29 2016-07-05 한림대학교 산학협력단 유기 박막 트랜지스터 및 그 제조 방법
JP6562398B2 (ja) * 2015-03-19 2019-08-21 三菱ケミカル株式会社 半導体デバイス、太陽電池、太陽電池モジュール、及び組成物
CN107464890B (zh) * 2016-06-03 2020-04-28 清华大学 有机发光二极管制备方法和制备装置
JP6910880B2 (ja) * 2016-08-03 2021-07-28 日本化薬株式会社 有機光電変換素子、有機光電変換素子用材料及びこれらを用いた有機撮像素子
CN117062502A (zh) * 2016-11-30 2023-11-14 索尼公司 光电转换元件和固态成像装置
CN108258117B (zh) * 2016-12-28 2020-03-17 中南大学 一种稳定的高性能钙钛矿光电探测器及其制备方法
CN108336091B (zh) * 2017-01-20 2021-01-05 清华大学 薄膜晶体管
CN108336142B (zh) 2017-01-20 2020-09-25 清华大学 薄膜晶体管
CN108336150B (zh) 2017-01-20 2020-09-29 清华大学 肖特基二极管、肖特基二极管阵列及肖特基二极管的制备方法
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CN108336226B (zh) 2017-01-20 2020-03-17 清华大学 薄膜晶体管
CN108336128B (zh) 2017-01-20 2020-12-04 清华大学 薄膜晶体管
JP2019182899A (ja) * 2018-04-02 2019-10-24 Jsr株式会社 硬化性組成物、及び硬化膜の形成方法
CN110165055B (zh) * 2018-09-20 2021-12-21 合肥鑫晟光电科技有限公司 有机薄膜图案的制作方法及有机薄膜图案、阵列基板及显示装置
CN110767806B (zh) * 2019-10-31 2022-11-15 西安建筑科技大学 一种有机薄膜晶体管及其制备方法和显示器件
CN111830086A (zh) * 2020-05-07 2020-10-27 西安电子科技大学 基于聚苯胺薄膜表面修饰的气敏传感器的制备方法
KR20240041695A (ko) * 2022-09-23 2024-04-01 한양대학교 산학협력단 도핑된 유기반도체 박막의 제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0359036A (ja) 1989-07-27 1991-03-14 Fujitsu Ltd 有機単結晶膜の作製方法
US6355198B1 (en) * 1996-03-15 2002-03-12 President And Fellows Of Harvard College Method of forming articles including waveguides via capillary micromolding and microtransfer molding
US6033202A (en) * 1998-03-27 2000-03-07 Lucent Technologies Inc. Mold for non - photolithographic fabrication of microstructures
GB2391385A (en) * 2002-07-26 2004-02-04 Seiko Epson Corp Patterning method by forming indent region to control spreading of liquid material deposited onto substrate
US6821811B2 (en) * 2002-08-02 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Organic thin film transistor and method of manufacturing the same, and semiconductor device having the organic thin film transistor
JP4618990B2 (ja) * 2002-08-02 2011-01-26 株式会社半導体エネルギー研究所 有機薄膜トランジスタ及びその作製方法、並びに有機薄膜トランジスタを有する半導体装置
KR20070119624A (ko) * 2005-02-03 2007-12-20 유니버시티 오브 노스캐롤라이나 앳 채플 힐 액정 디스플레이에서 사용되는 낮은 표면 에너지 고분자물질
KR20070033144A (ko) * 2005-09-21 2007-03-26 삼성전자주식회사 표시장치와 표시장치의 제조방법
JP2009122211A (ja) 2007-11-13 2009-06-04 Nippon Kayaku Co Ltd 感光性樹脂転写層の形成方法及び成形体の製造方法
CN102598232B (zh) 2009-10-02 2015-06-24 国立大学法人大阪大学 有机半导体膜的制造方法及有机半导体膜阵列
JP5569846B2 (ja) 2010-08-26 2014-08-13 独立行政法人産業技術総合研究所 単結晶性有機半導体薄膜の製造方法
JP5686403B2 (ja) 2010-08-18 2015-03-18 独立行政法人産業技術総合研究所 有機半導体薄膜の製造方法
US9059407B2 (en) 2010-08-18 2015-06-16 National Institute Of Advanced Industrial Science And Technology Method for manufacturing organic semiconductor thin film and monocryastalline organic semiconductor thin film
EP2679592B1 (en) * 2011-02-25 2018-10-03 Nippon Kayaku Kabushiki Kaisha Novel heterocyclic compound, method for producing intermediate therefor, and use thereof

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