KR20070122203A - 박막 트랜지스터용 중합체성 게이트 유전체 - Google Patents

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KR20070122203A
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지하오 양
다이앤 캐롤 프리맨
에이미 엘리자베스 자섹
쉘비 포레스터 넬슨
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이스트맨 코닥 캄파니
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Abstract

박막 트랜지스터는 유기 반도체 물질의 층 및 이격된 제1 및 제2 접촉 수단 또는 상기 물질과 접촉되는 전극을 포함한다. 다층 유전체는, 게이트 전극과 접촉되는, 두께 200 nm 내지 500 nm의 제1 유전 층, 및 유기 반도체 물질과 접촉되는 제2 유전 층을 포함하며, 여기서 제1 유전 층은 10 미만의 비교적 높은 유전 상수를 갖는 연속적인 제1 중합체성 물질을 포함하며, 제2 유전 층은 2.3 이상의 비교적 낮은 유전 상수를 갖는 연속적인 제2 비-불소화된 중합체성 물질을 포함한다. 바람직하게는 기판 위로의 승화 또는 용액-상 부착에 의해, 박막 트랜지스터 디바이스를 제작하는 방법이 기술되어 있으며, 여기서 기판 온도는 100℃ 이하이다.

Description

박막 트랜지스터용 중합체성 게이트 유전체{POLYMERIC GATE DIELECTRICS FOR THIN FILM TRANSISTORS}
본 발명은 유기 박막 트랜지스터를 제조하기 위한 게이트 유전체로서의 다층 중합체성 물질의 용도에 관한 것이다.
박막 트랜지스터(TFT)는 전자분야에서, 예를 들면, 활성-매트릭스 액체-결정 디스플레이, 스마트 카드, 및 다양한 기타 전자 디바이스 및 이의 성분에서 스위칭 소자(switching element)로서 널리 사용된다. 박막 트랜지스터(TFT)는 전계 효과 트랜지스터(FET)의 예이다. FET의 가장 잘 알려진 예는 MOSFET(금속-산화물-반도체-FET)로서, 고속 적용을 위한 현재의 통상적인 스위칭 소자이다. 현재, 대부분의 박막 디바이스는 반도체로서 무정형 규소를 사용하여 제조하고 있다. 무정형 규소는 결정성 규소에 대한 저렴한 대안이다. 이러한 사실은 넓은 면적 적용시 트랜지스터의 비용을 절감하는 데 있어서 특히 중요하다. 그러나, 무정형 규소의 적용은 저속 디바이스에 한정되는데, 그 이유는 이의 최대 이동도(0.5 내지 1.0 cm2/Vsec)이 결정성 규소의 이동도 보다 대략 1000배 정도 작기 때문이다.
무정형 규소가 TFT에서 사용하는 데 있어서 고 결정성 규소보다 저렴하지만, 무정형 규소는 여전히 이의 단점을 갖는다. 트랜지스터의 제조 과정 중에, 무정형 규소의 부착(deposition)은 디스플레이 적용을 위해 충분한 전기적 특성을 성취하기 위해 플라즈마 증진된 화학 증착 및 고온(약 360℃)과 같은 비교적 비용이 많이드는 공정들을 필요로 한다. 이러한 높은 가공 온도는, 기타의 경우 유연한 디스플레이와 같은 제품에 사용하기 위해 바람직할 수 있는 특정한 가소성 물질로 제조된, 부착용 기판을 사용하지 못하도록 한다.
지난 십 년간, TFT의 반도체 채널에 사용하기 위한 무정형 규소와 같은 무기 물질의 잠재적 대안으로서 유기 물질이 관심을 받아왔다. 유기 반도체 물질, 특히 유기 용매에 가용성인 유기 반도체 물질이 공정에 더 간단하기 때문에, 스핀 피복, 침지 피복 및 미세접촉 프린팅(microcontact printing)과 같은, 훨씬 저렴한 공정으로 넓은 영역에 적용할 수 있다. 더구나, 유기 물질을 유연한 전기 디바이스를 위한 각종 가소성 물질을 포함하는, 광범위한 기판 물질을 개방시키는 저온에서 부착시킬 수 있다. 따라서, 유기 물질로 제조된 박막 트랜지스터는 디스플레이 드라이버, 휴대용 컴퓨터, 파거(pager), 트랜잭션 카드(transaction card)에서의 메모리 소자, 및 인식표에서의 가소성 회로에서의 잠재적 주요 기술로서 관찰할 수 있으며, 여기서 제작의 용이성, 기계적 유연성 및/또는 적당한 작동 온도는 중요한 고려사항이다.
유기 전자 디바이스에서 관심있는 한가지 영역은 게이트 유전체이다. 현재, 대부분의 유기 TFT는 여전히 SiO2, SiNx, Al2O3, 및 Ta2O5 등과 같은 통상적인 Si-계 반도체 디바이스에 사용된 게이트 유전 물질을 사용한다. 이러한 물질은 일반적으로 열 성장 또는 플라즈마 증진된 화학 부착에 의해 가공되며, 보통 가공을 위해 진공 조건, 및 종종 고온(300℃ 초과)을 필요로 한다. 따라서, 이러한 공정은 고가이며, 일반적으로 200℃보다 낮은 공정 온도를 필요로 하는 가소성 기판 물질과 비상용성일 수 있다. 따라서, 예를 들면, 유연한 전자 디바이스에서 사용하기 위한, 각종 가소성 물질에서 유기 TFT를 제조하기 위한 저온에서 저렴하게 가공할 수 있는 게이트 유전 물질에 대한 필요성이 존재한다.
머티(Murti) 등의 미국 특허 제6,774,393 B2호에는, 전계 효과 트랜지스터에서의 절연층으로서, 폴리에스테르, 폴리카보네이트, 폴리(비닐 페놀), 폴리이미드, 폴리스티렌, 폴리(메타크릴레이트), 폴리(아크릴레이트), 에폭시 수지 등과 같은 유기 중합체가 기술되어 있다. 머티 등은, 절연층의 두께가, 사용된 유전 물질의 유전 상수에 따라 전형적으로 10 내지 500 nm임을 언급하고 있다.
얀(Yan) 등의 미국 특허원 제2004/0056246 A1호에는 상이한 유전 상수를 갖는 제1 절연층 및 제2 절연층을 갖는 유기 박막 트랜지스터(OTFT)가 기술되어 있다. 얀 등은 반도체 물질의 이동도를 증가시키기 위한 것이 아니라, 게이트 누출을 감소시키기 위해 2개의 절연 층을 사용하는 것을 기술하고 있다. 얀 등은, 제1(하부) 절연층의 유전 상수가 제2(상부) 절연층의 유전 상수보다 3배 이상 더 크 다고 기술하고 있다. 전자는 폴리비닐리덴 플루오라이드로 제조될 수 있는 반면, 두번째 것은 폴리(메틸 메타크릴레이트), 폴리이미드, 또는 에폭사이드 수지로 제조될 수 있다.
박 준형(Joonhyung Park) 등의 문헌[참조: "A polymer gate dielectric for high-mobility polymer thin-film transistors and solvent effects," Applied Physics letters, Vol. 85, No. 15 (11 October 2004)]에는 폴리(2-하이드록시에틸 메타크릴레이트)("PHEMA")의 게이트 유전체 및 박막 트랜지스터를 제조하는 데 있어서 사용된 용매의 중합체 계면에서의 효과를 기술하고 있다.
선행 기술은, 유전 물질의 특성, 및 반도체와 유전체 사이의 계면이 TFT의 성능에 상당한 영향을 미칠 수 있음을 지적해 왔다. TFT 디바이스의 더 양호한 성능을 위하여, 게이트 유전체는 고 유전 상수("고-K") 물질인 것이 바람직하다. 그러나, 유기 반도체 물질로 제조된 TFT에 있어서, 종종 고-K 게이트-유전 물질은 문헌[참조: A. F. Stassen et al. "Influence of the Gate Dielectric on the Mobility of Rubrene Single Crystal Field-Effect Transistors" Applied Physics letters, Vol. 85, No. 17, p3899 (25 October 2004)]에 기술된 바와 같이, 유기 반도체의 성능에 역효과를 미칠 수 있는 것으로 밝혀졌다. 자노스 베레스(Janos Veres) 등의 문헌[참조: "Low-k Insulators as the Choice of Dielectrics in Organic Field-Effect transistors," Advanced Functional Materials 2003, 13, No. 3 March]에는, 유기 전계 효과 트랜지스터의 작동에 있어서의 게이트 절연체 물질의 선택의 효과를 기술하고 있다. 트랜지스터는 폴리하이드록시스티렌, 폴리 메틸메타크릴레이트(PMMA), 및 폴리비닐 알콜(PVA), 폴리이소부틸렌, 폴리(4-메틸-l-펜텐), 폴리프로필렌의 공중합체, 플루오로중합체, 및 폴리[프로필렌-코-(1-부텐)]과 같은 특정 범위의 유기 절연체로 제조된다. 베레스 등은 특정 범위의 무정형 유기 반도체를 사용하는 그들의 시스템에서, 저-k 절연체가 디바이스 성능을 증진시켰음을 발견하였다. 제WO 03/052841 Al호에는 상이한 유전 층들의 조합물이 기술되어 있다.
당해 기술분야에는 유기 박막 트랜지스터 물질에 사용하기 위한 신규하고 개선된 유기 유전체에 대한 당해 기술분야의 필요성이 존재한다. 이러한 유전체는 낮은 표면 조도(surface roughness), 높은 항복 전압(breakdown voltage), 용액 가공성, 및 낮은 누설 전류를 갖는 것이 바람직하다. 특히, 유기 박막 트랜지스터 디바이스에서 반도체 물질의 작동 이동도 및 전류 온/오프 비(current on/off ratio)를 증진시키는 유전체에 대한 필요성이 존재한다.
발명의 요약
본 발명은 박막 트랜지스터, 특히 전계 효과 트랜지스터 속에, 유기 반도체 물질의 박막, 다층 유전체, 게이트 전극, 소스 전극(source electrode), 및 드레인 전극(drain electrode)을 포함하는 물품(article)에 관한 것으로서, 여기서 다층 유전체, 게이트 전극, 유기 반도체 물질의 박막, 소스 전극, 및 드레인 전극은, 게이트 전극 및 유기 반도체 물질의 박막이 둘 다 다층 유전체와 접촉하고, 소스 전극 및 드레인 전극 둘 다가 유기 반도체 물질의 박막과 접촉하는 한, 임의의 순서이다. 다층 유전체는 게이트 전극과 접촉되는, 두께가 100 내지 500nm, 바람직하 게는 200 내지 400 nm인 제1 유전 층, 및 유기 반도체 물질과 접촉되는, 두께가 5 nm 내지 50 nm, 바람직하게는 8 내지 40 nm인 제2 유전 층을 포함한다. 제1 유전 층은, 10 미만의 비교적 높은 유전 상수를 갖는 연속적인 제1 중합체성 물질을 포함하고, 제2 유전 층은 2.3 이상의 비교적 낮은 유전 상수를 갖는 연속적인 제2 비-불소화된 중합체성 물질을 포함하며, 여기서 유전 상수의 차이는 0.2 이상이다. 유기 반도체 물질은 N-형 또는 P-형 반도체 물질일 수 있다.
본 발명의 게이트 유전체 다층 필름은 단일층 고-K 게이트 유전체에 비하여 OTFT에서 유기 반도체 물질의 성능을 개선시킨다.
본 발명은 또한
(a) 반도체 물질로부터 이격된 게이트 전극을 형성시키는 단계;
(b) 게이트 전극과 접촉되는, 두께가 100 내지 500 nm인 제1 중합체성 유전 물질의 연속적인 제1 층을 형성시키는 단계;
(c) 게이트 전극과 접촉되지 않는 유전체의 제1 층 위에 두께가 5 nm 내지 50 nm인 제2 비-불소화된 중합체성 유전 물질의 연속적인 제2 층을 형성시키는 단계로서, 여기서 제1 유전체 층은 10 미만의 비교적 높은 유전 상수를 갖는 연속적인 제1 중합체성 물질을 포함하고, 제2 중합체성 유전체 층은 2.3 이상의 비교적 낮은 유전 상수를 갖는 연속적인 제2 비-불소화된 중합체성 물질을 포함하며, 여기서 유전 상수의 차이가 0.2 이상인 단계;
(d) 기판 위에, 유기 반도체 물질의 박막을 부착시키는 단계;
(e) 이격된 소스 전극 및 드레인 전극을 형성시키는 단계로서, 여기서 소스 전극 및 드레인 전극은 반도체 막에 의해 분리되고 이와 전기적으로 연결되는 단계를, 필수적이지는 않지만 상기한 순서로 포함하는, 박막 반도체 디바이스의 제조방법에 관한 것이다.
본원에서 사용된 용어 "하나" 또는 "그"는 수정되는 성분의 "하나 이상"을 의미하기 위한, "적어도 하나"와 상호교환적으로 사용된다.
본원에서 사용된 용어 "걸쳐서", "위에", 및 "하부에" 등은, 박막 트랜지스터와 관련하여, 지지체 위의 층들의 순서를 나타내지만, 이러한 층들이 바로 인접하거나 중간 층들이 존재하지 않음을 필수적으로 나타내지는 않는다.
본 발명의 상기한 및 기타 목적, 특징 및 이점은 다음의 설명 및 도면과 관련지어 고려하는 경우 더욱 더 명백해질 것이며, 여기서 동일한 도면부호는, 가능한 경우, 도면들에 공통적인 동일하거나 유사한 특징을 지정하기 위해 사용되었다.
도 1은 하부 접촉 형태를 갖는 전형적인 유기 박막 트랜지스터의 횡단면도를 설명한다.
도 2는 상부 접촉 형태를 갖는 전형적인 유기 박막 트랜지스터의 횡단면도를 설명한다.
전형적인 유기 박막 트랜지스터의 횡단면도는 도 1 및 도 2에 나타내었으며, 여기서 도 1은 전형적인 하부 접촉 형태를 설명하며, 도 2는 전형적인 상부 접촉 형태를 설명한다.
도 1 및 도 2에서 각각의 박막 트랜지스터(TFT)는 소스 전극(50), 드레인 전극(60), 게이트 전극(20), 기판(10), 드레인 전극(60)에 소스 전극(50)을 연결하는 필름 형태의 반도체(70), 및 본원에 기술된 고-K 유전체 층(30) 및 저-K 유전체 층(40)으로 이루어진 게이트 전극(35)을 포함한다.
TFT가 축적 모드에서 작동하는 경우, 소스 전극으로부터 반도체 내로 도입된 전하는 이동성이며 전류는, 주로 반도체-유전체 계면의 약 100 옹스트롱(Angstrom) 내의 얇은 채널 영역에서, 소스로부터 드레인으로 흐른다. 본원에서 참조문헌으로 삽입된 문헌[참조: A. Dodabalapur, L. Torsi H. E. Katz, Science 1995, 268, 270]을 참조한다. 도 1의 형태에서, 전하는 채널을 형성하기 위해 소스 전극(50)으로부터 측방향으로 단지 도입될 필요가 있다. 게이트 장의 부재하에, 채널은 이상적으로 낮은 전하 캐리어(carrier)를 거의 갖지 않으며; 결과적으로 이상적으로는 소스-드레인 유도는 존재하지 않는다.
오프 전류(off current)는, 전하가 게이트 전압의 인가에 의해 채널 내로 고의적으로 도입되지 않는 경우 소스 전극(50)과 드레인 전극(60) 사이에 흐르는 전류로서 정의된다. 축적-모드 TFT에 있어서, 이는 한계 전압으로서 공지된 특정한 전압 보다, n-채널을 가정하는 경우, 더 음성인 게이트-소스 전압에 대해 발생한다. 문헌[참조: Sze in Semiconductor Devices-Physics and Technology, John Wiley & Sons (1981), pages 438-443]을 참조한다. 온 전류(on current)는, 전하 캐리어가 게이트 전극(20)에 대한 적절한 전압의 인가에 의해 채널 내로 고의적으로 축적되고, 채널이 전도되는 경우, 소스 전극(50)과 드레인 전극(60) 사이로 흐르는 전류로서 정의된다. n-채널 축적-모드 TFT에 있어서, 이는 한계 전압보다 더 양성인 게이트-소스 전압에서 발생한다. 이러한 한계 전압은 0이거나, 또는 n-채널 작동에 있어서 약간 양성인 것이 바람직하다. 온과 오프 사이의 스위칭은 축전기를 효과적으로 충전하는, 게이트 유전체(35)를 가로지르는 게이트 전극(20)으로부터 반도체 계면(나타내지 않음)으로의 전기장의 인가 및 제거에 의해 성취된다.
본 발명의 여전히 또 다른 양태에서, 소스 드레인 및 게이트는 모두 공동의 기판 위에 존재할 수 있으며, 게이트 유전체는, 게이트 전극이 소스 전극 및 드레인 전극으로부터 전기적으로 절연되도록 게이트 전극을 내포할 수 있으며, 반도체 층은 소스, 드레인 및 유전체 위에 위치할 수 있다.
당해 기술분야의 숙련가들은 기타 구조물을 구성할 수 있고/있거나 중간 표면 개질 층들이 박막 트랜지스터의 상기한 성분들 사이에 개재될 수 있음을 인지할 것이다. 대부분의 양태에서, 전계 효과 트랜지스터는 절연 층, 게이트 전극, 본원에 기술된 유기 물질을 포함하는 반도체 층, 소스 전극, 및 드레인 전극을 포함하며, 여기서 유전체, 게이트 전극, 반도체 층, 소스 전극, 및 드레인 전극은, 게이트 전극 및 반도체 층이 둘 다 절연 층과 접촉하고, 소스 전극 및 드레인 전극 둘 다가 반도체 층과 접촉하는 한, 임의의 순서로 존재한다.
지지체는 제조, 시험 및/또는 사용 동안에 OTFT를 지지하는 데 사용할 수 있다. 당해 기술분야의 숙련가들은, 통상적인 양태들을 위해 선택된 지지체가 각종 양태들을 시험하거나 스크리닝하기 위해 선택된 것과 상이할 수 있음을 인지할 것이다. 일부 양태에서, 지지체는 TFT를 위한 어떠한 필요한 전기적 기능을 제공하지 않는다. 이러한 유형의 지지체는 본 명세서에서 "비-참여 지지체"라고 명명한다. 유용한 물질은 유기 또는 무기 물질을 포함할 수 있다. 예를 들면, 당해 지지체는 무기 유리, 세라믹 호일(ceramic foil), 중합체성 물질, 충전된 중합체성 물질, 피복된 금속성 호일, 아크릴릭, 에폭시, 폴리아미드, 폴리카보네이트, 폴리이미드, 폴리케톤, 폴리(옥시-1,4-페닐렌옥시-1,4-페닐렌카보닐-1,4-페닐렌)(종종, 폴리(에테르 에테르 케톤) 또는 PEEK로 언급됨), 폴리노르보르넨, 폴리페닐렌옥사이드, 폴리(에틸렌 나프탈렌디카복실레이트)(PEN), 폴리(에틸렌 테레프탈레이트), 폴리(페닐렌 설파이드)(PPS), 및 섬유 강화된 플라스틱(FRP)을 포함할 수 있다.
유연한(가요성) 지지체가 본 발명의 일부 양태에서 사용된다. 이는 롤 가공을 허용하는 데, 이는 연속적일 수 있으며, 편평하고/하거나 견고한 지지체에 비하여 규모상의 경제성 및 제조상의 경제성을 제공한다. 선택된 이러한 가요성 지지체는, 왜곡 또는 파괴시키지 않고, 손의 도움이 없이 적은 힘을 사용하여, 직경이 바람직하게는 약 50 cm 미만, 보다 바람직하게는 25 cm, 가장 바람직하게는 10 cm인 실린더의 원주 둘레를 감쌀 수 있다.
본 발명의 일부 양태에서, 지지체는 임의적이다. 예를 들면, 도 2에서와 같은 상부 구성에서, 게이트 전극 및/또는 게이트 유전체가 수득한 TFT의 의도하는 용도에 대한 충분한 지지체를 제공하는 경우, 당해 지지체는 필요하지 않다. 또한, 당해 지지체는 일시적 지지체와 조합할 수 있다. 이러한 양태에서, 지지체가 일시적인 목적, 예를 들면, 제조, 운반, 시험 및/또는 저장을 위해 바람직한 경우와 같이, 하나의 지지체가 이 지지체에 탈착가능하게 부착되거나 기계적으로 부착될 수 있다. 예를 들면, 유연한 중합체성 지지체는 강성 유리 지지체에 부착될 수 있으며, 이 지지체는 제거할 수 있다.
게이트 전극은 임의의 유용한 전도성 물질일 수 있다. 금속, 열화적으로 도핑된 반도체, 전도성 중합체, 및 인쇄가능한 물질[예: 카본 잉크 또는 은-에폭시]을 포함하는, 당해 기술분야에 공지되어 있는 각종 게이트 물질이 또한 적합하다. 예를 들면, 게이트 전극은 도핑된 규소, 또는 금속, 예를 들면, 알루미늄, 크롬, 금, 은, 니켈, 팔라듐, 백금, 탄탈륨, 및 티타늄을 포함할 수 있다. 예를 들면, 폴리아닐린, 폴리(3,4-에틸렌디옥시티오펜)/폴리(스티렌 설포네이트)(PEDOT:PSS)와 같은 전도성 중합체가 또한 사용될 수 있다. 또한, 합금, 조합물, 및 이들 물질의 다층들이 유용할 수 있다.
본 발명의 일부 양태에서, 동일한 물질은 게이트 전극 기능을 제공할 수 있으며, 또한 지지체의 지지 기능을 제공할 수 있다. 예를 들면, 도핑된 실리콘은 게이트 전극으로서 작용할 수 있으며, OTFT를 지지할 수 있다.
게이트 유전체는 게이트 전극 위에 제공된다. 이 게이트 유전체는 OTFT 디바이스의 균형으로부터 게이트 전극을 전기 절연시킨다. 따라서, 게이트 유전체는 전기 절연 물질을 포함한다.
위에서 나타낸 바와 같이, 본 발명의 박막 트랜지스터는, 게이트 전극과 접촉되는, 두께가 100 내지 500 nm인 제1 유전 층, 및 유기 반도체 물질과 접촉되는, 두께가 5 nm 내지 40 nm, 바람직하게는 10 nm 내지 20 nm인 제2 유전 층을 갖는 다층 유전체를 포함하며, 여기서 제1 유전 층은 유전 상수가 비교적 큰 연속적인 제1 중합체성 물질을 포함하고, 제2 유전층은, 바람직하게는 3 미만의 비교적 낮은 유전 상수를 갖는 연속적인 제2의 비-불소화된 중합체성 물질을 포함하며, 여기서 유전 상수의 차이는 0.2 이상, 바람직하게는 0.5 이상, 보다 바람직하게는 0.8 이상, 예를 들면, 1.1이다. 바람직하게는, 고 유전체 물질 대 저 유전체 물질의 비는 5:1 내지 1.1:1, 보다 바람직하게는 3:1과 1.1:1 사이이다. 본 발명의 한 가지 양태에서, 제1 중합체성 물질은, 유전 상수가 3.0 초과 및 10 미만, 바람직하게는 3.5 초과 및 9 이하, 예를 들면, 3.7이며, 제2 비-불소화된 중합체성 물질은, 유전 상수가 2.3 내지 3.0 미만, 바람직하게는 2.3 초과 내지 2.8 미만, 예를 들면, 2.6이다.
제1 중합체성 물질은, 예를 들면, 다음 중합체로부터 선택될 수 있다:
Figure 112007068671234-PCT00001
바람직하게는, 제1 중합체성 물질은 폴리(4-비닐페놀), 폴리이미드, 및 폴리(비닐리덴 플루오라이드), 가장 바람직하게는 폴리(4-비닐페놀)로 이루어진 그룹으로부터 선택된다.
제2 중합체성 물질은, 예를 들면, 유전 상수가 2.3 이상인 다음의 비-불소화된 중합체로 이루어진 그룹으로부터 선택될 수 있다.
Figure 112007068671234-PCT00002
바람직하게는, 제2 비-불소화된 중합체성 물질은 폴리스티렌 및 이의 치환된 유도체, 폴리(비닐 나프탈렌) 및 치환된 유도체, 및 폴리(메틸 메타크릴레이트)로 이루어진 그룹으로부터 선택되며, 가장 바람직하게는 폴리(비닐 나프탈렌)이다.
특히 바람직한 양태에서, 제1 중합체성 물질은 폴리(4-비닐페놀)이고 제2 비-불소화된 중합체성 물질은 폴리(비닐 나프탈렌)이다.
소스 전극 및 드레인 전극은 게이트 유전체에 의해 게이트 전극으로부터 분리되는 반면, 유기 반도체 층은 소스 전극 및 드레인 전극 상부에 또는 하부에 존재할 수 있다. 소스 및 드레인 전극은 임의의 유용한 전도성 물질일 수 있다. 유용한 물질은 게이트 전극에 대하여 상기한 물질의 대부분, 예를 들면, 알루미늄, 바륨, 칼슘, 크롬, 금, 은, 니켈, 팔라듐, 백금, 티타늄, 폴리아닐린, PEDOT:PSS, 기타 전도성 중합체, 이들의 합금, 이들의 배합물, 및 이들의 다층을 포함한다.
박막 전극(예: 게이트 전극, 소스 전극, 및 드레인 전극)은 물리적 증착(예: 열적 증발, 스퍼터링) 또는 잉크 젯 프린팅과 같은 임의의 유용한 수단으로 제공할 수 있다. 이들 전극의 패턴화는 새도우 마스킹(shadow masking), 첨가제 광식각법(additive photolithography), 차감적 광식각법, 프린팅, 마이크로콘택트 프린팅, 및 패턴 코팅과 같은 공지된 방법으로 성취할 수 있다.
유기 반도체 층은, 박막 트랜지스터 제품을 참조로 하여 위에서 기술한 바와같은, 상기 소스 및 드레인 전극 상부에 또는 하부에 제공할 수 있다. 본 발명은 또한 본원에 기술된 방법으로 제조한 다수의 OTFT를 포함하는 집적회로를 제공한다.
TFT에서 잠재적 반도체 채널로서 사용하기 위한 유기 물질은, 예를 들면, 발명의 명칭이 "절연체 및 반도체가 유기 물질로 제조된 MIS 구조를 갖는 박층 전계효과 트랜지스터"인, 가니어(Garnier) 등의 미국 특허 제5,347,144호에 기술되어 있다. 전자 성분에서 스위칭 및/또는 로직 소자(logic element)를 제공하기 위한 TFT에서 사용하기 위한 유기 반도체 물질은, 0.01 ㎠/V를 훨씬 초과하는 상당한 이동도, 및 1000 이상의 전류 온/오프 비(이후에, "온/오프 비"라고 함)를 필요로 한다. 이러한 특성을 갖는 유기 TFT는 디스플레이 및 인식표를 위한 화소 드라이버와 같은 전자적 적용에 사용할 수 있다. 이러한 바람직한 특성들을 나타내는 화합물의 대부분은 "p-형" 또는 "p-채널"이며, 이는 소스 전압에 대하여, 음성 게이트 전압을 인가하여 디바이스의 채널 영역에서 양성 전하(홀)를 유도하는 것을 의미한다. N-형 유기 반도체 물질은 p-형 유기 반도체 물질에 대한 대안으로서 TFT에서 사용할 수도 있으며, 여기서 용어 "n-형" 또는 "n-채널"은 소스 전압에 대하여 양성 게이트 전압이 인가되어 디바이스의 채널 영역에서 음성 전하를 유도함을 나타낸다.
디바이스의 성능은 주로 반도체화 물질의 전하 캐리어 이동도 및 전류 온/오프 비를 기준으로 하기 때문에, 이상적인 반도체는, 고 전하 캐리어 이동도(> 1 x 10-3 cm2 V-1s-1)와 조합된, 오프 상태에서 낮은 전도도를 가져야 한다. 또한, 반도체화 물질은 산화에 비교적 안정한 것(즉, 산화는 디바이스 성능을 저하시키기 때문에 이온화 전위가 높은 것)이 중요할 수 있다.
OFET용의 효과적인 p-형 반도체인 것으로 밝혀진 익히 공지된 화합물은 펜타센[참조: Nelson et al., Appl. Phys. Lett., 1998, 72, 1854]이다. 진공 부착에 의해 박막으로서 부착되는 경우, 106 이상의 매우 높은 전류 온/오프 비를 갖는 1 cm2 V-1s-1 초과의 캐리어 이동도를 갖는 것으로 밝혀졌다.
레지오 레귤러 폴리(3-헥실티오펜)은 1 x 10-5와 4.5 x 10-2 cm2 V-1s-1 사이의 전하 캐리어 이동도를 갖지만, 더 낮은 전류 온/오프 비 (10-103)[참조: Bao et al., Appl. Phys. Lett, 1996, 69, 4108]를 갖는 것으로 보고되어 왔다. 일반적으로, 폴리(3-알킬티오펜)은 양호한 용해도를 나타내며, 큰 면적의 필름을 제작하도록 가공된 용액이 될 수 있다. 그러나, 폴리(3-알킬티오펜)은 비교적 낮은 이온화 전위를 가지며, 공기 중에서 도핑되기 쉽다[참조: Sirringhaus et al. Adv. Solid State Phys., 1999, 39, 101].
본 발명에 사용될 수 있는 각종 유기 반도체 물질은, 예를 들면, 안트라센, 테트라센, 펜타센, 및 치환된 펜타센과 같은 아센을 포함한다. 본 발명에서 유기 반도체로서 유용한 치환된 아센 화합물은 전자 공여성 치환체(예를 들면, 알킬, 알콕시 또는 티오알콕시), 할로겐 치환체, 및 이들의 조합물로 이루어진 그룹으로부터 선택된 치환체 하나 이상을 포함한다. 예를 들면, 유용한 치환된 펜타센은 2,9-디알킬펜타센 및 2,10-디알콕시펜타센[여기서, 알킬 그룹은 1 내지 12개의 탄소를 갖는다]; 2,10-디알콕시펜타센; 및 1,4,8,11-테트라알콕시펜타센을 포함하지만, 이에 제한되지 않는다. 이러한 치환된 펜타센은 선행기술에 교시되어 있다. 기타 유용한 유기 반도체의 예는, 특히 페릴렌, 풀레렌, 프탈로시아닌, 올리고티오펜, 및 이들의 치환된 유도체를 포함한다. 특별한 유기 반도체 화합물은 섹시티오펜, α,ω-디헥실쿠에티오펜, 퀸퀘티오펜, 콰터티오펜, α,ω-디헥실콰터티오펜, α,ω-디헥실퀸퀘티오펜, 폴리(3-헥실티오펜), 비스(디티에노티오펜), 안트라디티오펜, 디헥실안트라디티오펜, 폴리아세틸렌, 폴리티에닐렌비닐렌, C60, 구리(II) 헥사데카플루오로프탈로시아닌, 및 N,N'-비스(펜타데카플루오로헵틸메틸)나프탈렌-1,4,5,8-테트라카복실산 디이미드를 포함한다. 바람직한 양태에서, 유기 반도체 물질은, 바람직하게는 4개 이상의 융합된 벤젠 환을 갖는 융합된 폴리사이클릭 방향족 탄화수소를 포함하는 화합물이고, 탄화수소는 치환되거나 치환되지 않을 수 있다. 펜타센 또는 이의 유도체가 특히 바람직하다.
유기 반도체에서 전하 캐리어 운반을 증진시키기 위하여, 반도체화 분자, 예를 들면, 펜타센 또는 올리고티오펜이 명령된 방법으로 부착될 수 있는 공정들을 개발해 왔다. 이는, 예를 들면, 진공 승화에 의해 가능할 수 있다. 유기 반도체의 명령된 부착은 반도체 물질의 결정화도를 증가시킨다. 분자들 또는 측쇄들 사이의 개선된 π-π 중첩의 결과로서, 전하 캐리어 운반용 에너지 차단재가 낮춰질 수 있다. 반도체화 분자 단위를 액체 또는 기체 상으로부터의 유기 반도체의 부착에서 벌키 그룹으로 대체시킴으로써, 액체 결정성 특성을 갖는 도메인을 생성할 수 있다. 더구나, 비대칭 단량체를 사용함으로써 중합체에서 가능한 한 높은 레지오규칙성이 성취되는 합성 공정 개발되어 왔다.
본 발명에서 사용된 유기 반도체 물질은 특수한 화학적 하부층에 대한 필요성 없이 주위 조건하에 높은 성능을 나타낼 수 있다.
본 발명의 박막 트랜지스터 또는 집적회로를 제조하는 전체 공정은 약 450℃, 바람직하게는 약 250 ℃ 이하, 보다 바람직하게는 약 200 ℃ 이하, 및 훨씬 더 바람직하게는 약 150 ℃ 이하의 최대 지지체 온도 이하, 또는 실온(약 25 ℃ 내지 70 ℃) 근처의 온도에서 수행할 수 있다. 일단 당업자가 본원에 포함된 본 발명의 지식으로 무장되면, 온도 선택은 일반적으로 당해 분야에 공지된 지지체 및 공정 파라메터에 좌우된다. 이러한 온도는 전통적인 집적회로 및 반도체 가공 온도 보다 훨씬 더 낮은 데, 이는 유연한 중합체성 지지체와 같은 각종의 비교적 저렴한 지체들 중의 어느 것을 사용할 수 있도록 한다. 따라서, 본 발명은 상당히 증진된 성능을 갖는 유기 박막 트랜지스터를 포함하는 비교적 저렴한 집적회로를 생산할 수 있도록 한다.
박막 반도체 디바이스를 제조하는 방법은,
(a) 반도체 물질로부터 이격된 게이트 전극을 형성시키는 단계;
(b) 게이트 전극과 접촉되는, 두께가 100 내지 500 nm인 제1 중합체성 유전 물질의 제1 층을 형성시키는 단계;
(c) 게이트 전극과 접촉되지 않는 유전체의 제1 층 위에 두께가 5 nm 내지 40 nm인 제2 비-불소화된 중합체성 유전 물질의 제2 층을 형성시키는 단계로서, 여기서 제2 비-불소화된 중합체성 유전 물질은 제1 중합체성 유전 물질 보다 비교적 낮은 유전 상수를 가지며, 유전 상수의 차이가 0.2 이상인 단계;
(d) 기판 위에, 유기 반도체 물질의 박막을 부착시키며;
(e) 이격된 소스 전극 및 드레인 전극을 형성시키는 단계로서, 여기서 소스 전극 및 드레인 전극은 반도체 막에 의해 분리되고 이와 전기적으로 연결되는 단계를, 필수적이지는 않지만 상기한 순서로 포함하는, 박막 반도체 디바이스의 제조방법에 관한 것이다.
바람직하게는, 제1 유전 층은 연속적인 제1 중합체성 물질을 포함하며, 제2 유전 층은 3 미만의 비교적 낮은 유전 상수를 갖는 연속적인 제2 비-불소화된 중합체성 물질을 포함하며, 여기서 유전 상수의 차이는 0.2 이상, 바람직하게는 0.5 이상, 보다 바람직하게는 1.0 이상이다.
한 가지 양태에서, 제1 및 제2 유전 물질은 용액-상 부착에 의해 기판 위에 부착되며, 여기서 기판은 부착 동안에 200℃ 이상, 바람직하게는 100℃ 이상의 온도를 갖는다. 바람직한 양태에서, 공정은 다음의 단계, 즉 (a) 지지체를 제공하는 단계; (b) 기판 위에 게이트 전극 물질을 제공하는 단계; (c) 게이트 전극과 접촉되는 제1 중합체성 유전 물질의 제1 층 및 게이트 전극과 접촉되지 않는 유전체의 제1 층 위에 제2 비-불소화된 중합체성 유전 물질의 제2 층을 제공하는 단계; (d) 게이트 유전체 위에 유기 반도체 물질의 박막을 부착시키는 단계; 및 (e) 유기 반도체 물질의 박막에 접촉하는 소스 전극 및 드레인 전극을 제공하는 단계를, 바람직하지만 필수적이지는 않은 상기 순서로 포함한다.
본 발명에 사용된 반도체화 물질 또는 화합물은 용이하게 가공될 수 있으며, 이들이 증기화될 수 있는 정도로 열적으로 안정하다. 이 화합물은 상당한 휘발성을 지녀서, 증기 상 부착은, 필요한 경우, 쉽게 성취된다. 이러한 화합물은, 침지 피복, 드롭 캐스팅, 스핀 피복, 블레이드 피복을 포함하는, 진공 승화 또는 용매 가공에 의해 기판 위로 부착시킬 수 있다.
급속 승화법으로 부착시키는 것도 가능하다. 하나의 이러한 방법은 화합물을 분말 형태로 지지하는 소스 용기 및 기판을 포함하는 챔버에 35 mtorr의 진공을 적용하고, 이 용기를 화합물이 기판 위로 승화할 때까지 수 분에 걸쳐 가열하는 것이다. 일반적으로, 가장 유용한 화합물이 잘 정렬된 막을 형성하며, 무정형 막이 덜 유용하다.
대안으로, 예를 들면, 상기한 반도체화 화합물은 기판 위에 부착시키기 위한 스핀-피복 또는 프린팅 전에 용매에 먼저 용해시킬 수 있다.
본 발명의 다층 유전체가 유용한 디바이스는 박막 트랜지스터(TFT), 특히 유기 전계효과 박막 트랜지스터를 포함한다. 또한, 이러한 유전체는, 본원에서 참조문헌으로 삽입된, Liu의 미국 특허원 제US 2004,0021204 A1호의 13쪽 내지 15쪽에 기술된 바와 같은, 유기 p-n 결합을 갖는 디바이스의 각종 형태에서 사용될 수 있다.
TFT 및 기타 디바이스가 유용한 전자 디바이스는, 예를 들면, 보다 복잡한 회로, 예를 들면, 쉬프트 레지스터(shift register), 집적회로, 로직 회로, 스마트 카드, 메모리 디바이스, 라디오-주파수 인식표, 활성 매트릭스 디스플레이용 백플레인(backplane), 활성 매트릭스 디스플레이(예: 액정 또는 OLED), 태양 전지, 환 진동자, 및 보완 회로, 예를 들면, 인버터 회로를 포함한다. 활성 매트릭스 디스플레이에서, 본 발명에 따르는 트랜지스터는 디스플레이의 화소의 전압 지지 회로소자의 부분으로서 사용할 수 있다. 본 발명의 TFT를 포함하는 디바이스에서, 이러한 TFT는 당해 분야에 공지된 수단으로 작동적으로 연결된다.
본 발명은 상기한 전자 디바이스들 중의 어느 하나를 제조하는 방법을 제공한다. 따라서, 본 발명은 기술된 TFT 중의 하나 이상을 포함하는 제품에서 구현된다.
본 발명의 이점들은 다음의 실시예들에 의해 입증되며, 이들은 예시하고자 하는 것이다.
A. 재료:
본 실시예들에 사용된 기판은 MEMC 일렉트로닉 머티리얼즈, 인크.(MEMC Electronic Materials, Inc.)(미조리주 세인트 피터즈 소재)로부터 수득한 단결정 <100> 배향 규소 웨이퍼(이는 안티몬으로 강하게 도핑시켰으며, 웨이퍼는 저항이 0.008 내지 0.025 ohm/sq.이다)이었다. 용매로서, 폴리(4-비닐페놀), Mw~20,000, 메틸화된 폴리(멜라민-코-포름알데히드), Mn~511, 폴리스티렌(2차 표준) Mn~120,000, 폴리(1-비닐나프탈렌), Mn~100,000, 프로필렌글리콜 메틸 에테르 아세테이트(PGMEA), 및 반도체 물질로서 펜타센을 위스콘신주 밀워키 소재의 알드리치 케미칼즈에서 입수하였다. (Mw은 중량평균분자량을 나타내고, Mn은 수평균분자량을 나타낸다. 달리 나타내지 않는 한, 분자량은 평균분자량을 나타낸다.)
B. 디바이스 제조
웨이퍼 기판을 피란하 용액(Piranha solution; 1/3 비의 H2O2/H2SO4 혼합물)로 10분 동안 세정하고 고순도 물로 골고루 세정하였다. 이후에, 웨이퍼를 6분 동안 UV/오존 노출시켜 추가로 세척하였다. 강하게 도핑된 실리콘 웨이퍼는 실험 목적의 트랜지스터의 게이트 전극으로서 작용한다. PGMEA 중의, 가교결합제로서, 5중량%의 폴리(4-비닐페놀) ("PVPh") 및 0.5중량%의 메틸화된 폴리(멜라민-코-포름알데히드)("PMFM")를 500 RPM에서 120초 동안 웨이퍼 위에서 스핀-피복하였다. 샘플을 가열판(hotplate) 위에서 200℃로 10분 동안 가열하여 막을 경화시켰다. PVPh 막의 두께는 약 275 nm이고 웨이퍼와의 접촉 각은 약 60°이다. 샘플을 샘플 A로 표시하였다.
톨루엔 중의 0.2중량%의 폴리스티렌(2차 표준, Mn~120,000)을 샘플 A 상에서 500RPM으로 20초 동안 및 200RPM으로 40초 동안 스핀-피복하였다. 막을 공기 중에서 5분 동안 건조시키고, 110℃로 5분 동안 가열하였다. 폴리스티렌 피복의 두께는 약 30 nm이고 웨이퍼와의 표면 접촉 각은 약 88°이다. 샘플을 샘플 B로 표시하였다.
톨루엔 중의 0.2중량%의 폴리(1-비닐나프탈렌)(PVN, Mn~100,000)을 샘플 A에서 500RPM으로 20초 동안 및 2000RPM으로 40초 동안 스핀-피복하였다. 막을 공기 중에서 5분 동안 건조시키고, 200℃로 5분 동안 가열하였다. PVN 피복의 두께는 약 15 nm이고 웨이퍼와의 표면 접촉 각은 약 87°이다. 샘플을 샘플 C로 표시하였다.
샘플 A를 O2 플라즈마 하에 60초 동안 노출시킨 다음, 헵탄 중의 0.01중량%의 옥타데실트리클로로실란(OTS)으로 밤새 처리하였다. OTS 자체-조립된 단층(SAM)의 두께는 약 3 nm이고, 웨이퍼와의 표면 접촉 각은 약 100°이다. 샘플을 샘플 D로 표시하였다.
펜타센의 활성 유기 반도체 층을 열 증발기 속에서 진공 부착을 통해 상기한 바와 같이 제조한 샘플 A 내지 D 위에 부착시켰다. 펜타센을 사용 전에 1회 이상 진공 승화 공정으로 정제하였다. 부착 속도는 초당 0.1 옹스트롱인 반면 기판 온도는 대부분의 실험에서 60℃에서 유지시켰다. 활성 층의 두께는 전형적으로 약 40 nm이었다. 두께 50 nm의 금 소스 및 드레인 접촉부를 새도우 마스크(shadow mask)를 통해 부착시켰다. 채널 너비는 500 마이크론으로 유지시키면서, 채널 길이는 20 내지 100 마이크론으로 변화시켰다. 일부 실험을 수행하여 기타 접촉 물질의 효과를 관찰하였다.
C. 디바이스 측정 및 분석
제작된 디바이스의 전기적 특성화를 휴렛 팩커드 HP 4145b
Figure 112007068671234-PCT00003
파라메터 분석기로 수행하였다.
수행된 각각의 실험에 대하여, 4 내지 10개의 개개의 디바이스를 제조된 각각의 샘플에서 시험하고, 결과를 평균내었다. 각각의 디바이스에서, 드레인 전류(Id)를 게이트 전압(Vg)의 각종 값에 대하여 소스-드레인 전압(Vd)의 함수로서 측정하였다. 대부분의 디바이스에서, Vd는 측정된 게이트 전압 각각에 대하여 0 V 내지 -50 V, 전형적으로 0 V, -10 V, -20 V, -30 V, -40 V 및 -50 V에서 스위핑(sweeping)시켰다. 이들 측정에서, 게이트 전류(Ig)를 또한 기록하여 디바이스를 통한 임의의 누출 전류를 검출하였다. 더구나, 각각의 디바이스에 있어서, 드레인 전류는 소스-드레인 전압의 각족 값에 대하여 게이트 전압의 함수로서 측정하였다. 대부분의 디바이스에서, Vg는 측정된 드레인 전압 각각에 있어서 0 V 내지 -50 V, 전형적으로 -30 V, -40 V, 및 -50 V로 스위핑시켰다.
당해 데이타로부터 추출된 파라메터는 측정된 드레인 전류에 대한 전계 효과 이동도(μ), 한계 전압(Vth), 부한계 전압 기울기(subthreshold slope; S), 및 I온 /I오프 비를 포함한다. 전계 효과 이동도는 포화 영역에서 추출하였으며, 여기서 Vd > Vg - Vth이다. 이 영역에서, 드레인 전류는 다음 수학식[참조: Sze in Semiconductor Devices-Physics and Technology, John Wiley & Sons (1981)]으로 제공된다:
수학식
Figure 112007068671234-PCT00004
상기 수학식에서,
W 및 L은 각각 채널 너비 및 길이이고,
Cox는 산화물 층의 용량이며, 산화물 두께 및 물질의 유전 상수의 함수이다.
상기 주어진 화학식에서, 포화 전계 효과 이동도는 √Id 대 Vg 그래프의 선형 부분에 대한 직선 맞춤으로부터 유도해내었다. 한계 전압 Vth는 이러한 직선 맞춤의 x-절편이다.
게이트 전압의 함수로서의 드레인 전류의 로그를 도시하였다. 로그 Id 그래프로부터 추출된 파라메터는 I온 /I오프 비 및 부한계 전압 기울기(S)로부터 유도하였다. I온 /I오프 비는 단순히 최소 드레인 전류에 대한 최대 드레인 전류의 비이고, S는, 상부에서 드레인 전류가 증가하는(즉, 디바이스가 작동되는) 영역에서의 Id 그래프의 기울기의 역수이다.
D. 결과
다음 표 3에서의 결과를 수득하였다.
Figure 112007068671234-PCT00005
상기 실시예들은 샘플 A에서와 같은 단일 층의 중합체성 게이트 유전체 OTFT 디바이스에 비하여, 샘플 B 및 C에서의 디바이스와 같은, 본 발명에 따라 기술된 다층 중합체성 게이트 유전체 구조물은, 포화 영역에서 계산된 이동도가 2배 이상 더 큰, 104 내지 105의 온/오프 비를 갖기 때문에, 훨씬 개선된 OTFT 디바이스 성능을 제공하는 것을 입증한다. 샘플 D로부터의 디바이스와 비교하여, OTFT 성능을 개선시키기 위한 게이트 유전체 표면의 OTS를 사용한 통상적인 표면 처리는 PVP와 같은 중합체성 게이트 유전 물질과 함께 작동하지 않으며, 본 발명에서의 다층 중합체성 게이트 유전체 구조물만이 OTFT 디바이스 성능의 개선을 위한 해결책을 제공함을 입증한다. 따라서, OTS 또는 기타 중합체를 사용한 표면 처리는 사용하지 않는다.
부품 목록
(10) 기판
(20) 게이트 전극
(30) 고-K 게이트 유전 층
(35) 게이트 유전체
(40) 저-K 게이트 유전 층
(50) 소스 전극
(60) 드레인 전극
(70) 유기 반도체

Claims (20)

  1. 전계 효과 트랜지스터인 박막 트랜지스터 속에, 유기 반도체 물질의 박막, 다층 유전체, 게이트 전극, 소스 전극(source electrode), 및 드레인 전극(drain electrode)을 포함하는 물품(article)으로서, 여기서 다층 유전체, 게이트 전극, 유기 반도체 물질의 박막, 소스 전극, 및 드레인 전극은, 게이트 전극 및 유기 반도체 물질의 박막이 둘 다 다층 유전체와 접촉하고, 소스 전극 및 드레인 전극 둘 다가 유기 반도체 물질의 박막과 접촉하는 한, 임의의 순서로 존재하며, 다층 유전체는 게이트 전극과 접촉되는, 두께가 100 내지 500nm인 제1 유전 층, 및 유기 반도체 물질과 접촉되는, 두께가 5 nm 내지 50 nm인 제2 유전 층을 포함하고, 제1 유전 층은 10.0 미만의 비교적 높은 유전 상수를 갖는 연속적인 제1 중합체성 물질을 포함하고, 제2 유전 층은 2.3 이상의 비교적 낮은 유전 상수를 갖는 연속적인 제2 비-불소화된 중합체성 물질을 포함하며, 유전 상수의 차이가 0.2 이상인 물품.
  2. 제 1 항에 있어서,
    고 유전 물질 대 저 유전 물질의 유전 상수의 비가 5:1 내지 1.1:1인 물품.
  3. 제 1 항에 있어서,
    제2 유전층의 두께가 5 nm 내지 40 nm이고, 유전 상수의 차가 0.8 이상이며, 고 유전 물질 대 저 유전 물질의 유전 상수의 비가 3.0:1.0 내지 1.1:1.0인 물품.
  4. 제 1 항에 있어서,
    유기 반도체 물질이, 3개 이상의 융합된 벤젠 환을 갖는 융합된 폴리사이클릭 방향족 탄화수소를 포함하는 P-형 반도체 물질로 제조되는 물품.
  5. 제 1 항에 있어서,
    유기 반도체 물질이 펜타센 또는 이의 유도체로 제조되는 물품.
  6. 제 1 항에 있어서,
    제1 중합체성 물질의 유전 상수가 3.0 내지 10.0이고 제2 비-불소화된 중합체성 물질의 유전 상수가 3.0 이하인 물품.
  7. 제 1 항에 있어서,
    제1 중합체성 물질이 폴리(4-비닐페놀), 폴리이미드, 및 폴리(비닐리덴 플루오라이드)로 이루어진 그룹으로부터 선택되는 물품.
  8. 제 7 항에 있어서,
    제1 중합체성 물질이 폴리(4-비닐페놀)로 이루어진 그룹으로부터 선택되는 물품.
  9. 제 1 항에 있어서,
    제2 비-불소화된 중합체성 물질이 폴리스티렌 및 이의 유도체, 폴리(비닐 나프탈렌) 및 유도체, 및 폴리(메틸 메타크릴레이트)로 이루어진 그룹으로부터 선택되는 물품.
  10. 제 9 항에 있어서,
    제2 비-불소화된 중합체성 물질이 폴리(비닐 나프탈렌) 및 유도체로 이루어진 그룹으로부터 선택되는 물품.
  11. 제 10 항에 있어서,
    제2 비-불소화된 중합체성 물질이 폴리(비닐 나프탈렌)으로 이루어진 그룹으로부터 선택되고, 제1 중합체성 물질이, 유전 상수가 3.0 초과 10 미만인 중합체인 물품.
  12. 제 1 항에 있어서,
    게이트 전극이, 게이트 전극에 대하여 인가된 전압을 사용하여, 유기 반도체 물질을 통해 소스와 드레인 전극 사의의 전류를 조절하도록 채택된 물품.
  13. 제 1 항에 있어서,
    박막 트랜지스터가 임의로 유연한 비-참여 지지체를 추가로 포함하는 물품.
  14. 제 1 항에 있어서,
    소스, 드레인, 및 게이트 전극이 각각 독립적으로, 도핑된 규소, 금속, 및 전도성 중합체로부터 선택된 물질을 포함하는 물품.
  15. 집적 회로, 활성 매트릭스 디스플레이, 및 제1항에 따르는 다수의 박막 트랜지스터를 포함하는 태양 전지로 이루어진 그룹으로부터 선택되는 전자 디바이스.
  16. 제 15 항에 있어서,
    다수의 박막 트랜지스터가 임의로 유연한 비-참여 지지체인 전자 디바이스.
  17. (a) 반도체 물질로부터 이격된 게이트 전극을 형성시키는 단계;
    (b) 게이트 전극과 접촉되는, 두께가 100 내지 500 nm인 제1 중합체성 유전 물질의 연속적인 제1 층을 형성시키는 단계;
    (c) 게이트 전극과 접촉되지 않는 유전체의 제1 층 위에 두께가 5 nm 내지 50 nm인 제2 비-불소화된 중합체성 유전 물질의 제2 층을 형성시키는 단계;
    (d) 기판 위에, 유기 반도체 물질의 박막을 부착시키는 단계; 및
    (e) 이격된 소스 전극 및 드레인 전극을 형성시키는 단계로서, 여기서 소스 전극 및 드레인 전극은 반도체 막에 의해 분리되고 이와 전기적으로 연결되는 단계 를, 필수적이지는 않지만 상기한 순서로 포함하며, 여기서 제1 유전 층은 10.0 미만의 비교적 높은 유전 상수를 갖는 연속적인 제1 중합체성 물질을 포함하고, 제2 유전 층은 2.3 이상의 비교적 낮은 유전 상수를 갖는 연속적인 제2 비-불소화된 중합체성 물질을 포함하며, 유전 상수의 차이가 0.2 이상인, 박막 반도체 디바이스의 제조방법.
  18. 제 17 항에 있어서,
    제1 및 제2 유전 물질이 용액-상 부착에 의해 기판 위에 부착되고, 기판이 200 이하의 온도를 가지며, 공정이,
    (a) 지지체를 제공하는 단계;
    (b) 기판 위에 게이트 전극 물질을 제공하는 단계;
    (c) 게이트 전극과 접촉되는 제1 중합체성 유전 물질의 제1 층 및 게이트 전극과 접촉되지 않는 유전체의 제1 층 위에 제2 비-불소화된 중합체성 유전 물질의 제2 층을 제공하는 단계;
    (d) 게이트 유전체 위에 유기 반도체 물질의 박막을 부착시키는 단계; 및
    (e) 유기 반도체 물질의 박막에 접촉하는 소스 전극 및 드레인 전극을 제공하는 단계를, 필수적이지는 않은 상기 순서로 포함하는 방법.
  19. 제 17 항에 있어서,
    유기 반도체 물질이, 3개 이상의 융합된 벤젠 환을 갖는 융합된 폴리사이클 릭 방향족 탄화수소를 포함하는 P-형 반도체 물질로 제조되는 방법.
  20. 제 1 항에 따르는 다수의 박막 트랜지스터를 포함하는 집적 회로.
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