KR20150117925A - 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 - Google Patents

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 Download PDF

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KR20150117925A
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Abstract

본 발명의 일 실시형태는 두께 방향으로 마주보는 상면 및 하면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며 폭 보다 두께가 큰 세라믹 본체; 상기 세라믹 본체 내에 배치된 내부전극; 상기 세라믹 본체의 제1 및 제2 단면에 각각 배치되며 상기 세라믹 본체의 하면으로 연장된 하부 밴드부를 포함하는 제1 및 제2 외부전극; 및 상기 하부 밴드부가 노출되도록 상기 제1 및 제2 외부전극 및 상기 세라믹 본체의 표면에 배치되는 절연부; 를 포함하며, 상기 절연부는 하부 두께가 상부 두께보다 두꺼운 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판{Multi-layered ceramic capacitor and board having the same mounted thereon}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 기판에 실장되어 사용될 수 있으며, 기판 실장 시 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
대한민국 등록 특허공보 제10-0586962호
본 발명의 일 실시예의 목적은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공하는 것이다.
본 발명의 일 실시형태는 내부전극과 유전체층을 구비하는 세라믹 본체; 상기 세라믹 본체에 배치된 제1 및 제2 외부전극; 및 상기 세라믹 본체 및 상기 제1 및 제2 외부전극의 표면에 배치되는 절연부; 를 포함하는 적층 세라믹 커패시터를 제공한다.
상기 적층 세라믹 커패시터에서 상기 세라믹 본체의 두께 치수는 세라믹 본체의 폭 치수보다 크다.
상기 절연부는 상기 외부전극 중 상기 세라믹 본체의 하면으로 연장된 밴드부가 노출되도록 외부전극 및 세라믹 본체의 표면에 배치되며, 적층 세라믹 커패시터의 실장 안정성 향상을 위하여 상기 절연부는 상부 두께보다 하부의 두께가 두껍게 형성된다.
본 발명의 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 배치된 적층 세라믹 커패시터; 을 포함하며, 상기 적층 세라믹 커패시터는 내부전극을 구비하며 폭 보다 두께가 큰 세라믹 본체, 상기 세라믹 본체의 제1 및 제2 단면에 배치되는 제1 및 제2 외부전극 및 상기 세라믹 본체 및 상기 제1 및 제2 외부전극의 표면에 배치되는 절연부를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 세라믹 본체 및 외부전극이 나타나도록 도시한 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1의 B-B' 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 폭-두께 방향 단면도로 내부전극 및 유전체층 배치의 변형예를 도시한 단면도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 도시한 사시도이다.
도 6은 도 5의 C-C' 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)를 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110), 외부전극(131, 132) 및 절연부(140)를 포함한다.
상기 세라믹 본체(110)는 복수의 유전체층(111)을 포함하고 두께 방향으로 마주보는 상면(ST) 및 하면(SB), 폭 방향으로 마주보는 제1 측면(1) 및 제2 측면(2), 길이 방향으로 마주보는 제1 단면(3) 및 제2 단면(4)을 가질 수 있다. 상기 세라믹 본체(110)의 형상은 특별히 제한은 없다. 예를 들어, 상기 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 대략적인 육면체 형상으로 이루어질 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층(111)과 내부전극(121, 122)을 포함할 수 있다.
상기 세라믹 본체는 유전체층(111)상에 형성된 내부전극(121, 122)을 포함하며, 내부전극이 형성된 복수의 유전체층이 적층되어 형성될 수 있다. 상기 내부전극은 제1 내부전극(121) 및 제2 내부전극(122)을 포함할 수 있다. 상기 제1 및 제2 내부전극(121, 122)은 하나의 유전체층(111)을 사이에 두고 상기 유전체층 상에 번갈아 배치될 수 있다.
상기 제1 내부전극(121)은 상기 세라믹 본체의 제1 단면(3)을 통해 노출되고 상기 제2 내부전극(122)은 상기 세라믹 본체의 제2 단면(4)을 통해 노출될 수 있다.
또한 상기 세라믹 본체(110)는 내부 전극을 외부 충격으로부터 보호하기 위해 최외측 내부전극의 외측에 배치된 커버층(112, 113)을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 도 1, 도 2에 도시된 T-방향은 세라믹 본체(110)의 두께 방향, L-방향은 세라믹 본체(110)의 길이 방향이며, W-방향은 세라믹 본체(110)의 폭 방향이다.
상기 두께(T) 방향은 본 발명의 적층 세라믹 커패시터(100)의 기판 실장 시 기판에 수직인 방향을 의미한다.
본 발명의 일 실시형태에 따르면 도 2에 도시된 바와 같이 상기 유전체층(111) 및 내부전극(121, 122)은 세라믹 본체의 두께(T) 방향으로 적층될 수 있다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고용량 구현을 위하여, 폭과 두께를 거의 동일한 치수로 설정한 것이 아니라 상기 세라믹 본체(110)의 폭(W) 치수에 비하여 두께(T) 치수가 더 크도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110) 두께 치수의 증가로 기판 실장 시 충분한 공간 확보가 가능하면서 고용량을 구현할 수 있다.
도 2와 같이 내부전극(121, 122)을 상기 세라믹 본체(110)의 두께 방향으로 적층하고 세라믹 본체의 두께를 증가시키는 경우, 내부전극(121, 122) 적층 수를 증가시킬 수 있다. 이로 인하여 인쇄 회로 기판에 적층 세라믹 커패시터를 실장 할 때, 인쇄 회로 기판 상에서 적층 세라믹 커패시터가 차지하는 면적을 증가시키지 않더라도 용량을 증가시킬 수 있다.
본 발명의 일 실시형태에 따르면, 상기 하면(SB)은 상기 적층 세라믹 커패시터를 인쇄 회로 기판에 실장 시 인쇄 회로 기판과 인접하여 대향하는 실장면일 수 있다.
상기 내부전극(121, 122)이 세라믹 본체(110)의 두께 방향으로 적층된 경우, 상기 제1 및 제2 내부전극(121, 122)은 상기 세라믹 본체의 상면(ST) 또는 하면(SB)에 수평으로 배치될 수 있다. 예를 들어, 상기 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 인쇄 회로 기판에 실장 시 상기 인쇄 회로 기판과 대향하는 면인 하면(SB)(실장면)에 수평으로 배치될 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층(111) 및 내부전극(121, 122)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
상기 유전체층(111)의 적층수는 특별히 제한되지 않으나, 세라믹 본체의 두께 방향으로 유전체층 및 내부전극이 적층되는 경우, 유전체층의 적층수는 예를 들어 500층 이상일 수 있다. 유전체층이 세라믹 본체의 두께 방향으로 적층되는 경우 상기와 같이 유전체층(111)의 적층수가 500층 이상이 되도록 함으로써, 상기 세라믹 본체의 두께(T)가 폭(W)보다 큰 고용량 적층 세라믹 커패시터를 구현할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 평균 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상기 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 적층해 형성된 것으로 볼 수 있으며, 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
한편, 상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 소성 후 평균 두께는 정전용량을 형성할 수 있다면 특별히 제한은 없으며, 예를 들어, 0.6 μm 이하일 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 세라믹 본체(110)의 두께-폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 세라믹 본체(110)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있다.
상기 외부전극(131, 132)은 상기 세라믹 본체(110)의 외부면에 배치되어 내부전극(121, 122)과 전기적으로 연결될 수 있다. 상기 외부전극은 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있다. 상기 제1 외부전극(131)은 상기 세라믹 본체(110)의 제1 단면(3)에 배치되어 상기 제1 내부전극(121)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 세라믹 본체(110)의 제2 단면(4)에 배치되어 상기 제2 내부전극(122)과 전기적으로 연결될 수 있다.
상기 제1 외부전극(131) 및 제2 외부전극(132)은 각각 상기 제1 단면(3) 및 제2 단면(4)에 배치된 머리부(131a, 132a)와 상기 머리부(131a, 132a)에서 상기 상면(ST), 하면(SB), 제1 측면(1) 및 제2 측면(2) 중 상기 하면(SB)을 포함한 적어도 일면으로 연장된 밴드부(131b, 131c, 131d, 132b, 132c, 132d)를 포함할 수 있다.
상기 외부전극 중 상기 세라믹 본체의 제1 단면 및 제2 단면에 배치된 영역은 머리부(131a, 132a), 상기 세라믹 본체의 하면으로 연장된 영역은 하부 밴드부(131b, 132b), 상기 세라믹 본체의 상면으로 연장된 영역은 상부 밴드부(131c, 132c), 상기 세라믹 본체의 제1 또는 제2 측면으로 연장된 영역은 측면 밴드부(131d, 132d)로 정의될 수 있다.
이에 제한되지 않으나 상기 제1 및 제2 외부전극(131, 132)은 금속 분말에 글라스 프릿을 첨가하여 마련된 외부전극용 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 외부전극용 페이스트는 세라믹 본체를 도전성 페이스트에 디핑(dipping)하는 방식으로 도포되거나, 세라믹 본체에 외부전극용 페이스트를 스크린 인쇄하여 도포될 수 있으며, 이에 제한되는 것은 아니다.
도 1 및 도 2를 참조하면, 상기 절연부(140)는 상기 세라믹 본체와 제1 및 제2 외부전극(131, 132) 표면의 일부에 배치된다.
상기 절연부(140)는 상기 외부전극(131, 132)의 하부 밴드부(131b, 132b)가 노출되도록 상기 세라믹 본체와 상기 제1 및 제2 외부전극의 표면에 배치된다.
상기 절연부(140)는 상기 제1 및 제2 외부전극(131, 132)의 표면 및 외부전극이 배치되지 않은 세라믹 본체(110)의 표면에 배치될 수 있다.
예를 들어, 상기 절연부(140)는 상기 세라믹 본체(110)의 하면(SB) 및 상기 제1 및 제2 외부전극의 하부 밴드부(131b, 132b)가 노출되도록 상기 외부전극(131, 132)의 표면과 세라믹 본체(110)의 표면에 배치될 수 있다. 또는, 상기 절연부(140)는 상기 세라믹 본체의 하면(SB) 및 상면(ST)과 상기 외부전극의 하부 밴드부(131b 132b) 및 상부 밴드부(131c, 132c)가 노출되도록 배치될 수 있다.
예를 들어, 상기 절연부(140)는 상기 세라믹 본체의 제1 및 제2 측면(1, 2) 중 외부전극(131, 132)이 미배치된 영역, 제1 및 제2 단면(3, 4) 중 외부전극이 미배치된 영역 및 외부전극(131, 132) 중 제1 및 제2 측면(1, 2)과 제1 및 제2 단면(3, 4)에 배치된 영역의 표면에 배치될 수 있다.
본 발명의 일 실시형태에 의하면 상기 절연부(140)는 세라믹 본체의 상면(ST), 하면(SB), 상기 제1 및 제2 외부전극(131, 132)의 상부 밴드부(131c, 132c) 및 하부 밴드부(131b, 132b)를 제외한 세라믹 본체(110) 및 외부전극(131, 132)의 표면을 둘러싸도록 형성될 수 있다.
상기 하부 밴드부(131b, 132b)는 기판 실장 시 솔더와 연결되어 외부로부터 전류가 인가되는 경로로 기능한다.
유전체층(111)은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극(121, 122)들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 기판 실장 시 적층 세라믹 커패시터와 연결된 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
어쿠스틱 노이즈는 적층 세라믹 커패시터의 기판 실장 시 솔더의 배치와 밀접한 관련이 있으며, 적층 세라믹 커패시터에 배치된 솔더의 높이가 높을수록 압전 현상에 의한 진동이 인쇄회로기판으로 용이하게 전달되어 어쿠스틱 노이즈가 증가하게 된다. 따라서 적층 세라믹 커패시터에 배치된 솔더의 높이를 최소로 하는 것이 어쿠스틱 노이즈의 저감에 유리하다.
외부전극의 표면에 절연부가 배치되는 않는 형태의 적층 세라믹 커패시터는 기판 실장 시 솔더가 표면장력에 의해 외부전극을 타고 실장면에 수직인 방향으로 상승하여 어쿠스틱 노이즈를 증가시키는 문제가 있었다.
하지만 본 발명의 일 실시형태와 같이 실장면에 수직인 면(세라믹 본체의 측면 및 단면)에 배치된 외부전극이 절연부에 의해 커버 되는 경우, 솔더가 실장면에 수직인 면에 배치된 외부전극을 타고 상승하지 않거나 매우 적은 정도로 상승하여 어쿠스틱 노이즈가 현저히 감소하는 효과가 있다.
솔더의 상승을 효율적으로 막기 위하여 상기 절연부(140)는 적층 세라믹 캐퍼시터의 기판 실장 시의 솔더 온도에서 용융되지 않는 재료로 형성될 수 있다.
예를 들어, 상기 절연부(140)는 열경화성 수지로 형성될 수 있으며, 이에 제한되는 것은 아니나 상기 열경화성 수지는 에폭시 수지일 수 있다.
또한, 이에 제한되는 것은 아니나 상기 절연부(140)는 열경화성 수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함할 수 있다.
또한, 본 발명의 일 실시형태와 같이 세라믹 본체(110)의 두께 치수가 폭 치수보다 크게 형성되는 경우, 기판 실장 시 기판에서 커패시터가 차지하는 면적이 동일하더라도 보다 고용량을 확보할 수 있는 장점이 있으나, 적층 세라믹 커패시터의 무게 중심 상승으로 실장 시 픽업(Pick-up) 과정에서 칩이 테이핑 포켓 내에서 기울어져 있어 집어 올리지 못하는 불량이 발생하거나 장착 과정에서 칩 쓰러짐 현상이 발생하는 빈도가 증가하는 문제가 발생할 수 있다.
특히, 적층 세라믹 커패시터의 기판 실장 시 또는 기판 실장 후 칩 쓰러짐 현상이 발생하는 경우, 인접하게 배치된 적층 세라믹 커패시터의 외부전극 간 접촉으로 쇼트가 발생할 수 있다.
하지만 본 발명의 일 실시형태와 같이 절연부(140)가 외부전극의 측면 밴드부(131d, 132d)와 상기 세라믹 본체의 단면에 배치된 외부전극의 머리부(131a, 132a)를 커버하는 경우, 칩 쓰러짐 현상이 발생하더라도 외부전극 간 접촉으로 인한 쇼트를 방지할 수 있다.
따라서 적층 세라믹 커패시터의 기판 실장 시 적층 세라믹 커패시터가 넘어지더라도 쇼트가 발생하지 않아 신뢰성을 향상시킬 수 있으며, 적층 세라믹 커패시터 사이의 간격을 종래보다 좁게 하여 실장할 수 있게되어 실장 밀도(기판의 단위 면적당 배치된 전자부품의 면적)를 증가시킬 수 있다.
도 3은 도 1의 B-B' 단면도이다.
도 1의 단면도인 도 2 및 도 3을 참조하면, 본 발명의 일 실시형태에 의한 절연부(140)는 절연부 높이의 1/2를 기준으로 하부 두께가 상부 부께보다 두껍게 형성될 수 있다. 예를 들어 상기 상부 절연부의 평균 두께보다 상기 하부 절연부의 평균 두께가 더 두껍게 형성될 수 있다.
상기 상부 절연부과 하부 절연부는 별도로 구분되지 않고 연결되어 있으며 상기 상부 절연부과 하부 절연부는 상기 절연부 높이의 1/2을 기준으로 구분될 수 있다.
예를 들어, 상기 상부 절연부에서 가장 두꺼운 영역의 두께를 a, 상기 하부 절연부에서 가장 두꺼운 영역의 두께를 b라고 할 때, 상기 절연부는 a<b를 만족할 수 있다.
본 발명의 일 실시형태와 같이, 상기 절연부(140)의 하부 두께가 상부 두께 보다 두껍게 형성되는 경우, 적층 세라믹 커패시터의 하부 부피 증가로 기판 실장 시 칩이 쓰러지는 문제가 개선될 수 있으며 적층 세라믹 커패시터의 실장 안정성을 확보할 수 있다.
만약 본 발명의 일 실시 형태와 달리 외부전극 및 절연부가 세라믹 본체의 두께 방향 중심부를 기준으로 실질적 대칭으로 형성되는 경우, 적층 세라믹 커패시터의 무게 중심은 대략적으로 세라믹 본체의 무게 중심과 유사한 위치에 형성된다. 하지만, 본 발명의 일 실시형태와 같이 절연부(140)의 두께를 상부보다 하부에서 두껍게 형성하는 경우 적층 세라믹 커패시터의 무게 중심을 세라믹 본체 두께 방향 하측으로 이동시켜 기판 실장 시 실장 안정성을 부여할 수 있다.
이에 제한되는 것은 아니나 본 발명의 일 실시형태에 의하면, 상기 절연부(140) 중 상부 절연부에서 가장 두꺼운 영역의 두께를 a, 상기 하부 절연부에서 가장 두꺼운 영역의 두께를 b라고 할 때, b/a는 1.2 내지 2를 만족할 수 있다.
b/a가 1.2 미만인 경우 적층 세라믹 커패시터의 무게 중심을 하측으로 이동시키는 효과가 크게 나타나지 않으며 b/a 가 2를 초과하는 경우 절연부 두께의 증가로 적층 세라믹 커패시터를 기판에 실장할 때, 실장 효율이 감소할 수 있다.
상술한 바와 같이 본 발명의 일 실시형태에 의하면 상기 절연부(140)가 상부보다 하부에서 더 두껍게 형성됨으로써, 적층 세라믹 커패시터의 하부 부피를 증가시킬 수 있으며, 적층 세라믹 커패시터 전체의 무게 중심은 세라믹 본체의 무게 중심보다 두께 방향 하측에 배치될 수 있다. 이로 인하여 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 기판 실장 시 칩 쓰러짐 현상이 개선되며 실장 안정성을 확보할 수 있다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 폭-두께 방향 단면으로, 내부전극(121,122) 및 유전체층(111) 적층 방향의 변형예를 나타낸다. 도 4에 도시된 바와 같이 상기 내부전극(121, 122) 및 유전체층(111)은 세라믹 본체의 폭(W) 방향으로 적층될 수 있다.
도 4의 변형예에서 두께(T) 방향은 본 발명의 적층 세라믹 커패시터(100)의 기판 실장 시 기판에 수직인 방향을 의미한다.
도 4와 같이 내부전극(121, 122)을 세라믹 본체(110)의 폭 방향으로 적층하고 세라믹 본체(110)의 두께를 증가시는 경우, 내부전극(121, 122)이 중첩되는 면적을 증가시킬 수 있어, 기판 실장 시 적층 세라믹 커패시터가 차지하는 면적이 동일하더라도 보다 고용량을 확보할 수 있다. 또한 내부전극의 적층 수를 크게 증가시키지 않고 중첩면적을 증가시켜 고용량을 확보할 수 있으므로 전류 경로 감소로 내부전극을 두께 방향으로 적층한 형태에 비하여 등가직렬인덕턴스(ESL,Equivalent Serial Inductance)를 감소시킬 수 있는 장점이 있다.
도 4에 도시된 바와 같이 상기 내부전극(121, 122)이 세라믹 본체(110)의 폭 방향으로 적층된 경우, 제1 및 제2 내부전극(121, 122)은 상기 세라믹 본체의 상면(ST) 또는 하면(SB)에 수직으로 배치될 수 있다. 즉, 상기 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 기판 실장 시 기판과 대향하는 면인 하면(SB)(실장면)에 수직으로 배치될 수 있다.
적층 세라믹 커패시터의 실장 기판(200)
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판(200)을 도시한 사시도이고 도 6은 도 5의 C-C' 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터(100), 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210) 및 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 상에 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기 적층 세라믹 커패시터(100)는, 폭 보다 두께가 큰 세라믹 본체(110); 상기 세라믹 본체 내에 배치된 내부전극(121, 122); 상기 세라믹 내부전극과 연결되는 외부전극(131, 132) 및 세라믹 본체 및 외부전극의 표면에 배치되는 절연부(140)를 포함한다.
상기 세라믹 본체(110)는 두께 방향으로 마주보는 상면 및 하면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며 상기 외부전극(131, 132)은 세라믹 본체의 제1 및 제2 단면에 배치될 수 있다.
상기 절연부(140)는 외부전극 중 세라믹 본체의 하면으로 연장된 하부 밴드부가 노출되도록 배치될 수 있으며, 하부 두께가 상부 두께 보다 두껍게 형성되어 적층 세라믹 커패시터의 실장 안정성을 향상시킬 수 있다.
상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(100)의 하면이 상기 인쇄회로기판과 인접하여 대향하도록 기판에 실장되며 상기 솔더(230)는 상기 적층 세라믹 커패시터(100)의 하측에 배치될 수 있다.
상기의 적층 세라믹 커패시터의 실장 기판에 관한 내용 중 상술한 적층 세라믹 커패시터와 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 본체
111: 유전체층
121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
200: 적층 세라믹 커패시터의 실장 기판
210: 인쇄회로기판
221, 222: 제1 및 제2 전극 패드
230: 솔더

Claims (11)

  1. 두께 방향으로 마주보는 상면 및 하면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며 폭 보다 두께가 큰 세라믹 본체;
    상기 세라믹 본체 내에 배치된 내부전극;
    상기 세라믹 본체의 제1 및 제2 단면에 각각 배치되며 상기 세라믹 본체의 하면으로 연장된 하부 밴드부를 포함하는 제1 및 제2 외부전극; 및
    상기 하부 밴드부가 노출되도록 상기 제1 및 제2 외부전극 및 상기 세라믹 본체의 표면에 배치되는 절연부; 를 포함하며,
    상기 절연부는 하부 두께가 상부 두께보다 두꺼운 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 절연부는 상기 세라믹 본체의 하면 및 상기 하부 밴드부가 노출되도록 배치되는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 세라믹 본체의 제1 및 제2 단면에서 상기 상면으로 연장된 상부 밴드부를 더 포함하며, 상기 절연부는 상기 세라믹 본체의 상면 및 상기 상부 밴드부가 노출되도록 배치되는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 세라믹 본체의 제1 및 제2 단면에서 상기 상면으로 연장된 상부 밴드부를 더 포함하며, 상기 절연부는 상기 세라믹 본체의 상면, 하면, 상기 하부 밴드부 및 상기 상부 밴드부가 노출되도록 배치되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 절연부 높이의 1/2를 기준으로 상기 절연부의 상부에서 가장 두꺼운 영역의 두께를 a, 하부에서 가장 두꺼운 영역의 두께를 b라고 할 때, a<b를 만족하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 내부전극은 상기 세라믹 본체의 실장면에 대하여 수직으로 배치된 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 내부전극은 상기 세라믹 본체의 실장면에 대하여 수평으로 배치된 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 절연부는 열경화성 수지, 세라믹, 무기필러, 글라스 또는 이들의 혼합물을 포함하는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 내부전극의 평균 두께는 0.6μm 이하인 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 유전체층의 적층수는 500층 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  11. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 배치된 적층 세라믹 커패시터; 을 포함하며,
    상기 적층 세라믹 커패시터는 두께 방향으로 마주보는 상면 및 하면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며 폭 보다 두께가 큰 세라믹 본체, 상기 세라믹 본체 내에 배치된 내부전극, 상기 세라믹 본체의 제1 및 제2 단면에 각각 배치되며 상기 세라믹 본체의 제1 및 제2 단면에서 상기 하면으로 연장된 하부 밴드부를 포함하는 제1 및 제2 외부전극 및 상기 하부 밴드부가 노출되도록 상기 제1 및 제2 외부전극의 표면에 배치되는 절연부를 포함하고,
    상기 세라믹 본체의 하면이 상기 인쇄회로기판과 인접하여 대향하도록 배치된 적층 세라믹 커패시터의 실장 기판.

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