KR20150105596A - 디스플레이 장치 및 이의 제조 방법 - Google Patents

디스플레이 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20150105596A
KR20150105596A KR1020140063822A KR20140063822A KR20150105596A KR 20150105596 A KR20150105596 A KR 20150105596A KR 1020140063822 A KR1020140063822 A KR 1020140063822A KR 20140063822 A KR20140063822 A KR 20140063822A KR 20150105596 A KR20150105596 A KR 20150105596A
Authority
KR
South Korea
Prior art keywords
film
insulating
pattern
substrate
inorganic
Prior art date
Application number
KR1020140063822A
Other languages
English (en)
Other versions
KR102141209B1 (ko
Inventor
김양완
곽원규
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to US14/609,360 priority Critical patent/US9666814B2/en
Priority to CN202010101470.2A priority patent/CN111312763B/zh
Priority to CN202010101485.9A priority patent/CN111312764B/zh
Priority to CN201510087922.5A priority patent/CN104900675B/zh
Priority to EP15157973.7A priority patent/EP2916358B1/en
Publication of KR20150105596A publication Critical patent/KR20150105596A/ko
Priority to US15/608,959 priority patent/US10454030B2/en
Priority to US16/659,467 priority patent/US11024804B2/en
Priority to KR1020200093851A priority patent/KR102281330B1/ko
Application granted granted Critical
Publication of KR102141209B1 publication Critical patent/KR102141209B1/ko
Priority to US17/335,771 priority patent/US20210288133A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/17—Passive-matrix OLED displays
    • H10K59/179—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/311—Flexible OLED
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/851—Division of substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24777—Edge feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예는 기판상에 적어도 표시 영역을 갖는 중앙 영역 및 상기 중앙 영역의 주변에 배치된 주변 영역을 포함하는 디스플레이 장치에 관한 것으로서, 상기 중앙 영역에는 일 방향으로 배열된 복수 개의 패드가 형성되고, 상기 주변 영역 중 적어도 상기 패드들에 인접한 영역에는 상기 복수 개의 패드들에 대응하는 절연 패턴 및 상기 절연 패턴들 사이에 형성되고 상기 절연 패턴을 형성하는 절연 물질의 적어도 일부가 제거된 형태로 슬릿이 형성된 디스플레이 장치를 개시한다.

Description

디스플레이 장치 및 이의 제조 방법 {Display device and method of manufacturing the same}
본 발명의 실시예들은 디스플레이 장치 및 이의 제조 방법에 관한 것으로 더 상세하게는 플렉서블 기판을 이용한 디스플레이 장치 및 이의 제조 방법에 관한 것이다.
디스플레이 분야에서는 가볍고 얇으며 내충격성이 우수한 플렉서블 기판을 이용한 디스플레이 장치가 개발되고 있다. 플렉서블 기판을 이용한 디스플레이 장치는 마더 기판(mother glass)로부터 절단되어 형성된다. 상세히, 마더 기판에는 다수의 디스플레이 장치가 형성될 수 있다. 이러한 디스플레이 장치는 예를 들면, 프레스(press)를 이용하여 절단선(cutting line)을 따라 디스플레이 기판을 절단함으로써, 개별 디스플레이 장치로 분리된다.
그런데, 프레스와 같이 물리적인 가압에 의해 절단되는 경우, 디스플레이 기판의 절단선 주변은 우그러지거나(burr) 일그러지게 된다. 이러한 우그러짐이나 일그러짐에 의해 디스플레이 기판 상의 각 레이어가 들뜨거나 크랙(crack)이 발생되어 라인 단선(斷線)이 발생하는 문제가 있다. 또한, 절단시 절단선 주변의 디스플레이 기판 상의 레이어들이 이탈되어 디스플레이 장치의 신뢰성이 저하되는 문제가 있다.
이러한 문제를 해결하기 위해 디스플레이 기판 상의 절단선 주변에는 레이어를 제거하여 디스플레이 기판을 노출하는 시도가 이루어지고 있다. 그런데, 절단선 주변의 레이어를 제거함으로써 형성되는 단차에 금속 잔막이 존재하는 경우, 디스플레이 기판에 형성된 패드들과 외부 회로를 탑재한 회로 기판을 접속할 때 회로 기판에 포함된 라인들과 잔막이 전기적으로 연결되어 단락(短絡)(short)가 발생하는 문제가 있다.
본 발명의 실시예들은 플렉서블 기판을 이용한 디스플레이 장치 및 이의 제조 방법을 제공한다.
본 발명의 일 실시예는 기판상에 적어도 표시 영역을 갖는 중앙 영역 및 상기 중앙 영역의 주변에 배치된 주변 영역을 포함하는 디스플레이 장치에 관한 것으로서, 상기 중앙 영역에는 일 방향으로 배열된 복수 개의 패드가 형성되고, 상기 주변 영역 중 적어도 상기 패드들에 인접한 영역에는 상기 복수 개의 패드들에 대응하는 절연 패턴 및 상기 절연 패턴들 사이에 형성되고 상기 절연 패턴을 형성하는 절연 물질의 적어도 일부가 제거된 형태로 슬릿이 형성된 디스플레이 장치를 개시한다.
본 실시예에 있어서 상기 절연 패턴은 적어도 상기 패드들의 연장선과 중첩될 수 있다.
본 실시예에 있어서 상기 절연 패턴은 무기물을 포함할 수 있다.
본 실시예에 있어서 상기 절연 패턴의 최상면과, 상기 절연 패턴의 측면의 적어도 일 영역을 덮도록 형성된 유기막을 더 포함할 수 있다.
본 실시예에 있어서 상기 주변 영역은 적어도 일 영역에 상기 기판의 상면이 노출된 영역을 포함할 수 있다.
본 실시예에 있어서 상기 주변 영역은 상기 패드들에 인접하고 상기 복수 개의 절연 패턴 및 슬릿들이 배치되는 패드 주변 영역을 포함하고, 상기 기판의 상면이 노출된 영역은 상기 패드 주변 영역에 인접하도록 형성될 수 있다.
본 실시예에 있어서 상기 기판의 상면이 노출된 영역은 상기 기판의 가장자리 중 복수의 가장자리에 인접하도록 형성될 수 있다.
본 실시예에 있어서 상기 기판의 가장자리는 절단선으로 정의될 수 있다.
본 실시예에 있어서 상기 기판의 중앙 영역에는 하나 이상의 무기막이 형성될 수 있다.
본 실시예에 있어서 상기 절연 패턴들은 상기 무기막과 연결된 형태를 가질 수 있다.
본 실시예에 있어서 상기 복수 개의 패드는 상기 무기막 상에 형성될 수 있다.
본 실시예에 있어서 상기 무기막은 복수 개의 층이 적층된 형태를 가질 수 있다.
본 실시예에 있어서 상기 절연 패턴은 복수 개의 무기 패턴이 적층된 형태를 가질 수 있다.
본 실시예에 있어서 상기 절연 패턴은 제1 무기 패턴 및 상기 제1 무기 패턴상에 형성된 제2 무기 패턴을 포함할 수 있다.
본 실시예에 있어서 상기 절연 패턴은 상기 제1무기 패턴의 상면이 상기 제2무기 패턴에 의해 완전히 덮히도록 형성될 수 있다.
본 실시예에 있어서 상기 절연 패턴은 상기 제1무기 패턴의 상면이 노출된 영역을 갖도록 형성될 수 있다.
본 실시예에 있어서 상기 절연 패턴의 적어도 상기 제2무기 패턴의 상면 및 측면을 덮는 유기막을 더 포함할 수 있다.
본 실시예에 있어서 상기 절연 패턴과 상기 기판의 사이에는 제1 무기막이 형성될 수 있다.
본 실시예에 있어서 상기 제1 무기막의 영역 중 상기 슬릿에 중첩하는 영역에 그루브가 형성되도록 상기 제1 무기막의 일부가 제거된 형태를 가질 수 있다.
본 실시예에 있어서 상기 절연 패턴의 적어도 상면 및 측면을 덮고, 상기 제1 무기막의 영역 중 슬릿에 대응하는 영역 중 일 영역을 덮지 않는 유기막을 더 포함할 수 있다.
본 실시예에 있어서 상기 중앙 영역에는 상기 기판상에 형성된 버퍼막 및 상기 버퍼막 상에 형성되고, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 복수개의 박막 트랜지스터(TFT)을 더 포함하고, 상기 활성층, 게이트 전극, 소스 전극 및 드레인 전극과 인접하도록 하나 이상의 절연막이 형성되고, 상기 절연 패턴은 상기 하나 이상의 절연막과 동일한 물질로 형성될 수 있다.
본 실시예에 있어서 상기 절연 패턴과 상기 하나 이상의 절연막은 연결되도록 형성될 수 있다.
본 실시예에 있어서 상기 하나 이상의 절연막은 상기 기판상에 형성되는 버퍼막, 상기 게이트 전극과 활성층을 절연하는 게이트 절연막, 상기 소스 전극 및 드레인 전극과 상기 게이트 전극 사이를 절연하는 층간 절연막 중 적어도 하나일 수 있다.
본 실시예에 있어서 상기 하나 이상의 절연막은 상기 기판상에 형성되는 버퍼막, 상기 게이트 전극과 활성층을 절연하는 게이트 절연막, 상기 소스 전극 및 드레인 전극의 상부에 형성되는 보호막 중 적어도 하나일 수 있다.
본 실시예에 있어서 상기 박막 트랜지스터를 덮는 유기막을 더 포함하고, 상기 유기막은 상기 절연 패턴의 최상면과 측면의 적어도 일 영역을 덮도록 형성될 수 있다.
본 실시예에 있어서 상기 박막 트랜지스터(TFT) 중 적어도 하나와 전기적으로 연결되는 화소 전극 및 상기 화소 전극의 일부를 덮고 발광 영역을 정의하는 화소 정의막을 더 포함하며, 상기 화소 정의막은 상기 절연 패턴의 최상면과 측면의 적어도 일 영역을 덮도록 형성될 수 있다.
본 실시예에 있어서 상기 화소 전극과 대향하는 대향 전극을 더 구비하고, 상기 화소 전극과 상기 대향 전극 사이에 유기 발광층이 개재될 수 있다.
본 실시예에 있어서 상기 기판은 플렉서블 소재를 적용할 수 있다.
본 실시예에 있어서 상기 주변 영역에는 상기 절연 패턴과 이격되고 상기 패드들에 대응되지 않는 더미 절연 패턴 및 상기 더미 절연 패턴들 사이에 형성되고 상기 더미 절연 패턴을 형성하는 절연 물질의 적어도 일부가 제거된 형태의 더미 슬릿이 더 형성될 수 있다.
본 실시예에 있어서 상기 복수 개의 패드는 경사진 형태를 갖도록 상기 복수 개의 패드의 연장선이 상기 기판의 가장자리과 이루는 각이 90도보다 작거나 90도보다 크고, 상기 슬릿은 경사진 형태를 갖도록 상기 슬릿의 연장선이 상기 기판의 가장자리과 이루는 각이 90도보다 작거나 90도보다 클 수 있다.
본 실시예에 있어서 상기 복수 개의 패드의 연장선이 상기 기판의 가장자리와 이루는 각은 상기 슬릿의 연장선이 상기 기판의 가장자리와 이루는 각과 동일할 수 있다.
본 실시예에 있어서 상기 표시 영역에 전기적 신호를 전달할 수 있도록 외부 회로가 탑재된 회로 기판을 더 포함하고, 상기 회로 기판의 복수의 배선은 상기 패드와 연결될 수 있다.
본 실시예에 있어서 상기 회로 기판의 복수의 배선은 상기 절연 패턴상에 배치되고, 상기 슬릿과 이격될 수 있다.
본 발명의 다른 실시예는 기판상에 적어도 표시 영역을 갖는 중앙 영역 및 상기 중앙 영역의 주변에 배치된 주변 영역을 포함하는 디스플레이 장치를 제조하는 방법에 관한 것으로서, 상기 중앙 영역에는 일 방향으로 배열된 복수 개의 패드를 형성하고, 상기 주변 영역 중 적어도 상기 패드들에 인접한 영역에는 상기 복수 개의 패드들에 대응하는 절연 패턴 및 상기 절연 패턴들 사이에 상기 절연 패턴의 재료가 되는 절연 물질의 적어도 일부가 제거된 형태로 슬릿을 형성하는 것을 포함하는 디스플레이 장치 제조 방법을 개시한다.
본 실시예에 있어서 상기 기판의 중앙 영역에는 하나 이상의 무기막을 형성하는 단계를 포함하고, 상기 절연 패턴은 상기 무기막을 이용하여 형성할 수 있다.
본 실시예에 있어서 상기 무기막은 복수의 층을 적층하여 형성할수 있다.
본 실시예에 있어서 상기 무기막의 복수의 층 중 적어도 최상부의 층을 포함한 층을 패터닝하여 상기 슬릿을 사이에 두고 이격 배치된 절연 패턴을 형성하는 단계를 진행한 후에, 상기 복수 개의 패드를 상기 무기막의 복수의 층 중 어느 한 층에 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서 상기 복수 개의 패드를 형성하는 단계를 진행한 후에, 상기 슬릿에 대응하는 영역에서 상기 무기막의 층 중 적어도 최하층을 포함한 층을 제거하는 단계를 포함할 수 있다.
본 실시예에 있어서 상기 주변 영역은 적어도 일 영역에 상기 기판의 상면이 노출된 영역을 포함하도록 형성할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 표시 장치는 외부 회로를 탑재한 회로 기판의 본딩시 쇼트 불량을 해소하는 특징이 있다.
도 1은 본 발명의 일 실시예에 관한 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 2는 도 1의 Ⅱ를 확대한 개략적인 평면도이다.
도 3은 도 2의 a-a'를 따라 절단한 일 실시예를 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 관한 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 5 내지 도 14는 도 2의 a-a'를 따라 절단한 다른 실시예들을 나타낸 단면도이다.
도 15 및 도 16은 도 2의 다른 변형예들을 도시한 도면이다.도 17 내지 도 25는 도 1의 디스플레이 장치를 제조하는 방법의 일 실시예를 b-b'의 절단선을 기준으로 순차적으로 나타낸 단면도이다.
도 26 및 도 27은 도 1의 디스플레이 장치를 제조하는 방법의 다른 실시예를 b-b'의 절단선을 기준으로 순차적으로 나타낸 단면도이다.
도 28 내지 도 31은 도 1의 디스플레이 장치를 제조하는 방법의 또 다른 실시예를 b-b'의 절단선을 기준으로 순차적으로 나타낸 단면도이다.
도 32는 본 발명의 비교예에 의한 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 33은 도 32의 Ⅶ 를 확대한 개략적인 평면도이다.
도 34는 본 발명의 일 실시예에 의한 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 35는 도 34의 Ⅸ를 확대한 개략적인 평면도이다.
도 36은 도 35의 Q-Q'선을 따라 절취한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 관한 디스플레이 장치(1000)를 개략적으로 도시한 평면도이고, 도 2는 도 1의 Ⅱ를 확대한 개략적인 평면도이고, 도 3은 도 2의 a-a'를 따라 절단한 일 실시예를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 관한 디스플레이 장치(1000)는 기판(100)을 포함한다. 기판(100)은 다양한 소재를 포함할 수 있다. 구체적으로 기판(100)은 유리, 금속 또는 유기물 기타 재질로 형성할 수 있다.
선택적 실시예로서 기판(100)은 플렉서블 소재의 기판(100)을 포함한다. 여기서, 플렉서블 소재의 기판(100)이란 가요성을 갖는 기판으로 잘 휘어지고 구부러지며 접거나 돌돌 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 이루어질 수 있다. 예를 들어, 플라스틱을 사용하는 경우 기판(100)은 폴리이미드(PI)로 이루어질 수 있으나 이는 예시적인 것이며 다양한 소재를 적용할 수 있다.
디스플레이 장치(1000)는 마더 기판 상에 복수개 형성될 수 있으며, 기판(100)의 절단선(CL)을 따라 절단함으로써 개별 디스플레이 장치(1000)로 분리될 수 있다. 도 1에서는 절단선(CL)을 따라 절단되어 분리된 개별 디스플레이 장치(1000)를 도시한 것이다. 따라서, 기판(100)의 가장자리는 절단선(CL)에 의해 정의된다.
기판(100)은 주변 영역(PA) 및 중앙 영역(CA)으로 구획된다. 구체적으로 주변 영역(PA)은 절단선(CL) 주변의 영역이고, 중앙 영역(CA)은 주변 영역(PA)의 안쪽의 영역이다.
그러나, 본 실시예는 이에 한정되는 것은 아니다. 즉, 절단선(CL)이 존재하지 않을 수 있다. 구체적으로 하나의 마더 기판에 하나의 디스플레이 장치(1000)를 형성할 수 있고, 이 경우 기판(100)이 하나의 마더 기판이 될 수 있어 절단선(CL)이 없을 수도 있다. 그 경우 주변 영역(PA)은 기판(100)의 가장자리와 인접한 영역이고, 중앙 영역(CA)은 주변 영역(PA)의 안쪽의 영역이 될 수 있다. 설명의 편의를 위하여 후술하는 실시예들에서는 절단선(CL)이 있는 경우만을 설명하기로 한다.
중앙 영역(CA)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다.
표시 영역(DA)에는 화상이 표시되도록 하나 이상의 표시 소자(미도시), 예를들면 유기 발광 소자(OLED)가 구비될 수 있다. 또한, 표시 영역(DA)에는 복수개의 화소들이 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA) 주변에 형성된다. 구체적으로 도 1에 도시한 것과 같이 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 형성될 수 있다. 도시하지 않았으나, 선택적 실시예로서 비표시 영역(NDA)은 표시 영역(DA)의 복수 개의 측면에 인접하도록 형성될 수 있다. 또한 다른 선택적 실시예로서 비표시 영역(NDA)은 표시 영역(DA)의 일측면에 인접하도록 형성될 수 있다.
비표시 영역(NDA)은 적어도 패드 영역(PDA)을 구비한다.
패드 영역(PDA)에는 드라이버(driver)나 복수개의 패드(106a)들이 배치된다.
선택적 실시예로서 중앙 영역(CA)에는 기판(100)을 통해 디스플레이 장치(1000)의 내부로 투습이나 불순물 침투를 방지하기 위해 하나 이상의 무기막이 형성될 수 있다.
주변 영역(PA)은 절단선(CL) 주변의 영역으로서 절단선(CL)을 따라 기판(100)의 둘레에 구비된다.
주변 영역(PA)은 적어도 일 영역에 기판(100)의 상면이 그대로 노출된 영역및 패드 주변 영역(PPA)을 포함한다.
먼저 주변 영역(PA)의 기판(100)의 상면이 그대로 노출된 영역 관련하여 설명하기로 한다.
구체적으로 도 1에 도시한 것과 같이 주변 영역(PA)은 기판(100)의 상측 가장자리, 좌측 가장자리 및 우측 가장자리에 인접한 영역에 기판(100)의 상면이 노출된 영역을 포함할 수 있다.
주변 영역(PA)에 구비된 이러한 기판(100)의 상면이 노출된 영역은 마더 기판으로부터 개별 디스플레이 장치(1000)를 절단하여 분리할 때 기판(100)상의 절연막, 특히 무기막들에 의한 크랙(crack)의 전파를 방지한다.
주변 영역(PA)에 구비된 기판(100)의 상면이 노출된 영역의 폭은 절단선(CL)으로부터 중앙 영역(CA)까지 약 수 마이크로 미터내지 수백 마이크로 미터일 수 있다. 예를들면 상기 폭은 40 내지 500마이크로 미터일 수 있고, 또 다른 예로서 50 내지 350 마이크로 미터일 수 있다.
도시하지 않았으나, 본 발명은 선택적 실시예로서 주변 영역(PA)에 기판(100)의 상면이 노출된 영역을 구비하지 않을 수 있다. 즉, 주변 영역(PA)은 후술할 패드 주변 영역(PPA)만을 구비하고 기판(100)의 가장자리에 인접한 영역에 상면이 노출되지 않도록 형성할 수도 있다.
주변 영역(PA)의 패드 주변 영역(PPA)에 대하여 설명하기로 한다.
패드 주변 영역(PPA)은 주변 영역(PA) 중 패드 영역(PDA)과 인접한 영역이다.
선택적 실시예로서, 패드 주변 영역(PPA)은 패드(106a)에 외부 회로가 탑재된 회로 기판(후술할 도 32의 200), 예를 들면 칩온필름(COF),이 본딩(bonding)된 경우를 가정할 때, 그 회로 기판(200)이 중첩되는 영역일 수 있다.
패드 주변 영역(PPA)은 적어도 복수개의 패드(106a)들에 대응되는 위치에 구비된다.
패드 주변 영역(PPA)은 절연 패턴(IP)을 구비한다. 절연 패턴(IP)은 패드(106a)들과 대응하여 구비되며, 절연 패턴(IP)은 슬릿(S: slit)을 사이에 두고 이격되어 배치된다.
구체적으로 패드(106a)의 연장선 상에 절연 패턴(IP)가 중첩되도록 배치된다. 이를 통하여 패드(106a)에 회로 기판(미도시)의 배선(미도시)이 연결될 때 배선(미도시)이 절연 패턴(IP)의 상면에 놓이도록 하여 배선(미도시)가 기판(100)상의 이물, 특히 금속 잔막 또는 금속 파티클 등과 접하는 것을 방지하여 쇼트 불량을 원천적으로 차단한다.
선택적 실시예로서 패드(106a)의 연장선이 슬릿(S)과 이격되도록 하여 상기의 쇼트 불량 방지 효과를 증대할 수 있다.
이러한 효과에 대해서는 추후 도면을 통해 상세히 설명하기로 한다.
패드 주변 영역(PPA)에 구비된 절연 패턴(IP)에 대하여 보다 상세히 알아보기로 한다.
도 2에는 패드(106a)가 배치된 패드 영역(PDA)의 일부, 및 패드 영역(PDA)과 인접한 패드 주변 영역(PPA)의 일부가 도시되어 있다. 복수개의 패드(106a)들은 기판(100)상에 형성되어 있다.
이때 전술한 대로 선택적 실시예로서 기판(100)상의 중앙 영역(CA)에 하나 이상의 무기막이 형성될 수 있는데, 이 경우 무기막이 패드 영역(PDA)에도 형성될 수 있고, 패드(106a)는 패드 영역(PDA)의 무기막 상에 형성될 수 있다.
복수개의 패드(106a)들은 소정의 간격을 갖고 이격된 채 일 방향으로 배치되어 있다. 선택적 실시예로서 복수 개의 패드(106a)들은 개별 패드(106a)의 너비 방향(도 2의 x축 방향)으로 배치되어 있을 수 있다.
패드 주변 영역(PPA)에는 복수개의 절연 패턴(IP)이 구비되어 있다. 전술한 것과 같이, 선택적 실시예로서 기판(100)상의 중앙 영역(CA)에 하나 이상의 무기막이 형성될 수 있는데, 이 경우 복수개의 절연 패턴(IP)은 패드 영역(PDA)의 무기막과 연결될 수 있다. 그러나 본 실시예는 이에 한정되지 않고 중앙 영역(CA)에 형성된 무기막과 별도로 절연 패턴(IP)이 형성될 수 있음은 물론이다.
절연 패턴(IP)들은 복수개의 패드(106a)들과 대응되는 방향으로 줄지어 배치되어 있다. 절연 패턴(IP)은 무기 물질로 이루어질 수 있다. 전술한 선택적 실시예의 중앙 영역(CA)에 형성된 하나 이상의 무기막과 절연 패턴(IP)이 연결된 경우, 절연 패턴(IP)은 패드 영역(PDA)으로부터 패드 주변 영역(PPA)으로 돌출된 형상을 하고 있으며, 복수개의 절연 패턴(IP) 각각은 복수개의 패드(106a) 각각에 대응하는 위치에 구비된다. 즉, 개별 패드(106a)가 길이 방향(도 2의 y 축 방향)으로 연장되는 위치에 개별 절연 패턴(IP)이 각각 구비되는 것이다. 인접한 절연 패턴(IP)들의 사이에는 슬릿(S)이 구비되고, 절연 패턴(IP)은 슬릿(S)을 사이에 두고 서로 이격되어 배치된다. 여기서 슬릿(S)은 좁고 긴 트임을 의미하는 것으로써, 이후 설명될 다양한 실시예에 따라 슬릿(S)은 기판(100)의 상면을 노출하는 개구의 일종이거나, 절연 패턴(IP)의 상면보다 낮은 상면을 가진 무기막을 노출하는 개구의 일종일 수 있다.
도 3의 실시예을 참조하면, 슬릿(S)은 기판(100)의 상면을 노출하는 개구의 일종이다. 도 3의 실시예에서 절연 패턴(IP)은 기판(100)의 상면을 노출하는 슬릿(S)을 사이에 두고 서로 이격되어 배치된다.
한편, 절연 패턴(IP)은 기판(100)으로부터 순차적으로 제1무기 패턴(101P) 및 제2무기 패턴(102P)을 포함한다. 제2 무기 패턴(102P)은 복수 개의 무기 패턴층(103P, 105P)이 적층된 형태를 포함한다. 도 3에 도시된 절연 패턴(IP)은 하나의 예시로서, 본 실시예는 이에 한정되지 않고 다양한 형태의 절연 패턴(IP)을 가질 수 있다. 예를들면, 절연 패턴(IP)은 한 개의 층만으로 이루어질 수 있고, 2개의 층으로 이루어질 수 있고, 4개 이상의 층으로 이루어질 수도 있다.
또한, 전술한 것과 같이, 선택적 실시예로서 기판(100)상의 중앙 영역(CA)에 하나 이상의 무기막이 형성될 수 있는데, 이 경우 복수개의 절연 패턴(IP)은 패드 영역(PDA)의 무기막과 연결될 수 있다. 즉 절연 패턴(IP)의 순차적으로 적층된 제1무기 패턴(101P) 및 제2무기 패턴(102P)은 각각 패드 영역(PDA)의 순차적으로 형성된 무기막들과 연결될 수 있다.
또한, 선택적 실시예로서 중앙 영역(CA)의 표시 영역(DA)에는 다양한 무기막이 형성될 수 있다. 즉, 기판(100)상에 인접하도록 형성될 수 있는 버퍼막(미도시), 화소를 구동하기 위한 박막 트랜지스터(thin film transistor:TFT)에 구비될 수 있는 게이트 절연막(미도시), 층간 절연막(미도시), 패시베이션막(미도시) 기타 다양한 절연막 중 적어도 하나와 연결되도록 복수 개의 절연 패턴(IP)을 형성할 수 있다.
구체적인 예를들면 제1무기 패턴(101P)은 중앙 영역(CA)에 구비되어 기판(100)의 상면을 평탄화 하고, 기판(100)을 통해 투습이나 이물질의 투과를 방지하는 배리어 역할을 하는 버퍼막의 패턴을 포함할 수 있다. 또한, 제2무기 패턴(102P)은 중앙 영역(CA)에 구비되어 박막 트랜지스터의 활성층과 게이트 전극을 서로 절연하는 게이트 절연막의 패턴(103P) 및 게이트 전극과 소스, 드레인 전극을 서로 절연하는 층간 절연막의 패턴(105P)을 포함할 수 있다(구체적인 내용은 후술한다).
도 3의 실시예에서는 제1무기 패턴(101P)의 상면이 제2무기 패턴(102P)에 의해 완전히 덮는 측단면을 절연 패턴(IP)이 갖고 있다. 다시 말하면, 제1무기 패턴(101P)의 측단면과 제2무기 패턴(102P)의 측단면이 동일한 선 상에 위치할 수 있다.
그러나, 이는 하나의 예시적인 도면으로서, 본 실시예는 다양한 변형예를 구비할 수 있는데, 예를들면 제1무기 패턴(101P)의 측단면과 제2무기 패턴(102P)의 측단면이 동일한 경사진 선상에 위치할 수 있다. 또 다른 예로서 제1무기 패턴(101P)의 측단면과 제2무기 패턴(102P)의 측단면이 동일한 선상에 놓이지 않을 수 있다. 경우에 따라서는 제1 무기 패턴(101P)의 폭이 제2 무기 패턴(102P)의 폭보다 작을수도 있다. 도 4는 본 발명의 다른 실시예에 관한 디스플레이 장치를 개략적으로 도시한 평면도이다.
본 실시예의 디스플레이 장치(2000)는 기판(200)상에 주변 영역(PA) 및 중앙 영역(CA)이 구비되고, 중앙 영역(CA)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함하고, 주변 영역(PA)은 적어도 패드 주변 영역(PPA)을 포함한다.
설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하기로 한다.
패드 주변 영역(PPA)은 절연 패턴(IP) 및 더미 절연 패턴(DIP)을 구비한다.
절연 패턴(IP)은 패드(206a)들과 대응하여 구비되며, 절연 패턴(IP)은 슬릿(S: slit)을 사이에 두고 이격되어 배치된다.
더미 절연 패턴(DIP)은 패드(206a)들과 대응되지 않고, 더미 절연 패턴(DIP)은 더미 슬릿(DS)을 사이에 두고 이격되어 배치된다.
구체적으로 패드(206a)의 연장선 상에 절연 패턴(IP)이 중첩되도록 배치된다. 이를 통하여 패드(206a)에 배선(미도시)이 연결될 때 배선(미도시)이 기판(200)상의 이물, 특히 금속 잔막 또는 금속 파티클 등과 접하는 것을 방지하여 쇼트 불량을 원천적으로 차단한다.
더미 절연 패턴(DIP)은 기판(200)상에 다양한 부재를 형성 시 잔존하는 이물 또는 파티클등을 덮을 수 있어 이물로 인한 불량을 방지한다. 또한, 더미 절연 패턴(DIP) 및 더미 슬릿(DS)은 기판(200)을 포함한 디스플레이 장치(2000)의 휨, 굽힘 등 변형시의 응력 완화 기능을 수행할 수 있다.
디스플레이 장치(2000)의 다른 구성상의 내용은 전술한 디스플레이 장치(1000) 및 이에 대한 선택적 실시예들과 동일하므로 그대로 적용이 가능한 바, 디스플레이 장치(2000)의 더 구체적인 설명은 생략하기로 한다.
도 5 내지 도 14는 도 2의 a-a'를 따라 절단한 다른 실시예들을 나타낸 단면도이다.
도 5의 실시예를 참조하면, 슬릿(S)은 적어도 일부 기판(100)의 상면을 노출하는 개구의 일종이다. 도 5의 실시예에서 절연 패턴(IP)은 적어도 일부 기판(100)의 상면을 노출하는 슬릿(S)을 사이에 두고 서로 이격되어 배치된다.
한편, 절연 패턴(IP)은 도 3의 실시예와 동일하게 기판(100)으로부터 순차적으로 제1무기 패턴(101P) 및 제2무기 패턴(102P)을 포함한다. 전술한 것과 같이, 선택적 실시예로서 기판(100)상의 중앙 영역(CA)에 하나 이상의 무기막이 형성될 수 있는데, 이 경우 복수개의 절연 패턴(IP)은 패드 영역(PDA)의 무기막과 연결될 수 있다. 그러나 본 실시예는 이에 한정되지 않고 중앙 영역(CA)에 형성된 무기막과 별도로 절연 패턴(IP)이 형성될 수 있음은 물론이다.
제1무기 패턴(101P) 및 제2무기 패턴(102P)이 형성되는 구체적인 예는 전술한 실시예에서 설명한 것과 같다. 즉 중앙 영역(CA)에 형성되는 무기막들과의 연결 관계의 예시적 내용은 전술한 실시예에서 설명한 것을 모두 적용할 수 있다.
또한, 제2 무기 패턴(102P)은 복수 개의 무기 패턴층(103P, 105P)이 적층된 형태를 포함할 수 있다.
도 3의 실시예와 상이하게 도 5의 실시예에서는 절연 패턴(IP)의 제1무기 패턴(101P)의 상면이 일부 노출된다. 다시 말하면, 제1무기 패턴(101P)의 측단면과 제2무기 패턴(102P)의 측단면이 동일한 선 상에 위치하지 않으며, 제2무기 패턴(102P)이 제1무기 패턴(101P)의 상면 중 일부만 덮고 있다.
도 5의 실시예의 경우, 노출되는 제1무기 패턴(101P)의 상면의 노출된 영역에 금속 잔막이 남을 수 있으나, 패드부(106a)의 쇼트 불량을 방지할 수 있다. 도 6의 실시예을 참조하면, 슬릿(S)은 제1무기막(101)의 상면을 노출하는 개구의 일종이다. 도 6의 실시예에서 절연 패턴(IP)은 제1무기막(101)의 상면을 노출하는 슬릿(S)을 사이에 두고 서로 이격되어 배치된다.
한편, 절연 패턴(IP)은 제1무기막(101) 상의 제2무기 패턴(102P)을 포함한다. 전술한 것과 같이, 선택적 실시예로서 기판(100)상의 중앙 영역(CA)에 하나 이상의 무기막이 형성될 수 있는데, 이 경우 복수개의 절연 패턴(IP)은 패드 영역(PDA)의 무기막과 연결될 수 있다. 그러나 본 실시예는 이에 한정되지 않고 중앙 영역(CA)에 형성된 무기막과 별도로 절연 패턴(IP)이 형성될 수 있음은 물론이다.
제2무기 패턴(102P)이 형성되는 구체적인 예는 전술한 실시예에서 설명한 것과 같다. 즉 중앙 영역(CA)에 형성되는 무기막들과의 연결 관계의 예시적 내용은 전술한 실시예에서 설명한 것을 모두 적용할 수 있다. 또한 제2 무기 패턴(102P)은 복수 개의 무기 패턴층(103P, 105P)이 적층된 형태를 포함한다.
도 6의 실시예에서는 패드 주변 영역(PPA)에 제1무기막(101)이 형성되어 있고, 절연 패턴(IP)은 제2무기 패턴(102P)만 포함하도록 함으로써, 제1무기막(101)을 패터닝하는 단계를 생략할 수 있어 공정이 간소화 되는 특징이 있다.
도 7의 실시예을 참조하면, 슬릿(S)은 제1무기막(101)의 상면을 노출하는 개구의 일종이다. 도 7의 실시예에서 절연 패턴(IP)은 제1무기막(101)의 상면을 노출하는 슬릿(S)을 사이에 두고 서로 이격되어 배치된다.
한편, 절연 패턴(IP)은 제1무기막(101) 상의 제2무기 패턴(102P)을 포함한다. 전술한 것과 같이, 선택적 실시예로서 기판(100)상의 중앙 영역(CA)에 하나 이상의 무기막이 형성될 수 있는데, 이 경우 복수개의 절연 패턴(IP)은 패드 영역(PDA)의 무기막과 연결될 수 있다. 그러나 본 실시예는 이에 한정되지 않고 중앙 영역(CA)에 형성된 무기막과 별도로 절연 패턴(IP)이 형성될 수 있음은 물론이다.
제2무기 패턴(102P)이 형성되는 구체적인 예는 전술한 실시예에서 설명한 것과 같다. 즉 중앙 영역(CA)에 형성되는 무기막들과의 연결 관계의 예시적 내용은 전술한 실시예에서 설명한 것을 모두 적용할 수 있다. 또한 제2 무기 패턴(102P)은 복수 개의 무기 패턴층(103P, 105P)이 적층된 형태를 포함한다.
도 7의 실시예에서 제1 무기막(101)은 제2 무기 패턴(102P)들 사이에 소정의 그루브를 갖는다. 이러한 그루브는 다양한 형태를 가질 수 있는데, 도 7에서와 같이 그루브의 경계선이 제2 무기 패턴(102P)과 이격될 수 있다.
그러나, 본 실시예는 이에 한정되지 않는다. 즉 도 8에 도시한 것과 같이 제1 무기막(101)의 그루브의 경계선이 제2 무기 패턴(102P)의 측면과 연결될 수도 있다.
또한, 그 외에도 다양한 형태로 제1 무기막(101)에 그루브가 형성될 수 있고, 예를들면 제1 무기막(101)의 그루브의 경계선이 제2 무기 패턴(102P)의 측면을 지나치도록 형성될 수도 있다.
도 7 및 도 8의 실시예에서는 슬릿(S)에 위치하는 제1무기막(101)의 상면을 일부 제거하는 것을 특징으로 한다. 이로써, 슬릿(S)에 대응하는 소정의 영역에서 제1무기막(101)의 두께는 절연 패턴(IP)에 대응하는 제1무기막의 두께보다 얇다. 도 9 내지 도 14의 실시예에 의하면, 도 3, 5 내지 도 8의 실시예에 대하여 절연 패턴(IP)을 덮는 유기막(107P)이 더 구비된다.
상세히, 도 9을 참조하면 도 3의 실시예에서 절연 패턴(IP)의 상면 및 측면을 덮는 유기막(107P)이 더 구비되며, 도 10을 참조하면 도 5의 실시예에서 절연 패턴(IP)에 포함된 제2무기 패턴(102P)의 상면 및 측면을 덮는 유기막(107P)이 더 구비된다. 도 11을 참조하면 도 5의 실시예에서 절연 패턴(IP)에 포함된 제1 무기 패턴(101P) 및 제2무기 패턴(102P)의 상면 및 측면을 덮는 유기막(107P)이 더 구비된다
도 12를 참조하면 도 6의 실시예에서 절연 패턴(IP)에 포함된 제2무기 패턴(102P)의 상면 및 측면을 덮는 유기막(107P)이 더 구비된다. 도 13을 참조하면 도 7의 실시예에서 절연 패턴(IP)에 포함된 제2무기 패턴(102P)의 상면 및 측면을 덮는 유기막(107P)이 더 구비된다.
도 14를 참조하면 도 8의 실시예에서 절연 패턴(IP)에 포함된 제2무기 패턴(102P)의 상면 및 측면을 덮는 유기막(107P)이 더 구비된다.
선택적 실시예로서 상기의 유기막(107P)은 중앙 영역(CA)에 구비된 하나 이상의 유기막과 연결되도록 형성될 수 있다. 구체적인 예를들면, 유기막(107P)은 중앙 영역(CA)에 구비되어 박막 트랜지스터를 덮고 박막 트랜지스터에 의한 요철을 평탄화 하는 패시베이션막과 연결될 수 있다. 다른 실시예로 유기막(107P)은 패시베이션막 상에 구비된 화소 전극의 일부를 덮어 발광 영역을 정의하는 화소 정의막과 연결될 수 있다. 즉, 중앙 영역(CA)에 패시베이션막 또는 화소 정의막을 형성할 때, 유기막(107P)을 함께 형성함으로써 공정이 추가되는 것을 방지할 수 있다.
도 9 내지 도 14의 실시예에 의하면, 제2무기 패턴(102P)의 측면에 금속 잔막이 남아 있더라도 유기막(107P)이 금속 잔막을 덮음으로써 금속 잔막으로 인해 쇼트 불량을 발생할 수 있는 가능성을 차단하는 특징이 있다.
도 15 및 도 16은 도 2의 다른 변형예들을 도시한 도면이다. 설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하기로 한다.
도 15를 참조하면 복수 개의 패드(106a')는 경사진 형태를 갖는다. 구체적으로 패드(106a')의 연장선, 예를들면 패드(106')의 중심선과 기판의 가장자리와 이루는 각(θ1)은 90도 보다 작을 수 있다. 또한, 슬릿(S')의 경계선, 또는 슬릿(S')의 중심선과 기판의 가장자리가 이루는 각(θ2)은 90도 보다 작을 수 있다.
선택적 실시예로서 각(θ1)은 각(θ2)과 동일할 수 있다. 즉, 이를 통하여 패드(106a')와 절연 패턴(IP)이 나란하게 형성된다.
도시하지 않았으나, 복수 개의 패드(106a')가 경사진 형태는 다양할 수 있다. 즉, 각(θ1)는 90도 보다 클 수 있다. 이 경우 각(θ2)도 90도 보다 클 수 있다.
또한, 기판상의 일 영역에 형성된 복수 개의 패드(106a')가 경사진 형태와 기판상의 다른 일 영역에 형성된 복수 개의 패드(106a')가 경사진 형태가 다를 수 있다. 즉, 하나의 기판 상에 각(θ1)가 하나가 아닌 복수 개 존재할 수 있다.
또한, 도 16에 도시한 것과 같이 복수 개의 패드(106a") 및 복수 개의 슬릿(S")과 함께 더미 절연 패턴(DIP") 및 더미 슬릿(DS")을 더 형성될 수 있다. 더미 절연 패턴(DIP")은 패드(106"a)들과 대응되지 않고, 더미 절연 패턴(DIP")은 더미 슬릿(DS")을 사이에 두고 이격되어 배치된다.
복수 개의 패드(106a") 및 복수 개의 슬릿(S")의 경사진 형태는 도 15의 실시예와 동일한 바 구체적인 설명은 생략한다.
이 때 더미 슬릿(DS")도 슬릿(S")과 마찬가지로 경사진 형태로 형성된다.도 17 내지 도 25는 도 1의 디스플레이 장치를 제조하는 방법의 일 실시예를 b-b'의 절단선을 기준으로 순차적으로 나타낸 단면도이다. 구체적으로 도 17 내지 도 25는 도 3의 실시예에 의한 절연 패턴(IP)을 제조 하는 과정이 포함되어 있다.
도 17을 참조하면, 먼저 기판(100)을 준비한다. 기판(100)은 다양한 소재로 형성될 수 있고, 선택적 실시예로서 상술한 바대로 플렉서블 소재로 이루어질 수 있다. 기판(100) 상에는 제1무기막(101)을 형성한다. 제1무기막(101)은 기능적으로 예를 들면 버퍼막일 수 있으며, 버퍼막은 표시 영역(DA), 비표시 영역(NDA) 및 패드 영역(PDA)을 포함하는 기판(100)의 중앙 영역(CA)과 패드 주변 영역(PPA)을 포함하는 절단선(CL) 주변의 주변 영역(PA) 상에 모두 형성될 수 있다. 즉, 버퍼막은 기판(100)의 상면(上面)에 모두 형성될 수 있다. 여기서 기판(100)은 디스플레이 장치(1000) 하나가 형성될 기판(100)일 수도 있고, 복수개의 디스플레이 장치(1000)가 형성되는 마더 기판일 수도 있다.
버퍼막은 SiO2 및/또는 SiNx 등을 사용하여 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
도 18을 참조하면, 버퍼막 상의 표시 영역(DA)에 박막 트랜지스터를 형성한다. 표시 영역(DA) 상에 형성된 박막 트랜지스터(TFT)는 화소 회로의 일부로써 기능한다. 그런데 박막 트랜지스터(TFT)는 비표시 영역(NDA) 상에도 형성될 수 있다. 비표시 영역(NDA) 상에 형성된 박막 트랜지스터(TFT)는 드라이버에 포함된 회로의 일부로써 기능한다.
이하에서는 박막 트랜지스터(TFT)가 활성층(102), 게이트 전극(104) 및 소스,드레인 전극(106s,d)을 버퍼막으로부터 순차적으로 포함하는 탑 게이트 타입(top gate type)인 경우를 도시하였다. 그러나 본 발명은 이에 한정되지 않고 바텀 게이트 타입(bottom gate type) 등 다양한 타입의 박막 트랜지스터(TFT)가 채용될 수 있다.
활성층(102)(active layer)은 패턴 형태로 버퍼막 상에 형성된다. 활성층(102)은 반도체 물질을 포함하며, 예컨대 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않고 활층(102)은 다양한 물질을 함유할 수 있다. 선택적 실시예로서 활성층(102)은 유기 반도체 물질을 함유할 수 있다.
또 다른 선택적 실시예로서, 활성층(102)은 산화물 반도체 물질을 함유할 수 있다. 예컨대, 활성층(102)은 G-I-Z-O[(In2O3)a(Ga2O3)b(ZnO)c](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)를 포함할 수 있다. 활성층(102)은 GIZO 외에도 예를 들어, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다.
전술한 것과 같이 본 실시예는 다양한 형태의 박막 트랜지스터를 구비할 수 있고, 예를들면 바텀 게이트 구조의 박막 트랜지스터를 구비할 수 있다. 특히, 활성층(102)이 산화물을 함유하는 경우 또는 비정질 실리콘을 함유하는 경우 바텀 게이트 구조의 박막 트랜지스터를 구비할 수 있다.
이러한 바텀 게이트 구조의 박막 트랜지스터는 다양한 형태를 가질 수 있는데, 일 예로서, 기판(100)상에 게이트 전극이 형성되고, 게이트 전극의 상부에 활성층이 형성되고, 활성층의 상부에 소스 전극 및 드레인 전극이 배치될 수 있다. 또한, 다른 예로서 기판상에 게이트 전극이 형성되고, 소스 전극 및 드레인 전극이 게이트 전극의 상부에 형성되고, 활성층이 소스 전극 및 드레인 전극의 상부에 형성될 수도 있다. 이 경우 게이트 전극, 활성층, 소스 전극 및 드레인 전극 중 적어도 하나와 인접하도록 절연막, 예를들면 무기막이 형성될 수 있다.
활성층(102)은 소스 전극(106s) 및 드레인 전극(106d)이 각각 접촉하는 소스 영역 및 드레인 영역과, 그 사이에 위치하는 채널 영역을 포함한다. 활성층(102)이 비정질 실리콘 또는 다결정 실리콘을 포함하는 경우, 필요에 따라 소스 영역 및 드레인 영역에는 불순물이 도핑될 수 있다.
게이트 절연막(103)(gate insulating layer)은 활성층(102) 상에 형성된다. 게이트 절연막(103)은 실리콘산화물 및/또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 게이트 절연막(103)은 활성층(102) 및 게이트 전극(104)을 절연하는 역할을 한다.
게이트 절연막(103)은 제2 무기 패턴(102P)을 이루는 한 층 층일 수 있으며, 게이트 절연막(103)은 표시 영역(DA), 비표시 영역(NDA) 및 패드 영역(PDA)을 포함하는 기판(100)의 중앙 영역(CA)과 패드 주변 영역(PPA)을 포함하는 절단선(CL) 주변의 주변 영역(PA) 상에 모두 형성될 수 있다. 즉, 게이트 절연막(103)은 기판(100)의 전면(全面)에 모두 형성될 수 있다. 여기서 기판(100)은 디스플레이 장치(1000) 하나가 형성될 기판(100)일 수도 있고, 복수개의 디스플레이 장치(1000)가 형성되는 마더 기판일 수도 있다.
게이트 전극(104)은 패턴 형태로 게이트 절연막(103)의 상부에 형성된다. 게이트 전극(104)은 박막 트랜지스터(TFT)에 온/오프 신호를 인가하는 게이트 라인(미도시)와 연결되어 있다. 게이트 전극(104)은 저저항 금속 물질로 이루어질 수 있으며, 예컨대 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다.
게이트 전극(104) 상에는 층간 절연막(105)(inter layer dielectric)이 형성된다. 층간 절연막(105)은 소스 전극(106s) 및 드레인 전극(106d)과 게이트 전극(104)을 절연하는 역할을 한다. 층간 절연막(105)은 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 예컨대 무기 물질은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다.
층간 절연막(105)은 제2 무기 패턴(102P)을 이루는 한 층일 수 있으며, 층간 절연막(105)은 표시 영역(DA), 비표시 영역(NDA) 및 패드 영역(PDA)을 포함하는 기판(100)의 중앙 영역(CA)과 패드 주변 영역(PPA)을 포함하는 절단선(CL) 주변의 주변 영역(PA) 상에 모두 형성될 수 있다. 즉, 층간 절연막(105)은 기판(100)의 전면(全面)에 모두 형성될 수 있다. 여기서 기판(100)은 디스플레이 장치(1000) 하나가 형성될 기판(100)일 수도 있고, 복수개의 디스플레이 장치(1000)가 형성되는 마더 기판일 수도 있다.
다음으로 도 19를 참조하면, 게이트 절연막(103), 층간 절연막(105)에 컨택홀(CNT)을 형성하고, 동시에 주변 영역(PA)에 대하여 패터닝을 한다.
컨택홀(CNT)은 활성층(102)의 소정의 표면이 노출되도록 형성한다. 이 컨택홀(CNT)은 추후 소스 전극(106s) 및 드레인 전극(106d)과 활성층(102)을 전기적으로 연결할 수 있게 한다. 한편, 컨택홀(CNT)을 형성할 때, 주변 영역(PA)의 게이트 절연막(103) 및 층간 절연막(105) 의 제거 및 패드 주변 영역(PPA)의 절연 패턴(IP) 형성이 동시에 이루어진다. 즉 절단선(CL) 주변의 주변 영역(PA)에 구비된 게이트 절연막(103) 및 층간 절연막(105) 이 함께 제거되며, 패드 주변 영역(PPA)에는 절연 패턴(IP)을 형성하기 위한 슬릿(S)이 형성된다. 이와 같이 본 발명의 일 실시예에 의하면, 주변 영역(PA)에 구비된 게이트 절연막(103) 및 층간 절연막(105)을 패터닝하기 위한 별도의 공정이 요구되지 않는바 공정 단순화를 꾀할 수 있다.
다음으로 도 20을 참조하면, 층간 절연막(105) 상에 소스, 드레인 전극(106s,d) 및 패드(106a)를 형성하기 위한 금속층(106f)을 형성한다. 금속층(106f)은 전기 저항이 낮은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다.
다음으로 도 21을 참조하면, 금속층(106f)을 패터닝하여 소스, 드레인 전극(106s,d) 및 패드(106a)를 형성한다. 소스 전극(106s) 및 드레인 전극(106d)은 층간 절연막(105)과 게이트 절연막(103)에 형성된 컨택홀(CNT)을 통해 활성층(102)의 소스 영역 및 드레인 영역과 각각 접촉한다. 그리고 패드 영역(PDA)에는 패드(106a)가 형성된다.
한편, 패드 주변 영역(PPA)의 무기막들의측면, 예를들면 게이트 절연막(103) 및 층간 절연막(105)의 측면에는 금속층이 완전히 제거되지 않고 금속 잔여물(106p)이 남아 있을 수 있다. 이러한 금속 잔여물(106p)은 이후 패드(106a)에 외부 회로가 탑재된 회로 기판(200)을 본딩할 때, 쇼트 불량을 일으킬 수 있는 원인이 될 수 있다.
도 22를 참조하면, 박막 트랜지스터(TFT)를 덮도록 패시베이션막(107)을 형성한다.
패시베이션막(107)은 박막 트랜지스터(TFT)로부터 비롯된 단차를 해소하고 상면을 평탄하게 하여, 하부 요철에 의해 유기 발광 소자(OLED)에 불량이 발생하는 것을 방지한다. 이러한 패시베이션막(107)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 유기 물질은 Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또한, 패시베이션막(107)은 무기 절연막과 유기 절연막의 복합 적층체로 형성될 수도 있다.
다음으로 도 23 내지 도 26을 참조하면 패시베이션막(107)상에 유기 발광 소자(OLED)를 형성한다.
구체적으로, 패시베이션막(107)에 소스, 드레인 전극(106s,d) 중 하나를 노출하는 홀(107a) 및 패드(106a)의 상면을 노출하는 개구부(107b)를 형성한다. 홀(107a) 은 이후 형성될 유기 발광 소자와 박막 트랜지스터(TFT)를 전기적으로 연결하기 위한 통로가 된다. 한편, 개구부(107b)는 패드(106a)를 노출하여 이후 외부 회로가 탑재된 회로 기판(200)과 패드(106a)를 전기적으로 연결하기 위한 통로가 된다.
다음으로 패시베이션막(107) 상에 유기 발광 소자(OLED)를 형성한다. 상세히, 유기 발광 소자(OLED)는 화소 전극(111), 이에 대향되는 대향 전극(112) 및 양 전극 사이에 개재되는 중간층(113)을 포함한다. 유기 발광 소자(OLED)의 발광 방향에 따라, 표시 장치는 배면 발광 타입(bottom emission type), 전면 발광 타입(top emission type) 및 양면 발광 타입(dual emission type) 등으로 구별되는데, 배면 발광 타입에서는 화소 전극(111)이 광투과 전극으로 구비되고 대향 전극(112)은 반사 전극으로 구비된다. 전면 발광 타입에서는 화소 전극(111)이 반사 전극으로 구비되고 대향 전극(112)이 반투과 전극으로 구비된다. 양면 발광 타입에서는 화소 전극(111) 및 대향 전극(112)이 모두 광을 투과하는 전극으로 구비된다. 본 실시예에서는 유기 발광 표시 장치가 전면 발광 타입인 것을 도시하였다.
먼저, 도 23을 참조하면, 화소 전극(111)은 아일랜드 형태로 패터닝되어 형성될 수 있다. 또한 화소 전극(111)은 화소 회로에 포함된 박막 트랜지스터(TFT)와 패시베이션막(107)의 홀을 통해 컨택하도록 형성한다. 한편, 화소 전극(111)은 하부의 화소 회로를 가리도록 박막 트랜지스터(TFT)와 중첩되도록 배치될 수 있다.
화소 전극(111)은 대향 전극(112)의 방향으로 광의 반사가 가능하도록 투명 전극층 외에도 반사 전극층을 포함한다. 화소 전극(111)이 애노드로 기능하는 경우, 투명 전극층은 일함수가 높은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zinc oxide: AZO)과 같은 투명도전성산화물을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다. 반사 전극층은 은(Ag)과 같이 반사율이 높은 금속을 포함할 수 있다.
그리고, 패시베이션막(107) 상에 화소 정의막(109)이 형성된다. 화소 정의막(109)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 화소 정의막(109)은 화소 전극(111)의 가장자리를 덮고 적어도 중앙부를 개방하는 개구(109a)를 포함한다. 이 개구(109a)로 한정된 영역은 발광 영역에 해당하며 중간층(113)이 형성된다.
다음으로 도 24를 참조하면, 주변 영역(PA)의 제1무기막(101)을 패터닝한다.
도시되지 않았으나 절단선(CL) 주변에 노출된 제1무기막(101)을 제거하고, 패드 주변 영역(PPA)의 경우 기판(100)의 상면이 노출되는 슬릿(S)을 형성하기 위해 제1무기막(101)을 제거한다. 이로써, 패드 주변 영역(PPA)에는 기판(100)이 노출되는 슬릿(S)을 사이에 두고 제1무기 패턴(101P) 및 제2무기 패턴(102P)을 포함하는 절연 패턴(IP)이 형성될 수 있다.
제1무기막(101)을 패터닝할 때는 게이트 절연막(103) 및 층간 절연막(105)의 측단과 패터닝된 제1무기막(101)의 측단이 일치하도록 할 수 있다. 이 경우, 제2무기 패턴(102P)의 측면에 형성된 금속 잔막은 제1무기막(101)을 패터닝하는 과정에서 함께 제거될 수 있다. 이와 같이 패드 주변 영역(PPA)의 금속 잔막이 제거됨으로써, 쇼트 불량을 방지하고 신뢰성 높은 디스플레이 장치(1000)를 제조할 수 있는 장점이 있다.
본 실시예에서는 버퍼막의 기능을 하는 제1 무기막(101), 게이트 절연막(103) 및 층간 절연막(105)을 이용하여 절연 패턴(IP)을 형성할 수 있다. 도시하지 않았으나, 전술한 것과 같이 본 실시예의 박막 트랜지스터가 바텀 게이트 구조일 경우, 예를들면 산화물 반도체 물질을 함유하는 활성층을 형성하게 되면, 버퍼막의 기능을 하는 제1 무기막(101), 그리고 활성층과 게이트 전극의 사이에 배치될 게이트 절연막, 그리고 소스 전극 및 드레인 전극상에 형성될 수 있는 보호막을 이용하여 절연 패턴(IP)을 형성할 수 있다.
또한, 그 외에도 본 실시예가 다양한 형태의 박막 트랜지스터를 포함할 수 있고, 그 경우, 활성층, 게이트 전극, 소스 전극 및 드레인 전극과 인접하여, 또는 직접 접하는 다양한 종류의 절연막을 연장된 형태로 형성하여 절연 패턴(IP)을 형성할 수 있다.
다음으로 도 25를 참조하면, 발광 영역에 중간층(113)을 형성한다. 중간층(113)은 적색, 녹색 또는 청색 광을 방출하는 유기 발광층을 포함하며, 유기 발광층은 저분자 유기물 또는 고분자 유기물을 사용할 수 있다. 유기 발광층이 저분자 유기물로 형성된 저분자 유기층인 경우에는 유기 발광층을 중심으로 화소 전극(111)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer:HIL)등이 위치하고, 대향 전극(112)의 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer:EIL) 등이 적층된다. 물론, 이들 홀 주입층, 홀 수송층, 전자 수송층, 전자 주입층 외에도 다양한 층들이 필요에 따라 적층되어 형성될 수 있다.
한편, 유기 발광층은 유기 발광 소자 별로 별도로 형성될 수 있다. 이 경우에는 유기 발광 소자 별로 적색, 녹색 및 청색의 광을 각각 방출할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 유기 발광층이 유기 발광 소자 전체에 공통으로 형성될 수 있다. 예를 들어, 적색, 녹색, 및 청색의 광을 방출하는 복수의 유기 발광층이 수직으로 적층되거나 혼합되어 형성되어 백색광을 방출할 수 있다. 물론, 백색광을 방출하기 위한 색의 조합은 상술한 바에 한정되지 않는다. 한편, 이 경우 방출된 백색광을 소정의 컬러로 변환하는 색변환층이나 컬러필터가 별도로 구비될 수 있다.
다음으로 기판(100) 전면(全面)을 덮도록 대향 전극(112)이 형성된다. 대향 전극(112)은 도전성 무기 물질로 이루어질 수 있다. 대향 전극(112)이 캐소드로 기능하는 경우, 일함수가 작은 리튬(Li), 칼슘(Ca), 불화리튬/칼슘(LiF/Ca), 불화리튬/알루미늄(LiF/Al), 알루미늄(Al), 마그네슘(Mg), 은(Ag) 등으로 형성할 수 있으며, 광투과가 가능하도록 상기 금속들을 박막으로 형성할 수 있다. 대향 전극(112)은 화상이 구현되는 표시 영역(DA) 전체에 걸쳐 공통 전극으로 형성될 수 있다. 이 때, 대향 전극(112)은 중간층(113)에 손상을 가하지 않는 증발(evaporation) 공정으로 형성할 수 있다. 한편, 화소 전극(111)과 대향 전극(112)은 그 극성이 서로 반대가 되어도 무방하다. 대향 전극(112)을 형성하여 최종적으로 디스플레이 장치(1000)가 완성된다.
대향 전극(112) 상에는 도시되지 않았으나, 절연성 캡핑층이 더 형성될 수 있다. 절연성 캡핑층은 스퍼터링(sputtering) 공정이나 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 이용하여 봉지 박막을 형성할 때 대향 전극(112)의 일함수(work function)를 유지시켜 주고, 중간층(113)에 포함된 유기물이 손상을 막아줄 수 있다. 절연성 캡핑층은 선택적인 구성이며 구비되지 않을 수도 있다.
다음으로 도시되지 않았으나, 한편, 유기 발광 소자(OLED)는 밀봉 필름에 의해 밀봉되어 외부의 수분 및 공기 등이 침투하는 것을 방지할 수 있다. 밀봉 필름은 박막(thin film) 형태일 수 있는데, 예를 들어, 실리콘옥사이드(SiOx) 또는 실리콘질화물(SiNx)와 같은 무기물로 이루어진 막과 에폭시, 폴리이미드와 같은 유기물로 이루어진 막이 교대로 성막된 구조를 취할 수 있다. 그러나 이에 한정되지 않고 밀봉 필름은 저융점 유리 (low melting galss)로 이루어진 막을 포함할 수 있다.
이러한 박막 밀봉 필름으로 유기 발광 소자를 밀봉함으로써, 디스플레이 장치(1000)가 전체적으로 플렉서블한 특징을 갖게 된다. 따라서, 본 발명의 일 실시예에 의한 디스플레이 장치(1000)는 구부리고, 접고, 돌돌 말 수 있게 된다.
그러나, 본 실시예는 이에 한정되지 아니하고, 기타 다양한 재질의 봉지 부재가 유기 발광 소자(OLED)상에 형성될 수 있다.
도 26 및 도 27은 도 1의 디스플레이 장치를 제조하는 방법의 다른 실시예를 b-b'의 절단선을 기준으로 순차적으로 나타낸 단면도이다.
도 26 및 도 27에서는 도 5의 실시예에 의한 절연 패턴(IP)을 제조 하는 과정이 포함되어 있다.
도 26에 의하면, 주변 영역(PA)의 제1무기막(101)을 패터닝할 때, 제1무기막(101)의 상면을 게이트 절연막(103) 및 층간 절연막(105)이 모두 덮지 않도록, 즉 제1무기막(101)이 게이트 절연막(103) 및 층간 절연막(105)의 끝단에 비하여 돌출되도록 할 수 있다.
한편, 도 6의 실시예에 의한 절연 패턴(IP)을 제조 하는 과정의 경우 도 17 내지 도 25의 과정 중에서 제1무기막(101)을 패터닝하는 과정이 생략된 것이므로, 중복되는 설명은 생략하기로 한다.
한편, 도 7 및 도 8의 실시예에 의한 절연 패턴(IP)을 제조 하는 과정의 경우 도 17 내지 도 25의 과정 중에서 제1무기막(101)의 일부만 패터닝하는 과정으로 치환된 것이므로, 중복되는 설명은 생략하기로 한다.
도 28 내지 도 31은 도 1의 디스플레이 장치를 제조하는 방법의 또 다른 실시예를 b-b'의 절단선을 기준으로 순차적으로 나타낸 단면도이다. 도 28 내지 도 31에서는 도 10의 실시예에 의한 절연 패턴(IP)을 제조 하는 과정이 포함되어 있다.
도 28을 참조하면, 패시베이션막(107)을 형성할 때, 패드 주변 영역(PPA)의 제2무기 패턴(102P)의 상면 및 측면을 함께 덮도록 형성하는 것이 특징이다. 이로부터, 제2무기 패턴(102P)의 측면에 남아있을 수 있는 금속 잔막을 패시베이션막(107)으로 덮음으로써, 쇼트 불량을 방지하는 효과가 있다.
도 29는 도 23과 유사하게 화소 정의막을 형성하는 과정이며, 도 30은 도 24와 유사하게 주변 영역(PA)의 제1무기막(101)을 패터닝하는 과정이다. 도 30에서는 도 24와 상이하게 제1무기막(101)의 상면이 일부 노출되도록, 게이트 절연막(103) 및 층간 절연막(105)의 측단면과 제1무기막(101)의 측단면이 일치하지 않도록 패터닝한다. 도 31은 도 25와 유사하게 중간층 및 대향 전극을 형성하는 과정이다.
한편, 도 9, 도11, 도 12, 도 13 및 도 14의 실시예의 경우도 도 28 내지 도 31과 같이 유기막(107P)이 적어도 제2무기 패턴(102P)을 덮는 과정만 더 추가된 것이므로, 중복되는 설명은 생략하기로 한다.
이하에서는 도 32 내지 도 36을 참조하여, 본 발명의 일 실시예에 의한 디스플레이 장치(1000)의 특징을 상세하게 알아본다.
먼저, 도 32는 본 발명의 비교예에 의한 디스플레이 장치(1000)를 개략적으로 도시한 평면도이다. 도 33은 도 32의 Ⅶ 를 확대한 개략적인 평면도이다.
도 32는 패드(106a)에 외부 회로가 탑재된 회로 기판(200)을 본딩한 모습을 도시한 것이다. 회로 기판(200)은 표시 영역(DA)에 각종 전원이나 전기 신호를 전달하는 칩이 탑재된 것으로, 도 32에 칩은 도시되어 있지 않다. 회로 기판(200)은 칩과 기판(100)의 패드(106a)를 연결하기 위한 배선(106l)을 포함하는데, 배선(106l)이 패드(106a)와 본딩함으로써, 칩에서 출력되는 각종 전원이나 전기 신호가 패드(106a)를 통해 표시 영역(DA)으로 전달되게 된다.
도 33을 참조하면, 패드 주변 영역(PPA)에 절연 패턴(IP) 및 슬릿(S)이 구비되지 않은 경우, 이물, 파티클 또는 금속막 형성 시 잔존하는 금속 잔막이 남아 있을 수 있고, 이러한 금속 잔막으로 인해 배선(106l)들이 전기적으로 단락(短絡)되어 쇼트 불량이 일어나는 문제가 있다.
도 34는 본 발명의 일 실시예에 의한 디스플레이 장치(1000)를 개략적으로 도시한 평면도이고, 도 35는 도 34의 Ⅸ를 확대한 개략적인 평면도이고, 도 36은 도 35의 Q-Q'선을 따라 절취한 단면도이다.
도 34 내지 도 36의 경우 배선(106l)이 구비된 회로 기판(200)은 동일하나, 기판(100)의 패드 주변 영역(PPA)에 절연 패턴(IP) 및 슬릿(S)이 구비된 점이 비교예와 상이하다.
도 35를 참조하면, 패드 주변 영역(PPA)에 절연 패턴(IP) 및 슬릿(S)이 구비됨으로써, 슬릿(S)을 형성하기 위해 제거된 무기막의 측면에 금속 잔막이 남아 있더라도, 이 금속 잔막으로 인해 배선(106l)들이 전기적으로 단락(短絡)되지 않는다. 즉, 배선(106l)들은 절연 패턴(IP)에 대응하여 구비되거 슬릿(S)은 배선(106l)과 배선(106l)들 사이에 배치되기 때문이다. 구체적으로 도 36에 도시된 것과 같이 배선(106l)들은 절연 패턴(IP)의 상부, 예를들면 절연 패턴(IP)의 제2 무기 패턴(102P)상에서 연장되어 형성될 수 있다.
따라서 비교예와 같은 쇼트 불량이 일어나지 않는 효과가 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 101P: 제1무기 패턴
101: 제1무기막 102P: 제2무기 패턴
102: 활성층 103P: 게이트 절연막의 패턴
103: 게이트 절연막 104: 게이트 전극
105P: 층간 절연막의 패턴 105: 층간 절연막
106f: 금속층 106d: 드레인 전극
106l: 배선 106s: 소스 전극
106a: 패드 107b: 개구부
107P: 유기막 107: 패시베이션막
107a: 홀 109a: 개구
109: 화소 정의막 111: 화소 전극
112: 대향 전극 113: 중간층
200: 회로 기판

Claims (39)

  1. 기판상에 적어도 표시 영역을 갖는 중앙 영역 및 상기 중앙 영역의 주변에 배치된 주변 영역을 포함하는 디스플레이 장치에 관한 것으로서,
    상기 중앙 영역에는 일 방향으로 배열된 복수 개의 패드가 형성되고,
    상기 주변 영역 중 적어도 상기 패드들에 인접한 영역에는 상기 복수 개의 패드들에 대응하는 절연 패턴 및 상기 절연 패턴들 사이에 형성되고 상기 절연 패턴을 형성하는 절연 물질의 적어도 일부가 제거된 형태로 슬릿이 형성된 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 절연 패턴은 적어도 상기 패드들의 연장선과 중첩되는 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 절연 패턴은 무기물을 포함하는 디스플레이 장치.
  4. 제1 항에 있어서,
    상기 절연 패턴의 최상면과, 상기 절연 패턴의 측면의 적어도 일 영역을 덮도록 형성된 유기막을 더 포함하는 디스플레이 장치.
  5. 제1 항에 있어서,
    상기 주변 영역은 적어도 일 영역에 상기 기판의 상면이 노출된 영역을 포함하는 디스플레이 장치.
  6. 제5 항에 있어서,
    상기 주변 영역은 상기 패드들에 인접하고 상기 복수 개의 절연 패턴 및 슬릿들이 배치되는 패드 주변 영역을 포함하고,
    상기 기판의 상면이 노출된 영역은 상기 패드 주변 영역에 인접하도록 형성되는 디스플레이 장치.
  7. 제5 항에 있어서,
    상기 기판의 상면이 노출된 영역은 상기 기판의 가장자리 중 복수의 가장자리에 인접하도록 형성되는 디스플레이 장치.
  8. 제1 항에 있어서,
    상기 기판의 가장자리는 절단선으로 정의되는 디스플레이 장치.
  9. 제1 항에 있어서,
    상기 기판의 중앙 영역에는 하나 이상의 무기막이 형성되는 디스플레이 장치.
  10. 제9 항에 있어서,
    상기 절연 패턴들은 상기 무기막과 연결된 형태를 갖는 디스플레이 장치.
  11. 제9 항에 있어서,
    상기 복수 개의 패드는 상기 무기막 상에 형성되는 디스플레이 장치.
  12. 제9 항에 있어서,
    상기 무기막은 복수 개의 층이 적층된 형태를 갖는 디스플레이 장치.
  13. 제1 항에 있어서,
    상기 절연 패턴은 복수 개의 무기 패턴이 적층된 형태를 갖는 디스플레이 장치.
  14. 제13 항에 있어서,
    상기 절연 패턴은 제1 무기 패턴 및 상기 제1 무기 패턴상에 형성된 제2 무기 패턴을 포함하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 절연 패턴은 상기 제1무기 패턴의 상면이 상기 제2무기 패턴에 의해 완전히 덮히도록 형성된 디스플레이 장치.
  16. 제14항에 있어서,
    상기 절연 패턴은 상기 제1무기 패턴의 상면이 노출된 영역을 갖도록 형성된 디스플레이 장치.
  17. 제14 항에 있어서,
    상기 절연 패턴의 적어도 상기 제2무기 패턴의 상면 및 측면을 덮는 유기막을 더 포함하는 디스플레이 장치.
  18. 제1 항에 있어서,
    상기 절연 패턴과 상기 기판의 사이에는 제1 무기막이 형성된 디스플레이 장치.
  19. 제18 항에 있어서,
    상기 제1 무기막의 영역 중 상기 슬릿에 중첩하는 영역에 그루브가 형성되도록 상기 제1 무기막의 일부가 제거된 형태를 갖는 디스플레이 장치.
  20. 제18 항에 있어서,
    상기 절연 패턴의 적어도 상면 및 측면을 덮고, 상기 제1 무기막의 영역 중슬릿에 대응하는 영역 중 일 영역을 덮지 않는 유기막을 더 포함하는 디스플레이 장치.
  21. 제1 항에 있어서,
    상기 중앙 영역에는 상기 기판상에 형성된 버퍼막; 및
    상기 버퍼막 상에 형성되고, 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 복수개의 박막 트랜지스터(TFT)을 더 포함하고,
    상기 활성층, 게이트 전극, 소스 전극 및 드레인 전극과 인접하도록 하나 이상의 절연막이 형성되고,
    상기 절연 패턴은 상기 하나 이상의 절연막과 동일한 물질로 형성된 디스플레이 장치.
  22. 제21 항에 있어서,
    상기 절연 패턴과 상기 하나 이상의 절연막은 연결되도록 형성된 디스플레이 장치.
  23. 제21 항에 있어서,
    상기 하나 이상의 절연막은 상기 기판상에 형성되는 버퍼막, 상기 게이트 전극과 활성층을 절연하는 게이트 절연막, 상기 소스 전극 및 드레인 전극과 상기 게이트 전극 사이를 절연하는 층간 절연막 중 적어도 하나인 디스플레이 장치.
  24. 제21 항에 있어서,
    상기 하나 이상의 절연막은 상기 기판상에 형성되는 버퍼막, 상기 게이트 전극과 활성층을 절연하는 게이트 절연막, 상기 소스 전극 및 드레인 전극의 상부에 형성되는 보호막 중 적어도 하나인 디스플레이 장치.
  25. 제21 항에 있어서,
    상기 박막 트랜지스터를 덮는 유기막을 더 포함하고,
    상기 유기막은 상기 절연 패턴의 최상면과 측면의 적어도 일 영역을 덮도록 형성된 디스플레이 장치.
  26. 제21 항에 있어서,
    상기 박막 트랜지스터(TFT) 중 적어도 하나와 전기적으로 연결되는 화소 전극 및 상기 화소 전극의 일부를 덮고 발광 영역을 정의하는 화소 정의막을 더 포함하며,
    상기 화소 정의막은 상기 절연 패턴의 최상면과 측면의 적어도 일 영역을 덮도록 형성된 디스플레이 장치.
  27. 제26 항에 있어서,
    상기 화소 전극과 대향하는 대향 전극을 더 구비하고,
    상기 화소 전극과 상기 대향 전극 사이에 유기 발광층이 개재되는, 디스플레이 장치.
  28. 제1 항에 있어서,
    상기 기판은 플렉서블 소재를 적용한, 디스플레이 장치.
  29. 제1 항에 있어서,
    상기 주변 영역에는 상기 절연 패턴과 이격되고 상기 패드들에 대응되지 않는 더미 절연 패턴 및 상기 더미 절연 패턴들 사이에 형성되고 상기 더미 절연 패턴을 형성하는 절연 물질의 적어도 일부가 제거된 형태의 더미 슬릿이 더 형성된 디스플레이 장치.
  30. 제1 항에 있어서,
    상기 복수 개의 패드는 경사진 형태를 갖도록 상기 복수 개의 패드의 연장선이 상기 기판의 가장자리과 이루는 각이 90도보다 작거나 90도보다 크고,
    상기 슬릿은 경사진 형태를 갖도록 상기 슬릿의 연장선이 상기 기판의 가장자리과 이루는 각이 90도보다 작거나 90도보다 큰 디스플레이 장치.
  31. 제30 항에 있어서,
    상기 복수 개의 패드의 연장선이 상기 기판의 가장자리와 이루는 각은 상기 슬릿의 연장선이 상기 기판의 가장자리와 이루는 각과 동일한 디스플레이 장치.
  32. 제1 항에 있어서,
    상기 표시 영역에 전기적 신호를 전달할 수 있도록 외부 회로가 탑재된 회로 기판을 더 포함하고,
    상기 회로 기판의 복수의 배선은 상기 패드와 연결되는 디스플레이 장치.
  33. 제32 항에 있어서,
    상기 회로 기판의 복수의 배선은 상기 절연 패턴상에 배치되고, 상기 슬릿과 이격되는 디스플레이 장치.
  34. 기판상에 적어도 표시 영역을 갖는 중앙 영역 및 상기 중앙 영역의 주변에 배치된 주변 영역을 포함하는 디스플레이 장치를 제조하는 방법에 관한 것으로서,
    상기 중앙 영역에는 일 방향으로 배열된 복수 개의 패드를 형성하고,
    상기 주변 영역 중 적어도 상기 패드들에 인접한 영역에는 상기 복수 개의 패드들에 대응하는 절연 패턴 및 상기 절연 패턴들 사이에 상기 절연 패턴의 재료가 되는 절연 물질의 적어도 일부가 제거된 형태로 슬릿을 형성하는 것을 포함하는 디스플레이 장치 제조 방법.
  35. 제34 항에 있어서,
    상기 기판의 중앙 영역에는 하나 이상의 무기막을 형성하는 단계를 포함하고,
    상기 절연 패턴은 상기 무기막을 이용하여 형성하는 디스플레이 장치 제조 방법.
  36. 제35 항에 있어서,
    상기 무기막은 복수의 층을 적층하여 형성하는 디스플레이 장치 제조 방법.
  37. 제36 항에 있어서,
    상기 무기막의 복수의 층 중 적어도 최상부의 층을 포함한 층을 패터닝하여 상기 슬릿을 사이에 두고 이격 배치된 절연 패턴을 형성하는 단계를 진행한 후에,
    상기 복수 개의 패드를 상기 무기막의 복수의 층 중 어느 한 층에 형성하는 단계를 포함하는 디스플레이 장치 제조 방법.
  38. 제37 항에 있어서,
    상기 복수 개의 패드를 형성하는 단계를 진행한 후에,
    상기 슬릿에 대응하는 영역에서 상기 무기막의 층 중 적어도 최하층을 포함한 층을 제거하는 단계를 포함하는 디스플레이 장치 제조 방법.
  39. 제34 항에 있어서,
    상기 주변 영역은 적어도 일 영역에 상기 기판의 상면이 노출된 영역을 포함하도록 형성하는 디스플레이 장치 제조 방법.
KR1020140063822A 2014-03-07 2014-05-27 디스플레이 장치 및 이의 제조 방법 KR102141209B1 (ko)

Priority Applications (9)

Application Number Priority Date Filing Date Title
US14/609,360 US9666814B2 (en) 2014-03-07 2015-01-29 Display device and method of manufacturing the same
CN202010101485.9A CN111312764B (zh) 2014-03-07 2015-02-26 显示装置及其制造方法
CN201510087922.5A CN104900675B (zh) 2014-03-07 2015-02-26 显示装置及其制造方法
CN202010101470.2A CN111312763B (zh) 2014-03-07 2015-02-26 显示装置及其制造方法
EP15157973.7A EP2916358B1 (en) 2014-03-07 2015-03-06 Display device and method of manufacturing the same
US15/608,959 US10454030B2 (en) 2014-03-07 2017-05-30 Display device and method of manufacturing the same
US16/659,467 US11024804B2 (en) 2014-03-07 2019-10-21 Display device and method of manufacturing the same
KR1020200093851A KR102281330B1 (ko) 2014-03-07 2020-07-28 디스플레이 장치 및 이의 제조 방법
US17/335,771 US20210288133A1 (en) 2014-03-07 2021-06-01 Display device and method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20140027428 2014-03-07
KR1020140027428 2014-03-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020200093851A Division KR102281330B1 (ko) 2014-03-07 2020-07-28 디스플레이 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150105596A true KR20150105596A (ko) 2015-09-17
KR102141209B1 KR102141209B1 (ko) 2020-08-05

Family

ID=54244758

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020140063822A KR102141209B1 (ko) 2014-03-07 2014-05-27 디스플레이 장치 및 이의 제조 방법
KR1020200093851A KR102281330B1 (ko) 2014-03-07 2020-07-28 디스플레이 장치 및 이의 제조 방법
KR1020210093131A KR102419177B1 (ko) 2014-03-07 2021-07-15 디스플레이 장치 및 이의 제조 방법

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020200093851A KR102281330B1 (ko) 2014-03-07 2020-07-28 디스플레이 장치 및 이의 제조 방법
KR1020210093131A KR102419177B1 (ko) 2014-03-07 2021-07-15 디스플레이 장치 및 이의 제조 방법

Country Status (2)

Country Link
KR (3) KR102141209B1 (ko)
CN (2) CN111312764B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10669634B2 (en) 2014-07-10 2020-06-02 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same
US11276830B2 (en) 2016-08-18 2022-03-15 Samsung Display Co., Ltd. Display apparatus

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230012930A (ko) 2021-07-16 2023-01-26 주식회사 엘지에너지솔루션 배터리 모듈, 이러한 배터리 모듈을 포함하는 배터리 팩 및 이러한 배터리 팩을 포함하는 자동차

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006269747A (ja) * 2005-03-24 2006-10-05 Seiko Epson Corp Ｉｃチップ
JP2011071368A (ja) * 2009-09-28 2011-04-07 Kyocera Corp 多数個取り配線基板
JP2012049522A (ja) * 2010-07-27 2012-03-08 Kyocera Corp 多数個取り配線基板および電子装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070013132A (ko) * 2005-07-25 2007-01-30 삼성전자주식회사 박막트랜지스터 기판과 박막트랜지스터 기판의 제조방법
KR100732816B1 (ko) * 2006-01-24 2007-06-27 삼성에스디아이 주식회사 유기전계발광 표시장치 및 그 제조방법
KR101281918B1 (ko) * 2006-05-17 2013-07-03 엘지디스플레이 주식회사 반투과형 다이오드 기판 및 그 제조 방법
JP2008078038A (ja) * 2006-09-22 2008-04-03 Fuji Electric Holdings Co Ltd 有機ｅｌディスプレイパネルおよびその製造方法
JP4934394B2 (ja) * 2006-10-12 2012-05-16 株式会社 日立ディスプレイズ 表示装置
KR20080061418A (ko) * 2006-12-28 2008-07-03 삼성전자주식회사 표시 기판 및 표시 장치용 모기판의 제조 방법
KR101568268B1 (ko) * 2009-10-27 2015-11-11 엘지디스플레이 주식회사 박막트랜지스터 기판 및 그 제조 방법
KR101636793B1 (ko) * 2010-02-01 2016-07-21 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101677266B1 (ko) * 2010-02-12 2016-11-18 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
KR20130007053A (ko) * 2011-06-28 2013-01-18 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR20130076399A (ko) * 2011-12-28 2013-07-08 삼성디스플레이 주식회사 디스플레이 장치
JP5933271B2 (ja) * 2012-01-16 2016-06-08 三菱電機株式会社 配線板、電子ユニット及び配線板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006269747A (ja) * 2005-03-24 2006-10-05 Seiko Epson Corp Ｉｃチップ
JP2011071368A (ja) * 2009-09-28 2011-04-07 Kyocera Corp 多数個取り配線基板
JP2012049522A (ja) * 2010-07-27 2012-03-08 Kyocera Corp 多数個取り配線基板および電子装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10669634B2 (en) 2014-07-10 2020-06-02 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same
US11639551B2 (en) 2014-07-10 2023-05-02 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same
US11276830B2 (en) 2016-08-18 2022-03-15 Samsung Display Co., Ltd. Display apparatus

Also Published As

Publication number Publication date
CN111312764B (zh) 2023-04-11
KR102419177B1 (ko) 2022-07-12
CN111312763A (zh) 2020-06-19
KR20210093808A (ko) 2021-07-28
KR102281330B1 (ko) 2021-07-27
CN111312763B (zh) 2023-05-05
KR20200094123A (ko) 2020-08-06
KR102141209B1 (ko) 2020-08-05
CN111312764A (zh) 2020-06-19

Similar Documents

Publication Publication Date Title
US11024804B2 (en) Display device and method of manufacturing the same
US11011730B2 (en) Display device and organic luminescent display device
US20220165988A1 (en) Organic light-emitting diode display
KR101685020B1 (ko) 디스플레이 장치 및 이의 제조 방법
KR101667800B1 (ko) 디스플레이 장치 및 이의 제조 방법
KR102490891B1 (ko) 표시 장치
KR102250048B1 (ko) 유기 발광 표시 장치
KR102420461B1 (ko) 디스플레이 장치 및 이의 제조 방법
KR102419177B1 (ko) 디스플레이 장치 및 이의 제조 방법
KR20200047941A (ko) 디스플레이 장치 및 디스플레이 장치의 제조 방법
KR102087952B1 (ko) 디스플레이 장치 및 이의 제조 방법
KR102367990B1 (ko) 평판 디스플레이 장치 및 이의 제조 방법
KR20140140985A (ko) 평판 표시 장치 및 이의 제조 방법
KR101789238B1 (ko) 디스플레이 장치 및 이의 제조 방법
KR102235606B1 (ko) 디스플레이 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant