KR20150097424A - 진공 라미네이션 장치 및 반도체장치의 제조방법 - Google Patents

진공 라미네이션 장치 및 반도체장치의 제조방법 Download PDF

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KR20150097424A
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히데키 아키바
토모아키 나카무라
토시오 시오바라
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신에쓰 가가꾸 고교 가부시끼가이샤
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Abstract

본 발명은, 반도체장치를 제조할 때에 이용하는 진공 라미네이션 장치로서, 지지기재에 봉지재로서 열경화성 수지층을 적층한 지지기재부착 봉지재의 적어도 측면을 둘러싸는 프레임기구를 구비하고, 상기 프레임기구는, 반도체소자를 탑재한 기판 또는 반도체소자를 형성한 웨이퍼를, 상기 지지기재부착 봉지재의 열경화성 수지층에 공간을 개재하여 대향시키면서 유지하는 유지수단을 가지는 것이며, 상기 장치는, 상기 프레임기구로 둘러싼 상기 지지기재부착 봉지재를 상기 기판 또는 웨이퍼와 함께 진공 라미네이션하는 것을 특징으로 하는 진공 라미네이션 장치를 제공한다. 이에 따라, 특히, 대면적의 기판(또는 웨이퍼)을 이용한 경우에도, 수지층 내의 보이드의 발생 및 기판(또는 웨이퍼)의 휨이 억제됨과 함께, 수지층이 정밀도(精度) 좋게 성형된 반도체장치를 저비용으로 제조할 수 있다.

Description

진공 라미네이션 장치 및 반도체장치의 제조방법{VACUUM LAMINATION APPARATUS AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 지지기재부착 봉지재를 이용한 반도체장치의 제조방법 및 이 때 이용하는 진공 라미네이션 장치에 관한 것이다.
최근, 전자기기의 소형화, 경량화, 고성능화에 수반하여, 반도체장치의 고집적화, 박형화가 진행되고 있고, 반도체장치는, BGA(Ball Grid Array)로 대표되는 에어리어 실장형 반도체장치로의 이행이 진행되고 있다. 이들 반도체장치를 제조할 때에, 생산성의 면에서, 대면적·박형기판의 일괄성형을 행하는 경향이 있는데, 성형후의 기판에 있어서의 휨 문제를 현재화하고 있다.
반도체의 실장방법도 핀 삽입 타입에서부터 표면 실장, 그리고 베어 칩 실장이 주류가 되고 있다. 베어 칩 실장 중 하나로 플립 칩 실장이 있다. 플립 칩은, 반도체소자 상에 범프라 불리는 전극단자가 형성된 것을 나타낸다. 이는, 직접 마더보드(マザ―ボ―ド)에 실장하는 것도 가능하지만, 대부분의 경우, 프린트 배선기판(인터포저 등)에 고정되어 패키지되고, 패키지에 마련된 외부접속용 단자(아우터 볼 또는 아우터 범프라고도 함)를 개재하여 마더보드에 실장된다. 인터포저와 접합되는 실리콘 칩 상의 범프는 이너 범프라고 불리고, 인터포저 상의 범프라고 불리는 다수의 미소한 접합면과 전기적으로 접속된다.
이너 범프와 패드의 접합부는 미소하기 때문에 역학적으로 약하여, 수지로 봉지 보강된다. 플립 칩 본딩한 반도체장치의 봉지에는, 종래, 이너 범프와 패드를 미리 용융 접합한 후, 반도체장치와 인터포저의 간극에 액상의 보강재를 주입하는 언더필링(캐필러리 플로우라고도 함) 후에, 액상 에폭시수지나 에폭시몰딩 컴파운드 등으로 가열하, 가압 성형함으로써 실리콘 칩을 오버몰드(봉지)하는 방법이 주류로 되어 있다.
그러나, 상기 방법에서는 언더필링과 칩의 봉지가 각각의 공정에서 행해질 필요가 있어, 생산성이 뒤떨어진다. 나아가, 상기 방법에서는 보강재(언더필) 중에 보이드가 발생하는, 언더필링에 수고가 든다고 하는 문제나, 언더필링과 칩의 봉지에서 이용되는 수지재료가 상이한 경우, 수지계면에서 스트레스가 발생하여, 신뢰성 저하의 원인이 된다고 하는 문제가 있다.
이러한 문제를 해결하기 위하여, 언더필링과 칩의 봉지를 트랜스퍼 성형법 또는 압축 성형법에 의해 한번에 행하는 방법이 알려져 있다(특허문헌 1 및 특허문헌 2 참조).
일본특허공개 2012-74613호 공보 일본특허공개 2011-132268호 공보
그러나, 이러한 트랜스퍼 성형법 또는 압축 성형법에 의한 방법에서는, 성형하는 수지층에 보이드가 발생하는 경우가 있다. 보이드의 발생을 억제하기 위하여, 이 방법을 감압하에서 실시하는 것도 고려되는데, 보이드 억제에 필요한 진공도를 확보하기 위해서는 금형 정밀도(精度)를 높일 필요가 있어, 비용의 증가를 초래한다. 특히, 대면적의 기판을 성형하는 경우에는, 보다 높은 진공도가 필요하지만, 이를 위한 금형 정밀도를 얻는 것은 매우 곤란하다. 따라서, 종래의 방법에서는, 대면적의 기판을 성형하는 경우에, 수지층의 보이드를 억제할 수 없다.
본 발명은 상기와 같은 문제를 감안하여 이루어진 것으로, 특히, 대면적의 기판(또는 웨이퍼)을 이용한 경우에도, 수지층내의 보이드의 발생 및 기판(또는 웨이퍼)의 휨이 억제됨과 함께, 수지층이 정밀도 좋게 성형된 반도체장치를 저비용으로 제조가능한 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따르면, 반도체장치를 제조할 때에 이용하는 진공 라미네이션 장치로서, 지지기재에 봉지재로서 열경화성 수지층을 적층한 지지기재부착 봉지재의 적어도 측면을 둘러싸는 프레임기구를 구비하고, 상기 프레임기구는, 반도체소자를 탑재한 기판 또는 반도체소자를 형성한 웨이퍼를, 상기 지지기재부착 봉지재의 열경화성 수지층에 공간을 개재하여 대향시키면서 유지하는 유지수단을 갖는 것이며, 상기 장치는, 상기 프레임기구로 둘러싼 상기 지지기재부착 봉지재를 상기 기판 또는 웨이퍼와 함께 진공 라미네이션하는 것을 특징으로 하는 진공 라미네이션 장치가 제공된다.
이러한 진공 라미네이션 장치이면, 보이드 억제에 필요한 진공도로 진공 라미네이션을 행할 수 있고, 열경화성 수지층내에 보이드가 발생하는 것을 저비용으로 억제할 수 있다. 특히, 종래는 곤란했던, 대면적의 기판 또는 웨이퍼를 이용한 경우의, 언더필내에 보이드가 발생하는 것을 억제할 수 있다. 또한, 열경화성 수지층의 외주의 하단부분이 횡방향으로 넓어진 형상으로 성형되는 것을 프레임기구에 의해 방지할 수 있고, 열경화성 수지층을 정밀도 좋게 성형할 수 있는 것이 된다. 또한, 지지기재에 의해 기판이나 웨이퍼의 휨을 억제할 수 있다.
상기 프레임기구는, 잉여의 상기 열경화성 수지층을 외부에 배출하는 수지배출수단을 갖는 것이 바람직하다.
이러한 것이면, 보이드의 발생이 억제된 열경화성 수지층을 확실히 정밀도 좋게 성형할 수 있음과 함께, 지지기재에 적층하는 열경화성 수지층의 양을 용이하게 관리할 수 있는 것이 된다.
상기 프레임기구의 유지수단은, 상기 기판 또는 웨이퍼를 상기 반도체소자 탑재면 또는 상기 반도체소자 형성면을 하방을 향한 상태로 상방으로부터 유지하는 것이며, 상기 기판 또는 웨이퍼의 주변부와 계합하는 고정구를 갖는 것이 바람직하다.
이러한 것이면, 지지기재부착 봉지재를, 열경화성 수지층이 상방을 향한 상태로 재치하면서 진공 라미네이션할 수 있으므로, 열경화성 수지층의 일부가 지지기재 상으로부터 떨어지는 것을 방지할 수 있는 것이 된다.
상기 프레임기구는, 상기 지지기재부착 봉지재를 재치하는 바닥부와, 이 바닥부에 대하여 슬라이드 이동하면서 상하방향으로 이동가능한 측면부를 가지고, 상기 바닥부 혹은 측면부의 일부는, 내열성의 수지로 이루어진 것이 바람직하다.
이러한 것이면, 상기 슬라이드 이동부의 간극을 내열성의 수지로 최대한 작게 할 수 있으므로, 열경화성 수지층의 일부가 이 간극으로부터 누출되는 것을 억제할 수 있다. 그 결과, 수지층을 보다 확실히 정밀도 좋게 성형할 수 있다.
또한, 본 발명에 따르면, 반도체장치를 제조하는 방법으로서, 지지기재에 봉지재로서 열경화성 수지층을 적층한 지지기재부착 봉지재를 준비하는 준비공정, 상기 지지기재부착 봉지재의 열경화성 수지층에 의해, 반도체소자를 탑재한 기판의 반도체소자 탑재면, 또는 반도체소자를 형성한 웨이퍼의 반도체소자 형성면을 피복하는 피복공정, 상기 열경화성 수지층을 가열, 경화함으로써, 상기 기판의 반도체소자 탑재면 또는 상기 웨이퍼의 반도체소자 형성면을 일괄봉지하는 봉지공정, 상기 봉지후의 기판 또는 웨이퍼를 다이싱에 의해 절단하는 절단공정을 가지고, 상기 피복공정을, 상기 지지기재부착 봉지재의 적어도 측면을 프레임기구로 둘러싸고, 상기 반도체소자를 탑재한 기판 또는 상기 반도체소자를 형성한 웨이퍼를, 상기 지지기재부착 봉지재의 열경화성 수지층에 공간을 개재하여 대향시키면서 유지하고, 상기 프레임기구로 둘러싼 상기 지지기재부착 봉지재를 상기 기판 또는 웨이퍼와 함께 진공 라미네이션함으로써 행하는 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
이러한 제조방법이면, 보이드 억제에 필요한 진공도로의 진공 라미네이션에 의해, 열경화성 수지층내에 보이드가 발생하는 것을 저비용으로 억제할 수 있다. 특히, 종래는 곤란했던, 대면적의 기판 또는 웨이퍼를 이용한 경우의, 언더필내에 보이드가 발생하는 것을 억제할 수 있다. 또한, 열경화성 수지층의 외주의 하단부분이 횡방향으로 넓어진 형상으로 성형되는 것을 프레임기구에 의해 방지할 수 있고, 열경화성 수지층을 정밀도 좋게 성형할 수 있다.
상기 준비공정에 있어서, 상기 제조하는 반도체장치에 필요한 양보다 많은 양의 상기 열경화성 수지층을 봉지재로서 상기 지지기재에 적층해 두고, 상기 피복공정을, 잉여의 상기 열경화성 수지층을 외부에 배출하면서 행하는 것이 바람직하다.
이와 같이 하면, 보이드의 발생이 억제된 열경화성 수지층을 확실히 정밀도 좋게 성형할 수 있음과 함께, 지지기재에 적층하는 열경화성 수지층의 양을 용이하게 관리할 수 있다.
상기 피복공정에 있어서, 상기 기판 또는 웨이퍼를 상기 반도체소자 탑재면 또는 상기 반도체소자 형성면을 하방을 향한 상태로, 상기 기판 또는 웨이퍼의 주변부에 고정구를 계합시켜 상방으로부터 유지하는 것이 바람직하다.
이와 같이 하면, 지지기재부착 봉지재를, 열경화성 수지층이 상방을 향한 상태로 재치하면서 진공 라미네이션할 수 있으므로, 열경화성 수지층의 일부가 지지기재 상으로부터 떨어지는 것을 방지할 수 있다.
상기 피복공정을, 감압도를 10Pa 내지 1kPa로 한 진공 라미네이션에 의해 행하는 것이 바람직하다.
이와 같이 하면, 상기 감압도로의 진공 라미네이션에 의해, 열경화성 수지층내에 보이드가 발생하는 것을 효과적으로 억제할 수 있다. 또한, 상기 감압도를 실현하기 위한 고가의 금형을 필요로 하지 않으므로, 저비용으로 실시할 수 있다.
이 때, 상기 반도체소자를 탑재한 기판, 및 반도체소자를 형성한 웨이퍼로서, 200mm×200mm 이상 혹은 200mmφ 이상의 면적을 갖는 것을 이용할 수 있다.
이러한 대면적의 기판 또는 웨이퍼를 이용한 경우에도, 본 발명의 제조방법에 의해, 상기 효과를 나타낼 수 있다.
또한, 상기 진공 라미네이션을, 진공하에서 상기 기판 또는 웨이퍼를 가열가능한 진공 라미네이션 장치를 이용하여 행하고, 상기 봉지공정을 상기 피복공정에 계속해서 행할 수 있다.
이와 같이 하면, 봉지공정을 용이하게 단시간에 실시할 수 있다.
본 발명의 프레임기구를 갖는 진공 라미네이션 장치를 이용하여 반도체장치를 제조하면, 열경화성 수지층내에 보이드가 발생하는 것을 저비용으로 억제할 수 있다. 특히, 종래는 곤란했던, 대면적의 기판 또는 웨이퍼를 이용한 경우의, 언더필내에 보이드가 발생하는 것을 억제할 수 있다. 또한, 열경화성 수지층의 외주의 하단부분이 횡방향으로 넓어진, 이른바 처짐(ダレ; sagging) 형상으로 성형되는 것을 프레임기구에 의해 방지할 수 있고, 열경화성 수지층의 성형성을 향상할 수 있다. 또한, 지지기재에 열경화성 수지층을 적층한 지지기재부착 봉지재에 의해 반도체소자 탑재면 또는 반도체소자 형성면을 봉지하므로, 기판이나 웨이퍼의 휨을 억제할 수 있다.
도 1은 본 발명의 진공 라미네이션 장치의 일례를 나타낸 개략단면도이다.
도 2는 본 발명의 진공 라미네이션 장치의 프레임기구의 일례를 나타낸 개략단면도이다.
도 3은 본 발명의 진공 라미네이션 장치의 프레임기구의 일례를 나타낸 개략단면도이다.
도 4는 본 발명의 반도체장치의 제조방법의 일례를 나타낸 플로우도이다.
도 5는 본 발명의 반도체장치의 제조방법의 피복공정 및 봉지공정의 일례를 나타낸 플로우도이다.
도 6은 본 발명의 진공 라미네이션 장치의 프레임기구로, 수지처짐이 방지되는 모습을 나타낸 개략도이다.
도 7은 종래의 진공 라미네이션 장치에 있어서, 수지처짐이 발생하는 모습을 나타낸 개략도이다.
이하, 본 발명의 반도체장치의 제조방법에 대하여 상세하게 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
상술한 바와 같이, 종래의 트랜스퍼 성형법이나 압축 성형법에 의해 반도체소자를 열경화성 수지층으로 봉지하는 방법에서는, 특히, 대면적의 기판(또는 웨이퍼)을 이용한 경우, 비용이 증가하고, 또한, 열경화성 수지층내에 보이드가 발생하는 것을 억제하는 것이 곤란하였다.
본 발명자들이, 상기 문제에 대하여 예의 검토를 거듭한 결과, 이하의 것에 상도(想到)하여, 본 발명을 완성시켰다. 즉, 소정의 감압도로의 진공 라미네이션에 의해, 반도체소자를 탑재한 기판(이후, 간단히 소자탑재 기판이라고 함)의 반도체소자 탑재면(이후, 간단히 소자 탑재면이라고 함), 또는 반도체소자를 형성한 웨이퍼(이후, 간단히 소자형성 웨이퍼라고 함)의 반도체소자 형성면(이후, 간단히 소자 형성면이라고 함)을 지지기재부착 봉지재로 피복한다. 이 때 이용하는 진공 라미네이션 장치에 프레임기구를 마련하고, 이 프레임기구로 지지기재부착 봉지재의 적어도 측면을 둘러싸면서, 소자탑재 기판 또는 소자형성 웨이퍼를, 지지기재부착 봉지재의 열경화성 수지층에 공간을 개재하여 대향시키면서 유지하도록 구성한다. 이러한 본 발명의 진공 라미네이션 장치에 의해, 열경화성 수지층의 고성형성을 확보하면서, 열경화성 수지층내에 보이드가 발생하는 것을 저비용으로 억제할 수 있다. 또한, 감압도를 10Pa 내지 1kPa로 한 진공 라미네이션에 의해, 상기 보이드를 효과적으로 억제할 수 있다.
이하, 본 발명의 진공 라미네이션 장치에 대하여 도 1, 도 2를 참조하여 설명한다.
하기에서 상세하게 설명하는 지지기재부착 봉지재는, 도 2에 나타낸 바와 같이, 지지기재(2)에 봉지재로서 열경화성 수지층(3)을 적층한 것이다. 여기서는, 지지기재부착 봉지재로 소자탑재 기판을 피복하는 경우를 예로 들어 설명하지만, 소자형성 웨이퍼에 대해서도 동일한 방법으로 피복을 행할 수 있다.
도 1에 나타낸 바와 같이, 진공 라미네이션 장치(30)는, 프레임기구(31), 진공챔버(32), 진공수단(33), 가압(押壓)수단(34)을 가지고 있다.
프레임기구(31)는, 지지기재부착 봉지재(1)의 적어도 측면을 둘러싸는 것이며, 도 2에 나타낸 바와 같이, 소자탑재 기판(20)을, 지지기재부착 봉지재(1)의 열경화성 수지층(3)에 공간(42)을 개재하여 대향시키면서 유지하는 유지수단(41)을 갖는다. 소자탑재 기판(20)과 지지기재부착 봉지재(1)를 유지한 프레임기구(31)는, 진공챔버(32) 내부에 재치된다.
진공챔버(32)는, 예를 들어, 상측 플레이트(35)의 주변부의 플랜지의 하단에 O링(37)을 마련하고, 상측 플레이트(35)와 하측 플레이트(36)를 밀착시킴으로써 형성할 수 있다. 상측 플레이트(35)와 하측 플레이트(36)에는, 각각 히터를 내장할 수 있다. 이들 히터에 의해, 진공 라미네이션 중에, 열경화성 수지층(3)을 가열하여 경화시킬 수 있다. 즉, 진공 라미네이션과 동시에 소자 탑재면 또는 면소자 형성면을 봉지할 수 있다.
진공수단(33)은, 진공챔버(32)와 접속하는 진공펌프를 가지고, 진공챔버(32)내를 소정의 감압도, 예를 들어 1kPa 이하에서 진공상태로 한다.
가압수단(34)은, 진공챔버(32) 내부에 재치된 프레임기구(31)를 소정의 가압력으로 가압한다. 이에 따라, 프레임기구(31)로 둘러싼 지지기재부착 봉지재(1)를 소자탑재 기판(20)과 함께 진공 라미네이션할 수 있다. 가압수단(34)은, 예를 들어, 상측 플레이트(35)와 하측 플레이트(36)의 사이에 마련되는 다이어프램 러버(38)와, 상측 플레이트(35)와 다이어프램 러버(38)의 사이에 압축공기를 보내는 압축기(도시하지 않음)로 구성할 수 있다. 상측 플레이트(35)와 다이어프램 러버(38)의 사이에 압축공기를 보냄으로써 다이어프램 러버(38)가 팽창하고, 다이어프램 러버(38)와 하측 플레이트(36)에서 소자탑재 기판(20)과 지지기재부착 봉지재(1)를 프레임기구(31)를 개재하여 끼움으로써, 진공 라미네이션이 행해진다. 이 경우, 가압수단(34)의 가압력은, 보내는 압축공기의 양에 따라서 조정된다.
진공수단(33)의 진공펌프는, 상측 플레이트(35)측과 하측 플레이트(36)측의 양측으로부터 진공챔버(32)에 접속하는 것으로 할 수 있다. 이에 따라, 다이어프램 러버(38)에서 상하 2개로 분할된 진공챔버(32)의 각각에 대하여, 독립적으로 진공배기할 수 있다.
이하, 프레임기구(31)의 바람직한 형태에 대하여, 도 2, 도 3을 참조하여 상세하게 설명한다.
도 2, 도 3에 나타낸 프레임기구(31)는, 상부(43)와 하부(44)로 분리 가능하게 구성되어 있다. 하부(44)는, 바닥부(45)와 측면부(46)를 가지고 있다. 도 3에 나타낸 바와 같이, 상부(43)와 하부(44)를 분리함으로써, 지지기재부착 봉지재(1)를 용이하게 바닥부(45) 상에 재치할 수 있다.
측면부(46)는, 바닥부(45)에 대하여 슬라이드 이동하면서 상하방향으로 이동하도록 구성할 수 있다. 이 경우, 바닥부(45) 혹은 측면부(46)의 일부는, 예를 들어, 불소수지 등의 내열성의 수지로 이루어진 것이 바람직하다. 이러한 것이면, 예를 들어, 상기 슬라이드 이동을 행하기 위하여 상기 바닥부(45)와 측면부(46)에 형성된 간극을 내열성의 수지로 최대한 작게 할 수 있다. 그 결과, 수지가 이 간극으로부터 누출되는 것을 억제할 수 있고, 열경화성 수지층(3)을 보다 확실히 정밀도 좋게 성형할 수 있다.
프레임기구(31)는, 잉여의 열경화성 수지층(3), 즉, 제조하는 반도체장치에 필요한 양보다 많은 양의 수지를 외부에 배출하는 수지배출수단(47)을 가지고 있다. 이 수지배출수단(47)은, 지지기재부착 봉지재(1)와 소자탑재 기판(20)의 사이의 공간(42)과 접속하는 구멍(도시하지 않음)을 개재하여 배출된 수지를 격납하는 격납부(48)와, 수지가 필요 이상으로 배출되는 것을 방지하기 위한 누름수단(49)을 가진다. 수지배출수단(47)에 의해, 보이드가 억제된 원하는 두께의 열경화성 수지층(3)을 확실히 정밀도 좋게 성형할 수 있다. 도 2, 도 3에 나타낸 예에서는, 누름수단(49)은 스프링을 이용하여 구성되어 있다.
수지배출수단(47)을 갖는 본 발명의 진공 라미네이션 장치(30)에서는, 가압수단(34)의 가압력을 조정함으로써, 원하는 두께의 반도체장치를 제조할 수 있다.
예를 들어, 복수의 반도체소자를 탑재한 기판 또는 복수의 반도체소자를 형성한 웨이퍼를 이용하여 반도체장치를 제조할 때, 불량의 반도체소자가 있는 경우에는, 그 불량소자를 기판 또는 웨이퍼로부터 제거하고 나서 봉지를 행한다. 이 경우, 제조하는 반도체장치에 필요한 열경화성 수지층(3)의 양은 제거한 불량소자의 체적만큼 많아진다. 상기와 같은 수지배출수단(47)을 갖는 진공 라미네이션 장치를 이용하면, 미리 필요한 양보다 많은 양의 열경화성 수지층(3)을 지지기재(2)에 적층해 두고, 잉여의 열경화성 수지층(3)을 외부에 배출하면서 진공 라미네이션을 행할 수 있으므로, 수지량의 관리가 매우 용이해진다.
지지기재부착 봉지재(1)의 열경화성 수지층(3)의 일부가 지지기재(2) 상으로부터 떨어지는 것을 방지하기 위하여, 열경화성 수지층(3)을 상방을 향하게 하고, 소자탑재 기판(20)을 소자 탑재면을 하방을 향한 상태로 진공 라미네이션을 행하는 것이 바람직하다. 이 때문에, 도 3에 나타낸 바와 같이, 프레임기구(31)의 유지수단(41)은, 소자탑재 기판(20)의 주변부와 계합하는 고정구(50)를 가지고 있다. 이 유지수단(41)에 의해, 소자탑재 기판(20)을 소자 탑재면을 하방을 향한 상태로 상방으로부터 용이하게 유지할 수 있다.
이러한 본 발명의 진공 라미네이션 장치이면, 보이드 억제에 필요한, 예를 들어 1kPa 이하의 진공도로 진공 라미네이션을 행할 수 있고, 열경화성 수지층내에 보이드가 발생하는 것을 저비용으로 억제할 수 있다. 특히, 대면적의 기판 또는 웨이퍼를 이용한 경우의, 언더필내에 보이드가 발생하는 것을 억제할 수 있다. 또한, 도 6에 나타낸 바와 같이, 프레임기구(31)에 의해, 열경화성 수지층(3)이 처짐 형상으로 성형되는 것을 방지할 수 있고, 열경화성 수지층(3)의 성형성을 향상할 수 있다.
한편, 본 발명과 같은 프레임기구(31)가 없는 종래의 진공 라미네이션 장치에서는, 도 7에 나타낸 바와 같이, 열경화성 수지층(3)의 외주의 하단부분이 횡방향으로 넓어진, 이른바 처짐 형상으로 성형된다.
본 발명의 진공 라미네이션 장치의 프레임기구는, 이러한 수지 처짐을 방지하기 위하여, 지지기재부착 봉지재의 적어도 측면을 둘러쌀 수 있는 것이면 되고, 상기에 예시한 구성에 한정되지 않는다. 즉, 프레임기구는, 상기한 바와 같은 상부, 하부, 측면부, 바닥부 등의 복수의 부재로부터 구성되는 것에 한정되지 않고, 예를 들어, 프레임기구 전체가 일체적으로 구성된 것일 수도 있다.
이어서, 본 발명의 반도체장치의 제조방법에 대하여 설명한다.
도 4는, 예로서 플립 칩 접속방식의 소자탑재 기판을 이용한, 본 발명의 반도체장치의 제조방법의 일례를 나타낸 것이다. 본 발명의 반도체장치의 제조방법은, 지지기재부착 봉지재의 준비공정(도 4의 A), 소자 탑재면 또는 소자 형성면의 피복공정(도 4의 A, B)과 봉지공정(도 4의 B, C), 봉지후의 기판 또는 웨이퍼를 절단하는 절단공정(도 4의 C, D)을 갖는다. 본 발명에서는, 피복공정을 프레임기구(31)를 이용하여 진공 라미네이션으로 행하는 것에 특징을 갖는다.
<준비공정>
우선, 도 4에 나타낸 바와 같은, 지지기재부착 봉지재(1)를 준비한다. 지지기재부착 봉지재(1)는, 지지기재(2)의 편면에 열경화 수지층(3)을 적층함으로써 제작된다. 또한, 이 공정에서, 지지기재부착 봉지재(1)에 의해 봉지하는 대상인, 소자탑재 기판(20) 또는 소자형성 웨이퍼를 준비할 수 있다.
열경화 수지층(3)을 적층하는 방법으로는, 예를 들어 지지기재(2)의 편면에 미경화의 열경화성 수지를 시트상 혹은 필름상으로 적층하고 진공 라미네이트나 고온 진공 프레스, 열롤 등을 이용함으로써 형성하는 방법, 감압 또는 진공하에서 인쇄나 디스펜스 등으로 액상 에폭시 수지나 실리콘 수지 등의 열경화성 수지를 도포하고 가열하는 방법, 미경화의 열경화성 수지를 프레스 성형하는 방법을 들 수 있다.
지지기재부착 봉지재(1)의 열경화 수지층(3)을 형성하지 않는 측의 지지기재(2)의 표면에 박막의 수지층을 형성할 수도 있다. 이 박막의 수지층을 형성하는 방법으로는, 예를 들어 지지기재(2)에, 인쇄 방식, 스프레이 방식, 코팅 방식, 혹은 종래의 에폭시경화성 수지나 실리콘경화성 수지 등으로 이용되어 온 프레스 성형, 필름의 열압착 방식으로 형성하고, 열 또는 광으로 경화시키는 방법 등을 들 수 있다.
이러한 박막의 수지층을 형성함으로써, 지지기재부착 봉지재(1)를 이용하여 봉지된 반도체장치는, 종래의 에폭시수지 등으로 봉지된 반도체장치와 동일한 외관 및 레이저 마킹성을 얻을 수 있다.
[지지기재]
지지기재(2)는, 후술하는 열경화 수지층(3)을 경화시켰을 때의 수축응력을 억제하는 효과를 나타내는 것이며, 봉지후의 기판 또는 웨이퍼의 휨을 저감시키고, 1개 이상의 반도체소자를 배열, 접착시킨 기판을 보강하기 위해 중요하다. 이 때문에, 지지기재(2)는 딱딱하고 강직한 것이 바람직한데, 지지기재(2)로서 사용할 수 있는 것은 특별히 한정되지 않고, 봉지하는 대상이 되는 소자탑재 기판 또는 소자형성 웨이퍼에 따라, 무기기판, 금속기판, 또는 유기수지기판을 사용할 수 있다. 특히 유기수지기판을 사용하는 경우에는, 섬유기재함유의 유기수지기판을 사용할 수도 있다.
무기기판으로는 세라믹기판, 유리기판, 실리콘웨이퍼 등, 금속기판으로는 표면이 절연처리된 구리나 알루미늄기판 등을 대표적인 것으로서 들 수 있다. 유기수지기판으로는 섬유기재에 열경화성 수지나 필러 등을 함침시켜 이루어지는 수지함침 섬유기재, 나아가 열경화성 수지를 반경화 또는 경화한 수지함침 섬유기재나, 열경화성 수지 등을 기판상으로 성형한 수지기판을 들 수 있다. 대표적인 것으로서, BT(비스말레이미드트리아진)수지기판, 유리에폭시기판, FRP(섬유강화플라스틱)기판 등을 들 수 있다.
유기수지기판에 이용하는 섬유기재로서 사용할 수 있는 것으로는, 예를 들어 탄소섬유, 유리섬유, 석영유리섬유, 금속섬유 등의 무기섬유, 방향족 폴리아미드섬유, 폴리이미드섬유, 폴리아미드이미드섬유 등의 유기섬유, 나아가서는 탄화규소섬유, 탄화티탄섬유, 보론섬유, 알루미나섬유 등을 들 수 있고, 제품특성에 따라 어떠한 것도 사용할 수 있다. 또한, 가장 바람직한 섬유기재로는 유리섬유, 석영섬유, 탄소섬유 등을 들 수 있다. 그 중에서도 절연성이 높은 유리섬유나 석영유리섬유가 섬유기재로서 바람직하다.
유기수지기판에 이용하는 열경화성 수지로는 특별히 한정되지 않지만, BT수지, 에폭시수지 등이나, 통상 반도체소자의 봉지에 사용되는 하기에 예시하는 바와 같은 에폭시수지, 실리콘수지, 에폭시수지와 실리콘수지로 이루어진 혼성수지, 나아가 시아네이트에스테르수지 등을 들 수 있다.
섬유기재에 함침시키는 열경화성 수지로서 열경화성 에폭시수지를 이용한 수지함침 섬유기재, 또는 에폭시수지를 함침후에 반경화한 것을 지지기재로서 사용하여 지지기재부착 봉지재를 제작하는 경우, 지지기재의 편면 상에 형성되는 열경화 수지층에 이용하는 열경화성 수지도 에폭시수지인 것이 바람직하다. 이와 같이, 지지기재에 함침시킨 열경화성 수지와 열경화 수지층의 열경화성 수지가 동종의 수지이면, 소자 탑재면 또는 소자 형성면을 일괄봉지할 때에 동시에 경화시킬 수 있고, 이에 따라 한층 강고한 봉지기능이 달성되기 때문에 바람직하다.
또한, 섬유기재에 함침시키는 열경화성 수지로서 실리콘수지, 에폭시수지와 실리콘수지로 이루어진 혼성수지, 시아네이트에스테르수지 등을 이용한 경우도 마찬가지로, 지지기재에 함침시킨 열경화성 수지와 열경화 수지층의 열경화성 수지가 동종의 수지인 것이 바람직하다.
지지기재의 두께는, 무기기판, 금속기판, 또는 유기수지기판의 모든 경우에서 20마이크론(μm)~1mm인 것이 바람직하고, 30마이크론~500마이크론인 것이 보다 바람직하다. 20마이크론 이상이면 지나치게 얇아서 변형되기 쉬워지는 것을 억제할 수 있으므로 바람직하고, 또한 1mm 이하이면 반도체장치 그 자체가 두꺼워지는 것을 억제할 수 있으므로 바람직하다.
[열경화 수지층]
열경화 수지층(3)은, 후술하는 바와 같이, 반도체소자를 봉지할 때의 봉지재로서 기능한다. 예를 들어, 플립 칩 접속방식으로 기판에 탑재된 반도체소자를 봉지하는 경우에는, 언더필을 위한 수지층으로도 된다.
열경화 수지층(3)의 두께는 20마이크론 이상 2000마이크론 이하인 것이 바람직하다. 20마이크론 이상이면 소자 탑재면 또는 소자 형성면을 봉지하기에 충분하며, 지나치게 얇은 것에 의한 충전성의 불량이 발생하는 것을 억제할 수 있기 때문에 바람직하고, 2000마이크론 이하이면 봉지된 반도체장치가 지나치게 두꺼워지는 것을 억제할 수 있기 때문에 바람직하다.
열경화 수지층(3)에 이용되는 수지는, 특별히 한정은 되지 않지만, 통상, 반도체소자의 봉지에 사용되는 액상 에폭시수지나 고형의 에폭시수지, 실리콘수지, 또는 에폭시수지와 실리콘수지로 이루어진 혼성수지, 시아네이트에스테르수지 등의 열경화성 수지인 것이 바람직하다. 특히, 열경화 수지층(3)은, 50℃ 미만에서 고형화하고, 또한 50℃ 이상 150℃ 이하에서 용융하는 에폭시수지, 실리콘수지, 및 에폭시실리콘혼성수지, 시아네이트에스테르수지 중 어느 하나를 포함하는 것이 바람직하다.
[소자탑재 기판 또는 소자형성 웨이퍼]
소자탑재 기판으로는, 예를 들어, 도 4에 나타낸 바와 같은, 플립 칩 접속방식으로 반도체소자(5)를 복수개의 범프(6)를 개재하여 탑재한 기판(7)을 들 수 있다. 이 기판(7)은, 갭사이즈(기판과 반도체칩의 간극의 폭)의 범위가 10~200μm 정도인 것이 바람직하다. 혹은, 1개 이상의 반도체소자를 접착제로 무기기판, 금속기판 혹은 유기기판 상에 탑재한 기판이어도 된다. 소자형성 웨이퍼로는, 표면에 반도체소자가 형성된 웨이퍼를 들 수 있다. 또한, 소자탑재 기판은, 반도체소자를 탑재하고 배열한 반도체소자 어레이를 포함한다.
소자탑재 기판 또는 소자형성 웨이퍼는, 200mm×200mm 이상 혹은 200mmφ 이상의 면적, 예를 들어, 300mm×300mm 혹은 300mmφ 이상의 면적을 갖는 것으로 할 수 있다.
<피복공정>
피복공정에서는, 지지기재부착 봉지재(1)의 열경화성 수지층(3)에 의해, 소자탑재 기판(20)의 소자 탑재면(또는 소자형성 웨이퍼의 소자 형성면)을 피복한다(도 4의 A, B). 도 4에 나타낸 바와 같은 플립 칩 접속방식의 기판을 피복하는 경우에는, 이 피복공정에서 언더필링도 동시에 행해진다.
본 발명에 있어서 피복공정은, 상기한 본 발명의 진공 라미네이션 장치를 이용하여 행한다. 구체적으로는, 도 5에 나타낸 바와 같이, 지지기재부착 봉지재(1)의 적어도 측면을 프레임기구(31)로 둘러싸고, 소자탑재 기판(20) 또는 소자형성 웨이퍼를, 지지기재부착 봉지재(1)의 열경화성 수지층(3)에 공간(42)을 개재하여 대향시키면서 유지한다. 이 때, 상기한 바와 같이, 열경화성 수지(3)의 일부가 지지기재(2) 상으로부터 떨어지는 것을 방지하기 위하여, 기판(20)(또는 웨이퍼)을 소자 탑재면(또는 소자 형성면)을 하방을 향한 상태로, 기판(20)(또는 웨이퍼)의 주변부에 고정구를 계합시켜 상방으로부터 유지하는 것이 바람직하다.
이 프레임기구(31)로 둘러싼 지지기재부착 봉지재(1)를 기판(20) 또는 웨이퍼와 함께 진공 라미네이션한다.
상기 준비공정에 있어서, 제조하는 반도체장치에 필요한 양보다 많은 양의 열경화성 수지층(3)을 지지기재(2)에 적층해 두고, 피복공정을, 잉여의 열경화성 수지층(3)을 외부에 배출하면서 행하는 것이 바람직하다. 이와 같이 하면, 지지기재(2)에 적층하는 열경화성 수지층(3)의 양의 복잡한 조정을 행할 필요가 없어지므로, 반도체장치의 제조가 용이해짐과 함께, 열경화성 수지층(3)의 보이드의 발생을 보다 확실히 억제할 수 있다. 여기서, 제조하는 반도체장치에 필요한 양은, 예를 들어, 반도체소자가 1개도 없는 기판 또는 웨이퍼를 지지기재부착 봉지재(1)로 봉지한 경우에 원하는 두께의 반도체장치가 얻어지는데 필요한 양으로 할 수 있다. 이와 같이 하면, 불량의 반도체소자의 개수에 상관없이, 수지량을 용이하게 결정할 수 있다.
피복공정은, 감압도를 10Pa 내지 1kPa로 한 진공 라미네이션에 의해 행할 수 있다. 감압도를 1kPa 이하로 하여 진공 라미네이션을 행하면, 열경화성 수지층(3)내에 보이드가 발생하는 것을 확실히 억제할 수 있다. 감압도를 10Pa 이상으로 하면, 진공설비를 위한 높은 비용이 필요하게 되는 일도 없다.
<봉지공정>
봉지공정에서는, 상기의 피복공정 후에, 열경화 수지층(3)을 가열, 경화함으로써, 소자 탑재면 또는 소자 형성면을 일괄봉지하는 공정이다(도 4의 B).
도 4의 B로 나타낸 바와 같이, 봉지후의 기판(4)은, 복수개의 범프(6)를 개재하여 반도체소자(5)가 탑재된 기판(7)의 소자 탑재면을, 열경화 수지층(3)에 의해 봉지함과 동시에 언더필링을 행하고, 열경화 수지층(3)을 가열, 경화함으로써 봉지수지층(3')으로 하고, 지지기재부착 봉지재(1)에 의해 일괄봉지된 것이다.
진공 라미네이션에 의해 피복공정 및 봉지공정을 실시하는 방법에 대하여 이하에 보다 상세하게 설명한다. 여기서는 예로서, 상기 본 발명의 진공 라미네이션 장치(30)를 이용하여, 미경화의 열경화성 실리콘수지로 이루어진 열경화성 수지층을 갖는 지지기재부착 봉지재로, 도 4에 나타낸 바와 같은 플립 칩 접속방식의 소자탑재 기판(20)을 봉지하는 경우에 대하여, 도 5를 참조하면서 설명한다.
지지기재부착 봉지재(1)를 진공 라미네이션 장치(30)의 프레임기구(31)의 바닥부 상에 재치하고, 지지기재부착 봉지재(1)의 적어도 측면을 프레임기구(31)로 둘러싼다. 소자탑재 기판(20)을, 프레임기구(31)로 지지기재부착 봉지재(1)의 열경화성 수지층(3)에 공간(42)을 개재하여 대향시키면서 유지한다(도 5의 A). 혹은, 이와 같이 프레임기구(31)로 지지기재부착 봉지재(1)와 소자탑재 기판(20)을 유지한 후에, 프레임기구(31)를 진공 라미네이션 장치(30)의 바닥부 상에 재치할 수도 있다. 혹은, 지지기재부착 봉지재(1)의 열경화성 수지층(3)이 소자 탑재면의 상방에 재치되도록 할 수도 있다.
상하 플레이트(35, 36)에 내장된 히터를 상하 플레이트(35, 36)가 소정온도, 예를 들어 150℃로 가열되도록 설정한다. 이들 히터에 의해 진공하에서 소자탑재 기판(20)을 가열할 수 있다. 상측 플레이트(35)측으로부터, 상측 플레이트(35)와 다이어프램 러버(38)로 둘러싼 공간내를 감압하고, 다이어프램 러버(38)를 상측 플레이트(35)에 밀착시킨다(도 5의 B).
그 후, 하측 플레이트(36)를 상승시켜 진공챔버(32)를 형성하고, 하측 플레이트(36)측으로부터 진공챔버(32)내를 감압한다(도 5의 C). 진공챔버(32)내가 소정의 감압도, 예를 들어 1kPa 이하로 감압되면, 상측 플레이트(35)와 진공펌프를 연결하는 배관의 밸브를 닫고, 상측 플레이트(35)와 다이어프램 러버(38)의 사이에 압축공기를 보낸다(도 5의 D). 이에 따라, 다이어프램 러버(38)가 팽창하고, 소자탑재 기판(20)과 지지기재부착 봉지재(1)를 프레임기구(31)를 개재하여 다이어프램 러버(38)와 하측 플레이트(36)로 끼움으로써, 진공 라미네이션이 행해진다. 그 결과, 열경화성 수지층(3)에 보이드나 처짐 형상이 발생하는 것을 효과적으로 억제하면서, 소자 탑재면을 피복할 수 있다. 이 때, 언더필링도 동시에 행해진다.
이와 동시에, 열경화성 수지층(3)의 경화가 진행되고, 소자 탑재면의 봉지가 완료된다. 즉, 봉지공정이 피복공정에 이어서 행해진다. 경화시간으로는 3~20분 정도이면 충분하다. 열경화성 수지층(3)은 경화할 때에 수축응력을 발생하는데, 본 발명에서는, 지지기재부착 봉지재를 이용하고 있으므로, 이 수축응력에 의한 기판의 휨을 지지기재(2)에 의해 억제할 수 있다. 진공 라미네이션이 완료되면 진공챔버내를 상압으로 되돌리고, 하측 플레이트(36)를 하강시켜, 봉지후의 소자탑재 기판을 취출(取出)한다.
상기 공정에 의해 보이드와 처짐이 없는 열경화성 수지층(3)이 정밀도 좋게 성형된, 휨이 없는 봉지후의 소자탑재 기판을 얻을 수 있다. 취출한 소자탑재 기판은 통상, 150~250℃의 온도에서 1~8시간, 특히 150~180℃의 온도에서 1~4시간 포스트큐어함으로써 전기특성이나 기계특성을 안정화시킬 수 있다.
여기서는, 플립 칩 접속방식의 기판의 피복 및 봉지에 대하여 설명하는데, 상기한 바와 같은 반도체소자를 접착제로 탑재한 기판이나, 표면에 반도체소자가 형성된 웨이퍼에도 마찬가지로 본 발명의 방법을 적용하여, 동일한 효과를 얻을 수 있다.
<개별화(個片化)공정>
개별화공정은, 상기의 봉지공정후의 기판 또는 웨이퍼를 다이싱에 의해 절단하는 공정이다(도 4의 C, D). 봉지후의 기판은, 도 4의 C의 점선으로 나타낸 위치에서, 예를 들어 다이싱 블레이드를 이용하여 절단된다. 이 공정에 의해, 개별화된 반도체장치(8)를 얻을 수 있다(도 4의 D).
이와 같이 하여 제조된 반도체장치이면, 기판 또는 웨이퍼 상의 반도체소자가 보이드가 없는 열경화성 수지층으로 봉지되고, 대면적·박형의 기판 또는 웨이퍼를 이용한 경우에도 휨이 적고, 또한 내열이나 내습신뢰성 등이 우수한 고품질의 반도체장치가 된다.
[에폭시수지]
상기 지지기재부착 봉지재의 열경화 수지층에 이용되는 에폭시수지는 특별히 한정되지 않지만, 예를 들어, 비스페놀A형 에폭시수지, 비스페놀F형 에폭시수지 등의 비스페놀형 에폭시수지, 3,3',5,5'-테트라메틸-4,4'-비페놀형 에폭시수지 또는 4,4'-비페놀형 에폭시수지와 같은 비페놀형 에폭시수지, 페놀노볼락형 에폭시수지, 크레졸노볼락형 에폭시수지, 비스페놀A노볼락형 에폭시수지, 나프탈렌디올형 에폭시수지, 트리스페닐올메탄형 에폭시수지, 테트라키스페닐올에탄형 에폭시수지, 및 페놀디시클로펜타디엔노볼락형 에폭시수지의 방향환을 수소화한 에폭시수지, 지환식 에폭시수지 등 실온에서 액상이나 고체의 공지의 에폭시수지를 들 수 있다. 또한, 필요에 따라, 상기 이외의 에폭시수지를 목적에 따라 일정량 병용할 수 있다.
에폭시수지로 이루어진 열경화 수지층에는 에폭시수지의 경화제를 첨가할 수 있다. 이러한 경화제로는, 페놀노볼락 수지, 각종 아민 유도체, 산무수물이나 산무수물기를 일부 개환시키고 카르본산을 생성시킨 것 등을 사용할 수 있다. 그 중에서도 제조하는 반도체장치의 신뢰성을 확보하기 위하여 페놀노볼락 수지를 이용하는 것이 바람직하다. 특히, 에폭시수지와 페놀노볼락 수지의 혼합비를 에폭시기와 페놀성 수산기의 비율이 1:0.8~1.3이 되도록 혼합하는 것이 바람직하다.
나아가, 에폭시수지와 경화제의 반응을 촉진하기 위하여, 반응촉진제로서 이미다졸 유도체, 포스핀 유도체, 아민 유도체, 유기알루미늄 화합물 등의 금속 화합물 등을 사용할 수도 있다.
에폭시수지로 이루어진 열경화 수지층에는, 추가로 필요에 따라 각종의 첨가제를 배합할 수 있다. 예를 들어, 수지의 성질을 개선하는 목적으로 다양한 열가소성수지, 열가소성 엘라스토머, 유기합성고무, 실리콘계 등의 저응력제, 왁스류, 할로겐트랩제 등의 첨가제를 목적에 따라 첨가 배합할 수 있다.
에폭시수지로 이루어진 열경화 수지층은, 반도체소자를 봉지하는 수지층이 되는 점에서 염소 등의 할로겐이온, 또한 나트륨 등의 알칼리이온은 최대한 줄인 것이 바람직하다. 각 이온을 줄이는 방법으로는, 이온교환수 50ml에 시료 10g을 첨가하고, 밀봉하여 120℃의 오븐 중에 20시간 정치한 후, 가열추출하는 방법을 들 수 있고, 120℃에서의 추출에서 모든 이온이 10ppm 이하인 것이 바람직하다.
[실리콘수지]
지지기재부착 봉지재의 열경화 수지층에 이용되는 실리콘수지는 특별히 한정되지 않지만, 예를 들어 열경화성 실리콘수지, UV경화성 실리콘수지 등이 사용가능하다. 특히, 실리콘수지로 이루어진 열경화 수지층은 부가경화형 실리콘수지 조성물을 포함하는 것이 바람직하다. 부가경화형 실리콘수지 조성물로는, (A) 비공역 이중결합을 갖는 유기규소 화합물(예를 들어, 알케닐기함유 디오가노폴리실록산), (B) 오가노하이드로젠폴리실록산, 및 (C) 백금계 촉매를 필수성분으로 하는 것이 특히 바람직하다. 이하, 이들 (A)~(C) 성분에 대하여 설명한다.
(A)성분: 비공역 이중결합을 갖는 유기규소 화합물
(A)성분의 비공역 이중결합을 갖는 유기규소 화합물로는,
R11R12R13SiO-(R14R15SiO)a-(R16R17SiO)b-SiR11R12R13 (1)
(식 중, R11은 비공역 이중결합함유 일가탄화수소기를 나타내고, R12~R17은 각각 동일 또는 이종(異種)의 일가탄화수소기를 나타내고, a 및 b는 0≤a≤500, 0≤b≤250, 또한 0≤a+b≤500을 만족시키는 정수이다.)
로 표시되는 분자쇄 양말단이 지방족 불포화기함유 트리오가노실록시기로 봉쇄된 직쇄상 디오가노폴리실록산 등의, 오가노폴리실록산이 예시된다.
상기 일반식(1) 중, R11은 비공역 이중결합함유 일가탄화수소기이며, 바람직하게는 탄소수 2~8, 특히 바람직하게는 탄소수 2~6의 알케닐기로 대표되는 지방족 불포화결합을 갖는 비공역 이중결합함유 일가탄화수소기이다.
상기 일반식(1) 중, R12~R17은 각각 동일 또는 이종의 일가탄화수소기이며, 바람직하게는 탄소수 1~20, 특히 바람직하게는 탄소수 1~10의 알킬기, 알케닐기, 아릴기, 아랄킬기 등을 들 수 있다. 또한, 이 중 R14~R17은, 보다 바람직하게는 지방족 불포화결합을 제거하는 일가탄화수소기이며, 특히 바람직하게는 알케닐기 등의 지방족 불포화결합을 갖지 않는 알킬기, 아릴기, 아랄킬기 등을 들 수 있다. 나아가, 이 중 R16, R17은 방향족 일가탄화수소기인 것이 바람직하고, 페닐기나 톨릴기 등의 탄소수 6~12의 아릴기 등인 것이 특히 바람직하다.
상기 일반식(1) 중, a 및 b는 0≤a≤500, 0≤b≤250, 또한 0≤a+b≤500을 만족시키는 정수이며, a는 10≤a≤500인 것이 바람직하고, b는 0≤b≤150인 것이 바람직하고, 또한 a+b는 10≤a+b≤500을 만족시키는 것이 바람직하다.
상기 일반식(1)로 표시되는 오가노폴리실록산은, 예를 들어, 환상 디페닐폴리실록산, 환상 메틸페닐폴리실록산 등의 환상 디오가노폴리실록산과, 말단기를 구성하는 디페닐테트라비닐디실록산, 디비닐테트라페닐디실록산 등의 디실록산과의 알칼리평형화 반응에 의해 얻을 수 있는데, 이 경우, 알칼리 촉매(특히 KOH 등의 강알칼리)에 의한 평형화 반응에 있어서는, 소량의 촉매로 불가역반응으로 중합이 진행되기 때문에, 정량적으로 개환중합만이 진행되고, 말단봉쇄율도 높기 때문에, 통상, 실라놀기 및 클로르분은 함유되지 않는다.
상기 일반식(1)로 표시되는 오가노폴리실록산으로는, 구체적으로 하기의 것이 예시된다.
[화학식 1]
Figure pat00001
(상기 식에 있어서, k, m은, 0≤k≤500, 0≤m≤250, 또한 0≤k+m≤500을 만족시키는 정수이며, 바람직하게는 5≤k+m≤250, 또한 0≤m/(k+m)≤0.5를 만족시키는 정수이다.)
(A)성분으로는, 상기 일반식(1)로 표시되는 직쇄구조를 갖는 오가노폴리실록산 외에, 필요에 따라, 3관능성 실록산 단위, 4관능성 실록산 단위 등을 포함하는 3차원 망목구조를 갖는 오가노폴리실록산을 병용할 수도 있다. 이러한 비공역 이중결합을 갖는 유기규소 화합물은 1종 단독으로 이용할 수도 2종 이상을 혼합하여 이용할 수도 있다.
(A)성분의 비공역 이중결합을 갖는 유기규소 화합물 중의 비공역 이중결합을 갖는 기(Si원자에 결합하는 이중결합을 갖는 일가탄화수소기)의 양은, 전체 일가탄화수소기(Si원자에 결합하는 모든 일가탄화수소기) 중 0.1~20몰%인 것이 바람직하고, 보다 바람직하게는 0.2~10몰%, 특히 바람직하게는 0.2~5몰%이다. 비공역 이중결합을 갖는 기의 양이 0.1몰% 이상이면 경화시켰을 때에 양호한 경화물을 얻을 수 있고, 20몰% 이하이면 경화시켰을 때의 기계적 특성이 좋으므로 바람직하다.
또한, (A)성분의 비공역 이중결합을 갖는 유기규소 화합물은 방향족 일가탄화수소기(Si원자에 결합하는 방향족 일가탄화수소기)를 갖는 것이 바람직하고, 방향족 일가탄화수소기의 함유량은, 전체 일가탄화수소기(Si원자에 결합하는 모든 일가탄화수소기)의 0~95몰%인 것이 바람직하고, 보다 바람직하게는 10~90몰%, 특히 바람직하게는 20~80몰%이다. 방향족 일가탄화수소기는 수지 중에 적량 포함되는 것이, 경화시켰을 때의 기계적 특성이 좋고 제조도 하기 쉽다고 하는 이점이 있다.
(B)성분: 오가노하이드로젠폴리실록산
(B)성분으로는, 한분자 중에 규소원자에 결합한 수소원자(SiH기)를 2개 이상 갖는 오가노하이드로젠폴리실록산이 바람직하다. 한분자 중에 규소원자에 결합한 수소원자(SiH기)를 2개 이상 갖는 오가노하이드로젠폴리실록산이면, 가교제로서 작용하고, (B)성분 중의 SiH기와 (A)성분의 비닐기, 알케닐기 등의 비공역 이중결합함유기가 부가 반응함으로써, 경화물을 형성할 수 있다.
또한, (B)성분의 오가노하이드로젠폴리실록산은, 방향족 일가탄화수소기를 갖는 것이 바람직하다. 이와 같이, 방향족 일가탄화수소기를 갖는 오가노하이드로젠폴리실록산이면, 상기의 (A)성분과의 상용성을 높일 수 있다. 이러한 오가노하이드로젠폴리실록산은 1종 단독으로 이용할 수도 2종 이상을 혼합하여 이용할 수도 있고, 예를 들어, 방향족 탄화수소기를 갖는 오가노하이드로젠폴리실록산을 (B)성분의 일부 또는 전부로 포함시킬 수 있다.
(B)성분의 오가노하이드로젠폴리실록산으로는, 이에 한정되는 것은 아니지만, 1,1,3,3-테트라메틸디실록산, 1,3,5,7-테트라메틸시클로테트라실록산, 트리스(디메틸하이드로젠실록시)메틸실란, 트리스(디메틸하이드로젠실록시)페닐실란, 1-글리시독시프로필-1,3,5,7-테트라메틸시클로테트라실록산, 1,5-글리시독시프로필-1,3,5,7-테트라메틸시클로테트라실록산, 1-글리시독시프로필-5-트리메톡시실릴에틸-1,3,5,7-테트라메틸시클로테트라실록산, 양말단트리메틸실록시기봉쇄 메틸하이드로젠폴리실록산, 양말단트리메틸실록시기봉쇄 디메틸실록산·메틸하이드로젠실록산 공중합체, 양말단디메틸하이드로젠실록시기봉쇄 디메틸폴리실록산, 양말단디메틸하이드로젠실록시기봉쇄 디메틸실록산·메틸하이드로젠실록산 공중합체, 양말단트리메틸실록시기봉쇄 메틸하이드로젠실록산·디페닐실록산 공중합체, 양말단트리메틸실록시기봉쇄 메틸하이드로젠실록산·디페닐실록산·디메틸실록산 공중합체, 트리메톡시실란 중합체, (CH3)2HSiO1 /2단위와 SiO4 /2단위로 이루어진 공중합체, (CH3)2HSiO1 /2단위와 SiO4 /2단위와 (C6H5)SiO3 /2단위로 이루어진 공중합체 등을 들 수 있다.
또한, 하기 구조로 나타내는 단위를 사용하여 얻어지는 오가노하이드로젠폴리실록산도 이용할 수 있다.
[화학식 2]
Figure pat00002

(B)성분의 오가노하이드로젠폴리실록산의 분자구조는, 직쇄상, 환상, 분지상, 3차원 망목구조 중 어느 하나일 수도 있지만, 한분자 중의 규소원자의 수(또는 중합체의 경우는 중합도)는 2 이상이 바람직하고, 보다 바람직하게는 3~500, 특히 바람직하게는 4~300 정도의 것을 사용할 수 있다.
(B)성분의 오가노하이드로젠폴리실록산의 배합량은, (A)성분의 알케닐기 등의 비공역 이중결합을 갖는 기 1개당 (B)성분 중의 규소원자결합 수소원자(SiH기)가 0.7~3.0개가 되는 양인 것이 바람직하다.
(C)성분: 백금계 촉매
(C)성분의 백금계 촉매로는, 예를 들어 염화백금산, 알코올 변성 염화백금산, 킬레이트 구조를 갖는 백금착체 등을 들 수 있다. 이들은 1종 단독으로도, 2종 이상의 조합으로도 사용할 수 있다.
(C)성분의 백금계 촉매의 배합량은, 경화유효량이며 소위 촉매량이면 되고, 통상, (A)성분 및 (B)성분의 총질량 100질량부당, 백금족 금속의 질량환산으로 0.1~500ppm인 것이 바람직하고, 특히 0.5~100ppm의 범위인 것이 바람직하다.
실리콘수지로 이루어진 열경화 수지층은, 반도체소자를 봉지하는 수지층이 되는 점에서 염소 등의 할로겐이온, 또는 나트륨 등의 알칼리이온은 최대한 줄인 것이 바람직하다. 각 이온을 줄이는 방법으로는, 에폭시수지와 동일하며, 120℃에서의 추출에서 모든 이온이 10ppm 이하인 것이 바람직하다.
[에폭시수지와 실리콘수지로 이루어진 혼성수지]
지지기재부착 봉지재의 열경화 수지층에 이용되는 에폭시수지와 실리콘수지로 이루어진 혼성수지는 특별히 한정되지 않지만, 예를 들어 상술한 에폭시수지와 상술의 실리콘수지를 이용한 것을 들 수 있다.
혼성수지로 이루어진 열경화 수지층은, 반도체소자를 봉지하는 수지층이 되는 점에서 염소 등의 할로겐이온, 또한 나트륨 등의 알칼리이온은 최대한 줄이는 것이 바람직하다. 각 이온을 줄이는 방법으로는, 에폭시수지 및 실리콘수지와 동일하며, 120℃에서의 추출에서 모든 이온이 10ppm 이하인 것이 바람직하다.
[시아네이트에스테르수지]
지지기재부착 봉지재의 열경화 수지층에 이용되는 시아네이트에스테르수지는 특별히 한정되지 않지만, 예를 들어 시아네이트에스테르 화합물 또는 그 올리고머와, 경화제로서 페놀 화합물 및 디하이드록시나프탈렌 화합물 중 어느 하나 또는 양쪽을 배합한 수지조성물을 들 수 있다.
(시아네이트에스테르 화합물 또는 그 올리고머)
상기의 시아네이트에스테르수지에 이용되는 시아네이트에스테르 화합물 또는 그 올리고머로서 사용하는 성분은, 하기 일반식(2)로 표시되는 것이다.
[화학식 3]
Figure pat00003
(식 중, R1 및 R2는 수소원자 또는 탄소수 1~4의 알킬기를 나타내고, R3은
[화학식 4]
Figure pat00004
중 어느 하나를 나타내고, n=0~30의 정수이다. R4는 수소원자 또는 메틸기이다.)
여기서, 시아네이트에스테르 화합물로는, 1분자 중에 시아네이트기를 2개 이상 갖는 것이며, 구체적으로는, 다방향환의 2가페놀의 시안산에스테르, 예를 들어 비스(3,5-디메틸-4-시아네이트페닐)메탄, 비스(4-시아네이트페닐)메탄, 비스(3-메틸-4-시아네이트페닐)메탄, 비스(3-에틸-4-시아네이트페닐)메탄, 비스(4-시아네이트페닐)-1,1-에탄, 비스(4-시아네이트페닐)-2,2-프로판, 디(4-시아네이트페닐)에테르, 디(4-시아네이트페닐)티오에테르, 다가페놀의 폴리시안산에스테르, 예를 들어 페놀노볼락형 시아네이트에스테르, 크레졸노볼락형 시아네이트에스테르, 페닐아랄킬형 시아네이트에스테르, 비페닐아랄킬형 시아네이트에스테르, 나프탈렌아랄킬형 시아네이트에스테르 등을 들 수 있다.
상술의 시아네이트에스테르 화합물은 페놀류와 염화시안을 염기성하, 반응시킴으로써 얻어진다. 상기 시아네이트에스테르 화합물은, 그 구조로부터 연화점이 106℃인 고형의 것으로부터, 상온에서 액상인 것까지 폭넓은 특성을 갖는 것 중에서 용도에 맞추어 적절히 선택할 수 있다.
이 중, 시아네이트기의 당량이 작은 것, 즉 관능기간 분자량이 작은 것은 경화수축이 작고, 저열팽창, 고Tg의 경화물을 얻을 수 있다. 시아네이트기 당량이 큰 것은 약간 Tg가 저하되지만, 트리아진 가교간격이 플렉서블하게 되어, 저탄성화, 고강인화, 저흡수화를 기대할 수 있다.
또한, 시아네이트에스테르 화합물 중에 결합 혹은 잔존하고 있는 염소는 바람직하게는 50ppm 이하, 보다 바람직하게는 20ppm 이하인 것이 호적하다. 50ppm이하이면 장기 고온보관시 열분해에 의해 유리한 염소 혹은 염소이온이 산화된 Cu프레임이나 Cu와이어, Ag도금을 부식시키고, 박리나 전기적 불량을 일으킬 가능성이 없으므로 바람직하다. 또한, 수지의 절연성도 저하될 일이 없으므로 바람직하다.
(경화제)
일반적으로 시아네이트에스테르 화합물의 경화제나 경화촉매로는 금속염, 금속착체나 활성수소를 갖는 페놀성 수산기나 1급 아민류 등을 들 수 있는데, 특히 페놀 화합물이나 디하이드록시나프탈렌 화합물이 호적하게 이용된다.
페놀 화합물
상기의 시아네이트에스테르수지에 이용할 수 있는 페놀 화합물은 특별히 한정되지 않지만, 예를 들어 하기 일반식(3)으로 표시되는 것을 들 수 있다.
[화학식 5]
Figure pat00005
(식 중, R5 및 R6은 수소원자 또는 탄소수 1~4의 알킬기를 나타내고, R7은
[화학식 6]
Figure pat00006
중 어느 하나를 나타내고, p=0~30의 정수이다. R4는 수소원자 또는 메틸기이다.)
여기서 페놀 화합물로는 1분자 중에 2개 이상의 페놀성 수산기를 갖는 페놀 수지, 비스페놀F형 수지, 비스페놀A형 수지, 페놀노볼락 수지, 페놀아랄킬형 수지, 비페닐아랄킬형 수지, 나프탈렌아랄킬형 수지를 들 수 있고, 이들 중 1종을 단독으로 이용할 수도 있고, 2종 이상을 병용할 수도 있다.
페놀 화합물은 페놀수산기 당량이 작은 것, 예를 들어, 수산기 당량 120 이하인 것은 시아네이트기와의 반응성이 높고, 120℃ 이하의 저온에서도 경화반응이 진행된다. 이 경우는 시아네이트기에 대한 수산기의 몰비를 작게 하면 된다. 호적한 범위는 시아네이트기 1몰에 대하여 0.05~0.11몰이다. 이 경우, 경화수축이 적고, 저열팽창이며 고Tg의 경화물이 얻어진다.
한편 페놀수산기 당량이 큰 것, 예를 들어 수산기 당량 175 이상인 것은 시아네이트기와의 반응이 억제되어 보존성이 좋고, 유동성이 좋은 조성물이 얻어진다. 호적한 범위는 시아네이트기 1몰에 대하여 0.1~0.4몰이다. 이 경우 Tg는 약간 저하되지만 흡수율이 낮은 경화물이 얻어진다. 희망하는 경화물 특성과 경화성을 얻기 위하여, 이들 페놀 수지를 2종류 이상 병용할 수도 있다.
상기의 시아네이트에스테르 수지에 이용할 수 있는 디하이드록시나프탈렌 화합물은 하기 일반식(4)로 표시된다.
[화학식 7]
Figure pat00007

여기서 디하이드록시나프탈렌으로는, 1,2-디하이드록시나프탈렌, 1,3-디하이드록시나프탈렌, 1,4-디하이드록시나프탈렌, 1,5-디하이드록시나프탈렌, 1,6-디하이드록시나프탈렌, 1,7-디하이드록시나프탈렌, 2,6-디하이드록시나프탈렌, 2,7-디하이드록시나프탈렌 등을 들 수 있다.
융점이 130℃인 1,2-디하이드록시나프탈렌, 1,3-디하이드록시나프탈렌, 1,6-디하이드록시나프탈렌은 매우 반응성이 높고, 소량으로 시아네이트기의 환화반응을 촉진한다. 융점이 200℃ 이상인 1,5-디하이드록시나프탈렌, 2,6-디하이드록시나프탈렌은 비교적 반응이 억제된다.
이들 디하이드록시나프탈렌을 단독으로 사용한 경우, 관능기간 분자량이 작고, 또한 강직한 구조이므로 경화수축이 작고, 고Tg의 경화물이 얻어진다. 또한, 수산기 당량이 큰 1분자 중에 2개 이상의 수산기를 갖는 페놀 화합물과 병용함으로써 경화성을 조정할 수도 있다.
또한, 상기 페놀 화합물 및 디하이드록시나프탈렌 중의 할로겐원소나 알칼리금속 등은, 120℃, 2기압하에서의 추출에서 10ppm, 특히 5ppm 이하인 것이 바람직하다.
[무기충전제]
지지기재부착 봉지재의 열경화 수지층은 무기충전제를 포함하고, 무기충전제로는, 종래 알려져 있는 각종 무기충전제를 이용할 수 있다. 구체적으로는, 흄드 실리카(연무질 실리카), 침강 실리카, 용융 실리카, 결정 실리카, 알루미나, 보론나이트라이드, 질화알루미늄, 질화규소, 마그네시아, 마그네슘실리케이트, 알루미늄 등을 들 수 있다. 그 중에서도 진구상의 용융실리카가 저점도화를 위하여 바람직하고, 나아가서는, 졸겔법 또는 폭연법으로 제조된 구상 실리카를 이용하는 것이 바람직하다. 또한, 이들 무기충전제는, 실란커플링제 등으로 표면처리된 것일 수도 있지만, 표면처리 없이도 사용할 수 있다.
무기충전제의 양으로는, 지지기재부착 봉지재의 열경화 수지층에 있어서의 수지조성물 전체의 50~90질량%인 것이 바람직하고, 특히, 60~85질량%가 바람직하다. 50질량% 이상으로 함으로써 강도나 내습신뢰성 등의 저하를 억제할 수 있고, 90질량% 이하로 함으로써 점도의 상승에 의한 언더필 침입성의 저하를 억제할 수 있다.
실시예
이하, 본 발명을 실시예 및 비교예를 이용하여 설명하는데, 본 발명은 이들에 한정되는 것은 아니다.
(실시예 1)
[반도체소자를 탑재한 기판]
반도체소자탑재의 유기수지기판: 두께 100μm, 세로 240mm, 가로 240mm의 BT(비스말레이미드트리아진) 수지기판(선팽창계수: 10ppm/℃)에, 가로세로 7.3×7.3mm의 칩이 168개 탑재 가능하도록 Cu배선을 형성한 것(풀에어리어부 패드: 패드직경 100μm, 패드피치 300μm 페리페랄(peripheral)부 리드: 리드폭 20μm, 리드피치 80μm)을 준비하였다. 이 기판의 Cu배선 형성면에, Cu필러높이 30μm+SnAg 15μm를 상기 배선에 접속가능하도록 배치한 두께 100μm, 가로세로 7.3×7.3mm의 실리콘 칩을 168개 플립 칩 본딩하였다. 접속후에 칩과 기판의 사이에 형성된 공간의 높이는 대략 48μm였다.
[지지기재]
두께 50μm, 230mm×230mm의 BT수지기판(선팽창계수: 6ppm/℃)을 준비하였다.
[열경화 수지층의 수지조성물]
크레졸노볼락형 에폭시수지 60질량부, 페놀노볼락 수지 30질량부, 평균입경 0.6μm, 입경 10μm 이상이 0.08질량%인 구상 실리카 350질량부, 촉매TPP(트리페닐포스핀) 0.8질량부, 실란커플링제 KBM403(γ-글리시독시프로필트리메톡시실란, Shin-Etsu Chemical Co., Ltd.제) 0.5질량부를 고속혼합장치로 충분히 혼합한 후, 연속혼련장치로 가열혼련하여 두께 약 150μm의 시트상으로 성형하고 냉각하였다.
[지지기재부착 봉지재의 제작]
상기 지지기재의 한쪽에, 상기 에폭시수지 조성물로 이루어진 시트를 적층시키고, 이 에폭시수지 조성물 적층면에 불소수지 처리를 실시한 PET필름(박리필름)을 적층하였다. 이 적층물을 50℃에서 압착하여, 지지기재부착 봉지재를 제작하였다.
[반도체소자를 탑재한 기판의 봉지]
상기에서 제작한 지지기재부착 봉지재를 이용하여 상기 반도체소자를 탑재한 기판을, 진공 라미네이션 장치(Nichigo-Morton Co.,Ltd제)를 이용하여 봉지하였다.
상기 지지기재부착 봉지재를 도 3의 프레임기구 하부(44)의 바닥부(45) 상에 열경화 수지층이 위가 되도록 재치하고, 한편으로 상기 반도체소자 탑재기판을, 프레임기구 상부(43)에 소자 탑재면이 아래를 향하도록 하여, 유지수단(41)을 이용하여 유지하였다. 계속해서 도 2에 나타낸 바와 같이 프레임기구 상부(43)와 하부(44)를 겹쳤다. 이 때, 공간(42)을 개재하여 상기 지지기재부착 봉지재와 상기 반도체소자 탑재기판이 접촉하지 않도록 하였다.
그 후 프레임기구(31)를 미리 상하 플레이트 온도를 150℃로 설정한 진공 라미네이션 장치(30)의 하측 플레이트(36)에 재치하였다. 계속해서 하측 플레이트를 상승시켜 상측 플레이트와 밀착시킴으로써 형성된 진공챔버내를 감압하여 50Pa로 한 후, 상측 플레이트와 다이어프램 러버의 사이를 대기개방함과 함께 0.5MPa의 압축공기를 보내어, 5분간 가압성형하였다. 이에 따라, 제1 캐비티에 봉지두께 225μm인 수지층을 성형함과 동시에, 잉여의 수지를 제2 캐비티에 배출하였다.
그 후 취출한 봉지후 반도체소자 탑재기판을 180℃에서 4시간 포스트큐어하여 열경화성 수지를 경화시켰다. 이 봉지후 반도체소자 탑재기판의 성형성을 단면관찰에 의해 확인하였다. 열경화성 수지층의 외주부에 수지가 퍼진(廣がった) 처짐 형상은 발생하지 않고, 봉지후의 총두께는 325μm±5μm였다. 봉지후의 총두께는 약 325μm였다.
이 기판을 다이싱테이프에 부착하고, 다이싱을 행하여 개별화하고, 가로세로 16×16mm인 반도체장치를 제조하였다. 이 반도체장치를, 초음파 탐상장치 및 반도체장치의 반도체소자부분을 커트한 단면의 관찰에 의해 조사한 결과, 보이드, 미충전이 없고 침입성도 양호하였다.
<패키지 휨량>
레이저 3차원 측정기를 이용하여, 상기 반도체장치의 대각선 방향으로 높이의 변위를 측정하고, 변위차를 휨량(mm)으로 하였다.
<언더필 침입성>
상기 반도체장치를, 초음파 탐상장치 및 반도체장치의 반도체소자부분을 커트한 단면의 관찰로, 보이드, 미충전을 조사하고, 이들이 없으면 침입성 양호로 하였다.
<내습성>
상기 반도체장치를 85℃/60%RH의 항온항습기에 168시간 방치하여 흡습시킨 후, IR 리플로우 처리(260℃, JEDEC·Level2 조건에 준거)를 행하였다. 초음파탐상장치 및 커트한 단면의 관찰에 의해, 내부 크랙의 발생상황과 박리발생상황을 관찰하였다. 합계 20패키지 중의, 크랙 또는 박리가 확인된 패키지수를 세었다.
(실시예 2)
실시예 1과 마찬가지로 반도체소자를 탑재한 기판, 지지기재부착 봉지재를 준비하고, 진공 라미네이션 장치(Nichigo-Morton Co.,Ltd제)를 이용하여 봉지하였다. 진공챔버내를 감압하여 800Pa로 한 것 이외는 모두 동일조건으로 봉지, 경화 및 개별화하였다.
(비교예 1)
실시예 1과 마찬가지로 반도체소자를 탑재한 기판, 지지기재부착 봉지재를 준비하고, 진공 라미네이션 장치(Nichigo-Morton Co.,Ltd제)를 이용하여 봉지하였다. 단, 본 발명의 프레임기구를 이용하지 않고, 상기 반도체소자 탑재기판과 상기 지지기재부착 봉지재를, 지지기재부착 봉지재의 열경화성 수지층이 반도체소자 탑재면 상에 재치되도록 하여 하측 플레이트 상에 설치하였다. 그 이외는 모두 실시예 1과 동일조건으로 봉지, 경화하였다. 이 봉지후 반도체소자 탑재기판의 성형성을 단면관찰에 의해 확인하였다. 열경화성 수지층의 외주부에 수지가 퍼진 처짐 형상이 보이고, 봉지후의 총두께는 중앙부 325μm에 대하여 주변부는 300μm였다. 나아가 실시예 1과 마찬가지로 개별화한 반도체장치를 초음파 탐상장치 및 반도체장치의 반도체소자 부분을 커트한 단면의 관찰에 의해 조사한 결과, 보이드, 미충전이 없고 침입성도 양호하였다.
(비교예 2)
압축 성형장치의 성형금형온도를 150℃로 설정하고, 상금형에 상기 반도체소자를 탑재한 기판을 흡인함으로써 흡착시켰다. 한편, 상기 열경화성 에폭시수지를 재치한 상기 지지기판부착 봉지재는 하금형에 마찬가지로 흡인흡착시켰다.
그 후, 금형의 주위를 씰링하고, 그 내부를 탈기에 의해 진공도 5kPa로 한 후, 상하 금형을 닫았다. 성형두께는 225μm로 하였다. 이어서 20Kg/cm2의 압력을 가하여, 성형시간 5분간으로 압축 성형을 행하였다. 그 후 취출한 봉지후 반도체소자 탑재기판을 180℃에서 4시간 포스트큐어하여 열경화성 수지를 경화시켰다. 봉지후의 총두께는 약 325μm±5μm였다.
이 기판을 다이싱테이프에 부착하고, 다이싱을 행하여 개별화하고, 가로세로 16×16mm인 반도체장치를 제조하였다. 이 반도체장치를, 초음파 탐상장치 및 반도체장치의 반도체소자부분을 커트한 단면의 관찰에 의해 조사한 결과, 반도체소자탑재와 이것을 플립 칩 본딩한 기판으로 이루어진 공간의 소자중심부분에 수지의 미충전이 보였다.
실시예 1, 2 및 비교예 2의 결과를 표 1에 나타낸다. 표 1에 나타낸 바와 같이, 실시예 1, 2에서는, 언더필 침입성은 양호하고, 크랙 또는 박리가 발생한 패키지는 없었다. 이에 반해, 비교예 2에서는, 언더필에 미충전부분이 발생하고, 크랙 또는 박리가 발생한 패키지가 다수 있었다. 또한, 실시예 1, 2에서는, 패키지의 휨량도 비교예 2와 비교했을 때 동등 이하로 억제할 수 있었다.
[표 1]
Figure pat00008

또한, 본 발명은, 상기 실시형태에 한정되는 것이 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (16)

  1. 반도체장치를 제조할 때에 이용하는 진공 라미네이션 장치로서,
    지지기재에 봉지재로서 열경화성 수지층을 적층한 지지기재부착 봉지재의 적어도 측면을 둘러싸는 프레임기구를 구비하고,
    상기 프레임기구는, 반도체소자를 탑재한 기판 또는 반도체소자를 형성한 웨이퍼를, 상기 지지기재부착 봉지재의 열경화성 수지층에 공간을 개재하여 대향시키면서 유지하는 유지수단을 갖는 것이며,
    상기 장치는, 상기 프레임기구로 둘러싼 상기 지지기재부착 봉지재를 상기 기판 또는 웨이퍼와 함께 진공 라미네이션하는 것을 특징으로 하는 진공 라미네이션 장치.
  2. 제1항에 있어서,
    상기 프레임기구는, 잉여의 상기 열경화성 수지층을 외부에 배출하는 수지배출수단을 갖는 것을 특징으로 하는 진공 라미네이션 장치.
  3. 제1항에 있어서,
    상기 프레임기구의 유지수단은, 상기 기판 또는 웨이퍼를 상기 반도체소자 탑재면 또는 상기 반도체소자 형성면을 하방을 향한 상태로 상방으로부터 유지하는 것이며, 상기 기판 또는 웨이퍼의 주변부와 계합하는 고정구를 갖는 것을 특징으로 하는 진공 라미네이션 장치.
  4. 제2항에 있어서,
    상기 프레임기구의 유지수단은, 상기 기판 또는 웨이퍼를 상기 반도체소자 탑재면 또는 상기 반도체소자 형성면을 하방을 향한 상태로 상방으로부터 유지하는 것이며, 상기 기판 또는 웨이퍼의 주변부와 계합하는 고정구를 갖는 것을 특징으로 하는 진공 라미네이션 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 프레임기구는, 상기 지지기재부착 봉지재를 재치하는 바닥부와, 상기 바닥부에 대하여 슬라이드 이동하면서 상하방향으로 이동가능한 측면부를 가지고, 상기 바닥부 및 측면부는, 내열성의 수지로 이루어지는 것을 특징으로 하는 진공 라미네이션 장치.
  6. 반도체장치를 제조하는 방법으로서,
    지지기재에 봉지재로서 열경화성 수지층을 적층한 지지기재부착 봉지재를 준비하는 준비공정,
    상기 지지기재부착 봉지재의 열경화성 수지층에 의해, 반도체소자를 탑재한 기판의 반도체소자 탑재면, 또는 반도체소자를 형성한 웨이퍼의 반도체소자 형성면을 피복하는 피복공정,
    상기 열경화성 수지층을 가열, 경화함으로써, 상기 기판의 반도체소자 탑재면 또는 상기 웨이퍼의 반도체소자 형성면을 일괄봉지하는 봉지공정,
    상기 봉지후의 기판 또는 웨이퍼를 다이싱에 의해 절단하는 절단공정을 가지고,
    상기 피복공정을, 상기 지지기재부착 봉지재의 적어도 측면을 프레임기구로 둘러싸고, 상기 반도체소자를 탑재한 기판 또는 상기 반도체소자를 형성한 웨이퍼를, 상기 지지기재부착 봉지재의 열경화성 수지층에 공간을 개재하여 대향시키면서 유지하고, 상기 프레임기구로 둘러싼 상기 지지기재부착 봉지재를 상기 기판 또는 웨이퍼와 함께 진공 라미네이션함으로써 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서,
    상기 준비공정에 있어서, 상기 제조하는 반도체장치에 필요한 양보다 많은 양의 상기 열경화성 수지층을 봉지재로서 상기 지지기재에 적층해 두고, 상기 피복공정을, 잉여의 상기 열경화성 수지층을 외부에 배출하면서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제6항에 있어서,
    상기 피복공정에 있어서, 상기 기판 또는 웨이퍼를 상기 반도체소자 탑재면 또는 상기 반도체소자 형성면을 하방을 향한 상태로, 상기 기판 또는 웨이퍼의 주변부에 고정구를 계합시켜 상방으로부터 유지하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제7항에 있어서,
    상기 피복공정에 있어서, 상기 기판 또는 웨이퍼를 상기 반도체소자 탑재면 또는 상기 반도체소자 형성면을 하방을 향한 상태로, 상기 기판 또는 웨이퍼의 주변부에 고정구를 계합시켜 상방으로부터 유지하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 피복공정을, 감압도를 10Pa 내지 1kPa로 한 진공 라미네이션에 의해 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 반도체소자를 탑재한 기판, 및 반도체소자를 형성한 웨이퍼로서,
    200mm×200mm 이상 혹은 200mmφ 이상의 면적을 갖는 것을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제10항에 있어서,
    상기 반도체소자를 탑재한 기판, 및 반도체소자를 형성한 웨이퍼로서,
    200mm×200mm 이상 혹은 200mmφ 이상의 면적을 갖는 것을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 진공 라미네이션을, 진공하에서 상기 기판 또는 웨이퍼를 가열가능한 진공 라미네이션 장치를 이용하여 행하고, 상기 봉지공정을 상기 피복공정에 계속해서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제10항에 있어서,
    상기 진공 라미네이션을, 진공하에서 상기 기판 또는 웨이퍼를 가열가능한 진공 라미네이션 장치를 이용하여 행하고, 상기 봉지공정을 상기 피복공정에 계속해서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제11항에 있어서,
    상기 진공 라미네이션을, 진공하에서 상기 기판 또는 웨이퍼를 가열가능한 진공 라미네이션 장치를 이용하여 행하고, 상기 봉지공정을 상기 피복공정에 계속해서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제12항에 있어서,
    상기 진공 라미네이션을, 진공하에서 상기 기판 또는 웨이퍼를 가열가능한 진공 라미네이션 장치를 이용하여 행하고, 상기 봉지공정을 상기 피복공정에 계속해서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8405414B2 (en) 2010-09-28 2013-03-26 Advanced Inquiry Systems, Inc. Wafer testing systems and associated methods of use and manufacture
JP2016174102A (ja) * 2015-03-17 2016-09-29 株式会社東芝 半導体製造方法および積層体
CN106612485B (zh) * 2015-10-23 2024-03-29 钰太芯微电子科技（上海）有限公司 一种mems麦克风及收音装置
JP6506680B2 (ja) * 2015-11-09 2019-04-24 Ｔｏｗａ株式会社 樹脂封止装置及び樹脂封止方法
US10077385B2 (en) * 2016-02-12 2018-09-18 Fuji Electric Co., Ltd. Resin composition and electronic component
US10720368B2 (en) * 2016-02-16 2020-07-21 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same
JP6576862B2 (ja) 2016-03-16 2019-09-18 東芝メモリ株式会社 トランスファ成型装置
JP6284996B1 (ja) * 2016-11-04 2018-02-28 Ｔｏｗａ株式会社 検査方法、樹脂封止装置、樹脂封止方法及び樹脂封止品の製造方法
US10730276B2 (en) * 2017-01-17 2020-08-04 Maven Optronics Co., Ltd. System and method for vacuum film lamination
US11081448B2 (en) * 2017-03-29 2021-08-03 Intel Corporation Embedded die microelectronic device with molded component
WO2019117258A1 (ja) * 2017-12-14 2019-06-20 ナガセケムテックス株式会社 実装構造体の製造方法およびこれに用いられるシート
KR102337659B1 (ko) * 2018-02-21 2021-12-09 삼성전자주식회사 금형 검사 장치 및 금형 검사 방법
TWI674659B (zh) * 2018-03-27 2019-10-11 王士榮 晶圓封裝裝置與晶圓封裝方法
JP7181020B2 (ja) * 2018-07-26 2022-11-30 株式会社ディスコ ウエーハの加工方法
CN112687650A (zh) * 2019-10-17 2021-04-20 浙江荷清柔性电子技术有限公司 超薄芯片的封装结构、柔性集成封装方法
CN113690360A (zh) * 2021-08-11 2021-11-23 东莞中之科技股份有限公司 一种封装晶片的成型方法及成型模具
CN115214927A (zh) * 2022-08-17 2022-10-21 广东思沃先进装备有限公司 一种真空贴膜装置
CN118380356B (zh) * 2024-06-26 2024-09-10 北京屹唐半导体科技股份有限公司 热反应腔室

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006040724A1 (de) * 2006-08-31 2008-03-06 Siemens Ag Verfahren und Vorrichtung zum Herstellen eines elektronischen Moduls und elektronisches Modul
US8540506B2 (en) * 2010-08-16 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor molding chamber
US8823186B2 (en) * 2010-12-27 2014-09-02 Shin-Etsu Chemical Co., Ltd. Fiber-containing resin substrate, sealed substrate having semiconductor device mounted thereon, sealed wafer having semiconductor device formed thereon, a semiconductor apparatus, and method for manufacturing semiconductor apparatus
JP5283242B2 (ja) * 2011-11-21 2013-09-04 株式会社名機製作所 積層方法および積層装置

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Publication number Publication date
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US20150235871A1 (en) 2015-08-20
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TWI639208B (zh) 2018-10-21

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