JP2016174102A - 半導体製造方法および積層体 - Google Patents

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Abstract

【課題】半導体基板の薄化を、生産性を確保しつつ低コストで行うことができる半導体製造方法および積層体を提供する。【解決手段】本実施形態による半導体製造方法は、半導体基板における研削されるべき第１の面と反対側の第２の面に、支持体を形成することを具備する。また、半導体製造方法は、第１の面を研削することで半導体基板の厚みを薄くすることを具備する。また、半導体製造方法において、支持体は、樹脂を含有する。【選択図】図１

Description

本発明の実施形態は、半導体製造方法および積層体に関する。
従来から、半導体製造プロセスにおいては、前工程（ウェハプロセス）でウェハを処理した後に、後工程において、パッケージへの収容のためにウェハの厚みを薄く（以下、薄化ともいう）していた。薄化は、接着剤で支持基板上にウェハを仮接着した状態で行っていた。そして、薄化後は、支持基板をウェハから剥離した上で、ウェハの表面から接着剤を除去していた。
また、従来は、支持基板として、ガラス製またはシリコン製の支持基板が用いられていた。ガラス製およびシリコン製の支持基板は、コストが高いため、１枚のウェハの薄化に利用された後に、新たなウェハの薄化に再利用されていた。
しかし、従来は、支持基板を再利用するための環境およびプロセスを構築する必要があったため、支持基板を再利用してもコストを十分に抑えることができなかった。また、従来は、ウェハからの接着剤の除去を、ピール剥離や溶剤による洗浄で行っていた。しかし、ピール剥離においては、剥離後の接着剤残差が生じるため、歩留りが悪くなるといった問題があった。また、溶剤による洗浄においては、溶剤の使用量が多いためコストが高いといった問題や、洗浄時間が長いといった問題があった。
このため、半導体基板の薄化を、生産性を確保しつつ低コストで行うことが求められる。
米国特許出願公開第８８００６３１号明細書
半導体基板の薄化を、生産性を確保しつつ低コストで行うことができる半導体製造方法および積層体を提供する。
本実施形態による半導体製造方法は、半導体基板における研削されるべき第１の面と反対側の第２の面に、支持体を形成することを具備する。また、半導体製造方法は、第１の面を研削することで半導体基板の厚みを薄くすることを具備する。また、半導体製造方法において、支持体は、樹脂を含有する。
本実施形態を示す積層体１の概略断面図である。 図２Ａ〜図２Ｃは、本実施形態を示す半導体製造法の概略断面図である。 図３Ａ〜図３Ｄは、図２に続く半導体製造方法の概略断面図である。 図４Ａ、図４Ｂは、図３に続く半導体製造方法の概略断面図である。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
図１は、本実施形態を示す積層体１の概略断面図である。図１に示すように、積層体１は、順に、半導体基板１１と、パッド電極１２（第２の電極）およびパシベーション膜１３と、支持体１４と、導電膜１５と、保護膜１６とを備える。
半導体基板１１は、例えば、シリコン基板である。半導体基板１１の表面１１ａ（図１における上面）は、半導体素子などの図示しないデバイスが形成されたデバイス面（第２の面）である。一方、半導体基板１１の裏面１１ｂ（図１における下面）は、半導体基板１１の薄化において研削されるべき被研削面（第１の面）である。
パッド電極１２は、半導体基板１１の表面１１ａに接している。具体的には、パッド電極１２は、半導体基板１１の表面１１ａに形成されたデバイスに電気的に接続されている。また、パッド電極１２は、半導体基板１１を個片化後において三次元実装するために、後述するスルーシリコンビアに電気的に接続される。パッド電極１２は、例えば、Ｃｕ電極であってもよい。
パシベーション膜１３は、パッド電極１２の間において半導体基板１１の表面１１ａに接している。パシベーション膜１３は、パッド電極１２同士を絶縁する。パシベーション膜１３は、例えば、ＳｉＮ膜である。パシベーション膜１３は、更に、ＳｉＯ２やポリイミド樹脂を含んでもよい。
支持体１４は、パッド電極１２およびパシベーション膜１３の上層において半導体基板１１の表面１１ａを全面的に被覆している。支持体１４は、半導体基板１１の加工（例えば、薄化、スルーシリコンビアの形成、ダイシングなど）の際に、半導体基板１１を支持する。すなわち、支持体１４は、半導体基板１１の加工の際に半導体基板１１に割れ等の破損が生じないように、半導体基板１１を補強する。
支持体１４は、硬化性樹脂を硬化させた樹脂層である。硬化性樹脂は、熱硬化性樹脂および紫外線硬化性樹脂のいずれであってもよい。支持体１４が樹脂層であることで、低コストで支持体１４を製造できる。また、半導体基板１１の加工後において、歩留まりを悪化させずに低コストで支持体１４を除去できる。また、半導体基板１１のダイシングを簡略化できる。
なお、図１に示すように、半導体基板１１の端部の表面１１ａは、段差によって陥没していてもよい。そして、図１に示すように、陥没した表面１１ａに、支持体１４の端部１４１が接触していてもよい。すなわち、支持体１４の端部１４１は、半導体基板１１の側面１１ｃおよび表面１１ａを被覆するように半導体基板１１側に突出していてもよい。支持体１４の端部１４１が半導体基板１１の側面１１ｃを被覆することで、半導体基板１１の薄化の際に半導体基板１１の端部にバリが生じることを抑制できる。
導電膜１５は、支持体１４の表面を全面的に被覆している。導電膜１５は、半導体基板１１を加工する際に、半導体基板１１を静電チャッキングするために用いることができる。導電膜１５は、金属薄膜であってよい。
保護膜１６は、導電膜１５の表面を全面的に被覆する。保護層１６は、支持体１４の表面を保護する。保護膜１６は、例えば、樹脂膜であってもよい。
本実施形態の積層体１によれば、支持体１４が樹脂を含有することで、ガラス製またはシリコン製の支持基板に比べて半導体基板１１を低コストで支持することができる。また、半導体基板１１上に支持体１４を直接設けることができるので、接着剤で半導体基板を支持基板に接着する場合に生じる接着残差は生じない。また、接着剤で半導体基板を支持基板に接着する場合に要する接着剤の剥離工程を省略できる。
したがって、本実施形態の積層体１によれば、半導体基板１１の薄化を、生産性（歩留り、製造効率）を確保しつつ低コストで行うことができる。
次に、図１の積層体１の製造工程を具備した本実施形態の半導体製造方法について説明する。図２Ａ〜図２Ｃは、本実施形態を示す半導体製造法の概略断面図である。具体的には、図２Ａは、支持体１４の形成工程を示す図である。図２Ｂは、導電膜１５および保護膜１６の形成工程を示す図である。図２Ｃは、半導体基板１１の薄化工程を示す図である。
なお、初期状態において、半導体基板１１の表面１１ａには、パッド電極１２およびパシベーション膜１３が形成されているものとする。そして、先ず、図２Ａに示すように、半導体基板１１の表面１１ａ上に、硬化性樹脂１４０を塗布する。硬化性樹脂１４０は、接着剤ということもできる。硬化性樹脂１４０は、例えば、熱硬化性樹脂または紫外線硬化性樹脂である。
硬化性樹脂１４０は、スピンコート、スパイラル塗布または印刷等によって塗布してよい。硬化性樹脂１４０の厚みは、半導体基板１１を加工や搬送に耐え得るように補強する観点から、５０μｍ以上にしてもよい。
そして、硬化性樹脂１４０を塗布した後は、硬化性樹脂１４０を硬化することで支持体１４を得る。硬化性樹脂１４０が熱硬化性樹脂の場合、加熱によって硬化性樹脂１４０を硬化すればよい。硬化性樹脂１４０が紫外線硬化性樹脂の場合、紫外線の照射によって硬化性樹脂１４０を硬化すればよい。
次に、図２Ｂに示すように、支持体１４の表面に、導電膜１５を形成し、続いて、導電膜１５の表面に、保護膜１６を形成する。これにより、図１の積層体１が得られる。
次に、図２Ｃに示すように、半導体基板１１を薄化する。薄化においては、導電膜１５を介して不図示の研磨装置に積層体１を静電チャッキングする。そして、研磨装置の研磨部（砥石）によって、半導体基板１１の裏面１１ｂを研削する。なお、図２Ｃに示すように、半導体基板１１の裏面１１ｂは、支持体１４の端部１４１の表面１４１ａと同じ高さの位置まで研磨してよい。
薄化においては、半導体基板１１に対して厚み方向Ｄ１への研磨圧力が作用する。本実施形態においては、半導体基板１１が支持体１４で補強されているので、研磨圧力による半導体基板１１の破損を抑制できる。また、支持体１４の端部１４１が半導体基板１１の側面１１ｃを覆うことで、半導体基板１１の端部にバリが生じることを抑制できる。
図３Ａ〜図３Ｄは、図２に続く半導体製造方法の概略断面図である。具体的には、図３Ａは、スルーシリコンビア（ＴＳＶ）１７等の形成工程を示す図である。図３Ｂは、ダイシング工程を示す図である。図３Ｃは、サポートテープの貼り付け工程を示す図である。図３Ｄは、支持体１４の除去工程を示す図である。
薄化工程（図２Ｃ）の後は、図３Ａに示すように、半導体基板１１を厚み方向Ｄ１に貫通するスルーシリコンビア１７を形成する。スルーシリコンビア１７の形成においては、先ず、半導体基板１１を厚み方向Ｄ１に貫通するビアホール１１１（貫通孔）を形成する。ビアホール１１１は、パッド電極１２に対応する位置に形成する。ビアホール１１１は、例えば、反応性イオンエッチング（ＲＩＥ）で形成してもよい。
次に、ビアホール１１１の内周壁に、バリアメタル１８を形成する。バリアメタル１８は、例えば、Ｔｉなどであってもよい。また、バリアメタル１８は、例えば、ドライエッチングで形成してもよい。
次に、ビアホール１１１を埋めるスルーシリコンビア１７を形成する。スルーシリコンビア１７は、下端部においてパッド電極１２に接触する。スルーシリコンビア１７は、例えば、Ｎｉなどであってもよい。また、スルーシリコンビア１７は、例えば、電気めっきや無電解めっき等のめっきプロセスで形成してもよい。
次に、図示はしないが、半導体基板１１の裏面１１ｂ上に配線電極を形成する。また、半導体基板１１の裏面１１ｂ上に、はんだバンプ１９を形成する。はんだバンプ１９は、個片化された半導体基板１１（チップ）の三次元実装に用いられる。具体的には、はんだバンプ１９は、上層のチップの電極（スルーシリコンビア等）に電気的に接続される。はんだバンプ１９は、例えば、Ｓｎなどであってもよい。また、半導体基板１１の裏面１１ｂ上に、接着剤１０１を形成する。接着剤１０１は、チップの三次元実装の際に、上層のチップとの接合力を向上させるために用いることができる。接着剤１０１は、例えば、感光性のポリイミド樹脂などであってもよい。
次に、図３Ｂに示すように、半導体基板１１をダイシングする。ダイシングにおいては、半導体基板１１をチップごとに個片化（分割）するために、ダイシングブレード２で半導体基板１１を厚み方向Ｄ１に切断する。ダイシングにおいては、半導体基板１１に対して厚み方向Ｄ１のせん断応力が作用する。本実施形態においては、半導体基板１１が支持体１４で補強されているので、ダイシングのせん断応力による半導体基板１１の破損を抑制できる。
もし、半導体基板１１を柔らかいダイシングテープに貼り付けてダイシングする場合、ダイシングテープに粘着するデバイスの欠損（チッピング）が生じ易くなる。
これに対して、本実施形態では、半導体基板１１を支持体１４で補強しながらダイシングを行うことで、チッピングを抑制することができる。
次に、図３Ｃに示すように、半導体基板１１の裏面１１ｂに、サポートテープ１０２を貼り付ける。サポートテープ１０２は、支持体１４を除去する際に、裏面１１ｂに形成された電極を保護するために用いることができる。サポートテープ１０２は、半導体基板１１の裏面１１ｂに形成された電極を埋め込める材質であることが望ましい。
次に、図３Ｄに示すように、支持体１４を除去することでパッド電極１２を露出させる。支持体１４の除去は、機械研磨や溶剤を用いたエッチングによって行ってよい。支持体１４を除去することで、半導体基板１１をチップサイズに個片化できる。
もし、ガラス製またはシリコン製の支持基板を用いる場合、支持基板を再利用する環境およびプロセスを構築するためのコストがかかってしまう。また、支持基板から半導体基板を剥離した後に、半導体基板に粘着している接着剤を除去する手間がかかってしまう。また、ピール剥離によって接着剤を除去する場合、接着剤残差の発生によって歩留りが悪くなってしまう。また、溶剤による洗浄によって接着剤を除去する場合、溶剤の使用量が多くなるため、コストがかかり、洗浄時間が長くなってしまう。
これに対して、本実施形態においては、支持体１４を安価な硬化性樹脂で製造できるので、材料コストを削減できる。また、本実施形態においては、支持体１４以外に接着剤を除去する必要がないので、製造工数およびコストを削減できる。
図４Ａ、図４Ｂは、図３に続く半導体製造方法の概略断面図である。具体的には、図４Ａは、テープの張り替え工程を示す図である。図４Ｂは、個片化された半導体基板１１のピックアップ工程を示す図である。
支持体１４の除去工程（図３Ｄ）の後は、図４Ａに示すように、サポートテープ１０２をピックアップテープ１０３に張り替える。
次に、図４Ｂに示すように、ピックアップテープ１０３から個片化した半導体基板１１をピックアップする。ピックアップは、例えば、真空チャックによって行ってもよい。その後は、ピックアップした半導体基板１１を、他の半導体基板１１とともにスルーシリコンビア１７を介して三次元実装する。
なお、支持体１４を形成した後に、支持体１４の表面を平坦化してもよい。平坦化は、ＣＭＰ(Chemical Mechanical Polishing)によって行ってもよい。支持体１４の表面を平坦化することで、薄化工程の際に、研磨装置において半導体基板１１の裏面１１ｂ（被研削面）を水平に保持できる。半導体基板１１の裏面１１ｂを水平に保持できることにより、薄化後の半導体基板１１の厚みの均一性を向上させることができる。半導体基板１１の厚みの均一性が向上することで、ビアホール１１１の加工精度を向上させることができ、スルーシリコンビア１７を適切に形成できる。これにより、歩留りを更に向上させることができる。
本実施形態は、例えば、ＮＡＮＤフラッシュメモリを製造するために適用することもできる。また、本実施形態は、薄化工程を含む半導体製造プロセスに広く適用することができ、例えば、スルーシリコンビアを形成しないプロセスにも適用できる。
以上説明したように、本実施形態によれば、樹脂を含有する支持体１４を用いることで、半導体基板の薄化を、生産性を確保しつつ低コストで行うことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１１ 半導体基板
１４ 支持体

Claims (8)

  1. 半導体基板における研削されるべき第１の面と反対側の第２の面に支持体を形成し、
    前記第１の面を研削することで前記半導体基板の厚みを薄くすること、を具備し、
    前記支持体は、樹脂を含有する、半導体製造方法。
  2. 前記支持体の形成は、
    前記第２の面に硬化性樹脂を塗布し、
    前記硬化性樹脂を硬化させること、を含む、請求項１に記載の半導体製造方法。
  3. 前記支持体の形成は、
    前記硬化性樹脂を硬化させた後に、前記硬化性樹脂の表面を平坦化することを含む、請求項２に記載の半導体製造方法。
  4. 前記半導体基板の厚みを薄くした後に、前記半導体基板を厚み方向に切断すること、を具備した、請求項１〜３のいずれか１項に記載の半導体製造方法。
  5. 前記半導体基板の厚みを薄くすることと、前記半導体基板を前記厚み方向に切断することとの間に、
    前記半導体基板を前記厚み方向に貫通する貫通孔を形成し、
    前記貫通孔を埋める第１の電極を形成すること、を具備した、請求項４に記載の半導体製造方法。
  6. 前記支持体を形成する前に、前記第２の面に、前記第１の電極に接続される第２の電極を形成し、
    前記半導体基板を前記厚み方向に切断した後に、前記支持体を除去することで前記第２の電極を露出させること、具備した、請求項１〜５のいずれか１項に記載の半導体製造方法。
  7. 前記半導体基板の側面を前記支持体で被覆する、請求項１〜６のいずれか１項に記載の半導体製造方法。
  8. 半導体基板と、
    前記半導体基板における研削されるべき第１の面と反対側の第２の面に配置された支持体と、を備え、
    前記支持体は、樹脂を含有する、積層体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3189799B2 (ja) * 1991-08-23 2001-07-16 ソニー株式会社 半導体装置の製造方法
JP4565804B2 (ja) 2002-06-03 2010-10-20 スリーエム イノベイティブ プロパティズ カンパニー 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置
JP2005191508A (ja) * 2003-12-05 2005-07-14 Rohm Co Ltd 半導体装置およびその製造方法
US7288489B2 (en) * 2004-08-20 2007-10-30 Semitool, Inc. Process for thinning a semiconductor workpiece
DE102006005419B4 (de) * 2006-02-03 2019-05-02 Infineon Technologies Ag Mikroelektromechanisches Halbleiterbauelement mit Hohlraumstruktur und Verfahren zur Herstellung desselben
CN101681823B (zh) 2007-06-22 2012-05-23 电气化学工业株式会社 半导体晶片磨削方法和在其中使用的树脂组合物以及保护片
US8143514B2 (en) * 2007-09-11 2012-03-27 Silicon China (Hk) Limited Method and structure for hydrogenation of silicon substrates with shaped covers
CN100530555C (zh) * 2007-10-31 2009-08-19 日月光半导体制造股份有限公司 晶圆薄化方法
US20100264566A1 (en) * 2009-03-17 2010-10-21 Suss Microtec Inc Rapid fabrication of a microelectronic temporary support for inorganic substrates
EP2602816A1 (en) 2010-08-06 2013-06-12 Asahi Glass Company, Limited Support substrate
US8278189B2 (en) * 2010-09-02 2012-10-02 United Microelectronics Corp. Method for thinning wafer
KR102070091B1 (ko) * 2013-02-20 2020-01-29 삼성전자주식회사 기판 연마 방법 및 이를 이용한 반도체 발광소자 제조방법
US20150235871A1 (en) * 2014-02-18 2015-08-20 Shin-Etsu Chemical Co., Ltd. Vacuum laminating apparatus and method for manufacturing semiconductor apparatus

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