KR20150037121A - 반도체 메모리 장치 - Google Patents

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KR20150037121A KR20130116401A KR20130116401A KR20150037121A KR 20150037121 A KR20150037121 A KR 20150037121A KR 20130116401 A KR20130116401 A KR 20130116401A KR 20130116401 A KR20130116401 A KR 20130116401A KR 20150037121 A KR20150037121 A KR 20150037121A
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Abstract

본 기술의 일 실시예에 의한 반도체 메모리 장치는 소자 형성 영역의 테두리 부분을 포함하는 상부에 배치되는 전력 분배 라인, 소자 형성 영역 및 전력 분배라인의 외곽을 둘러싸도록 형성되는 가드링 및 테두리 부분 상부에 형성된 전력 분배라인 에지부와 가드링을 전기적으로 연결하는 적어도 하나의 전력 보강부를 포함할 수 있다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 집적 회로 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 계속해서 고집적화, 고용량화, 고속화되고 있다. 특히, 모바일 기기는 그 보급률이 날로 증가 추세를 보이고 고기능화 되고 있으며, 이에 적용될 메모리 장치에 대한 고성능화가 요구된다.
이에 따라 반도체 메모리 칩 내부의 전류 소모량은 더욱 증가하게 마련이다. 반도체 메모리 칩 내에서 전력 분배 라인의 임피던스에 의해 전압이 강하되면 공급되는 전압에 비해 실제 소자에 공급되는 전압이 작아져 회로 동작특성에 악영향을 미치게 된다.
최근 반도체 메모리 칩의 동작시 전력 부족 현상을 해결하기 위해 전력 분배 네트워크(Power Distribution Network; PDN) 관련 분야에 관심이 높아지고 있다. PDN 설계 방법으로서, 디커플링 캐패시터 배치, 메쉬 형태로의 파워라인 배치 등이 이루어지고 있으나, 칩 전체적인 전압 강하 현상을 개선하기 위해서는 더욱 많은 연구가 필요하다.
본 발명의 실시예는 전압 강하 현상을 억제할 수 있는 반도체 메모리 장치를 제공한다.
본 기술의 일 실시예에 의한 반도체 메모리 장치는 소자 형성 영역의 테두리 부분을 포함하는 상부에 배치되는 전력 분배 라인; 상기 소자 형성 영역 및 상기 전력 분배라인의 외곽을 둘러싸도록 형성되는 가드링; 및 상기 테두리 부분 상부에 형성된 상기 전력 분배라인 에지부와 상기 가드링을 전기적으로 연결하는 적어도 하나의 전력 보강부;를 포함할 수 있다.
다른 관점에서, 본 기술의 일 실시예에 의한 반도체 메모리 장치는 소자 형성 영역의 테두리 부분을 포함하는 상부에 배치되는 전력 분배 라인; 상기 소자 형성 영역 및 상기 전력 분배라인의 외곽을 둘러싸도록 형성되며, 복수의 레이어에 각각 형성된 배선층이 적층된 구조를 갖는 가드링; 및 상기 테두리 부분 상부에 형성된 상기 전력 분배라인 에지부와 상기 가드링을 전기적으로 연결하며, 상기 전력 분배 라인이 형성된 레이어와 상이한 레이어의 가드링 배선층 간에 연결 형성되는 적어도 하나의 전력 보강부;를 포함할 수 있다.
또 다른 관점에서, 본 기술의 일 실시예에 의한 반도체 메모리 장치는 소자 형성 영역의 테두리 부분을 포함하는 상부에 배치되는 전력 분배 라인; 상기 소자 형성 영역 및 상기 전력 분배라인의 외곽을 둘러싸도록 형성되며, 상기 소자 형성 영역 측에 형성된 제 1 가드링부와, 스크라이브 레인 측에 형성된 제 2 가드링부를 포함하는 가드링; 상기 테두리 부분 상부에 형성된 상기 전력 분배라인 에지부와 상기 제 1 가드링부를 전기적으로 연결하는 적어도 하나의 전력 보강부;를 포함할 수 있다.
본 기술에 의하면 가드링 영역과 칩 내 전력 분배 라인을 전기적으로 접속시킴에 의해 칩 내의 전체적인 임피던스를 줄여 전압 강하 현상을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 평면도이다.
도 2는 도 1에 도시한 전력 보강부의 일 예시도이다.
도 3은 도 1에 도시한 전력 보강부의 다른 예시도이다.
도 4 및 도 5는 전력 보강부 여부에 따른 반도체 메모리 장치의 전압 강하 정도를 비교하기 위한 그래프이다.
도 6은 본 발명에 적용되는 가드링의 예시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 평면도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 적어도 하나의 뱅크(110, 120, 130, 140)를 포함할 수 있다. 각각의 뱅크(110, 120, 130, 140)는 복수의 단위 메모리 셀 어레이(미도시)와, 접근하고자 하는 메모리 셀의 어드레스에 따라 메모리 셀을 선택하는 디코더(미도시) 등과 같은 회로를 포함할 수 있다.
뱅크(110, 120, 130, 140)의 일측에는 주변회로 영역(150)이 배치된다. 주변회로 영역(150)에는 어드레스/명령어 처리부, 데이터 입출력 처리부, 전압 공급부 등이 배치된다. 데이터 입출력 패드, 어드레스 패드, 커맨드 패드, 전원 패드(전원전압 패드, 접지전압 패드) 등도 주변회로 영역(150)에 배치될 수 있다.
뱅크(110, 120, 130, 140) 및 주변회로 영역(150)을 포함하는 소자 형성영역(100)의 외곽에는 가드링(160)이 형성된다.
반도체 장치의 제조 공정에서는 하나의 반도체 웨이퍼 상에 복수의 소자를 형성한 후 반도체 웨이퍼를 다이싱 라인(dicing line, 또는 스크라이브 레인(scribe lane))을 따라 절단하여 개개의 칩으로 분리한다.
즉, 스크라이브 레인 영역은 반도체 웨이퍼를 개개의 칩들로 분리하기 위한 영역으로, 스크라이브 레인 영역의 측벽에는 소자 형성 과정에서 적층된 수많은 층간 절연막의 계면이 노출된다. 이 계면은 수분의 침입 경로가 되어 반도체 칩의 오동작, 파괴 등과 같은 신뢰성과 수율 저하 문제를 야기할 수 있다. 또한, 다이싱 공정시 가해지는 스트레스 등에 의해 층간 절연막에 크랙이 발생할 수 있으며, 이 크랙 또한 수분 침입의 경로가 된다.
따라서 소자 형성영역(100)의 외곽에 소자 형성영역(100)을 둘러싸는 구조체 즉, 가드링(160)을 형성하여 수분 침입이나 스트레스 전파 등을 방지하고 있다.
소자 형성영역(100) 내 뱅크(110, 120, 130, 140)의 상부에는 도전물질을 메쉬 형태로 서로 연결하여 전력 분배 네트워크를 이루도록 전력 분배 라인(170)이 형성된다. 전력 분배 라인(170)은 주변 회로 영역(150)의 전원 공급 패드 즉, 전원전압 패드 또는 접지전압 패드와 연결되며, 소자 형성영역(100)의 에지 부분을 둘러싸는 에지부(170-1)를 포함할 수 있다.
가드링(160)과 전력 분배 라인(170)의 에지부(170-1)는 전력 보강부(180)에 의해 상호 연결된다.
전력 보강부(180)는 복수 레이어로 이루어지는 가드링(160)의 특정 레이어와 전력 분배 라인(170)을 상호 전기적으로 연결시킴으로써 형성할 수 있으며, 바람직하게는 가드링(160) 형성시 함께 형성되는 배선 패턴일 수 있다.
전력 분배 라인(170)은 소자 형성영역(100) 즉, 뱅크(110, 120, 130, 140) 및 주변 회로 영역(150)에 소자 형성 후 최상위 레이어에 형성되는 배선층일 수 있다. 또한, 가드링(160)은 소자 형성영역(100)과 동일한 높이를 갖도록 복수의 배선층을 적층함으로써 형성할 수 있다.
따라서 가드링(160)의 최상위 레이어와 전력 분배 라인(170)의 에지부(170-1) 간에 적어도 하나의 배선을 연결하여 전력 보강부(180)를 구성할 수 있다. 또는, 가드링(160)의 최상위 레이어를 제외한 레이어와 전력 분배 라인(170)의 에지부(170-1)를 배선으로 연결하는 것도 가능하다. 이 경우에는 전력 분배 라인(170) 에지부(170-1)로부터 수직방향 하부로 비아 콘택을 형성하여 가드링(160)으로부터 연장된 전력 보강부(180)와 전력 분배 라인(170)의 에지부(170-1)가 비아 콘택을 통해 상호 연결되도록 할 수 있다.
도 2는 도 1에 도시한 전력 보강부의 일 예시도이다.
본 실시예에서, 전력 보강부(180)는 가드링(160)과 전력 분배 라인(170) 에지부(170-1)의 동일한 레이어 간을 전기적으로 연결되도록 형성된다. 예를 들어, 반도체 메모리 칩의 최상위 레이어에 형성된 전력 분배 라인(170)의 에지부(170-1)와 가드링(160)의 최상위 레이어를 상호 전기적으로 연결한 것이다.
도 3은 도 1에 도시한 전력 보강부의 다른 예시도이다.
본 실시에에서, 전력 보강부(180-1)는 가드링(160)으로부터 연장되되, 전력 분배 라인(170)이 형성된 레이어보다 낮은 레이어의 가드링(160)으로부터 연장된다. 전력 분배 라인(170)의 에지부(170-1)에는 수직 방향 하부로 비아 콘택(CT)을 형성하고, 비아 콘택(CT)을 통해 전력 보강부(180-1)와 전력 분배 라인(170)의 에지부(170-1)가 전기적으로 접속된다.
도 4 및 도 5는 전력 보강부 여부에 따른 반도체 메모리 장치의 전압 강하 정도를 비교하기 위한 그래프이다.
도 4a 및 도 4b는 임의의 반도체 메모리 장치의 전압 강하 정도를 전력 보강부(180)가 없는 경우(a)와 전압 보강부(180)가 있는 경우(b)에 따라 측정한 그래프이다.
반도체 메모리 장치가 전력 보강부(180)를 구비하지 않은 경우(a) 기 설정된 전원 측정 포인트에서 전원을 측정한 결과, 공급 전압보다 소자에 실제로 인가된 전압이 강하된 정도별로 측정 포인트의 개수를 합산하면 401과 같은 양상을 보인다. 이 경우 평균 전압 강하량(403)은 16.823㎷ 정도이며, 피크 전압 강하량(405)은 46.675㎷로 높음을 알 수 있다.
한편, 반도체 메모리 장치에 전력 보강부(180)를 형성한 경우(b) 매 측정 포인트에서 전압 강하 정도가 411과 같이 감소된 것을 알 수 있다. 평균 전압 강하량(413)도 10.853㎷로 낮아 졌으며, 피크 전압 강하량(415) 또한 40.841㎷로 감소되었다.
도 5a 및 도 5b는 다른 임의의 반도체 메모리 장치의 전압 강하 정도를 전력 보강부(180)가 없는 경우(a)와 전압 보강부(180)가 있는 경우(b)에 따라 측정한 그래프이다.
반도체 메모리 장치가 전력 보강부(180)를 구비하지 않은 경우(a) 기 설정된 전원 측정 포인트에서 전원을 측정한 결과, 공급 전압보다 소자에 실제 인가된 전압이 강하된 정도별로 측정 포인트의 개수를 계산하면 501과 같은 양상을 보인다. 이 경우 평균 전압 강하량(503)은 34.806㎷ 정도였으며, 피크 전압 강하량(505)은 82.082㎷로 높음을 알 수 있다.
한편, 반도체 메모리 장치가 전력 보강부(180)를 구비한 경우(b) 매 측정 포인트에서 전압 강하 정도가 511과 같이 감소된 것을 알 수 있다. 평균 전압 강하량(513)도 15.376㎷로 낮아 졌으며, 피크 전압 강하량(515) 또한 70.356㎷로 대폭 감소되었다.
이와 같이 가드링과 전력 분배 라인 간의 전기적 접속에 의해 칩 내 임피던스에 의한 전압 강하 현상을 효율적으로 억제할 수 있다.
도 6은 본 발명의 다른 실시예에 의한 가드링과 전력 보강부의 구성도이다.
도 6을 참조하면, 가드링은 소자 형성 영역(100) 측에 형성되는 제 1 가드링부(160-1) 및 스크라이브 레인 측에 형성되는 제 2 가드링부(160-2)를 포함할 수 있다. 즉, 가드링(160)을 내측/외측으로 분리 형성한 구조를 갖는다.
스크라이브 레인을 통해 개별 칩을 분리하는 다이싱 공정에서 가드링에 가해지는 스트레스에 의해 가드링이 무너지거나 소자 형성 영역(100)의 계면이 노출될 수 있다. 하지만, 도 6과 같이 가드링을 2단으로 구성하게 되면 제 2 가드링부(160-2)에 스트레스가 가해지더라도 실질적으로 소자 형성 영역(100)을 감싸고 있는 제 1 가드링부(160-1)에 의해 소자들을 보호할 수 있다.
아울러, 전력 보강부(180)는 제 1 가드링부(160-1)와 에지부(170-1) 간에 전기적으로 접속된다. 이 경우에도, 제 1 가드링부(160-1)와 에지부(170-1)를 동일 레이어 간에 연결하거나, 비아 콘택을 통해 상호 다른 레이어 간을 연결할 수 있음은 물론이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 반도체 메모리 장치
100 : 소자 형성영역
110, 120, 130, 140 : 뱅크
150 : 주변 회로 영역
160 : 가드링
170 : 전력 분배 라인
180, 180-1 : 전력 보강부

Claims (16)

  1. 소자 형성 영역의 테두리 부분을 포함하는 상부에 배치되는 전력 분배 라인;
    상기 소자 형성 영역 및 상기 전력 분배라인의 외곽을 둘러싸도록 형성되는 가드링; 및
    상기 테두리 부분 상부에 형성된 상기 전력 분배라인 에지부와 상기 가드링을 전기적으로 연결하는 적어도 하나의 전력 보강부;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소자 형성 영역 내의 지정된 위치에 형성된 전원 공급 패드를 더 포함하고, 상기 전력 분배 라인은 상기 전원 공급 패드로부터 공급되는 전압을 상기 소자 형성 영역 내로 전달하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 가드링은 복수의 레이어에 각각 형성된 배선층이 적층된 구조이며, 상기 전력 보강부는, 상기 전력 분배 라인이 형성된 레이어와 동일한 레이어의 가드링 배선층 간에 연결 형성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 전력 보강부는 상기 가드링과 상기 전력 분배 라인의 에지부 간에 연장되는 적어도 하나의 배선을 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 전력 분배 라인은 소자 형성 영역 및 상기 테두리 부분 상에 메쉬 형태로 배치되는 반도체 메모리 장치.
  6. 소자 형성 영역의 테두리 부분을 포함하는 상부에 배치되는 전력 분배 라인;
    상기 소자 형성 영역 및 상기 전력 분배라인의 외곽을 둘러싸도록 형성되며, 복수의 레이어에 각각 형성된 배선층이 적층된 구조를 갖는 가드링; 및
    상기 테두리 부분 상부에 형성된 상기 전력 분배라인 에지부와 상기 가드링을 전기적으로 연결하며, 상기 전력 분배 라인이 형성된 레이어와 상이한 레이어의 가드링 배선층 간에 연결 형성되는 적어도 하나의 전력 보강부;
    를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전력 보강부는, 상기 에지부에 전기적으로 접속되는 비아 콘택을 통해 상기 전력 분배 라인이 형성된 레이어와 상이한 레이어의 가드링 배선층 간에 연결 형성되는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 소자 형성 영역 내의 지정된 위치에 형성된 전원 공급 패드를 더 포함하고, 상기 전력 분배 라인은 상기 전원 공급 패드로부터 공급되는 전압을 상기 소자 형성 영역 내로 전달하는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 전력 보강부는 상기 가드링과 상기 에지부 간에 연장되는 적어도 하나의 배선을 포함하는 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 전력 분배 라인은 소자 형성 영역 및 상기 테두리 부분 상에 메쉬 형태로 배치되는 반도체 메모리 장치.
  11. 소자 형성 영역의 테두리 부분을 포함하는 상부에 배치되는 전력 분배 라인;
    상기 소자 형성 영역 및 상기 전력 분배라인의 외곽을 둘러싸도록 형성되며, 상기 소자 형성 영역 측에 형성된 제 1 가드링부와, 스크라이브 레인 측에 형성된 제 2 가드링부를 포함하는 가드링;
    상기 테두리 부분 상부에 형성된 상기 전력 분배라인 에지부와 상기 제 1 가드링부를 전기적으로 연결하는 적어도 하나의 전력 보강부;
    를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 가드링부 및 상기 제 2 가드링부 각각은 복수의 레이어에 각각 형성된 배선층이 적층된 구조이며, 상기 전력 보강부는, 상기 전력 분배 라인이 형성된 레이어와 동일한 레이어의 상기 제 1 가드링부 배선층 간에 연결 형성되는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제 1 가드링부 및 상기 제 2 가드링부 각각은 복수의 레이어에 각각 형성된 배선층이 적층된 구조이며, 상기 전력 보강부는, 상기 전력 분배 라인에 전기적으로 접속되는 비아 콘택을 통해 상기 전력 분배 라인이 형성된 레이어와 상이한 레이어의 상기 제 1 가드링부 배선층 간에 연결 형성되는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 소자 형성 영역 내의 지정된 위치에 형성된 전원 공급 패드를 더 포함하고, 상기 전력 분배 라인은 상기 전원 공급 패드로부터 공급되는 전압을 상기 소자 형성 영역 내로 전달하는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 전력 보강부는 상기 가드링과 상기 에지부 간에 연장되는 적어도 하나의 배선을 포함하는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 전력 분배 라인은 소자 형성 영역 및 상기 테두리 부분 상에 메쉬 형태로 배치되는 반도체 메모리 장치.
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