KR20150016868A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 실시 형태에 따른 반도체 장치는 기판을 구비한다. 제1층은, 기판의 제1면의 상방에 형성되고 제1 도전형의 Ⅲ족 질화물 반도체를 사용하여 형성되어 있다. 제2층은, 제1층 상에 형성되고, 제2 도전형의 Ⅲ족 질화물 반도체를 사용하여 형성되어 있다. 제3층은, 제2층의 표면 중 제1 영역 상에 부분적으로 형성되고 AlGaN을 사용하여 형성되어 있다. 게이트 전극은, 일단부가 제3층의 표면 상방에 있고, 제2층을 개재하여, 타단부가 제1층 내에 있으며, 제1층, 제2층 및 제3층으로부터 절연되어 있다. 제1 전극은, 제3층에 접속되어 있다. 제2 전극은 제2층의 표면 중 제1 영역 이외의 제2 영역에 접속되어 있다. 제3 전극은 제1면과는 반대측의 기판의 제2면 상에 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
관련 출원
본 출원은, 일본 특허 출원 2013-162541호(출원일: 2013년 8월 5일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터 파워 증폭기 회로, 전원 회로, 모터 구동 회로 등에 있어서 반도체 파워 디바이스가 사용되고 있다. 반도체 파워 디바이스에서는, 고내압, 고속 스위칭 및 저온 저항 등의 성능이 요구되고 있다. 이들 요구를 만족시키기 위하여 질화물 반도체 소자가 개발되어 있다.
질화물 반도체 소자로서 고전자 이동도 트랜지스터(HEMT(High Electron Mobility Transistor)), 헤테로 접합 전계 효과 트랜지스터(HFET(Heterojunction Field Effect Transistor)) 등의 헤테로 접합을 이용한 질화갈륨(GaN)계 반도체 소자가 고려되고 있다.
종래에는, n형 GaN층을 형성하기 위하여, p형 GaN층의 일부에 n형 불순물을 이온 주입하였다. 그러나, 이 경우, p형 영역에 n형 불순물을 주입하기 때문에, n형 GaN층의 저항이 높아질 우려가 있었다. 또한, n형 GaN층의 저항을 낮게 하기 위하여 p형 GaN층의 농도를 저하시키면, p형 GaN층과 그 위의 전극의 접촉 저항이 높아진다. 따라서, 종형(縱型) 구조의 GaN계 반도체 소자에서는, 저온 저항을 실현하는 것이 곤란하였다.
본 발명의 실시 형태는, 저온 저항을 실현 가능한 질화물 반도체를 사용한 반도체 장치 및 그 제조 방법을 제공한다.
본 실시 형태에 따른 반도체 장치는 기판을 구비한다. 제1층은, 기판의 제1면의 상방에 형성되고 제1 도전형의 Ⅲ족 질화물 반도체를 사용하여 형성되어 있다. 제2층은, 제1층 상에 형성되고, 제2 도전형의 Ⅲ족 질화물 반도체를 사용하여 형성되어 있다. 제3층은, 제2층의 표면 중 제1 영역 상에 부분적으로 형성되고 Al을 포함하는 Ⅲ족 질화물 반도체를 사용하여 형성되어 있다. 게이트 전극은, 일단부가 제3층의 표면 상방에 있고, 제2층을 개재하여 타단부가 제1층 내에 있으며, 제1층, 제2층 및 제3층으로부터 절연되어 있다. 제1 전극은, 제3층에 접속되어 있다. 제2 전극은 제2층의 표면 중 제1 영역 이외의 제2 영역에 접속되어 있다. 제3 전극은 제1면과는 반대측의 기판의 제2면 상에 형성되어 있다.
도 1은 제1 실시 형태에 따른 종형 GaN 반도체 장치(100)의 구성의 일례를 도시한 단면도.
도 2는 제1 실시 형태에 따른 반도체 장치(100)의 제조 방법의 일례를 도시한 단면도.
도 3은 도 2에 계속되는 제조 방법을 도시한 단면도.
도 4는 도 3에 계속되는 제조 방법을 도시한 단면도.
도 5는 도 4에 계속되는 제조 방법을 도시한 단면도.
도 6은 제2 실시 형태에 따른 종형 GaN 반도체 장치(200)의 구성의 일례를 도시한 단면도.
도 7은 제2 실시 형태에 따른 반도체 장치(200)의 제조 방법의 일례를 도시한 단면도.
도 8은 도 7에 계속되는 제조 방법을 도시한 단면도.
도 9는 제3 실시 형태에 따른 종형 GaN 반도체 장치(300)(이하, 반도체 장치(300)라고도 함)의 구성의 일례를 도시한 단면도.
이하, 실시 형태에 대하여, 도면을 참조하여 설명한다. 또한, 각 실시 형태에 있어서, 실질적으로 동일한 구성 부위에는 동일한 부호를 부여하여, 설명을 생략한다.
이하의 본 실시 형태에 있어서, Ⅲ족 질화물 반도체로서 질화갈륨(GaN)을 사용하고 있다. 그러나, 질화갈륨(GaN) 대신에, 질화알루미늄(AlN), 질화인듐(InN) 또는 이들의 혼정(混晶)을 Ⅲ족 질화물 반도체로서 사용해도 된다. 이하, Ⅲ족 질화물 반도체를 질화갈륨(GaN)으로 하여 설명한다. 또한, 본 실시 형태에서는, Al을 포함하는 Ⅲ족 질화물 반도체로서, 예를 들어, AlGaN층을 사용하고 있다.
(제1 실시 형태)
도 1은 제1 실시 형태에 따른 종형 GaN 반도체 장치(100)(이하, 반도체 장치(100)라고도 함)의 구성의 일례를 도시한 단면도이다. 반도체 장치(100)는 기판(10)과, 버퍼층(20)과, n형 GaN층(30)과, p형 GaN층(40)과, AlGaN층(50)과, 게이트 절연막(60)과, 게이트 전극(70)과, 층간 절연막(80)과, 소스 전극(90)과, 전하 인발(引拔) 전극(95)과, 드레인 전극(99)을 구비하고 있다.
기판(10)은 예를 들어, 실리콘 기판, GaN 기판 또는 SiC 기판 등이다. 기판(10)의 도전형은 특별히 한정되지 않지만, n형 GaN층(30)과 같은 도전형(예를 들어, n형)인 것이 바람직하다. 이하에서는, n형 실리콘 기판을 예로 들어 설명한다.
버퍼층(20)은 기판(10)의 표면(제1면) 상에 형성되어 있다. 버퍼층(20)은 예를 들어, AlN과 GaN을 교대로 적층한 초격자 구조, 또는 AlGaN의 Al 함유 비율을 기판(10)의 표면으로부터 n형 GaN층(30)을 향하여 점차 저하시킨 조성 경사(組成傾斜) AlGaN층을 사용하여 형성된다. 버퍼층(20)이 기판(10)과 적층 구조체(30, 40 및 50) 사이에 개재됨으로써, 휨을 억제할 수 있다. 또한, 버퍼층(20)은 그 위에 형성되는 n형 GaN층(30), p형 GaN층(40) 및 AlGaN층(50)을 포함하는 적층 구조체의 결정성을 향상시킴과 아울러, 종방향의 저항을 낮게 할 수 있다.
버퍼층(20) 상에 제1층으로서의 n형 GaN층(30)이 형성되어 있다. n형 GaN층(30)은 n형 불순물(예를 들어, 실리콘(Si), 게르마늄(Ge))을 포함하는 GaN을 사용하여 형성되어 있다. n형 GaN층(30) 상에 제2층으로서의 p형 GaN층(40)이 형성되어 있다. p형 GaN층(40)은 p형 불순물(예를 들어, 마그네슘(Mg))을 포함하는 GaN을 사용하여 형성되어 있다. 또한, 제3층으로서의 AlGaN층(50)이 p형 GaN층(40)의 표면 중 제1 영역 SR1 상에 부분적으로 형성되어 있다. AlGaN층(50)은 불순물을 도입하고 있지 않은 AlGaN을 사용하여 형성되어 있다. n형 GaN층(30), p형 GaN층(40) 및 AlGaN층(50)은 GaN 및 AlGaN의 적층 구조체를 형성하고 있다. GaN의 적층 구조체 및 버퍼층(20)의 두께는, 사양에 따라 다르지만, 예를 들어, 반도체 장치(100)가 600V의 내압을 갖기 위해서는, 약 3㎛ 이상인 것이 바람직하다.
AlGaN층(50)과 p형 GaN층(40) 사이를 헤테로 구조로 함으로써, AlGaN층(50)과 p형 GaN층(40) 사이에 2차원 전자 가스(이하, 2DEG라고도 함)가 발생한다. 2DEG는, 반도체 장치(100)의 온 저항을 저하시키기 때문에 도움이 된다. 또한, 2DEG과 온 저항의 관계에 대해서는 후술한다.
트렌치 TR은, AlGaN층(50)의 표면으로부터 p형 GaN층(40)을 관통하여 n형 GaN층(30)에 도달하도록 형성되어 있다. 게이트 절연막(60)은 트렌치 TR의 내면 및 AlGaN층(50)의 표면 US50의 일부를 피복하도록 형성되어 있다. 게이트 절연막(60)은 예를 들어, 실리콘 산화막 등의 절연막을 사용하여 형성되어 있다. 또한, 게이트 전극(70)은 게이트 절연막(60)을 개재하여 트렌치 TR 내에 매립되어 있다. 게이트 전극(70)은 예를 들어, Au/Ni 등의 금속 적층막 또는 도핑된 폴리실리콘 등의 도전성 재료를 사용하여 형성되어 있다. 이것에 의해, 게이트 전극(70)은 AlGaN층(50)의 표면 US50으로부터 p형 GaN층(40)을 관통하여 n형 GaN층(30)에 도달하는 트렌치 게이트 전극으로서 기능한다. 즉, 게이트 전극(70)은 그 일단부가 AlGaN층(50)의 표면 US50 상방에 있고, p형 GaN층(40)을 개재하여, 타단부가 n형 GaN층(30) 내에 있다.
층간 절연막(80)은 AlGaN층(50)의 표면 US50 및 측면 SS50, 및 p형 GaN층(40)의 표면 중 제2 영역 SR2 상에 형성되어 있다. 층간 절연막(80)은 예를 들어, 실리콘 산화막 등의 절연막을 사용하여 형성되어 있다. 층간 절연막(80)은 게이트 절연막(60)과 동일한 재료로 형성되어 있어도 되고, 또는 게이트 절연막(60)과 상이한 재료로 형성되어 있어도 된다.
제1 전극으로서의 소스 전극(90)은 AlGaN층(50)의 표면 US50 상에 형성되어 있으며, AlGaN층(50)과 오믹 접합에 의해 접속되어 있다. 소스 전극(90)은 AlGaN층(50)과 오믹 접합 가능한 재료이면 되며, 예를 들어, Ti/Al 등의 금속 재료를 사용하여 형성되어 있다. 또한, 소스 전극(90)과 AlGaN층(50)이 오믹 접합할 수 있도록, AlGaN층(50)의 두께는, 매우 얇게 형성되고 있으며, 예를 들어, 약 30㎚의 두께로 형성되어 있다. AlGaN층(50)의 Al 함유율은, 예를 들어, 약 20％이다. 전하 인발 전극(95)은 p형 GaN층(40)의 표면의 제2 영역 SR2 상에 형성되어 있으며, p형 GaN층(40)과 오믹 접합에 의해 접속되어 있다. 또한, 제2 영역 SR2는, p형 GaN층(40)의 표면 중 제1 영역 SR1 이외의 표면 영역이다.
제2 전극으로서의 전하 인발 전극(95)은 p형 GaN층(40)과 오믹 접합 가능한 재료이면 되며, 예를 들어, Au/Ni 등의 금속 적층막을 사용하여 형성되어 있다. 전하 인발 전극(95)을 Au/Ni의 금속 적층막으로 형성하는 경우, Ni층을 하층으로서 p형 GaN층(40)에 접촉시키고, 그 Ni층 상에 Au층을 형성한다. 이것에 의해, 전하 인발 전극(95)은 p형 GaN층(40)과 오믹 접합할 수 있으며, 또한, 저저항 전극으로 된다.
제3 전극으로서의 드레인 전극(99)은 기판(10)의 이면(제2면) 상에 형성되어 있다. 드레인 전극(99)은 소스 전극(90)과 마찬가지로, 예를 들어, Ti/Al 등의 금속 재료를 사용하여 형성되어 있다.
반도체 장치(100)는 종형 FET이며, 게이트 절연막(60)의 근방에 있는 p형 GaN층(40)에 채널이 형성된다. 따라서, 게이트 전극(70)의 전압을 제어함으로써, 게이트 절연막(60)과 p형 GaN층(40)의 경계부에 채널이 형성된다. 드레인 전극(99)로부터의 전류는, 기판(10), 버퍼층(20), n형 GaN층(30)을 통해 채널을 통과하고, 또한, AlGaN층(50)을 통과하여 소스 전극(90)으로 흐른다.
p형 GaN층(40)을 플로팅 상태로 하면, 홀이 p형 GaN층(40)에 축적되어, 반도체 장치(100)가 애벌란시 항복(avalanche breakdown)이 발생될 우려가 있다. 따라서, 애벌란시 항복을 억제하기 위하여, 전하 인발 전극(95)이 필요해진다. 전하 인발 전극(95)은 소정의 전압(예를 들어, 접지 전위)으로 고정되어 있으며, p형 GaN층(40)에 축적되는 홀을 끌어내는 기능을 갖는다.
여기서, 단차 ST에 대하여 설명한다. 본 실시 형태에 따른 AlGaN층(50)은 p형 GaN층(40)의 표면 중 제1 영역 SR1 상에 형성되어 있고, 제2 영역 SR2 상에는 형성되어 있지 않다. 즉, AlGaN층(50)은 p형 GaN층(40)의 표면 상에 부분적으로 형성되어 있고, p형 GaN층(40)의 표면 전체를 피복하고 있지는 않다. 따라서, 제1 영역 SR1과 제2 영역 SR2 사이에는, AlGaN층(50) 및 p형 GaN층(40)에 의해 형성되는 단차 ST가 존재한다. 단차 ST는, p형 GaN층(40)의 표면의 제2 영역 SR2를 하단으로 하고, AlGaN층(50)의 표면 US50을 상단으로 하는 단차이다. 단차 ST의 하단과 상단 사이에는, AlGaN층(50)의 측면 SS50이 있다. 따라서, 단차 ST는, p형 GaN층(40)의 표면의 제2 영역 SR2, AlGaN층(50)의 측면 SS50 및 AlGaN층(50)의 표면 US50에 의해 형성된다.
단차 ST가 있음으로써, 소스 전극(90)을 AlGaN층(50)의 표면 US50(단차 ST의 상단)에 형성하고, 또한, 전하 인발 전극(95)을 p형 GaN층(40)의 제2 영역 SR2(단차 ST의 하단)에 형성할 수 있다. 즉, 단차 ST가 있음으로써, 소스 전극(90) 및 전하 인발 전극(95)의 형성 영역이 확보되어, 소스 전극(90) 및 전하 인발 전극(95)의 형성이 용이해진다. 이것에 의해, 애벌란시 항복을 억제할 수 있어, 고내압을 유지할 수 있다.
또한, 예를 들어, AlGaN층(50) 대신에, p형 GaN층(40)에 n형 불순물(예를 들어, Si, Ge)을 이온 주입함으로써 n형 GaN층을 형성하는 것이 고려된다. 그러나, 이 경우, p형 영역에 n형 불순물을 주입하기 때문에, 이온 주입한 영역에서 n형 GaN층의 저항이 높아질 우려가 있다.
이에 비해, 본 실시 형태는, AlGaN층(50)을 p형 GaN층(40) 상에 선택 에피택셜 성장시키고 있다. 이것에 의해, p형 GaN층(40)의 표면에 전하 인발 전극(95)의 형성 영역을 확보함과 아울러, AlGaN층(50)을 에피택셜 성장시킬 수 있다. 에피택셜 성장시킬 때, AlGaN층에는, 불순물이 도입되어 있지 않다. 즉, AlGaN층은, 고유한 상태에서 에피택셜 성장한다. 그러나, AlGaN층은, 매우 얇게(예를 들어, 30nm 이하로) 형성함으로써, 소스 전극(90)과 오믹 접합할 수 있다. 즉, 본 실시 형태에 따르면, AlGaN층(50)의 저저항화, 및 애벌란시 항복을 억제하기 위한 전하 인발 전극(95)의 형성 영역의 확보를 실현할 수 있다. 그 결과, 본 실시 형태에 따른 반도체 장치(100)는 내압의 저하를 억제할 수 있다.
또한, 상술한 바와 같이, AlGaN층(50)과 p형 GaN층(40) 사이에 2DEG가 발생한다. 2DEG는, 높은 전자 이동도를 나타냄과 아울러, 높은 캐리어 농도를 나타낸다. 즉, AlGaN층(50)과 p형 GaN층(40)의 계면은, 매우 저항이 낮고, 또한 다수의 전자가 발생하고 있다. 따라서, 반도체 장치(100)가 온 되었을 때, 2DEG가, 게이트 절연막(60) 부근의 p형 GaN층(40)에 형성되는 채널에 공급된다. 이것에 의해, 2DEG는, 반도체 장치(100)의 온 저항을 저하시킬 수 있다. 또한, 2DEG는, 채널 형성 영역의 근방에 있는 AlGaN층(50)과 p형 GaN층(40)의 계면에 발생하고 있다. 따라서, 반도체 장치(100)의 스위칭 시에, 소스 전극(90)으로부터의 전자를 기다리지 않고, 2DEG가, 바로, 전자를 채널에 공급한다. 따라서, 본 실시 형태에 따른 반도체 장치(100)는 스위칭 속도가 빠르다. 그 결과, 본 실시 형태에 따른 반도체 장치(100)는 저온 저항과 고내압을 양립시킬 수 있고, 또한 스위칭 동작을 고속으로 할 수 있다.
도 2 내지 도 5는 본 실시 형태에 따른 반도체 장치(100)의 제조 방법의 일례를 도시한 단면도이다. 도 2 내지 도 5을 참조하여, 반도체 장치(100)의 제조 방법을 설명한다.
우선, MOCVD(Metal-Organic Chemical Vapor Deposition)법을 사용하여, 기판(10)상에 버퍼층(20)을 형성한다. 버퍼층(20)은 상술한 바와 같이, AlN 및 GaN의 초격자 구조, 또는 조성 경사 AlGaN층을 갖는다. 예를 들어, AlN 및 GaN의 초격자 구조를 기판(10)상에 형성하는 경우, 기판(10)상에 AlN층, GaN층, AlN층, GaN층, AlN층, GaN층…의 순서로 AlN층과 GaN층을 교대로 적층한다. 이것에 의해, 버퍼층(20)은 기판(10)과 n형 GaN층(30) 사이의 격자 상수 및 열팽창 계수가 상이함에 따라 발생하는 휨을 흡수할 수 있다. 그리고, 버퍼층(20)의 최상층은 GaN층으로 한다. 이것에 의해, 버퍼층(20)상에 n형 GaN층(30)을 용이하게 형성할 수 있다.
예를 들어, 조성 경사 AlGaN층을 기판(10)상에 형성하는 경우, 당초, AlGaN에서의 Al의 함유율을 100％로 하고, Al의 함유율을 서서히 저하시키면서 AlGaN을 퇴적한다. 그리고, 버퍼층(20)의 최상부에서 Al의 함유율을 0％로 한다. 즉, 버퍼층(20)의 퇴적 당초, 기판(10)상에 AlN을 퇴적하고, 그 후, Al의 함유율을 저하시키면서 AlGaN을 퇴적하며, 마지막으로, GaN을 퇴적한다. 이것에 의해, 기판(10)의 표면에는, 조성 경사 AlGaN층의 Al층이 접하고, n형 GaN층(30)의 저면에는, 조성 경사 AlGaN층의 GaN층이 접한다. 이것에 의해, 버퍼층(20)은 기판(10)과 n형 GaN층(30) 사이의 격자 상수 및 열팽창 계수가 상이함에 따라 발생하는 휨을 흡수할 수 있다. 또한, 버퍼층(20) 상에 n형 GaN층(30)을 용이하게 형성할 수 있다.
이어서, MOCVD법을 사용하여, 버퍼층(20)상에 n형 GaN층(30)을 퇴적한다. 이때, n형 불순물(예를 들어, Si, Ge)을 첨가하면서, GaN을 퇴적한다.
이어서, MOCVD법을 사용하여, n형 GaN층(30)상에 p형 GaN층(40)을 퇴적한다. 이때, p형 불순물(예를 들어, Mg)을 첨가하면서, GaN을 퇴적한다. 이것에 의해, 도 2에 도시한 구조가 얻어진다.
이어서, 리소그래피 기술 및 에칭 기술을 사용하여, 도 3에 도시한 바와 같이, p형 GaN층(40)의 표면 중 제2 영역 SR2 상에 마스크층 MSK를 형성한다. 마스크층 MSK은, 예를 들어, 실리콘 산화막 등의 절연막이다. 마스크층 MSK가 제2 영역 SR2를 피복함으로써, AlGaN층(50)은 제2 영역 SR2 상에는 에피택셜 성장하지 않는다. 한편, 마스크층 MSK가 형성되어 있지 않은 제1 영역 SR1 상에는, AlGaN층(50)이 에피택셜 성장할 수 있다.
이어서, 마스크층 MSK를 마스크로서 사용하여, AlGaN을 에피택셜 성장시킨다. 이것에 의해, AlGaN층(50)은 p형 GaN층(40)의 표면 중 제1 영역 SR1 상에 선택적으로 에피택셜 성장한다. 또한, 이때, AlGaN층(50)에 불순물은 도입되어 있지 않다. AlGaN층(50)의 선택 에피택셜 성장에 의해, 도 3에 도시한 바와 같이 단차 ST가 형성된다. 단차 ST에 있어서, p형 GaN층(40)의 제2 영역 SR2가 하단이며, AlGaN층(50)의 표면 US50이 상단이다.
마스크층 MSK를 제거한 후, 리소그래피 기술 및 에칭 기술을 사용하여, AlGaN층(50)의 표면 US50으로부터 p형 GaN층(40)을 관통하여 n형 GaN층(30)에 도달하는 트렌치 TR을 형성한다. 이것에 의해, 도 4에 도시한 구조가 얻어진다.
이어서, 트렌치 TR의 내면, AlGaN층(50)의 표면 US50 및 측면 SS50, p형 GaN층(40)의 표면의 제2 영역 SR2 상에 게이트 절연막(60)을 퇴적한다.
이어서, 트렌치 TR 내에 게이트 전극(70)의 재료를 매립한다. 리소그래피 기술 및 에칭 기술을 사용하여, 게이트 전극(70)의 재료를 가공한다. 이것에 의해, 도 5에 도시한 바와 같이 게이트 전극(70)이 형성된다. 게이트 전극(70)은 AlGaN층(50)의 표면 US50으로부터 p형 GaN층(40)을 관통하여 n형 GaN층(30)에 도달하도록 형성된다. 즉, 게이트 전극(70)은 그 일단부가 n형 GaN층(50)의 표면 US50 상방에 있고, p형 GaN층(40)을 개재하여, 타단부가 n형 GaN층(30) 내에 있도록 형성된다. 게이트 전극(70)은 게이트 절연막(60)에 의해 AlGaN층(50), p형 GaN층(40), n형 GaN층(30)으로부터 절연되어 있다.
이어서, 필요에 따라 층간 절연막(80)을 퇴적한 후, 리소그래피 기술 및 에칭 기술을 사용하여, AlGaN층(50)의 표면 US50 상에 콘택트 홀을 형성한다. 계속해서, 소스 전극(90)의 재료를 퇴적한 후, 리소그래피 기술 및 에칭 기술을 사용하여 소스 전극(90)의 재료를 가공한다. 이것에 의해, 도 1에 도시한 바와 같이, 소스 전극(90)이 AlGaN층(50)의 표면 US50 상에 형성된다.
이어서, 필요에 따라 층간 절연막(80)을 다시 퇴적한 후, 리소그래피 기술 및 에칭 기술을 사용하여, p형 GaN층(40)의 표면의 제2 영역 SR2 상에 콘택트 홀을 형성한다. 계속해서, 전하 인발 전극(95)의 재료를 퇴적한 후, 리소그래피 기술 및 에칭 기술을 사용하여 전하 인발 전극(95)의 재료를 가공한다. 이것에 의해, 도 1에 도시한 바와 같이, 전하 인발 전극(95)이 p형 GaN층(40)의 제2 영역 SR2 상에 형성된다.
이와 같이, 소스 전극(90)은 AlGaN층(50)의 표면 US50(단차 ST의 상단)에 형성되고, 전하 인발 전극(95)은 p형 GaN층(40)의 제2 영역 SR2(단차 ST의 하단)에 형성된다.
이어서, 기판(10)의 이면에 드레인 전극(99)을 형성한다. 이것에 의해, 도 1에 도시한 반도체 장치(100)가 완성된다.
본 실시 형태에 따르면, p형 GaN층(40)의 표면 중 제1 영역 SR1 상에 AlGaN층(50)을 선택적으로 에피택셜 성장시키고 있다. 이것에 의해, p형 GaN층(40)의 표면의 제2 영역 SR2를 하단으로 하고, AlGaN층(50)의 표면 US50을 상단으로 하는 단차 ST가 형성된다. 단차 ST가 있음으로써, 소스 전극(90)을 AlGaN층(50)의 표면 US50(단차 ST의 상단)에 형성하고, 또한, 전하 인발 전극(95)을 p형 GaN층(40)의 제2 영역 SR2(단차 ST의 하단)에 형성할 수 있다. 즉, 소스 전극(90) 및 전하 인발 전극(95)의 형성 영역이 확보되어, 소스 전극(90) 및 전하 인발 전극(95)의 형성이 용이해진다. 이것에 의해, 애벌란시 항복을 억제할 수 있어, 고내압을 유지할 수 있다.
또한, AlGaN층(50)을 p형 GaN층(40) 상에 선택 에피택셜 성장시키고 있다. 이것에 의해, 전하 인발 전극(95)의 형성 영역을 확보한다. 그와 함께, AlGaN층(50)을 얇게 형성함으로써 그 저항을 낮게 하고, 또한 AlGaN층(50)에 소스 전극(90)을 오믹 접합시킬 수 있다. 그 결과, 본 실시 형태에 따른 반도체 장치(100)는 고내압과 저온 저항을 양립시킬 수 있다.
(변형예 1)
본 실시 형태에 있어서, 버퍼층(20)은 AlN과 GaN을 교대로 적층한 초격자 구조, 또는 Al 함유 비율을 점차 변화시킨 조성 경사 AlGaN층이다. 본 변형예에서는, 이러한 버퍼층(20)에 Si 또는 Ge를 도입한다.
기판(10)이 실리콘 기판인 경우, 버퍼층(20)의 저부에는, 실리콘이 확산되어 있을 가능성이 있다. 또한, 버퍼층(20) 상에 있는 n형 GaN층(30)은 Si 또는 Ge를 포함한다. 따라서, 버퍼층(20)의 상부에도, 실리콘이 확산되어 있을 가능성이 있다. 즉, 버퍼층(20)의 저부 및 상부는, n형층으로 되어 있다고 생각된다.
본 변형예에서는, 버퍼층(20)의 중간 부분(중간층)에도 Si 또는 Ge를 도입한다. 이것에 의해, 버퍼층(20)의 중간 부분도 n형의 초격자 구조 또는 n형의 조성 경사 AlGaN층으로 된다. 버퍼층(20)의 전체를 n형으로 함으로써, 버퍼층(20)의 저항이 저하된다. 반도체 장치(100)는 종형 FET이기 때문에, 버퍼층(20)의 저항을 저하시킴으로써, 반도체 장치(100)의 온 저항을 더 저하시킬 수 있다. 또한, n형 불순물은, 버퍼층(20)의 형성 시에 도입하면 된다.
(변형예 2)
소스 전극(90) 및 전하 인발 전극(95)은 p형 GaN층(40) 및 AlGaN층(50)에 오믹 접합 가능한 한, 동일한 재료를 사용하여 형성되어도 된다. 이 경우, 소스 전극(90) 및 전하 인발 전극(95) 각각 개별의 콘택트 홀을 형성할 필요는 없으며, 공통된 콘택트 홀을 형성하면 된다. 또한, 전극 재료의 퇴적 및 가공도 공통으로 할 수 있다. 따라서, 리소그래피 공정, 에칭 공정의 횟수가 적어져, 제조 공정이 단축될 수 있다.
통상, 소스 전극(90) 및 전하 인발 전극(95)의 전압은 동등하게 설정되어 있는 경우가 많다. 따라서 소스 전극(90) 및 전하 인발 전극(95)은 공통 전극이어도 지장 없다. 또한, 변형예 2은 변형예 1과 조합할 수 있다.
(제2 실시 형태)
도 6은 제2 실시 형태에 따른 종형 GaN 반도체 장치(200)(이하, 반도체 장치(200)라고도 함)의 구성의 일례를 도시한 단면도이다. 제2 실시 형태에 따른 반도체 장치(200)에서는, 단차 ST의 측면 SS의 하부가 p형 GaN층(40)을 포함하고, 단차 ST의 측면 SS의 상부가 AlGaN층(50)을 포함한다. 즉, p형 GaN층(40)의 상부가 제거되어 있다. 제2 실시 형태의 그 외의 구성은, 제1 실시 형태의 대응하는 구성과 마찬가지이어도 된다.
제2 실시 형태에 따른 반도체 장치(200)도, 단차 ST가 있음으로써, 소스 전극(90)을 AlGaN층(50)의 표면 US50(단차 ST의 상단)에 형성하고, 또한 전하 인발 전극(95)을 p형 GaN층(40)의 제2 영역 SR2(단차 ST의 하단)에 형성할 수 있다. 또한, 본 실시 형태는, AlGaN층(50)을 p형 GaN층(40) 상에 에피택셜 성장시키고 있다. 따라서, 제2 실시 형태는, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
도 7 및 도 8은 제2 실시 형태에 따른 반도체 장치(200)의 제조 방법의 일례를 도시한 단면도이다.
우선, 제1 실시 형태와 마찬가지로, 도 2에 도시한 구조를 얻는다. 이어서, p형 GaN층(40) 상에 AlGaN을 에피택셜 성장시킨다. AlGaN층(50)의 Al 함유율은 예를 들어, 약 20％이다. 또한, AlGaN층(50)의 두께는 예를 들어, 약 30㎚이다. 이때, AlGaN층(50)에는 불순물을 도입되어 있지 않다.
이어서, 리소그래피 기술 및 에칭 기술을 사용하여, AlGaN층(50) 상에 마스크층 MSK를 형성한다. 마스크층 MSK은, AlGaN층(50)의 형성 영역 상에 잔치(殘置)되고, 그 이외의 영역(제2 영역 SR2)에서 제거된다. 이것에 의해, 도 7에 도시한 구조가 얻어진다.
이어서, 마스크층 MSK를 마스크로서 사용하여, AlGaN층(50)을 에칭한다. 이것에 의해, p형 GaN층(40)의 표면 중 제2 영역 SR2 상에 있는 AlGaN층(50)의 재료층을 선택적으로 제거한다. 그 결과, p형 GaN층(40)의 제2 영역 SR2를 하단으로 하고, AlGaN층(50)의 표면 US50을 상단으로 하는 단차 ST가 형성된다. 또한, 이 에칭 공정에서, AlGaN층(50)뿐만 아니라, p형 GaN층(40)의 상부도 오버 에칭된다. 따라서, 도 8에 도시한 바와 같이, 단차 ST의 측면 SS의 상부는, AlGaN층(50)을 포함하고, 단차 ST의 측면 SS의 하부는, p형 GaN 층을 포함한다.
그 후, 제1 실시 형태와 마찬가지로, 트렌치 TR, 게이트 절연막(60), 게이트 전극(70), 소스 전극(90), 전하 인발 전극(95)을 형성한다. 이것에 의해, 도 6에 도시한, 반도체 기판(200)이 완성된다.
제2 실시 형태에 의하면, AlGaN층(50)을 p형 GaN층(40)의 표면 전체면에 에피택셜 성장시킨 후, 마스크층 MSK를 사용하여 AlGaN층(50)을 선택적으로 에칭한다. 이것에 의해, 제1 실시 형태와 마찬가지로, 단차 ST가 형성된다. AlGaN층(50)을 선택적으로 에칭하고 있으므로, p형 GaN층(40)의 상부가 오버 에칭되어 있다. 따라서, 단차 ST의 측면 SS의 상부에는 AlGaN층(50)이 나타나 있으며, 단차 ST의 측면 SS의 하부에는 p형 GaN층(40)이 나타나 있다.
이와 같이, 에피택셜 성장한 AlGaN층(50)을 선택적으로 에칭하더라도, 단차 ST를 형성할 수 있다. 이것에 의해, 제2 실시 형태는, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 제2 실시 형태에 의하면, p형 GaN층(40)의 형성 후, 연속하여 AlGaN층(50)을 형성할 수 있다. 따라서, p형 GaN층(40)과 AlGaN층(50) 사이에 파티클 등이 침입하는 것을 억제할 수 있다.
또한, 상기 변형예 1, 2는, 제2 실시 형태와 조합할 수 있다.
(제3 실시 형태)
도 9는 제3 실시 형태에 따른 종형 GaN 반도체 장치(300)(이하, 반도체 장치(300)라고도 함)의 구성의 일례를 도시한 단면도이다. 제3 실시 형태에 따른 반도체 장치(300)에서는, 게이트 전극(70)이 트렌치 TR 내에 완전히 매립되어 있지는 않다. 그러나, 게이트 전극(70)은 게이트 절연막(60)을 개재하여, 트렌치 TR의 내면을 피복하고 있다. 제3 실시 형태의 그 외의 구성은, 제1 실시 형태의 대응하는 구성과 마찬가지이어도 된다. 따라서, 제3 실시 형태는, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 제3 실시 형태는, 변형예 1, 2 및/또는 제2 실시 형태와 조합할 수도 있다.
본 발명의 몇 가지의 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 아울러, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (11)

  1. 기판과,
    상기 기판의 제1면의 상방에 형성되고, 제1 도전형의 Ⅲ족 질화물 반도체를 사용하여 형성된 제1층과,
    상기 제1층 상에 형성되고, 제2 도전형의 Ⅲ족 질화물 반도체를 사용하여 형성된 제2층과,
    상기 제2층의 표면 중 제1 영역 상에 부분적으로 형성되고, Al을 포함하는 Ⅲ족 질화물 반도체를 사용하여 형성된 제3층과,
    일단부가 상기 제3층의 표면 상방에 있고, 상기 제2층을 개재하여, 타단부가 상기 제1층 내에 있으며, 상기 제1층, 상기 제2층 및 상기 제3층으로부터 절연된 게이트 전극과,
    상기 제3층에 접속된 제1 전극과,
    상기 제2층의 표면 중 상기 제1 영역 이외의 제2 영역에 접속된 제2 전극과,
    상기 제1면과는 반대측의 상기 기판의 제2면 상에 형성된 제3 전극을 구비한, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2층의 상기 제2 영역을 하단으로 하고, 상기 제3층의 표면을 상단으로 하는 단차가 있고,
    상기 제1 전극은 상기 단차의 상단에 형성되어 있으며,
    상기 제2 전극은 상기 단차의 하단에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 단차의 측면의 하부는 상기 제2층을 포함하고,
    상기 단차의 측면의 상부는 상기 제3층을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 및 상기 제2 전극은, 동일한 재료를 사용하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판의 제1면과 상기 제1층 사이에 형성된 버퍼층을 더 구비하고,
    상기 버퍼층은, AlN과 GaN을 교대로 적층한 초격자 구조, 또는 AlGaN의 Al 함유 비율을 점차 변화시킨 조성 경사(組成傾斜) AlGaN층을 가지며,
    상기 버퍼층의 중간 부분에 Si 또는 Ge가 포함되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제3층은, Al을 포함하는 Ⅲ족 질화물 반도체를 에피택셜 성장시킴으로써 형성된 층인 것을 특징으로 하는 반도체 장치.
  7. 기판의 제1면의 상방에, 제1 도전형의 Ⅲ족 질화물 반도체를 사용하여 제1층을 형성하고,
    상기 제1층 상에 제2 도전형의 Ⅲ족 질화물 반도체를 사용하여 제2층을 형성하며,
    상기 제2층의 표면 중 제1 영역 상에 부분적으로 Al을 포함하는 Ⅲ족 질화물 반도체를 사용하여 제3층을 형성하고,
    상기 제3층의 표면으로부터 상기 제2층을 관통하여 상기 제1층에 도달하고, 상기 제1층, 상기 제2층 및 상기 제3층으로부터 절연된 게이트 전극을 형성하며,
    상기 제3층 상에 제1 전극을 형성하고,
    상기 제2층의 표면 중 상기 제1 영역 이외의 제2 영역 상에 제2 전극을 형성하며,
    상기 제1면과는 반대측의 상기 기판의 제2면 상에 제3 전극을 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제3층의 형성은,
    상기 제2층의 표면 상에, Al을 포함하는 Ⅲ족 질화물 반도체를 에피택셜 성장시킴으로써 상기 제3층의 재료층을 형성하고,
    상기 제2층의 표면 중 상기 제2 영역 상에 있는 상기 제3층의 재료층을 선택적으로 제거하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제3층의 형성은,
    상기 제2층의 표면 중 상기 제2 영역 상에 절연막을 형성하고,
    상기 절연막을 마스크로서 사용하여, 상기 제2층의 표면 중 상기 제1 영역 상에, Al을 포함하는 Ⅲ족 질화물 반도체를 선택적으로 에피택셜 성장시키는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제3층의 형성에 의해, 상기 제2층의 상기 제2 영역을 하단으로 하고, 상기 제3층의 표면을 상단으로 하는 단차가 형성되며,
    상기 제1 전극은 상기 단차의 상단에 형성되고,
    상기 제2 전극은 상기 단차의 하단에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1층의 형성 전에, 상기 기판의 제1면 상에 버퍼층을 형성하는 것을 더 포함하고,
    상기 버퍼층의 형성은,
    AlN과 GaN을 교대로 적층한 초격자 구조를 형성하거나, 또는 AlGaN의 Al 함유 비율을 점차 변화시킨 조성 경사 AlGaN층을 형성하며,
    상기 버퍼층의 중간 부분에 Si 또는 Ge를 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150270356A1 (en) * 2014-03-20 2015-09-24 Massachusetts Institute Of Technology Vertical nitride semiconductor device
JP6515842B2 (ja) * 2016-03-10 2019-05-22 豊田合成株式会社 半導体装置
FR3050869B1 (fr) * 2016-04-29 2018-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction de type normalement ouvert a tension de seuil elevee
JP6783992B2 (ja) * 2017-09-29 2020-11-11 豊田合成株式会社 半導体装置
JP6773629B2 (ja) * 2017-11-22 2020-10-21 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、昇降機、電源回路、及び、コンピュータ
CN111712925B (zh) * 2018-02-23 2023-07-04 三菱电机株式会社 半导体装置
JP7195306B2 (ja) * 2018-03-27 2022-12-23 パナソニックホールディングス株式会社 窒化物半導体装置
JP7021034B2 (ja) * 2018-09-18 2022-02-16 株式会社東芝 半導体装置
US10784341B2 (en) 2019-01-21 2020-09-22 Northrop Grumnian Systems Corporation Castellated superjunction transistors
US10804387B1 (en) * 2019-03-21 2020-10-13 Northrop Grumman Systems Corporation Vertical superlattice transistors
US11342440B2 (en) 2019-07-22 2022-05-24 Northrop Grumman Systems Corporation Passivated transistors

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294769A (ja) * 2006-04-26 2007-11-08 Toshiba Corp 窒化物半導体素子
JP2008053449A (ja) * 2006-08-24 2008-03-06 Rohm Co Ltd 半導体装置およびその製造方法
JP5252813B2 (ja) * 2007-03-15 2013-07-31 株式会社豊田中央研究所 半導体装置の製造方法
US7960782B2 (en) 2007-12-26 2011-06-14 Rohm Co., Ltd. Nitride semiconductor device and method for producing nitride semiconductor device
JP2009177110A (ja) * 2007-12-26 2009-08-06 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
EP2346071B1 (en) 2008-10-29 2017-04-05 Fujitsu Limited Compound semiconductor device and method for manufacturing the same
JP5323527B2 (ja) * 2009-02-18 2013-10-23 古河電気工業株式会社 ＧａＮ系電界効果トランジスタの製造方法
JP2010192745A (ja) * 2009-02-19 2010-09-02 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP5144585B2 (ja) * 2009-05-08 2013-02-13 住友電気工業株式会社 半導体装置およびその製造方法
JP4700125B2 (ja) * 2009-07-30 2011-06-15 住友電気工業株式会社 半導体装置およびその製造方法
JP2011035066A (ja) 2009-07-30 2011-02-17 Sumitomo Electric Ind Ltd 窒化物半導体素子、及び窒化物半導体素子を作製する方法
JP5568559B2 (ja) * 2009-08-31 2014-08-06 ルネサスエレクトロニクス株式会社 半導体装置および電界効果トランジスタ
JP4737471B2 (ja) 2009-10-08 2011-08-03 住友電気工業株式会社 半導体装置およびその製造方法
JP5578873B2 (ja) * 2010-02-08 2014-08-27 古河電気工業株式会社 窒化ガリウム半導体装置及びその製造方法
US8921894B2 (en) * 2010-03-26 2014-12-30 Nec Corporation Field effect transistor, method for producing the same, and electronic device
ATE545155T1 (de) * 2010-06-30 2012-02-15 Abb Research Ltd Leistungshalbleiterbauelement
JP2012104568A (ja) * 2010-11-08 2012-05-31 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2012156253A (ja) 2011-01-25 2012-08-16 Sumitomo Electric Ind Ltd 窒化物半導体素子の製造方法
JP5597581B2 (ja) 2011-03-23 2014-10-01 株式会社東芝 窒化物半導体装置及びその製造方法
JP2013125913A (ja) * 2011-12-15 2013-06-24 Advanced Power Device Research Association 半導体装置
JP5556863B2 (ja) * 2012-08-10 2014-07-23 富士電機株式会社 ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ

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