KR20150016144A - 산화물 반도체막 및 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

(과제) 트랜지스터의 반도체막 등에 적용할 수 있는, 결정성의 산화물 반도체막을 제공한다. 특히, 결정립계 등의 결함이 적은 결정성의 산화물 반도체막을 제공한다.
(해결수단) 기판 위의 결정성 산화물 반도체막으로서, 산화물 반도체막은, 프로브 직경이 1nm인 투과 전자 회절 장치를 사용하여, 1차원적으로 700nm의 범위에서 관측 개소를 변화시켰을 때, 불연속점을 나타내는 투과 전자 회절 패턴이 관측되는 개소가 5개소 이하인 산화물 반도체막이다.

Description

산화물 반도체막 및 반도체 장치{OXIDE SEMICONDUCTOR FILM AND SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 프로세스(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들어, 반도체막, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치에 관한 것이다. 또는, 반도체막, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치의 제조 방법에 관한 것이다. 또는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치의 구동 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하고, 전기 광학 장치, 표시 장치, 기억 장치, 반도체 회로 및 전자 기기 등은 반도체 장치에 포함되는 경우나 반도체 장치를 가지는 경우가 있다.
절연 표면을 갖는 기판 위의 반도체막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로나 표시 장치와 같은 반도체 장치에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체막으로서 실리콘막이 알려져 있다.
트랜지스터의 반도체막에 사용되는 실리콘막은 용도에 따라 비정질 실리콘막과 다결정 실리콘막이 구분되어 사용된다. 예를 들어, 대형 표시 장치를 구성하는 트랜지스터에 적용할 경우, 대면적 기판에 대한 성막 기술이 확립되어 있는 비정질 실리콘막을 사용하면 적합하다. 한편, 구동 회로를 일체 형성한 고기능의 표시 장치를 구성하는 트랜지스터에 적용할 경우, 높은 전계 효과 이동도를 갖는 트랜지스터를 제작할 수 있는 다결정 실리콘막을 사용하면 적합하다. 다결정 실리콘막은 비정질 실리콘막에 대하여 고온에서의 열처리, 또는 레이저광 처리를 수행함으로써 형성하는 방법이 알려져 있다.
최근에는 산화물 반도체막이 주목받고 있다. 예를 들어, 비정질 In-Ga-Zn 산화물막을 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조.). 산화물 반도체막은 스퍼터링법 등을 사용하여 성막할 수 있으므로, 대형 표시 장치를 구성하는 트랜지스터의 반도체막에 사용할 수 있다. 또한, 산화물 반도체막을 사용한 트랜지스터는 높은 전계 효과 이동도를 가지므로, 구동 회로를 일체 형성한 고기능의 표시 장치를 실현할 수 있다. 또한, 비정질 실리콘막을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있으므로, 설비 투자를 억제할 수 있는 메리트도 있다.
그런데, 1985년에는 In-Ga-Zn 산화물의 결정의 합성이 보고되어 있다(비특허문헌 1 참조.). 또한, 1995년에는 In-Ga-Zn 산화물이 상동(homologous) 구조를 취하고, InGaO3(ZnO)m(m은 자연수.)이란 조성식으로 기술된 것이 보고되어 있다(비특허문헌 2 참조.).
또한, 2012년에는 비정질 In-Ga-Zn 산화물막을 사용한 트랜지스터에 비하여 우수한 전기 특성 및 신뢰성을 갖는, 결정성 In-Ga-Zn 산화물막을 사용한 트랜지스터에 대하여 보고되어 있다(비특허문헌 3 참조.). 여기서는, CAAC(C-Axis Aligned Crystal)를 갖는 In-Ga-Zn 산화물막은 결정립계가 명확하게 확인되지 않는 것이 보고되어 있다.
일본국 특개 2006-165528호 공보
N. Kimizuka, and T. Mohri: Journal of Solid State Chemistry 1985 vol. 60 pp. 382-384 N. Kimizuka, M. Isobe, and M. Nakamura: Journal of Solid State Chemistry 1995 vol. 116 p170-p178 S. Yamazaki, J. Koyama, Y. Yamamoto, and K. Okamoto: SID 2012 DIGEST 183-186.
트랜지스터의 반도체막 등에 적용할 수 있는, 결정성의 산화물 반도체막을 제공하는 것을 과제 중 하나로 한다. 특히, 결정립계 등의 결함이 적은 결정성의 산화물 반도체막을 제공하는 것을 과제 중 하나로 한다.
또는, 산화물 반도체막을 사용한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규의 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제가 만들어질 수 있다.
본 발명의 일 형태는, 기판 위의 결정성 산화물 반도체막으로서, 산화물 반도체막은, 전자선의 프로브 직경이 1nm인 투과 전자 회절 장치를 사용하여 일차원적으로 700nm의 범위에서 관찰 개소를 변화시켰을 때, 불연속점을 나타내는 투과 전자 회절 패턴이 관측되는 개소가 5개소 이하인 영역을 갖는 산화물 반도체막이다.
또는, 본 발명의 일 형태는, 기판 위의 (00x)면(x는 자연수)에 배향성을 갖는 결정성 산화물 반도체막으로서, 산화물 반도체막은, 전자선의 프로브 직경이 1nm인 투과 전자 회절 장치를 사용하여, 산화물 반도체막의 단면에 대하여 수직으로 전자선을 입사하면서, 일차원적으로 700nm의 범위에서 관찰 개소를 변화시켰을 때, 입사 방위 <010>에 대한 (00x)면 이외를 포함하는 투과 전자 회절 패턴이 관측되는 개소가 8개소 이하인 영역을 갖는 산화물 반도체막이다.
또한, 산화물 반도체막은 인듐, 갈륨 및 아연을 가지면 바람직하다.
또는, 본 발명의 일 형태는, 상술한 산화물 반도체막을 사용한 반도체 장치이다.
트랜지스터의 반도체막 등에 적용할 수 있는, 결정성의 산화물 반도체막을 제공할 수 있다. 특히, 결정립계 등의 결함이 적은 결정성의 산화물 반도체막을 제공할 수 있다.
또는, 산화물 반도체막을 사용한 반도체 장치를 제공할 수 있다.
도 1은 성막실을 설명한 모식도.
도 2는 CAAC-OS막의 성막 모델을 설명한 모식도, 및 펠릿을 도시한 도면.
도 3은 CAAC-OS막 등을 설명한 단면도.
도 4는 CAAC-OS막의 투과 전자 회절 패턴을 도시한 도면.
도 5는 CAAC-OS막 및 타깃의 X선 회절 장치에 의한 해석 결과를 도시한 도면.
도 6은 산화 아연막 및 CAAC-OS막의 평면 TEM상을 도시한 도면.
도 7은 CAAC-OS막의 고분해능 평면 TEM상, 및 그 화상 해석 결과를 도시한 도면.
도 8은 CAAC-OS막의 단면 TEM상, 고분해능 단면 TEM상, 및 고분해능 단면 TEM상의 화상 해석 결과를 도시한 도면.
도 9는 투과 전자 회절 측정 장치의 일례를 도시한 도면.
도 10은 투과 전자 회절 패턴의 측정 방법을 도시한 도면 및 플로 차트.
도 11은 InGaZnO4의 결정을 설명한 도면.
도 12는 원자가 충돌하기 전의 InGaZnO4의 구조 등을 설명한 도면.
도 13은 원자가 충돌한 후의 InGaZnO4의 구조 등을 설명한 도면.
도 14는 원자가 충돌한 후의 원자의 궤적을 설명한 도면.
도 15는 CAAC-OS막 및 타깃의 단면 HAADF-STEM상.
도 16은 성막 장치의 일례를 도시한 상면도.
도 17은 성막 장치의 구성의 일례를 도시한 도면.
도 18은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 19는 본 발명의 일 형태에 따른 트랜지스터의 일부를 도시한 단면도.
도 20은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 21은 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 22는 본 발명의 일 형태에 따른 표시 장치의 일례를 도시한 블럭도 및 회로도.
도 23은 본 발명의 일 형태에 따른 표시 장치의 일례를 도시한 상면도 및 단면도.
도 24는 본 발명의 일 형태에 따른 반도체 기억 장치의 일례를 도시한 회로도 및 타이밍 차트.
도 25는 본 발명의 일 형태에 따른 반도체 기억 장치의 일례를 도시한 블럭도 및 회로도.
도 26은 본 발명의 일 형태에 따른 CPU의 일례를 도시한 블럭도.
도 27은 본 발명의 일 형태에 따른 반도체 장치의 설치예를 도시한 도면.
도 28은 시료의 평면 TEM상을 도시한 도면.
도 29는 시료의 깊이에 대한 구리 농도의 프로파일을 도시한 도면.
도 30은 시료의 단면 TEM상 및 투과 전자 회절 패턴의 측정 범위를 도시한 도면.
도 31은 시료의 투과 전자 회절 패턴을 도시한 도면.
도 32는 시료의 단면 TEM상 및 투과 전자 회절 패턴의 측정 범위를 도시한 도면.
도 33은 시료의 투과 전자 회절 패턴을 도시한 도면.
도 34는 시료의 단면 TEM상 및 투과 전자 회절 패턴의 측정 범위를 도시한 도면.
도 35는 시료의 투과 전자 회절 패턴을 도시한 도면.
도 36은 시료의 깊이에 대한 구리 농도의 프로파일을 도시한 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 상세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 기재되는 실시형태의 내용에 한정되어 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용한다. 또한 동일한 것을 가리킬 때에는 해치 패턴을 동일하게 하고 특히 부호를 붙이지 않는 경우가 있다.
또한, 도면에 있어서, 크기, 막(층)의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
또한, 전압은, 어떤 전위와 기준의 전위(예를 들어 접지 전위(GND) 또는 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위라고 바꿔 말할 수 있다.
또한, 제 1, 제 2 등의 서수사는 편의적으로 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔서 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, "반도체"라고 표기한 경우라도, 예를 들어, 도전성이 충분히 낮은 경우에는 "절연체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는 "절연체"로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 "절연체"는 "반도체"로 바꿔 말할 수 있는 경우가 있다.
또한, "반도체"라고 표기한 경우에도, 예를 들어, 도전성이 충분히 높은 경우에는 "도전체"로서의 특성을 갖는 경우가 있다. 또한, "반도체"와 "도전체"는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는 "도전체"로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 "도전체"는 "반도체"로 바꿔 말할 수 있는 경우가 있다.
또한, 반도체막의 불순물이란, 예를 들어, 반도체막을 구성하는 주성분 이외의 것을 말한다. 예를 들어, 농도가 0.1원자% 미만의 원소는 불순물이다. 불순물이 포함됨으로써, 예를 들어, 반도체막에 DOS(Density of State)가 형성되거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 것 등이 일어나는 경우가 있다. 반도체막이 산화물 반도체막인 경우, 반도체막의 특성을 변화시키는 불순물로서는 예를 들어, 제 1 족 원소, 제 2 족 원소, 제 14 족 원소, 제 15 족 원소, 주성분 이외의 전이 금속 등이 있고, 특히, 예를 들어, 수소(물에도 포함됨), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체막의 경우, 예를 들어 수소 등의 불순물의 혼입에 의해 산소 결손을 형성하는 경우가 있다. 또한, 반도체막이 실리콘층인 경우, 반도체막의 특성을 변화시키는 불순물로서는 예를 들어, 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등이 있다.
<CAAC-OS막의 성질>
이하에서는, 본 실시형태에 따른 결정성을 갖는 산화물 반도체막인 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막에 대하여 설명한다. CAAC-OS막은 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 산화물 반도체막이다.
CAAC-OS막인 In-Ga-Zn 산화물막에 대하여, 시료면에 평행한 방향으로부터 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함.)을 도 4의 (A)에 도시하였다. 도 4의 (A)로부터, InGaZnO4의 결정의 (009)면에 기인하는 스팟(spot)이 확인된다. 따라서, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 개략 수직인 방향을 향하고 있음을 알 수 있다. 한편, 같은 시료에 대하여, 시료면에 수직인 방향으로부터 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴을 도 4의 (B)에 도시하였다. 도 4의 (B)로부터 링 형상의 회절 패턴이 확인된다.
또한, 본 명세서에 있어서, “평행”이란, 두 개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 포함된다. 또한, “수직”이란, 두 개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다.
CAAC-OS막에 대하여, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 아웃-오브-플레인(out-of-plane)법에 의한 해석에서는, 회절각(2θ)이 31°근방에 피크가 나타난다(도 5의 (A) 참조.). 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되므로, XRD를 사용한 구조 해석으로부터도, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 개략 수직인 방향을 향하고 있음을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 개략 수직인 방향으로부터 X선을 입사시키는 인-플레인(in-plane)법에 의한 해석에서는, 2θ가 56°근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS막의 경우에는, 2θ를 56°근방에 고정하고, 시료면의 법선 벡터를 축(Φ 축)으로서 시료를 회전시키면서 분석(Φ스캔)을 수행해도 명료한 피크가 나타나지 않는다(도 5의 (B) 참조.). 이에 대하여 InGaZnO4의 단결정 산화물 반도체막이면, 2θ를 56°근방에 고정하여 Φ스캔한 경우, (110)면과 등가의 결정면에 귀속되는 피크가 6개 관찰된다(도 5의 (C) 참조.). 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS막은 a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)으로 관찰하면, 명확한 결정 영역끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함.)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
일반적으로, 다결정 산화 아연막을, 시료면과 개략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 도 6의 (A)에 도시된 바와 같이, 명확한 결정립계를 확인할 수 있다. 한편, 동일한 측정 영역에 있어서, CAAC-OS막을 평면 TEM 관찰하면, 도 6의 (B)에 도시된 바와 같이, 결정립계를 확인할 수 없다.
또한, CAAC-OS막에 대하여, 평면 TEM 관찰에 의한 명(明)시야상 및 회절 패턴의 복합 해석상(고분해능 평면 TEM상이라고도 함.)을 취득하였다(도 7의 (A1) 참조.). 고분해능 평면 TEM상이라도 CAAC-OS막에서의 명확한 결정립계를 확인할 수는 없다.
여기서, 도 7의 (A1)에 도시된 고분해능 평면 TEM상을 푸리에(Fourier) 변환하고, 필터링한 후에, 역푸리에 변환한 상을 도 7의 (A2)에 도시하였다. 이러한 화상 처리를 수행함으로써, 고분해능 평면 TEM상에서 노이즈를 제거하고, 주기성 성분만을 추출한 실공간상을 얻을 수 있다. 화상 처리함으로써, 결정 영역을 눈에 띄게 할 수 있고, 금속 원자가 삼각형상 또는 육각형상으로 배열되어 있는 것을 명료하게 확인할 수 있다. 다만, 상이한 결정 영역간에서 금속 원자의 배열에 규칙성은 보이지 않음을 알 수 있다.
또한, CAAC-OS막에 대하여 더 확대한 고분해능 평면 TEM상을 취득하였다(도 7의 (B1) 참조.). 확대된 고분해능 평면 TEM상이라도 CAAC-OS막에서의 명확한 결정립계를 확인할 수는 없다.
여기서, 도 7의 (B1)에 도시된 확대된 고분해능 평면 TEM상을 푸리에 변환하고, 필터링한 후에, 역푸리에 변환한 상을 도 7의 (B2)에 도시하였다. 확대된 고분해능 평면 TEM상을 화상 처리하면, 더 명료하게 금속 원자의 배열을 관찰할 수 있다. 도 7의 (B2)로부터는, 금속 원자가 내각 60°의 정삼각형상, 또는 내각 120°의 정육각형상으로 배열되어 있는 것을 확인할 수 있다.
다음에, CAAC-OS막을, 시료면과 개략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하였다(도 8의 (A) 참조.). 도 8의 (A)에 도시된 단면 TEM상에 있어서, 테두리로 둘러싼 영역에서의 단면 TEM 관찰에 의한 명시야상 및 회절 패턴의 복합 해석상(고분해능 단면 TEM상이라고도 함.)을 취득하였다(도 8의 (B) 참조.).
여기서, 도 8의 (B)에 도시된 고분해능 단면 TEM상을 푸리에 변환하고, 필터링한 후에, 역푸리에 변환한 상을 도 8의 (C)에 도시하였다. 이러한 화상 처리를 실시함으로써, 고분해능 단면 TEM상에서 노이즈를 제거하고, 주기성 성분만을 추출한 실공간상을 얻을 수 있다. 화상 처리함으로써, 결정 영역을 눈에 띄게 할 수 있고, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함.) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열하고 있다.
도 8의 (B)에 있어서, 왼쪽부터 (1), (2), (3)으로 나타낸 영역으로 나눌 수 있다. 각각의 영역을 하나의 큰 결정 영역으로 간주하면, 결정 영역의 하나하나의 크기는 50nm정도임을 알 수 있다. 이때, (1) 및 (2)로 나타낸 영역간, (2) 및 (3)으로 나타낸 영역간에서도 명확한 결정립계를 확인할 수 없음을 알 수 있다. 또한, 도 8의 (C)에 있어서, (1) 및 (2)로 나타낸 영역간과 (2) 및 (3)으로 나타낸 영역간은 서로 연접(연결)하고 있음을 알 수 있다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정 영역은 배향성을 갖고 있음을 알 수 있다.
이와 같이 고분해능 TEM상을 화상 해석하였다고 해도, 양호한 CAAC-OS막이면 결정립계를 확인하는 것은 어렵다. 그래서, 이하에서는, 투과 전자 회절 측정 장치를 사용하여 CAAC-OS막에도 적용할 수 있는 구조 해석 방법에 대하여 설명한다.
도 9의 (A)에, 전자총실(10)과, 전자총실(10) 아래의 광학계(12)와, 광학계(12) 아래의 시료실(14)과, 시료실(14) 아래의 광학계(16)와, 광학계(16) 아래의 관찰실(20)과, 관찰실(20)에 설치된 카메라(18)와, 관찰실(20) 아래의 필름실(22)을 갖는 투과 전자 회절 측정 장치를 도시하였다. 카메라(18)는 관찰실(20) 내부를 향해서 설치된다. 또한, 필름실(22)을 갖지 않아도 상관없다.
또한, 도 9의 (B)에, 도 9의 (A)에서 도시된 투과 전자 회절 측정 장치 내부의 구조를 도시하였다. 투과 전자 회절 측정 장치 내부에서는, 전자총실(10)에 설치된 전자총에서 방출된 전자가, 광학계(12)를 통하여 시료실(14)에 배치된 물질(28)에 조사된다. 물질(28)을 통과한 전자는, 광학계(16)를 통하여 관찰실(20) 내부에 설치된 형광판(32)에 입사한다. 형광판(32)에서는, 입사한 전자의 강도에 따른 패턴이 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(18)는 형광판(32)을 향해서 설치되어 있어, 형광판(32)에 나타난 패턴을 촬영할 수 있다. 카메라(18) 렌즈의 중앙, 및 형광판(32)의 중앙을 통과하는 직선과 형광판(32)의 상면이 이루는 각도는 예를 들어, 15°이상 80°이하, 30°이상 75°이하, 또는 45°이상 70°이하로 한다. 상기 각도가 작을수록, 카메라(18)로 촬영되는 투과 전자 회절 패턴은 변형이 커진다. 다만, 미리 상기 각도를 알고 있다면, 얻어진 투과 전자 회절 패턴의 변형을 보정하는 것도 가능하다. 또한, 카메라(18)를 필름실(22)에 설치해도 상관없는 경우가 있다. 예를 들어, 카메라(18)를 필름실(22)에, 전자(24)의 입사 방향과 대향하도록 설치해도 좋다. 이 경우, 형광판(32)의 이면으로부터 변형이 적은 투과 전자 회절 패턴을 촬영할 수 있다.
카메라(18)는 촬영한 상을 기억 매체에 기억시킬 수 있다. 예를 들어, 카메라(18)를 컴퓨터에 접속하여, 촬영한 상을 컴퓨터에 표시하게 하는 것도 가능하다. 컴퓨터를 통해 상을 표시시킴으로써, 예를 들어, 고감도 촬영에서의 특유의 노이즈를 제거하는 것 등도 가능해진다. 또한, 카메라(18)의 경사도에 기인한 투과 전자 회절 패턴의 변형이 제거된 상을 표시하는 것도 가능해진다. 또한, 투과 전자 회절 패턴의 변화를 그 자리에서 해석하는 것도 가능해지므로, 신규의 결정 구조의 해석에 높은 효과를 발휘할 수 있다.
카메라(18)로서는 예를 들어, 천체 관찰용 등의 고감도 카메라를 사용하면 좋다. 카메라(18)로서 예를 들어, 0.002룩스 이하, 바람직하게는 0.001룩스 이하, 더 바람직하게는 0.0005룩스 이하, 보다 바람직하게는 0.0002룩스 이하의 조도에서도 촬영 가능한 카메라를 사용한다. 카메라(18)로서, 예를 들어, 1/4인치 이상, 바람직하게는 1/3인치 이상, 더 바람직하게는 1/2.3인치 이상, 보다 바람직하게는 2/3인치 이상의 CCD 이미지 센서를 갖는 카메라를 사용한다.
또한, 카메라(18)는 예를 들어, 역광 보정 기능을 가지면 바람직하다. 역광 보정 기능을 가짐으로써 투과파 기인의 발광이 너무 밝아도 다른 투과 전자 회절 패턴을 인식할 수 있는 경우가 있다. 또한, 카메라(18)로서, 예를 들어, 투과파 기인의 발광에 의하여, 번-인(燒付; burn-in)을 일으키지 않는 카메라를 이용하면 바람직하다.
형광판(32)은 전자로부터 에너지를 받음으로써 발광하는 기능을 갖는다. 따라서, 상기 기능을 가지면, 형광체를 칠한 판에 한정되는 것이 아니고, 예를 들어, 다른 발광체 등을 칠한 판 등으로 바꿀 수도 있다. 형광판(32)으로서는 예를 들어, 전자로부터 에너지를 받음으로써, 자외광, 가시광(청색광, 녹색광, 적색광 등), 적외광 등을 발광하는 물질을 사용하면 좋다.
시료실(14)에는 시료인 물질(28)을 고정하기 위한 홀더가 설치되어 있다. 홀더는 물질(28)을 통과하는 전자를 투과하는 구조를 하고 있다. 홀더는 예를 들어, 물질(28)을 가열하는 기능을 갖고 있어도 좋다. 또한, 홀더는 예를 들어, 물질(28)을 회전시키는 기능을 갖고 있어도 좋다. 또한, 홀더는 예를 들어, 물질(28)을 X축, Y축, Z축 등으로 이동시키는 기능을 갖고 있어도 좋다. 홀더의 이동 기능은 예를 들어, 1nm 이상 10nm 이하, 5nm 이상 50nm 이하, 10nm 이상 100nm 이하, 50nm 이상 500nm 이하, 100nm 이상 1㎛ 이하 등의 범위에서 이동시키는 정밀도를 가지면 좋다. 이들 범위는 물질(28)의 구조에 의하여 최적의 범위를 설정하면 좋다.
광학계(12)에는 집속 렌즈 등을 사용하면 좋다. 예를 들어, 3종 이상의 집속 렌즈 및 조리개를 통과한 전자(24)를, 대물 렌즈를 통하여 시료실(14)의 물질(28)에 조사시키면 좋다.
광학계(16)에는 중간 렌즈 및 투영 렌즈를 사용하면 좋다. 예를 들어, 물질(28)을 통과한 전자(24)를, 대물 렌즈, 및 3종 이상의 중간 렌즈를 통과시키고, 투영 렌즈를 통하여 관찰실(20)의 형광판(32)에 입사시키면 좋다.
전자총실(10)에는 열전자 방출형 또는 전계 방출형의 전자총을 사용하면 좋다. 특히, 전계 방사형의 전자총을 사용하면, 미세한 전자선을 방출할 수 있고, 또한 높은 전류 밀도가 얻어지므로 바람직하다. 또한, 전자총의 이미터(emitter)에는, 텅스텐(텅스텐을 산화 지르코늄으로 피복한 이미터 등을 포함함)이나 6붕화란탄(LaB6) 등을 사용하면 좋다.
필름실(22)은 필름 또는 이미징 플레이트(imaging plate)를 배치할 수 있다.
다음에, 상술한 투과 전자 회절 측정 장치를 사용하여 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
도 10의 (A1), 도 10의 (A2) 및 도 10의 (A3)에는 형광판(32)에 나타나는 투과 전자 회절 패턴의 변화를 도시하였다. 또한, 도 10의 (B)에는 투과 전자 회절 패턴의 변화를 플로 차트로 도시하였다.
우선, 도 10의 (A1)에 도시한 바와 같은 밝은 점의 투과 전자 회절 패턴이 관측된다(도 10의 (B) 스텝 S121 참조.).
여기서, 예를 들어, 물질에서의 전자의 조사 위치를 변화시킴으로써, 물질의 구조가 변화되는 모습을 확인할 수 있다. 예를 들어, 도 10의 (A1)부터 도 10의 (A2)로의 사이에서, 결정 방위가 회전되는 모습이 관측된다. 또한, 물질에서의 전자의 조사 위치를 변화시킴으로써, 예를 들어, 도 10의 (A2)부터 도 10의 (A3)으로의 사이에서, 결정 방위가 더 회전되는 모습이 관측된다(도 10의 (B) 스텝 S122 참조.).
즉, 도 10과 같은 결과가 얻어지면, 물질은 결정립계를 갖지 않는 CAAC-OS막과 같은 구조를 갖는 것을 알 수 있다.
한편, 물질에서의 전자의 조사 위치를 변화시켰을 때에, 불연속점을 나타내는 투과 전자 회절 패턴이 관측되는 경우가 있다. 불연속점이란, 예를 들어, 복수종의 구조를 나타내는 투과 전자 회절 패턴이 동시에 관측되는 경우, 복수종의 결정방위를 나타내는 투과 전자 회절 패턴이 동시에 관측되는 경우 등이 있다. 이러한 결과가 얻어졌을 때에는, 상기 관측 개소에 결정립계가 존재하는 것을 나타낸다고 생각할 수 있다. 따라서, 질이 높은 CAAC-OS막이면, 예를 들어, 조사 위치를 일차원적으로 700nm의 범위에서 변화시키면서 이 측정을 수행한 경우, 불연속점을 나타내는 투과 전자 회절 패턴이 관측되는 개소가 5개소 이하, 바람직하게는 3개소 이하, 더 바람직하게는 2개소 이하, 보다 바람직하게는 0개소가 된다. 또한, 측정 범위는 일례이며, 700nm에 한정되지 않는다. 예를 들어, 5㎛, 2㎛, 1㎛, 200nm의 측정 범위로 하여도 좋다. 그 경우, 측정 범위의 길이에 따라, 불연속점을 나타내는 투과 전자 회절 패턴이 관찰되는 개소는 증감한다. 측정 범위를 200nm 미만으로 해도 상관 없다. 그 경우, 불연속점을 나타내는 투과 전자 회절 패턴이 관찰되는 개소는 1개소 이하가 된다.
또한, 이 측정에 있어서, 특히 막 단면에 대하여 수직으로 전자를 입사시킨 경우, 입사 방위 <010>에 대한 (00x)면(x는 자연수) 이외를 포함하는 투과 전자 회절 패턴이 관측되는 경우가 있다. 구체적으로는, 입사 방위 <210>에 대한 (009)면, 또는 입사 방위 <010>에 대한 (111)면 등이 관측되는 경우가 있다. 이러한 결과가 얻어졌을 때에는, 상기 관측 개소에 CAAC-OS막에 특징적인 구조와 다른 구조가 존재하는 것을 나타낸다고 생각할 수 있다. 따라서, 질이 높은 CAAC-OS막이면, 예를 들어, 막 단면에 대하여 수직으로 전자를 입사시키고, 조사 위치를 일차원적으로 700nm의 범위에서 변화시키면서 이 측정을 수행한 경우, 입사 방위 <010>에 대한 (00x)면 이외를 포함하는 투과 전자 회절 패턴이 관측되는 개소가 8개소 이하, 바람직하게는 5개소 이하, 더 바람직하게는 3개소 이하, 보다 바람직하게는 2개소가 된다.
이러한 투과 전자 회절 패턴의 측정 방법을 사용하면, 물질의 미소한 영역에서의 구조 변화를 발견할 수 있다. 따라서, CAAC-OS막과 같은 TEM 등으로 구조 해석이 곤란한 물질의 평가가 가능해지는 경우가 있다.
또한, CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러뜨려, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 흐트러뜨리고, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함.)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그 때문에 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는, 방출할 때까지 요하는 시간이 길어서, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
<CAAC-OS막의 제작 방법>
이하에서는, CAAC-OS막의 제작 방법에 대하여 설명한다.
우선은, 타깃의 벽개면에 대하여 도 11을 사용하여 설명한다. 도 11에, InGaZnO4의 결정의 구조를 도시하였다. 또한, 도 11의 (A)는, c축을 위로 향하게 하고, b축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한 것이다. 또한, 도 11의 (B)는, c축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한 것이다. 또한, 타깃은 InGaZnO4의 결정을 포함하는 다결정구조를 갖는다.
InGaZnO4의 결정의 각 결정면에서의 벽개에 필요한 에너지를, 제일 원리 계산에 의해 산출하였다. 또한, 계산에는 의사 포텐셜(Pseudopotential)과, 평면파 기저를 사용한 밀도 범함수 프로그램(CASTEP)을 사용하였다. 또한, 의사 포텐셜에는 울트라 소프트형의 의사 포텐셜을 사용하였다. 또한, 범함수에는 GGA PBE를 사용하였다. 또한, 컷오프 에너지는 40OeV로 하였다.
초기 상태에서의 구조의 에너지는, 셀 사이즈를 포함한 구조 최적화를 수행한 후에 도출하였다. 또한, 각 면에서 벽개 후의 구조의 에너지는, 셀 사이즈를 고정한 상태에서, 원자 배치의 구조 최적화를 수행한 후에 도출하였다.
도 11에 도시된 InGaZnO4의 결정의 구조를 바탕으로, 제 1 면, 제 2 면, 제 3 면, 제 4 면 중 어느 하나에서 벽개한 구조를 제작하고, 셀 사이즈를 고정한 구조 최적화 계산을 수행하였다. 여기서, 제 1 면은 Ga-Zn-O층과 In-O층 사이의 결정면이고, (001)면(또는 ab면)에 평행한 결정면이다(도 11의 (A) 참조.). 제 2 면은 Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이고, (001)면(또는 ab면)에 평행한 결정면이다(도 11의 (A) 참조.). 제 3 면은 (110)면에 평행한 결정면이다(도 11의 (B) 참조.). 제 4 면은 (100)면(또는 bc면)에 평행한 결정면이다(도 11의 (B) 참조.).
이상과 같은 조건으로, 각 면에서 벽개 후의 구조의 에너지를 산출하였다. 다음에, 벽개 후의 구조의 에너지와 초기 상태에서의 구조의 에너지의 차를, 벽개면의 면적으로 나눔으로써 각 면에서의 벽개하기 쉬움의 척도인 벽개 에너지를 산출하였다. 또한, 구조의 에너지는, 구조에 포함되는 원자와 전자에 대하여, 전자의 운동에너지와, 원자간, 원자-전자간, 및 전자간의 상호 작용을 고려한 에너지이다.
계산 결과, 제 1 면의 벽개 에너지는 2.60J/㎡, 제 2 면의 벽개 에너지는 0.68J/㎡, 제 3 면의 벽개 에너지는 2.18J/㎡, 제 4 면의 벽개 에너지는 2.12J/㎡인 것을 알 수 있었다(표 1 참조.).
벽개 에너지 [J/m2]
제 1 면 2.60
제 2 면 0.68
제 3 면 2.18
제 4 면 2.12
이 계산에 의하여, 도 11에 도시된 InGaZnO4의 결정의 구조에 있어서, 제 2 면에서의 벽개 에너지가 가장 낮아졌다. 즉, Ga-Zn-O층과 Ga-Zn-O층 사이가 가장 벽개하기 쉬운 면(벽개면)인 것을 알 수 있었다. 따라서, 본 명세서에 있어서, 벽개면이라고 기재하는 경우, 가장 벽개하기 쉬운 면인 제 2 면을 나타낸다.
Ga-Zn-O층과 Ga-Zn-O층 사이인 제 2 면에 벽개면을 가지므로, 도 11의 (A)에 도시된 InGaZnO4의 결정은 두 개의 제 2 면과 등가면으로 분리할 수 있다. 따라서, InGaZnO4의 결정의 최소 단위는, Ga-Zn-O층, In-O층 및 Ga-Zn-O층의 3층이라고 생각할 수 있다.
<CAAC-OS막의 성막 모델>
CAAC-OS막은 결정 중의 벽개면을 이용하여 성막할 수 있다. 이하에서는, 스퍼터링법에 의한 CAAC-OS막의 성막 모델에 대하여 설명한다.
여기서는, 고전 분자 동역학 계산에 의해, 타깃으로서 상동 구조를 갖는 InGaZnO4의 결정을 가정하고, 상기 타깃을 아르곤(Ar) 또는 산소(O)에 의해 스퍼터링한 경우의 벽개면에 대하여 평가하였다. 계산에 사용한 InGaZnO4의 결정(2688 원자)의 단면 구조를 도 12의 (A)에, 상면 구조를 도 12의 (B)에 도시하였다. 또한, 도 12의 (A)에 도시된 고정층은 위치가 변동하지 않도록 원자의 배치를 고정한 층이다. 또한, 도 12의 (A)에 도시된 온도 제어층은 항상 일정한 온도(300K)로 한 층이다.
고전 분자 동역학 계산에는 후지쯔 가부시키가이샤 제조 Materials Explorer5.0을 사용하였다. 또한, 초기 온도를 300K, 셀 사이즈를 일정하게 하고, 시간 간격 폭을 0.01펨토초(femto second), 스텝 수를 1000만회로 하였다. 계산에서는, 상기 조건 하에서, 원자에 300eV의 에너지를 공급하고, InGaZnO4의 결정의 ab면에 수직인 방향으로부터 셀에 원자를 입사시켰다.
도 13의 (A)는, 도 12에 도시된 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사하고 나서 99.9피코초(psec) 후의 원자 배열을 나타낸 것이다. 또한, 도 13의 (B)는, 셀에 산소가 입사하고 나서 99.9피코초 후의 원자 배열을 나타낸 것이다. 또한, 도 13에서는 도 12의 (A)에 도시된 고정층의 일부를 생략하여 도시하였다.
도 13의 (A)로부터, 아르곤이 셀에 입사하고 나서 99.9피코초까지, 도 11의 (A)에 도시된 제 2 면에 대응하는 벽개면에서 균열이 생겼다. 따라서, InGaZnO4의 결정에 아르곤이 충돌한 경우, 최상면을 제 2 면(0번째)으로 하면, 제 2 면(2번째)에 큰 균열이 생기는 것을 알 수 있었다.
한편, 도 13의 (B)로부터, 산소가 셀에 입사하고 나서 99.9피코초까지, 도 11의 (A)에 도시된 제 2 면에 대응하는 벽개면에서 균열이 생기는 것을 알 수 있었다. 다만, 산소가 충돌한 경우에는, InGaZnO4의 결정의 제 2 면(1번째)에서 큰 균열이 생기는 것을 알 수 있었다.
따라서, 상동 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃의 상면으로부터 원자(이온)가 충돌하면, InGaZnO4의 결정은 제 2 면을 따라 벽개하고, 평판상의 입자(이하 펠릿)가 박리되는 것을 알 수 있다. 또한, 이 때, 펠릿의 크기는, 아르곤을 충돌시킨 경우보다도, 산소를 충돌시킨 경우 쪽이 작아지는 것을 알 수 있었다.
또한, 상술한 계산으로부터, 박리된 펠릿은 손상 영역을 포함하는 것이 시사된다. 펠릿에 포함되는 손상 영역은, 손상에 의해 생긴 결함에 산소를 반응시킴으로써 수복할 수 있는 경우가 있다. 펠릿에 포함되는 손상 영역의 수복에 대해서는 후술한다.
그래서, 충돌시키는 원자의 차이에 의해 펠릿의 크기가 다른 것에 대하여 조사하였다.
도 14의 (A)에, 도 12에 도시된 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사한 후, 0피코초부터 0.3피코초까지에서의 각 원자의 궤적을 도시하였다. 따라서, 도 14의 (A)는 도 12부터 도 13의 (A) 사이의 기간에 대응한다.
도 14의 (A)로부터, 아르곤이 위로부터 세어 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 상기 갈륨이 위로부터 세어 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 상기 아연이 위로부터 세어 제 6 층(Ga-Zn-O층)의 근방까지 도달하는 것을 알 수 있었다. 또한, 갈륨과 충돌한 아르곤은 밖으로 튕겨나간다. 따라서, InGaZnO4의 결정을 포함하는 타깃에 아르곤을 충돌시킨 경우, 도 12의 (A)에서의 제 2 면(2번째)에 균열이 들어간다고 생각할 수 있다.
또한, 도 14의 (B)에, 도 12에 도시된 InGaZnO4의 결정을 갖는 셀에 산소가 입사한 후, 0피코초부터 0.3피코초까지에서의 각 원자의 궤적을 도시하였다. 따라서, 도 14의 (B)는 도 12부터 도 13의 (A) 사이의 기간에 대응한다.
한편, 도 14의 (B)로부터, 산소가 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 상기 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 상기 아연이 제 5 층(In-O층)까지 도달하지 않는 것을 알 수 있었다. 또한, 갈륨과 충돌한 산소는 밖으로 튕겨 나간다. 따라서, InGaZnO4의 결정을 포함하는 타깃에 산소를 충돌시킨 경우, 도 12의 (A)에서의 제 2 면(1번째)에 균열이 들어간다고 생각할 수 있다.
본 계산으로부터도, InGaZnO4의 결정은 원자(이온)가 충돌한 경우, 벽개면으로부터 박리되는 것이 시사되었다.
또한, 균열의 깊이의 차이를 보존칙의 관점에서 검토하였다. 에너지 보존칙 및 운동량 보존칙은, 수학식 1 및 수학식 2와 같이 나타낼 수 있다. 여기서, E는 충돌 전의 아르곤 또는 산소가 갖는 에너지(300eV), mA는 아르곤 또는 산소의 질량, vA는 충돌 전의 아르곤 또는 산소의 속도, v'A는 충돌 후의 아르곤 또는 산소의 속도, mGa는 갈륨의 질량, vGa는 충돌 전의 갈륨의 속도, v'Ga는 충돌 후의 갈륨의 속도이다.
Figure pat00001
Figure pat00002
아르곤 또는 산소의 충돌이 탄성 충돌이라고 가정하면, vA, v'A, vGa 및 v'Ga의 관계는 수학식 3과 같이 나타낼 수 있다.
Figure pat00003
수학식 1, 수학식 2 및 수학식 3으로부터, vGa를 0으로 하면, 아르곤 또는 산소가 충돌한 후의 갈륨의 속도 v'Ga는 수학식 4와 같이 나타낼 수 있다.
Figure pat00004
수학식 4에 있어서, mA에 아르곤의 질량 또는 산소의 질량을 대입하고, 각각의 원자가 충돌한 후의 갈륨의 속도를 비교한다. 아르곤 및 산소의 충돌 전에 가지는 에너지가 같을 경우, 아르곤이 충돌한 경우 쪽이, 산소가 충돌한 경우보다도 1.24배 갈륨의 속도가 높은 것을 알 수 있었다. 따라서, 갈륨이 가지는 에너지도 아르곤이 충돌한 경우 쪽이, 산소가 충돌한 경우보다도 속도의 제곱분 만큼 높아진다.
아르곤을 충돌시킨 경우 쪽이, 산소를 충돌시킨 경우보다도, 충돌 후의 갈륨의 속도(에너지)가 높아지는 것을 알 수 있었다. 따라서, 아르곤을 충돌시킨 경우 쪽이, 산소를 충돌시킨 경우보다도 깊은 위치에 균열이 생겼다고 생각할 수 있다.
이상의 계산에 의해, 상동 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터링하면, 벽개면으로부터 박리하여, 펠릿이 형성되는 것을 알 수 있었다. 다음에, 스퍼터링된 펠릿이 퇴적하여 CAAC-OS막을 성막하는 모델에 대하여, 도 2의 (A)를 사용하여 설명한다.
도 2의 (A)는, 스퍼터링법에 의해 CAAC-OS막이 성막되는 모습을 도시한 성막실 내의 모식도이다.
타깃(130)은, 백킹 플레이트(backing plate) 위에 접착되어 있다. 타깃(130) 및 백킹 플레이트 아래에는 복수의 자석이 배치된다. 상기 복수의 자석에 의하여 타깃(130) 위에는 자계가 생긴다.
타깃(130)은 벽개면(105)을 갖는다. 타깃(130)에는 복수의 벽개면(105)이 존재하지만, 여기서는 이해를 쉽게 하기 위해 하나만을 나타내었다.
기판(120)은 타깃(130)과 마주 보도록 배치되어 있고, 그 거리 d(타깃-기판간 거리(T-S간 거리)라고도 함.)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 O.5m 이하로 한다. 성막실 내는 대부분이 성막 가스(예를 들어, 산소, 아르곤, 또는 산소를 50체적% 이상의 비율로 포함하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(130)에 일정 이상의 전압을 인가함으로써 방전이 시작되고, 플라즈마(107)가 확인된다. 또한, 타깃(130) 위의 자계에 의해, 타깃(130)의 근방은 고밀도 플라즈마 영역이 된다. 고밀도 플라즈마 영역에서는 성막 가스가 이온화됨으로써, 이온(101)이 형성된다. 이온(101)은 예를 들어, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
이온(101)은 전계에 의해 타깃(130)측에 가속되고, 이윽고 타깃(130)과 충돌한다. 이 때, 벽개면(105)으로부터 평판상(펠릿상)의 스퍼터링 입자인 펠릿(100a) 및 펠릿(100b)이 박리되어, 스퍼터링된다. 또한, 펠릿(100a) 및 펠릿(100b)은 이온(101)의 충돌의 충격에 의해, 구조에 변형이 생기는 경우가 있다.
펠릿(100a)은 삼각형, 특히 정삼각형의 평면을 갖는 평판상 또는 펠릿상의 스퍼터링 입자이다. 또한, 펠릿(100b)은 육각형, 특히 정육각형의 평면을 갖는 평판상 또는 펠릿상의 스퍼터링 입자이다. 또한, 펠릿(100a) 및 펠릿(100b) 등의 평판상 또는 펠릿상의 스퍼터링 입자를 총칭하여 펠릿(100)이라고 부른다. 펠릿(100)의 평면의 형상은 삼각형, 육각형에 한정되지 않는다. 예를 들어, 삼각형이 2개 이상 6개 이하 합쳐진 형상이 되는 경우가 있다. 예를 들어, 삼각형(정삼각형)이 2개 합쳐진 사각형(마름모꼴)이 되는 경우도 있다. 또한, 펠릿(100)의 단면을 도 2의 (B)에, 상면을 도 2의 (C)에 도시하였다.
펠릿(100)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하겠지만, 펠릿(100)의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터링 입자는 두께가 없는 펠릿상인 쪽이, 두께가 있는 주사위 형상인 것보다도 바람직하다.
펠릿(100)은 고밀도 플라즈마 영역을 통과할 때에 플라즈마(107)로부터 전하를 수취함으로써 단부가 음 또는 양으로 대전하는 경우가 있다. 펠릿(100)의 단부는 산소로 종단되고, 상기 산소가 음으로 대전할 가능성이 있다. 펠릿(100)은 단부가 동일 극성의 전하를 띰으로써, 전하끼리의 반발이 일어나고, 평판상의 형상을 유지하는 것이 가능해진다.
예를 들어, 펠릿(100)은 플라즈마(107) 내에서 연처럼 비상하여, 팔랑팔랑 기판(120) 위로 날아 올라간다. 펠릿(100)은 전하를 띠고 있기 때문에, 다른 펠릿(100)이 이미 퇴적되어 있는 영역이 다가오면 척력이 생긴다. 여기서, 기판(120)이 가열되어 있고, 고온(예를 들어 150℃ 이상 400℃ 이하 정도)일 경우, 펠릿(100)은 행글라이더와 같이 기판(120) 위를 활공(마이그레이션)한다. 펠릿(100)의 활공은 평판면을 기판(120)을 향한 상태에서 일어난다. 그 후, 이미 퇴적되어 있는 다른 펠릿(100)의 측면까지 도달하면, 분자간력이 작용하여 측면끼리가 약하게 결합한다. 이 때, 펠릿(100)의 측면끼리간에 물이 있으면, 결합을 저해하는 경우가 있다.
또한, 펠릿(100)이 기판(120) 위에서 가열됨으로써, 이온(101)의 충돌로 생긴 구조의 변형이 완화된다. 변형이 완화된 펠릿(100)은 거의 단결정이 된다. 펠릿(100)이 거의 단결정이 됨으로써, 펠릿(100)끼리가 결합한 후에 가열되었다고 해도, 펠릿(100) 자체의 신축은 거의 일어날 수 없다. 따라서, 펠릿(100)간의 틈이 넓어짐으로써 결정립계 등의 결함을 형성하여, 크레바스(crevasse)화할 경우가 없다. 또한, 틈에는 신축성이 있는 금속 원자 등으로 채워져 있어서, 방향이 어긋난 펠릿(100)끼리를 고속도로와 같이 연결하고 있다고 생각할 수 있다.
이상과 같은 모델에 의하여, 펠릿(100)이 기판(120) 위에 퇴적된다고 생각할 수 있다. 펠릿(100)은 ab면과 평행한 평면인 평판면을 아래로 향하게 나란히 설치하기 때문에, 두께가 균일하고 평탄하며, 높은 결정성을 갖는 층이 형성된다. 그리고, 상기 층이 n단(n은 자연수.)을 적층함으로써 CAAC-OS막(103)을 얻을 수 있다(도 3의 (A) 참조.).
따라서, CAAC-OS막(103)은 레이저 결정화가 불필요하며, 대면적의 유리 기판 등이라도 균일한 성막이 가능하다.
이러한 모델에 의하여 CAAC-OS막(103)이 성막되므로, 스퍼터링 입자가 두께가 없는 펠릿상인 편이 바람직하다. 또한, 스퍼터링 입자가 두께가 있는 주사위 형상인 경우, 기판(120) 위로 향하는 면이 일정하게 되지 않고, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
또한, 스퍼터링법으로 성막된 In-Ga-Zn 산화물막은 타깃의 원자수비보다도 아연이 감소하는 경우가 있다. 이것은, 산화 아연이, 산화 인듐이나 산화 갈륨에 비하여 기화되기 쉬운 성질인 것에 기인할 가능성이 있다. InxGa2 -xO3(ZnO)m(0<x<2, m은 자연수) 등의 화학양론적 조성에서 벗어남으로써, 성막되는 In-Ga-Zn 산화물막의 결정성이 저하되는 경우나, 부분적으로 다결정화되는 경우 등이 있다.
예를 들어, 결정성이 높은 CAAC-OS막을 제작하기 위하여, 미리 타깃 중의 아연의 원자수비를 높게 해도 상관없다. 타깃의 원자수비를 조정함으로써, 성막되는 In-Ga-Zn 산화물막의 원자수비를 InxGa2 -xO3(ZnO)m(0<x<2, m은 자연수) 등의 화학양론적 조성에 근접할 수 있다.
하지만, 원자수비에 따라서는, 타깃 제작시에 복수 종의 구조가 형성되어, 금이 가거나 깨짐으로써 타깃의 제작이 곤란해지는 경우가 있다. 따라서, 원하는 원자수비의 In-Ga-Zn 산화물막을 얻기 위하여, 타깃의 원자수비만으로 조정할 수 없는 경우가 있다. 예를 들어, 타깃의 원자수비를, 제작시에 금이 가거나 깨지기 어려운 범위로 한 경우, 성막되는 In-Ga-Zn 산화물막에 있어서, 화학양론적 조성보다도 Zn의 원자수비가 낮아진 경우나 높아진 경우가 있다.
그래서, 타깃의 원자수비에 따라 최적의 성막 조건을 설정하고, 결정성이 높은 CAAC-OS막을 성막하는 방법에 대하여, 도 1을 사용하여 설명한다.
도 1의 (A) 및 도 1의 (B)에 도시된 성막실(170)은 타깃(130)과, 기판(120)과, 배기구(150)와, 가스 공급구(140)를 갖는다. 배기구(150)는 예를 들어, 오리피스 등을 통하여 진공 펌프와 접속되어, 성막실(170) 내의 물질을 배출물(160)로서 배출하는 기능을 갖는다.
도 1의 (A)에, 타깃(130) 중의 아연의 원자수비가 높은 경우의, 성막시의 성막실(170)의 모습을 도시하였다. 타깃(130) 중의 아연의 원자수비가 높은 경우, 펠릿(100a) 및 펠릿(100b)의 박리와 함께, 주상(柱狀) 산화 아연 클러스터(102)나 산화 아연 분자(104) 등이 타깃(130)으로부터 스퍼터링된다.
산화 아연 분자(104)는 기판(120)에 도달한 후, 기판(120)의 표면 위에서 수평 방향으로 우선적으로 결정 성장하여 산화 아연층을 형성한다. 상기 산화 아연층은 c축 배향성을 갖는다. 또한, 상기 산화 아연층의 결정의 c축은 기판(120)의 법선 벡터에 평행한 방향을 향한다. 상기 산화 아연층은 CAAC-OS막을 성막하기 위한 시드층의 역할을 하기 때문에, CAAC-OS막의 결정성을 높이는 기능을 갖는다. 또한, 상기 산화 아연층은 두께가 0.1nm 이상 5nm 이하, 대부분이 1nm 이상 3nm 이하가 된다. 상기 산화 아연층은 충분히 얇기 때문에, 결정립계를 거의 확인할 수가 없다.
한편, 주상 산화 아연 클러스터(102)는 기판(120)에 도달한 후, 기판(120)의 표면 위에서 수직 방향으로 우선적으로 결정 성장하여 결정립을 형성한다. 상기 결정립은 수직 방향으로 결정 성장한 세로가 긴 형상을 갖기 때문에, 펠릿(100)끼리의 결합을 저해하고, 결정립계 등의 결함을 형성하는 경우가 있다. 따라서, 주상 산화 아연 클러스터(102)가 기판(120)에 부착되면, CAAC-OS막의 성막이 곤란해지는 경우가 있다. 도 3의 (B)에, 주상 산화 아연 클러스터(102)가 혼입된 In-Ga-Zn 산화물막의 단면도를 도시하였다.
따라서, 타깃(130) 중의 아연의 원자수비가 높은 경우, 질이 높은 CAAC-OS막을 성막하기 위해서는, 주상 산화 아연 클러스터(102)의 기판(120)으로의 부착을 최대한 억제하면 좋다. 구체적으로는, 주상 산화 아연 클러스터(102)의 배출량을 많게 하면 좋다.
예를 들어, 성막실(170)의 압력 p와, 타깃(130)과 기판(120)의 거리 d의 곱이 0.096Pa·m 미만이 되도록 조정함으로써, 주상 산화 아연 클러스터(102)의 배출량을 많게 할 수 있다. 압력 p가 작아지면, 주상 산화 아연 클러스터(102)가 형성되기 어려워진다. 또한, 주상 산화 아연 클러스터(102)는 펠릿(100)에 비하여 체적이 작고, 평균 자유 행정이 길다. 따라서, 거리 d가 클수록, 주상 산화 아연 클러스터(102)의 기판(120)에 부착되는 비율이 높아진다. 따라서, 거리 d는 작은 편이 바람직하다.
또한, 질이 높은 CAAC-OS막을 성막하기 위하여, 배기구(150)에서의 배기량을 늘려서 배출물(160)을 많게 하거나, 가스 공급구(140)로부터 공급되는 가스의 양을 적게 하거나, 가스 공급구(140)로부터 공급되는 산소 가스의 비율을 높게 하거나, 성막시의 전력을 높게 하는 등으로부터 선택되는 1종 이상의 방법을 수행하면 바람직하다. 예를 들어, 성막시의 전력을 높게 하면, 성막되는 In-Ga-Zn 산화물막의 밀도를 높일 수 있어서 바람직하다.
한편, 도 1의 (B)에, 타깃(130) 중의 아연의 원자수비가 낮은 경우의, 성막시의 성막실(170)의 모습을 도시하였다. 타깃(130) 중의 아연의 원자수비가 낮은 경우, 펠릿(100a) 및 펠릿(100b)의 박리와 함께 타깃(130)으로부터 스퍼터링되는 주상 산화 아연 클러스터(102)를 적게 할 수 있다.
따라서, 타깃(130) 중의 아연의 원자수비가 낮은 경우, 주상 산화 아연 클러스터(102)의 배출량을 많게 하지 않아도 상관없다. 질이 높은 CAAC-OS막을 성막하기 위해서는, 펠릿(100a) 및 펠릿(100b)의 일부를 구성하는 산화 아연 등, 아연을 포함하는 성분이 최대한 배출되지 않도록 한다.
예를 들어, 성막실(170)의 압력 p와, 타깃(130)과 기판(120)의 거리 d의 곱이 0.096Pa·m 이상이 되도록 조정함으로써, 산화 아연의 배출량을 적게 할 수 있다. 또한, 산화 아연은 펠릿(100)에 비하여 체적이 작고, 평균 자유 행정이 길다. 따라서, 거리 d가 작을수록, 산화 아연이 기판(120)에 부착되는 비율이 높아진다. 따라서, 거리 d는 큰 편이 바람직하다.
또한, 질이 높은 CAAC-OS막을 성막하기 위하여, 배기구(150)에서의 배기량을 감소시켜서 배출물(160)을 적게 하거나, 가스 공급구(140)로부터 공급되는 가스의 양을 많게 하거나, 가스 공급구(140)로부터 공급되는 산소 가스의 비율을 높게 하거나, 성막시의 전력을 높게 하는 등으로부터 선택된 1종 이상의 방법을 수행하면 바람직하다.
이상에 나타낸 바와 같이, 타깃의 원자수비에 따라 최적의 성막 조건을 설정 함으로써, 질이 높은 CAAC-OS막을 성막할 수 있다.
이상에 나타낸 성막 모델에 의하여 질이 높은 CAAC-OS막을 얻을 수 있다.
이와 같이 하여 성막된 CAAC-OS막의 밀도는 단결정 OS와 같은 정도의 밀도를 갖는다. 예를 들어, InGaZnO4의 상동 구조를 갖는 단결정 OS의 밀도는 6.36g/㎤인 것에 대하여, 같은 정도의 원자수비인 CAAC-OS막의 밀도는 6.3g/㎤ 정도가 된다.
도 15에, 스퍼터링법으로 성막한 CAAC-OS막인 In-Ga-Zn 산화물막(도 15의 (A) 참조.), 및 그 타깃(도 15의 (B) 참조.)의 단면에서의 원자 배열을 도시하였다. 원자 배열의 관찰에는, 고각도 산란 환상 암시야 주사 투과 전자 현미경법(HAADF-STEM: High-Angle Annular Dark Field Scanning Transmission Electron Microscopy)을 사용하였다. 또한, HAADF-STEM에서는, 각 원자의 상(像) 강도는 원자 번호의 제곱에 비례한다. 따라서, 원자 번호가 가까운 Zn(원자 번호 30)과 Ga(원자 번호 31)은 거의 구별할 수 없다. HAADF-STEM에는, 히타치 주사 투과 전자 현미경 HD-2700을 사용하였다.
도 15의 (A) 및 도 15의 (B)를 비교하면, CAAC-OS막과 타깃은 둘 다 상동 구조를 갖고 있어, 각각의 원자의 배치가 대응하고 있음을 알 수 있다.
<성막 장치>
이하에서는, 상술한 CAAC-OS막을 성막할 수 있는 성막 장치에 대하여 설명한다.
우선은, 성막시에 막중에 불순물의 혼입이 적은 성막 장치의 구성에 대하여 도 16 및 도 17을 사용하여 설명한다.
도 16은, 단일 웨이퍼 멀티 챔버의 성막 장치(700)의 상면도를 모식적으로 도시한 것이다. 성막 장치(700)는, 기판을 수용하는 카세트 포트(761)와, 기판의 얼라인먼트를 행하는 얼라인먼트 포트(762)를 구비하는 대기측 기판 공급실(701)과, 대기측 기판 공급실(701)로부터 기판을 반송하는 대기측 기판 반송실(702)과, 기판을 반입하고, 또한 실내의 압력을 대기압에서 감압, 또는 감압에서 대기압으로 전환하는 로드록(load lock)실(703a)과, 기판을 반출하고, 또한 실내의 압력을 감압에서 대기압, 또는 대기압에서 감압으로 전환하는 언로드록(unload lock)실(703b)과, 진공 중의 기판을 반송하는 반송실(704)과, 기판을 가열하는 기판 가열실(705)과, 타깃이 배치되어 성막을 행하는 성막실(706a, 706b, 706c)을 갖는다.
또한, 카세트 포트(761)는 도 16에 도시된 바와 같이 복수(도 16에서는, 3개) 갖고 있어도 좋다.
또한, 대기측 기판 반송실(702)은 로드록실(703a) 및 언로드록실(703b)과 접속되고, 로드록실(703a) 및 언로드록실(703b)은 반송실(704)과 접속되고, 반송실(704)은 기판 가열실(705), 성막실(706a), 성막실(706b), 성막실(706c)과 접속한다.
또한, 각 실의 접속부에는 게이트 밸브(764)가 제공되어 있고, 대기측 기판 공급실(701)과, 대기측 기판 반송실(702)을 제외하고, 각 실을 독립적으로 진공 상태로 유지할 수 있다. 또한, 대기측 기판 반송실(702) 및 반송실(704)은 반송 로봇(763)을 갖고, 유리 기판을 반송할 수 있다.
또한, 기판 가열실(705)은 플라즈마 처리실을 겸하면 바람직하다. 성막 장치(700)는, 처리와 처리 사이에서 기판을 대기에 노출시키지 않고 반송할 수 있으므로, 기판에 불순물이 흡착되는 것을 억제할 수 있다. 또한, 성막이나 열처리 등의 순번을 자유롭게 구축할 수 있다. 또한, 반송실, 성막실, 로드록실, 언로드록실 및 기판 가열실은 상술한 수에 한정되지 않고, 설치 공간이나 프로세스 조건에 맞춰 적절히 최적의 수를 세팅할 수 있다.
다음에, 도 16에 도시된 성막 장치(700)의 일점 쇄선 X1-X2, 일점 쇄선 Y1-Y2, 및 일점 쇄선 Y2-Y3에 상당하는 단면을 도 17에 도시하였다.
도 17의 (A)는, 기판 가열실(705)과 반송실(704)의 단면을 도시한 것이고, 기판 가열실(705)은 기판을 수용할 수 있는 복수의 가열 스테이지(765)를 갖고 있다. 또한, 도 17의 (A)에 있어서, 가열 스테이지(765)는 7단의 구성에 대하여 나타내지만, 이것에 한정되지 않고, 1단 이상 7단 미만의 구성이나 8단 이상의 구성으로 해도 좋다. 가열 스테이지(765)의 단수를 늘림으로써 복수의 기판을 동시에 열처리할 수 있기 때문에, 생산성이 향상되어 바람직하다. 또한, 기판 가열실(705)은 밸브를 통하여 진공 펌프(770)와 접속되어 있다. 진공 펌프(770)로서는 예를 들어, 드라이 펌프, 및 메커니컬 부스터 펌프 등을 사용할 수 있다.
또한, 기판 가열실(705)에 사용할 수 있는 가열 기구로서는 예를 들어, 저항 발열체 등을 사용하여 가열하는 가열 기구로 해도 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의하여 가열하는 가열 기구로 해도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal), LRTA(Lamp Rapid Thermal Anneal) 등의 RTA(Rapid Thermal Anneal)를 사용할 수 있다. LRTA는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발광하는 빛(전자파)의 복사(輻射)에 의하여 피처리물을 가열한다. GRTA는 고온의 가스를 사용하여 열처리를 수행한다. 가스로서는 불활성 가스를 사용할 수 있다.
또한, 기판 가열실(705)은 질량 유량(mass flow) 컨트롤러(780)를 통하여 정제기(781)와 접속된다. 또한, 질량 유량 컨트롤러(780) 및 정제기(781)는 가스 종류의 수만큼 제공되지만, 이해를 쉽게 하기 위하여 하나만을 나타내었다. 기판 가열실(705)에 도입되는 가스는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(아르곤 가스 등)를 사용한다.
반송실(704)은 반송 로봇(763)을 갖고 있다. 반송 로봇(763)은, 복수의 가동부와, 기판을 유지하는 암(arm)을 갖고, 각 실에 기판을 반송할 수 있다. 또한, 반송실(704)은 밸브를 통하여 진공 펌프(770) 및 크라이오 펌프(771)와 접속되어 있다. 이러한 구성으로 함으로써, 반송실(704)은 대기압에서 저진공 또는 중진공(0.1 내지 수백Pa 정도)까지 진공 펌프(770)를 사용하여 배기되고, 밸브를 바꾸어서 중진공에서 고진공 또는 초고진공(0.1Pa 내지 1×10-7Pa)까지는 크라이오 펌프(771)를 사용하여 배기된다.
또한, 예를 들어, 크라이오 펌프(771)는 반송실(704)에 대하여 2대 이상 병렬로 접속해도 좋다. 이러한 구성으로 함으로써, 1대의 크라이오 펌프가 리제너레이션 중이라도, 나머지의 크라이오 펌프를 사용하여 배기하는 것이 가능해 진다. 또한, 상술한 리제너레이션이란, 크라이오 펌프 내로 포집된 분자(또는 원자)를 방출하는 처리를 말한다. 크라이오 펌프는 분자(또는 원자)를 너무 포집하면 배기 능력이 저하되므로, 정기적으로 리제너레이션이 행해진다.
도 17의 (B)는 성막실(706b)과, 반송실(704)과, 로드록실(703a)의 단면을 도시한 것이다.
여기서, 도 17의 (B)를 사용하여, 성막실(스퍼터링실)의 상세에 대하여 설명한다. 도 17의 (B)에 도시된 성막실(706b)은, 타깃(766)과, 방착판(767)과, 기판 스테이지(768)를 갖는다. 또한, 여기서는 기판 스테이지(768)에는 기판(769)이 설치되어 있다. 기판 스테이지(768)는 도시하지 않았지만, 기판(769)을 유지하는 기판 유지 기구나, 기판(769)을 이면에서 가열하는 이면 히터 등을 구비하고 있어도 좋다.
또한, 기판 스테이지(768)는 성막시에 바닥면에 대하여 개략 수직 상태로 유지되고, 기판 인계시에는 바닥면에 대하여 개략 수평 상태로 유지된다. 또한, 도 17의 (B) 중에서, 파선으로 나타낸 개소가 기판 인계시의 기판 스테이지(768)가 유지되는 위치가 된다. 이러한 구성으로 함으로써 성막시에 혼입될 수 있는 먼지나 입자가 기판(769)에 부착될 확률을 수평 상태로 유지하는 것보다도 억제할 수 있다. 다만, 기판 스테이지(768)를 바닥면에 대하여 수직(90°) 상태로 유지하면, 기판(769)이 낙하할 가능성이 있기 때문에, 기판 스테이지(768)는 80°이상 90°미만으로 하는 것이 바람직하다.
또한, 방착판(767)은, 타깃(766)으로부터 스퍼터링되는 입자가 불필요한 영역에 퇴적되는 것을 억제할 수 있다. 또한, 방착판(767)은 누적된 스퍼터링 입자가 박리되지 않도록 가공하는 것이 바람직하다. 예를 들어, 표면 거칠기를 증가시키는 블라스트 처리, 또는 방착판(767)의 표면에 요철을 형성해도 좋다.
또한, 성막실(706b)은 가스 가열 기구(782)를 통하여 질량 유량 컨트롤러(780)와 접속되고, 가스 가열 기구(782)는 질량 유량 컨트롤러(780)를 통하여 정제기(781)와 접속된다. 가스 가열 기구(782)에 의하여 성막실(706b)에 도입되는 가스를 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하로 가열할 수 있다. 또한, 가스 가열 기구(782), 질량 유량 컨트롤러(780), 및 정제기(781)는 가스 종류의 수만큼 제공되지만, 이해를 쉽게 하기 위하여 하나만 나타내었다. 성막실(706b)에 도입되는 가스는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(아르곤 가스 등)를 사용한다.
성막실(706b)에, 대향 타깃식 스퍼터링 장치를 적용해도 좋다. 대향 타깃식 스퍼터링 장치는, 플라즈마가 타깃 사이에 가둬지므로, 기판에 대한 플라즈마 대미지를 저감할 수 있다. 또한, 타깃의 경사도에 따라서는, 스퍼터링 입자의 기판으로의 입사 각도를 얕게 할 수 있으므로, 단차 피복성을 높일 수 있다.
또한, 성막실(706b)에 평행 평판형 스퍼터링 장치, 이온빔 스퍼터링 장치를 적용해도 상관없다.
또한, 가스를 도입하기 직전에 정제기를 제공하는 경우, 정제기로부터 성막실(706b)까지의 배관의 길이를 10m 이하, 바람직하게는 5m 이하, 더 바람직하게는 1m 이하로 한다. 배관의 길이를 10m 이하, 5m 이하 또는 1m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라 저감할 수 있다. 또한, 가스의 배관에는 불화 철, 산화 알루미늄, 산화 크롬 등으로 내부가 피복된 금속 배관을 사용하면 좋다. 상술한 배관은 예를 들어 SUS316L-EP 배관에 비하여 불순물을 포함하는 가스의 방출량이 적고, 가스로의 불순물의 침입을 저감할 수 있다. 또한, 배관의 이음매에는 고성능 초소형 메탈 개스킷 조인트(UPG joint)를 사용하면 좋다. 또한, 배관을 전부 금속으로 구성함으로써, 수지 등을 사용한 경우에 비하여, 생기는 방출 가스 및 외부 누설의 영향을 저감할 수 있어서 바람직하다.
또한, 성막실(706b)은 밸브를 통하여 터보 분자 펌프(772) 및 진공 펌프(770)와 접속된다.
또한, 성막실(706b)은 크라이오 트랩(751)이 제공된다.
크라이오 트랩(751)은 물 등의 비교적 융점이 높은 분자(또는 원자)를 흡착할 수 있는 기구이다. 터보 분자 펌프(772)는 큰 사이즈의 분자(또는 원자)를 안정적으로 배기하고, 또한 유지 보수(maintenance)의 빈도가 낮기 때문에, 생산성이 우수한 한편으로, 수소나 물의 배기 능력이 낮다. 그래서, 물 등에 대한 배기 능력을 높이기 위하여 크라이오 트랩(751)이 성막실(706b)에 접속된 구성으로 하고 있다. 크라이오 트랩(751)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하로 한다. 또한, 크라이오 트랩(751)이 복수의 냉동기를 갖는 경우, 냉동기마다 온도를 변화시키면, 효율적으로 배기할 수 있어서 바람직하다. 예를 들어, 1단째의 냉동기의 온도를 100K 이하로 하고, 2단째의 냉동기의 온도를 20K 이하로 하면 좋다.
또한, 성막실(706b)의 배기 방법은 이것에 한정되지 않고, 앞의 반송실(704)에 나타낸 배기 방법(크라이오 펌프와 진공 펌프의 배기 방법)과 동일한 구성으로 해도 좋다. 물론, 반송실(704)의 배기 방법을 성막실(706b)의 배기 방법(터보 분자 펌프와 진공 펌프의 배기 방법)과 동일한 구성으로 해도 좋다.
또한, 상술한 반송실(704), 기판 가열실(705), 및 성막실(706b)의 배압(전압(全壓)), 및 각 기체 분자(원자)의 분압은 이하와 같이로 하면 바람직하다. 특히, 형성되는 막중에 불순물이 혼입될 수 있는 가능성이 있으므로, 성막실(706b)의 배압, 및 각 기체 분자(원자)의 분압에는 주의할 필요가 있다.
상술한 각 실의 배압(전압)은, 1×1O-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하이다. 상술한 각 실의 질량 전하비(m/z)가 18인 기체 분자(원자)의 분압은 3×1O-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 실의 m/z가 28인 기체 분자(원자)의 분압은 3×1O-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 실의 m/z가 44인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한, 진공 챔버 내의 전압 및 분압은 질량 분석계를 사용하여 측정할 수 있다. 예를 들어, ULVAC, Inc.의 4중 극형 질량 분석계(Q-mass라고도 함.) Qulee CGM-051을 사용하면 좋다.
또한, 상술한 반송실(704), 기판 가열실(705), 및 성막실(706b)은 외부 누설 또는 내부 누설이 적은 구성으로 하는 것이 바람직하다.
예를 들어, 상술한 반송실(704), 기판 가열실(705), 및 성막실(706b)의 누설률(leakage rate)은 3×10-6Pa·㎥/s 이하, 바람직하게는 1×10-6Pa·㎥/s 이하이다. 또한, m/z가 18인 기체 분자(원자)의 누설률이 1×10-7Pa·㎥/s 이하, 바람직하게는 3×1O-8Pa·㎥/s 이하이다. 또한, m/z가 28인 기체 분자(원자)의 누설률이 1×10-5Pa·㎥/s 이하, 바람직하게는 1×1O-6Pa·㎥/s 이하이다. 또한, m/z가 44인 기체 분자(원자)의 누설률이 3×1O-6Pa·㎥/s 이하, 바람직하게는 1×1O-6Pa·㎥/s 이하이다.
또한, 누설률에 관해서는, 상술한 질량 분석계를 사용하여 측정한 전압 및 분압으로부터 도출하면 좋다.
누설률은 외부 누설 및 내부 누설에 의존한다. 외부 누설은, 미소한 구멍이나 씰 불량 등에 의해 진공계 밖으로부터 기체가 유입하는 것이다. 내부 누설은, 진공계 내의 밸브 등의 칸막이로부터의 누설이나 내부 부재로부터의 방출 가스에 기인한다. 누설률을 상술한 수치 이하로 하기 위하여, 외부 누설 및 내부 누설의 양면에서 대책을 취할 필요가 있다.
예를 들어, 성막실(706b)의 개폐 부분은 메탈 개스킷으로 밀봉하면 좋다. 메탈 개스킷은 불화 철, 산화 알루미늄, 또는 산화 크롬으로 피복된 금속을 사용하면 바람직하다. 메탈 개스킷은 O링에 비하여 밀착성이 높고, 외부 누설을 저감할 수 있다. 또한, 불화 철, 산화 알루미늄, 산화 크롬 등으로 피복된 금속의 부동태(不動態)를 사용함으로써 메탈 개스킷으로부터 방출되는 불순물을 포함하는 방출 가스가 억제되고, 내부 누설을 저감할 수 있다.
또한, 성막 장치(700)를 구성하는 부재로서, 불순물을 포함하는 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐을 사용한다. 또한, 상술한 부재를 철, 크롬 및 니켈 등을 포함하는 합금에 피복해서 사용해도 좋다. 철, 크롬 및 니켈 등을 포함하는 합금은 강성이 있고, 열에 강하고, 또한 가공에 적합하다. 여기서, 표면적을 작게 하기 위하여 부재의 표면 요철을 연마 등에 의하여 저감해 두면, 방출 가스를 저감할 수 있다.
또는, 상술한 성막 장치(700)의 부재를 불화 철, 산화 알루미늄, 산화 크롬 등으로 피복해도 좋다.
성막 장치(700)의 부재는 가능한 한 금속만으로 구성하는 것이 바람직하고, 예를 들어 석영 등으로 구성되는 관찰창(viewing window) 등을 설치하는 경우에도, 방출 가스를 억제하기 위하여 표면을 불화 철, 산화 알루미늄, 산화 크롬 등으로 얇게 피복하면 좋다.
성막실에 존재하는 흡착물은, 내벽 등에 흡착되어 있기 때문에 성막실의 압력에 영향을 주지 않지만, 성막실을 배기했을 때의 가스 방출의 원인이 된다. 따라서, 누설률과 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 사용하여, 성막실에 존재하는 흡착물을 가능한 한 탈리하고, 미리 배기해 두는 것은 중요하다. 또한, 흡착물의 탈리를 촉진하기 위하여 성막실을 베이킹해도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하로 수행하면 좋다. 이때, 불활성 가스를 성막실에 도입하면서 흡착물을 제거하면, 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더 크게 할 수 있다. 또한, 도입하는 불활성 가스를 베이킹 온도와 같은 정도로 가열함으로써, 흡착물의 탈리 속도를 더 높일 수 있다. 여기서 불활성 가스로서 희가스를 사용하면 바람직하다. 또한, 성막하는 막 종류에 따라서 불활성 가스 대신에 산소 등을 사용해도 상관없다. 예를 들어, 산화물을 성막하는 경우에는, 주성분인 산소를 사용하는 편이 바람직한 경우도 있다.
또는, 가열한 희가스 등의 불활성 가스 또는 산소 등을 도입함으로써 성막실 내의 압력을 높이고, 일정 시간 경과 후에 다시 성막실을 배기하는 처리를 수행하면 바람직하다. 가열한 가스의 도입에 의하여 성막실 내의 흡착물을 탈리시킬 수 있고, 성막실 내에 존재하는 불순물을 저감할 수 있다. 또한, 이 처리는 2회 이상 30회 이하, 바람직하게는 5회 이상 15회 이하의 범위에서 반복 수행하면 효과적이다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 도입함으로써 성막실 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더 바람직하게는 5Pa 이상 100Pa 이하로 하고, 압력을 유지하는 기간을 1분 이상 300분 이하, 바람직하게는 5분 이상 120분 이하로 하면 좋다. 그 후, 성막실을 5분 이상 300분 이하, 바람직하게는 10분 이상 120분 이하의 기간으로 배기한다.
또한, 더미 성막을 수행하는 것으로도 흡착물의 탈리 속도를 더 높일 수 있다. 더미 성막이란, 더미 기판에 대하여 스퍼터링법 등에 의한 성막을 수행함으로써, 더미 기판 및 성막실 내벽에 막을 퇴적시켜, 성막실 내의 불순물 및 성막실 내벽의 흡착물을 막중에 가두는 것을 말한다. 더미 기판은 방출 가스가 적은 기판이 바람직하다. 더미 성막을 수행함으로써 나중에 성막되는 막중의 불순물 농도를 저감할 수 있다. 또한, 더미 성막은 베이킹과 동시에 수행하여도 좋다.
다음에, 도 17의 (B)에 도시된 반송실(704), 및 로드록실(703a)과, 도 17의 (C)에 도시된 대기측 기판 반송실(702), 및 대기측 기판 공급실(701)의 상세에 대하여 이하에 설명한다. 또한, 도 17의 (C)는, 대기측 기판 반송실(702), 및 대기측 기판 공급실(701)의 단면을 도시한 것이다.
도 17의 (B)에 도시된 반송실(704)에 대해서는, 도 17의 (A)에 도시된 반송실(704)의 기재를 참조한다.
로드록실(703a)은 기판 인계 스테이지(752)를 갖는다. 로드록실(703a)은, 감압 상태에서 대기까지 압력을 상승시키고, 로드록실(703a)의 압력이 대기압이 되었을 때에, 기판 인계 스테이지(752)는 대기측 기판 반송실(702)에 제공되어 있는 반송 로봇(763)으로부터 기판을 수취한다. 그 후, 로드록실(703a)을 진공 처리하고, 감압 상태로 한 후, 반송실(704)에 제공되어 있는 반송 로봇(763)이 기판 인계 스테이지(752)로부터 기판을 수취한다.
또한, 로드록실(703a)은 밸브를 통하여 진공 펌프(770), 및 크라이오 펌프(771)와 접속되어 있다. 진공 펌프(770), 및 크라이오 펌프(771)의 배기계의 접속 방법은 반송실(704)의 접속 방법을 참고로 함으로써 접속할 수 있으므로, 여기에서의 설명은 생략한다. 또한, 도 16에 도시된 언로드록실(703b)은 로드록실(703a)과 동일한 구성으로 할 수 있다.
대기측 기판 반송실(702)은 반송 로봇(763)을 갖는다. 반송 로봇(763)에 의하여 카세트 포트(761)와 로드록실(703a)의 기판의 인계를 행할 수 있다. 또한, 대기측 기판 반송실(702), 및 대기측 기판 공급실(701)의 위쪽에 HEPA 필터(High Efficiency Particulate Air Filter) 등의 먼지 또는 입자를 청정화하기 위한 기구를 제공해도 좋다.
대기측 기판 공급실(701)은 복수의 카세트 포트(761)를 갖는다. 카세트 포트(761)는 복수의 기판을 수용할 수 있다.
타깃은 표면 온도가 100℃ 이하, 바람직하게는 50℃ 이하, 더 바람직하게는 실온 정도(대표적으로는 25℃)로 한다. 대면적 기판에 대응하는 스퍼터링 장치에서는 대면적 타깃을 사용하는 경우가 많다. 그런데, 대면적에 대응한 크기의 타깃을 이음매 없이 제작하는 것은 곤란하다. 현실적으로는 복수의 타깃을 가능한 한 틈이 없도록 늘어세워 큰 형상으로 하고 있지만, 아무리 해도 아주 작은 틈이 생겨버린다. 이러한 아주 작은 틈으로부터, 타깃의 표면 온도가 높아짐으로써 아연 등이 휘발되고, 서서히 틈이 넓어지는 경우가 있다. 틈이 넓어지면, 백킹 플레이트나 접착에 사용하는 금속이 스퍼터링되는 경우가 있어, 불순물 농도를 높이는 요인이 된다. 따라서, 타깃은 충분히 냉각되어 있는 것이 바람직하다.
구체적으로는, 백킹 플레이트로서, 높은 도전성 및 높은 방열성을 갖는 금속(구체적으로는 구리)을 사용한다. 또한, 백킹 플레이트 내에 수로를 형성하고, 수로에 충분한 양의 냉각수를 흘려보냄으로써 효율적으로 타깃을 냉각할 수 있다.
또한, 타깃이 아연을 포함할 경우, 산소 가스 분위기에서 성막함으로써, 플라즈마 대미지가 경감되고, 아연의 휘발이 일어나기 어려운 산화물막을 얻을 수 있다.
상술한 성막 장치를 사용함으로써, CAAC-OS막중의 수소 농도를, 2차 이온 질량 분석(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 2×1O20atoms/㎤ 이하, 바람직하게는 5×1O19atoms/㎤ 이하, 보다 바람직하게는 1×1O19atoms/㎤ 이하, 더 바람직하게는 5×1018atoms/㎤ 이하로 할 수 있다.
또한, CAAC-OS막중의 질소 농도를, SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더 바람직하게는 5×1017atoms/㎤ 이하로 할 수 있다.
또한, CAAC-OS막중의 탄소 농도를, SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더 바람직하게는 5×1017atoms/㎤ 이하로 할 수 있다.
또한, CAAC-OS막을, 온도 상승 이탈 가스 분광법(TDS: Thermal Desorption Spectroscopy) 분석에 의한 m/z가 2(수소 분자 등)인 기체 분자(원자), m/z가 18인 기체 분자(원자), m/z가 28인 기체 분자(원자) 및 m/z가 44인 기체 분자(원자)의 방출량이 각각 1×1019개/㎤ 이하, 바람직하게는 1×1018개/㎤ 이하로 할 수 있다.
이상의 성막 장치를 사용함으로써, CAAC-OS막으로의 불순물의 혼입을 억제할 수 있다. 또한, 이상의 성막 장치를 사용하여, CAAC-OS막에 접하는 막을 성막함으로써, CAAC-OS막에 접하는 막으로부터 CAAC-OS막에 불순물이 혼입되는 것을 억제할 수 있다.
<CAAC-OS막의 응용>
상술한 CAAC-OS막은 예를 들어, 트랜지스터의 반도체막 등으로서 사용할 수 있다.
<CAAC-OS막을 사용한 트랜지스터>
이하에서는, 본 발명의 일 형태에 따른 트랜지스터의 구조 및 제작 방법에 대하여 설명한다.
<트랜지스터 구조 (1)>
우선, 탑 게이트 탑 콘택트형의 트랜지스터의 일례에 대하여 설명한다.
도 18은 트랜지스터의 상면도 및 단면도이다. 도 18의 (A)는 트랜지스터의 상면도를 도시한 것이다. 도 18의 (A)에 있어서, 일점 쇄선 A1-A2에 대응하는 단면도를 도 18의 (B1) 및 도 18의 (B2)에 도시하였다. 또한, 도 18의 (A)에 있어서, 일점 쇄선 A3-A4에 대응하는 단면도를 도 18의 (C)에 도시하였다.
도 18의 (B1) 및 도 18의 (B2)에 있어서, 트랜지스터는, 기판(200) 위의 하지 절연막(202)과, 하지 절연막(202) 위의 산화물 반도체막(206)과, 산화물 반도체막(206) 위의 소스 전극(216a) 및 드레인 전극(216b)과, 산화물 반도체막(206) 위, 소스 전극(216a) 위 및 드레인 전극(216b) 위의 게이트 절연막(212)과, 게이트 절연막(212) 위의 게이트 전극(204)을 갖는다. 또한, 바람직하게는, 소스 전극(216a) 위, 드레인 전극(216b) 위, 게이트 절연막(212) 위 및 게이트 전극(204) 위의 보호 절연막(218)과, 보호 절연막(218) 위의 배선(226a) 및 배선(226b)을 갖는다. 또한, 게이트 절연막(212) 및 보호 절연막(218)은 소스 전극(216a) 및 드레인 전극(216b)에 각각 도달하는 개구부를 갖고, 상기 개구부를 통하여 배선(226a) 및 배선(226b)과, 소스 전극(216a) 및 드레인 전극(216b)이 각각 접한다. 또한, 트랜지스터는 하지 절연막(202)을 갖지 않아도 상관없는 경우가 있다.
상면도인 도 18의 (A)에 있어서, 산화물 반도체막(206)이 게이트 전극(204)과 중첩하는 영역에서의 소스 전극(216a)과 드레인 전극(216b)과의 간격을 채널 길이라고 한다. 또한, 산화물 반도체막(206)이 게이트 전극(204)과 중첩하는 영역에 있어서, 소스 전극(216a)과 드레인 전극(216b)의 중간 지점을 연결한 선의 길이를 채널 폭이라고 한다. 또한, 채널 형성 영역이란, 산화물 반도체막(206)에 있어서, 게이트 전극(204)과 중첩하고, 또한 소스 전극(216a)과 드레인 전극(216b)에 끼워져 있는 영역을 말한다. 또한, 채널이란, 산화물 반도체막(206)에 있어서, 전류가 주로 흐르는 영역을 말한다.
또한, 게이트 전극(204)은 도 18의 (A)에 도시된 바와 같이, 상면도에 있어서 산화물 반도체막(206)의 채널 형성 영역이 내측에 포함되도록 제공된다. 이렇게 함으로써, 게이트 전극(204)측으로부터 빛이 입사했을 때에, 산화물 반도체막(206) 중에서 빛에 의하여 캐리어가 생성되는 것을 억제할 수 있다. 즉, 게이트 전극(204)은 차광막으로서의 기능을 갖는다. 다만, 게이트 전극(204)의 외측까지 산화물 반도체막(206)의 채널 형성 영역이 제공되어도 상관없다.
이하에서는, 산화물 반도체막(206)에 대하여 설명한다. 산화물 반도체막(206)에는 상술한 CAAC-OS막을 적용할 수 있다.
산화물 반도체막(206)은 인듐을 포함하는 산화물이다. 산화물은 예를 들어, 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체막(206)은 원소 M을 포함하면 바람직하다. 원소 M으로서, 예를 들어, 알루미늄, 갈륨, 이트륨 또는 주석 등이 있다. 원소 M은 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 원소 M은 예를 들어, 산화물의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 산화물 반도체막(206)은 아연을 포함하면 바람직하다. 산화물이 아연을 포함하면, 예를 들어, 산화물을 결정화하기 쉬워진다. 산화물의 가전자대 상단의 에너지는 예를 들어, 아연의 원자수비에 의해 제어할 수 있다.
다만, 산화물 반도체막(206)은 인듐을 포함하는 산화물에 한정되지 않는다. 산화물 반도체막(206)은 예를 들어, Zn-Sn 산화물, Ga-Sn 산화물이라도 상관없다.
산화물 반도체막(206)의 채널 형성 영역에 있어서, 그 상하에 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 가져도 좋다. 또한, 제 2 산화물 반도체막은 산화물 반도체막(206)과 게이트 절연막(212) 사이에 제공된다.
또한, 제 1 산화물 반도체막 또는/및 제 2 산화물 반도체막은 CAAC-OS막이면 바람직하다. CAAC-OS막은 원자가 규칙적으로 배열되어 있기 때문에, 밀도가 높고, 구리의 확산을 차단하는 기능을 갖는다. 따라서, 뒤에 설명할 소스 전극(216a) 및 드레인 전극(216b)에 구리를 포함하는 도전막을 사용하여도, 트랜지스터의 전기 특성을 열화시키는 요인이 되지 않는다. 구리를 포함하는 도전막은 전기 저항이 낮기 때문에, 전기 특성이 우수한 트랜지스터라고 할 수 있다.
제 1 산화물 반도체막은 산화물 반도체막(206)을 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체막이다. 산화물 반도체막(206)을 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 제 1 산화물 반도체막이 구성되기 때문에, 산화물 반도체막(206)과 제 1 산화물 반도체막의 계면에서 계면 준위가 형성되기 어렵다.
제 2 산화물 반도체막은 산화물 반도체막(206)을 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체막이다. 산화물 반도체막(206)을 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 제 2 산화물 반도체막이 구성되기 때문에, 산화물 반도체막(206)과 제 2 산화물 반도체막의 계면에서 계면 준위가 형성되기 어렵다.
또한, 제 1 산화물 반도체막이 In-M-Zn 산화물일 때, In 및 M을 합하여 100 원자%로 하면, 바람직하게는 In이 50원자% 미만, M이 50원자% 이상, 더 바람직하게는 In이 25원자% 미만, M이 75원자% 이상으로 한다. 또한, 산화물 반도체막(206)이 In-M-Zn 산화물일 때, In 및 M을 합하여 100원자%로 하면, 바람직하게는 In이 25원자% 이상, M이 75원자% 미만, 더 바람직하게는 In이 34원자% 이상, M이 66원자% 미만으로 한다. 또한, 제 2 산화물 반도체막이 In-M-Zn 산화물일 때, In 및 M을 합하여 100원자%로 하면, 바람직하게는 In이 50원자% 미만, M이 50원자% 이상, 더 바람직하게는 In이 25원자% 미만, M이 75원자% 이상으로 한다. 또한, 제 2 산화물 반도체막은 제 1 산화물 반도체막과 동종의 산화물을 사용해도 상관없다.
여기서, 제 1 산화물 반도체막과 산화물 반도체막(206) 사이에는 제 1 산화물 반도체막과 산화물 반도체막(206)의 혼합 영역을 갖는 경우가 있다. 또한, 산화물 반도체막(206)과 제 2 산화물 반도체막 사이에는 산화물 반도체막(206)과 제 2 산화물 반도체막의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮아진다. 따라서, 제 1 산화물 반도체막, 산화물 반도체막(206) 및 제 2 산화물 반도체막의 적층체는 각각의 계면 근방에 있어서, 에너지가 연속적으로 변화되는(연속 접합이라고도 함.) 밴드 구조가 된다.
또한 산화물 반도체막(206)은 에너지 갭이 큰 산화물을 사용한다. 산화물 반도체막(206)의 에너지 갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다. 또한, 제 2 산화물 반도체막의 에너지 갭은 2.7eV 이상 4.9eV 이하, 바람직하게는 3eV 이상 4.7eV 이하, 더 바람직하게는 3.2eV 이상 4.4eV 이하로 한다.
또한, 제 1 산화물 반도체막은 에너지 갭이 큰 산화물을 사용한다. 예를 들어, 제 1 산화물 반도체막의 에너지 갭은 2.7eV 이상 4.9eV 이하, 바람직하게는 3eV 이상 4.7eV 이하, 더 바람직하게는 3.2eV 이상 4.4eV 이하로 한다.
또한, 제 2 산화물 반도체막은 에너지 갭이 큰 산화물을 사용한다. 제 2 산화물 반도체막의 에너지 갭은 2.7eV 이상 4.9eV 이하, 바람직하게는 3eV 이상 4.7eV 이하, 더 바람직하게는 3.2eV 이상 4.4eV 이하로 한다. 다만, 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 산화물 반도체막(206)보다도 에너지 갭이 큰 산화물로 한다.
산화물 반도체막(206)은 제 1 산화물 반도체막보다도 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 산화물 반도체막(206)으로서, 제 1 산화물 반도체막보다도 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이다.
또한, 산화물 반도체막(206)으로서, 제 2 산화물 반도체막보다도 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 산화물 반도체막(206)으로서, 제 2 산화물 반도체막보다도 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.5eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이다.
이 때, 게이트 전극(204)에 전계를 인가하면, 제 1 산화물 반도체막, 산화물 반도체막(206), 제 2 산화물 반도체막 중, 전자 친화력이 큰 산화물 반도체막(206)에 채널이 형성된다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, 제 2 산화물 반도체막의 두께는 작을수록 바람직하다. 예를 들어, 제 2 산화물 반도체막은 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하로 한다. 한편, 제 2 산화물 반도체막은 채널이 형성되는 산화물 반도체막(206)에 게이트 절연막(212)을 구성하는 산소 이외의 원소(실리콘 등)가 들어가지 않도록 차단하는 기능을 갖는다. 따라서, 제 2 산화물 반도체막은 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 제 2 산화물 반도체막의 두께는 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상으로 한다.
또한, 신뢰성을 높이기 위해서는, 제 1 산화물 반도체막은 두껍게, 산화물 반도체막(206)은 얇게, 제 2 산화물 반도체막은 얇게 제공되는 것이 바람직하다. 구체적으로는, 제 1 산화물 반도체막의 두께는 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상으로 한다. 제 1 산화물 반도체막의 두께를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상으로 함으로써, 하지 절연막(202)과 제 1 산화물 반도체막의 계면부터 채널이 형성되는 산화물 반도체막(206)까지를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상 떨어지게 할 수 있다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있으므로, 제 1 산화물 반도체막의 두께는 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하로 한다. 또한, 산화물 반도체막(206)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 80nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
예를 들어, 제 1 산화물 반도체막의 두께는 산화물 반도체막(206)의 두께보다 두껍고, 산화물 반도체막(206)의 두께는 제 2 산화물 반도체막의 두께보다 두껍게 하면 좋다.
이하에서는 산화물 반도체막(206) 중에서의 불순물의 영향에 대하여 설명한다. 또한, 트랜지스터의 전기 특성을 안정화시키기 위해서는 산화물 반도체막(206) 중의 불순물 농도를 저감하고, 저캐리어 밀도화 및 고순도화하는 것이 유효하다. 또한, 산화물 반도체막(206)의 캐리어 밀도는 1×1017개/㎤ 미만, 1×1015개/㎤ 미만, 또는 1×1013개/㎤ 미만으로 한다. 산화물 반도체막(206) 중의 불순물 농도를 저감하기 위해서는, 근접하는 막중의 불순물 농도도 저감하는 것이 바람직하다.
예를 들어, 산화물 반도체막(206) 중의 실리콘은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 따라서, 산화물 반도체막(206)과 제 1 산화물 반도체막 사이에서의 실리콘 농도를, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더 바람직하게는 2×1018atoms/㎤ 미만으로 한다. 또한, 산화물 반도체막(206)과 제 2 산화물 반도체막 사이에서의 실리콘 농도를, SIMS에 있어서, 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더 바람직하게는 2×1018atoms/㎤ 미만으로 한다.
또한, 산화물 반도체막(206) 중에 수소가 포함되면, 캐리어 밀도를 증대시키는 경우가 있다. 산화물 반도체막(206)의 수소 농도는 SIMS에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 더 바람직하게는 5×1018atoms/㎤ 이하로 한다. 또한, 산화물 반도체막(206) 중에 질소가 포함되면, 캐리어 밀도를 증대시키는 경우가 있다. 산화물 반도체막(206)의 질소 농도는 SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더 바람직하게는 5×1017atoms/㎤ 이하로 한다.
또한, 산화물 반도체막(206)의 수소 농도를 저감하기 위하여, 제 1 산화물 반도체막의 수소 농도를 저감하면 바람직하다. 제 1 산화물 반도체막의 수소 농도는 SIMS에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 더 바람직하게는 5×1018atoms/㎤ 이하로 한다. 또한, 산화물 반도체막(206)의 질소 농도를 저감하기 위하여, 제 1 산화물 반도체막의 질소 농도를 저감하면 바람직하다. 제 1 산화물 반도체막의 질소 농도는 SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더 바람직하게는 5×1017atoms/㎤ 이하로 한다.
또한, 산화물 반도체막(206)의 수소 농도를 저감하기 위하여, 제 2 산화물 반도체막의 수소 농도를 저감하면 바람직하다. 제 2 산화물 반도체막의 수소 농도는 SIMS에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 더 바람직하게는 5×1018atoms/㎤ 이하로 한다. 또한, 산화물 반도체막(206)의 질소 농도를 저감하기 위하여, 제 2 산화물 반도체막의 질소 농도를 저감하면 바람직하다. 제 2 산화물 반도체막의 질소 농도는 SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더 바람직하게는 5×1017atoms/㎤ 이하로 한다.
도 18에 도시된 하지 절연막(202)은 예를 들어, 산화 실리콘 또는 산화 질화 실리콘을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다. 또한, 하지 절연막(202)은 과잉 산소를 포함하는 절연막을 사용하면 바람직하다. 하지 절연막(202)은 예를 들어, 두께를 20nm 이상 1000nm 이하, 바람직하게는 50nm 이상 1000nm 이하, 더 바람직하게는 100nm 이상 1000nm 이하, 보다 바람직하게는 200nm 이상 1000nm 이하로 한다.
하지 절연막(202)은 예를 들어, 1층째를 질화 실리콘막으로 하고, 2층째를 산화 실리콘막으로 한 적층막으로 해도 좋다. 또한, 산화 실리콘막은 산화 질화 실리콘막이라도 상관없다. 또한, 질화 실리콘막은 질화 산화 실리콘막이라도 상관없다. 산화 실리콘막은 결함 밀도가 작은 산화 실리콘막을 사용하면 바람직하다. 구체적으로는, 전자 스핀 공명(ESR: Electron Spin Resonance)에서 g값이 2.001인 신호에 유래하는 스핀의 밀도가 3×1017개/㎤ 이하, 바람직하게는 5×1016개/㎤ 이하인 산화 실리콘막을 사용한다. 질화 실리콘막은 수소 및 암모니아의 방출량이 적은 질화 실리콘막을 사용한다. 수소, 암모니아의 방출량은 TDS로 측정할 수 있다. 또한, 질화 실리콘막은 수소, 물 및 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘막을 사용한다.
또는, 하지 절연막(202)은 예를 들어, 1층째를 질화 실리콘막으로 하고, 2 층째를 제 1 산화 실리콘막으로 하고, 3층째를 제 2 산화 실리콘막으로 한 적층막으로 하면 좋다. 이 경우, 제 1 산화 실리콘막 또는/및 제 2 산화 실리콘막은 산화 질화 실리콘막이라도 상관없다. 또한, 질화 실리콘막은 질화 산화 실리콘막이라도 상관없다. 제 1 산화 실리콘막은 결함 밀도가 작은 산화 실리콘막을 사용하면 바람직하다. 구체적으로는, ESR에서 g값이 2.001인 신호에 유래하는 스핀의 밀도가 3×1017개/㎤ 이하, 바람직하게는 5×1O16개/㎤ 이하인 산화 실리콘막을 사용한다. 제 2 산화 실리콘막은 과잉 산소를 포함하는 산화 실리콘막을 사용한다. 질화 실리콘막은 수소 및 암모니아의 방출량이 적은 질화 실리콘막을 사용한다. 또한, 질화 실리콘막은 수소, 물 및 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘막을 사용한다.
소스 전극(216a) 및 드레인 전극(216b)은 예를 들어, 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈 또는 텅스텐을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다.
소스 전극(216a) 및 드레인 전극(216b)이 되는 도전막을 산화물 반도체막(206) 위에 성막할 때, 산화물 반도체막(206)에 결함이 생기는 경우가 있다. 따라서, 소스 전극(216a) 및 드레인 전극(216b)이 되는 도전막의 성막은 산화물 반도체막(206)에 결함을 생기게 하지 않는 조건에서 수행하는 것이 바람직하다. 예를 들어, 소스 전극(216a) 및 드레인 전극(216b)이 되는 도전막을 스퍼터링법으로 성막하는 경우, 성막시의 전력 밀도를 낮게(3W/c㎡ 이하 정도) 하면 좋다.
소스 전극(216a) 및 드레인 전극(216b)을 형성할 때에, 산화물 반도체막(206)의 일부가 에칭되어, 홈이 형성되는 경우가 있다. 도 19에, 소스 전극(216a) 및 드레인 전극(216b)이 제공되어 있지 않은 영역에 있어서, 산화물 반도체막(206)에 홈이 형성된 예를 도시하였다.
도 19의 (A)에, 이방성 에칭 등에 의하여 산화물 반도체막(206)에 홈이 형성된 경우를 도시하였다. 산화물 반도체막(206)에 형성된 홈은, 측면이 테이퍼각을 갖는 형상이 된다. 도 19의 (A)에 도시된 형상은, 나중에 형성되는 게이트 절연막(212) 등의 단차 피복성을 높일 수 있는 형상이다. 따라서, 상기 형상의 홈을 갖는 트랜지스터를 사용함으로써 반도체 장치의 수율을 높일 수 있다.
도 19의 (B)에, 이방성 에칭 등에 의하여 산화물 반도체막(206)에 홈이 형성된 경우를 도시하였다. 도 19의 (B)에 도시된 형상의 홈은, 도 19의 (A)에 도시된 형상의 홈을 형성한 경우에 비하여, 에칭 속도가 빠른 조건에서 산화물 반도체막(206)을 에칭함으로써 얻을 수 있다. 산화물 반도체막(206)에 형성된 홈은 측면이 가파른 각을 갖는 형상이 된다. 도 19의 (B)에 도시된 형상은 트랜지스터의 미세화에 적합한 형상이다. 따라서, 상기 형상의 홈을 갖는 트랜지스터를 사용함으로써, 반도체 장치의 집적도를 높일 수 있다.
게이트 절연막(212)은 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다. 또한, 게이트 절연막(212)은 과잉 산소를 포함하는 절연막을 사용하면 바람직하다. 게이트 절연막(212)은 예를 들어, 두께(또는 등가 산화막 두께)를 1nm 이상 500nm 이하, 바람직하게는 3nm 이상 300nm 이하, 더 바람직하게는 5nm 이상 100nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하로 한다.
게이트 절연막(212)은 예를 들어, 1층째를 질화 실리콘막으로 하고, 2층째를 산화 실리콘막으로 한 적층막으로 하면 좋다. 또한, 산화 실리콘막은 산화 질화 실리콘막이라도 상관없다. 또한, 질화 실리콘막은 질화 산화 실리콘막이라도 상관없다. 산화 실리콘막은 결함 밀도가 작은 산화 실리콘막을 사용하면 바람직하다. 구체적으로는 ESR에서 g값이 2.001인 신호에 유래하는 스핀의 밀도가 3×1017개/㎤ 이하, 바람직하게는 5×1016개/㎤ 이하인 산화 실리콘막을 사용한다. 산화 실리콘막은 과잉 산소를 포함하는 산화 실리콘막을 사용하면 바람직하다. 질화 실리콘막은 수소 가스 및 암모니아 가스의 방출량이 적은 질화 실리콘막을 사용한다. 수소 가스, 암모니아 가스의 방출량은 TDS로 측정할 수 있다.
게이트 전극(204)은 예를 들어, 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈 또는 텅스텐을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다.
보호 절연막(218)은 예를 들어, 산화 실리콘, 산화 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다. 또한, 보호 절연막(218)은 과잉 산소를 포함하는 절연막을 사용하면 바람직하다. 보호 절연막(218)으로서, 산소를 차단하는 절연막을 사용해도 좋다. 보호 절연막(218)은 예를 들어, 두께를 20nm 이상 1000nm 이하, 바람직하게는 50nm 이상 1000nm 이하, 더 바람직하게는 100nm 이상 1000nm 이하, 보다 바람직하게는 200nm 이상 1000nm 이하로 한다.
배선(226a) 및 배선(226b)은 예를 들어, 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈 또는 텅스텐을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다.
기판(200)에 큰 제한은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(200)으로서 사용해도 좋다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(200)으로서 사용해도 좋다.
또한, 기판(200)으로서 가요성 기판을 사용해도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(200)에 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다.
<트랜지스터 구조 (2)>
우선, 탑 게이트 탑 콘택트형의 트랜지스터의 트랜지스터 구조 (1)과 다른 예에 대하여 설명한다.
도 20은 트랜지스터의 상면도 및 단면도이다. 도 20의 (A)는 트랜지스터의 상면도를 도시한 것이다. 도 20의 (A)에 있어서, 일점 쇄선 B1-B2에 대응하는 단면도를 도 20의 (B1) 및 도 20의 (B2)에 도시하였다. 또한, 도 20의 (A)에 있어서, 일점 쇄선 B3-B4에 대응하는 단면도를 도 20의 (C)에 도시하였다.
도 20의 (Bl) 및 도 20의 (B2)에 있어서, 트랜지스터는 기판(300) 위의 하지 절연막(302)과, 하지 절연막(302) 위의 산화물 반도체막(306)과, 산화물 반도체막(306)의 측면과 접하는 소스 전극(316a) 및 드레인 전극(316b)과, 산화물 반도체막(306) 위, 소스 전극(316a) 위 및 드레인 전극(316b) 위의 게이트 절연막(312)과, 게이트 절연막(312) 위의 게이트 전극(304)을 갖는다. 또한, 바람직하게는, 소스 전극(316a) 위, 드레인 전극(316b) 위, 게이트 절연막(312) 위 및 게이트 전극(304) 위의 보호 절연막(318)과, 보호 절연막(318) 위의 배선(326a) 및 배선(326b)을 갖는다. 또한, 게이트 절연막(312) 및 보호 절연막(318)은 소스 전극(316a) 및 드레인 전극(316b)에 각각 도달하는 개구부를 갖고, 상기 개구부를 통하여 배선(326a) 및 배선(326b)과, 소스 전극(316a) 및 드레인 전극(316b)이 각각 접한다. 또한, 트랜지스터는 하지 절연막(302)을 갖지 않아도 상관없는 경우가 있다.
상면도인 도 20의 (A)에 있어서, 산화물 반도체막(306)이 게이트 전극(304)과 중첩하는 영역에서의 소스 전극(316a)과 드레인 전극(316b)의 간격을 채널 길이라고 한다. 또한, 산화물 반도체막(306)이 게이트 전극(304)과 중첩하는 영역에 있어서, 소스 전극(316a)과 드레인 전극(316b)의 중간 지점을 연결한 선의 길이를 채널 폭이라고 한다. 또한, 채널 형성 영역이란, 산화물 반도체막(306)에 있어서, 게이트 전극(304)과 중첩하고, 또한 소스 전극(316a)과 드레인 전극(316b)에 끼여 있는 영역을 말한다. 또한, 채널이란, 산화물 반도체막(306)에 있어서, 전류가 주로 흐르는 영역을 말한다.
또한, 게이트 전극(304)은, 도 20의 (A)에 도시된 바와 같이, 상면도에 있어서 산화물 반도체막(306)의 채널 형성 영역이 내측에 포함되도록 제공된다. 이렇게 함으로써, 게이트 전극(304)측으로부터 빛이 입사했을 때에, 산화물 반도체막(306) 중에서 빛에 의해 캐리어가 생성되는 것을 억제할 수 있다. 즉, 게이트 전극(304)은 차광막으로서의 기능을 갖는다. 다만, 게이트 전극(304)의 외측까지 산화물 반도체막(306)의 채널 형성 영역이 제공되어도 상관없다.
예를 들어, 기판(300)은 기판(200)에 대한 기재를 참조한다. 하지 절연막(302)은 하지 절연막(202)에 대한 기재를 참조한다. 산화물 반도체막(306)은 산화물 반도체막(206)에 대한 기재를 참조한다. 소스 전극(316a) 및 드레인 전극(316b)은 소스 전극(216a) 및 드레인 전극(216b)에 대한 기재를 참조한다. 게이트 절연막(312)은 게이트 절연막(212)에 대한 기재를 참조한다. 게이트 전극(304)은 게이트 전극(204)에 대한 기재를 참조한다. 보호 절연막(318)은 보호 절연막(218)에 대한 기재를 참조한다. 배선(326a) 및 배선(326b)은 배선(226a) 및 배선(226b)에 대한 기재를 참조한다.
<트랜지스터 구조 (3)>
다음에, 보텀 게이트 탑 콘택트형의 트랜지스터의 일례에 대하여 설명한다.
도 21은 트랜지스터의 상면도 및 단면도이다. 도 21의 (A)는 트랜지스터의 상면도를 도시한 것이다. 도 21의 (A)에 있어서, 일점 쇄선 C1-C2에 대응하는 단면도를 도 21의 (B)에 도시하였다. 또한, 도 21의 (A)에 있어서, 일점 쇄선 C3-C4에 대응하는 단면도를 도 21의 (C)에 도시하였다.
도 21의 (B)에 있어서, 트랜지스터는 기판(400) 위의 게이트 전극(404)과, 게이트 전극(404) 위의 게이트 절연막(412)과, 게이트 절연막(412) 위의 산화물 반도체막(406)과, 산화물 반도체막(406) 위의 소스 전극(416a) 및 드레인 전극(416b)을 갖는다. 또한, 바람직하게는, 소스 전극(416a) 위, 드레인 전극(416b) 위, 게이트 절연막(412) 위 및 산화물 반도체막(406) 위의 보호 절연막(418)과, 보호 절연막(418) 위의 배선(426a) 및 배선(426b)을 갖는다. 또한, 보호 절연막(418)은 소스 전극(416a) 및 드레인 전극(416b)에 각각 도달하는 개구부를 갖고, 상기 개구부를 통하여 배선(426a) 및 배선(426b)과, 소스 전극(416a) 및 드레인 전극(416b)이 각각 접한다. 또한, 트랜지스터는 기판(400)과 게이트 전극(404) 사이에 하지 절연막을 가져도 상관없다.
도 21에 도시된 트랜지스터에 대한 기재의 일부는, 도 18에 도시된 트랜지스터에 대한 기재를 참조한다.
예를 들어, 기판(400)은 기판(200)에 대한 기재를 참조한다. 산화물 반도체막(406)은 산화물 반도체막(206)에 대한 기재를 참조한다. 소스 전극(416a) 및 드레인 전극(416b)은 소스 전극(216a) 및 드레인 전극(216b)에 대한 기재를 참조한다. 게이트 절연막(412)은 게이트 절연막(212)에 대한 기재를 참조한다. 게이트 전극(404)은 게이트 전극(204)에 대한 기재를 참조한다. 배선(426a) 및 배선(426b)은 배선(226a) 및 배선(226b)에 대한 기재를 참조한다.
또한, 게이트 전극(404)은 도 21의 (A)에 도시된 바와 같이, 상면도에 있어서 산화물 반도체막(406)의 채널 형성 영역이 내측에 포함되도록 제공된다. 이렇게 함으로써, 게이트 전극(404)측으로부터 빛이 입사했을 때에, 산화물 반도체막(406) 중에서 빛에 의해 캐리어가 생성되는 것을 억제할 수 있다. 즉, 게이트 전극(404)은 차광막으로서의 기능을 갖는다. 다만, 게이트 전극(404)의 외측까지 산화물 반도체막(406)의 채널 형성 영역이 제공되어도 상관없다.
도 21에 도시된 보호 절연막(418)은 예를 들어, 산화 실리콘 또는 산화 질화 실리콘을 포함하는 절연막을 단층 또는 적층으로 사용하면 좋다. 또한, 보호 절연막(418)은 과잉 산소를 포함하는 절연막을 사용하면 바람직하다. 보호 절연막(418)은 예를 들어, 두께를 20nm 이상 1000nm 이하, 바람직하게는 50nm 이상 1000nm 이하, 더 바람직하게는 100nm 이상 1000nm 이하, 보다 바람직하게는 200nm 이상 1000nm 이하로 한다.
보호 절연막(418)은 예를 들어, 1층째를 산화 실리콘막으로 하고 2층째를 질화 실리콘막으로 한 적층막으로 해도 좋다. 또한, 산화 실리콘막은 산화 질화 실리콘막이라도 상관없다. 또한, 질화 실리콘막은 질화 산화 실리콘막이라도 상관없다. 산화 실리콘막은 결함 밀도가 작은 산화 실리콘막을 사용하면 바람직하다. 구체적으로는, ESR에서 g값이 2.001인 신호에 유래하는 스핀의 밀도가 3×1017개/㎤ 이하, 바람직하게는 5×1016개/㎤ 이하인 산화 실리콘막을 사용한다. 질화 실리콘막은 수소 및 암모니아의 방출량이 적은 질화 실리콘막을 사용한다. 수소, 암모니아의 방출량은 TDS로 측정할 수 있다. 또한, 질화 실리콘막은 수소, 물 및 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘막을 사용한다.
또는, 보호 절연막(418)은 예를 들어, 1층째를 제 1 산화 실리콘막으로 하고 2층째를 제 2 산화 실리콘막으로 하고, 3층째를 질화 실리콘막으로 한 적층막으로 하면 좋다. 이 경우, 제 1 산화 실리콘막 또는/및 제 2 산화 실리콘막은 산화 질화 실리콘막이라도 상관없다. 또한, 질화 실리콘막은 질화 산화 실리콘막이라도 상관없다. 제 1 산화 실리콘막은 결함 밀도가 작은 산화 실리콘막을 사용하면 바람직하다. 구체적으로는, ESR에서 g값이 2.001인 신호에 유래하는 스핀의 밀도가 3×1017개/㎤ 이하, 바람직하게는 5×1016개/㎤ 이하인 산화 실리콘막을 사용한다. 제 2 산화 실리콘막은 과잉 산소를 포함하는 산화 실리콘막을 사용한다. 질화 실리콘막은 수소 및 암모니아의 방출량이 적은 질화 실리콘막을 사용한다. 또한, 질화 실리콘막은 수소, 물 및 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘막을 사용한다.
상술한 트랜지스터는 예를 들어, 표시 장치, 메모리, CPU 등 다양한 용도에 사용할 수 있다.
<표시 장치>
이하에서는, 상술한 트랜지스터를 적용한 표시 장치에 대하여 설명한다.
도 22의 (A)에 표시 장치의 일례를 도시하였다. 도 22의 (A)에 도시된 표시 장치는 화소부(901)와, 주사선 구동 회로(904)와, 신호선 구동 회로(906)와, 각각이 평행 또는 대략 평행하게 배치되고, 또한 주사선 구동 회로(904)에 의하여 전위가 제어되는 m개의 주사선(907)과, 각각이 평행 또는 대략 평행하게 배치되고, 또한 신호선 구동 회로(906)에 의하여 전위가 제어되는 n개의 신호선(909)을 갖는다. 또한, 화소부(901)는 매트릭스상으로 배치된 복수의 화소(903)를 갖는다. 또한, 신호선(909)에 따라 각각이 평행 또는 대략 평행하게 배치된 용량선(915)을 갖는다. 용량선(915)은 주사선(907)을 따라 각각이 평행 또는 대략 평행하게 배치되어 있어도 좋다. 또한, 주사선 구동 회로(904) 및 신호선 구동 회로(906)를 단순히 구동 회로부라고 하는 경우가 있다.
각 주사선(907)은, 화소부(901)에 있어서 m행 n열에 배치된 화소(903) 중 어느 한 행에 배치된 n개의 화소(903)와 전기적으로 접속된다. 또한, 각 신호선(909)은 m행 n열에 배치된 화소(903) 중 어느 한 열에 배치된 m개의 화소(903)에 전기적으로 접속된다. m, n은 모두 자연수이다. 또한, 각 용량선(915)은 m행 n열에 배치된 화소(903) 중 어느 한 행에 배치된 n개의 화소(903)와 전기적으로 접속된다. 또한, 용량선(915)이 신호선(909)을 따라서 각각이 평행 또는 대략 평행하게 배치되어 있는 경우에는, m행 n열에 배치된 화소(903) 중 어느 한 열에 배치된 m개의 화소(903)에 전기적으로 접속된다.
도 22의 (B), (C)는 도 22의 (A)에 도시된 표시 장치의 화소(903)에 사용할 수 있는 회로 구성의 일례를 도시한 것이다.
도 22의 (B)에 도시된 화소(903)는, 액정 소자(921)와, 트랜지스터(902)와, 용량 소자(905)를 갖는다.
액정 소자(921)의 한 쌍의 전극의 한쪽의 전위는 화소(903)의 사양에 따라 적절히 설정된다. 액정 소자(921)는 기록되는 데이터에 의하여 배향 상태가 설정된다. 또한, 복수의 화소(903) 각각이 갖는 액정 소자(921)의 한 쌍의 전극의 한쪽에 공통의 전위(코먼(common) 전위)를 공급해도 좋다. 또한, 각 행의 화소(903) 마다 액정 소자(921)의 한 쌍의 전극의 한쪽에 다른 전위를 공급해도 좋다.
또한, 액정 소자(921)는 액정의 광학적 변조 작용에 의하여 빛의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은 액정에 가해지는 전계(가로 방향의 전계, 세로 방향의 전계 또는 경사 방향의 전계를 포함함)에 의하여 제어된다. 또한, 액정 소자(921)에 사용할 수 있는 액정으로서는, 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 서모트로픽 액정, 리오트로픽 액정, 강유전 액정, 반강유전 액정 등을 들 수 있다.
액정 소자(921)를 갖는 표시 장치의 표시 방식으로서는 예를 들어, TN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용해도 좋다. 다만, 이것에 한정되는 것은 아니다.
또한, 블루상(Blue Phase)을 나타내는 액정과 키랄제를 포함하는 액정 조성물을 포함하는 액정 소자를 사용해도 좋다. 블루상을 나타내는 액정은 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작은 등의 장점이 있다.
도 22의 (B)에 도시된 화소(903)의 구성에 있어서, 트랜지스터(902)의 소스 전극 및 드레인 전극의 한쪽은, 신호선(909)에 전기적으로 접속되고, 다른 쪽은 액정 소자(921)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(902)의 게이트 전극은 주사선(907)에 전기적으로 접속된다. 트랜지스터(902)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다. 또한, 트랜지스터(902)는 상술한 어느 하나의 트랜지스터를 사용할 수 있다.
도 22의 (B)에 도시된 화소(903)의 구성에 있어서, 용량 소자(905)의 한 쌍의 전극의 한쪽은 전위가 공급되는 용량선(915)에 전기적으로 접속되고, 다른 쪽은 액정 소자(921)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다. 또한, 용량선(915)의 전위의 값은 화소(903)의 사양에 따라 적절히 설정된다. 용량 소자(905)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어, 도 22의 (B)의 화소(903)를 갖는 표시 장치에서는, 주사선 구동 회로(904)에 의하여 각 행의 화소(903)를 차례로 선택하고, 트랜지스터(902)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소(903)는 트랜지스터(902)가 오프 상태가 됨으로써 유지상태가 된다. 이것을 행마다 차례로 수행함으로써 화상을 표시할 수 있다.
또한, 도 22의 (C)에 도시된 화소(903)는 표시 소자의 스위칭을 행하는 트랜지스터(933)와, 화소의 구동을 제어하는 트랜지스터(902)와, 트랜지스터(935)와, 용량 소자(905)와, 발광 소자(931)를 갖는다.
트랜지스터(933)의 소스 전극 및 드레인 전극의 한쪽은 데이터 신호가 공급되는 신호선(909)에 전기적으로 접속된다. 또한, 트랜지스터(933)의 게이트 전극은 게이트 신호가 공급되는 주사선(907)에 전기적으로 접속된다.
트랜지스터(933)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
트랜지스터(902)의 소스 전극 및 드레인 전극의 한쪽은 애노드선으로서 기능하는 배선(937)과 전기적으로 접속되고, 트랜지스터(902)의 소스 전극 및 드레인 전극의 다른 쪽은 발광 소자(931)의 한쪽의 전극에 전기적으로 접속된다. 또한, 트랜지스터(902)의 게이트 전극은 트랜지스터(933)의 소스 전극 및 드레인 전극의 다른 쪽 및 용량 소자(905)의 한쪽의 전극에 전기적으로 접속된다.
트랜지스터(902)는 온 상태 또는 오프 상태가 됨으로써, 발광 소자(931)에 흐르는 전류를 제어하는 기능을 갖는다. 또한, 트랜지스터(902)는 상술한 어느 하나의 트랜지스터를 사용할 수 있다.
트랜지스터(935)의 소스 전극 및 드레인 전극의 한쪽은 데이터의 기준 전위가 공급되는 배선(939)과 접속되고, 트랜지스터(935)의 소스 전극 및 드레인 전극의 다른 쪽은 발광 소자(931)의 한쪽의 전극, 및 용량 소자(905)의 다른 쪽의 전극에 전기적으로 접속된다. 또한, 트랜지스터(935)의 게이트 전극은 게이트 신호가 부여되는 주사선(907)에 전기적으로 접속된다.
트랜지스터(935)는 발광 소자(931)에 흐르는 전류를 조정하는 기능을 갖는다. 예를 들어, 발광 소자(931)가 열화 등에 의하여 발광 소자(931)의 내부 저항이 상승한 경우, 트랜지스터(935)의 소스 전극 및 드레인 전극의 한쪽이 접속된 배선(939)에 흐르는 전류를 모니터링함으로써, 발광 소자(931)에 흐르는 전류를 보정 할 수 있다.
용량 소자(905)의 한 쌍의 전극의 한쪽은 트랜지스터(933)의 소스 전극 및 드레인 전극의 다른 쪽 및 트랜지스터(902)의 게이트 전극과 전기적으로 접속되고, 용량 소자(905)의 한 쌍의 전극의 다른 쪽은 트랜지스터(935)의 소스 전극 및 드레인 전극의 다른 쪽, 및 발광 소자(931)의 한쪽의 전극에 전기적으로 접속된다.
도 22의 (C)에 도시된 화소(903)의 구성에 있어서, 용량 소자(905)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
발광 소자(931)의 한 쌍의 전극의 한쪽은 트랜지스터(935)의 소스 전극 및 드레인 전극의 다른 쪽, 용량 소자(905)의 다른 쪽, 및 트랜지스터(902)의 소스 전극 및 드레인 전극의 다른 쪽과 전기적으로 접속된다. 또한, 발광 소자(931)의 한 쌍의 전극의 다른 쪽은 캐소드로서 기능하는 배선(941)에 전기적으로 접속된다.
발광 소자(931)로서는 예를 들어 유기 일렉트로 루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 다만, 발광 소자(931)로서는 이것에 한정되지 않고, 무기 재료로 이루어진 무기 EL 소자를 사용해도 좋다.
또한, 배선(937)및 배선(941)의 한쪽에는 고전원 전위 VDD가 공급되고, 다른 쪽에는 저전원 전위 VSS가 공급된다. 도 22의 (C)에 도시된 구성에 있어서는, 배선(937)에 고전원 전위 VDD를, 배선(941)에 저전원 전위 VSS를 각각 공급하는 구성으로 하고 있다.
도 22의 (C)의 화소(903)를 갖는 표시 장치에서는, 주사선 구동 회로(904)에 의하여 각 행의 화소(903)를 차례로 선택하고, 트랜지스터(902)를 온 상태로 하여 데이터 신호의 데이터를 기록한다.
데이터가 기록된 화소(903)는 트랜지스터(933)가 오프 상태가 됨으로써 유지상태가 된다. 또한, 트랜지스터(933)는 용량 소자(905)와 접속하고 있으므로, 기록된 데이터를 장시간 유지하는 것이 가능해진다. 또한, 트랜지스터(902)에 의하여 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(931)는 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 차례로 수행함으로써 화상을 표시할 수 있다.
다음에, 표시 장치에 포함되는 소자 기판의 구체적인 구성에 대하여 설명한다. 여기서는, 화소(903)에 액정 소자를 사용한 액정 표시 장치의 구체적인 예에 대하여 설명한다. 여기서는, 도 22의 (B)에 도시된 화소(903)의 상면도를 도 23의 (A)에 도시하였다.
도 23의 (A)에 있어서, 주사선(907)은 신호선(909)에 대략 직교하는 방향(도면 중 상하 방향)에 연장되어 제공되어 있다. 신호선(909)은 주사선(907)에 대략 직교하는 방향(도면 중 좌우 방향)에 연장되어 제공되어 있다. 용량선(915)은 신호선과 평행 방향으로 연장되어 제공되어 있다. 또한, 주사선(907)은 주사선 구동 회로(904)(도 22의 (A) 참조.)와 전기적으로 접속되어 있고, 신호선(909) 및 용량선(915)은 신호선 구동 회로(906)(도 22의 (A) 참조.)에 전기적으로 접속되어 있다.
트랜지스터(902)는 주사선(907) 및 신호선(909)이 교차하는 영역에 제공되어 있다. 트랜지스터(902)는 상술한 트랜지스터와 같은 구조의 트랜지스터를 사용할 수 있다. 또한, 주사선(907)에 있어서, 산화물 반도체막(817a)과 중첩하는 영역이 트랜지스터(902)의 게이트 전극으로서 기능하고, 도 23의 (B) 및 도 23의 (C)에서 게이트 전극(813)이라고 나타내었다. 또한, 신호선(909)에 있어서, 산화물 반도체막(817a)과 중첩하는 영역이 트랜지스터(902)의 소스 전극 또는 드레인 전극으로서 기능하고, 도 23의 (B)에서 전극(819)이라고 나타내었다. 또한, 도 23의 (A)에 있어서, 주사선(907)은 상면 형상에 있어서 단부가 산화물 반도체막(817a)의 단부보다 외측에 위치한다. 이 때문에, 주사선(907)은 백 라이트 등의 광원으로부터의 빛을 차단하는 차광막으로서 기능한다. 이 결과, 트랜지스터에 포함되는 산화물 반도체막(817a)에 빛이 조사되지 않고, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또한, 전극(820)은 개구부(893)에서 전극(892)과 접속한다. 전극(892)은 투광성을 갖는 도전막이며, 화소 전극으로서 기능한다.
용량 소자(905)는 용량선(915)과 접속되어 있다. 또한, 용량 소자(905)는 게이트 절연막 위에 배치한 도전막(817b)과, 트랜지스터(902) 위에 제공되는 유전체막과, 전극(892)으로 구성되어 있다. 유전체막에는 질화물 절연막을 사용한다. 도전막(817b), 질화물 절연막, 및 전극(892)은 각각 투광성을 가지므로, 용량 소자(905)는 투광성을 갖는다.
이와 같이 용량 소자(905)는 투광성을 가지므로, 화소(903) 내에 용량 소자(905)를 크게(대면적으로) 할 수 있다. 따라서, 개구율을 높이는(대표적으로는 55% 이상, 바람직하게는 60% 이상으로 하는) 것이 가능한 동시에, 전하 용량이 큰 표시 장치를 얻을 수 있다. 예를 들어, 해상도가 높은 표시 장치는, 화소의 면적이 작아지면 용량 소자의 면적도 작아질 수밖에 없다. 이 때문에, 해상도가 높은 표시 장치는 용량 소자에 축적 가능한 전하 용량이 작아진다. 그러나, 상술한 표시 장치의 용량 소자(905)는 투광성을 갖기 때문에, 각 화소에 있어서 충분한 전하용량을 얻으면서 개구율을 높일 수 있다. 대표적으로는, 화소 밀도가 200ppi 이상, 또한 300ppi 이상, 또한 50Oppi 이상인 고해상도의 표시 장치에 적합하게 사용할 수 있다.
또한, 본 발명의 일 형태는, 고해상도의 표시 장치에서도 개구율을 높일 수 있으므로, 백 라이트 등의 광원의 빛을 효율적으로 이용할 수 있고, 표시 장치의 소비 전력을 저감할 수 있다.
이어서, 도 23의 (A)의 일점 쇄선 A-B, C-D에서의 단면도를 각각 도 23의 (B) 및 도 23의 (C)에 도시하였다. 또한, 일점 파선 A-B는 트랜지스터(902)의 채널 길이 방향, 트랜지스터(902)와 화소 전극으로서 기능하는 전극(892)의 접속부, 및 용량 소자(905a)의 단면도이고, C-D에서의 단면도는 트랜지스터(902)의 채널 폭 방향의 단면도, 및 게이트 전극(813) 및 게이트 전극(891)의 접속부에서의 단면도다.
도 23의 (B) 및 도 23의 (C)에 도시된 트랜지스터(902)는 채널 에치형의 트랜지스터이고, 기판(811) 위에 제공되는 게이트 전극(813)과, 기판(811) 및 게이트 전극(813) 위에 배치되는 게이트 절연막(815)과, 게이트 절연막(815)을 개재하여 게이트 전극(813)과 중첩하는 산화물 반도체막(817a)과, 산화물 반도체막(817a)에 접하는 전극(819) 및 전극(820)을 갖는다. 또한, 게이트 절연막(815), 산화물 반도체막(817a), 전극(819) 및 전극(820) 위에는 산화물 절연막(883)이 배치되고, 산화물 절연막(883) 위에는 산화물 절연막(885)이 배치된다. 게이트 절연막(815), 산화물 절연막(883), 산화물 절연막(885), 전극(820) 위에는 질화물 절연막(887)이 배치된다. 또한, 전극(819) 및 전극(820)의 한쪽, 여기서는 전극(820)에 접속하는 전극(892), 및 게이트 전극(891)이 질화물 절연막(887) 위에 배치된다. 또한, 전극(892)은 화소 전극으로서 기능한다.
또한, 게이트 절연막(815)은 질화물 절연막(815a) 및 산화물 절연막(815b)으로 배치된다. 산화물 절연막(815b)은 산화물 반도체막(817a), 전극(819), 전극(820),및 산화물 절연막(883)과 중복되는 영역에 배치된다.
C-D에서의 단면도에 도시된 바와 같이, 질화물 절연막(815a) 및 질화물 절연막(887)에 제공되는 개구부(894)에 있어서, 게이트 전극(891)은 게이트 전극(813)과 접속한다. 즉, 게이트 전극(813) 및 게이트 전극(891)은 동일 전위이다.
트랜지스터(902) 위에는 트랜지스터마다 분리된 산화물 절연막(883) 및 산화물 절연막(885)이 배치된다. 분리된 산화물 절연막(883) 및 산화물 절연막(885)이 산화물 반도체막(817a)과 중첩한다. 또한, C-D에 나타낸 채널 폭 방향의 단면도에 있어서, 산화물 반도체막(817a)의 외측에 산화물 절연막(883) 및 산화물 절연막(885)의 단부가 위치한다. 또한, 채널 폭 방향에 있어서, 산화물 반도체막(817a)의 한쪽의 측면 및 다른 쪽의 측면 각각의 외측에 있어서, 게이트 전극(891)은 산화물 절연막(883), 산화물 절연막(885), 및 질화물 절연막(887)을 개재하여 산화물 반도체막(817a)의 측면과 마주 본다. 또한, 질화물 절연막(887)은 산화물 절연막(883) 및 산화물 절연막(885)의 상면 및 측면을 덮도록 배치되고, 질화물 절연막(815a)과 접한다.
트랜지스터(902)는 질화물 절연막(815a) 및 질화물 절연막(887)이, 산화물 반도체막(817a) 및 산화물 절연막(885)을 내측에 가지면서 접하고 있다. 질화물 절연막(815a) 및 질화물 절연막(887)은, 산소의 확산 계수가 작고, 산소에 대한 배리어성을 갖기 때문에, 산화물 절연막(885)에 포함되는 산소의 일부를 효율적으로 산화물 반도체막(817a)에 이동시킬 수 있고, 산화물 반도체막(817a)의 산소 결손량을 감소시킬 수 있다. 또한, 질화물 절연막(815a) 및 질화물 절연막(887)은 물, 수소 등에 대한 배리어성을 갖기 때문에, 외부로부터 산화물 반도체막(817a)으로의 물, 수소 등의 혼입을 방지할 수 있다. 이 결과, 트랜지스터(902)는 신뢰성이 높은 트랜지스터가 된다.
용량 소자(905a)는 게이트 절연막(815) 위에 배치되는 도전막(817b)과, 질화물 절연막(887)과, 전극(892)으로 구성되어 있다. 용량 소자(905a)에 있어서, 도전막(817b)은 산화물 반도체막(817a)과 동시에 형성된 막이고, 또한 불순물을 포함함으로써 도전성이 높아진 막이다. 또는, 도전막(817b)은 산화물 반도체막(817a)과 동시에 형성된 막이고, 또한 불순물을 포함하는 동시에, 플라즈마 대미지 등에 의하여 산소 결손이 형성되어, 도전성이 높아진 막이다.
산화물 반도체막(817a) 및 도전막(817b)은 모두 게이트 절연막(815) 위에 배치되지만, 불순물 농도가 다르다. 구체적으로는, 산화물 반도체막(817a)과 비교하여 도전막(817b)의 불순물 농도가 높다. 예를 들어, 산화물 반도체막(817a)에 포함되는 수소 농도는 5×1019atoms/㎤ 미만, 바람직하게는 5×1O18atoms/㎤ 미만, 바람직하게는 1×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하, 더 바람직하게는 1×1016atoms/㎤ 이하이고, 도전막(817b)에 포함되는 수소 농도는 8×1019atoms/㎤ 이상, 바람직하게는 1×1020atoms/㎤ 이상, 보다 바람직하게는 5×1020atoms/㎤ 이상이다. 또한, 산화물 반도체막(817a)과 비교하여, 도전막(817b)에 포함되는 수소 농도는 2배, 바람직하게는 10배 이상이다.
도전막(817b)은 산화물 반도체막(817a)보다 저항율이 낮다. 도전막(817b)의 저항율이 산화물 반도체막(817a)의 저항율의 1×10-8배 이상 1×10-1배 미만인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는, 저항율이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 좋다.
도전막(817b)은 예를 들어, 질화물 절연막(887)의 형성시에, 플라즈마 대미지를 줌으로써 형성해도 좋다. 또한, 질화물 절연막(887)은 수소 농도가 높기 때문에, 플라즈마 대미지를 주는 동시에 도전막(817b)의 수소 농도를 높인다. 산화물 반도체막은 수소가 들어감으로써, 또는 산소 결손의 사이트에 수소가 들어감으로써 캐리어를 생성하는 경우가 있다. 따라서, 질화물 절연막(887)의 작용에 의하여 산화물 반도체막의 캐리어 밀도를 높일 수 있고, 도전막(817b)을 형성할 수 있는 경우가 있다.
트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 쪽의 전극으로서 사용한다. 따라서, 용량 소자를 형성하기 위하여 새롭게 도전막을 형성하는 공정이 불필요하여, 제작 공정을 삭감할 수 있다. 또한, 한 쌍의 전극이 투광성을 가지므로, 용량 소자는 투광성을 갖는다. 이 결과, 용량 소자의 점유 면적을 크게 하면서 화소의 개구율을 높일 수 있다.
이상과 같이 우수한 표시 성능을 갖는 표시 장치를 얻을 수 있다.
<메모리 1>
이하에서는, 상술한 트랜지스터를 갖는 반도체 기억 장치인 메모리셀의 회로 구성 및 그 동작에 대하여 도 24를 참조하여 설명한다.
또한, 반도체 기억 장치는 메모리셀 외에, 다른 기판 위에 배치된 구동 회로, 전원 회로 등을 포함하는 경우가 있다.
도 24의 (A)는 메모리셀(500)의 일례를 도시한 회로도이다.
도 24의 (A)에 도시된 메모리셀(500)에서는, 트랜지스터(511)와, 트랜지스터(512)와, 트랜지스터(513)와, 용량 소자(514)를 나타내고 있다. 또한 메모리셀(500)은, 도 24의 (A)에서는 도시를 생략하였지만, 실제로는 복수의 매트릭스상으로 제공되어 있다.
트랜지스터(511)는 게이트에 기록 워드선 WWL이 접속된다. 또한, 트랜지스터(511)는 소스 및 드레인의 한쪽에 비트선 BL이 접속된다. 또한, 트랜지스터(511)는 소스 및 드레인의 다른 쪽에 플로팅 노드 FN이 접속된다.
트랜지스터(512)는 게이트에 플로팅 노드 FN이 접속된다. 또한, 트랜지스터(512)는 소스 및 드레인의 한쪽에 트랜지스터(513)의 소스 및 드레인의 한쪽이 접속된다. 또한, 트랜지스터(512)는 소스 및 드레인의 다른 쪽에 전원선 SL이 접속된다.
트랜지스터(513)는 게이트에 판독 워드선 RWL이 접속된다. 또한, 트랜지스터(513)는 소스 및 드레인의 다른 쪽에 비트선 BL이 접속된다.
용량 소자(514)는 한쪽의 전극에 플로팅 노드 FN이 접속된다. 또한, 용량 소자(514)는 다른 쪽의 전극에 고정 전위가 공급된다.
기록 워드선 WWL에는 워드 신호가 공급된다.
워드 신호는 비트선 BL의 전압을 플로팅 노드 FN에 공급하기 위하여, 트랜지스터(511)를 도통 상태로 하는 신호이다.
또한, 기록 워드선 WWL에 공급되는 워드 신호를 제어함으로써, 플로팅 노드 FN의 전위가 비트선 BL의 전압에 따른 전위가 되는 것을, 메모리셀에 데이터를 기록한다, 라고 말한다. 또한, 판독 워드선 RWL에 부여되는 판독 신호를 제어함으로써, 비트선 BL의 전압이 플로팅 노드 FN의 전위에 따른 전압이 되는 것을, 메모리셀로부터 데이터를 판독한다, 라고 말한다.
비트선 BL에는 멀티레벨(多値) 데이터가 공급된다. 또한 비트선 BL에는 데이터를 판독하기 위한 디스차지 전압 Vdischarge이 공급된다.
멀티레벨 데이터는 k비트(k은 2 이상의 정수)의 데이터이다. 구체적으로는, 2비트의 데이터이면 4 레벨(4値, 4-level)의 데이터이고, 4단계의 전압 중 어느 하나를 갖는 신호이다.
디스차지 전압 Vdischarge은 데이터를 판독하기 위하여 비트선 BL에 공급되는 전압이다. 또한, 디스차지 전압 Vdischarge이 공급된 후, 비트선 BL은 전기적으로 부유 상태가 된다. 또한, 디스차지 전압 Vdischarge은 비트선 BL의 초기화를 수행하기 위해서 공급되는 전압이다.
판독 워드선 RWL에는 판독 신호가 공급된다.
판독 신호는, 메모리셀로부터 데이터를 선택적으로 판독하기 위하여 트랜지스터(513)의 게이트에 공급되는 신호이다.
플로팅 노드 FN은 용량 소자(514)의 한쪽의 전극, 트랜지스터(511)의 소스 및 드레인의 다른 쪽, 및 트랜지스터(512)의 게이트를 접속하는 배선 위 중 어느 하나의 노드에 상당한다.
플로팅 노드 FN의 전위는 비트선 BL에 의하여 공급되는, 멀티레벨 데이터에 기초하는 전위이다. 또한, 플로팅 노드 FN은 트랜지스터(511)를 비도통 상태로 함으로써, 전기적으로 부유 상태가 된다.
전원선 SL에는 비트선 BL에 공급되는 디스차지 전압 Vdischarge보다도 높은 프리차지 전압 Vprecharge이 공급된다.
전원선 SL의 전압은 적어도 메모리셀(500)로부터 데이터를 판독하는 기간에, 프리차지 전압 Vprecharge이면 좋다. 따라서, 메모리셀(500)에 데이터를 기록하는 기간, 또는/및 데이터의 판독이나 기록을 수행하지 않는 기간에서는, 전원선 SL의 전압을 디스차지 전압 Vdischarge으로 하고, 비트선 BL과 전원선 SL이 등전위가 되는 구성으로 해도 좋다. 상기 구성에 의하여, 비트선 BL과 전원선 SL 사이에 아주 조금 흐르는 관통 전류를 저감할 수 있다.
또 다른 구성으로서, 전원선 SL은 프리차지 전압 Vprecharge으로 한 정전압을 공급하는 구성으로 해도 좋다. 상기 구성에 의하여, 전원선 SL의 전압을 프리차지 전압 Vprech arge과 디스차지 전압 Vdischarge으로 전환하지 않아도 좋으므로, 전원선 SL의 충방전에 필요한 소비 전력을 삭감할 수 있다.
전원선 SL에 공급되는 프리차지 전압 Vprecharge은 비트선 BL에 공급되는 디스차지 전압 Vdischarge을, 트랜지스터(512) 및 트랜지스터(513)를 통한 충전에 의하여 변화시키는 전압이다.
트랜지스터(511)는 도통 상태와 비도통 상태를 전환함으로써 데이터의 기록을 제어하는 스위치로서의 기능을 갖는다. 또한, 비도통 상태를 유지함으로써, 기록한 데이터에 기초하는 전위를 유지하는 기능을 갖는다. 또한, 트랜지스터(511)는 n채널형의 트랜지스터로서 설명하는 것으로 한다.
트랜지스터(511)는 비도통 상태에 있어서 소스와 드레인 사이를 흐르는 전류(오프 전류)가 낮은 트랜지스터가 사용되는 것이 적합하다.
도 24의 (A)에 도시된 메모리셀(500)의 구성에서는, 비도통 상태를 유지함으로써, 기록한 데이터에 기초하는 전위를 유지하고 있다. 따라서, 플로팅 노드 FN에서의 전하의 이동을 동반한 전위의 변동을 억제하는 스위치로서, 오프 전류가 낮은 트랜지스터가 사용되는 것이 특히 바람직하다. 또한, 오프 전류가 낮은 트랜지스터의 오프 전류를 평가하는 방법은 후술한다.
트랜지스터(511)는 오프 전류가 낮은 트랜지스터로 하고, 비도통 상태를 유지함으로써, 메모리셀(500)을 비휘발성의 메모리로 할 수 있다. 따라서, 일단, 메모리셀(500)에 기록된 데이터는 재차 트랜지스터(511)를 도통 상태로 할 때까지 플로팅 노드 FN에 계속 유지할 수 있다.
트랜지스터(512)는 플로팅 노드 FN의 전위에 따라서, 소스와 드레인 사이에 드레인 전류 Id를 흘리는 기능을 갖는다. 또한, 도 24의 (A)에 도시된 메모리셀(500)의 구성에서, 트랜지스터(512)의 소스와 드레인 사이에 흐르는 드레인 전류 Id는 비트선 BL과 전원선 SL 사이에 흐르는 전류이다. 또한 트랜지스터(512)는 제 2 트랜지스터라고도 한다. 또한, 트랜지스터(512)는 n채널형의 트랜지스터로서 설명한다.
트랜지스터(513)는 판독 워드선 RWL의 전위에 따라서, 소스와 드레인 사이에 드레인 전류 Id를 흐르게 하는 기능을 갖는다. 또한, 도 24의 (A)에 도시된 메모리셀(500)의 구성에서, 트랜지스터(513)의 소스와 드레인 사이에 흐르는 드레인 전류 Id는 비트선 BL과 전원선 SL 사이에 흐르는 전류이다. 또한 트랜지스터(513)는 제 3 트랜지스터라고도 한다. 또한, 트랜지스터(513)는 n채널형의 트랜지스터로서 설명한다.
또한 트랜지스터(512) 및 트랜지스터(513)에는, 문턱 전압의 편차가 작은 트랜지스터가 사용되는 것이 바람직하다. 여기서, 문턱 전압의 편차가 작은 트랜지스터란, 트랜지스터가 동일 프로세스로 제작될 때에 허용되는 문턱 전압의 차가 20mV 이내인 트랜지스터를 말한다. 구체적으로는, 채널이 단결정 실리콘인 트랜지스터를 들 수 있다. 문턱 전압의 편차는 작으면 작을수록 바람직하지만, 상술한 단결정 실리콘인 트랜지스터라도, 문턱 전압의 차가 20mV 정도 남을 수 있다.
다음에, 도 24의 (A)에 도시된 메모리셀(500)의 동작을 설명한다.
도 24의 (B)에 도시된 타이밍 차트는 도 24의 (A)에 도시된 기록 워드선 WWL, 판독 워드선 RWL, 플로팅 노드 FN, 비트선 BL, 및 전원선 SL에 공급되는 각 신호의 변화에 대하여 나타낸 것이다.
도 24의 (B)에 도시된 타이밍 차트에서는, 초기 상태인 기간 T1, 데이터를 판독하기 위하여 비트선 BL의 충전을 행하는 기간 T2를 나타내고 있다.
도 24의 (B)에 도시된 기간 T1에서는 비트선 BL의 방전을 수행한다. 이때, 기록 워드선 WWL은 L레벨의 전위가 공급된다. 또한, 판독 워드선 RWL은 L레벨의 전위가 공급된다. 또한, 플로팅 노드 FN은 멀티레벨 데이터에 대응하는 전위가 유지된다. 또한 비트선 BL은 디스차지 전압 Vdischarge이 공급된다. 또한, 전원선 SL은 프리차지 전압 Vprecharge이 공급된다.
또한 도 24의 (B)에서는, 멀티레벨 데이터의 일례로서, 2비트의 데이터, 즉 4 레벨의 데이터를 나타내고 있다. 구체적으로 도 24의 (B)에서는 4 레벨의 데이터(V00, V01, V10, V11)를 나타내고 있고, 4단계의 전위로 나타낼 수 있다.
비트선 BL은 디스차지 전압 Vdischarge이 공급된 후, 전기적으로 부유 상태가 된다. 즉, 비트선 BL은 전하의 충전 또는 방전에 의하여 전위의 변동이 생기는 상태가 된다. 이 부유 상태는 비트선 BL에 전위를 공급하는 스위치를 오프로 함으로써 실현할 수 있다.
다음에, 도 24의 (B)에 도시된 기간 T2에서는, 데이터를 판독하기 위하여 비트선 BL의 충전을 수행한다. 이때, 기록 워드선 WWL은 앞의 기간에 이어서 L레벨의 전위가 공급된다. 또한, 판독 워드선 RWL은 H레벨의 전위가 공급된다. 또한, 플로팅 노드 FN은 앞의 기간에 이어서 멀티레벨 데이터에 대응하는 전위가 유지된다. 또한 비트선 BL은 디스차지 전압 Vdischarge이 플로팅 노드 FN의 전위에 따라서 상승한다. 또한, 전원선 SL은 앞의 기간에 이어서 프리차지 전압 Vprecharge이 공급된다.
판독 워드선 RWL의 전위의 변화에 따라서 트랜지스터(513)가 도통 상태가 된다. 따라서, 트랜지스터(512)의 소스 및 드레인의 한쪽의 전위가 하강하여 디스차지 전압 Vdischarge이 된다.
트랜지스터(512)는 n채널형의 트랜지스터이고, 트랜지스터(512)의 소스 및 드레인의 한쪽의 전위가 하강하여 디스차지 전압 Vdischarge이 됨으로써 게이트와 소스 사이의 전압(게이트 전압)의 절대값이 커진다. 이 게이트 전압의 상승에 따라서 트랜지스터(512) 및 트랜지스터(513)에서는, 소스와 드레인 사이에 드레인 전류 Id가 흐른다.
트랜지스터(512) 및 트랜지스터(513)에 드레인 전류 Id가 흐름으로써, 전원선 SL의 전하가 비트선 BL에 충전된다. 트랜지스터(512)의 소스의 전위, 및 비트선 BL의 전위는 충전에 의하여 상승한다. 트랜지스터(512)의 소스의 전위가 상승함으로써, 트랜지스터(512)의 게이트 전압이 서서히 작아진다.
기간 T2에 있어서, 트랜지스터(512)의 게이트 전압이 문턱 전압이 되면, 드레인 전류 Id는 흐르지 않게 된다. 따라서, 비트선 BL은 전위의 상승이 진행되고, 트랜지스터(512)의 게이트 전압이 문턱 전압이 된 시점에서 충전이 완료되어 정전위가 된다. 이때의 비트선 BL의 전위는 대체로 플로팅 노드 FN의 전위와 문턱 전압의 차가 된다.
즉, 충전에 의하여 변화되는 비트선 BL의 전위는 플로팅 노드 FN의 전위의 고저를 반영한 형태로 얻을 수 있다. 이 전위의 차를 멀티레벨 데이터의 판정에 사용함으로써 메모리셀(500)에 기록된 멀티레벨 데이터를 판독할 수 있다.
따라서, 데이터를 판독하기 위한 신호를 멀티레벨 데이터의 수에 따라 전환하지 않고, 메모리로부터 멀티레벨 데이터를 판독할 수 있다.
<메모리 2>
이하에서는, 메모리 1과 다른 반도체 기억 장치의 회로 구성 및 그 동작에 대하여 도 25를 참조하여 설명한다.
도 25의 (A)에는 본 발명의 일 형태인 반도체 기억 장치로서 기억 장치(600)를 도시하였다. 도 25의 (A)에 도시된 기억 장치(600)는 기억 소자부(602)와, 제 1 구동 회로(604)와, 제 2 구동 회로(606)를 갖는다.
기억 소자부(602)에는 기억 소자(608)가 복수의 매트릭스상으로 배치되어 있다. 도 25의 (A)에 도시된 예에서는, 기억 소자부(602)에는 기억 소자(608)가 5행 6열에 배치되어 있다.
제 1 구동 회로(604) 및 제 2 구동 회로(606)는 기억 소자(608)로의 신호의 공급을 제어하고, 판독시에는 기억 소자(608)로부터의 신호를 취득한다. 예를 들어, 제 1 구동 회로(604)를 워드선 구동 회로로 하고, 제 2 구동 회로(606)를 비트선 구동 회로로 한다. 다만, 이것에 한정되지 않고, 제 1 구동 회로(604)를 비트선 구동 회로로 하고, 제 2 구동 회로(606)를 워드선 구동 회로로 해도 좋다.
또한, 제 1 구동 회로(604) 및 제 2 구동 회로(606)는 각각 기억 소자(608)와 배선에 의하여 전기적으로 접속되어 있다.
기억 소자(608)는 휘발성 메모리와, 불휘발성 메모리를 갖는다. 기억 소자(608)의 구체적인 회로 구성의 일례를 도 25의 (B)에 도시하였다. 도 25의 (B)에 도시된 기억 소자(608)는 제 1 기억 회로(610)와, 제 2 기억 회로(612)를 갖는다.
제 1 기억 회로(610)는 제 1 트랜지스터(614)와, 제 2 트랜지스터(616)와, 제 3 트랜지스터(618)와, 제 4 트랜지스터(620)와, 제 5 트랜지스터(622)와, 제 6 트랜지스터(624)를 갖는다.
우선, 제 1 기억 회로(610)의 구성에 대하여 설명한다. 제 1 트랜지스터(614)의 소스 및 드레인의 한쪽은 제 1 단자(630)에 전기적으로 접속되고, 제 1 트랜지스터(614)의 게이트는 제 2 단자(632)에 전기적으로 접속되어 있다. 제 2 트랜지스터(616)의 소스 및 드레인의 한쪽은 고전위 전원선 Vdd에 전기적으로 접속되고, 제 2 트랜지스터(616)의 소스 및 드레인의 다른 쪽은 제 1 트랜지스터(614)의 소스 및 드레인의 다른 쪽과, 제 3 트랜지스터(618)의 소스 및 드레인의 한쪽과, 제 1 데이터 유지부(640)에 전기적으로 접속되어 있다. 제 3 트랜지스터(618)의 소스 및 드레인의 다른 쪽은 저전위 전원선 Vss에 전기적으로 접속되어 있다. 제 2 트랜지스터(616)의 게이트와 제 3 트랜지스터(618)의 게이트는 제 2 데이터 유지부(642)에 전기적으로 접속되어 있다.
그리고, 제 4 트랜지스터(620)의 소스 및 드레인의 한쪽은 제 3 단자(634)에 전기적으로 접속되고, 제 4 트랜지스터(620)의 게이트는 제 4 단자(636)에 전기적으로 접속되어 있다. 제 5 트랜지스터(622)의 소스 및 드레인의 한쪽은, 고전위 전원선 Vdd에 전기적으로 접속되고, 제 5 트랜지스터(622)의 소스 및 드레인의 다른 쪽은 제 4 트랜지스터(620)의 소스 및 드레인의 다른 쪽과, 제 6 트랜지스터(624)의 소스 및 드레인의 한쪽과, 제 2 데이터 유지부(642)에 전기적으로 접속되어 있다. 제 6 트랜지스터(624)의 소스 및 드레인의 다른 쪽은 저전위 전원선 Vss에 전기적으로 접속되어 있다. 제 5 트랜지스터(622)의 게이트와 제 6 트랜지스터(624)의 게이트는 제 1 데이터 유지부(640)에 전기적으로 접속되어 있다.
제 1 트랜지스터(614), 제 3 트랜지스터(618), 제 4 트랜지스터(620) 및 제 6 트랜지스터(624)는 n채널형의 트랜지스터이다.
제 2 트랜지스터(616) 및 제 5 트랜지스터(622)는 p채널형의 트랜지스터이다.
제 1 단자(630)는 비트선에 전기적으로 접속되어 있다. 제 2 단자(632)는 제 1 워드선에 전기적으로 접속되어 있다. 제 3 단자(634)는 반전 비트선에 전기적으로 접속되어 있다. 제 4 단자(636)는 제 1 워드선에 전기적으로 접속되어 있다.
이상 설명한 구성을 가짐으로써, 제 1 기억 회로(610)는 SRAM을 구성하고 있다. 즉, 제 1 기억 회로(610)는 휘발성 메모리이다. 본 발명의 일 형태인 기억 장치(600)에서는, 제 1 기억 회로(610)에 제공된 제 1 데이터 유지부(640) 및 제 2 데이터 유지부(642)가 제 2 기억 회로(612)에 전기적으로 접속되어 있다.
제 2 기억 회로(612)는 제 7 트랜지스터(626)와, 제 8 트랜지스터(628)를 갖는다.
다음에, 제 2 기억 회로(612)의 구성에 대하여 설명한다. 제 7 트랜지스터(626)의 소스 및 드레인의 한쪽은, 제 2 데이터 유지부(642)에 전기적으로 접속되고, 제 7 트랜지스터(626)의 소스 및 드레인의 다른 쪽은 제 1 용량 소자(648)의 한쪽의 전극에 전기적으로 접속되어 있다. 제 1 용량 소자(648)의 다른 쪽의 전극에는 저전위 전원선 Vss가 전기적으로 접속되어 있다. 제 8 트랜지스터(628)의 소스 및 드레인의 한쪽은 제 1 데이터 유지부(640)에 전기적으로 접속되고, 제 8 트랜지스터(628)의 소스 및 드레인의 다른 쪽은 제 2 용량 소자(650)의 한쪽의 전극에 전기적으로 접속되어 있다. 제 2 용량 소자(650)의 다른 쪽의 전극에는 저전위 전원선 Vss가 전기적으로 접속되어 있다. 제 7 트랜지스터(626)의 게이트와 제 8 트랜지스터(628)의 게이트는 제 5 단자(638)에 전기적으로 접속되어 있다.
제 5 단자(638)는 제 2 워드선에 전기적으로 접속되어 있다. 또한, 제 1 워드선과 제 2 워드선은 한쪽의 동작에 따라서 다른 쪽의 신호가 제어되는 구성이라도 좋고, 각각이 독립적으로 제어되는 구성이라도 좋다.
제 7 트랜지스터(626)와 제 8 트랜지스터(628)는 오프 전류가 낮은 트랜지스터이다. 또한, 도 25의 (B)에 도시된 구성에서는, 제 7 트랜지스터(626)와 제 8 트랜지스터(628)는 n채널형의 트랜지스터이지만, 이것에 한정되지 않는다.
제 7 트랜지스터(626)와 제 1 용량 소자(648)의 한쪽의 전극 사이에는 제 3 데이터 유지부(644)가 배치되어 있다. 제 8 트랜지스터(628)와 제 2 용량 소자(650)의 한쪽의 전극 사이에는 제 4 데이터 유지부(646)가 배치되어 있다. 제 7 트랜지스터(626)와 제 8 트랜지스터(628)의 오프 전류가 작기 때문에, 제 3 데이터 유지부(644) 및 제 4 데이터 유지부(646)의 전하는 장시간 유지된다. 즉, 제 2 기억 회로(612)는 불휘발성 메모리이다.
상기한 바와 같이, 제 1 기억 회로(610)는 휘발성 메모리이고, 제 2 기억 회로(612)는 불휘발성 메모리이고, 제 1 기억 회로(610)의 데이터 유지부인 제 1 데이터 유지부(640) 및 제 2 데이터 유지부(642)는 제 2 기억 회로(612)의 데이터 유지부인 제 3 데이터 유지부(644) 및 제 4 데이터 유지부(646)에 오프 전류가 낮은 트랜지스터를 통하여 전기적으로 접속되어 있다. 따라서, 오프 전류가 낮은 트랜지스터의 게이트 전위를 제어함으로써, 제 1 기억 회로(610)의 데이터를 제 2 기억 회로(612)의 데이터 유지부에 대피시킬 수 있다. 또한, 오프 전류가 작은 트랜지스터를 사용함으로써, 기억 소자(608)로의 전력의 공급이 없는 경우라도, 제 3 데이터 유지부(644) 및 제 4 데이터 유지부(646)에는 장기간에 걸쳐 기억 내용을 유지할 수 있다.
이와 같이, 도 25의 (B)에 도시된 기억 소자(608)는 휘발성 메모리의 데이터를 불휘발성 메모리에 대피시킬 수 있다.
또한, 제 1 기억 회로(610)는 SRAM을 구성하기 때문에 고속 동작이 요구된다. 다른 한편, 제 2 기억 회로(612)에서는 전력의 공급을 정지한 후의 장기간의 데이터 유지가 요구된다. 이러한 구성은 제 1 기억 회로(610)를 고속 동작 가능한 트랜지스터를 사용하고, 제 2 기억 회로(612)를 오프 전류가 낮은 트랜지스터를 사용함으로써 실현할 수 있다. 예를 들어, 제 1 기억 회로(610)에 실리콘을 사용한 트랜지스터를 이용하고, 제 2 기억 회로(612)에 산화물 반도체막을 사용한 트랜지스터를 사용하면 좋다.
본 발명의 일 형태인 기억 장치(600)에 있어서, 제 1 트랜지스터(614) 및 제 4 트랜지스터(620)를 온으로 하고, 휘발성 메모리인 제 1 기억 회로(610)의 데이터 유지부에 데이터를 기록할 때에, 제 2 기억 회로(612)에 포함되는 제 7 트랜지스터(626) 및 제 8 트랜지스터(628)가 온이 되어 있으면, 제 1 기억 회로(610)의 데이터 유지부(제 1 데이터 유지부(640) 및 제 2 데이터 유지부(642))가 소정의 전위를 유지하기 위해서는, 제 2 기억 회로(612)에 포함되는 제 1 용량 소자(648) 및 제 2 용량 소자(650)에 전하를 축적하면 좋다. 따라서, 제 1 기억 회로(610)의 데이터 유지부에 데이터를 기록할 때에, 제 7 트랜지스터(626)와 제 8 트랜지스터(628)가 온이 되어 있으면, 기억 소자(608)의 고속 동작을 저해한다. 또한, 제 2 기억 회로(612)에 실리콘을 사용한 트랜지스터를 이용하면, 오프 전류를 충분히 작게 하는 것이 어렵고, 제 2 기억 회로(612)에 장기간에 걸쳐 기억 내용을 유지하는 것이 곤란하다.
그래서, 본 발명의 일 형태인 반도체 기억 장치에서는, 제 1 기억 회로(610)의 데이터 유지부(휘발성 메모리)에 데이터를 기록할 때에는, 제 1 기억 회로(610)의 데이터 유지부와 제 2 기억 회로(612)의 데이터 유지부 사이에 배치된 트랜지스터(즉, 제 7 트랜지스터(626) 및 제 8 트랜지스터(628))를 오프로 해 둔다. 이로써, 기억 소자(608)의 고속 동작을 실현한다. 또한, 제 1 기억 회로(610)의 데이터 유지부로의 기록 및 판독을 수행하지 않을 때(즉, 제 1 트랜지스터(614) 및 제 4 트랜지스터(620)가 오프인 상태)에는, 제 1 기억 회로(610)의 데이터 유지부와 제 2 기억 회로(612)의 데이터 유지부 사이에 배치된 트랜지스터를 온으로 한다.
기억 소자(608)의 휘발성 메모리로의 데이터 기록의 구체적인 동작을 이하에 나타낸다. 우선, 온이 되어 있는 제 7 트랜지스터(626) 및 제 8 트랜지스터(628)를 오프로 한다. 이어서, 제 1 트랜지스터(614) 및 제 4 트랜지스터(620)를 온으로 하고, 제 1 기억 회로(610)의 데이터 유지부(제 1 데이터 유지부(640) 및 제 2 데이터 유지부(642))에 소정의 전위를 공급한 후, 제 1 트랜지스터(614) 및 제 4 트랜지스터(620)를 오프로 한다. 그 후, 제 7 트랜지스터(626) 및 제 8 트랜지스터(628)를 온으로 한다. 이로써, 제 2 기억 회로(612)의 데이터 유지부에는, 제 1 기억 회로(610)의 데이터 유지부에 유지된 데이터에 대응한 데이터가 유지된다.
또한, 적어도 제 1 기억 회로(610)의 데이터 유지부로의 데이터 기록을 위하여 제 1 트랜지스터(614) 및 제 4 트랜지스터(620)를 온으로 할 때에는, 제 2 기억 회로(612)에 포함되는 제 7 트랜지스터(626) 및 제 8 트랜지스터(628)를 오프로 한다. 다만, 제 1 기억 회로(610)의 데이터 유지부로부터의 데이터 판독을 위하여 제 1 트랜지스터(614) 및 제 4 트랜지스터(620)를 온으로 할 때에는, 제 2 기억 회로(612)에 포함되는 제 7 트랜지스터(626) 및 제 8 트랜지스터(628)는 오프로 해도 좋고, 온으로 해도 좋다.
또한, 기억 소자(608)로의 전력 공급을 정지할 경우에는, 기억 소자(608)로의 전력 공급을 정지하기 직전에, 제 1 기억 회로(610)의 데이터 유지부와 제 2 기억 회로(612)의 데이터 유지부 사이에 배치된 트랜지스터(즉, 제 7 트랜지스터(626) 및 제 8 트랜지스터(628))를 오프로 하고, 제 2 기억 회로(612)에 유지된 데이터를 불휘발화한다. 휘발성 메모리로의 전력 공급이 정지되기 직전에 제 7 트랜지스터(626)와 제 8 트랜지스터(628)를 오프로 하는 수단은 제 1 구동 회로(604) 및 제 2 구동 회로(606)에 탑재해도 좋고, 이들 구동 회로를 제어하는 다른 제어 회로에 제공되어 있어도 좋다.
또한, 여기서, 제 1 기억 회로(610)의 데이터 유지부와 제 2 기억 회로(612)의 데이터 유지부 사이에 배치된 제 7 트랜지스터(626) 및 제 8 트랜지스터(628)의 온 또는 오프는, 기억 소자마다 수행해도 좋고, 기억 소자부(602)를 몇개로 구분한 블록마다 수행해도 좋다.
제 1 기억 회로(610)를 SRAM으로서 동작시킬 때에, 제 1 기억 회로(610)의 데이터 유지부와 제 2 기억 회로(612)의 데이터 유지부 사이에 배치된 트랜지스터를 오프로 하기 때문에, 제 2 기억 회로(612)에 포함되는 제 1 용량 소자(648) 및 제 2 용량 소자(650)로 전하를 축적하지 않고 제 1 기억 회로(610)에 데이터를 유지하는 것이 가능해지므로, 기억 소자(608)를 고속으로 동작시킬 수 있다.
또한, 본 발명의 일 형태인 기억 장치(600)에서는, 기억 장치(600)로의 전력 공급을 정지하기(기억 장치(600)의 전원을 차단하기) 전에, 마지막에 데이터를 재기록한 기억 소자(608)가 갖는 제 1 기억 회로(610)의 데이터 유지부와 제 2 기억 회로(612)의 데이터 유지부 사이에 배치된 트랜지스터만을 온으로 해도 좋다. 이때, 마지막에 데이터를 재기록한 기억 소자(608)의 어드레스를 외부 메모리에 기억해 두면, 순조롭게 대피시킬 수 있다.
다만, 본 발명의 일 형태인 반도체 기억 장치의 구동 방법은 상기 설명에 한정 되는 것은 아니다.
이상 설명한 바와 같이, 기억 장치(600)를 고속 동작시킬 수 있다. 또한, 데이터의 대피를 일부의 기억 소자만으로 수행하므로, 소비 전력을 억제할 수 있다.
또한, 여기서는, 휘발성 메모리로서 SRAM을 사용하였지만, 이것에 한정되지 않고, 다른 휘발성 메모리를 사용해도 좋다.
<CPU>
도 26은 상술한 트랜지스터 또는 반도체 기억 장치를 적어도 일부에 사용한 CPU의 구체적인 구성을 도시한 블럭도이다.
도 26의 (A)에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 논리 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 갖고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공해도 좋다. 물론, 도 26의 (A)에 도시된 CPU는 그 구성을 간략화해서 도시한 일례에 불과하며, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 갖고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 복호된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 복호된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호CLK1을 바탕으로, 내부 클록 신호CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 내부 클록 신호CLK2를 상기 각종 회로에 공급한다.
도 26의 (A)에 도시된 CPU에서는 레지스터(1196)에 메모리셀이 제공되어 있다. 레지스터(1196)의 메모리셀로서 상술한 트랜지스터를 사용할 수 있다.
도 26의 (A)에 도시된 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라서 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리셀에 있어서, 플립 플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립 플롭에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리셀로 전원 전압이 공급된다. 용량 소자에서의 데이터의 유지가 선택되어 있는 경우, 용량 소자로의 데이터의 재기록이 행해지고, 레지스터(1196) 내의 메모리셀로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 26의 (B) 또는 도 26의 (C)에 도시된 바와 같이 메모리셀군과, 고전원 전위 VDD 또는 저전원 전위 VSS가 공급되어 있는 노드간에 스위칭 소자를 제공함으로써 수행할 수 있다. 이하에 도 26의 (B) 및 도 26의 (C)의 회로에 대해 설명한다.
도 26의 (B) 및 도 26의 (C)는 메모리셀로의 전원 전위의 공급을 제어하는 스위칭 소자에 상술한 트랜지스터를 사용한 기억 장치이다.
도 26의 (B)에 도시된 기억 장치는 스위칭 소자(1141)와, 복수의 메모리셀(1142)을 갖는 메모리셀군(1143)을 갖고 있다. 구체적으로, 각 메모리셀(1142)에는 상술한 트랜지스터를 사용할 수 있다. 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여 고전원 전위 VDD가 공급되어 있다. 또한, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는, 신호 IN의 전위와 저전원 전위 VSS의 전위가 공급되어 있다.
도 26의 (B)에서는, 스위칭 소자(1141)로서 상술한 트랜지스터를 사용하고 있고, 상기 트랜지스터는 그 게이트 전극층에 공급되는 신호 SigA에 의하여 스위칭이 제어된다.
또한, 도 26의 (B)에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하고 있지만, 특별히 한정되지 않고, 복수의 트랜지스터를 갖고 있어도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 복수의 트랜지스터를 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 26의 (B)에서는 스위칭 소자(1141)에 의하여, 메모리셀군(1143)이 갖는 각 메모리셀(1142)로의, 고전원 전위 VDD의 공급이 제어되어 있지만, 스위칭 소자(1141)에 의하여 저전원 전위 VSS의 공급이 제어되어도 좋다.
또한, 도 26의 (C)에는, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 스위칭 소자(1141)를 통하여 저전원 전위 VSS가 공급되어 있는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의하여, 메모리셀군(1143)이 갖는 각 메모리셀(1142)로의 저전원 전위 VSS의 공급을 제어할 수 있다.
메모리셀군과, 고전원 전위 VDD 또는 저전원 전위 VSS가 공급되어 있는 노드간에 스위칭 소자를 제공하고, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하여, 소비 전력을 저감할 수 있다. 구체적으로는 예를 들어, 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치로의 정보 입력을 정지하고 있는 동안에도 CPU의 동작을 정지할 수 있고, 이로써 소비 전력을 저감할 수 있다.
여기서는 CPU를 예로 들어서 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
<설치예>
도 27의 (A)에 있어서, 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 내장되어 있고, 표시부(8002)에 의하여 영상을 표시하고, 스피커부(8003)로부터 음성을 출력할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 구비하고 있어도 좋다. 텔레비전 장치(8000)는 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에서 수신자) 또는 양방향(송신자와 수신자간, 또는 수신자간 끼리 등)의 정보 통신을 수행하는 것도 가능하다.
또한, 텔레비전 장치(8000)는 정보 통신을 수행하기 위한 CPU나 메모리를 구비하고 있어도 좋다. 텔레비전 장치(8000)는 상술한 표시 장치, 메모리 또는 CPU를 사용할 수 있다.
도 27의 (A)에 있어서, 경보 장치(8100)는 주택용 화재 경보기이고, 검출부와, 마이크로 컴퓨터(8101)를 갖고 있다. 마이크로 컴퓨터(8101)에는 상술한 트랜지스터를 사용한 CPU가 포함된다.
도 27의 (A)에 있어서, 실내기(8200) 및 실외기(8204)를 갖는 에어 컨디셔너에는 상술한 트랜지스터를 사용한 CPU가 포함된다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 27의 (A)에 있어서, CPU(8203)가 실내기(8200)에 제공되어 있는 경우를 예시하고 있지만, CPU(8203)는 실외기(8204)에 제공되어 있어도 좋다. 또는, 실내기(8200)와 실외기(8204)의 양쪽에 CPU(8203)가 제공되어 있어도 좋다. 상술한 트랜지스터를 사용한 CPU가 포함됨으로써 에어 컨디셔너의 전력을 절약할 수 있다.
도 27의 (A)에 있어서, 전기 냉동 냉장고(8300)에는 상술한 트랜지스터를 사용한 CPU가 포함된다. 구체적으로, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 갖는다. 도 27의 (A)에서는 CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 상술한 트랜지스터를 사용한 CPU가 포함됨으로써, 전기 냉동 냉장고(8300)의 전력을 절약할 수 있다.
도 27의 (B) 및 도 27의 (C)에 있어서, 전기 자동차의 예를 도시하였다. 전기 자동차(9700)에는 2차 전지(9701)가 탑재되어 있다. 2차 전지(9701)의 전력은 제어 회로(9702)에 의하여 출력이 조정되고, 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시되지 않은 ROM, RAM, CPU 등을 갖는 처리 장치(9704)에 의하여 제어된다. 상술한 트랜지스터를 사용한 CPU가 포함됨으로써 전기 자동차(9700)의 전력을 절약할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단체, 또는 전동기와 내연 기관을 조합하여 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길이나 내리막길 등의 정보, 구동 바퀴에 걸리는 부하 정보 등)의 입력 정보에 기초하여, 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 의하여 2차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기를 탑재하고 있는 경우에는, 도시하지 않았지만, 직류를 교류로 변환하는 인버터도 내장된다.
또한, 본 실시형태는 기본 원리의 일례에 대하여 서술한 것이다. 따라서, 본 실시형태의 일부 또는 전부에 대하여, 실시형태의 일부 또는 전부와 자유롭게 조합하거나, 적용하거나, 치환하여 실시할 수 있다.
[실시예 1]
본 실시예에서는, 각종 In-Ga-Zn 산화물막을 성막한 예를 나타낸다.
우선은, 본 실시예에서 제작한 시료에 대하여 설명한다.
또한, 시료 1 내지 시료 7은, 유리 기판 위에 스퍼터링 장치 A를 사용하여 두께 100nm의 In-Ga-Zn 산화물막을 성막한 시료이다. 시료 1 내지 시료 7의 In-Ga-Zn 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:3:6[원자수비])을 사용하고, 타깃-기판간 거리 d를 160mm로 하여 성막하였다.
시료 1은, 성막 가스에 산소 및 아르곤을 사용하고, 산소의 비율을 10체적%로 하고, 압력을 0.6Pa로 하고, 전력 밀도를 1.658W/c㎡(AC 전원 사용)로 하고, 기판 온도를 170℃로 하였다. 또한, 시료 2는, 성막 가스에 산소 및 아르곤을 사용하고, 산소의 비율을 50체적%로 하고, 압력을 0.6Pa로 하고, 전력 밀도를 1.658W/c㎡(AC 전원 사용)로 하고, 기판 온도를 170℃로 하였다. 또한, 시료 3은, 성막 가스의 산소의 비율을 100체적%로 하고, 압력을 0.6Pa로 하고, 전력 밀도를 1.658W/c㎡(AC 전원 사용)로 하고, 기판 온도를 170℃로 하였다. 또한, 시료 4는, 성막 가스의 산소의 비율을 100체적%로 하고, 압력을 0.3Pa로 하고, 전력 밀도를 2.984W/c㎡(AC 전원 사용)으로 하고, 기판 온도를 170℃로 하였다. 또한, 시료 5는, 성막 가스 중의 산소의 비율을 100체적%로 하고, 압력을 0.15Pa로 하고, 전력 밀도를 1.658W/c㎡(AC 전원 사용)으로 하고, 기판 온도를 170℃로 하였다. 또한, 시료 6은, 성막 가스 중의 산소의 비율을 100체적%로 하고, 압력을 0.15Pa로 하고, 전력 밀도를 1.658W/c㎡(AC 전원 사용)로 하고, 기판 온도를 200℃로 하였다. 또한, 시료 7은, 성막 가스에 산소 및 아르곤을 사용하고, 산소의 비율을 50체적%로 하고, 압력을 0.3Pa로 하고, 전력 밀도를 1.658W/c㎡(AC 전원 사용)로 하고, 기판 온도를 170℃로 하였다.
다음에, 시료 8은, 유리 기판 위에 스퍼터링 장치 B를 사용하여 두께 100nm의 In-Ga-Zn 산화물막을 성막한 시료이다. 시료 8의 In-Ga-Zn 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:3:6[원자수비])을 사용하고, 성막 가스에 산소 및 아르곤을 사용하고, 산소의 비율을 33체적%로 하고, 압력을 0.4Pa, 전력 밀도를 4.933W/c㎡(DC 전원 사용), 타깃-기판간 거리 d를 0.13m, 기판 온도를 200℃로 하여 성막하였다.
표 2에, 시료 1 내지 시료 8의 성막 조건의 일람을 기재하였다.

시료
장치		 O2
[체적%]		 압력
[Pa]		 전력 밀도
[W/cm2]		 T-S간 거리 d
[m]		 기판온도
[℃]
시료 1 A 10 0.6 1.658 0.16 170
시료 2 A 50 0.6 1.658 0.16 170
시료 3 A 100 0.6 1.658 0.16 170
시료 4 A 100 0.3 2.984 0.16 170
시료 5 A 100 0.15 1.658 0.16 170
시료 6 A 100 0.15 1.658 0.16 200
시료 7 A 50 0.3 1.658 0.16 170
시료 8 B 33 0.4 4.933 0.13 200
다음에, 시료 1, 시료 2 및 시료 3의 평면 TEM상을 400만배 및 800만배로 관찰하였다(도 28 참조.)
도 28로부터, 시료 1, 시료 2 및 시료 3은 CAAC-OS막에 특징적인 구조를 갖는 영역과, 상기 영역과는 다른 구조를 갖는 영역을 갖는 것을 알 수 있었다. 이것은, 시료 1, 시료 2 및 시료 3이 비교적 높은 압력으로 성막되어 있음으로써, 막중에 주상 산화 아연 클러스터가 들어간 것에 기인할 가능성이 있다.
다음에, 시료가 구리를 차단하는 기능을 가지는지를 확인하기 위하여, 시료 1, 시료 2 또는 시료 3의 In-Ga-Zn 산화물막 위에 구리막을 형성한 시료를 제작하였다. 구리막의 형성 후, 온도 350℃, 질소 및 산소가 2:8[체적비]의 분위기에서 1시간의 열처리를 수행하여, 구리의 확산을 평가하였다.
구리의 확산을 평가하기 위하여, 상기 시료에 대하여, 유리 기판측부터 막을 에칭하면서 SIMS를 수행하였다. 깊이에 대한 구리 농도의 프로파일을 도 29에 도시하였다. 또한, 도 29의 (A), 도 29의 (B), 도 29의 (C)는 각각 시료 1, 시료 2, 시료 3에 대응한다.
어느 시료에 있어서도, 구리막으로부터 In-Ga-Zn 산화물막으로, 구리가 수십nm의 범위로 확산되어 있는 것을 알 수 있었다. 따라서, 예를 들어, 이 조건으로 구리의 확산을 차단하기(1×1018atoms/㎤ 미만으로 하기) 위해서는, 시료 1, 시료 2 및 시료 3의 In-Ga-Zn 산화물막을 50nm 이상의 두께로 해야되는 것을 판독할 수 있다.
이와 같이, 시료 1, 시료 2 및 시료 3이, 구리의 확산을 차단하는 능력이 낮은 이유로서는, 비교적 높은 압력으로 성막되어 있음으로써, 막중에 주상 산화 아연 클러스터가 들어간 것에 기인할 가능성이 있다.
다음에, 시료 2에 대하여 미소한 영역에서의 구조 해석을 수행하였다. 구조 해석은 도 30에 도시된 단면 TEM상에 있어서, 파선 화살표를 따라 일정 속도로 측정 영역을 바꾸면서 투과 전자 회절 패턴을 취득함으로써 수행하였다. 또한, 시료 2는 전자가 투과하는 두께(50nm 정도)로 박편화하였다. 측정 개시 시간을 0초(sec)로 하고, 측정 종료 시간을 96초로 하였다. 투과 전자 회절 패턴의 측정에는, 실시형태에서 기재한 장치를 사용하였다. 또한, 전자선 프로브 직경을 1nm, 가속 전압을 200kV, 카메라 길이를 0.4m로 하였다.
각 시간에서의 투과 전자 회절 패턴을 도 31에 도시하였다. 도 31로부터, 예를 들어, 12초 및 88초에서의 투과 전자 회절 패턴에서는, 적어도 2종류의 구조를 나타내는 투과 전자 회절 패턴이 관측되었다. 또한, 31초, 39초, 43초, 53초, 55초, 70초, 76초 및 96초에서의 투과 전자 회절 패턴에서는, CAAC-OS막에 특징적인 구조와는 다른 구조를 나타내는 투과 전자 회절 패턴이 관측되었다.
따라서, 시료 2는, 측정 범위(약 700nm)에 있어서, 결정립계를 2개소 갖고, 또한 CAAC-OS막에 특징적인 구조와 다른 구조를 갖는 영역을 8개 갖는 것을 알 수 있었다.
앞의 실시형태에서 기재한 바와 같이, 결정립계, 및 CAAC-OS막에 특징적인 구조와 다른 구조를 갖는 영역을 형성하는 한가지 원인은, 성막시의 주상 산화 아연 클러스터에 있다고 생각할 수 있다. 즉, 성막시의 주상 산화 아연 클러스터를 효과적으로 배출함으로써 구리를 차단하는 In-Ga-Zn 산화물막을 성막할 수 있을 가능성이 있다.
다음에, 시료 1, 시료 2 및 시료 3에 비하여 낮은 압력으로 성막된 시료 7 및 시료 8에 대하여, 미소한 영역에서의 구조 해석을 수행하였다. 시료 7 및 시료 8은 시료 1, 시료 2 및 시료 3에 비하여 막중에 주상 산화 아연 클러스터가 들어가기 어렵다고 생각할 수 있다.
시료 7의 구조 해석은, 도 32에 도시된 단면 TEM상에 있어서, 파선 화살표를 따라 일정 속도로 측정 영역을 바꾸면서 투과 전자 회절 패턴을 취득함으로써 수행하였다. 또한, 시료 7은 전자가 투과하는 두께(50nm 정도)로 박편화하였다. 측정 개시 시간을 0초로 하고, 측정 종료 시간을 92초로 하였다. 투과 전자 회절 패턴의 측정에는 실시형태에 기재한 장치를 사용하였다. 또한, 전자선 프로브 직경을 1nm, 가속 전압을 200kV, 카메라 길이를 0.4m로 하였다.
각 시간에서의 투과 전자 회절 패턴을 도 33에 도시하였다. 도 33으로부터, 투과 전자 회절 패턴에서는, 적어도 2종류의 구조를 나타내는 투과 전자 회절 패턴은 관측되지 않았다. 또한, 11.5초 및 34.5초에서의 투과 전자 회절 패턴에서는, CAAC-OS막에 특징적인 구조와는 다른 구조를 나타내는 투과 전자 회절 패턴이 관측되었다.
따라서, 시료 7은 측정 범위(약 700nm)에 있어서, 명확한 결정립계를 갖지 않고, 또한 CAAC-OS막에 특징적인 구조와 다른 구조를 갖는 영역을 2개 갖는 것을 알 수 있었다. 시료 7은 결정립계, 및 CAAC-OS막에 특징적인 구조와 다른 구조를 갖는 영역이 시료 2에 비하여 적은 것을 알 수 있었다.
시료 8의 구조 해석은, 도 34에 도시된 단면 TEM상에 있어서, 파선 화살표를 따라 일정 속도로 측정 영역을 바꾸면서 투과 전자 회절 패턴을 취득함으로써 수행하였다. 또한, 시료 8은 전자가 투과하는 두께(50nm 정도)로 박편화하였다. 측정 개시 시간을 0초로 하고, 측정 종료 시간을 101초로 하였다. 투과 전자 회절 패턴의 측정에는 실시형태에서 기재한 장치를 사용하였다. 또한, 전자선 프로브 직경을 1nm, 가속 전압을 200kV, 카메라 길이를 0.4m로 하였다.
각 시간에서의 투과 전자 회절 패턴을 도 35에 도시하였다. 도 35로부터, 예를 들어, 65초에서의 투과 전자 회절 패턴에서는, 적어도 2종류의 구조를 나타내는 투과 전자 회절 패턴이 관측되었다. 또한, 36초 및 53초에서의 투과 전자 회절 패턴에서는, CAAC-OS막에 특징적인 구조와는 다른 구조를 나타내는 투과 전자 회절 패턴이 관측되었다.
따라서, 시료 8은 측정 범위(약 700nm)에 있어서, 결정립계를 1개소 갖고, 또한 CAAC-OS막에 특징적인 구조와 다른 구조를 갖는 영역을 2개 갖는 것을 알 수 있었다. 시료 8은 결정립계, 및 CAAC-OS막에 특징적인 구조와 다른 구조를 갖는 영역이 시료 2에 비하여 적은 것을 알 수 있었다.
시료 7 및 시료 8이 시료 1, 시료 2 및 시료 3에 비하여 결정립계 등의 결함이 저감되어 있는 이유로서는, 막중에 주상 산화 아연 클러스터가 들어가기 어려운 성막 조건이기 때문이라고 생각할 수 있다.
다음에, 시료 8을 포함하는 이하의 시료에 대하여 구리의 확산을 평가하였다.
우선은, 시료 4, 시료 5, 시료 6 또는 시료 8의 In-Ga-Zn 산화물막 위에 구리막을 형성한 시료를 제작하였다. 구리막의 형성 후, 온도 350℃, 질소 및 산소가 2:8[체적비]의 분위기에서 1시간의 열처리를 행하고, 구리의 확산을 평가하였다. 또한, 시료 4, 시료 5, 시료 6 및 시료 8은 모두 시료 2에 비하여 낮은 압력으로 성막되어 있고, 주상 산화 아연 클러스터의 혼입에 의한 결함 생성이 일어나기 어려운 조건이라고 생각할 수 있다.
구리의 확산을 평가하기 위해 상기 시료에 대하여, 유리 기판측부터 막을 에칭하면서 SIMS를 수행하였다. 깊이에 대한 구리 농도의 프로파일을 도 36에 도시하였다. 또한, 도 36의 (A), 도 36의 (B), 도 36의 (C), 도 36의 (D)는 각각 시료 4, 시료 5, 시료 6, 시료 8에 대응한다.
어느 시료에 있어서도, 도 29와 비교하여 구리의 확산이 억제되어 있는 것을 알 수 있었다. 따라서, 예를 들어, 이 조건으로 구리의 확산을 차단하기(1×1018atoms/㎤ 미만으로 하기) 위해서는, 시료 4, 시료 5, 시료 6, 시료 8의 In-Ga-Zn 산화물막을 20nm 이상의 두께로 하면 좋은 것 등을 판독할 수 있다.
따라서, 시료 8과 같이 결정립계 등의 결함이 저감된 In-Ga-Zn 산화물막은 구리의 확산을 차단하는 기능을 갖는 것을 알 수 있다. 또한, 결함이 저감되어 있기 때문에, 트랜지스터의 반도체막에 사용하였을 때에, 우수한 전기 특성과 높은 신뢰성을 실현할 수 있음이 시사된다.
10: 전자총실
12: 광학계
14: 시료실
16: 광학계
18: 카메라
20: 관찰실
22: 필름실
24: 전자
28: 물질
32: 형광판
100: 펠릿
100a: 펠릿
100b: 펠릿
101: 이온
102: 주상 산화 아연 클러스터
103: CAAC-OS막
104: 산화 아연 분자
105: 벽개면
107: 플라즈마
120: 기판
130: 타깃
140: 가스 공급구
150: 배기구
160: 배출물
170: 성막실
200: 기판
202: 하지 절연막
204: 게이트 전극
206: 산화물 반도체막
212: 게이트 절연막
216a: 소스 전극
216b: 드레인 전극
218: 보호 절연막
226a: 배선
226b: 배선
300: 기판
302: 하지 절연막
304: 게이트 전극
306: 산화물 반도체막
312: 게이트 절연막
316a: 소스 전극
316b: 드레인 전극
318: 보호 절연막
326a: 배선
326b: 배선
400: 기판
404: 게이트 전극
406: 산화물 반도체막
412: 게이트 절연막
416a: 소스 전극
416b: 드레인 전극
418: 보호 절연막
426a: 배선
426b: 배선
500: 메모리셀
511: 트랜지스터
512: 트랜지스터
513: 트랜지스터
514: 용량 소자
600: 기억 장치
602: 기억 소자부
604: 구동 회로
606: 구동 회로
608: 기억 소자
610: 기억 회로
612: 기억 회로
614: 트랜지스터
616: 트랜지스터
618: 트랜지스터
620: 트랜지스터
622: 트랜지스터
624: 트랜지스터
626: 트랜지스터
628: 트랜지스터
630: 단자
632: 단자
634: 단자
636: 단자
638: 단자
640: 데이터 유지부
642: 데이터 유지부
644: 데이터 유지부
646: 데이터 유지부
648: 용량 소자
650: 용량 소자
700: 성막 장치
701: 대기측 기판 공급실
702: 대기측 기판 반송실
703a: 로드록실
703b: 언로드록실
704: 반송실
705: 기판 가열실
706a: 성막실
706b: 성막실
706c: 성막실
751: 크라이오 트랩
752: 스테이지
761: 카세트 포트
762: 얼라이먼트 포트
763: 반송 로봇
764: 게이트 밸브
765: 가열 스테이지
766: 타깃
767: 방착판
768: 기판 스테이지
769: 기판
770: 진공 펌프
771: 크라이오 펌프
772: 터보 분자 펌프
780: 질량 유량 컨트롤러
781: 정제기
782: 가스 가열 기구
811: 기판
813: 게이트 전극
815: 게이트 절연막
815a: 질화물 절연막
815b: 산화물 절연막
817a: 산화물 반도체막
817b: 도전막
819: 전극
820: 전극
883: 산화물 절연막
885: 산화물 절연막
887: 질화물 절연막
891: 게이트 전극
892: 전극
893: 개구부
894: 개구부
901: 화소부
902: 트랜지스터
903: 화소
904: 주사선 구동 회로
905: 용량 소자
905a: 용량 소자
906: 신호선 구동 회로
907: 주사선
909: 신호선
915: 용량선
921: 액정 소자
931: 발광 소자
933: 트랜지스터
935: 트랜지스터
937: 배선
939: 배선
941: 배선
1141: 스위칭 소자
1142: 메모리셀
1143: 메모리셀군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
8000: 텔레비전 장치
8001: 하우징
8002: 표시부
8003: 스피커부
8100: 경보 장치
8101: 마이크로 컴퓨터
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 문
8303: 냉동실용 문
8304: CPU
9700: 전기 자동차
9701: 2차 전지
9702: 제어 회로
9703: 구동 장치
9704: 처리 장치

Claims (20)

  1. 기판 위의 산화물 반도체막으로서,
    상기 산화물 반도체막은 5 이하의 개소를 갖는 영역을 포함하고,
    상기 산화물 반도체막은 결정성 산화물 반도체막이고,
    전자선의 프로브 직경이 1 nm인 투과 전자 회절 장치를 사용하여 관측 개소가 1차원적으로 700 nm의 범위에서 변화할 때, 불연속 점들을 나타내는 투과 전자 회절 패턴이 5 이하의 개소에서 관측되는, 산화물 반도체막.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막은 인듐을 포함하는, 산화물 반도체막.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하는, 산화물 반도체막.
  4. 제 1 항에 있어서,
    상기 산화물 반도체막은 c-축이 상기 산화물 반도체막의 표면에 실질적으로 수직인 결정을 포함하는, 산화물 반도체막.
  5. 제 4 항에 있어서,
    상기 c-축과 상기 산화물 반도체막의 표면 사이의 각도는 80°이상, 100°이하인, 산화물 반도체막.
  6. 기판 위의 산화물 반도체막으로서,
    상기 산화물 반도체막은 (00x) 평면에 배향성을 갖고,
    x는 자연수이고,
    상기 산화물 반도체막은 결정성 산화물 반도체막이고,
    상기 산화물 반도체막은 8 이하의 개소를 갖는 영역을 포함하고,
    전자선의 프로브 직경이 1 nm인 투과 전자 회절 장치를 사용하여 관측 개소가 1차원적으로 700 nm의 범위에서 변화할 때, 입사 방위 <010>에 대한 (00x)면 이외의 면을 포함하는 투과 전자 회절 패턴이 8 이하의 개소에서 관측되는, 산화물 반도체막.
  7. 제 6 항에 있어서,
    상기 산화물 반도체막은 인듐을 포함하는, 산화물 반도체막.
  8. 제 6 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하는, 산화물 반도체막.
  9. 제 6 항에 있어서,
    상기 산화물 반도체막은 c-축이 상기 산화물 반도체막의 표면에 실질적으로 수직인 결정을 포함하는, 산화물 반도체막.
  10. 제 9 항에 있어서,
    상기 c-축과 상기 산화물 반도체막의 표면 사이의 각도는 80°이상, 100°이하인, 산화물 반도체막.
  11. 반도체 장치로서,
    기판;
    상기 기판 위의 게이트 전극;
    산화물 반도체막; 및
    상기 게이트 전극과 상기 산화물 반도체막 사이의 게이트 절연막을 포함하고,
    상기 산화물 반도체막은 결정성 산화물 반도체막이고,
    상기 산화물 반도체막은 5 이하의 개소를 갖는 영역을 포함하고,
    전자선의 프로브 직경이 1 nm인 투과 전자 회절 장치를 사용하여 관측 개소가 1차원적으로 700 nm의 범위에서 변화할 때, 불연속 점들을 나타내는 투과 전자 회절 패턴이 5 이하의 개소에서 관측되는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 산화물 반도체막은 인듐을 포함하는, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하는, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 산화물 반도체막은 c-축이 상기 산화물 반도체막의 표면에 실질적으로 수직인 결정을 포함하는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 c-축과 상기 산화물 반도체막의 표면 사이의 각도는 80°이상, 100°이하인, 반도체 장치.
  16. 반도체 장치로서,
    기판;
    상기 기판 위의 게이트 전극;
    산화물 반도체막; 및
    상기 게이트 전극과 상기 산화물 반도체막 사이의 게이트 절연막을 포함하고,
    상기 산화물 반도체막은 결정성 산화물 반도체막이고,
    상기 산화물 반도체막은 (00x) 평면에 배향성을 갖고,
    x는 자연수이고,
    상기 산화물 반도체막은 8 이하의 개소를 갖는 영역을 포함하고,
    전자선의 프로브 직경이 1 nm인 투과 전자 회절 장치를 사용하여 관측 개소가 1차원적으로 700 nm의 범위에서 변화할 때, 입사 방위 <010>에 대한 (00x)면 이외의 면을 포함하는 투과 전자 회절 패턴이 8 이하의 개소에서 관측되는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 산화물 반도체막은 인듐을 포함하는, 반도체 장치.
  18. 제 16 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨 및 아연을 포함하는, 반도체 장치.
  19. 제 16 항에 있어서,
    상기 산화물 반도체막은 c-축이 상기 산화물 반도체막의 표면에 실질적으로 수직인 결정을 포함하는, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 c-축과 상기 산화물 반도체막의 표면 사이의 각도는 80°이상, 100°이하인, 반도체 장치.
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