KR20150015189A - 고속 Ｆａｉｌ Ｍｅｍｏｒｙ 데이터 취득 장치 및 그 방법 - Google Patents

고속 Ｆａｉｌ Ｍｅｍｏｒｙ 데이터 취득 장치 및 그 방법 Download PDF

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Abstract

본 발명은 고속 Fail Memory 데이터 취득 장치 및 그 방법에 관한 것으로서, 피 측정 메모리(DUT)에 기록하기 위한 패턴을 발생시키고, 피 측정 메모리(DUT)로부터 기록된 DUT 기록 데이터를 수신하는 패턴발생기(1); 패턴발생기(1)로부터 인가받은 DUT 기록 데이터와, 이와 대응하도록 기 발생시킨 패턴을 불량분석기(3)로 전송하는 데이터 전송장치(2); 및 데이터 전송장치(2)로부터 수신한 DUT 기록 데이터와 DUT 기록 데이터와 대응하도록 기 발생된 패턴을 분석하여 불량 분석정보를 생성하는 불량분석기(3);를 포함한다.
상기와 같은 본 발명에 따르면, 불량 분석 시간을 앞당길 수 있는 데이터 전송장치(FIFO)를 구성하여 테스트 종료 이전에 불량분석을 미리 처리 할 수 있도록 함으로써, 전체 불량 분석시간을 단축시키고, 불량분석을 위한 하드웨어적 제약을 극복하는 효과가 있다.

Description

고속 Ｆａｉｌ Ｍｅｍｏｒｙ 데이터 취득 장치 및 그 방법{APPARATUS FOR ACQUIRING DATA OF FAST FAIL MEMORY AND METHOD THEREFOR}
본 발명은 고속 Fail Memory 데이터 취득 장치 및 그 방법에 관한 것으로 더욱 상세하게는, 메모리 시험장치에 있어서 불량 분석을 위한 FM(Fail Memory) 운용에 있어서, 테스트 종료 이전에도 패턴발생기에 기록한 데이터와 피 측정 메모리로부터 독출된 데이터 비교를 통해 실시간으로 불량정보를 취득하는 기술에 관한 것이다.
종래의 메모리 시험 장치의 경우, 테스트 하려는 메모리(DUT: Device Under Test)와 이를 시험하기 위한 패턴발생기(Pattern Generator)가 결합되어 피 측정 메모리에 일정한 데이터를 기록하고, 이를 다시 독출하여 이상 유무를 판단하게 된다.
대한민국 등록특허 제540506호(메모리 소자 테스트를 위한 알고리즘 패턴 생성기 및 이를이용한 메모리 테스터)에는, 각 클럭 사이클에 대해서 데이터 생성부에서 생성된 데이터와 테스트 데이터를 비교하고 불량 메모리에 대한 정보를 저장하는 데이터 비교부에 대한 기술이 개시된바 있다.
이때, 불량 데이터에 대하 분석은, 단순히 데이터의 일치/불일치뿐만 아니라 해당 메모리의 불량 어드레스 정보 및 데이터를 알 수 있어야 정확한 불량 분석 및 복구 과정의 정보를 알 수 있다.
그러나, 이 정보를 얻기 위해서는, 패턴발생기에서 기록한 데이터와 피 측정 메모리로부터 독출한 데이터를 비교하고, 그 결과를 별도의 기록 공간에 저장하며, 테스트가 완전히 종료된 이후, 별도의 기록 공간에서부터 컴퓨터 등의 불량 분석기를 통해 이상 유무 분석이 가능한 단점이 있다.
정리하면, 도 1에 도시된 바와 같이, 종래의 기술에선 패턴발생기(1) 에서 불량 정보를 기록하기 위해서, FM에(2) 저장하는 동안 PC를 포함하는 불량분석기(3)에서는 불량 분석 정보에 접근 할 수 없다.
즉, 불량을 분석하기 위해서는, 패턴발생기(1)의 패턴 발생을 종료한 이후에 접근이 가능 하다. 따라서, 패턴발생기(1)의 패턴프로그램 종료 이후로의 불량 분석 작업이 이루어지게 되어 패턴발생기(1)의 패턴 수행 시간과 불량 분석 시간이 최종 불량 분석 시간이 된다.
또한, 한 번에 저장할 수 있는 분량 분석 정보량이 FM(2)보다 큰 경우, 저장이 불가능하고, 이럴 경우, 동일한 작업을 수회에 거쳐 반복하여 패턴을 수행해야만 하는 문제점이 있다.
본 발명의 목적은, 불량 분석 시간을 앞당길 수 있는 데이터 전송장치(FIFO)를 구성하여 테스트 종료 이전에 불량분석을 미리 처리 할 수 있도록 함으로써, 전체 불량 분석시간을 단축시키고, 불량분석을 위한 하드웨어적 제약을 극복하는데 그 목적이 있다.
이러한 기술적 과제를 달성하기 위한 본 발명의 고속 Fail Memory 데이터 취득 장치는, 피 측정 메모리(DUT)에 기록하기 위한 패턴을 발생시키고, 피 측정 메모리(DUT)로부터 기록된 DUT 기록 데이터를 수신하는 패턴발생기(1); 패턴발생기(1)로부터 인가받은 DUT 기록 데이터와, 이와 대응하도록 기 발생시킨 패턴을 불량분석기(3)로 전송하는 데이터 전송장치(2); 및 데이터 전송장치(2)로부터 수신한 DUT 기록 데이터와 DUT 기록 데이터와 대응하도록 기 발생된 패턴을 분석하여 불량 분석정보를 생성하는 불량분석기(3);를 포함한다.
또한, 패턴발생기(1)는, 피 측정 메모리(DUT)에 기록하기 위한 패턴을 발생시켜 피 측정 메모리(DUT)로 전송하되, 피 측정 메모리(DUT)로부터 기록된 DUT 기록 데이터를 수신하여 기 발생시킨 패턴과 함께 데이터 전송장치(2)로 인가하는 것을 특징으로 한다.
또한, 데이터 전송장치(2)는, 패턴발생기(1)로부터 피 측정 메모리(DUT)에 기록하기 위한 패턴, 및 패턴과 대응하여 기록된 DUT 기록 데이터를 인가받아 불량분석기(3)로 전송하되, FIFO(First In First Out) 제어에 따라 패턴발생기(1)로부터 인가받은 피 측정 메모리(DUT)에 기록하기 위한 패턴, 및 패턴과 대응하여 기록된 DUT 기록 데이터를 순서대로 불량분석기(3) 측으로 전송하는 것을 특징으로 한다.
그리고, 불량분석기(3)는, 데이터 전송장치(2)로부터 수신한 패턴발생기(1)의 패턴과 피 측정 메모리(DUT)의 DUT 기록 데이터를 비교하여 일치하는지 여부를 판단하되, 패턴발생기(1)의 패턴과 DUT 기록 데이터가 일치하지 않는 경우, 일치하지 않는 DUT 기록 데이터 및 이와 대응하는 메모리 불량 어드레스를 추출하여 불량정보를 생성하는 것을 특징으로 한다.
한편, 전술한 장치를 기반으로 하는 본 발명의 고속 Fail Memory 데이터 취득 방법은, 패턴발생기(1)가 피 측정 메모리(DUT)에 기록하기 위한 패턴을 발생시키고, 피 측정 메모리(DUT)로부터 기록된 DUT 기록 데이터를 수신하는 (a) 단계; 데이터 전송장치(2)가 패턴발생기(1)로부터 인가받은 DUT 기록 데이터와, 이와 대응하도록 기 발생시킨 패턴을 불량분석기(3)로 전송하는 (b) 단계; 및 불량분석기(3)가 데이터 전송장치(2)로부터 수신한 DUT 기록 데이터와 DUT 기록 데이터와 대응하도록 기 발생된 패턴을 분석하여 불량 분석정보를 생성하는 (c) 단계;를 포함한다.
그리고, (c) 단계는, 불량분석기(3)가 데이터 전송장치(2)로부터 수신한 패턴발생기(1)의 패턴과 피 측정 메모리(DUT)의 DUT 기록 데이터를 비교하여 일치하는지 여부를 판단하는 (c-1) 단계; 및 (c-1)단계의 판단결과, 패턴발생기(1)의 패턴과 DUT 기록 데이터가 일치하지 않는 경우, 불량분석기(3)가 일치하지 않는 DUT 기록 데이터 및 이와 대응하는 메모리 불량 어드레스를 추출하여 불량정보를 생성하는 (c-2) 단계;를 포함한다.
상기와 같은 본 발명에 따르면, 불량 분석 시간을 앞당길 수 있는 데이터 전송장치(FIFO)를 구성하여 테스트 종료 이전에 불량분석을 미리 처리 할 수 있도록 함으로써, 전체 불량 분석시간을 단축시키고, 불량분석을 위한 하드웨어적 제약을 극복하는 효과가 있다.
도 1은 종래의 패턴발생기와 불량분석을 위한 장치 구조를 도시한 구성도.
도 2는 본 발명에 따른 고속 Fail Memory 데이터 취득 장치를 도시한 구성도.
도 3은 본 발명에 따른 고속 Fail Memory 데이터 취득 방법을 도시한 순서도.
도 4는 본 발명에 따른 고속 Fail Memory 데이터 취득 방법의 제S30단계에 대한 세부과정을 도시한 순서도.
본 발명의 구체적인 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다. 또한, 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
도 2에 도시된 바와 같이 본 발명에 따른 고속 Fail Memory 데이터 취득 장치(A)는, 피 측정 메모리(DUT)에 기록하기 위한 패턴을 발생시키고, 피 측정 메모리(DUT)로부터 기록된 데이터(이하, 'DUT 기록 데이터')를 수신하는 패턴발생기(1), 패턴발생기(1)로부터 인가받은 DUT 기록 데이터와, 이와 대응하도록 기 발생시킨 패턴을 불량분석기(3)로 전송하는 데이터 전송장치(2), 및 데이터 전송장치(2)로부터 수신한 DUT 기록 데이터와 DUT 기록 데이터와 대응하도록 기 발생된 패턴을 분석하여 불량 분석정보를 생성하는 불량분석기(3)를 포함하여 구성된다.
구체적으로, 패턴발생기(1)는 피 측정 메모리(DUT)에 기록하기 위한 패턴을 발생시켜 피 측정 메모리(DUT)로 전송하고, 피 측정 메모리(DUT)로부터 기록된 DUT 기록 데이터를 수신하여 기 발생시킨 패턴과 함께 데이터 전송장치(2)로 인가한다.
또한, 데이터 전송장치(2)는 패턴발생기(1)로부터 피 측정 메모리(DUT)에 기록하기 위한 패턴, 및 패턴과 대응하여 기록된 DUT 기록 데이터를 인가받아 불량분석기(3)로 전송한다.
이때, 데이터 전송장치(2)는 FIFO(First In First Out) 제어에 따라 패턴발생기(1)로부터 인가받은 피 측정 메모리(DUT)에 기록하기 위한 패턴, 및 패턴과 대응하여 기록된 DUT 기록 데이터를 순서대로 불량분석기(3)측으로 전송한다.
그리고, 불량분석기(3)는 데이터 전송장치(2)로부터 수신한 패턴발생기(1)의 패턴과 피 측정 메모리(DUT)의 DUT 기록 데이터를 비교하여 일치하는지 여부를 판단하되, 패턴발생기(1)의 패턴과 DUT 기록 데이터가 일치하지 않는 경우, 일치하지 않는 DUT 기록 데이터 및 이와 대응하는 메모리 불량 어드레스를 추출하여 불량정보를 생성한다.
이때, 분량분석기(3)는 PC의 하드디스크 형태로 구성되어 종래의 FM(Fail Memory) 대비 고용량의 데이터 저장장치로 구성된다.
이하, 도 3을 참조하여 본 발명에 따른 고속 Fail Memory 데이터 취득 방법에 대해 살피면 아래와 같다.
먼저, 패턴발생기(1)가 피 측정 메모리(DUT)에 기록하기 위한 패턴을 발생시키고, 피 측정 메모리(DUT)로부터 기록된 DUT 기록 데이터를 수신한다(S10).
이어서, 데이터 전송장치(2)가 패턴발생기(1)로부터 인가받은 DUT 기록 데이터와, 이와 대응하도록 기 발생시킨 패턴을 불량분석기(3)로 전송한다(S20).
그리고, 불량분석기(3)가 데이터 전송장치(2)로부터 수신한 DUT 기록 데이터와 DUT 기록 데이터와 대응하도록 기 발생된 패턴을 분석하여 불량 분석정보를 생성한다(S30).
이하, 도 4를 참조하여 본 발명에 따른 고속 Fail Memory 데이터 취득 방법의 제S30단계의 세부과정에 대해 살피면 아래와 같다.
제S20단계 이후, 불량분석기(3)가 데이터 전송장치(2)로부터 수신한 패턴발생기(1)의 패턴과 피 측정 메모리(DUT)의 DUT 기록 데이터를 비교하여 일치하는지 여부를 판단한다(S31).
제S31단계의 판단결과, 패턴발생기(1)의 패턴과 DUT 기록 데이터가 일치하지 않는 경우, 불량분석기(3)가 일치하지 않는 DUT 기록 데이터 및 이와 대응하는 메모리 불량 어드레스를 추출하여 불량정보를 생성한다(S32).
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등 물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
A: 고속 Fail Memory 데이터 취득 장치
1: 패턴발생기 2: 데이터 전송장치
3: 불량분석기

Claims (6)

  1. Fail Memory 데이터 취득 장치에 있어서,
    피 측정 메모리(DUT)에 기록하기 위한 패턴을 발생시키고, 피 측정 메모리(DUT)로부터 기록된 DUT 기록 데이터를 수신하는 패턴발생기(1);
    상기 패턴발생기(1)로부터 인가받은 DUT 기록 데이터와, 이와 대응하도록 기 발생시킨 패턴을 불량분석기(3)로 전송하는 데이터 전송장치(2); 및
    상기 데이터 전송장치(2)로부터 수신한 DUT 기록 데이터와 DUT 기록 데이터와 대응하도록 기 발생된 패턴을 분석하여 불량 분석정보를 생성하는 불량분석기(3);를 포함하는 것을 특징으로 하는 고속 Fail Memory 데이터 취득 장치.
  2. 제1항에 있어서,
    상기 패턴발생기(1)는,
    상기 피 측정 메모리(DUT)에 기록하기 위한 패턴을 발생시켜 피 측정 메모리(DUT)로 전송하되,
    상기 피 측정 메모리(DUT)로부터 기록된 DUT 기록 데이터를 수신하여 기 발생시킨 패턴과 함께 상기 데이터 전송장치(2)로 인가하는 것을 특징으로 하는 고속 Fail Memory 데이터 취득 장치.
  3. 제1항에 있어서,
    상기 데이터 전송장치(2)는,
    상기 패턴발생기(1)로부터 피 측정 메모리(DUT)에 기록하기 위한 패턴, 및 패턴과 대응하여 기록된 DUT 기록 데이터를 인가받아 상기 불량분석기(3)로 전송하되,
    FIFO(First In First Out) 제어에 따라 상기 패턴발생기(1)로부터 인가받은 피 측정 메모리(DUT)에 기록하기 위한 패턴, 및 패턴과 대응하여 기록된 DUT 기록 데이터를 순서대로 상기 불량분석기(3) 측으로 전송하는 것을 특징으로 하는 고속 Fail Memory 데이터 취득 장치.
  4. 제1항에 있어서,
    상기 불량분석기(3)는,.
    상기 데이터 전송장치(2)로부터 수신한 패턴발생기(1)의 패턴과 피 측정 메모리(DUT)의 DUT 기록 데이터를 비교하여 일치하는지 여부를 판단하되,
    상기 패턴발생기(1)의 패턴과 DUT 기록 데이터가 일치하지 않는 경우, 일치하지 않는 DUT 기록 데이터 및 이와 대응하는 메모리 불량 어드레스를 추출하여 불량정보를 생성하는 것을 특징으로 하는 고속 Fail Memory 데이터 취득 장치.
  5. Fail Memory 데이터 취득 방법에 있어서,
    (a) 패턴발생기(1)가 피 측정 메모리(DUT)에 기록하기 위한 패턴을 발생시키고, 피 측정 메모리(DUT)로부터 기록된 DUT 기록 데이터를 수신하는 단계;
    (b) 데이터 전송장치(2)가 패턴발생기(1)로부터 인가받은 DUT 기록 데이터와, 이와 대응하도록 기 발생시킨 패턴을 불량분석기(3)로 전송하는 단계; 및
    (c) 불량분석기(3)가 데이터 전송장치(2)로부터 수신한 DUT 기록 데이터와 DUT 기록 데이터와 대응하도록 기 발생된 패턴을 분석하여 불량 분석정보를 생성하는 단계;를 포함하는 것을 특징으로 하는 고속 Fail Memory 데이터 취득 방법.
  6. 제5항에 있어서,
    상기 (c) 단계는,
    (c-1) 불량분석기(3)가 데이터 전송장치(2)로부터 수신한 패턴발생기(1)의 패턴과 피 측정 메모리(DUT)의 DUT 기록 데이터를 비교하여 일치하는지 여부를 판단하는 단계; 및
    (c-2) 상기 (c-1)단계의 판단결과, 패턴발생기(1)의 패턴과 DUT 기록 데이터가 일치하지 않는 경우, 불량분석기(3)가 일치하지 않는 DUT 기록 데이터 및 이와 대응하는 메모리 불량 어드레스를 추출하여 불량정보를 생성하는 단계;를 포함하는 것을 특징으로 하는 고속 Fail Memory 데이터 취득 방법.
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US14/446,462 US9312030B2 (en) 2013-07-31 2014-07-30 Apparatus and method for acquiring data of fast fail memory
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102013643B1 (ko) * 2018-04-13 2019-10-21 주식회사 엑시콘 고속 번인 테스트 장치 및 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101522292B1 (ko) * 2013-07-31 2015-05-21 주식회사 유니테스트 메모리 테스트 동시 판정 시스템
CN109346119B (zh) * 2018-08-30 2021-07-23 武汉精鸿电子技术有限公司 一种半导体存储器老化测试核心板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63265181A (ja) * 1987-04-22 1988-11-01 Nec Corp フアンクシヨンテスタ
DE69220262T2 (de) * 1991-03-08 1997-09-18 Matsushita Electric Ind Co Ltd Einrichtung zur Datenübertragung
JP3049343B2 (ja) * 1991-11-25 2000-06-05 安藤電気株式会社 メモリ試験装置
JPH07147100A (ja) * 1993-11-22 1995-06-06 Ando Electric Co Ltd 不良判定データ書き込み装置
GB0026849D0 (en) * 2000-11-03 2000-12-20 Acuid Corp Ltd DDR SDRAM memory test system with fault strobe synchronization
JP4241157B2 (ja) * 2003-04-16 2009-03-18 株式会社アドバンテスト 試験装置
JP2005010095A (ja) * 2003-06-20 2005-01-13 Advantest Corp 半導体試験装置
KR100540506B1 (ko) 2004-08-03 2006-01-11 주식회사 유니테스트 메모리 소자 테스트를 위한 알고리즘 패턴 생성기 및 이를이용한 메모리 테스터
TWI252397B (en) * 2004-09-17 2006-04-01 Ind Tech Res Inst Method and apparatus of built-in self-diagnosis and repair in a memory with syndrome identification
KR100736675B1 (ko) * 2006-08-01 2007-07-06 주식회사 유니테스트 반도체 소자 테스트 장치
JP2010061777A (ja) * 2008-09-08 2010-03-18 Yokogawa Electric Corp メモリテスト装置
JP5194067B2 (ja) * 2010-07-08 2013-05-08 アンリツ株式会社 誤り率測定装置及び誤り率測定方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102013643B1 (ko) * 2018-04-13 2019-10-21 주식회사 엑시콘 고속 번인 테스트 장치 및 방법

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