JP2016164577A

JP2016164577A - 高速フェイルメモリデータ取得装置およびその方法

Info

Publication number: JP2016164577A
Application number: JP2016108477A
Authority: JP
Inventors: サンユ，ホ; Ho Sang You
Original assignee: UniTest Inc
Current assignee: UniTest Inc
Priority date: 2013-07-31
Filing date: 2016-05-31
Publication date: 2016-09-08
Also published as: JP2015031690A; US9312030B2; KR20150015189A; US20150039951A1; KR101530587B1

Abstract

【課題】高速フェイルメモリデータ取得装置およびその方法を提供する。
【解決手段】本発明の高速フェイルメモリデータ取得装置は、被測定メモリ（ＤＵＴ）に記録するためのパターンを発生させ、被測定メモリ（ＤＵＴ）から記録されたＤＵＴ記録データを受信するパターン発生器（１）と、パターン発生器（１）から印加を受けたＤＵＴ記録データおよび該ＤＵＴ記録データに対応するように既に発生したパターンを不良分析器（３）へ伝送するデータ伝送装置（２）と、データ伝送装置（２）から受信したＤＵＴ記録データおよび該ＤＵＴ記録データに対応するように既に発生したパターンを分析して不良分析情報を生成する不良分析器（３）と、を備えている。
【選択図】図２

Description

本発明は、高速フェイル（ｆａｉｌ）メモリデータ取得装置およびその方法に関し、さらに詳しくは、メモリ試験装置における不良分析のためのＦＭ（フェイルメモリ：ＦａｉｌＭｅｍｏｒｙ）運用において、テスト終了以前にも、パターン発生器に記録したデータと被測定メモリから読み出されたデータとの比較によって実時間で不良情報を取得する技術に関する。

従来のメモリ試験装置の場合、テストしようとするメモリ（ＤＵＴ：ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ）とこれを試験するためのパターン発生器（ＰａｔｔｅｒｎＧｅｎｅｒａｔｏｒ）とが結合して被測定メモリに一定のデータを記録し、これをさらに読み出して異常有無を判断する。

特許文献１（メモリ素子テストのためのアルゴリズムパターン生成器およびこれを用いたメモリテスト）には、各クロックサイクルに対してデータ生成部で生成したデータとテストデータとを比較し、不良メモリに対する情報を格納するデータ比較部に対する技術が開示されている。
この際、不良データの分析では、正確な不良分析および復旧過程の情報を知るためには単にデータの一致／不一致だけでなく、該当メモリの不良アドレス情報およびデータを知らなければならない。

ところが、この情報を得るためには、パターン発生器で記録したデータと被測定メモリから読み出したデータとを比較し、その結果を別途の記録空間に格納し、テストが完全に終了した後、別途の記録空間からコンピュータなどの不良分析器を介さないと異常有無を分析することができないという欠点がある。

まとめると、図１に示すように、従来の技術では、パターン発生器１で不良情報を記録するために、ＦＭ２に格納する間に、ＰＣを含む不良分析器３では不良分析情報に接近することができない。
すなわち、不良を分析するためには、パターン発生器１のパターン発生を終了した後に接近が可能である。よって、パターン発生器１のパターンプログラム終了後の不良分析作業が行われることになり、パターン発生器１のパターン遂行時間および不良分析時間が最終不良分析時間となる。

また、一度で格納することが可能な不良分析情報量がＦＭ２より大きければ、格納が不可能であり、このような場合、同一の作業を数回にわたって反復してパターンを行わなければならないという問題点がある。

韓国登録特許第５４０５０６号

本発明の目的は、不良分析時間を繰り上げることが可能なデータ伝送装置（ＦＩＦＯ）を構成し、テスト終了前に不良分析を予め処理することができるようにすることにより、全体不良分析時間を短縮させ、不良分析のためのハードウェア的制約を克服することにある。

上記技術的課題を達成するために、本発明の高速フェイルメモリデータ取得装置は、被測定メモリ（ＤＵＴ）に記録するためのパターンを発生させ、前記被測定メモリ（ＤＵＴ）から記録されたＤＵＴ記録データを受信するパターン発生器と、前記パターン発生器から印加を受けたＤＵＴ記録データおよび該ＤＵＴ記録データに対応するように既に発生したパターンを不良分析器へ伝送するデータ伝送装置と、前記データ伝送装置から受信したＤＵＴ記録データ、および該ＤＵＴ記録データに対応するように既に発生したパターンを分析して不良分析情報を生成する不良分析器と、を備えている。

また、前記パターン発生器は、被測定メモリ（ＤＵＴ）に記録するためのパターンを発生させて前記被測定メモリ（ＤＵＴ）へ伝送し、前記被測定メモリ（ＤＵＴ）から記録されたＤＵＴ記録データを受信し、既に発生させたパターンと共に前記データ伝送装置へ印加することを特徴とする。

また、前記データ伝送装置は、前記パターン発生器から前記被測定メモリ（ＤＵＴ）に記録するためのパターンおよび該パターンに対応して記録されたＤＵＴ記録データの印加を受けて前記不良分析器へ伝送し、ＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）制御に基づいて、前記パターン発生器から印加を受けた前記被測定メモリ（ＤＵＴ）に記録するためのパターンおよび該パターンに対応して記録されたＤＵＴ記録データを順序通り前記不良分析器側へ伝送することを特徴とする。

また、前記不良分析器は、前記データ伝送装置から受信した前記パターン発生器のパターンと前記被測定メモリ（ＤＵＴ）のＤＵＴ記録データとを比較して一致するか否かを判断し、前記パターン発生器のパターンとＤＵＴ記録データとが一致しない場合、一致しないＤＵＴ記録データおよびこれに対応するメモリ不良アドレスを抽出して不良情報を生成することを特徴とする。

一方、前述した装置に基づく本発明の高速フェイルメモリデータ取得方法は、パターン発生器が、被測定メモリ（ＤＵＴ）に記録するためのパターンを発生させ、前記被測定メモリ（ＤＵＴ）から記録されたＤＵＴ記録データを受信する（ａ）段階と、データ伝送装置が、前記パターン発生器から印加を受けたＤＵＴ記録データ、および該ＤＵＴ記録データに対応するように既に発生させたパターンを不良分析器へ伝送する（ｂ）段階と、前記不良分析器が、前記データ伝送装置から受信したＤＵＴ記録データ、および該ＤＵＴ記録データに対応するように既に発生したパターンを分析して不良分析情報を生成する（ｃ）段階と、を備えている。

（ｃ）段階は、前記不良分析器が、前記データ伝送装置から受信した前記パターン発生器のパターンと前記被測定メモリ（ＤＵＴ）のＤＵＴ記録データとを比較して一致するか否かを判断する（ｃ−１）段階と、（ｃ−１）段階で判断した結果、前記パターン発生器のパターンと前記ＤＵＴ記録データとが一致しない場合、前記不良分析器が、一致しないＤＵＴ記録データおよびこれに対応するメモリ不良アドレスを抽出して不良情報を生成する（ｃ−２）段階と、を含む。

前述したような本発明によれば、不良分析時間を繰り上げることが可能なデータ伝送装置（ＦＩＦＯ）を構成し、テスト終了前に不良分析を予め処理することができるようにすることにより、全体不良分析時間を短縮させ、不良分析のためのハードウェア的制約を克服できるという効果がある。

従来のパターン発生器と不良分析のための装置構造を示す構成図である。本発明に係る高速フェイルメモリデータ取得装置を示す構成図である。本発明に係る高速フェイルメモリデータ取得方法を示すフローチャートである。本発明に係る高速フェイルメモリデータ取得方法のＳ３０段階の詳細過程を示すフローチャートである。

本発明の具体的な特徴および利点は、添付図面に基づく以下の詳細な説明からさらに明白になるであろう。これに先立ち、本明細書および請求の範囲に使用された用語または単語は、発明者が自分の発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に基づき、本発明の技術的思想に符合する意味と概念で解釈されなければならない。なお、本発明に関連した公知の機能およびその構成に対する具体的な説明が本発明の要旨を無駄に乱すおそれがあると判断された場合は、その具体的な説明を省略する。

図２に示すように、本発明に係る高速フェイルメモリデータ取得装置Ａは、被測定メモリ（ＤＵＴ）に記録するためのパターンを発生させ、被測定メモリ（ＤＵＴ）から記録されたデータ（以下、「ＤＵＴ記録データ」）を受信するパターン発生器１と、パターン発生器１から印加を受けたＤＵＴ記録データ、およびこれに対応するように既に発生させたパターンを不良分析器３へ伝送するデータ伝送装置２と、データ伝送装置２から受信したＤＵＴ記録データ、および該ＤＵＴ記録データに対応するように既に発生したパターンを分析して不良分析情報を生成する不良分析器３と、を備えている。

具体的に、パターン発生器１は、被測定メモリ（ＤＵＴ）に記録するためのパターンを発生させて被測定メモリ（ＤＵＴ）へ伝送し、被測定メモリ（ＤＵＴ）から記録されたＤＵＴ記録データを受信し、既に発生させたパターンと共にデータ伝送装置２へ印加する。

また、データ伝送装置２は、パターン発生器１から被測定メモリ（ＤＵＴ）に記録するためのパターンおよび該パターンに対応して記録されたＤＵＴ記録データの印加を受けて不良分析器３へ伝送する。
この際、データ伝送装置２は、ＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）制御に基づいて、パターン発生器１から印加を受けた被測定メモリ（ＤＵＴ）に記録するためのパターン、および該パターンに対応して記録されたＤＵＴ記録データを順序通り不良分析器３側へ伝送する。

また、不良分析器３は、データ伝送装置２から受信したパターン発生器１のパターンと、被測定メモリ（ＤＵＴ）のＤＵＴ記録データとを比較して一致するか否かを判断し、パターン発生器１のパターンとＤＵＴ記録データとが一致しない場合、一致しないＤＵＴ記録データおよびこれに対応するメモリ不良アドレスを抽出して不良情報を生成する。
この際、不良分析器３は、ＰＣのハードディスクの形態をとり、従来のＦＭ（フェイルメモリ：ＦａｉｌＭｅｍｏｒｙ）に比べて高容量のデータ格納装置から構成される。

以下、図３を参照して、本発明に係る高速フェイルメモリデータ取得方法について考察する。
まず、パターン発生器１が、被測定メモリ（ＤＵＴ）に記録するためのパターンを発生させ、被測定メモリ（ＤＵＴ）から記録されたＤＵＴ記録データを受信する（Ｓ１０）。
次いで、データ伝送装置２が、パターン発生器１から印加を受けたＤＵＴ記録データおよび該ＤＵＴ記録データに対応するように既に発生したパターンを不良分析器３へ伝送する（Ｓ２０）。
また、不良分析器３が、データ伝送装置２から受信したＤＵＴ記録データおよび該ＤＵＴ記録データに対応するように既に発生したパターンを分析し、不良分析情報を生成する（Ｓ３０）。

以下、図４を参照して、本発明に係る高速フェイルメモリデータ取得方法のＳ３０段階の詳細過程について考察する。
Ｓ２０段階の後、不良分析器３が、データ伝送装置２から受信したパターン発生器１のパターンと、被測定メモリ（ＤＵＴ）のＤＵＴ記録データとを比較して一致するか否かを判断する（Ｓ３１）。
Ｓ３１段階で判断した結果、パターン発生器１のパターンとＤＵＴ記録データとが一致しない場合、不良分析器３が、一致しないＤＵＴ記録データおよび該ＤＵＴ記録データに対応するメモリ不良アドレスを抽出して不良情報を生成する（Ｓ３２）。

以上、本発明の技術的思想を例示するための好適な実施例について説明および図示したが、本発明はこれらに限定されるものではない。当該分野における通常の知識を有する者であれば、技術的思想の範疇から逸脱することなく、本発明に多数の変更および修正を加え得るのを理解するであろう。よって、それらの全ての適切な変更および修正とその均等物も本発明の範囲に属すると看做すべきであろう。

Ａ高速フェイルメモリデータ取得装置
１パターン発生器
２データ伝送装置
３不良分析器

Claims

フェイルメモリデータ取得装置において、
被測定メモリ（ＤＵＴ）を試験するためのパターンを発生させ、前記被測定メモリ（ＤＵＴ）に前記パターンを伝送するとともに、前記被測定メモリ（ＤＵＴ）からＤＵＴ記録データを受信するパターン発生器と、ここで、前記被測定メモリ（ＤＵＴ）は前記パターン発生器に接続されて、前記パターン発生器から受信した前記パターンを記録して前記記録されたパターンに対応する前記ＤＵＴ記録データを読み出し、
前記パターン発生器に接続されて、前記パターン発生器から前記パターンおよび前記ＤＵＴ記録データを受信し、前記パターン発生器から受信した前記ＤＵＴ記録データおよび前記パターンを不良分析器へ伝送するデータ伝送装置と、
前記データ伝送装置に接続されて、前記データ伝送装置から前記ＤＵＴ記録データおよび前記パターンを受信し、前記ＤＵＴ記録データと前記パターンとを比較して不良分析情報を生成する不良分析器と、を備えている、フェイルメモリデータ取得装置。
前記データ伝送装置は、前記パターン発生器から前記パターンおよび前記パターンに対応する前記ＤＵＴ記録データを受信し、これらをＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）の順序で前記不良分析器へ伝送する、請求項１に記載の装置。
前記パターンと前記ＤＵＴ記録データとを比較するとともに、前記パターンが前記パターンと対応する前記ＤＵＴ記録データと一致しない場合には、前記不良分析器は当該一致しないＤＵＴ記録データに対応するアドレスを抽出する、請求項１に記載の装置。
フェイルメモリデータ取得方法において、
パターン発生器において、被測定メモリ（ＤＵＴ）を試験するためのパターンを生成し、前記被測定メモリ（ＤＵＴ）へ前記パターンを伝送する段階と、
前記被測定メモリ（ＤＵＴ）において、前記パターン発生器から前記パターンを受信して前記被測定メモリ（ＤＵＴ）に前記パターンを記録する段階と、
前記パターン発生器において、前記被測定メモリ（ＤＵＴ）からＤＵＴ記録データを受信する段階と、ここで、前記ＤＵＴ記録データは前記被測定メモリ（ＤＵＴ）に記録された前記パターンに対応し、前記前記被測定メモリ（ＤＵＴ）から読み出されたものであり、
前記パターン発生器において、前記被測定メモリ（ＤＵＴ）から受信した前記ＤＵＴ記録データおよび前記パターンをデータ伝送装置に伝送する段階と、
前記データ伝送装置において、前記ＤＵＴ記録データおよび前記パターンを前記パターン発生器から受信する段階と、
前記データ伝送装置において、前記ＤＵＴ記録データおよび前記パターンを前記パターン発生器から不良分析器へ伝送する段階と、
前記不良分析器において、前記ＤＵＴ記録データおよび前記パターンを前記データ伝送装置から受信し、前記ＤＵＴ記録データと前記パターンとを比較して不良分析情報を生成する段階と、を含む、フェイルメモリデータ取得方法。
前記不良分析器において前記ＤＵＴ記録データと前記パターンとを比較した後に、前記パターンが前記パターンに対応する前記ＤＵＴ記録データと一致しない場合には、前記不良分析器において当該一致しないＤＵＴ記録データに対応するアドレスを抽出する、請求項４に記載のフェイルメモリデータ取得方法。