KR20150008182A

KR20150008182A - 고전압 스위치들에 대한 장치 및 방법

Info

Publication number: KR20150008182A
Application number: KR1020147034731A
Authority: KR
Inventors: 다민 진; 윌리엄 차우; 브라이언 청
Original assignee: 샌디스크 테크놀로지스, 인코포레이티드
Priority date: 2012-05-10
Filing date: 2013-04-29
Publication date: 2015-01-21
Also published as: US9575124B2; US20150054565A1; WO2013169516A1; CN104285155A; US20130300485A1; US8884679B2; EP2847602A1; CN104285155B

Abstract

고전압 스위치들을 통해 반도체 디바이스에 대한 고전압들을 연결하는 장치 및 방법이 개시된다. 고전압 스위치는 스위치 및 레벨 시프터를 포함한다. 상기 스위치는 전압원과 전압 출력 사이에서 정의된다. 상기 인에이블 라인은 상기 스위치의 제1 트랜지스터에 연결된다. 상기 레벨 시프터는 입력부 및 출력부를 포함한다. 특성 라인은 상기 레벨 시프터의 입력부에 연결되고 상기 레벨 시프터의 출력부는 상기 스위치의 제2 트랜지스터에 연결된다. 상기 레벨 시프터는 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 스위치에 연결된 파워 레일을 더 포함한다.

Description

고전압 스위치들에 대한 장치 및 방법{APPARATUS AND METHOD FOR HIGH VOLTAGE SWITCHES}

본 발명은 고전압 스위치들에 대한 장치 및 방법에 관한 것이다.

복수의 반도체 칩들이 디바이스에 패키징된 후, 임의의 테스트 전압들을 포함하는 상기 패키징된 디바이스에 인가된 임의의 전압들은 패키징된 디바이스 내에 존재하는 상기 디바이스 제어기의 정규 동작 전압 범위들에 의해 제한된다. 하지만, 스트레스 테스트들과 같은 반도체 칩 특성을 수행하도록, 상기 디바이스 제어기의 정규 동작 전압 범위들보다 높은 전압이 요구된다. 하지만, 그와 같은 더 높은 테스트 전압들을 적용하는 것은 상기 디바이스 또는 디바이스 제어기 손상을 가한다.

따라서, 디바이스에 대한 손상 위험은, 일단 패키징되면, 테스트에 대해 과도한 제한을 가한다. 패키징된 디바이스의 제한들이 충분히 테스트되지 않으면, 그런 장치들을 구현하는 제품들이 고객들에 피해를 줄 때까지 오류들이 발견되지 않을 수 있다.

본 발명이 발생하는 것은 이러한 콘텍스트 내에 존재한다.

본 발명의 실시예들은 테스트 중인 디바이스들에 대한 특성 테스트를 수행하는 방법들 및 시스템들을 제공한다. 본 발명은, 프로세스, 장치, 시스템, 디바이스 또는 컴퓨터 판독가능한 매체 상의 방법과 같은 다양한 방식들로 구현될 수 있다. 본 발명의 여러 실시예들은 아래에서 서술된다.

일 실시예에서, 반도체 디바이스에 대한 고전압 스위치가 개시된다. 상기 고전압 스위치는 스위치 및 레벨 시프터를 포함한다. 상기 고전압 스위치의 스위칭은 전압원과 전압 출력 사이에서 정의된다. 인에이블 라인은 상기 스위치의 제1 트랜지스터에 연결된다. 상기 레벨 시프터는 입력 및 출력을 포함한다. 상기 특성 라인은 상기 레벨 시프터의 입력에 연결되고, 상기 레벨 시프터의 출력은 상기 스위치의 제2 트랜지스터에 연결된다. 상기 레벨 시프터는, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 상기 스위치에 연결된 파워 레일을 더 포함한다.

다른 실시예에서, 반도체 디바이스에 대한 고전압들을 연결(couple)하는 시스템이 개시된다. 상기 개시된 시스템은, 입력 패드 및 출력 패드를 갖는 제어기 및 복수의 반도체 칩들을 포함한다. 상기 제어기 내의 입력 패드 및 출력 패드 각각은 상기 제어기의 개별 고전압 스위치에 연결된다. 상기 복수의 반도체 칩들 각각은 개별 반도체 칩의 고전압 스위치에 연결된 적어도 하나의 입력 패드를 갖는다. 고전압은, 상기 연결된 고전압 스위치들을 통해, 상기 제어기의 입력 패드로부터 상기 제어기의 출력 패드로 통신된다. 상기 고전압은 상기 반도체 칩의 적어도 하나의 입력 패드에 연결된 상기 고전압 스위치를 통해 상기 제어기의 출력 패드로부터 상기 개별 반도체 칩의 적어도 하나의 입력 패드로 더 연결된다.

또 다른 실시예에서, 반도체 디바이스에 대한 고전압들을 통신하는 방법이 개시된다. 상기 개시된 방법은 상기 반도체 디바이스의 제1 칩의 입력 패드 및 출력 패드를 식별하는 단계를 포함한다. 상기 입력 패드 및 출력 패드 각각은 상기 제1 칩의 개별 고전압 스위치에 연결된다. 상기 제1 칩의 입력 패드 및 출력 패드의 식별은 상기 제1 칩의 개별 고전압 스위치들 각각을 턴 온함으로써 설정된다. 상기 방법은 상기 반도체 디바이스의 제2 칩의 적어도 하나의 입력 패드를 식별하는 단계를 더 포함한다. 상기 제2 칩의 적어도 하나의 입력 패드는 상기 제2 칩의 고전압 스위치에 연결된다. 상기 제2 칩의 입력 패드의 식별은 상기 제2 칩의 고전압 스위치를 턴 온함으로써 설정된다. 상기 방법은 또한 상기 제1 칩의 입력 패드로부터 수신된 고전압을 상기 제1 칩의 출력 패드로 통신하는 단계와 상기 제1 칩의 출력 패드로부터 상기 제2 칩의 적어도 하나의 입력 패드로 상기 고전압을 전달하는 단계를 포함한다. 상기 고전압은 상기 반도체 디바이스의 정규 동작 전압들보다 높다.

본 발명의 다른 양상들 및 이점들은, 첨부된 도면들과 함께 본 발명의 예를 나타내는 상세한 설명으로 더 명확해질 것이다.

본 발명은 첨부된 도면들과 함께 다음의 상세한 설명을 참조하여 가장 잘 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른, 패키징된 반도체 디바이스를 갖는 시스템을 도시한다.
도 2a는 본 발명의 일 실시예에 따른, 메모리 디바이스를 테스트하는 테스팅 디바이스를 도시한다.
도 2b는 본 발명의 일 실시예에 따른, 메모리 칩을 위한 대응하는 메모리 패드에 따른 메모리 I/O 회로를 도시한다.
도 3a는 본 발명의 일 실시예에 따른, 고전압 스위치들로 구현되는 메모리 디바이스를 도시한다.
도 3b는 본 발명의 일 실시예에 따른, ASIC 제어기 내의 제어기 패드에 대한 상호접속들의 블록도를 도시한다.
도 4a는 본 발명의 일 실시예에 따른, 고전압 스위치의 블록도를 도시한다.
도 4b는 본 발명의 일 실시예에 따른, 고전압 스위치의 회로도를 도시한다.
도 4c는 본 발명의 일 실시예에 따른, 고전압 스위치의 연산 테이블을 도시한다.
도 5는 본 발명의 일 실시예에 따른, 고전압 스위치들을 통해 반도체 디바이스에 대한 고전압들을 통신하는 예시적인 방법의 흐름도를 도시한다.

패키징된 반도체 디바이스들을 테스트하는 회로 및 방법들을 정의하는 실시예들이 개시된다. 완전함을 위해, 다음의 상세한 설명은, 본 발명의 여러 실시예들의 양호한 이해를 제공하도록, 특정 시스템들, 컴포넌트들, 방법들 등의 예들과 같은 많은 특정 세부사항들을 설명한다. 하지만, 본 발명의 적어도 일부 실시예들은 이러한 특정 세부사항들 없이 수행될 수 없음이 통상의 기술자에게 명확할 것이다. 다른 예들에서, 잘 알려진 컴포넌트들 또는 방법들은 세부적으로 서술되지 않거나 본 발명의 불필요한 모호함을 피하기 위해 단순한 블록 다이어그램에 표시된다. 따라서, 설명된 특정 세부사항들은 단순한 예시이다. 특정 구현들은 이러한 예시적인 세부사항들로부터 변할 수 있고, 본 발명의 정신 및 범위 내에서 계속 고려될 수 있다.

"일 실시예(one embodiment)" 또는 "실시예(an embodiment)"에 대한 참조는, 상기 실시예에 관련하여 서술된 특정 피처, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 상세한 설명의 여러 장소들에서의 어구 "일 실시예"의 기술은, 반드시 동일한 실시예 모두를 언급하는 것은 아니다.

여기의 방법(들)의 동작들은 특정 순서로 도시되고 기술되지만, 각 방법의 동작들의 순서는, 특정 동작들이 역순으로 수행될 수 있도록 또는 특정 동작이 다른 동작들과 동시에 적어도 부분적으로 수행될 수 있도록 변경될 수 있다. 다른 실시예에서, 명령어들 또는 구별된 동작들의 하위-동작들은 간헐적이고 그리고/또는 교차하는 방식일 수 있다.

대체로, 고전압 스위치들을 통해, 고전압 테스트들을 반도체 디바이스로 통신하는 장치들, 방법들 및 회로가 개시된다. 일 실시예에서, 고전압 스위치는 스위치 및 레벨 시프터를 포함한다. 상기 스위치는 전압원과 전압 출력 사이에 정의된다. 인에에블 라인은 상기 스위치의 제1 트랜지스터에 연결된다. 상기 레벨 시프터는 입력부 및 출력부를 포함한다. 특성 라인은 상기 레벨 시프터의 입력부와 연결되고 상기 레벨 시프터의 출력부는 상기 스위치의 제2 트랜지스터와 연결된다. 상기 레벨 시프터는, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 스위치에 연결된 파워 레일을 더 포함한다.

상기 개시된 고전압 스위치는 반도체 디바이스의 패드에 연결될 수 있다. 2개의 제어 신호들("EN" 및 "CHAR")은 상기 고전압 스위치를 턴 온 및 턴 오프하도록 고전압 스위치를 제어하기 위해 사용될 수 있다. 상기 고전압 스위치는 정규 동작 모드, 특성 모드 또는 스탠바이 모드로 동작할 수 있다. 고전압은, 상기 반도체 디바이스의 정규 동작 전압들보다 더 높고, 그리고 (함께 패키징될 수 있는) 반도체 디바이스의 하나 이상의 칩들을 통해 통신될 수 있는, 전압이다. 일 실시예에서, 상기 고전압은 각 칩의 특정 패드들에 어드레스가능하고, 상기 고전압은 특성 모드에서 동작하는 고전압 스위치(들)을 통해 통신/연결된다.

도 1은 본 발명의 일 실시예에 따른, 패키징된 반도체 디바이스를 갖는 시스템(100)을 도시한다. 시스템(100)은 호스트 디바이스(110) 및 메모리 디바이스(120)를 포함한다. 메모리 디바이스(120)는 패키징된 반도체 디바이스이다. 호스트 디바이스(110) 및 메모리 디바이스(120)는 접속 링크(160) 및 커넥터들(170)을 통해 함께 접속된다. 임의의 수의 잘 알려진 접속 링크들 및 커넥터들은 호스트 디바이스(110)와 메모리 디바이스(120)를 인터페이스하도록 사용될 수 있다. 호스트 디바이스(110)는 메모리 디바이스(120)를 액세스할 필요가 있는 임의의 디바이스를 폭넓게 정의할 수 있다. 예를 들어, 호스트 디바이스(100)는 컴퓨터, 랩톱, 태블릿, 전화, 디지털 카메라, TV 세트 등일 수 있다.

메모리 디바이스(120)는 ASIC(Application-specific Integrated Circuit) 제어기(130), 인터페이스 보드(150), 및 복수의 메모리 칩들(140)(0 ... n)을 포함한다. ASIC 제어기(130) 및 복수의 메모리 칩들(140)(0 ... n)은 트레이스 라인들(180 및 190) 각각을 통해 인터페이스 보드(150)에 접속된다. 물론, 임의의 다른 타입의 접속들 또는 상호접속들은, 전기 접속들이 행해지는 동안 작동할 것이다. 따라서, ASIC 제어기(130)는 인터페이스 보드(150)를 통해 복수의 메모리 칩들(140)(0 ... n)과 통신한다.

도 2a는 본 발명의 일 실시예에 따른, 메모리 디바이스(120)를 테스트하는 테스팅 디바이스를 도시한다. 도 1에 관련하여 위에서 논의된 것처럼, 메모리 디바이스(120)는 ASIC 제어기(130), 인터페이스 보드(150) 및 복수의 메모리 칩들(140)(0 ... n)을 포함한다. ASIC 제어기(130)는 ASIC 코어(135), 복수의 제어기 입력/출력("I/O") 회로들(220) 및 복수의 제어기 패드들(210)을 포함한다. 일 실시예에서, 복수의 패드들(210) 각각은 ASIC 제어기의 에지를 따라 균등하게 이격되거나 분산되어 배치된다. 도 2a에서 도시된 예에서, 제어기 패드(210) 각각은 대응하는 제어기 I/O 회로(220) 및 트레이스 와이어(180) 각각에 연결된다. 트레이스 와이어들(180)를 통해 인터페이스 보드(150)에 연결된 ASIC 제어기(130)는, 인터페이스 보드(150)를 통해 메모리 칩들(140)(0 ... n) 중 임의의 것과 통신한다.

일 실시예에서, 각 메모리 칩(140)은 메모리 코어(145), 복수의 메모리 I/O 회로들(230) 및 복수의 메모리 패드들(240)을 포함한다. 복수의 메모리 패드들(240)은 메모리 칩(140)의 에지를 따라 균등하게 이격되거나 분산되어 배치될 수 있다. 각 메모리 패드(240)는 대응하는 메모리 I/O 회로(230)에 연결된다. 트레이스 라인들(190)을 통해 인터페이스 보드(150)에 연결된 각 메모리 칩(140)은 인터페이스 보드(190)를 통해 ASIC 제어기(130)와 통신할 수 있다. 일 실시예에서, 제어기 패드들(210) 각각과 메모리 패드들(240) 각각은 동일하다.

일 실시예에서, 컴퓨터 디바이스(250)는, 테스트 인터페이스(260) 및 인터페이스 보드(150)를 통해 ASIC 제어기(130)에 테스트 명령어들을 전송할 수 있다. 도 2a에 도시된 것처럼, 테스트 명령어들은 컴퓨터 디바이스(250)에 의해 수신된 테스트 스위트의 부분일 수 있다. 일 실시예에서, 상기 컴퓨팅 디바이스(250)에 의해 전송된 테스트 명령어들은, 메모리 칩이 테스트될 필요가 있음을 나타낼 수 있다. 상기 테스트 명령어들은, 얼마나 많은 그리고/또는 어떤 제어기/메모리 패드들이 테스트들을 위해 작동/식별되는지를 또한 나타낼 수 있다. 일 실시예에서, 컴퓨터 디바이스(250)는, 인터페이스 보드(150) 및 테스트 인터페이스(260)를 통해 ASIC 제어기(130)로부터 테스트 결과들을 수신할 수 있고, 상기 테스트 결과들을 다른 디바이스들에 전송한다.

도 2b는 본 발명의 일 실시예에 따른, 메모리 칩 140_0을 위한 메모리 I/O 회로(230)를 도시한다. 도 2B에서 도시된 예에서, 메모리 I/O 회로(230)는 대응하는 메모리 패드(240)에 연결되고, 이후 트레이스 와이어(190)에 연결된다. 메모리 I/O 회로(230)는 또한 메모리 코어(145-0)에 연결된다. 일 실시예에서, 메모리 I/O 회로(230)는 드라이버(280) 및 프리-드라이버(pre-driver)(270)와 고전압 스위치(290)를 포함하고, 상기 고전압 스위치(290)는 드라이버(280)의 부분일 수 있거나 개별 회로로서 정의될 수 있다. 잘 알려진 것처럼, 드라이버들은 증폭 그리고/또는 신호 세기를 제공하는 회로들이다. 일 실시예에서, 칩의 코어 내부로부터 칩의 I/O 패드들로 통신된 신호들은 구동될 필요가 있고, 드라이버들은 그와 같은 기능을 제공한다.

위에서 논의된 것처럼, 각 메모리 칩(140)은 복수의 메모리 I/O 회로들(230)을 포함하고, ASIC 제어기(130)는 복수의 제어기 I/O 회로들(220)을 포함한다. 일 실시예에서, 고전압 스위치(290)는 복수의 메모리 I/O 회로들(230) 각각 및 복수의 제어기 I/O 회로들(220) 각각에 배치된다. 다른 실시예에서, 고전압 스위치(290)는 선택된 메모리 I/O 회로들(230) 및 선택된 제어기 I/O 회로들(240)에 배치된다. 일 실시예에서, 메모리 I/O 회로(230)와 유사하게, 제어기 I/O 회로들(220) 각각은 드라이버 부분 및 프리-드라이버 부분을 포함하고, 상기 제어기 I/O 회로들(220)의 각 드라이버 부분은 고전압 스위치(290)를 포함한다.

도 3a는 본 발명의 일 실시예에 따른, 고전압 스위치들로 구현되는 메모리 디바이스(120)를 도시한다. 위에서 논의된 것처럼, 메모리 디바이스(120)는 ASIC 제어기(130) 및 복수의 메모리 칩들(140)(0 ... n)을 포함한다. 설명의 편의를 위해, 메모리 디바이스(120)의 인터페이스 보드(150)는 도 3a에서 도시되지 않는다.

일 실시예에서, ASIC 제어기(130) 내의 제어기 패드들(210) 각각은 대응하는 제어기 I/O 회로(220)에 연결되고, 메모리 패드들(240) 각각은 대응하는 메모리 I/O 회로(230)에 연결된다. 각 제어기 I/O 회로(220)는 고전압 스위치(290)를 포함하고, 각 메모리 I/O 회로(230)는 고전압 스위치(290)를 포함한다. 설명의 편의를 위해, 메모리 I/O 회로들(230)/제어기 I/O 회로들(220)의 각각의 고전압 스위치(290)는 대응하는 메모리/제어기 패드에 연결된 것으로 도시되고, 제어기 I/O 회로들(220)/메모리 I/O 회로들(230)의 다른 부분들은 도 3a에 도시되지 않는다.

일 실시예에서, 메모리 디바이스(120)는 전압원, 예를 들어, Vpad(330)에 의해 전력을 공급받을 수 있다. 전압들이 테스트들 또는 정규 동작들 동안 메모리 디바이스(120)에 제공될 수 있도록 Vpad(330)는 ASIC 제어기(130) 내의 모든 또는 선택된 제어기 패드들에 연결될 수 있다. Vpad(330)는 메모리 디바이스(120)의 정규 동작 전압들보다 높은 전압 범위들에서 동작할 수 있도록 구성될 수 있다. 제어기 패드(210)에 연결된 각 높은 전압 스위치(290)는 ASIC 제어기 로직(310)에 의해 제어된다. 도 3a에서 도시된 예에서, ASIC 제어기 로직(310)은, 인에이블 라인을 통한 "EN" 제어 신호 및 특성 라인을 통한 "CHAR" 제어 신호로 각 고전압 스위치(290)를 제어한다. ASIC 제어기 로직(130)은, 테스트 명령어들을 수신하고 테스트 결과들을 전송하도록, 테스트 인터페이스(260)를 통해 도 2a에 도시된 컴퓨터 디바이스(250)와 같은 외부 테스트 제어기와 통신할 수 있다.

일 실시예에서, 테스트 절차 동안, ASIC 제어기(130)의 입력 패드 및 출력 패드에 각각 연결된 고전압 스위치들을 턴온함으로써, ASIC 제어기(130)의 입력 패드(360)로부터 ASIC 제어기(130)의 출력 패드(370)로, 예를 들어, Vpad(330)로부터 수신된 높은 전압을 통신할 수 있다. 높은 전압은 ASIC 제어기(130)의 정규 동작 전압들보다 높은 전압이다. 높은 전압은 ASIC 코어(135)를 고려하지 않고 입력 패드(360)로부터 출력 패드(370)로 통신되기 때문에, ASIC 제어기(130)는 테스트 절차 동안 손상을 입지 않는다. 메모리 칩들 각각은 메모리 칩의 하나 이상의 선택된 입력 패드들(380)을 통해 ASIC 제어기(130)로부터 통신된 높은 전압을 수신할 수 있다.

일 실시예에서, 각 메모리 칩(140)은, 대응하는 메모리 패드들(240)에 연결된 고전압 스위치들(290)을 제어하는 인터페이스("IF") 로직(320)을 포함한다. ASIC 제어기 로직(310)의 동작과 유사하게, (다른 동작들 중의) IF 로직(320)은, 인에이블 라인으로부터의 "EN" 제어 신호 및 특정 라인으로부터의 "CHAR" 제어 신호를 통해 메모리 칩의 고전압 스위치(290)를 제어할 수 있다. 각 메모리 칩(140)은 메모리 패드를 통해 ASIC 제어기(130)로부터 전달된 전압 신호를 수신하고, 그 결과, 대응하는 고전압 스위치(290)를 통해 상기 전압 신호를 메모리 코어(145)에 전달한다.

일 실시예에서, ASIC 제어기 로직(310)은 각 IF 로직(320)과 통신한다. 예를 들어, ASIC 제어기는, 메모리 칩의 식별된 입력 패드에 연결된 고전압 스위치를 턴 온함으로써 테스트될 상기 메모리 칩을 선택하거나 상기 메모리 칩 내의 적어도 하나의 입력 패드를 식별하도록 각 IF 로직(320)에 명령어들을 제공할 수 있다. 다른 예에서, ASIC 제어기는, 각 메모리 내의 고전압 스위치 제어 신호들과 ASIC 제어기(130) 내의 고전압 스위치 제어 신호들을 동기화하도록 각 IF 로직과 통신할 있다.

도 3b는, 본 발명의 일 실시예에 따른, ASIC 제어기(130) 내의 제어기 패드(210)에 대한 상호접속들의 블록도를 도시한다. 도시된 것처럼, 제어기 패드(210)는 전압원, 예를 들어, Vpad(330)와 연결된다. 일 실시예에서, Vpad(330)는, 테스트 절차들 및 정규 동작들 동안, 메모리 디바이스(120) 내의 ASIC 제어기(130) 및 복수의 메모리 칩들(140)에 전압 신호들을 공급하기 위해 사용될 수 있다. 일 실시예에서, 상기 전압 신호들은 약 0 내지 3.3V의 정규 동작의 범위에서 Vpad(330)에 의해 공급되고, 상기 전압 신호들은 약 0 내지 5V의 테스트 절차의 범위에서 Vpad(330)에 의해 공급된다. 일 실시예에서, 테스트 절차 동안, 테스트 전압 신호가 Vpad(330)로부터 수신되는 제어기 패드(210)는 도 3a에서 도시된 것처럼 입력 패드(360)로서 고려된다.

일 실시예에서, 고전압 스위치(290) 및 버퍼 로직(350)이 제어기 패드(210)에 연결된다. 도 3a에 관련하여 위에서 논의된 것처럼, 고전압 스위치(290)는 상기 "EN" 및 "CHAR" 제어 신호들에 의해 제어될 수 있다. Vpad(330)에 의해 공급되고, ASIC 제어기(130)의 정규 동작 전압들보다 높은 고전압 신호들을 포함하는 상기 전압 신호들이, ASIC 코어(135) 대신에 고전압 스위치를 통해 전달될 수 있도록 테스트 절차 동안 턴 온되도록 구성될 수 있다. 일 실시예에서, 버퍼 로직(350)은 테스트 절차 동안 ASIC 코어(135)의 동작으로부터 고전압을 방지하는 다른 로직 또는 제어를 가질 수 있다.

일 실시예에서, 정규 동작 동안, 고전압 스위치(290)는 턴 오프되도록 구성된다. 예를 들어, Vpad(330)에 의해 공급된, 메모리 디바이스(120)의 정규 동작 신호는 제어기 패드(210) 및 버퍼 로직(350)을 통해 ASIC 코어(135)에 전달된다. 상기 버퍼 로직 제어 신호 "OE"는 ASIC 코어(135)로부터 제어기 패드(210)로 출력의 전달을 가능하게 하도록 사용될 수 있다.

도 4a는 본 발명의 일 실시예에 따른, 고전압 스위치(290)의 블록도를 도시한다. 고전압 스위치(290)는 스위치(410) 및 레벨 시프터(420)를 포함한다. 스위치(410)는 제1 부분(416) 및 제2 부분(418)을 포함한다. 스위치(410)의 제1 부분은 인에이블 라인(411)을 통해 "EN" 제어 신호에 의해 제어되고, 스위치(410)의 제2 부분(418)은 레벨 시프터(420)의 출력에 의해 제어되고, 그 결과, 레벨 시프터(420)는 특성 라인(422)을 통해 "CHAR" 제어 신호에 의해 제어된다. 전압원 Vpad(330)는 스위치(410)에 연결된다. 스위치(410)의 제1 부분(416) 및 제2 부분(418)이 턴 온될 때, Vpad(330)로부터의 전압 신호는 전압 출력 Vout를 발생시키도록 (점선에 의해 표시된 것처럼) 스위치(410)를 통과시킬 수 있다.

도 4b는 본 발명의 일 실시예에 따른, 고전압 스위치(410)의 회로도를 도시한다. 레벨 시프터(420)는 노드 B 및 노드 C를 통해 스위치(410)에 연결된다.

도시된 것처럼, 레벨 시프터(420)는 인버터, 2개의 NMOS 트랜지스터들(450 및 460), 및 2개의 PMOS 트랜지스터들(470 및 480)을 포함한다. 인버터(440)는 전압원 Vdd에 연결된다. 일 실시예에서, 전압원 Vdd는 1.2V이다. 인버터(440)는 특성 라인(422)으로부터 입력을 수신하고, NMOS 트랜지스터(450)의 게이트에 연결된 출력을 발생시킨다. 특성 라인(422)은 NMOS 트랜지스터의 게이트에 또한 연결된다. 2개의 PMOS 트랜지스터들(470 및 480)은 스윙-복원 로드로서 작동한다. 2개의 트랜지스터들(470 및 480)의 소스들은 파워 레일(455)을 통해 노드 C에 연결된다. 2개의 PMOS 트랜지스터들(470 및 480)의 드레인들은, 노드 A 및 노드 B에서 각각 2개의 NMOS 트랜지스터들(450 및 460)의 드레인들에 연결된다. NMOS 트랜지스터(450)의 드레인은 PMOS 트랜지스터(460)의 게이트와 교차 연결되고, NMOS 트랜지스터(460)의 드레인은 PMOS 트랜지스터(470)의 게이트에 교차하여 연결된다.

스위치(410)는, 직렬로 연결된 2개의 PMOS 트랜지스터들(490 및 495)을 포함한다. PMOS 트랜지스터(490)의 소스 단자는 전압원(Vpad(330))에 연결되고, PMOS(495)의 드레인 단자는 전압 출력 Vout에 연결된다. 인에이블 라인(411)은 PMOS 트랜지스터(490)의 게이트에 연결되고, 레벨 시프터(420)의 출력은 PMOS 트랜지스터(495)의 게이트에 연결된다. PMOS 트랜지스터(490)의 드레인은 노드 C에서 PMOS 트랜지스터(495)의 소스에 연결되고, 이후, 레벨 시프터(420)의 파워 레일(455)에 연결된다. 일 실시예에서, 제어 신호들 "CHAR" 및 "EN"은 "H" 또는 "L" 중 하나일 수 있다.

도 4c는 본 발명의 일 실시예에 따른, 고전압 스위치(290)의 연산 테이블(operation table)(400c)를 도시한다. 연산 테이블(400c)는 도 4b에서 도시된 고전압 스위치(290)의 회로도와 함께 서술될 것이다. 정규 동작 모드 및 스탠바이 모드 동안, 고전압 스위치(290)는 턴 오프된다. 특성 모드동안, 고전압 스위치는 수신된 전압 신호를 통해 전달하도록 턴 온된다.

고전압 스위치(290)가 정규 동작 모드 동안 동작할 때, 상기 제어 신호 "EN"는 "H"이고 상기 제어 신호 "CHAR"은 "L"이다. 여기에서 사용된 것처럼, "L"은 로우를 의미하고, "H"는 하이를 의미한다. 제어 신호 "CHAR"이 "L"이기 때문에, NMOS 트랜지스터가 턴 온되고, 그라운드(ground)에 도전 경로(conducting path)를 제공하는 반면, NMOS 트랜지스터(460)는 차단된다. 따라서, 레벨 시프터(420)에서 노드 A는 그라운드로 풀-다운(pull-down)되고, 이는 PMOS 트랜지스터(480)를 턴 온한다. 제어 신호 "EN"이 "H"이기 때문에, PMOS 트랜지스터(490)는 턴 오프된다. PMOS 트랜지스터(490)의 드레인은, 매우 낮은 전압, 예를 들어 0.01V에서 유동적이다. 또한, NMOS 트랜지스터(460)가 오프이기 때문에, 노드 B에서 레벨 시프터(460)의 출력도 매우 낮은 전압에서 유동적이다. 상기 게이트 및 PMOS 트랜지스터(495)의 소스에서의 낮은 전압들은 PMOS 트랜지스터(495)를 턴 오프한다. 그 결과로서, 높은 전압 스위치(290)의 Vout는 (유동 상태에서) 약 0V이다. 위에서 논의한 것처럼, 정규 동작 모드 동안, Vpad는, 고전압 스위치가 배치되는 상기 반도체 디바이스에 전압 신호들을 공급하도록 사용될 수 있다. 일 실시예에서, 정규 동작 전압은 0에서 3.3V의 범위에 존재한다.

높은 전압 스위치는 특성 모드에서 동작할 때, 제어 신호 "CHAR"가 "H"이고, 제어 신호 "EN"이 "L"이다. 따라서, 레벨 시프터(420)에서의 PMOS 트랜지스터(470) 및 NMOS 트랜지스터(460)는 온된다. 스위치(410) 내의 PMOS 트랜지스터(490)는, 상기 제어 신호 "EN"이 "L"인 사실로 인해 턴 온된다. 결과로서, Vpad로부터의 전압 신호는 PMOS 트랜지스터(490)를 통해 전달하고, 노드 C는 풀 업(pull up)된다. NMOS 트랜지스터(460)가 턴 온되고, 도전 경로를 그라운드에 제공하기 때문에, 노드 B는 상기 그라운드에 풀 다운된다. 결과적으로, PMOS 트랜지스터(495)가 턴 온되고, Vout은 Vpad에 의해 제공된 전압 신호, 예를 들어, 0 내지 5V와 거의 동일하다.

고전압 스위치는 스탠바이 모드에서 동작할 때, 제어 신호들 "EN" 및 "CHAR" 모두 "L"이다. 고전압 스위치가 연결되는 특정 패드에 대한 스탠바이 모드는, 메모리 디바이스와 같은 반도체 디바이스가 다른 패드들, 즉 이러한 특정 패드가 아닌 패드들을 통해 테스트될 때 사용된다. 레벨 시프터(420) 내의 NMOS 트랜지스터(450) 및 PMOS 트랜지스터(480)가 온 된다. 스위치 내의 PMOS 트랜지스터(490)는 "EN" 내의 낮은 제어 신호로 인해 턴 온되기 때문에, 노드 C는 풀업된다. 따라서, 노드 B는, PMOS 트랜지스터(480)가 온 되기때문에, 노드 B는 풀업된다. 결과로서, 스위치(410) 내의 PMOS 트랜지스터(495)는 턴 오프된다. 따라서, Vout은 유동 상태에서 약 0V이다.

도 5는 본 발명의 일 실시예에 따른, 고전압 스위치들을 통해 반도체 디바이스에 고전압들을 전달하는 예시적인 방법(500)의 흐름도를 도시한다. 일 실시예에서, 도시된 예시적인 방법(500)은 도 3a 및 4a에 도시된, 메모리 디바이스(120) 및 고전압 스위치(290)에 관련하여 기술되고, 도 4c에 도시된 연산 테이블에 관련하여 기술된다. 이러한 실시예에서, 상기 고전압 스위치들은 상기 특성 모드에서 동작된다. 이러한 실시예에서, 상기 반도체 디바이스는 제1 칩 및 제2 칩을 포함한다. 일 실시예에서, 상기 반도체 디바이스는 도 3a에 도시된 메모리 디바이스(120)이고, 상기 제1 칩은 ASIC 제어기(130)이며, 상기 제2 칩은 메모리 칩들(140) 중 하나이다.

동작 510에서, 상기 제1 칩에 대한 입력 패드 및 출력 패드는 식별된다. 상기 입력 패드 및 출력 패드 각각은 상기 제1 칩의 개별 고전압 스위치에 연결된다. 상기 제1 칩의 입력 패드 및 출력 패드의 식별은 상기 입력 패드 및 상기 출력 패드에 각각 연결된 고전압 스위치들을 턴 온 함으로써 설정된다.

일 실시예에서, 상기 입력 패드는 입력 전압 신호를 수신하는 전압원에 연결되고, 상기 출력 패드는 출력 전압 신호를 발생시키기 위해 사용될 수 있다. 상기 전압원은, 상기 반도체 디바이스의 정규 동작 전압보다 높은 전압 신호를 제공할 수 있다. 일 실시예에서, 입력 전압 및 출력 전압 모두 상기 반도체 디바이스의 정규 동작 전압들보다 높다.

동작 520에서, 상기 제2 칩의 적어도 하나의 입력 패드는 상기 제2 칩의 적어도 하나의 입력 패드에 연결된 상기 고전압 스위치를 턴 온함으로써 식별된다. 상기 제2 칩의 입력 패드는 상기 제1 칩의 출력 패드로부터 상기 출력 전압 신호를 수신하도록 사용될 수 있다.

동작 530에서, 상기 제1 칩의 입력 패드로부터 수신된 고전압은 상기 제1 칩의 출력 패드에 전달된다. 일 실시예에서, 상기 고전압은 상기 제1 칩의 입력 패드에 연결된 전압원, 예를 들어, Vpad(330)로부터 수신된다. 상기 고전압은 상기 제1 칩의 정규 동작 전압들보다 높은 전압이다.

동작 540에서, 상기 제1 칩의 출력 패드로부터 고전압들은 상기 제2 칩의 적어도 하나의 입력 패드에 전달된다.

일 실시예에서, 상기 제1 칩 및 상기 제2 칩의 고전압 스위치들 각각은 스위치 및 레벨 시프터를 포함한다. 각 고전압 스위치는, 각 고전압 스위치의 상기 스위치의 제1 부분에 연결된 상기 인에이블 라인을 "L"로 설정함으로써 그리고 각 고전압 스위치의 상기 레벨 시프터에 연결된 상기 특성 라인을 "H"로 설정함으로써 턴온된다.

다른 실시예에서, 개별 고전압 스위치들 각각은, 상기 개별 고전압 스위치들 각각의 상기 스위치의 제1 부분에 연결된 인에이블 라인을 "H"로 설정하고, 상기 고전압 스위치들 각각의 레벨 시프터에 연결된 특성 라인을 "L"로 설정함으로써 정규 동작 모드로 두기 위해 턴 오프될 수 있다.

또 다른 실시예에서, 개별 고전압 스위치들 각각은, 상기 개별 고전압 스위치들 각각의 상기 스위치의 제1 부분에 연결된 인에이블 라인을 "L"로 설정하고, 상기 고전압 스위치들 각각의 레벨 시프터에 연결된 특성 라인을 "L"로 설정함으로써 스탠바이 모드로 두기 위해 턴 오프될 수 있다.

여기에서 서술된 실시예 또는 실시예의 부분들은 컴퓨터 판독가능한 매체 상의 컴퓨터 판독가능한 코드로서 정의될 수 있다. 여기에서 언급된 컴퓨터 판독가능한 매체는 데이터를 저장할 수 있는 임의의 데이터 저장 디바이스이고, 상기 데이터는 이후에 컴퓨터 시스템에 의해 판독될 수 있다. 상기 컴퓨터 판독가능한 매체의 예들은 하드 드라이브들, NAS(network attached storage), 판독 전용 메모리, 랜덤 액세스 메모리, CD-ROM들, CD-R들, CD-RW들, 마그네틱 테이프들, 및 다른 광학 및 비광학 데이터 저장 디바이스들을 포함한다. 상기 컴퓨터 판독가능한 매체는, 상기 컴퓨터 판독가능한 코드가 분산된 방식으로 저장되고 실행되도록 연결된 컴퓨터 시스템들의 네트워크 상에서 또한 분산될 수 있다.

본 발명의 부분을 형성하는 여기에 서술된 동작들 중 임의의 것은, 사용가능한 기계 동작들이다. 상기 본 발명은 또한 이러한 동작들을 수행하는 디바이스 또는 장치에 관한 것이다. 상기 장치는, 특수용 컴퓨터와 같은 필요한 목적을 위해 특별히 구성될 수 있다. 특수용 컴퓨터로서 정의될 때, 상기 컴퓨터는 또한 특별한 용도의 일부가 아닌 다른 프로세싱, 프로그램 실행 또는 루틴들을 또한 사용할 수 있지만, 계속해서 특별한 용도로 동작시킬 수 있다. 대안으로, 상기 동작들은 컴퓨터 메모리, 캐시에 저장되거나 또는 네트워크를 통해 획득된 하나 이상의 컴퓨터 프로그램들에 의해 선택적으로 작동되거나 구성되는 범용 컴퓨터에 의해 처리될 수 있다. 데이터가 네트워크를 통해 획득될 때, 상기 데이터는 상기 네트워크, 예를 들어, 컴퓨팅 리소드들의 클라우드 상의 다른 컴퓨터들에 의해 처리될 수 있다.

본 발명의 실시예들은 또한 한 상태에서 다른 상태로 데이터를 변환하는 기계로서 정의될 수 있다. 상기 데이터는 전기 신호로서 표현될 수 있고 전기적으로 데이터를 처리할 수 있는 아티클(article)을 표시할 수 있다. 상기 변환된 데이터는, 일부 경우들에서, 데이터의 변환의 원인이 되는 물리적 객체를 나타내는 디스플레이 상에서 시각적으로 도시될 수 있다. 상기 변환된 데이터는, 일반적으로, 또는 물리적이고 유형의 객체의 구성 또는 도시를 가능하게 하는 특별한 포맷들로 저장될 수 있다. 일부 실시예들에서, 상기 처리는 프로세서에 의해 수행될 수 있다. 그와 같은 예에서, 상기 프로세서는 하나로부터 다른 하나로 데이터를 변환한다. 또한, 상기 방법들은 네트워크를 통해 연결될 수 있는 하나 이상의 기계들 또는 프로세서들에 의해 처리될 수 있다. 각 기계는 하나의 상태로부터 다른 상태로, 또는 하나를 다른 하나로 변환할 수 있고, 또한 데이터를 처리하고, 데이터를 저장장치에 저장하고, 네트워크를 통해 데이터를 전달하고, 상기 결과를 디스플레이하거나 또는 상기 결과를 다른 기계에 전달할 수 있다.

본 발명은 여러 실시예들에 관하여 서술되지만, 상기의 상세한 설명들을 읽고 상기 도면들을 연구할 때 통상의 기술자는, 여러 변경들, 추가들, 치환들 및 등가물들을 실현한 것으로 인식될 것이다. 따라서, 본 발명은 본 발명의 진정한 정신 및 범위 내에 있는 모든 그와 같은 변경들, 추가들, 치환들 및 등가물들을 포함하는 것으로 의도된다.

Claims

반도체 디바이스에 대한 고전압 스위치에 있어서,
전압원(voltage source)과 전압 출력 사이에서 정의된 스위치와;
상기 스위치의 제1 트랜지스터에 연결된 인에이블 라인(enable line)과; 그리고
특성 라인(characterization line)을 입력으로 가지며 그리고 상기 스위치의 제2 트랜지스터에 연결된 출력을 갖는 레벨 시프터(level shifter)를 포함하고,
상기 레벨 시프터는, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에서 상기 스위치에 연결된 파워 레일(power rail)을 추가로 갖는 것을 특징으로 하는 고전압 스위치.
제1항에 있어서,
상기 스위치의 제1 트랜지스터는, 상기 전압원에 연결된 소스 및 상기 레벨 시프터의 파워 레일에 연결된 드레인을 갖고, 상기 레벨 시프터의 파워 레일은 상기 스위치의 제2 트랜지스터의 소스에 연결되며, 상기 스위치의 제2 트랜지스터의 드레인은 상기 전압 출력에 연결되는 것을 특징으로 하는 고전압 스위치.
제1항에 있어서,
상기 레벨 시프터는 한 쌍의 p-타입 트랜지스터들 및 한 쌍의 n-타입 트랜지스터들을 포함하고, 상기 p-타입 트랜지스터들 각각의 소스는 상기 파워 레일에 연결되고, 상기 n-타입 트랜지스터들 각각의 소스는 그라운드(ground)에 연결되는 것을 특징으로 하는 고전압 스위치.
제3항에 있어서,
상기 n-타입 트랜지스터들 각각의 드레인은 상기 P-타입 트랜지스터들 각각의 개별 게이트에 교차-연결(cross-couple)되는 것을 특징으로 하는 고전압 스위치.
제3항에 있어서,
상기 레벨 시프터는 인버터를 포함하고, 상기 인버터는 상기 특성 라인에 연결된 입력 및 상기 n-타입 트랜지스터들 중 하나의 게이트에 연결된 출력을 포함하는 것을 특징으로 하는 고전압 스위치.
제5항에 있어서,
상기 특성 라인은 다른 n-타입 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 고전압 스위치.
제1항에 있어서,
상기 고전압 스위치는 제1 반도체 칩의 입력/출력 회로의 일부인 것을 특징으로 하는 고전압 스위치.
제7항에 있어서,
상기 제1 반도체 칩은 적어도 하나의 고전압 스위치를 갖는 제2 반도체 칩에 연결되는 것을 특징으로 하는 고전압 스위치.
제1항에 있어서,
상기 고전압 스위치는 제1 반도체 칩의 2개 이상의 입력/출력 회로들에 복제되고, 상기 제1 반도체 칩은, 상기 고전압 스위치가 정규 동작 모드, 특성 모드, 및 스탠바이 모드 중 하나로 동작하게끔 상기 인에이블 라인과 상기 특성 라인에 연결하는 로직을 갖는 것을 특징으로 하는 고전압 스위치.
제9항에 있어서,
상기 고전압 스위치는 상기 제1 반도체 칩과 상호접속되는 제2 반도체 칩의 적어도 하나의 입력/출력 회로에서 복제되고, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 상호접속은 상기 제1 반도체 칩의 전압원으로부터 제2 반도체 칩의 입력 패드로의 고전압의 통신을 가능하게 하고, 상기 고전압의 통신이 복수의 입력 패드들 중 어느 것으로 향하는지에 대한 식별은 선택된 인에이블 라인들 및 선택된 특성 라인들을 액세스하는 로직을 프로그래밍함으로써 설정되는 것을 특징으로 하는 고전압 스위치.
제9항에 있어서,
상기 고전압 스위치의 전압 출력은, 상기 정규 동작 모드 또는 상기 스탠바이 모드 중 하나에서 동작할 때 유동적(floating)인 것을 특징으로 하는 고전압 스위치.
제9항에 있어서,
상기 고전압 스위치의 전압 출력은 상기 전압원과 거의 동일하고, 상기 전압원은 상기 제1 반도체 칩의 정규 동작 전압들보다 높은 전압 범위에서 동작할 수 있는 것을 특징으로 하는 고전압 스위치.
제1항에 있어서,
상기 스위치의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 p-타입 트랜지스터들인 것을 특징으로 하는 고전압 스위치.
반도체 디바이스에 대한 고전압들을 통신(communicate)하는 시스템에 있어서,
입력 패드 및 출력 패드를 갖는 제어기 - 상기 입력 패드 및 출력 패드 각각은 상기 제어기의 개별 고전압 스위치에 연결되고 - 와; 그리고
복수의 반도체 칩들을 포함하고,
상기 복수의 반도체 칩들 각각은 개별 반도체 칩의 고전압 스위치에 연결된 적어도 하나의 입력 패드를 갖고,
상기 반도체 디바이스의 정규 동작 전압들보다 높은 고전압은, 상기 제어기의 연결된 고전압 스위치들을 통해, 상기 제어기의 입력 패드로부터 상기 제어기의 출력 패드로 연결되고, 상기 고전압은 상기 개별 반도체 칩의 적어도 하나의 입력 패드에 연결된 상기 고전압 스위치를 통해 상기 제어기의 출력 패드로부터 상기 개별 반도체 칩의 적어도 하나의 입력 패드로 더 연결되는 것을 특징으로 하는 시스템.
제14항에 있어서,
상기 고전압은 상기 제어기의 입력 패드에 연결되는 전압원에 의해 제공되는 것을 특징으로 하는 시스템.
제14항에 있어서,
상기 제어기 및 상기 개별 반도체 칩의 고전압 스위치들 각각은 인에이블 신호 및 특성 신호에 의해 턴 온되는 것을 특징으로 하는 시스템.
제16항에 있어서,
각 고전압 스위치에 대한 상기 인에이블 신호 및 상기 특성 신호는 인에이블 신호 및 특성 신호에 의해 턴 온되는 것을 특징으로 하는 시스템.
반도체 디바이스에 대한 고전압들을 통신하는 방법에 있어서,
상기 반도체 디바이스의 제1 칩의 입력 패드 및 출력 패드를 식별하는 단계 - 상기 입력 패드 및 출력 패드 각각은 상기 제1 칩의 개별 고전압 스위치에 연결되고, 상기 제1 칩의 입력 패드 및 출력 패드의 식별은 상기 제1 칩의 개별 고전압 스위치들 각각을 턴 온함으로써 설정되고 - 와;
상기 반도체 디바이스의 제2 칩의 적어도 하나의 입력 패드를 식별하는 단계 - 상기 제2 칩의 적어도 하나의 입력 패드는 상기 제2 칩의 고전압 스위치에 연결되고, 상기 제2 칩의 적어도 하나의 입력 패드의 식별은 상기 제2 칩의 고전압 스위치를 턴 온함으로써 설정되고- 와;
상기 제1 칩의 입력 패드로부터 수신된 고전압을 상기 제1 칩의 출력 패드로 통신하는 단계와; 그리고
상기 제1 칩의 출력 패드로부터 상기 제2 칩의 적어도 하나의 입력 패드로 상기 고전압을 통신하는 단계를 포함하고,
상기 고전압은 상기 반도체 디바이스의 정규 동작 전압들보다 높고, 상기 방법은 프로세서에 의해 실행되는 것을 특징으로 하는 방법.
제18항에 있어서,
상기 제1 칩 및 상기 제2 칩의 고전압 스위치들 각각은 상기 고전압 스위치들 각각을 제어하기 위해 사용되는 인에이블 신호 및 특성 신호 둘 모두 설정함으로써 턴 온되는 것을 특징으로 하는 방법.
제18항에 있어서,
상기 제1 칩은 상기 제2 칩을 제어하는 것을 특징으로 하는 방법.