KR20150006072A - 3차원 집적회로 스택을 위한 에너지 효율적인 전력 분배 - Google Patents

3차원 집적회로 스택을 위한 에너지 효율적인 전력 분배 Download PDF

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Abstract

다수의 다이(dies)가 이들 다이 사이에 상호 연결부를 갖는 흔히 3차원 모듈(스택)이라 불리는 구조에 적층될 수 있고, 이로써 회로 컴포넌트 수용량이 증가된 IC 모듈이 만들어 진다. 이러한 구조는 여러 상이한 층들 전체적으로 상이한 컴포넌트에 대해 전하를 전달하기 위해 더 작은 기생성분을 초래할 수 있다. 일부 실시예에서, 본 발명은 상이한 층들의 컴포넌트로 전력을 공급하기 위한 효율적인 전력 분배 방안을 제공한다. 예를 들면, 소정의 전력 목표를 위해 전역적 전원 레일에 대한 전압 레벨이 증가되어, 요구된 전류 밀도를 감소시킬 수 있다.

Description

3차원 집적회로 스택을 위한 에너지 효율적인 전력 분배{ENERGY EFFICIENT POWER DISTRIBUTION FOR 3D INTEGRATED CIRCUIT STACK}
본 발명은 전반적으로 집적회로에 관한 것이며, 더 구체적으로는 이른바 3차원 집적회로에 관한 것이다.
본 발명은 제 3 프로세스 유형의 제 3 다이에 접속된 제 2 프로세스 유형의 제 2 다이에 접속된 제 1 프로세스 유형의 제 1 다이―상기 제 2 다이는 비휘발성 메모리를 제공하고, 상기 제 3 다이는 휘발성 메모리를 제공함―와, 상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이의 각각의 적어도 하나의 국소 전압 조정기에 대해 전압원을 제공하기 위해 상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이 사이에 배치된 전역적 고 전원 레일(global high supply rail)에 전력을 제공하는 전역적 전압 조정기와, 전력 상태를 제어하는 전력 관리 유닛―적어도 하나의 상태에 대해, 상기 제 3 다이로부터의 데이터가 상기 제 2 다이로 전달되고 상기 제 3 다이의 적어도 일부분은 전력이 차단됨―을 포함하는 장치를 제공한다.
본 발명의 실시예들이 제한적인 의미가 아닌 예시로서 첨부 도면에 도시되며, 이러한 첨부도면에서 유사한 참조 부호는 유사한 구성요소를 언급한다.
도 1은 이종 3차원 집적회로 모듈(heterogeneous three-dimensional integrated circuit module)을 도시한다.
도 2는 일부 실시예에 따른 전력 분배 토폴로지를 갖는 3D IC 모듈의 다이어그램이다.
도 3은 일부 실시예에 따라 도 2의 3D 전력 분배 토폴로지를 위한 전력 상태 관리 방안을 도시한다.
도 4는 일부 실시예에 따라 3D IC 모듈의 개락적인 측면도를 도시한다.
다수의 다이(dies)는 다이들 사이의 상호 연결부를 갖는 소위 3차원 모듈(혹은 "스택")이라 불리는 구조내에 적층될 수 있고, 이로써 회로 컴포넌트 수용량이 증가된 IC 모듈이 만들어질 수 있다. 이러한 구조들은 여러 상이한 층들에 걸친 다른 컴포넌트로의 전하 이동과 관련해 더 작은 기생 성분을 만들 수 있다.
일부 실시예에서, 본 발명은 다른 층의 컴포넌트에 전력을 공급하기 위한 효율적인 전력 분배 방안을 제공한다. 예를 들면, 전역적 전원 레일(global supply rails)을 위한 전압 레벨은 주어진 전력 목표에 대해 요구되는 전류 밀도를 줄이기 위해 증가될 수 있다. 일부 실시예에서, 고 전압 전역 레일과 국소 다운 컨버터를 갖는 계층적 설계 구조가 이용될 수도 있다. 더 나아가, 다이-투-다이 캐패시터(die-to-die capacitors)(인접 다이 층 사이에 배치된 캐패시터)와 온-다이 캐패시터(on-die capacitors)의 혼합이 국소 전력 조절(local power regulation)을 위해 이용될 수 있는데, 예컨대 주어진 회로에 대해 필수 온-다이 캐패시턴스를 줄이기 위해 이용되거나 또는 더 나은 수율을 달성하기 위해 이용되고/되거나 효율적인 국소 세분 조절(local granular regulation)을 제공하기 위해 이용될 수 있다.
또한 데이터는 요구시에 예컨대 휘발성 메모리 블록을 작동 중지시킬 수 있도록 즉각적으로 비휘발성 메모리(예컨대 PCM 및/또는 플래시)와 휘발성 메모리(e-DRAM, DRAM) 사이에 교환될 수 있다. 이것은 전력을 절약할 수 있는 기회를 증가시킬 수 있다. 이러한 잠재적으로 보다 신속한 메모리 전환 능력을 이용하기 위해, 보다 세분화된 제어를 초래할 수 있는 전력 상태들이 모듈에 채용된 특정 층의 관점에서 정의될 수 있다. 일부 실시예에서, 중앙 집중화된 전력 상태 관리 정책들이 이러한 상태를 개발하기 위해 이용될 수 있다. 예컨대 적응적 어드레스 리맵핑을 통해 효율을 개선하기 위해 보다 세분화된 전력 스로틀링(finer grain power throttling)이 이용될 수 있다.
더 나아가, 단일 모듈에 대해 상이한 프로세스를 이용할 수 있다는 것은 아날로그 및 로직 컴포넌트를 광범위한 다양한 상호 보완적인 곳에 위치시킬 기회를 제공한다. 예를 들어, 아날로그 감응성 컴포넌트는 예컨대 PCM/플래시 프로세스 다이 층에 배치될 수 있고, 이것은 예컨대 컴포넌트 특성 디멘젼, 전력원 레벨 등의 바람직한 아날로그 특징을 가질 수 있다. 마찬가지로, 로직 트랜지스터는 로직 회로(예컨대 코어 층)에 더 적절한 프로세스를 활용할 수 있다.
도 1은 예컨대 모바일 폰, 휴대용 개인 컴퓨터같은 컴퓨터 장치나 또는 서버 컴퓨터를 위한 예시적인 이종 3D 모듈의 개념도이다. 이종 모듈은 예컨대 이용 가능한 트랜지스터 특성 디멘젼, 전력원 레벨 등등 둘 이상의 상이한 프로세스로부터 형성된 두 개 이상의 집적회로 다이를 포함하는 모듈이다. 예를 들어, 프로세서 다이를 위한 프로세스는 통상적으로 플래시 메모리 다이를 위한 프로세스와 상이하다.
묘사된 3D 모듈은 코어 층(102), 플래시 층(104), SRAM 층(106), PCM(phase change memory) 층(108) 및 eDRAM 층(110)을 갖는다. 이것은 또한 상이한 전자 층들 사이에 신호와 전원 기준 전압을 상호 연결하기 위한 다양한 관통 실리콘 비아(TSV;through-sillicon-vias)를 갖는다. TSV는 기능 요구 및 부하 요구에 따라서 상이한 길이와 폭을 가질 수 있다. 상이한 층들 사이에 상호 연결을 구현하기 위해 다른 유형의 상호 연결 구조가 존재할 수도 있다. 더 나아가, TSV가 도시 및 설명되었을지라도 다른 적절한 상호 연결 구조가 전역적 전원 레일을 구현하기 위해 이용될 수도 있고, 이것은 이후 내용에서 다뤄진다.
(eDRAM은 ASIC 혹은 프로세서와 동일한 다이에 집적될 수 있는 캐패시터 기반 동적 임의 액세스 메모리인 매립형 DRAM의 약자임에 유의하라. 이것은 보통 종래의 DRAM 보다는 누설량이 상당하지만 더 빠르다. PCM은 상변화 메모리의 약자이다. 이것은 비휘발성 컴퓨터 메모리의 한 종류이다. PCM 기반 메모리는 칼코겐 유리(chalcogenide glass)의 고유 특성을 활용한다. 예컨대 PCM 셀은 수직으로 집적된 PCM 셀로 형성된 PCMS(phase change memory & switch) 어레이를 만드는데 이용될 수 있다. 본원에서 논의되는 3D 모듈은 특정 설계 고려 사항에 기반하여 PCM 층 및/또는 PCMS 층을 채용할 수 있다.)
도 2는 일부 실시예에 따라 계층적 전력 분배망을 갖는 3D 모듈(200)을 도시한다. 3D 모듈(200)은 도시된 바와 같이 서로 접속되어 있는 상이한 다이 층(202 내지 214), 전역 전압 조정기(GVR)(222), 전역적 고 전원 레일(224)과 전역적 저 전원(예컨대 접지 혹은 Vss) 레일(226)을 구현하는데 이용되는 하나 이상의 TSV, 전력 관리 유닛(PMU)(228) 및 국소 전압 조정기(LVR)(232)를 일반적으로 포함한다.
GVR과 LVR은 임의의 적절한 전압 조정기 설계로 구현될 것이다. 예를 들어, LVR 보다 더 많은 전력을 공급할 가능성이 있는 GVR(222)은 스위칭 유형 DC-DC 컨버터로 구현될 수 있는데, 예컨대 "외부 전압"이 하강 변환되느냐 혹은 상승 변환되느냐에 따라서 벅(buck) 컨버터, 벅 부스트 혹은 부스트 벅 컨버터, 동기 컨버터 등등이 구현될 수 있다. 다른 적절한 설계도 채용될 수 있다. 일부 실시예로, GVR과 PMU는 코어 다이(202)의 부분인 호스트 콘트롤러에 배치될 수 있다. 선택적으로, 이것은 별개의 다이 층에 배치될 수도 있다. 마찬가지로, PMU(228)는 코어 층 내의 로직과 함께 이산적인 로직으로서 구현되거나 또는 호스트 혹은 플랫폼 콘트롤러의 일부로서 구현될 수도 있고, 선택적으로 소프트웨어와 함께 구현되는 것도 가능하다. GVR과 PMU는 모듈의 어떠한 부분에도 위치될 수 있음을 이해해야 한다. 예를 들어, 플래시 혹은 메모리 프로세스는 GVR에 가장 적합한 반면, PMU는 GVR과 함께 배치될 수 있거나 또는 메모리나 CPU 층처럼 하나 이상의 별개의 층에 배치될 수 있다. PMU(228)의 일부분의 예가 이하에 도 3을 참조하여 설명된다. 또한, 일부 실시예로, GVR이 모듈 외부에 배치되어, 외부 콘택트로부터 하나 이상의 전역적 전원 레일로 전역적인 전원을 제공할 수도 있다.
더 작은 전력을 공급하는 LVR은 스위칭 벅 유형의 조정기와 구현될 수 있거나 또는 스위칭 캐패시터 설계처럼 다른 가능한 적절한 설계로 구현될 수 있다. (스위칭 캐패시터 설계가 선호되는데, 그 이유는 상대적으로 큰 캐피시턴스를 요구하면서도 캐패시터는 요구하지 않기 때문으로, 이것은 다이-투-다이 계면으로부터 다이-투-다이 캐패시터(CIF) 용량을 고려할 때 3D 모듈이 충분한 이용 가능한 캐패시턴스를 가질 수 있음을 활용한다.) 다운 컨버터가 이용되고 있을 뿐만 아니라 설계 요건에 따라 하나 이상의 LVR도 승압 변환(step up conversion)을 수행할 수 있음을 유의해야 한다. 예를 들어, 일부 메모리 유형은 전역 전압 레일의 전압보다 더 높은 전압을 요구할 수도 있다.
SCVR 캐패시터는 소위 MIM 캐패시터, 트렌치 캐피시터 등으로 불리우는 기술 특유의 캐패시턴스를 활용할 수도 있다. 선택적으로, 온-다이 캐패시터는 다이 층들 사이의 재분배 층(RDL;redistribution layers))을 활용하여 형성된 캐피시턴스로 대체되거나 보강될 수 있다. 한편, 만약에 인덕터를 이용하는 VR 설계가 채용될 경우에는 인덕터가 이용될 수 있다. 예를 들어, 나선형 인덕터(spiral inductor)나 또는 (나선형 방식으로 TSV를 이용하여 형성된) 다른 인덕터가 채용될 수도 있다. 일부 실시예로, 인덕터를 활용하는 VR은 예컨대 다이-투-다이 캐패시턴스를 블로킹 캐패시터(blocking capacitor)로서 이용할 수 있다. RLD 캐패시턴스는 디커플링 캐패시터(decoupling capacitor)로서 이용될 수 있는데, 예를 들어, 필요하다면 스택에 필요하다면 추가의 디커플링 다이가 삽입될 수 있다.
GVR(222)은 외부 전원 전압("External Power")를 수신하고, 이것을 원하는 전압 레벨로 변환하여 전역적 고압 측 레일(global high-side rail)(224)로 인가한다. 이로써 LVR(232)에 의해 모듈 전체로 전력이 복수의 층들에 분배된다. 단일 LVR이 각각의 층에 대해 도시되어 있지만, 복수의 VR이 공통 전원 그리드로의 분배에 이용될 수도 있고/있거나 하나 이상의 상이한 전원 도메인과 관련해 (상이하거나 동일한) 전원 레벨을 제공하는데 이용될 수도 있음을 인지해야 한다. 묘사된 실시예에서, 스위칭 캐패시터 VR(SCVR)는 여분의 이용 가능한 캐패시턴스 기회를 갖기 위해 이용된다. 각각의 LVR은 온-다이 캐패시터(CD) 뿐만 아니라 인접 다이 층들 사이에 끼여 있는 분배 층에 형성될 수 있는 인터페이스 캐패시터(CIF)도 포함한다.
이러한 계층적 전력 분배 방식이 가질 수 있는 이점은 이종 스택이 갖는 문제점들 중 하나를 해결한다는 것인데, 다시 말해서 스택 내부의 다양한 다이 층들과 관련한 서로 다른 요구들이 스택 전체적으로 배치된 다양한 서로 다른 전원 레일을 필요로 한다는 문제점을 해결한다는 것이다. 모듈 외부로부터 이 모듈 내부의 각각의 전압 도메인으로 별개의 전용 전원 레일을 제공한다는 것은 방대한 양의 TSV(혹은 다른 전력 레일 구조)를 필요로 하고, 이것은 이미 이종의 다중 다이 스택에서 타기능들과 관련해 여러 번 요구되는 방대한 양의 TSV로 인해 실용적이지 않을 수 있다.
일부 실시예에서, 전역적 고압 레일 및 저 기준 레일을 구현하는데 이용되는 TSV에 대한 전류 밀도 제한을 위반함이 없이 적절한 전력이 상이한 다이 층들에 제공될 수 있도록 고압측 레일(224) 전압은 승압된다. 3D 스택에서 발생하는 한 가지 문제점은 예컨대 모든(혹은 거의 모든) 다이가 동시에 혹은 거의 동시에 스위칭하는 최악의 시나리오 동안 일어날 수 있는 고 전류 밀도의 문제이다. 외부 전원이 승압이 없이 단순히 모듈로 인가된다면, 전형적인 요구되는 TSV와 콘택트 구조 파라미터는 이러한 상황에서 이 정도의 전류 레벨을 다룰 수 없을 것이다. 따라서 전역적 고 전원 레일은 소정의 전력 레벨에 대해 자신의 전류 밀도를 낮출 수 있도록 하기 위해 더 높은 전압 레벨에 있게 된다.
GVR(혹은 국소 컨버터)와 전역적 고 전원 레일 전압의 효율이 증가할수록 상호 연결 구조(예컨대 TSV)의 전류 부하는 감소한다. (GVR의 효율 개선과 무관하게 만약 GVR의 평균 전압이 상승하면 평균 전류는 감소함을 유의하라. 효율 개선은 예컨대 평균 전류 감소로 인한 TSV의 낮아진 저항성 손실로부터 도출될 수 있을 것이다.) 더 높은 전압은 임의의 적절한 방식으로 발생될 수 있다. 예를 들어, 이것은 GVR 이후의 전하 펌프 스테이지(charge pump stage)이후로서 예컨대 벅 컨버터 이후에 발생될 수 있거나 또는 전역적 고 전원 레일의 전압을 승압하도록 간단하게 GVR에 대해 벅/부스트 토폴로지를 이용하여 발생될 수 있다.
도 3은 상이한 층들의 전력 상태를 제어하기 위한 전력 관리 유닛(228)을 갖는 도 2의 스택을 도시한다. 이것은 어드레스 매핑을 위해 그리고 필요하다면 실시간 상태 정의 및 추적을 위해 전력 활동 표(power activity table)를 포함한다. 또한 이것은 현재 시작된 상태에 응답하여 도메인, 블록 및/또는 상이한 층들의 전 부분에 대한 전력 게이팅(power gating)을 제어하기 위한 전력 상태 콘트롤러(330)를 더 포함한다. 이러한 게이팅은 (예컨대 만약 하나의 층마다 몇 개 혹은 다수의 LVR이 이용될 경우) 하나 이상의 LVR의 제어를 통해 구현되거나 또는 공지된 것처럼 게이트 스위치를 통해 구현될 수 있다.
묘사된 실시예에서, 층 섹션, 예컨대 eDRAM이나 DRAM(도시 안 됨)의 메모리 콘트롤러는 그들 스스로 상태 면화를 요구할 것이고, 이것은 이후에 전력 상태 콘트롤러(330)에 의해 구현될 것이다. 다른 실시예로, 전력 상태 콘트롤러(330)는 예컨대 충분한 비활동(타임 아웃)을 검출하는 것에 응답하여, 또는 층 부분(예컨대 DRAM 블록이나 섹션 혹은 전체 다이)이 태스크 큐 등에 기반하여 충분히 비활성임을 나타내는 정보를 코어나 프로세서 활동 모니터로부터 수신하는 것에 응답하여 상태 진입을 개시할 수 있다.
다중 프로세서 이종 스택을 이용하여 에너지 효율적인 동작을 위한 새로운 전력 상태를 정의하는 기회가 제공될 수 있다. 주어진 애플리케이션에 따라 크게 변할 수 있는 설계 목표와 시스템의 전류 이용에 따라서, 어드레스 매핑이 전류 작업 포인트에 대한 런 타임 동안 적응적으로 최적화될 수 있다. 도 3은 각각의 층(332 내지 342)에 대해 상태 관리 데이터 구조 및 전력 활동표(315)와 함께 이것을 도시한다. 새로운 전력 활성 상태가 정의될 수 있는데, 여기에서 층 부분 예컨대 eDRAM의 서브 어레이의 추적된 활동에 따라서, 이 부분들은 가능하다면 데이터가 PCMS처럼 비휘발성 메모리같은 다른 메모리 섹션으로 전달된 이후에 셧 다운될 수 있으며, 그 반대의 경우도 가능하다. 이것은 예컨대 DRAM 혹은 eDRAM같은 모듈의 누설 부분을 셧 다운시킬 수 있고, 대신에 저 전력 비휘발성 메모리를 활용할 수 있게 한다. 이것은 성능과 전력, 그리고 에너지 효율 사이에 바람직한 균형(trade-off)이 이루어지게 한다.
전술한 설명에서, 다양한 특정 세부사항들이 설정되었다. 그러나 본 발명의 실시예들은 이러한 특정 세부사항들없이 실시될 수 있음을 이해될 것이다. 다른 예로, 공지의 회로, 구조 및 기술들은 설명의 이해를 방해하지 않도록 상세히 도시되지 않았을 수 있다. 이러한 것을 염두에 두면, "일 실시예", "실시예", "예시적인 실시예", "다양한 실시예" 등의 표현은 설명된 본 발명의 실시예(들)가 특별한 특징들, 구조들 혹은 특성들을 포함할 수도 있지만 모든 실시예가 반드시 이러한 특별한 특징들, 구조들 혹은 특성들을 포함하지는 않음을 나타내니다. 더 나아가, 일부 실시예들은 다른 실시예와 관련하여 설명된 특징들의 몇몇 혹은 전부를 가질 수도 있고, 또는 전혀 가지지 않을 수도 있다.
논의된 적응적 리매핑이 가능하므로, 자원의 최적 이용을 위한 비사용 메모리 구조의 부분을 셧 다운하는 것도 가능하다. 효율적인 전력 관리를 위한 전력 상태 콘트롤러가 제안된다. 전력 관리 유닛은 다양한 다이 혹은 다이 섹션의 활용을 계속 추적하여, 해당 다이 혹은 다이 섹션의 전력 레일을 조절(throttle)한다. 도 3은 전력 관리 유닛과 관련한 블록도를 도시한다. 이것은 코어나 메모리 다이에 의해 제기되는 전력 상태의 활동 변화를 모니터하는 다이 전력/활동표/콘트롤러를 포함한다. 전력 상태 콘트롤러는 전력 상태의 변화와 관련해 다양한 메모리 다이에게 제기될 필요가 있는 다양한 커맨드를 포함한다.
도 4는 3D 스택의 일부분의 측면도를 도시한다. 이것은 분배 층(404) 사이에 함께 탑재된 다이 층(402)을 포함한다. 이 도면은 다이가 전면 대 전면, 후면 대 후면의 원하는 조합으로 결합될 수도 있고/있거나 특별한 설계 이념에 따라서 다른 임의의 적절한 조합으로 결합될 수도 있음을 예시한다. 도시되지는 않았지만, 이들은 전면 대 후면 등으로 배치될 수도 있다. 이러한 선상에서, 비록 외부 즉 상부나 하부에 최대의 열을 발생하는 층(예컨대 코어/드로세서 층)을 배치하는 것이 바람직하다 할지라도 기능성 다이 층들은 임의의 적절한 순서를 가질 수 있을 것이다. 마찬가지로, 대역폭을 개선하기 위해, 상이한 층들은 주요 채널에 대해 더 빠른 전송을 달성하도록 특정의 다른 층에 더 근접하게 만들어 질 수 있다.
분배 층(404)은 상이한 다이 컴포넌트 사이에 비아 또는 다른 구조들을 이용하여 신호 상호 연결을 용이하게 하기 위한 다수의 도전성 층을 포함할 수 있다. 다이-투-다이 캐패시터(CIF)는 분배 층 내부에 구현될 수 있다. 예를 들어, TSV 패드에 이용되지 않는 도전성 시트(conductive sheets)가 이용될 수 있거나 또는 추가의 금속 층이 포함될 수 있다.
다음의 문단은 다양한 실시예들을 설명한다.
다양한 실시예에서, 장치는 제 3 프로세스 유형의 제 3 다이에 접속된 제 2 프로세스 유형의 제 2 다이에 접속된 제 1 프로세스 유형의 제 1 다이―제 2 다이는 비휘발성 메모리를 제공하고, 제 3 다이는 휘발성 메모리를 제공함―를 포함하고, 제 1, 제 2 및 제 3 다이의 각각의 적어도 하나의 국소 전압 조정기에 대해 전압원을 제공하기 위해 제 1, 제 2 및 제 3 다이 사이에 배치된 전역적 고 전원 레일에 전력을 제공하는 전역적 전압 조정기를 포함하며, 전력 상태를 제어하는 전력 관리 유닛을 더 포함하여, 적어도 하나의 상태에 대해 제 3 다이로부터의 데이터가 제 2 다이로 전달되고 제 3 다이의 적어도 일부분은 전력이 차단된다.
다양한 실시예에서, 제 2 다이는 상변화 메모리를 포함한다.
다양한 실시예에서, 제 3 다이는 eDRAM 메모리를 포함한다.
다양한 실시예로, 적어도 하나의 국소 전압 조정기는 스위칭 캐패시터 전압 조정기를 포함한다. 이러한 실시예들 중 여러 실시예에서, 전역적 전압 조정기는 수신된 외부 전원 전압을 승압시키는 DC-DC 업 컨버터이다.
다양한 실시예로, 제 1 다이는 코어 로직을 포함하여, 전력 관리 유닛을 가능하게 한다.
다양한 실시예에서, 전력 관리 유닛은 휘발성 메모리상에 전력 상태 관리를 구현하는 적응적 어드레스 리매핑을 구현하기 위한 로직을 포함한다.
다양한 실시예에서, 장치는 추가적인 다이를 더 포함한다.
다양한 실시예에서, 장치는 다이 사이에 재분배 층을 포함하고, 이 재분배 층은 하나 이상의 국소 전압 조정기에 접속된 다이-투-다이 캐패시터를 포함한다.
다양한 실시예에서, 고 전원 레일이 하나 이상의 관통 실리콘 비아와 함께 구현된다.
다양한 실시예에서, 장치는 함께 적층되어 3D 집적회로 스택을 형성하는 복수의 다이와, 전역적 고 전원을 각각의 다이에 제공하기 위한 다이 내부의 하나 이상의 전역적 고 전원 레일을 포함하고, 이때 각각의 다이는 전역적 고 전원을 입력으로 수신하여 그것으로부터 감압된 전압을 제공하는 국소 전압 조정기를 갖는다.
다양한 실시예에서, 국소 전압 조정기는 스위칭 캐패시터 유형의 조정기와 함께 구현된다. 이러한 실시예들 중 여러 실시예에서, 스위칭 캐패시터 전압 조정기는 다이 사이에 재분배 층과 함께 형성된 캐패시터를 포함한다.
다양한 실시예에서, 다이는 프로세서 다이, 비휘발성 메모리 다이 및 휘발성 메모리 다이를 포함한다. 이러한 실시예들 중 여러 실시예에서, 비휘발성 메모리는 상변화 메모리를 포함한다.
전술한 장치들의 모든 선택성 특징들은 또한 본원에 설명된 다양한 방법 및 시스템과 관련하여 구현될 수 있을 것이다.
전술한 설명과 이후의 특허청구범위에서, "접속(coupled)" 및 "연결(connected)"이라는 용어는 그 파생어들과 함께 이용될 수 있음이 이해되어야 한다. 이러한 용어들은 서로 동의어로 의도되지 않았음을 이해해야 한다. 오히려 특별한 실시예에서 "연결"은 두 개 이상의 요소가 물리적 혹은 전기적으로 직접 서로 접촉하고 있음을 나타낸다. "접속"은 두 개 이상의 요소가 서로 협력하거나 상호 작용하지만 물리적 혹은 전기적 직접 접촉할 수도 있고 하지 않을 수도 있음을 나타내기 위해 이용된다.
본 발명은 설명된 실시예들로 한정되기 보다는 첨부된 특허청구범위의 사상과 범주내에서 수정 및 변경 실시될 수 있다. 예를 들어, 본 발명은 모든 유형의 반도체 집적회고(IC) 칩과 함께 이용되도록 적용될 수 있음을 이해해야 한다. 이러한 IC 칩의 예로서, 제한적인 것은 아니지만, 프로세서, 콘트롤러, 칩 셋 컴포넌트, 프로그램 가능 로직 어레이(PLA), 메모리 칩, 네트워크 칩 등등이 있다.
또한 도면의 몇몇 부분에서 신호 도선이 선으로 표시되어 있음을 인지해야 한다. 일부는 주요 정보 흐름 방향을 나타내기 위해 더 두껍게 표시되어, 더 많은 구성 신호 경로들을 나타내고, 번호표를 가지며, 많은 구성 신호 경로들을 나타내고/내거나 하나 이상의 엔드에 화살표를 갖는다. 그러나 이것을 제한적 방식으로 이해해서는 안 된다. 오히려 이러한 더해진 세부사항은 하나 이상의 예시적인 실시예들과 연계하여 회로의 이해를 더 쉽게 도와주기 위해 이용될 수 있다. 임의의 표시된 신호선은 그것이 추가 정보를 갖던 갖지 않던 간에 실제로 여러 방향으로 이동할 수 있는 하나 이상의 신호를 포함할 수 있고, 예컨대 차동 쌍, 광섬유선 및/또는 싱글 엔드형 도선으로 구현된 디지털 또는 아날로그 선같은 임의의 적절한 유형의 신호 방식으로 구현될 수 있다.
예시의 사이즈/모델/값/범위들이 비록 본 발명이 이들에 제한되지 않더라도 제공되었음을 인지해야 한다. 제조 기술(예컨대 포토리소그래피)이 시간이 지남에 따라 발전함에 따라 더 소형 사이즈의 장치가 제조될 수 있을 것이라 예측된다. 또한 예시 및 설명의 간략화를 위해 IC 칩과 다른 컴포넌트에 대한 공지의 전력/접지 연결이 도면에 도시될 수도 도시되지 않을 수도 있으며, 이것은 본 발명의 본질을 흐리게 하지 않는다. 더우기, 발명의 본질을 흐리게 하지 않도록 배열은 블록도 형태로 도시되었으며, 이러한 블록도의 구현과 관련한 세부사항의 관점에서 그 배열은 본 발명이 구현될 플랫폼에 상당히 의존적이며, 예컨대 이러한 세부사항들은 당업자의 이해 범위내에서 만족되어야 한다. 특정 세부 사항들(예컨대 회로)이 본 발명의 예시적인 실시예를 설명하기 위해 설정되었지만, 당업자라면 본 발명이 이러한 특정 세부사항의 변화없이 혹은 변화와 함께 실시될 수 있음을 이해해야 한다. 따라서 본 설명은 제한적인 것이 아니라 예시적인 것으로 간주되어져야 한다.

Claims (11)

  1. 제 3 프로세스 유형의 제 3 다이에 접속된 제 2 프로세스 유형의 제 2 다이에 접속된 제 1 프로세스 유형의 제 1 다이―상기 제 2 다이는 비휘발성 메모리를 포함하고, 상기 제 3 다이는 휘발성 메모리를 포함함―와,
    상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이의 각각의 적어도 하나의 국소 전압 조정기에 대해 전압원을 제공하기 위해 상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이를 통해 배치된 전역적 고 전원 레일(global high supply rail)에 전력을 제공하는 전역적 전압 조정기(a global voltage regulator)와,
    전력 상태를 제어하는 전력 관리 유닛―적어도 하나의 상태에 대해, 상기 제 3 다이로부터의 데이터가 상기 제 2 다이로 전달되고 상기 제 3 다이의 적어도 일부분은 전력이 차단됨―을 포함하는
    장치.
  2. 제1항에 있어서,
    상기 제 2 다이는 상변화 메모리를 포함하는
    장치.
  3. 제2항에 있어서,
    상기 제 3 다이는 eDRAM 메모리를 포함하는
    장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 적어도 하나의 국소 전압 조정기는 스위칭 캐패시터 전압 조정기를 포함하는
    장치.
  5. 제4항에 있어서,
    상기 전역적 전압 조정기는 수신된 외부 전원 전압을 승압시키기 위한 DC-DC 업 컨버터인
    장치.
  6. 제1항에 있어서,
    상기 제 1 다이는 코어 로직을 포함하여 상기 전력 관리 유닛을 보조(facilitate)하게 하는
    장치.
  7. 제1항에 있어서,
    상기 전력 관리 유닛은 상기 휘발성 메모리에 대한 전력 상태 관리를 구현하기 위한 적응적 어드레스 리매핑(adaptive address re-mapping)을 구현하는 로직을 포함하는
    장치.
  8. 제1항에 있어서,
    추가 다이를 더 포함하는
    장치.
  9. 제1항, 제7항 및 제8항 중 어느 한 항에 있어서,
    상기 장치는,
    상기 다이들 사이에 재분배 층(redistribution layers)을 포함하되, 상기 재분배 층은 하나 이상의 상기 국소 전압 조정기에 접속된 다이-투-다이 캐패시터(die-to-die capacitors)를 포함하는
    장치.
  10. 제1항에 있어서,
    상기 고 전원 레일은 하나 이상의 관통 실리콘 비아(through-sillicon vias)로 구현되는
    장치.
  11. 제5항에 있어서,
    상기 제 1 다이는 코어 로직을 포함하여 상기 전력 관리 유닛을 보조하게 하는
    장치.
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