KR20140131277A

KR20140131277A - 반도체 장치

Info

Publication number: KR20140131277A
Application number: KR1020140052346A
Authority: KR
Inventors: 다이스케 마츠바야시; 토시미츠 오보나이; 노리타카 이시하라; 순페이 야마자키
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2013-05-03
Filing date: 2014-04-30
Publication date: 2014-11-12
Also published as: JP2014232868A; US20140326991A1; US9882058B2

Abstract

본 발명은 전기 특성의 편차가 저감된 트랜지스터를 포함하는 반도체 장치를 제공한다.
산화물 반도체층에 채널이 형성되는 트랜지스터를 포함하고, 산화물 반도체층에서 채널이 형성되는 영역에 포함되는 캐리어 농도를 1×10¹⁵/cm³ 이하, 바람직하게는 1×10¹³/cm³ 이하, 더욱 바람직하게는 1×10¹¹/cm³ 이하로 함으로써, 소스와 드레인 사이를 흐르는 전자가 넘어야 할 에너지 장벽의 높이를 일정값으로 결속시킨다. 이로써, 트랜지스터간의 전기 특성의 편차가 억제된 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 명세서에서 개시하는 발명의 일 형태는 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.

또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 발광 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.

절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 박막 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 박막 트랜지스터는 집적 회로(IC)나 화상 표시 장치(다만 표시 장치라고도 표기한다)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.

예를 들어, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 비정질 산화물로 이루어지는 반도체층을 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).

일본 특개2011-181801호 공보

반도체 장치의 신뢰성을 향상시키기 위해서, 또는 반도체 장치를 안정적으로 동작시키기 위해서는, 반도체 장치에 포함되는 복수의 트랜지스터간의 전기 특성의 편차를 저감시키는 것이 중요하다.

그래서, 본 발명의 일 형태는 신규의 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 본 발명의 일 형태는 전기 특성의 편차가 저감된 트랜지스터를 포함하는 반도체 장치를 제공하는 것을 과제 중 하나로 한다.

또한, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.

또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는 이들 모든 과제를 해결할 필요는 없다. 또한, 상기 이외의 과제는 명세서 등의 내용으로부터 저절로 명확해지는 것이며, 명세서 등의 내용으로부터 상기 이외의 과제를 만들어낼 수 있다.

본 발명의 일 형태는 산화물 반도체층에 채널이 형성되는 트랜지스터를 포함하고, 산화물 반도체층에서 채널이 형성되는 영역에 포함되는 도너 농도를 1×10¹⁵/cm³이하, 또는 1×10¹³/cm³ 이하, 또는 1×10¹¹/cm³ 이하로 함으로써, 복수의 트랜지스터간의 전기 특성을 일정값으로 결속시킨 반도체 장치이다. 더 구체적으로는 예를 들어 이하의 구성으로 할 수 있다.

본 발명의 일 형태는 게이트 전극층과, 게이트 전극층과 중첩되는 산화물 반도체층과, 게이트 전극층과 산화물 반도체층 사이의 게이트 절연층과, 산화물 반도체층의 일부와 중첩되는 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체층에서 채널이 형성되는 영역에 포함되는 도너 농도는 1×10¹⁵/cm³ 이하이며, 채널이 형성되는 영역의 임의의 점에서의 전도대 하단의 에너지를 E_c1, 페르미 준위를 E_f1, 에너지 갭을 E_g1로 하였을 때, 이하의 식(1)이 성립하는 것을 특징으로 하는 반도체 장치이다.

[식 1]

또한, 본 발명의 일 형태는 게이트 전극층과, 게이트 전극층과 중첩되는 산화물 반도체층과, 게이트 전극층과 산화물 반도체층 사이의 게이트 절연층과, 산화물 반도체층의 일부와 중첩되는 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체층에서 채널이 형성되는 영역에 포함되는 도너 농도는 1×10¹⁵/cm³ 이하이며, 채널이 형성되는 영역의 임의의 점에서의 전도대 하단의 에너지를 E_c1, 페르미 준위를 E_f1, 에너지 갭을 E_g1로 하고, 산화물 반도체층에서 소스 전극층 또는 드레인 전극층과 중첩되는 영역의 임의의 점에서의 전도대 하단의 에너지를 E_c2, 페르미 준위를 E_f2로 하였을 때, 이하의 식(2)이 성립하는 것을 특징으로 하는 반도체 장치이다.

[식 2]

또한, 본 발명의 일 형태는 게이트 전극층과, 게이트 전극층과 중첩되는 산화물 반도체층과, 게이트 전극층과 산화물 반도체층 사이의 게이트 절연층과, 산화물 반도체층의 일부와 중첩되는 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체층에서 채널이 형성되는 영역에 포함되는 도너 농도는 1×10¹³/cm³ 이하이며, 채널이 형성되는 영역의 임의의 점에서의 전도대 하단의 에너지를 E_c1, 페르미 준위를 E_f1로 하고, 산화물 반도체층에서 소스 전극층 또는 드레인 전극층과 중첩되는 영역의 임의의 점에서의 전도대 하단의 에너지를 E_c2, 페르미 준위를 E_f2로 하고, 게이트 전극층의 일 함수를 φ_m으로 하고, 산화물 반도체층의 전자 친화력을 χ_OS로 하고, 게이트 절연층의 고정 전하를 Q_GI로 하고, 게이트 절연층의 용량을 C_GI로 하고, 산화물 반도체층의 용량을 C_OS로 하였을 때, 이하의 식(3)이 성립되는 것을 특징으로 하는 반도체 장치이다.

[식 3]

상기의 반도체 장치 중 어느 하나에서 산화물 반도체층은 인듐, 갈륨 및 아연을 함유하는 것이 바람직하다.

본 발명의 일 형태에 따른 구성의 효과는 이하와 같이 설명할 수 있다. 다만, 이하는 어디까지나 하나의 고찰에 지나지 않음을 부기한다.

본 발명의 일 형태에 따른 반도체 장치는 산화물 반도체층에 채널이 형성되는 트랜지스터를 포함하고, 산화물 반도체층에서 채널이 형성되는 영역에 포함되는 캐리어 농도를 1×10¹⁵/cm³ 이하, 또는 1×10¹³/cm³ 이하, 또는 1×10¹¹/cm³ 이하, 즉, 상기 영역을 고순도 진성 또는 실질적인 고순도 진성으로 한 반도체 장치이다.

산화물 반도체층으로서 고순도 진성 또는 실질적인 고순도 진성의 산화물 반도체층을 사용한 경우에는, 산화물 반도체층에 형성되는 채널의 페르미 준위(E_f)는 미드 갭(E_i)과 같아지거나, 미드 갭에 매우 가깝다.

페르미 준위와 미드 갭이 같으면, 직관적으로는 소스와 드레인 사이를 흐르는 전자가 넘어야 할 에너지 장벽(다만, 에너지 장벽이라고도 표기한다)의 높이는, 산화물 반도체층의 에너지 갭(E_g)의 절반(=E_g/2)이 된다. 소스와 드레인 사이를 흐르는 전자가 넘어야 할 에너지 장벽의 높이가 클수록 필요로 하는 게이트 전압도 높아지기 때문에, 산화물 반도체층에 포함되는 도너 농도(캐리어 농도)에 의존하여 트랜지스터의 전기 특성도 변동한다. 구체적으로는 도너 농도(캐리어 농도)가 낮아질수록 드레인 전류(Id)-게이트 전압(Vg) 특성의 상승 전압이 플러스 방향으로 시프트한다.

그러나, 실제 측정에서는 산화물 반도체층을 고순도 진성 또는 실질적인 고순도 진성으로 하고, 이 층을 사용한 트랜지스터를 제작하였을 경우에도 드레인 전류-게이트 전압 특성(이하, Id-Vg 특성이라고도 표기한다)에 있어서, 게이트 전압이 0V 부근에서 드레인 전류가 흐르기 시작하는 것이 본 발명자들에 의하여 확인되었다.

도 5의 (A)에, 활성층에 적용하는 산화물 반도체층의 도너 농도를 변화시켜서 제작한 보텀 게이트(bottom-gate)형의 트랜지스터의 Id-Vg 특성을 도시하였다. 도 5의 (A)에서는 채널 폭 50㎛, 채널 길이 3㎛의 트랜지스터에 대하여, 도너 농도를 변화시킨 6개의 샘플들을 제조하고, 드레인 전압(Vd)을 1V로 하여 특성을 측정하였다.

또한, 도 5의 (B)에, 도 5의 (A)에 도시한 Id-Vg 특성으로부터 추출된, 게이트 전압에 0V가 공급되었을 때의 캐리어 농도(n)와, 문턱 전압(Vth)의 관계를 도시하였다.

도 5의 (B)에서, 산화물 반도체층의 도너 농도를 저감시켜도 문턱 전압은 어느 정도의 값까지밖에 플러스 방향으로 시프트하지 않는 것을 알 수 있다. 또한, 도 5의 (A)에서, 도너 농도를 저감시킨 산화물 반도체층을 사용한 트랜지스터의 Id-Vg 특성은 어느 농도에서도 거의 중첩되어 있고, 상승의 게이트 전압이 0V 근방으로 결속한 노멀리 오프형의 특성이 얻어지는 것을 알 수 있다.

여기에서, 고순도 진성 또는 실질적인 고순도 진성의 산화물 반도체층을 사용하여 제작한 트랜지스터에서는, 소스와 드레인 사이를 흐르는 전자가 넘어야 할 에너지 장벽이 저하, 즉, 페르미 준위에 대한 전도대 하단의 에너지(Ec) 저하가 일어나는 것이 발견되었다. 이하에서는, 페르미 준위에 대하여 전도대 하단의 에너지가 저하되는 현상을 CBL 효과(CBL: Conduction Band Lowering)라고 표기한다.

상술한 바와 같이, 산화물 반도체층에서 채널이 형성되는 영역의 도너 농도(캐리어 농도)를 저감시킴으로써 발생하는 CBL 효과에 의하여, 드레인 전류-게이트 전압 특성의 상승 전압이 0V 부근으로 결속한다. 바꿔 말하면, 상기 산화물 반도체층을 적용한 트랜지스터의 전기 특성을 일정한 값으로 결속시킬 수 있다. 따라서, 이러한 산화물 반도체층을 사용함으로써 편차가 저감된 균일성이 우수한 트랜지스터를 제공할 수 있다.

본 발명의 일 형태에 의하여 신규의 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 편차가 저감된 반도체 장치를 제공할 수 있다.

또한, 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치를 제공할 수 있다.

도 1은 본 발명의 일 형태에 따른 반도체 장치의 단면도 및 에너지 밴드 도면.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 단면도 및 에너지 밴드 도면.
도 3은 채널 길이와 에너지 장벽의 높이 관계를 도시한 도면.
도 4는 도너 농도와 에너지 장벽의 높이 또는 트랜지스터 특성의 관계를 도시한 도면.
도 5는 캐리어 농도와 트랜지스터 특성의 관계를 도시한 도면.
도 6은 본 발명의 일 형태의 반도체 장치의 구성예를 도시한 평면도 및 단면도.
도 7은 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도.
도 8은 기억 장치의 일례를 도시한 회로도.
도 9는 표시 장치의 일례를 도시한 상면도 및 회로도.
도 10은 전자 기기의 일례를 도시한 외관도.
도 11은 RFID 태그(tag)의 사용예를 설명하기 위한 도면.
도 12는 캐리어 농도와 트랜지스터 특성의 관계를 도시한 도면.

이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 주지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것이 아니다. 또한,　이하에서 설명하는 실시형태에 있어서 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호 또는 동일한 해치 패턴을 다른 도면간에서 공통적으로 사용하며, 그 반복되는 설명은 생략한다.

또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위해서 과장하여　나타낸 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.

또한, 본 명세서 등에서 사용하는 “제 1”, “제 2” 등의 서수사는 구성 요소의 혼합을 피하기 위해서 붙인 것이며, 수적으로 한정하는 것은 아니다. 따라서, 예를 들어, “제 1의”를 “제 2의” 또는 “제 3의” 등으로 적절히 바꾸어서 설명할 수 있다.

또한, 트랜지스터의 “소스”나 “드레인”의 기능은 다른 극성을 갖는 트랜지스터가 적용되는 경우나, 또는 회로 동작에서 전류 방향이 변화하는 경우 등에는 서로 바뀔 수 있다. 따라서, 본 명세서에서는 “소스”나 “드레인”이라는 용어는 바꿔 사용할 수 있다.

또한, 본 명세서 등에서, 채널이 형성되는 영역의 길이(채널 길이라고도 한다)란, 산화물 반도체층과 중첩되는 소스 전극층과, 산화물 반도체층과 충첩되는 드레인 전극층 사이의 거리를 말한다.

또한, 본 명세서 등에서, 산화물 반도체층이 실질적인 고순도 진성일 때, 산화물 반도체층에 함유되는 도너 농도는 1×10¹⁵/cm³ 이하, 또는 1×10¹³/cm³ 이하이다.

또한, 본 명세서 등에서, 산화물 반도체층이 실질적인 고순도 진성일 때, 산화물 반도체층에 함유되는 캐리어 농도는 1×10¹⁵/cm³ 이하, 또는 1×10¹³/cm³ 이하, 또는 1×10¹¹/cm³ 이하이다. 또한, 본 명세서 중에서의 캐리어 농도란, MOS(Metal Oxide Semiconductor) 구조를 포함하는 반도체 장치에 있어서, 게이트 전극(Metal)에 0V의 전위가 공급되었을 때의, 산화물 반도체층(Semiconductor)에 함유되는 캐리어 농도를 뜻한다. 캐리어 농도는, 예를 들어, CV(Capacitance Voltage) 측정에 의하여 측정할 수 있다.

본 명세서 등에서 “평행”이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, “수직”이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.

또한, 본 명세서 등에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.

(실시형태 1)

본 실시형태에서는, CBL 효과, 및 CBL 효과가 발생하는 반도체 장치에 대하여 도 1 내지 도 4를 사용하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 보텀 게이트형의 트랜지스터를 사용하여 설명한다. 다만, 본 발명의 일 형태의 구성은 이에 한정되는 것이 아니다.

먼저, 도 1의 (A)에 도시한 반도체 장치(100)를 사용하여, 반도체 장치에 포함되는 산화물 반도체층에서 채널이 형성되는 영역의 캐리어가 흐르는 방향(채널 길이 방향)에서의 에너지 밴드 구조에 대하여 설명한다. 도 1의 (B)는, 수치 계산에 의하여 견적된 반도체 장치(100)의 전도대 에너지 밴드 구조를 도시하였다. 또한, 도 1의 (A)에 도시한 반도체 장치(100)는 보텀 게이트형의 트랜지스터에서 게이트 전극을 생략한 구성이다.

도 1의 (A)에 도시한 반도체 장치(100)는 절연층(104) 위에 형성된 산화물 반도체층(106)과, 산화물 반도체층(106)의 일부와 접하는 소스 전극층(108a) 및 드레인 전극층(108b)을 갖는다. 여기서는, 산화물 반도체층(106)에서 채널이 형성되는 영역(소스 전극층(108a)과 드레인 전극층(108b) 사이의 영역)(106b)을, 진성 반도체(i)라고 가정하여 계산하였다. 또한, 산화물 반도체층(106)에서, 소스 전극층(108a)과 접하는 영역(106a)과, 드레인 전극층(108b)과 접하는 영역(106c)은, 5×10¹⁸/cm³의 도너 농도를 포함하는 저저항 반도체(n⁺ 또는 n)라고 가정하였다. 그러므로, 산화물 반도체층(106)은 n⁺-i-n⁺의 호모 접합을 포함한다.

따라서, 도 1의 (A)의 구성에서, 채널이 형성되는 영역의 임의의 점에서의 전도대 하단의 에너지를 E_c1, 페르미 준위를 E_f1로 하고, 산화물 반도체층에서 소스 전극층 또는 드레인 전극층과 중첩되는 영역의 임의의 점에서의 전도대 하단의 에너지를 E_c2, 페르미 준위를 E_f2로 하였을 때 (E_c2-E_f2)<(E_c1-E_f1)이 성립한다.

또한, 도 1에 도시한 계산에서, 산화물 반도체층(106)은 In-Ga-Zn 산화물 반도체를 적용하였다. 산화물 반도체층의 전도대 하단과 가전자대 상단의 에너지 차이(에너지 갭) E_g는 3.2eV, 산화물 반도체층의 비유전율 ε는 15ε₀(ε₀은 진공 유전율), 절대 온도 T는 300K라고 가정하였다.

도 1의 (B)는, 도 1의 (A)에 도시한 반도체 장치(100)의 무바이어스 상태(소스 전극층(108a)의 전위 및 드레인 전극층(108b)의 전위를 0V라고 가정한 상태)에서의 도 1의 (A)의 파선 화살표를 따른 채널 길이 방향에서의 전도대 밴드 구조이며, 채널 길이 L을 0.1㎛, 1㎛, 10㎛, 100㎛, 10⁵㎛, 10¹²㎛로 한 결과를 각각 도시하였다. 도 1의 (B)에서 세로축은 산화물 반도체층(106)의 페르미 준위(E_f)를 원점으로 한 전도대 하단 에너지(E_c), 즉, 소스와 드레인 사이의 에너지 장벽의 높이를 나타내고, 가로축은 규격화된 채널 길이를 나타낸다. 또한, 도 1의 (B)의 일점 쇄선은 산화물 반도체층(106)의 페르미 준위를 나타내고, 파선은 산화물 반도체층(106)의 페르미 준위가 산화물 반도체층(106)의 미드 갭(E_i)과 일치하였을 때의 전도대 하단 에너지(1.6eV)를 나타낸다.

도 1의 (B)에서, 채널 길이가 길어질수록 소스와 드레인 사이의 에너지 장벽 의 높이가 커진다. 그러나, 본 계산에서는 채널 형성 영역을 진성 반도체라고 가정하였기　때문에, 페르미 준위와 미드 갭이 같음에도 불구하고, 소스와 드레인 사이의 에너지 장벽이 산화물 반도체층의 에너지 갭(E_g)의 절반(=E_g/2)인 1.6eV가 되기 위해서는 10¹²㎛=1200km라는 비현실적인 체널 길이를 필요로 한다．

도 1의 (B)에서, 채널 길이가 10¹²㎛인 경우의 채널 형성 영역에서의 에너지 밴드는, n⁺-i 접합(x/L=-0.5 또는 x/L=0.5)에 가까울수록 아래로 구부러진다. 구부러진 부분의 캐리어 농도(n)는 진성 캐리어 농도(n_i)의 6.6×10^-9/cm³보다도 커지므로, 상기 영역에서는 캐리어가 축적 상태가 된다.

밴드가 구부러진 부분의 폭은 진성 캐리어 농도(n_i)에 대한 데바이의 차폐 길이 λ_D=(ε₀k_BT/e²n_i)^1/2로 특징지어지는 길이이다. 또한, k_B는 볼츠만 정수이며, e는 전자소 전하이다. 여기에서, 산화물 반도체층의 유전율 ε=15ε₀, 절대 온도 T= 300K를 대입하면, 데바이의 차폐 길이 λ_D는 5.7×10¹⁰㎛=57km로 매우 큰 값인 것을 알 수 있다.

이것은, 도 1에 도시한 반도체 장치(100)에서는, 고순도 진성(실질적인 고순도 진성을 포함한다) 산화물 반도체인 영역(106b)의 캐리어 농도가 너무 작기 때문에 n⁺층인 영역(106a)으로부터 영역(106b)을 향하는 전계는 차폐되지 않고 57km나 침입하는 것을 의미한다. 또한, 채널 길이가 데바이의 차폐 길이 λ_D의 2배인 1.14×10¹¹㎛=114km보다도 크면, n⁺층과 ｉ층의 에너지 장벽의 높이는 산화물 반도체층(106)의 에너지 갭의 절반이 된다. 상술한 바와 같이, 채널 길이가 10¹²㎛인 경우, 소스와 드레인 사이의 에너지 장벽은 1.6eV(=E_g/2)가 되지만, 이 경우 확실히 L=10¹²㎛=2λ_D>1.14×10¹¹㎛를 충족시킨다.

한편, 채널 길이가 데바이의 차폐 길이 λ_D의 2배인 1.14×10¹¹㎛=114km보다도 작을 때에는, n⁺층인 영역(106a), 영역(106c)으로부터의 전계가 차폐되지 않고, 채널이 형성되는 영역(106b)의 중앙까지 도달하기 때문에 에너지 장벽의 높이가 낮아진다. 따라서, 영역(106b)이 고순도 진성 또는 실질적인 고순도 진성이어도, 즉, 페르미 준위가 미드 갭 부근에 있어도 페르미 준위에 대한 전도대 하단의 에너지 저하에 의하여 에너지 장벽의 높이가 저감된다. 바꿔 말하면, 소스 전극층(108a)과 드레인 전극층(108b) 아래에 n⁺층인 영역(106a), 영역(106c)이 존재하는 한, 현실적인 디바이스에서의 채널 길이에서, 에너지 장벽의 높이는 E_g/2에 비해 매우 작아진다.

이어서, 게이트 전극층을 갖는 트랜지스터 구조를 사용하여 CBL 효과에 대하여 검토한다.

도 2의 (A)에, 계산에 사용한 트랜지스터(200)의 구성을 도시하였다. 도 2의 (A)에서는 게이트 전극층(202)과, 게이트 전극층(202) 위에 제공된 게이트 절연층(204)과, 게이트 절연층(204) 위의 산화물 반도체층(206)과, 산화물 반도체층(206)의 일부와 접하는 소스 전극층(208a) 및 드레인 전극층(208b)을 갖는 보텀 게이트형의 트랜지스터이다. 도 1의 경우와 마찬가지로, 산화물 반도체층(206)에 서 채널이 형성되는 영역(소스 전극층(208a)과 드레인 전극층(208b) 사이의 영역)(206b)을 진성 반도체(i)라고 가정하여 계산하였다. 또한, 산화물 반도체층(206)에서, 소스 전극층(208a)과 접하는 영역(206a)과, 드레인 전극층(208b)과 접하는 영역(206c)은 5×10¹⁸/cm³의 도너 농도를 포함하는 저저항 반도체(n⁺ 또는 n)라고 가정하였다.

또한, 도 2에 도시한 계산에서, 산화물 반도체층(206)은 In-Ga-Zn 산화물 반도체를 적용하고, 에너지 갭(E_g)을 3.2eV로 하고, 막 두께를 35nm로 하였다. 또한, 게이트 절연층(204)의 등가 산화막 두께(EOT: Equivalent Oxide Thickness)는 256nm라고 가정하였다.

도 2의 (B)에, 도 2의 (A)의 파선 화살표를 따른 무바이어스 상태(게이트 전극층(202)의 전위, 소스 전극층(208a)의 전위 및 드레인 전극층(208b)의 전위를 0V라고 가정한 상태)에서의 채널 길이 방향에서의 전도대 밴드 구조의 계산 결과를 도시하였다. 도 2의 (B)에서는 채널 길이 L을 0.1㎛, 0.3㎛, 1㎛, 3㎛, 10㎛, 100㎛, 10⁵㎛, 10¹²㎛로 한 결과를 각각 도시하였다. 도 2의 (B)에서 세로축은 산화물 반도체층(206)의 페르미 준위(E_f)를 원점으로 한 전도대 하단 에너지(E_c), 즉, 소스와 드레인 사이의 에너지 장벽의 높이를 나타내고, 가로축은 규격화된 채널 길이를 나타낸다. 또한, 도 2의 (B)의 일점 쇄선은 산화물 반도체층(206)의 페르미 준위를 나타낸다.

또한, 소스 전극층(208a) 또는 드레인 전극층(208b)과 중첩되는 영역(206a), 영역(206c)은 n형화되기 때문에 채널이 형성되는 영역(206b)의 임의의 점에서의 전도대 하단의 에너지를 E_c1, 페르미 준위를 E_f1, 영역(206a), 영역(206c)의 임의의 점에서의 전도대 하단의 에너지 E_c2, 페르미 준위 E_f2로 하였을 때, (E_c2-E_f2)<(E_c1-E_f1)이 성립된다(도 2의 (B) 참조).

도 2의 (B)에 도시된 바와 같이 게이트 전극층(202)을 제공한 경우에 있어서도, 채널 형성 영역의 모든 영역에 걸쳐 에너지 장벽의 높이(E_c1-E_f1)는 E_g/2(1.6eV)보다 작기 때문에, 산화물 반도체층을 적용한 트랜지스터를 상정한 계산에서도 CBL 효과에 따른 영향이 확인된다.

또한, 게이트 전극층을 상정하지 않은 경우의 도 1의 (B)와 달리, 도 2의 (B)에서는 어느 정도 채널 길이가 큰 경우의 에너지 장벽의 높이는 E_g/2(1.6eV)에는 도달하지 않지만, 어느 일정값(도 2의 (B)에서는 채널 길이 3㎛ 이상에서 0.4eV)으로 포화한다. 이것은, 채널 길이가 어느 정도 이상 긴 경우에는, n⁺층인 영역(206a), 영역(206c)이, 채널이 형성되는 영역(206b)에 주는 영향보다도, 게이트 전극층(202)으로부터 영역(206b)에 대하여 수직 방향으로 주어지는 전계의 영향이 강하기 때문이라고 이해할 수 있다.

한편, 채널 길이가 짧은(예를 들어, 3㎛ 미만) 경우에서는 게이트 전극층을 상정하지 않은 경우와 마찬가지로, n⁺층인 영역(206a), 영역(206c)으로부터 채널이 형성되는 영역(206b)에 가해지는 전계의 영향이 강해져, 에너지 장벽의 높이가 상술한 일정값보다 더욱 저하된다.

여기에서, 채널 길이가 긴 경우(예를 들어, 3㎛보다 큰 경우)에서의 에너지 장벽의 높이(EBH: Energy barrier height)는 이하의 식(4)으로 표시된다.

[식 4]

식 (4)에서, φ_m은 게이트 전극층(202)의 일 함수를 나타내고, χ_OS는 산화물 반도체층(206)의 전자 친화력을 나타내고, Q_GI는 게이트 절연층(204)의 고정 전하를 나타내고, C_GI는 게이트 절연층(204)의 용량을 나타내고, C_OS는 산화물 반도체층(206)의 용량을 나타내고, t는 산화물 반도체층(206)의 막 두께를 나타내고, N_d는 영역(206b)의 도너 농도를 나타낸다. 다만, 본 계산에서 N_d는 진성 캐리어 농도(n_i)를 가정하였기 때문에 충분히 작고, 식 (4)에서의 우변 제 2 항목은 무시할 수 있다. 본 계산에서는, e(φ_m-χ_OS-Q_GI/C_GI)로서 0.4eV를 사용하여 계산하였기 때문에 도 2의 (B)에서 n⁺층 전계의 영향을 받지 않을 정도로 채널 길이가 긴 트랜지스터에서는, 에너지 장벽의 높이가 0.4eV로 포화한다. 바꿔 말하면, 도너 농도가 충분히 작으면 에너지 장벽의 높이(E_c1-E_f1)는 e(φ_m-χ_OS-Q_GI/C_GI)로 결속한다.

도 1의 (B) 및 도 2의 (B)의 계산에 기초하여 산출한 에너지 장벽 높이의 채널 길이 의존성을 도 3에 도시하였다. 도 3의 세로축은 에너지 장벽의 높이(전도대 하단의 에너지로부터 페르미 준위까지의 에너지)를 나타내고, 가로축은 채널 길이(㎛)를 나타낸다.

도 3에 도시한 바와 같이 게이트 전극층이 없는 경우(도 1의 (B)에 대응)에서는, 장채널 극한(상술한 데바이의 차폐 길이 λ_D의 2배를 초과하는 채널 길이)에서 에너지 장벽의 높이는 E_g/2=1.6eV가 되고, 채널 길이가 짧아질수록 에너지 장벽의 높이는 저하된다.

또한, 게이트 전극층이 있는 경우(도 2의 (B)에 대응)에서는, 장채널이 될수록 n⁺층으로부터의 전계 영향보다도, 게이트 전극층으로부터의 수직 방향의 전계 영향이 강해지기 때문에, 상술한 식 (4)의 우변 제 1 항에서 공급되는 일정값으로 포화한다. 단채널 측에서는 n⁺층으로부터의 전계 영향이 강해지기 때문에 에너지 장벽의 높이는 더욱 저하된다.

또한, 도 3에 도시한 에너지 장벽 높이는 트랜지스터의 문턱 전압을 결정하고, NMOS 트랜지스터에서는 에너지 장벽이 높을수록 트랜지스터의 문턱 전압이 높아진다.

이어서, 채널 길이 방향의 에너지 밴드 도면에, 도너 농도가 주는 영향에 대하여 검토하기 위해서, 도 2의 (A)에 도시한 트랜지스터(200)에서, 채널 길이를 3㎛로 하여 채널이 형성되는 영역(206b)에서의 도너 농도를 증가시켰을 때의 에너지 밴드 도면을 계산하였다.

도 4의 (A)에, 무바이어스 상태(게이트 전극층(202)의 전위, 소스 전극층(208a)의 전위 및 드레인 전극층(208b)의 전위를 0V라고 가정한 상태)에서의 도 2의 (A)의 파선 화살표를 따른 채널 길이 방향에서의 전도대 밴드 구조의 계산 결과를 도시하였다. 도 4의 (A)에서는 도너 농도(N_d)를 6.6×10^-9/cm³, 10¹⁴/cm³, 10¹⁵/cm³, 3×10¹⁵/cm³, 10¹⁶/cm³, 10¹⁷/cm³, 10¹⁸/cm³로 한 계산 결과를 각각 도시하였다.

도 4의 (A)에서, 도너 농도가 6.6×10^-9/cm³로부터 10¹⁴/cm³의 범위에서는 에너지 밴드 도면은 변화하지 않고 일치한다. 즉, 채널 형성 영역에 포함되는 도너 농도가 충분히 작으면(예를 들어, 1×10¹⁵/cm³ 이하, 또는 1×10¹³/cm³ 이하), 밴드 구조는 변화하지 않고 게이트 전극층의 전계에 기인한 CBL 효과에 의하여 에너지 장벽의 높이도 일정한 그대로인 것을 알 수 있다. 한편, 도너 농도가 증가하면, 에너지 장벽의 높이도 저하된다.

에너지 장벽의 높이와 도너 농도 의존성의 상관을 도 4의 (B)에 도시하였다. 도 4의 (B)에서 세로축은 에너지 장벽의 높이를 나타내고, 가로축은 채널이 형성되는 영역(206b)에 포함되는 도너 농도를 나타낸다. 또한, 도 4의 (B)에서는 상술한 식 (4)의 우변 제 1 항의 e(φ_m-χ_OS-Q_GI/C_GI)로서 0.4eV를 사용한 결과(도 4의 (A)에 상당)에 더하여, e(φ_m-χ_OS-Q_GI/C_GI)=0.58eV로 한 결과를 도시하였다. e(φ_m-χ_OS-Q_GI/C_GI)=0.58eV는, 도 5의 (A) 및 (B)에 도시한 실제 측정한 트랜지스터로부터 상정되는 에너지 장벽 높이의 포화값이다.

또한, 도 4의 (B) 중의 파선 그래프는, 상술한 식 (4)의 우변 제 1 항의 e(φ_m-χ_OS-Q_GI/C_GI)를 0.4eV 또는 0.58eV로 하고, 각각 N_d의 값을 대입한 근사 곡선이다.

도 4의 (B)에서, 채널 형성 영역에 함유되는 도너 농도가 1×10¹⁵/cm³ 이하 정도이면 에너지 장벽의 높이는 일정한 값을 나타낸다. 또한, 도너 농도가 1×10¹⁵/cm³보다 커지면, 도너 농도가 증대할수록 에너지 장벽의 높이는 저하된다.

도 4의 (C)는, 도 2의 (A)에 도시한 트랜지스터(200)의 문턱 전압(Vth)과, 채널이 형성되는 영역(206b)에 포함되는 도너 농도의 관계를 도시하였다. 또한, 도 4의 (C)에서는 e(φ_m-χ_OS-Q_GI/C_GI)=0.58eV로서 계산하였다.

도 4의 (C)에 도시한 바와 같이 도너 농도가 1×10¹⁵/cm³ 이하, 바람직하게는 1×10¹³ 이하에서는, 도너 농도의 변화에 대하여 문턱 전압이 어느 일정값으로 포화한다. 이것은 도 4의 (B)의 결과와 일치한다. 트랜지스터의 채널 형성 영역에 포함되는 도너 농도가 충분히 낮은 경우에는 에너지 장벽 높이가 어느 일정값(바람직하게는, e(φ_m-χ_OS-Q_GI/C_GI))으로 포화한다. 트랜지스터의 문턱 전압은 에너지 장벽 높이로 결정되기 때문에 결과적으로 문턱 전압도 어느 일정값으로 포화한다.

도 12는, 도 2의 (A)에 도시한 트랜지스터(200)의 문턱 전압(Vth)과, 채널이 형성되는 영역(206b)에 포함되는 캐리어 농도의 관계를 도시하였다. 도 12에서, 흰 원은 도 5의 (B)에 도시한 실제로 측정한 캐리어 농도와 문턱 전압의 관계를 나타내고, 실선은 계산으로 산출된 캐리어 농도와 문턱 전압의 관계를 나타낸다.

도 12에 도시한 바와 같이 계산으로 구한 캐리어 농도와 문턱 전압의 관계는 실제 측정을 잘 재현하고 있다. 캐리어 농도가 1×10¹⁵/cm³ 이하, 바람직하게는 1×10¹³cm³ 이하, 보다 바람직하게는 1×10¹¹cm³ 이하에서는 캐리어 농도의 변화에 대하여, 문턱 전압이 어느 일정값으로 포화한다. 캐리어 농도는 도너 농도와 상관이 있다는 것을 고려하면, 이것은 도 4의 (C)의 결과와 마찬가지로 설명할 수 있다.

이상과 같이, 산화물 반도체층에서 채널이 형성되는 영역의 도너 농도 및 캐리어 농도를 충분히 저감시킴으로써, 상기 산화물 반도체층을 사용한 트랜지스터는, CBL 효과에 따라, 트랜지스터간의 문턱 전압의 편차를 억제할 수 있다.

본 발명의 일 형태에서는 채널이 형성되는 영역을 포함하는 산화물 반도체층을 갖고, 상기 채널이 형성되는 영역에 포함되는 캐리어 농도를 1×10¹⁵/cm³ 이하, 바람직하게는, 1×10¹³/cm³ 이하, 보다 바람직하게는 1×10¹¹/cm³ 이하로 함으로써, CBL 효과에 따라, 상기 채널이 형성되는 영역의 전도대 하단의 에너지와 페르미 준위의 에너지 차이(E_c-E_f)를, 적어도 채널이 형성되는 영역의 에너지 갭 E_g의 2분의 1(=E_g/2)보다 작게 할 수 있고, 바람직하게는 e(φ_m-χ_OS-Q_GI/C_GI)로 결속할 수 있다.

이러한 산화물 반도체층을 채널에 적용한 트랜지스터는 전기 특성의 변동이 억제된 트랜지스터이다. 또한, 트랜지스터간의 전기 특성이 일정값으로 결속되고, 편차가 저감된 트랜지스터이다. 따라서, 상기 산화물 반도체층을 사용한 반도체 장치의 신뢰성을 향상시킬 수 있다.

이상, 본 실시형태에서 게시한 구성, 방법 등은 다른 실시형태에 게시한 구성, 방법 등과 적절히 조합하여 사용할 수 있다.

(실시형태 2)

본 실시형태에서는 실시형태 1에서 제시한 고순도 진성 또는 실질적인 고순도 진성 산화물 반도체층을 포함하는 반도체 장치의 상세한 구성예 및 제작 방법의 일례에 대하여 도면을 사용하여 설명한다.

또한, 이하에 기재하는 본 실시형태에서는, 보텀 게이트 구조의 트랜지스터를 사용하여 설명하지만, 본 발명의 일 형태는 이것에 한정되는 것이 아니고, 탑 게이트 구조의 트랜지스터, 멀티 게이트 구조의 트랜지스터 등에 적용할 수 있다. 또한, 채널 보호형의 트랜지스터에 적용하여도 좋다.

도 6에 반도체 장치의 구성예를 도시하였다. 도 6의 (A)는 트랜지스터(300)의 평면도이며, 도 6의 (B)는 도 6의 (A)의 X1-Y1에서의 단면도이며, 도 6의 (C)는 도 6의 (A)의 V1-W1에서의 단면도이다. 또한, 도 6의 (A)에서는 번잡해지는 것을 피하기 위해서 구성 요소의 일부(예를 들어, 절연층(414))를 생략하여 도시하였다.

도 6에 도시한 트랜지스터(300)는 기판(400) 위에 제공된 게이트 전극층(402)과, 게이트 전극층(402) 위의 게이트 절연층(404)과, 게이트 절연층(404) 위에 제공되고, 게이트 전극층(402)과 중첩되는 산화물 반도체층(408)과, 산화물 반도체층(408)과 전기적으로 접속하는 소스 전극층(410a) 및 드레인 전극층(410b)을 포함한다.

산화물 반도체층(408), 소스 전극층(410a) 및 드레인 전극층(410b) 위에 제공되는 절연층(414)을 트랜지스터(300)의 구성 요소에 포함시켜도 좋다. 산화물 반도체층(408)에서 채널이 형성되는 영역과 접하는 절연층(414)에는, 산소를 포함하는 절연층(산화물 절연층), 바꿔 말하면 산소를 방출할 수 있는 절연층을 사용하는 것이 바람직하다. 산소를 방출할 수 있는 절연층(414)으로부터, 산화물 반도체층(408)의 채널에 산소를 공급함으로써 산화물 반도체층(408)의 막 중 또는 계면의 산소 결손을 보충할 수 있기 때문이다. 또한, 산소를 방출할 수 있는 절연층으로서는, 예를 들어, 산화 실리콘층, 산화 질화 실리콘층, 또는 산화 알루미늄층을 적용할 수 있다.

산화물 반도체층(408)에서 채널이 형성되는 영역은, 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체층(408)에서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를, 2×10²⁰atoms/cm³ 이하, 바람직하게는 5×10¹⁹atoms/cm³ 이하, 보다 바람직하게는 1×10¹⁹atoms/cm³ 이하, 더욱 바람직하게는 5×10¹⁸atoms/cm³ 이하, 더욱 바람직하게는 1×10¹⁸atoms/cm³ 이하, 더욱 바람직하게는 5×10¹⁷atoms/cm³ 이하, 더욱 바람직하게는 1×10¹⁶atoms/cm³ 이하로 한다.

산소 결손이 보충되고, 수소가 저감된 산화물 반도체층(408)은 고순도 진성화, 또는 실질적인 고순도 진성화된 산화물 반도체층이라고 할 수 있다. 고순도 진성, 또는 실질적인 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적인 고순도 진성인 산화물 반도체는, 도너의 요인인 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도를 저감시킬 수 있다. 따라서, 상기 산화물 반도체를 트랜지스터의 채널에 적용함으로써 실시형태 1에서 설명한 CBL 효과에 의하여 소스와 드레인 사이의 에너지 장벽의 높이를 저감시켜서 일정한 값(포화값)으로 결속시킬 수 있기 때문에 복수의 트랜지스터간에서의 전기 특성의 편차를 억제할 수 있다.

또한, 고순도 진성, 또는 실질적인 고순도 진성인 산화물 반도체층(408)은 오프 전류가 현저하게 작고, 채널 폭이 1×10⁶㎛이며 채널 길이 L이 10㎛인 소자이여도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10^-13A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체층(206)에 채널 영역이 형성되는 트랜지스터(300)는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다.

그런데, 산화물 반도체층은 비단결정 산화물 반도체층과 단결정 산화물 반도체층으로 대별된다. 비단결정 산화물 반도체층이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층, 다결정 산화물 반도체층, 미결정 산화물 반도체층, 비정질 산화물 반도체층 등을 말한다. 본 실시형태의 트랜지스터(300)에 포함되는 산화물 반도체층(408)으로서는, 비정질 산화물 반도체층에 비해 규칙성이 높고 결함 준위 밀도가 낮은 산화물 반도체층인, 미결정 산화물 반도체층을 사용하는 것이 바람직하고, 미결정 산화물 반도체층에 비해 결함 준위 밀도가 낮은 산화물 반도체층인 CAAC-OS층을 적용하는 것이 보다 바람직하다.

이하에, CAAC-OS막 및 미결정 산화물 반도체층에 대하여 상세하게 서술한다.

CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체층의 하나이다.

CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 한다)를 확인할 수 없다. 그러므로, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.

CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 한다) 또는 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.

한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에는 규칙성이 보이지 않는다.

단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.

또한, CAAC-OS막에 포함되는 대부분의 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기인 경우도 포함된다. 다만, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써, 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM상에서 2500nm² 이상, 5㎛² 이상 또는 1000㎛² 이상이 되는 결정 영역이 관찰되는 경우가 있다.

CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석하면, 예를 들어, InGaZnO₄의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO₄ 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다.

한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO₄ 결정의 (110)면에 귀속된다. InGaZnO₄의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.

상술한 것으로부터, CAAC-OS막에서는, 상이한 결정부들 사이에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고 ｃ축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된, 층상으로 배열된 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.

또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 ｃ축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 ｃ축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않을 수도 있다.

또한, CAAC-OS막 중에서, c축 배향된 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향된 결정부의 비율이 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역이 변질되어, 부분적으로 c축 배향된 결정부의 비율이 상이한 영역이 형성될 수도 있다.

또한, InGaZnO₄의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31°근방일 때 나타나는 피크에 더하여, 2θ가 36°근방일 때에 피크가 나타날 수도 있다. 2θ가 36°근방일 때 나타나는 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. CAAC-OS막은 2θ가 31°근방일 때 피크가 나타나고, 2θ가 36°근방일 때 피크가 나타나지 않는 것이 바람직하다.

CAAC-OS막은 불순물 농도가 낮은 산화물 반도체층이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체층의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체층을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체층으로부터 산소를 빼앗음으로써 산화물 반도체층의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체층 내부에 포함되면 산화물 반도체층의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체층에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.

또한, 상술한 바와 같이, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체층이다. 예를 들어, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되거나 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.

불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적인 고순도 진성이라고 말한다. 고순도 진성 또는 실질적인 고순도 진성인 산화물 반도체층은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체층을 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 한다)을 갖게 되기 어렵다. 또한, 고순도 진성 또는 실질적인 고순도 진성인 산화물 반도체층은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체층을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, CBL 효과에 의하여, 전기 특성이 일정한 값으로 결속되기 때문에, 트랜지스터간의 전기 특성의 편차를 저감시킬 수 있다.

또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.

미결정 산화물 반도체층은 TEM에 의한 관찰상에서는 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체층에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 것이 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체층을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, 예를 들어 TEM에 의한 nc-OS막의 관찰상에서는 결정 입계를 명확히 확인할 수 없는 경우가 있다.

nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보일 수 없다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체층과 구별할 수 없는 경우가 있다. 예를 들어, nc-OS막에 대하여 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 구조 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자빔을 사용하는 전자빔 회절(제한 시야 전자빔 회절이라고 한다)에 의하여 nc-OS막을 관찰하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, 결정부의 크기와 프로브 직경이 가깝거나 결정부보다 프로브 직경이 작은(예를 들어 1nm 이상 30nm 이하) 전자빔을 사용하는 전자빔 회절(나노 전자빔 회절이라고도 한다)에 의하여 nc-OS막을 관찰하면, 스폿이 관측된다. 또한, 나노 전자빔 회절에 의하여 nc-OS막을 관찰하면, 휘도가 높은 원형(환상(環狀))의 영역이 관측되는 경우가 있다. 또한, 나노 전자빔 회절에 의하여 nc-OS막을 관찰하면, 환상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.

nc-OS막은 비정질 산화물 반도체층보다 규칙성이 높은 산화물 반도체층이다. 그러므로, nc-OS막은 비정질 산화물 반도체층보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.

또한, 산화물 반도체층(408)은, 예를 들어 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS막 중 2종 이상을 갖는 적층막이라도 좋다.

도 6에 도시한 반도체 장치의 제작 방법의 일례에 대하여 도 7을 사용하여 설명한다.

우선, 기판(400) 위에 게이트 전극층(402)(이와 같은 층으로 형성되는 배선을 포함한다)을 형성하고, 게이트 전극층(402) 위에 게이트 절연층(404)을 형성한다(도 7의 (A) 참조).

기판(400)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열처리에 견딜 수 있는 정도의 내열성을 지닐 필요가 있다. 예를 들어, 기판(400)으로서 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등으로 이루어지는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어지는 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이러한 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 사용하여도 좋다.

또한, 기판(400)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(300)를 형성하여도 좋다. 또는, 기판(400)과 트랜지스터(300) 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치의 일부 또는 전부를 완성시킨 후에, 기판(400)으로부터 분리하고, 다른 기판에 전재(轉載)하기 위해서 사용할 수 있다. 이때, 트랜지스터(300)는 내열성이 떨어지는 기판이나 가요성의 기판에 전재할 수 있다.

또한, 기판(400)과 게이트 전극층(402) 사이에 하지 절연층을 형성하여도 좋다. 또한, 기판(400)으로서 반도체 소자가 제공된 기판을 적용하는 경우에는, 상기 하지 절연층은 층간 절연층으로 하여 기능할 수 있다.

게이트 전극층(402)의 재료는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄，구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(402)으로서 인 등의 불순물 원소가 도핑된 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(402)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 또한, 게이트 전극층(402)은 테이퍼 형상으로 하여도 좋고, 예를 들어 테이퍼각을 15° 이상 70° 이하로 하면 좋다. 여기에서, 테이퍼각이란, 테이퍼 형상을 갖는 층의 측면과 상기 층의 저면 사이의 각도를 뜻한다.

또한, 게이트 전극층(402)의 재료는, 산화 인듐 산화 주석, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 산화 인듐 산화아연, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.

또는, 게이트 전극층(402)의 재료로서, 질소를 포함하는 In-Ga-Zn계 산화물, 질소를 포함하는 In-Sn계 산화물, 질소를 포함하는 In-Ga계 산화물, 질소를 포함하는 In-Zn계 산화물, 질소를 포함하는 Sn계 산화물, 질소를 포함하는 In계 산화물, 금속 질화물막(질화 인듐막, 질화 아연막, 질화 탄탈막, 질화 텅스텐막 등)을 사용하여도 좋다. 이들 재료는, 5전자 볼트 이상의 일 함수를 갖기 때문에, 이들 재료를 사용하여 게이트 전극층(402)을 형성함으로써 트랜지스터의 문턱 전압을 플러스로 할 수 있고, 노멀리 오프의 스위칭 트랜지스터를 실현할 수 있다.

게이트 절연층(404)은 플라스마 CVD법, 스퍼터링법 등에 의하여 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈막, 산화 마그네슘막, 산화 란탄막, 산화 세륨막, 및 산화 네오디뮴막을 1종 이상 포함하는 막을 적용할 수 있다. 게이트 절연층(404)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.

또한, 게이트 절연층(404)에 있어서, 나중에 형성되는 산화물 반도체층(408)과 접하는 영역은 산화물 절연층인 것이 바람직하고, 화학량론적 조성보다도 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 바람직하다. 게이트 절연층(404)에 산소 과잉 영역을 제공하기 위해서는, 예를 들어, 산소 분위기하에서 게이트 절연층(404)을 형성하면 좋다. 또는, 성막 후의 게이트 절연층(404)에 산소를 도입하여 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서, 이온주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.

이어서, 게이트 절연층(404) 위에 산화물 반도체막을 성막하고, 섬 형상으로 가공하여 산화물 반도체층(408)을 형성한다(도 7의 (B) 참조). 산화물 반도체층(408)은 적어도 인듐(In), 아연(Zn) 및 M(Al, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 막을 포함하는 것이 바람직하다. 또한, In과 Zn의 양쪽을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위해서, In 및 Zn과 함께 스테빌라이저(stabilizer)를 함유하는 것이 바람직하다.

스테빌라이저로서 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 이들 외의 스테빌라이저로서, 란타노이드인, 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.

산화물 반도체층(408)을 구성하는 산화물 반도체로서, 예를 들어, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.

또한, 여기에서, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 함유한 산화물을 뜻하며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.

산화물 반도체층(408)은 단층 구조로 하여도 좋고, 복수의 산화물 반도체층이 적층된 구조로 하여도 좋다. 예를 들어, 산화물 반도체층(408)을 제 1 산화물 반도체층과 제 2 산화물 반도체층의 적층으로서, 제 1 산화물 반도체층과 제 2 산화물 반도체층에, 상이한 조성의 금속 산화물을 사용하여도 좋다. 예를 들어, 제 1 산화물 반도체층에 3원계 금속의 산화물을 사용하고, 제 2 산화물 반도체층에 2원계 금속의 산화물을 사용하여도 좋다. 또한, 예를 들어, 제 1 산화물 반도체층과 제 2 산화물 반도체층을 모두 3원계 금속의 산화물로 하여도 좋다.

또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층의 구성 원소를 동일하게 하고 양자의 조성을 상이하게 하여도 좋다. 예를 들어, 제 1 산화물 반도체층의 원자수비를 In:Ga:Zn=1:1:1로 하고, 제 2 산화물 반도체층의 원자수비를 In:Ga:Zn=1:3:2로 하여도 좋다.

이때, 제 1 산화물 반도체층과 제 2 산화물 반도체층 중, 게이트 전극에 가까운 측(채널 측)의 산화물 반도체층의 In과 Ga의 함유율을 In≥Ga(In의 함유율은 Ga의 함유율 이상)로 하는 것이 바람직하다. 또한 게이트 전극으로부터 먼 측(백 채널 측)의 산화물 반도체층의 In과 Ga의 함유율을 In<Ga(In의 함유율은 Ga의 함유율 미만)로 하는 것이 바람직하다.

산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하는데, In의 함유율을 많게 함으로써 s궤도의 오버랩이 많아지는 경향이 있기 때문에, In≥Ga의 조성이 되는 산화물은 In<Ga의 조성이 되는 산화물에 비해 높은 이동도를 갖는다. 또한, Ga는 In에 비해 산소 결손의 형성 에너지가 크고 산소 결손이 발생하기 어렵기 때문에, In<Ga의 조성이 되는 산화물은 In≥Ga의 조성이 되는 산화물에 비해 안정적인 특성을 갖는다.

채널 측에 In≥Ga의 조성이 되는 산화물 반도체를 적용하고, 백 채널 측에 In<Ga의 조성이 되는 산화물 반도체를 적용함으로써, 트랜지스터의 이동도 및 신뢰성을 더욱 높일 수 있다.

또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층에, 결정성이 상이한 산화물 반도체층을 적용하여도 좋다. 즉, 단결정 산화물 반도체층, 다결정 산화물 반도체층, 미결정 산화물 반도체층, 비정질 산화물 반도체층, 또는 CAAC-OS막을 적절히 조합한 구성으로 하여도 좋다. 다만, 비정질 산화물 반도체층은 수소 등의 도너가 되는 불순물을 흡수하기 쉽고, 또한, 산소 결손이 생기기 쉽기 때문에 n형화되기 쉽다. 그러므로, 채널 측의 산화물 반도체층은 CAAC-OS막 등의 결정성을 갖는 산화물 반도체막을 적용하는 것이 바람직하다.

산화물 반도체막의 성막 방법은, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다.

산화물 반도체막을 성막할 때, 가능한 한 막 중에 포함되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는, 예를 들어, 스퍼터링법을 사용하여 성막하는 경우에는, 성막실 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하, 보다 바람직하게는 -120℃ 이하까지 고순도화된 가스를 사용함으로써, 산화물 반도체층(408)에 수분 등이 침입하는 것을 가능한 한 방지할 수 있다.

또한, 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩을 가한 것이라도 좋다. 크라이오 펌프는, 예를 들어, 수소 분자, 물(H₂O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물) 등의 배기 능력이 높기 때문에, 크라이오 펌프를 사용하여 배기한 성막실에서 성막한 막 중에 포함되는 불순물의 농도를 저감시킬 수 있다.

또한, 산화물 반도체막을 스퍼터링법으로 성막하는 경우, 성막에 사용하는 금속 산화물 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 성막되는 막을 치밀한 막으로 할 수 있다.

또한, 기판(400)을 고온으로 유지한 상태에서 산화물 반도체막을 형성하는 것도, 산화물 반도체막 중에 포함될 수 있는 불순물 농도를 저감하는데 유효하다. 기판(400)을 가열하는 온도로서는 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 기판 온도는 200℃ 이상 350℃ 이하로 하면 좋다.

산화물 반도체막 성막 후, 또는 섬 형상의 산화물 반도체층(408)의 가공 후, 열처리를 수행한다. 열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 보다 바람직하게는 320℃ 이상 370℃ 이하의 온도로, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 분위기로 수행하면 좋다. 또한, 열처리의 분위기는 불활성 가스 분위기에서 열처리를 수행한 후에, 이탈된 산소를 보충하기 위해서 산화성 가스를 10ppm 이상 포함하는 분위기에서 수행하여도 좋다. 여기에서의 열처리에 의하여, 산화물 반도체층(408) 및 게이트 절연층(404)의 적어도 하나로부터 수소나 물 등의 불순물을 제거할 수 있다. 상술한 바와 같이, 산화물 반도체를 채널로 하는 트랜지스터(300)에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체층(408) 중의 불순물 농도를 저감하고, 산화물 반도체층을 고순도 진성 또는 실질적인 고순도 진성으로 하는 것이 유효하다.

이어서, 산화물 반도체층(408) 위에 소스 전극층(410a) 및 드레인 전극층(410b)(이와 같은 층으로 형성되는 배선을 포함한다)이 되는 도전막을 성막하고, 이것을 가공하여 소스 전극층(410a) 및 드레인 전극층(410b)을 형성한다(도 7의 (C) 참조).

또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우에는, 전자빔 노광 등의 세선 가공에 적합한 방법을 사용하여 레지스트 마스크를 형성하고, 에칭 처리를 수행함으로써, 소스 전극층(410a) 및 드레인 전극층(410b)을 형성하면 좋다. 또한, 상기 레지스트 마스크로서 포지티브형 레지스트를 사용하면, 노광 영역을 최소한으로 할 수 있고, 스루풋을 향상시킬 수 있다. 이러한 방법을 사용하면, 채널 길이를 30nm 이하로 하는 트랜지스터를 제작할 수 있다.

소스 전극층(410a) 및 드레인 전극층(410b)에는, 산소와 결합하기 쉬운 도전 재료를 바람직하게 사용할 수 있다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 등을 사용할 수 있다. 나중의 공정 온도를 비교적 높게 할 수 있음 등의 이유로 융점이 높은 W를 사용하는 것이 특히 바람직하다. 또한, 산소와 결합하기 쉬운 도전 재료에는 산소가 확산하기 쉬운 재료도 포함된다.

이러한 도전 재료와 산화물 반도체층(408)을 접촉시키면, 산화물 반도체층(408) 중의 산소가, 산소와 결합하기 쉬운 도전 재료 측으로 확산된다. 트랜지스터의 제작 공정에는, 가열 공정을 몇 번 수행하기 때문에, 상기 산소의 이동에 의하여, 산화물 반도체층(408)에서 소스 전극층(410a) 및 드레인 전극층(410b)과 접촉한 계면 근방의 영역에 산소 결손이 발생하고, n형화된 영역을 형성할 수 있다. 상기 n형화된 영역은 트랜지스터(300)의 소스 또는 드레인으로서 작용시킬 수 있다.

또한, n형화된 영역에는, 소스 전극층(410a) 및 드레인 전극층(410b)의 구성 원소가 혼입할 수 있다. 또한, n형화된 영역에 접하는 소스 전극층(410a) 및 드레인 전극층(410b)에서는 일부 산소의 농도가 높은 영역이 형성될 수 있다. 또한, n형화된 영역에 접하는 소스 전극층(410a) 및 드레인 전극층(410b)에서는 산화물 반도체층(408)의 구성 원소가 혼입할 수 있다. 즉, 산화물 반도체층(408)과 소스 전극층(410a) 및 드레인 전극층(410b)이 접촉하는 계면 근방에는, 상기 접촉한 2층의 혼합 영역 또는 혼합층이라고 부를 수 있는 개소가 형성될 수도 있다.

또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 상기 산소 결손의 발생에 의하여 n형화된 영역이 트랜지스터의 채널 길이 방향으로 연재(延在)하는 경우가 있다. 이 경우, 트랜지스터의 전기 특성에는, 문턱 전압의 시프트나 게이트 전압으로 온/오프의 제어가 불가능한 상태(도통 상태)가 나타난다. 그러므로, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우에는, 소스 전극 및 드레인 전극에는, 산소와 결합하기 어려운 도전 재료를 사용하여도 좋다. 상기 도전 재료로서는, 예를 들어, 질화 탄탈, 질화 티타늄 등을 사용하는 것이 바람직하다. 또한, 산소와 결합하기 어려운 도전 재료에는 산소가 확산하기 어려운 재료도 포함된다.

이어서, 산화물 반도체층(408), 소스 전극층(410a) 및 드레인 전극층(410b) 위에 절연층(414)을 형성한다(도 7의 (D) 참조). 절연층(414)으로서는, 산화물 절연층을 사용하는 것이 바람직하고, 예를 들어, 산화 실리콘층, 산화 질화 실리콘층, 또는 산화 알루미늄층을 적용하는 것이 바람직하다.

절연층(414)으로서 산화물 절연층을 제공한 경우에는, 상기 절연층(414)을 형성한 후에 열처리를 수행하는 것이 바람직하다. 열처리에 의하여, 산화물 절연층인 절연층(414)에 포함되는 산소의 일부를 산화물 반도체층(408)에 산소를 이동시키고, 산화물 반도체층(408) 중의 산소 결손을 보충할 수 있다. 이 결과, 산화물 반도체층(408)에 포함되는 산소 결손량을 저감할 수 있다. 열 처리의 조건은 산화물 반도체막 성막 후 또는 섬 형상의 산화물 반도체층(408)의 가공 후의 열 처리와 같게 할 수 있다.

또한, 절연층(414)은 적층 구조로 하여도 좋다. 예를 들어, 산화물 반도체층(408)에 접하는 산화물 절연층과, 상기 산화물 절연층 위의 질화물 절연층의 적층 구조로 하여도 좋다. 질화물 절연층으로서는, 질화 실리콘층, 질화산화 실리콘층 등을 사용할 수 있다.

이상에 의하여, 본 실시형태의 트랜지스터(300)를 형성할 수 있다.

본 실시형태에서 나타내는 트랜지스터는 채널이 형성되는 산화물 반도체층의 수소 등의 불순물을 저감하고, 또한 산소 결손을 보충함으로써 고순도 진성화, 또는 실질적인 고순도 진성화된 산화물 반도체층을 포함하는 트랜지스터이다. 이러한 산화물 반도체층을 사용함으로써, 전기 특성의 변동이 억제된 트랜지스터를 제공할 수 있다. 또한, 트랜지스터간에서의 전기 특성의 편차를 저감할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.

이상, 본 실시형태에서 게시하는 구성, 방법 등은 다른 실시형태에 게시하는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.

(실시형태 3)

본 실시형태에서는, 실시형태 1에서 제시한 고순도 진성 또는 실질적인 고순도 진성 산화물 반도체층을 포함하는 트랜지스터를 사용하고, 전력이 공급되지 않는 상황이라도 기억 내용을 유지할 수 있고, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)에 대하여, 도면을 사용하여 설명한다.

도 8의 (A)에 도시한 반도체 장치는, 제 1 반도체 재료를 사용한 트랜지스터(3200)와 제 2 반도체 재료를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 갖는다. 또한, 트랜지스터(3300)로서는, 상기 실시형태에서 설명한 본 발명의 일 형태의 트랜지스터를 사용할 수 있다.

트랜지스터(3300)는, 산화물 반도체를 갖는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)는 오프 전류가 작기 때문에, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레쉬 동작을 필요로 하지 않는, 또는, 리프레쉬 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다.

도 8의 (A)에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극과 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극과 전기적으로 접속되어 있다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 또는 드레인 전극 중 하나와 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극과 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트 전극은, 트랜지스터(3300)의 소스 전극 또는 드레인 전극 중 다른 하나 및 용량 소자(3400)의 한쪽 전극과 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 다른 쪽 전극과 전기적으로 접속되어 있다.

도 8의 (A)에 도시한 반도체 장치에서는 트랜지스터(3200)의 게이트 전극의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.

정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온 상태가 되는 전위로 설정하여 트랜지스터(3300)를 온 상태로 한다. 이로써, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극 및 용량 소자(3400)에 공급된다. 즉, 트랜지스터(3200)의 게이트에는 소정의 전하가 공급된다(기록). 여기서는, 2개의 다른 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 한다) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프 상태가 되는 전위로 설정하여 트랜지스터(3300)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트에 공급된 전하가 유지된다(유지).

트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트의 전하는 장시간에 걸쳐 유지된다.

다음에 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 공급한 상태에서 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(3200)의 게이트에 유지된 전하량에 따라 제 2 배선(3002)은 상이한 전위가 된다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트 전극에 High 레벨 전하가 공급된 경우의 외견상 문턱 전압(V_th__H)은 트랜지스터(3200)의 게이트 전극에 Low 레벨 전하가 공급된 경우의 외견상 문턱 전압 (V_th__L)보다 낮아지기 때문이다. 여기에서, 외견상 문턱 전압이란, 트랜지스터(3200)를 “온 상태”로 하기 위해서 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 V_th__H와 V_th__L 의 중간의 전위 V₀으로 설정함으로써 트랜지스터(3200)의 게이트에 공급된 전하를 판별할 수 있다. 예를 들어, 기록 동작을 할 때 High 레벨 전하가 공급되어 있는 경우에는, 제 5 배선(3005)의 전위가 V₀(>V_th__H)이 되면, 트랜지스터(3200)는 “온 상태”가 된다. Low 레벨 전하가 공급되어 있는 경우에는, 제 5 배선(3005)의 전위가 V₀(<V_th__L)이 되어도 트랜지스터(3200)는 “오프 상태”가 유지된다. 따라서, 제 2 배선(3002)의 전위를 판별함으로써, 유지되어 있는 정보를 판독할 수 있다.

또한, 메모리 셀을 어레이 형태로 배치하여 사용하는 경우에는 원하는 메모리 셀의 정보만을 판독할 필요가 있다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트의 상태에 상관없이 트랜지스터(3200)가 “오프 상태”가 되는 전위, 즉, V_th__H보다 낮은 전위를 제 5 배선(3005)에 공급하면 좋다. 또는, 게이트의 상태에 상관없이 트랜지스터(3200)가 “온 상태”가 되는 전위, 즉, V_th__L보다 큰 전위를 제 5 배선(3005)에 공급하면 좋다.

도 8의 (B)에 도시한 반도체 장치는 트랜지스터(3200)를 제공하지 않은 점에서 도 8의 (A)와 상이하다. 이 경우에도 상기와 같은 동작에 의하여 정보의 기록 및 유지 동작이 가능하다.

다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(3300)가 온 상태가 되면, 부유 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통되어 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 그 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 제 1 단자의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 변동된다.

예를 들어, 용량 소자(3400)의 제 1 단자의 전위를 V, 용량 소자(3400)의 용량을 C, 제 3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0으로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는, (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서 용량 소자(3400)의 제 3 단자의 전위가 V1과 V0(V1>V0)의 2개의 상태를 취한다고 가정하면, 전위 V1을 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지하고 있는 경우의 제 3 배선(3003)의 전위(=CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.

그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 정보를 판독할 수 있다.

이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제 1 반도체 재료가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 제 2 반도체 재료가 적용된 트랜지스터를 구동 회로 위에 적층하여 제공하는 구성으로 하면 좋다.

본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레쉬 동작을 수행할 필요가 없게 되거나, 또는 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능하게 되므로, 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직하다)에도 장기간에 걸쳐 기억 내용이 유지될 수 있다.

또한, 본 실시형태에 기재된 반도체 장치에서는 정보의 기록에 높은 전압을 필요로 하지 않고, 소자가 열화되는 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트로 전자를 주입하거나, 플로팅 게이트로부터 전자를 추출할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 생기지 않는다. 즉, 기재된 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되는 재기록 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보가 기록되기 때문에, 고속 동작도 쉽게 실현할 수 있다.

또한, 본 명세서 등에 있어서는 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 대하여, 그 접속처를 특정하지 않아도, 당업자라면 발명의 일 형태를 구성할 수 있는 경우가 있다. 즉, 접속처를 특정하지 않아도 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 접속처가 특정된 내용이, 본 명세서 등에 기재되어 있는 경우에는 접속처를 특정하지 않는 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 특히, 단자의 접속처가 복수의 케이스가 고려되는 경우에는 그 단자의 접속처를 특정한 개소에 한정할 필요가 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만 그 접속처를 특정함으로써 발명의 일 형태를 구성할 수 있는 경우가 있다.

또한, 본 명세서 등에서는 어느 회로에 대하여, 적어도 접속처를 특정하면, 당업자라면 발명을 특정할 수 있는 경우가 있다. 또는, 어느 회로에 대하여, 적어도 기능을 특정하면 당업자라면 발명을 특정할 수 있는 경우가 있다. 즉, 기능을 특정하면 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가, 본 명세서 등에 기재되어 있다고 판단할 수 있는 경우가 있다. 따라서, 어느 회로에 대하여, 기능을 특정하지 않아도, 접속처를 특정하면 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다. 또는, 어느 회로에 대하여, 접속처를 특정하지 않아도, 기능을 특정하면 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있다.

또한, 본 명세서 등에서는, 어느 하나의 실시형태에서 언급하는 도면 또는 문장에 있어서, 그 일부분을 취출하여 발명의 일 형태를 구성할 수 있다. 따라서, 어느 부분을 언급하는 도면 또는 문장이 기재되어 있는 경우에는, 그 일부분의 도면 또는 문장을 취출한 내용도 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성할 수 있는 것으로 한다. 그러므로 예를 들어, 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면 또는 문장에 있어서, 그 일부분을 취출하여 발명의 일 형태를 구성할 수 있는 것으로 한다. 예를 들어, N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 가지고 구성되는 회로도로부터, M개(M은 정수, M<N)의 회로 소자(트랜지스터, 용량 소자 등)를 뽑아내어 발명의 일 형태를 구성할 수 있다. 다른 예로서는, N개(N은 정수)의 층을 가지고 구성되는 단면도로부터, M개(M은 정수, M<N)의 층을 뽑아내어 발명의 일 형태를 구성할 수 있다. 또한 다른 예로서는, N개(N은 정수)의 요소를 가지고 구성되는 플로우 차트로부터, M개(M은 정수, M<N)의 요소를 뽑아내어 발명의 일 형태를 구성할 수 있다.

또한, 본 실시형태는 본 명세서에서 게시하는 다른 실시형태와 적절히 조합할 수 있다.

(실시형태 4)

본 실시형태에서는 본 발명의 일 형태의 트랜지스터를 이용한 표시 장치의 구성예에 대하여 설명한다.

[구성예]

도 9의 (A)는 본 발명의 일 형태의 표시 장치의 상면도이며, 도 9의 (B)는 본 발명의 일 형태의 표시 장치의 화소에 액정 소자를 적용한 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 9의 (C)는 본 발명의 일 형태의 표시 장치의 화소에 유기 EL 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다.

화소부에 배치되는 트랜지스터는 상기 실시형태에 따라 형성할 수 있다. 또한, 상기 트랜지스터는 n채널형으로 하는 것이 용이하므로, 구동 회로 중, n채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상기 실시형태에 기재한 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.

액티브 매트릭스형 표시 장치의 상면도의 일례를 도 9의 (A)에 도시하였다. 표시 장치의 기판(700) 위에는 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 신호선 구동 회로(704)를 갖는다. 화소부(701)에는 복수의 신호선이 신호선 구동 회로(704)로부터 연장하여 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(702), 및 제 2 주사선 구동 회로(703)로부터 연장하여 배치되어 있다. 또한 주사선과 신호선의 교차 영역에는 각각 표시 소자를 갖는 화소가 매트릭스상으로 제공되어 있다. 또한, 표시 장치의 기판(700)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(콘트롤러, 제어 IC라고 한다)에 접속되어 있다.

도 9의 (A)에서, 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 신호선 구동 회로(704)는 화소부(701)와 같은 기판(700) 위에 형성된다. 그러므로, 외부에 제공되는 구동 회로 등의 부품의 수가 감소하므로 비용의 저감을 도모할 수 있다. 또한, 기판(700) 외부에 구동 회로를 제공한 경우에는 배선을 연장시킬 필요가 생기고, 배선간의 접속수가 증가한다. 같은 기판(700) 위에 구동 회로를 제공한 경우에는 그 배선간의 접속수를 감소시킬 수 있고, 신뢰성의 향상, 또는 제조 수율의 향상을 도모할 수 있다.

〔액정 표시 장치〕

또한, 화소의 회로 구성의 일례를 도 9의 (B)에 도시하였다. 여기서는, 일례로서 VA형 액정 표시 장치의 화소에 적용할 수 있는 화소 회로를 도시하였다.

이 화소 회로는 하나의 화소에 복수의 화소 전극층을 갖는 구성에 적용할 수 있다. 각각의 화소 전극층은 다른 트랜지스터에 접속되고, 각 트랜지스터는 다른 게이트 신호로 구동할 수 있도록 구성되어 있다. 이로써, 멀티 도메인 설계된 화소의 개개 화소 전극층에 인가되는 신호를 독립적으로 제어할 수 있다.

트랜지스터(716)의 게이트 배선(712)과, 트랜지스터(717)의 게이트 배선(713)에는, 다른 게이트 신호를 공급할 수 있도록 분리되어 있다. 한편, 데이터선(714)은 트랜지스터(716)와 트랜지스터(717)로 공통적으로 사용되고 있다. 트랜지스터(716)와 트랜지스터(717)는 상기 실시형태에서 설명하는 트랜지스터를 적절히 사용할 수 있다. 이로써, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.

트랜지스터(716)와 전기적으로 접속하는 제 1 화소 전극층과, 트랜지스터(717)와 전기적으로 접속하는 제 2 화소 전극층의 형상에 대하여 설명한다. 제 1 화소 전극층과 제 2 화소 전극층의 형상은 슬릿에 의하여 분리되어 있다. 제 1 화소 전극층은 V자형으로 넓어지는 형상을 갖고, 제 2 화소 전극층은 제 1 화소 전극층의 외측을 둘러싸도록 형성된다.

트랜지스터(716)의 게이트 전극은 게이트 배선(712)과 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)과 접속된다. 게이트 배선(712)과 게이트 배선(713)에 다른 게이트 신호를 공급하여 트랜지스터(716)와 트랜지스터(717)의 동작 타이밍을 다르게 하여 액정의 배향을 제어할 수 있다.

또한, 용량 배선(710)과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극층 또는 제 2 화소 전극층과 전기적으로 접속하는 용량 전극으로 저장 용량을 형성하여도 좋다.

멀티 도메인 구조는 하나의 화소에 제 1 액정 소자(718)와 제 2 액정 소자(719)를 갖는다. 제 1 액정 소자(718)는 제 1 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성되고, 제 2 액정 소자(719)는 제 2 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성된다.

또한, 도 9의 (B)에 도시한 화소 회로는 이것에 한정되지 않는다. 예를 들어, 도 9의 (B)에 도시한 화소에 새로이 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가하여도 좋다.

〔유기 EL 표시 장치〕

화소의 회로 구성의 다른 일례를 도 9의 (C)에 도시하였다. 여기서는, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 도시하였다.

유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극의 한쪽으로부터 전자가, 다른 한쪽으로부터 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.

도 9의 (C)는 적용 가능한 화소 회로의 일례를 도시한 도면이다. 여기서는 n채널형의 트랜지스터를 1개의 화소에 2개 사용하는 예를 도시하였다. 또한, 본 발명의 일 형태의 금속 산화물막은 n채널형의 트랜지스터의 채널 형성 영역에 사용할 수 있다. 또한, 상기 화소 회로는 디지털 시간 계조 구동을 적용할 수 있다.

적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용하였을 경우의 화소의 동작에 대하여 설명한다.

화소(720)는 스위칭용 트랜지스터(721), 구동용 트랜지스터(722), 발광 소자(724) 및 용량 소자(723)를 갖는다. 스위칭용 트랜지스터(721)는 게이트 전극층이 주사선(726)에 접속되고, 제 1 전극(소스 전극층 및 드레인 전극층 중 하나)이 신호선(725)에 접속되고, 제 2 전극(소스 전극층 및 드레인 전극층 중 다른 하나)이 구동용 트랜지스터(722)의 게이트 전극층에 접속되어 있다. 구동용 트랜지스터(722)는 게이트 전극층이 용량 소자(723)를 통하여 전원선(727)에 접속되고, 제 1 전극이 전원선(727)에 접속되고, 제 2 전극이 발광 소자(724)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.

스위칭용 트랜지스터(721) 및 구동용 트랜지스터(722)에는 다른 실시형태에서 설명하는 트랜지스터를 적절히 사용할 수 있다. 이로써, 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.

발광 소자(724)의 제 2 전극(공통 전극(728))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위는 전원선(727)에 설정되는 고전원 전위보다 낮은 전위이며, 예를 들어 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(724)의 순방향의 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 흘려서 발광시킨다. 또한, 발광 소자(724)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 뜻하며, 적어도 순방향 문턱 전압을 포함한다.

또한, 용량 소자(723)는 구동용 트랜지스터(722)의 게이트 용량을 대용함으로써 생략할 수 있다. 구동용 트랜지스터(722)의 게이트 용량에 대하여는 채널 형성 영역과 게이트 전극층 사이에서 용량이 형성되어도 좋다.

다음에, 구동용 트랜지스터(722)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(722)가 충분히 온하던지, 오프하던지의 2가지 상태가 되는 비디오 신호를 구동용 트랜지스터(722)에 입력한다. 또한, 구동용 트랜지스터(722)를 선형 영역에서 동작시키기 위해서, 전원선(727)의 전압보다 높은 전압을 구동용 트랜지스터(722)의 게이트 전극층에 건다. 또한, 신호선(725)에는 전원선 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 건다.

아날로그 계조 구동을 수행할 경우, 구동용 트랜지스터(722)의 게이트 전극층에 발광 소자(724)의 순방향 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 건다. 또한, 구동용 트랜지스터(722)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(724)에 전류를 흘린다. 또한, 구동용 트랜지스터(722)를 포화 영역에서 동작시키기 위해서, 전원선(727)의 전위를 구동용 트랜지스터(722)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(724)에 비디오 신호에 따른 전류를 흘리고, 아날로그 계조 구동을 수행할 수 있다.

또한, 화소 회로의 구성은, 도 9의 (C)에 도시한 화소 구성에 한정되지 않는다. 예를 들어, 도 9의 (C)에 도시한 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.

도 9에서 예시한 회로에 상기 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극), 고전위 측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다.

예를 들어, 본 명세서 등에 있어서, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는, 여러가지 형태를 사용하거나, 여러가지 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자 또는 발광 장치의 일례로서는, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(Micro Electro Mechanical System), 디지털 마이크로 밀러 디바이스(DMD), DMS(Digital Micro Shutter), MIRASOL(등록 상표), IMOD(Interferometric Modulator Display) 소자, 일렉트로웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브 등, 전기 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 갖는 것이 있다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다.

(실시형태 5)

본 발명의 일 형태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 10에 도시하였다.

도 10의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 10의 (A)에 도시한 휴대형 게임기는 2개의 표시부(903)와 표시부(904)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는 이에 한정되지 않는다.

도 10의 (B)는 휴대 데이터 단말이며, 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되어 있고, 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(915)에 의하여 접속되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 접속부(915)에 의하여 변경이 가능하다. 제 1 표시부(913)에서의 영상을, 접속부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라서 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914)의 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 하여도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은 포토 센서라고도 불리는 광 전 변환 소자를 표시 장치의 화소부에 제공함으로써도 부가할 수 있다.

도 10의 (C)는 노트형 퍼스널 컴퓨터이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.

도 10의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다.

도 10의 (E)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경이 가능하다. 표시부(943)에서의 영상을, 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라서 전환하는 구성으로 하여도 좋다.

도 10의 (F)는 보통 자동차이며, 차체(951), 차륜(952), 데쉬보드(953), 라이트(954) 등을 갖는다.

(실시형태 6)

본 실시형태에서는 본 발명의 일 형태에 따른 RFID의 사용예에 대하여 도 11을 사용하면서 설명한다. RFID의 용도는 광범위하지만, 예를 들어, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등, 도 11의 (A) 참조), 기록 매체(DVD 소프트나 비디오 테이프 등, 도 11의 (B) 참조), 포장용 용기류(포장지나 병 등, 도 11의 (C) 참조), 탈 것들(자전거 등, 도 11의 (D) 참조), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 다는 꼬리표(도 11의 (E), 도 11의 (F) 참조) 등에 제공하여 사용할 수 있다.

본 발명의 일 형태에 따른 RFID(4000)는, 프린트 기판에 실장, 표면에 부착, 또는 매립함으로써 물품에 고정된다. 예를 들어, 책이면 종이에 매립하고, 유기 수지로 이루어지는 패키지이면 상기 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RFID(4000)는 소형, 박형, 경량을 실현하기 위해서, 물품에 고정된 후에도 그 물품 자체의 디자인성을 손상하는 경우가 없다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RFID(4000)를 제공함으로써 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RFID를 부착함으로써, 검품 시스템 등의 시스템 효율화를 도모할 수 있다. 또한, 탈 것들에도, 본 발명의 일 형태에 따른 RFID를 부착함으로써, 도난 등에 대한 보안성을 높일 수 있다.

이상과 같이, 본 발명의 일 형태에 따른 RFID를 본 실시형태에 예를 든 각 용도에 사용함으로써, 정보의 기록이나 판독을 포함한 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 취할 수 있다. 또한, 전력이 차단된 상태에서도 정보를 매우 오랫동안 유지 가능하기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 적합하게 사용할 수 있다.

100: 반도체 장치
104: 절연층
106: 산화물 반도체층
106a: 영역
106b: 영역
106c: 영역
108a: 소스 전극층
108b: 드레인 전극층
200: 트랜지스터
202: 게이트 전극층
204: 게이트 절연층
206: 산화물 반도체층
206a: 영역
206b: 영역
206c: 영역
208a: 소스 전극층
208b: 드레인 전극층
300: 트랜지스터
400: 기판
402: 게이트 전극층
404: 게이트 절연층
408: 산화물 반도체층
410a: 소스 전극층
410b: 드레인 전극층
414: 절연층
700: 기판
701: 화소부
702: 주사선 구동 회로
703: 주사선 구동 회로
704: 신호선 구동 회로
710: 용량 배선
712: 게이트 배선
713: 게이트 배선
714: 데이터선
716: 트랜지스터
717: 트랜지스터
718: 액정 소자
719: 액정 소자
720: 화소
721: 스위칭용 트랜지스터
722: 구동용 트랜지스터
723: 용량 소자
724: 발광 소자
725: 신호선
726: 주사선
727: 전원선
728: 공통 전극
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 데쉬보드
954: 라이트
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3200: 트랜지스터
3300: 트랜지스터
3400: 용량 소자
4000: RFID

Claims

게이트 전극층과,
상기 게이트 전극층과 중첩되는 산화물 반도체층과,
상기 게이트 전극층과 상기 산화물 반도체층 사이의 게이트 절연층과,
상기 산화물 반도체층의 일부와 중첩되는 소스 전극층 및 드레인 전극층을 포함하고,
상기 산화물 반도체층에서 채널 형성 영역의 도너 농도는 1×10¹⁵/cm³ 이하이고,
다음의 식(1)을 만족하고,

E_c1, E_f1, 및 E_g1은 상기 채널 형성 영역의 임의의 점에서 각각 전도대 하단의 에너지, 페르미 준위, 및 에너지 갭인, 반도체 장치.
제 1 항에 있어서,
상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 함유하는, 반도체 장치.
제 1 항에 있어서,
상기 산화물 반도체층은 나노 결정을 포함하는, 반도체 장치.
게이트 전극층과,
상기 게이트 전극층과 중첩되는 산화물 반도체층과,
상기 게이트 전극층과 상기 산화물 반도체층 사이의 게이트 절연층과,
상기 산화물 반도체층의 일부와 중첩되는 소스 전극층 및 드레인 전극층을 포함하고,
상기 산화물 반도체층에서 채널 형성 영역의 도너 농도는 1×10¹⁵/cm³ 이하이고,
다음의 식(2)을 만족하고,

E_c1, E_f1, 및 E_g1은 상기 채널 형성 영역의 임의의 점에서 각각 전도대 하단의 에너지, 페르미 준위, 및 에너지 갭이고, E_c2 및 E_f2는 상기 산화물 반도체층에서 상기 소스 전극층 또는 상기 드레인 전극층과 중첩되는 영역의 임의의 점에서 각각 전도대 하단의 에너지 및 페르미 준위인, 반도체 장치.
제 4 항에 있어서,
상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 함유하는, 반도체 장치.
제 4 항에 있어서,
상기 산화물 반도체층은 나노 결정을 포함하는, 반도체 장치.
게이트 전극층과,
상기 게이트 전극층과 중첩되는 산화물 반도체층과,
상기 게이트 전극층과 상기 산화물 반도체층 사이의 게이트 절연층과,
상기 산화물 반도체층의 일부와 중첩되는 소스 전극층 및 드레인 전극층을 포함하고,
상기 산화물 반도체층에서 채널 형성 영역의 도너 농도는 1×10¹³/cm³ 이하이고,
다음의 식(3)을 만족하고,

E_c1 및 E_f1은 상기 채널 형성 영역의 임의의 점에서 각각 전도대 하단의 에너지 및 페르미 준위이고, E_c2 및 E_f2는 상기 산화물 반도체층에서 상기 소스 전극층 또는 상기 드레인 전극층과 중첩되는 영역의 임의의 점에서 각각 전도대 하단의 에너지 및 페르미 준위이고, φ_m은 게이트 전극층의 일 함수이고, χ_OS는 산화물 반도체층의 전자 친화력이고, Q_GI는 게이트 절연층의 고정 전하이고, C_GI는 게이트 절연층의 용량이고, C_OS는 산화물 반도체층의 용량인, 반도체 장치.
제 7 항에 있어서,
상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 함유하는, 반도체 장치.
제 7 항에 있어서,
상기 산화물 반도체층은 나노 결정을 포함하는, 반도체 장치.
게이트 전극층과,
상기 게이트 전극층과 중첩되는 산화물 반도체층과,
상기 게이트 전극층과 상기 산화물 반도체층 사이의 게이트 절연층과,
상기 산화물 반도체층의 일부와 중첩되는 소스 전극층 및 드레인 전극층을 포함하고,
상기 산화물 반도체층에서 채널 형성 영역의 캐리어 농도는 0V의 전위가 상기 게이트 전극층에 인가될 때 1×10¹⁵/cm³ 이하이고,
다음의 식(1)을 만족하고,

E_c1, E_f1, 및 E_g1은 상기 채널 형성 영역의 임의의 점에서 각각 전도대 하단의 에너지, 페르미 준위, 및 에너지 갭인, 반도체 장치.
제 10 항에 있어서,
상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 함유하는, 반도체 장치.
제 10 항에 있어서,
상기 산화물 반도체층은 나노 결정을 포함하는, 반도체 장치.