KR20140123924A - 박막 트랜지스터(ｔｆｔ), 그의 제조 방법, 어레이 기판 및 디스플레이 장치 - Google Patents

박막 트랜지스터(ｔｆｔ), 그의 제조 방법, 어레이 기판 및 디스플레이 장치 Download PDF

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Abstract

박막 트랜지스터(TFT), 그의 제조 방법, 어레이 기판 및 디스플레이 장치가 개시된다. 본 발명에서 개시되는 TFT는 소스 전극(3), 드레인 전극(4), 반도체층(1), 게이트 전극(2) 및 게이트 절연층(21)을 포함하고, 반도체층의 표면 상에 배치되고 서로 이격된 소스 도전층(31) 및 드레인 도전층(41)을 더 포함한다. 소스 도전층은 소스 전극에 접속되고; 드레인 도전층은 드레인 전극에 접속되며; 소스 도전층과 드레인 도전층 사이의 최소 거리는 소스 전극과 드레인 전극 사이의 최소 거리보다 작다. TFT는 디스플레이 장치, 특히 LCD 또는 OLED에 적용될 수 있다.

Description

박막 트랜지스터(ＴＦＴ), 그의 제조 방법, 어레이 기판 및 디스플레이 장치{THIN-FILM TRANSISTOR (TFT), PREPARATION METHOD THEREOF, ARRAY SUBSTRATE AND DISPLAY DEVICE}
본 발명의 실시예들은 박막 트랜지스터(thin film transistor; TFT), 그의 제조 방법, 어레이 기판 및 디스플레이 장치에 관한 것이다.
박막 트랜지스터(TFT)는 박막 반도체 장치이며, 디스플레이 기술(예를 들어, 액정 디스플레이 기술 및 유기 발광 다이오드 디스플레이 기술) 및 집적 회로(IC) 기술과 같은 분야들에서 광범위하게 적용된다.
톱-게이트 타입(top-gate type) TFT의 구조는 도 1에 도시된 바와 같다. 반도체층(활성층)(1)이 기판(9) 상에 배치되고; 게이트 절연층(21) 및 게이트 전극(2)이 반도체층(1)의 중심부 상에 순차적으로 배치되고; 반도체층(1), 게이트 전극(2) 및 게이트 절연층(21)은 보호층(5)에 의해 완전히 커버되며; 게이트 절연층(21)의 양측 상의 반도체층(1)은 보호층(5) 내의 관통 구멍(through hole)들을 통해 소스 전극(3) 및 드레인 전극(4) 양자에 접속된다. TFT가 도통될 때, 소스 전극(3)과 드레인 전극(4) 사이에 배치된 반도체층(1)의 일부가 전기를 전도하도록 구성되는데, 즉 "전도 채널(conducting channel)"이 형성된다.
본 발명의 일 실시예는 높은 온 상태(on-state) 전류 및 안정된 성능을 갖는 TFT를 제공한다.
일 양태에서, 본 발명은 소스 전극, 드레인 전극, 반도체층, 게이트 전극, 게이트 절연층, 및 상기 반도체층의 표면 상에 배치되고 서로 이격된 소스 도전층 및 드레인 도전층을 포함하는 TFT를 제공한다. 상기 소스 도전층은 상기 소스 전극에 접속되고; 상기 드레인 도전층은 상기 드레인 전극에 접속되며, 상기 소스 도전층과 상기 드레인 도전층 사이의 최소 거리는 상기 소스 전극과 상기 드레인 전극 사이의 최소 거리보다 작다.
일례에서, 상기 소스 도전층, 상기 드레인 도전층 및 상기 게이트 절연층은 모두 상기 반도체층 상에 형성되고; 상기 게이트 전극은 상기 게이트 절연층 상에 형성되고; 상기 TFT는 상기 반도체층, 상기 소스 도전층, 상기 드레인 도전층, 상기 게이트 전극 및 상기 게이트 절연층을 커버하는 보호층을 더 포함하며; 상기 소스 전극 및 상기 드레인 전극은 각각 상기 보호층 내의 관통 구멍들을 통해 상기 소스 도전층 및 상기 드레인 도전층에 접속된다.
일례에서, 상기 게이트 절연층에 의해 커버되지 않은, 상기 반도체층의 상면 상의 일부가 상기 게이트 절연층에 의해 서로 독립적인 소스 영역 및 드레인 영역으로 분할되며; 상기 소스 영역 및 상기 드레인 영역은 각각 상기 소스 도전층 및 상기 드레인 도전층에 의해 커버된다.
일례에서, 상기 반도체층은 금속 산화물 반도체층이며; 상기 소스 도전층 및 상기 드레인 도전층은 화학 도금 프로세스에 의해 형성된다.
일례에서, 상기 반도체층은 금속 산화물 반도체층, 비정질 실리콘(a-Si) 반도체층, 폴리실리콘(p-Si) 반도체층 및 유기 반도체층으로 구성되는 그룹으로부터 선택된다.
일례에서, 상기 소스 도전층 및 상기 드레인 도전층은 몰리브덴, 구리, 알루미늄 및 텅스텐으로 구성되는 그룹으로부터 선택되는 적어도 하나의 금속으로 만들어진다.
일례에서, 상기 소스 도전층은 적어도 2개의 서로 오버랩되는 서브-소스 도전층으로 구성되고/되거나; 상기 드레인 도전층은 적어도 2개의 서로 오버랩되는 서브-드레인 도전층으로 구성된다.
다른 양태에서, 본 발명은 TFT를 제조하기 위한 방법을 제공한다. 상기 TFT는 소스 전극, 드레인 전극, 반도체층, 게이트 전극 및 게이트 절연층을 포함한다. 상기 TFT는 상기 반도체층의 표면 상에 배치되고 서로 이격되는 소스 도전층 및 드레인 도전층을 더 포함하고; 상기 소스 도전층은 상기 소스 전극에 접속되고; 상기 드레인 도전층은 상기 드레인 전극에 접속되고; 상기 소스 도전층과 상기 드레인 도전층 사이의 최소 거리는 상기 소스 전극과 상기 드레인 전극 사이의 최소 거리보다 작다. 상기 방법은 상기 소스 도전층 및 상기 드레인 도전층의 패턴들을 형성하는 단계를 포함한다.
일례에서, 상기 방법은 패터닝 프로세스에 의해 상기 반도체층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해 상기 반도체층 상에 배치되는 상기 게이트 절연층 및 상기 게이트 절연층 상에 배치되는 상기 게이트 전극의 패턴들을 형성하는 단계; 상기 반도체층, 상기 소스 도전층, 상기 드레인 도전층, 상기 게이트 전극 및 상기 게이트 절연층을 커버하는 보호층을 형성하고, 패터닝 프로세스에 의해 상기 보호층 내에 관통 구멍들을 형성하는 단계; 및 패터닝 프로세스에 의해 상기 소스 전극 및 상기 드레인 전극의 패턴들을 형성하는 단계를 더 포함하며, 상기 소스 전극 및 상기 드레인 전극은 각각 상기 보호층 내의 상기 관통 구멍들을 통해 상기 소스 도전층 및 상기 드레인 도전층에 접속된다. 상기 소스 도전층 및 상기 드레인 도전층을 형성하는 단계는 상기 반도체층을 형성하는 단계와 상기 보호층을 형성하는 단계 사이에 수행된다.
일례에서, 상기 게이트 절연층에 의해 커버되지 않은, 상기 반도체층의 상면 상의 일부가 상기 게이트 절연층에 의해 서로 독립적인 소스 영역 및 드레인 영역으로 분할되며; 상기 소스 영역 및 상기 드레인 영역은 각각 상기 소스 도전층 및 상기 드레인 도전층에 의해 커버된다.
일례에서, 상기 반도체층은 금속 산화물 반도체층이며; 상기 소스 도전층 및 상기 드레인 도전층을 형성하는 단계는 상기 게이트 절연층을 형성하는 단계와 상기 보호층을 형성하는 단계 사이에 수행되며; 상기 소스 도전층 및 상기 드레인 도전층의 패턴들을 형성하는 단계는 화학 도금 프로세스에 의해 상기 반도체층의 상기 상면 상의 상기 소스 영역 및 상기 드레인 영역 내에 상기 소스 도전층 및 상기 드레인 도전층을 각각 형성하는 단계를 더 포함한다.
일례에서, 상기 반도체층은 금속 산화물 반도체층, a-Si 반도체층, p-Si 반도체층 및 유기 반도체층으로 구성되는 그룹으로부터 선택된다.
일례에서, 상기 소스 도전층 및 상기 드레인 도전층의 패턴들을 형성하는 단계는 패터닝 프로세스에 의해 상기 소스 도전층 및 상기 드레인 도전층의 패턴들을 형성하는 단계를 더 포함한다.
일례에서, 상기 소스 도전층 및 상기 드레인 도전층은 몰리브덴, 구리, 알루미늄 및 텅스텐으로 구성되는 그룹으로부터 선택되는 적어도 하나의 금속으로 만들어진다.
일례에서, 상기 소스 도전층은 적어도 2개의 서로 오버랩되는 서브-소스 도전층으로 구성되고/되거나; 상기 드레인 도전층은 적어도 2개의 서로 오버랩되는 서브-드레인 도전층으로 구성된다.
또 다른 양태에서, 본 발명은 임의의 전술한 TFT를 포함하는 어레이 기판을 제공한다.
또 다른 양태에서, 본 발명은 전술한 어레이 기판을 포함하는 디스플레이 장치를 제공한다.
아래에서는, 본 발명의 실시예들의 기술적 해법들을 명확히 설명하기 위해, 실시예들의 도면들이 간단히 설명되며; 설명되는 도면들은 본 발명의 일부 실시예들과 관련될 뿐이며, 따라서 본 발명을 한정하지 않는다는 것이 명백하다.
도 1은 소스 전극 및 드레인 전극을 통해 연장하는(running through) 전통적인 TFT의 단면의 개략 구조 단면도이다.
도 2는 소스 전극 및 드레인 전극을 통해 연장하는 본 발명의 제2 실시예에 의해 제공되는 TFT의 단면의 개략 구조 단면도이다.
도 3은 도전층이 제조 프로세스에서 형성되기 전에 본 발명의 제2 실시예에 의해 제공되는 TFT의 개략 구조 평면도이다.
도 4는 도 3에 도시된 바와 같은 TFT의 AA' 라인을 따르는 개략 구조 단면도이다.
도 5는 도전층이 제조 프로세스에서 형성된 후에 본 발명의 제2 실시예에 의해 제공되는 TFT의 개략 구조 평면도이다.
도 6은 도 5에 도시된 바와 같은 TFT의 BB' 라인을 따르는 개략 구조 단면도이다.
도 7은 본 발명의 제2 실시예에 의해 제공되는 다른 TFT의 개략 구조 단면도이다.
이하, 본 발명의 실시예들의 목적들, 기술적 제안들 및 장점들의 더 명확한 이해를 위해, 본 발명의 실시예들의 첨부 도면들을 참조하여 본 발명의 실시예들의 기술적 제안들에 대한 명확하고 완전한 설명이 제공된다. 바람직한 실시예들은 본 발명의 모든 실시예들이 아니라 일부 실시예들일 뿐이라는 것이 이 분야의 기술자들에게 명백할 것이다. 설명되는 본 발명의 실시예들에 기초하여 독창적인 노력 없이도 이 분야의 기술자들에 의해 얻어지는 모든 다른 실시예들은 본 발명의 보호 범위 내에 속해야 한다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 기술 용어들 또는 과학 용어들은 이 분야의 기술자들이 이해하는 통상의 의미들을 갖는다. 본 발명의 특허 출원의 명세서 및 청구범위에서 사용되는 단어 "제1", "제2" 등은 순서, 수 또는 중요도를 지시하는 것이 아니라, 단지 상이한 컴포넌트들을 구별하는 데 사용된다. 유사하게, 단어 "하나(a, an)", "그(the)" 등도 수를 지시하는 것이 아니라, 적어도 하나를 지시할 뿐이다. 단어 "구성되다(comprise)", "포함하다(include)" 등은 그 단어 앞의 요소 또는 컴포넌트가 그 단어 뒤에 나열된 요소들 또는 컴포넌트들 및 이들의 균등물들을 포함하고, 다른 요소들 또는 컴포넌트들을 배제하지 않는다는 것을 지시할 뿐이다. 단어 "접속", "접속된" 등은 물리적 또는 기계적 접속으로 한정되는 것이 아니라, 직접 또는 간접적인 전기적 접속을 포함할 수 있다. 단어 "위", "아래", "좌", "우" 등은 설명되는 물체의 절대 위치가 변경될 때 그에 따라 변경되는 상대적 위치 관계를 지시할 뿐이다.
도 1에 도시된 바와 같은 TFT와 관련하여, 본 발명자들은 연구에서 TFT가 적어도 다음과 같은 문제를 갖는다는 것을 발견하였는데, 즉 게이트 전극(2)과 소스 전극(3) 및 드레인 전극(4) 간의 보호층(3)을 브레이크다운(breakdown)으로부터 보호하기 위해서는 소스 전극(3)과 드레인 전극(4) 사이에 큰 거리가 형성되어야 한다(즉, 2개의 관통 구멍). 소스 전극(3)과 드레인 전극(4)은 제한된 도전율을 갖는 반도체층(1)을 통해 전기적으로 도통되므로, 전기 전도를 위한 반도체 영역의 길이(d)가 더 클 때, TFT의 온 상태 전류는 더 낮고, 도전율은 더 낮으며, 따라서 소스 전극(3)과 드레인 전극(4) 간의 거리(또는 소스 전극(3) 및 드레인 전극(4)과 반도체층(1)의 접촉 부분들 간의 최소 거리)는 가능한 한 작아야 한다. 한편, 관통 구멍들의 형상들은 형성 프로세스에서 변하는 경향이 있다. 예를 들어, 처음 설계된 정사각형 구멍들은 노광 프로세스 동안 (특히, 작은 크기의 관통 구멍들의 경우에) 둥근 구멍들이 될 수 있다. 관통 구멍들의 형상들은 전기 전도를 위한 반도체 영역의 길이(d)에 대해 소정의 영향을 미치며, 따라서 길이(d)는 불안정할 수 있으며, 따라서 TFT의 성능의 안정성이 손상될 수 있다.
실시예 1
이 실시예는 소스 전극, 드레인 전극, 반도체층, 게이트 전극 및 게이트 절연층을 포함하는 TFT를 제공한다.
TFT는 반도체층의 표면 상에 배치되고 서로 이격된 소스 도전층 및 드레인 도전층을 더 포함하고; 소스 도전층은 소스 전극에 접속되고; 드레인 도전층은 드레인 전극에 접속되며; 소스 도전층과 드레인 도전층 사이의 최소 거리는 소스 전극과 드레인 전극 사이의 최소 거리보다 작다.
이 실시예에 의해 제공되는 TFT는 소스 도전층 및 드레인 도전층을 구비하고, 소스 전극 및 드레인 전극 상의 전류는 각각 소스 도전층 및 드레인 도전층으로 전도될 수 있다. 따라서, 전기 전도를 위한 반도체 영역의 길이는 소스 전극과 드레인 전극 사이의 거리(또는 관통 구멍들 간의 거리)에 의해 결정되는 것이 아니라, 2개의 도전층 간의 최소 거리에 의해 결정된다. 이 경우, 2개의 도전층의 위치 및 형상이 결정되는 한, 소스 전극 및 드레인 전극이 어느 곳에 위치하는지 그리고 관통 구멍들의 형상이 어떠한지에 관계없이, 전기 전도를 위한 반도체 영역의 길이는 변할 수 없다. 따라서, TFT는 브레이크다운 문제를 방지할 수 있을 뿐만 아니라, 크고 안정된 온 상태 전류도 보증할 수 있다.
실시예 2
이 실시예는 TFT를 제공한다. 도 2 내지 7에 도시된 바와 같이, TFT는 소스 전극(3), 드레인 전극(4), 반도체층(1), 게이트 전극(2), 게이트 절연층(21), 소스 도전층(31) 및 드레인 도전층(41)을 포함한다. 소스 도전층(31) 및 드레인 도전층(41)은 반도체층(1)의 표면 상에 배치되는데, 즉 2개의 도전층(31, 41) 양자는 반도체층(1)의 표면과 접촉하며, 2개의 도전층(31, 41)은 서로 이격되는데, 즉 2개의 도전층(31, 41)은 서로 접촉하지 않는다. 소스 도전층(31)과 드레인 도전층(41) 간의 최소 거리("d")는 소스 전극(3)과 드레인 전극(4) 간의 최소 거리("D")보다 작다.
도 1에 도시된 바와 같은 TFT의 전통적인 구조에서, 게이트 전극(2)과 반도체층(1)은 게이트 절연층(21)에 의해 서로 이격되지만, 소스 전극(3)과 드레인 전극(4)은 각각 게이트 절연층(21)의 양측에서 반도체층(1)에 접속된다. TFT는 전통적인 TFT와 상이한데, 그 이유는 이 실시예에서는 소스 전극(3) 및 드레인 전극(4) 각각이 소스 도전층(31) 및 드레인 도전층(41)을 통해 게이트 절연층(21)의 양측에서 반도체층(1)에 접속되기 때문이다. 따라서, 이 경우, 소스 도전층(31) 및 드레인 도전층(41)은 게이트 전극(2)과도 접촉하지 않아야 한다.
게이트 전극(2) 및 게이트 절연층(21)의 상이한 위치들에 따라, TFT는 톱-게이트 타입 TFT(게이트 전극(2)이 반도체층(1) 상에 배치되고, 반도체층(1)보다 기판(9)으로부터 더 멀리 떨어짐) 및 바텀-게이트 타입(bottom-gate type) TFT(게이트 전극(2)이 반도체층(1)과 기판(9) 사이에 배치됨)를 포함한다.
바람직하게는, 이 실시예에 의해 제공되는 TFT는 톱-게이트 타입 TFT이다. 도 2에 도시된 바와 같이, TFT의 반도체층(1)은 기판(9) 상에 배치되고, 게이트 절연층(21)은 반도체층(1)의 중심부 상에 배치되고, 게이트 전극(2)은 게이트 절연층(21) 상에 배치되고, 소스 도전층(31) 및 드레인 도전층(41)은 각각 게이트 절연층(21)의 양측에서 반도체층(1)의 표면 상에 배치된다. 한편, 반도체층(1), 게이트 전극(2), 게이트 절연층(21), 소스 도전층(31), 드레인 도전층(41) 등은 모두 보호층(5)에 의해 커버되며, 소스 전극(3) 및 드레인 전극(4)은 각각 보호층(5) 내의 관통 구멍들을 통해 소스 도전층(31) 및 드레인 도전층(41)에 접속된다.
톱-게이트 타입 TFT와 관련하여, TFT의 소스 전극(3), 드레인 전극(4) 및 게이트 전극(2)은 모두 반도체층(1)의 상부에 배치되므로, 소스 전극(3), 드레인 전극(4) 및 게이트 전극(2) 간의 브레이크다운의 문제가 더 쉽게 발생할 것이다. 그러나, 이 실시예는 이 문제를 줄이거나 방지할 수 있다.
더욱이, 바람직하게는, 도 3에 도시된 바와 같이, 게이트 절연층(21)에 의해 커버되지 않은, 반도체층(1)의 상면 상의 일부는 게이트 절연층(21)에 의해 서로 독립적인 소스 영역(게이트 절연층(21)의 좌측 영역) 및 드레인 영역(게이트 절연층(21)의 우측 영역)으로 분할된다. 도 5에 도시된 바와 같이, 소스 영역 및 드레인 영역은 각각 소스 도전층(31) 및 드레인 도전층(41)에 의해 커버된다.
즉, 소스 도전층(31) 및 드레인 도전층(41)은 각각 반도체층(1)의 노출된 표면들을 완전히 커버하며, 게이트 절연층(21)의 양측에 각각 인접한다. 이러한 수단들의 채택에 의해, 전기 전도를 위한 반도체 영역의 길이(d)가 최소화될 수 있으며, 또한 소스 도전층(31) 및 드레인 도전층(41)이 화학 도금 프로세스에 의해 제조될 수 있다.
바람직하게는, 예를 들어, 소스 도전층(31) 및 드레인 도전층(41)은 몰리브덴, 구리, 알루미늄 및 텅스텐으로부터 선택되는 적어도 하나의 금속으로 이루어지는데, 예를 들어 금속들 중 하나 이상에 의해 형성되는 합금으로 이루어진다.
금속/합금 재료들은 반도체 분야에서 일반적으로 사용되는 도전성 금속들이며, 반도체 장치들의 성능에 악영향을 미치지 않는다. 물론, 다른 타입의 도전성 재료도 적용될 수 있다.
바람직하게는, 예를 들어, 소스 도전층(31)은 적어도 2개의 서로 오버랩되는 서브-소스 도전층으로 구성되거나, 드레인 도전층(41)은 또한 적어도 2개의 서로 오버랩되는 서브-드레인 도전층으로 구성된다.
즉, 소스 도전층(31) 및 드레인 도전층(41) 중 적어도 하나는 복수의 오버랩되는 층으로 구성되며, 각각의 층은 동일하거나 상이한 재료로 만들어질 수 있다. 다층 구조의 채택에 의해, 소스 도전층(31) 및 드레인 도전층(41)의 성능들이 보다 양호하게 조정될 수 있다. 예를 들어, 소스 도전층(31) 및 드레인 도전층(41)은 반도체층과 밀접하게 결합될 뿐만 아니라, 양호한 도전율도 갖는다.
바람직하게는, 예를 들어, 반도체층(1)은 금속 산화물 반도체층이며, 즉 TFT는 금속 산화물 TFT이다.
금속 산화물 TFT는 높은 캐리어 이동도, 간단한 제조 프로세스, 양호한 막 균일성, 낮은 비용 등의 장점으로 인해 바람직하다. 물론, 아마도 비정질 실리콘(a-Si) 반도체, 폴리실리콘(p-Si) 반도체 또는 유기 반도체와 같은 다른 재료도 반도체층(1)으로 사용된다.
한편, 바람직하게는, 반도체층(1)이 금속 산화물 반도체층일 때, 소스 도전층(31) 및 드레인 도전층(41)은 화학 도금 프로세스에 의해 제조될 수 있다.
물론, 이 실시예의 TFT는 톱-게이트 타입 구조로 한정되지 않으며, 다른 타입의 TFT도 적용될 수 있다는 것을 이해해야 한다.
예를 들어, 도 7에 도시된 바와 같이, 다른 실시예의 TFT에서, 게이트 전극(2) 및 게이트 절연층(21)은 반도체층(1)과 기판(9) 사이에 배치되며(즉, TFT는 바텀-게이트 타입 구조를 채택함), 또한 TFT는 특정 요건들에 따라 다른 구조들을 더 포함할 수 있다. 예를 들어, 버퍼층이 기판(9) 상에 배치될 수 있고, 반도체층(1)은 그의 성능을 개선하도록 구성되는 다양한 도핑된(doped) 영역들을 더 포함할 수 있다. TFT는 다양한 특정 형태들을 가지므로, 여기서는 추가적인 설명이 제공되지 않는다. 소스 전극(3) 및 드레인 전극(4)이 각각 소스 도전층(31) 및 드레인 도전층(41)을 통해 반도체층(1)에 접속되는 한, TFT는 본 발명의 보호 범위 내에 속해야 한다.
실시예의 TFT를 제조하기 위한 방법은 아래의 단계 S01 내지 S06을 포함할 수 있다.
S01: 패터닝 프로세스에 의해 기판(9) 상에 반도체층(1)의 패턴을 형성한다.
패터닝 프로세스는 예를 들어 층 퇴적, 포토레지스트 코팅, 노광, 현상, 에칭, 포토레지스트 제거와 같은 단계들을 통상적으로 포함하는 포토리소그라피 프로세스이다.
S02: 위의 단계가 완료된 후에 얻어진 기판 상에 게이트 절연층 막을 퇴적한다.
S03: 위의 단계가 완료된 후에 얻어진 기판 상에 게이트 금속 막을 퇴적하고, 패터닝 프로세스에 의해 게이트 절연층(21) 및 게이트 전극(2)의 패턴들을 형성하고, 도 3 및 4에 도시된 바와 같은 구조들을 얻는다.
S04: 소스 도전층(31) 및 드레인 도전층(41)을 형성하고, 도 5 및 6에 도시된 바와 같은 구조들을 얻는다.
예를 들어, 도 2에 도시된 바와 같은 톱-게이트 타입 TFT와 관련하여, TFT의 반도체층(1)이 금속 산화물 반도체층인 경우, TFT의 소스 도전층(31) 및 드레인 도전층(41)은 화학 도금 프로세스에 의해 형성될 수 있다.
화학 도금 프로세스는 간소함 및 저비용의 장점들을 갖는다. 더욱이, 기술적 특성들로 인해, 금속들 또는 금속 산화물들 상에만 막들이 형성될 수 있다. 톱-게이트 타입 TFT와 관련하여, TFT의 기판(9)은 통상적으로 유리 재료로 만들어지며, 게이트 절연층(21)은 통상적으로 실리콘 질화물과 같은 재료로 만들어지고, 따라서 소스 도전층(31) 및 드레인 도전층(41)은 게이트 절연층(21)의 양측에서 반도체층(1)의 표면 상에 바로 형성될 수 있지만, 게이트 절연층(21) 및 기판(9) 상에는 도전층이 형성될 수 없다. 따라서, 도 5 및 6에 도시된 바와 같은 전기 전도를 위한 반도체 영역의 최소 길이(d)를 갖는 TFT가 바로 제조될 수 있다.
물론, 게이트 전극(2)은 통상적으로 금속 재료로 만들어지므로, 게이트 전극(2) 상에는 금속층(22)이 더 형성될 수 있지만, 이 층은 게이트 전극(2)의 성능에 영향을 미치지 않는다.
화학 도금 프로세스에 의해 몰리브덴 도전층이 형성되는 경우를 예로 들어 아래에 설명이 제공된다. 실온과 섭씨 100도 사이의 온도에서, 도 3 및 4에 도시된 바와 같은 구조를 갖는 기판(9) 상에 몰리브덴 화학 도금 용액이 코팅되며, 몰리브덴 화학 도금 용액의 완전한 반응 후에 도 5 및 6에 도시된 바와 같은 구조들이 얻어질 수 있고, 세정 및 건조 프로세스 및 후속 단계들이 수행된다.
예를 들어, 몰리브덴 화학 도금 용액의 조성은 0.1-0.3 몰/리터 몰리브덴 황산염, 0.05-0.15 몰/리터 나트륨 황화물(안정제), 0.1-1 몰/리터 나트륨 아세테이트(버퍼), 0.1-1 몰/리터 타르타르산(합성제)을 포함할 수 있으며, 밸런스(balance)는 물일 수 있다. 물론, 전술한 것은 몰리브덴 화학 도금 용액의 특정 예일 뿐이다. 몰리브덴 화학 도금 용액은 상이한 조성을 가질 수 있다. 예를 들어, 몰리브덴 화학 도금 용액은 가속제 및 pH 값 조절기와 같은 다른 물질을 더 포함할 수 있으며, 다양한 기존 성분들 및 선택된 물질들의 농도도 상이할 수 있다.
화학 도금에 의해 도전층을 형성하는 프로세스는 공지되어 있으므로, 여기서는 더 이상 설명되지 않는다.
물론, 화학 도금 프로세스에 의해 소스 도전층(31) 및 드레인 도전층(41)을 형성하는 단계는 게이트 절연층(21)을 형성하는 단계 후에 그리고 보호층(5)을 형성하는 단계 전에 수행되어야 한다는 것을 이해해야 한다. 즉, 단계 S03 및 S04는 교환 가능한데, 즉 도전층들(31, 41)이 먼저 형성될 수 있고, 이어서 게이트 전극(2)이 형성된다. 이 경우, 금속층(22)은 게이트 전극(2) 상에 형성될 수 없다.
예를 들어, 소스 도전층(31) 및 드레인 도전층(41)의 패턴들도 패터닝 프로세스에 의해 형성될 수 있다.
패터닝 프로세스는 비교적 복잡하지만, 패터닝 프로세스는 넓은 적용 범위를 가지며, 다양한 재료들로 만들어지는 도전층들(31, 41)을 형성하고(예를 들어, 비금속 재료들로 만들어지는 도전층들이 패터닝 프로세스에 의해 형성될 수 있음), 임의 타입의 도전층들(31, 41)을 형성하는 데 사용될 수 있는데, 예를 들어 도 7에 도시된 바와 같은 반도체층(1)의 표면의 일부만을 각각 커버하는 도전층들(31, 41)은 패터닝 프로세스에 의해 형성될 수 있지만, 이러한 구조는 화학 도금 프로세스에 의해서는 형성하기 어려울 수 있다.
물론, 소스 도전층(31) 및 드레인 도전층(41)이 패터닝 프로세스에 의해 형성되는 경우에, 이 단계는 반도체층(1)을 형성하는 단계 후에 그리고 보호층(5)을 형성하는 단계 전에 수행될 수 있는데, 즉 이 단계는 게이트 전극(2) 및 게이트 절연층(21)을 형성하는 단계와 교환될 수 있다는 것을 이해해야 한다.
S05: 예를 들어, 보호층(5)을 형성하고, 패터닝 프로세스에 의해 보호층(5) 내에 관통 구멍들을 형성한다.
S06: 패터닝 프로세스에 의해 소스 전극(3) 및 드레인 전극(4)의 패턴들을 형성하며, 소스 전극(3) 및 드레인 전극(4)은 각각 보호층(5) 내의 관통 구멍들을 통해 소스 도전층(31) 및 드레인 도전층(41)에 접속된다.
물론, TFT는 TFT의 상이한 구조들에 기초하여 다양한 특정 제조 방법들에 의해 형성될 수 있다. 여기서는 추가적인 설명이 제공되지 않는다. 그러나, 방법이 소스 도전층(31) 및 드레인 도전층(41)을 형성하는 단계를 포함하는 한, 방법은 본 발명의 보호 범위 내에 속해야 한다.
실시예 3
이 실시예는 전술한 TFT를 포함하는 어레이 기판을 제공한다.
예를 들어, 어레이 기판은 기판 및 기판 상에 형성된 게이트 라인들 및 데이터 라인들을 포함할 수 있다. 게이트 라인들 및 데이터 라인들은 복수의 픽셀 유닛을 정의하도록 상호 교차되며, 각각의 픽셀 유닛은 적어도 하나의 TFT를 구비하고, 적어도 하나의 TFT는 전술한 TFT를 채택한다.
어레이 기판은 저장 커패시터, 픽셀 전극, 유기 발광 다이오드(organic light-emitting diode; OLED), 픽셀 정의 층(pixel define layer; PDL)과 같은 다른 공지된 구조들을 더 포함할 수 있다. 여기서는 추가적인 설명이 제공되지 않는다.
이 실시예의 어레이 기판은 전술한 TFT를 포함하므로, 어레이 기판은 안정된 성능을 가지며, 고품질의 디스플레이를 달성하는 데 사용될 수 있다.
실시예 4
이 실시예는 전술한 어레이 기판을 포함하는 디스플레이 장치를 제공한다.
예를 들어, 디스플레이 장치는 액정 디스플레이(liquid crystal display; LCD) 장치 또는 OLED 디스플레이 장치이다.
예를 들어, 디스플레이 장치가 LCD 장치인 경우, 어레이 기판 및 대향 기판은 서로 대향 배열되어, 그 안이 액정 재료로 채워지는 액정 셀을 형성한다. 대향 기판은 예를 들어 컬러 필터 기판이다.
예를 들어, 디스플레이 장치는 전원 유닛, 프레임, 구동 유닛, 컬러 필터 및 액정층과 같은 다른 공지된 구조들을 더 포함할 수 있다. 여기서는 추가적인 설명이 제공되지 않는다.
디스플레이 장치는 전술한 어레이 기판을 포함하므로, 디스플레이 장치는 높고 안정된 디스플레이 품질을 갖는다.
위의 설명은 본 발명의 바람직한 실시예들일 뿐이고, 본 발명의 보호 범위를 한정하는 것을 의도하지 않는다. 본 발명의 보호 범위는 첨부된 청구항들에 의해 정의되어야 한다.
1: 반도체층
2: 게이트 전극
21: 게이트 절연층
22: 금속층
3: 소스 전극
31: 소스 도전층
4: 드레인 전극
41: 드레인 도전층
5: 보호층
9: 기판
d: 전기 전도를 위한 반도체 영역의 길이

Claims (17)

  1. 박막 트랜지스터(TFT)로서,
    소스 전극, 드레인 전극, 반도체층, 게이트 전극, 게이트 절연층, 및
    상기 반도체층의 표면 상에 배치되고 서로 이격된 소스 도전층 및 드레인 도전층을 포함하고,
    상기 소스 도전층은 상기 소스 전극에 접속되고; 상기 드레인 도전층은 상기 드레인 전극에 접속되며; 상기 소스 도전층과 상기 드레인 도전층 사이의 최소 거리는 상기 소스 전극과 상기 드레인 전극 사이의 최소 거리보다 작은 박막 트랜지스터(TFT).
  2. 제1항에 있어서,
    상기 소스 도전층, 상기 드레인 도전층 및 상기 게이트 절연층은 모두 상기 반도체층 상에 형성되고; 상기 게이트 전극은 상기 게이트 절연층 상에 형성되고;
    상기 TFT는 상기 반도체층, 상기 소스 도전층, 상기 드레인 도전층, 상기 게이트 전극 및 상기 게이트 절연층을 커버하는 보호층을 더 포함하며; 상기 소스 전극 및 상기 드레인 전극은 각각 상기 보호층 내의 관통 구멍(through hole)들을 통해 상기 소스 도전층 및 상기 드레인 도전층에 접속되는 박막 트랜지스터(TFT).
  3. 제2항에 있어서,
    상기 게이트 절연층에 의해 커버되지 않은, 상기 반도체층의 상면 상의 일부가 상기 게이트 절연층에 의해 서로 독립적인 소스 영역 및 드레인 영역으로 분할되며; 상기 소스 영역 및 상기 드레인 영역은 각각 상기 소스 도전층 및 상기 드레인 도전층에 의해 커버되는 박막 트랜지스터(TFT).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체층은 금속 산화물 반도체층이며;
    상기 소스 도전층 및 상기 드레인 도전층은 화학 도금 프로세스에 의해 형성되는 박막 트랜지스터(TFT).
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체층은 금속 산화물 반도체층, 비정질 실리콘(a-Si) 반도체층, 폴리실리콘(p-Si) 반도체층 및 유기 반도체층으로 구성되는 그룹으로부터 선택되는 어느 하나인 박막 트랜지스터(TFT).
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소스 도전층 및 상기 드레인 도전층은 몰리브덴, 구리, 알루미늄 및 텅스텐으로 구성되는 그룹으로부터 선택되는 적어도 하나의 금속으로 만들어지는 박막 트랜지스터(TFT).
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소스 도전층 및 상기 드레인 도전층 중 적어도 하나는 적어도 2개의 서로 오버랩되는 서브-소스/드레인 도전층으로 구성되는 박막 트랜지스터(TFT).
  8. TFT를 제조하기 위한 방법으로서,
    상기 TFT는 소스 전극, 드레인 전극, 반도체층, 게이트 전극, 게이트 절연층, 및 상기 반도체층의 표면 상에 배치되고 서로 이격되는 소스 도전층 및 드레인 도전층을 포함하고, 상기 소스 도전층은 상기 소스 전극에 접속되고, 상기 드레인 도전층은 상기 드레인 전극에 접속되고, 상기 소스 도전층과 상기 드레인 도전층 사이의 최소 거리는 상기 소스 전극과 상기 드레인 전극 사이의 최소 거리보다 작으며,
    상기 방법은
    상기 소스 도전층 및 상기 드레인 도전층의 패턴들을 형성하는 단계를 포함하는 TFT 제조 방법.
  9. 제8항에 있어서,
    패터닝 프로세스에 의해 상기 반도체층의 패턴을 형성하는 단계;
    패터닝 프로세스에 의해 상기 반도체층 상에 배치되는 상기 게이트 절연층 의 패턴 및 상기 게이트 절연층 상에 배치되는 상기 게이트 전극의 패턴을 형성하는 단계;
    상기 반도체층, 상기 소스 도전층, 상기 드레인 도전층, 상기 게이트 전극 및 상기 게이트 절연층을 커버하는 보호층을 형성하고, 패터닝 프로세스에 의해 상기 보호층 내에 관통 구멍들을 형성하는 단계; 및
    패터닝 프로세스에 의해 상기 소스 전극 및 상기 드레인 전극의 패턴들을 형성하는 단계
    를 더 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 각각 상기 보호층 내의 상기 관통 구멍들을 통해 상기 소스 도전층 및 상기 드레인 도전층에 접속되고,
    상기 소스 도전층 및 상기 드레인 도전층을 형성하는 단계는 상기 반도체층을 형성하는 단계와 상기 보호층을 형성하는 단계 사이에 수행되는 TFT 제조 방법.
  10. 제9항에 있어서,
    상기 게이트 절연층에 의해 커버되지 않은, 상기 반도체층의 상면 상의 일부가 상기 게이트 절연층에 의해 서로 독립적인 소스 영역 및 드레인 영역으로 분할되며; 상기 소스 영역 및 상기 드레인 영역은 각각 상기 소스 도전층 및 상기 드레인 도전층에 의해 커버되는 TFT 제조 방법.
  11. 제10항에 있어서,
    상기 반도체층은 금속 산화물 반도체층이며; 상기 소스 도전층 및 상기 드레인 도전층을 형성하는 단계는 상기 게이트 절연층을 형성하는 단계와 상기 보호층을 형성하는 단계 사이에 수행되며;
    상기 소스 도전층 및 상기 드레인 도전층의 패턴들을 형성하는 단계는,
    화학 도금 프로세스에 의해 상기 반도체층의 상기 상면 상의 상기 소스 영역 및 상기 드레인 영역 내에 각각 상기 소스 도전층 및 상기 드레인 도전층을 형성하는 단계
    를 더 포함하는 TFT 제조 방법.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 반도체층은 금속 산화물 반도체층, a-Si 반도체층, p-Si 반도체층 및 유기 반도체층으로 구성되는 그룹으로부터 선택되는 TFT 제조 방법.
  13. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 소스 도전층 및 상기 드레인 도전층의 패턴들을 형성하는 단계는,
    패터닝 프로세스에 의해 상기 소스 도전층 및 상기 드레인 도전층의 패턴들을 형성하는 단계
    를 더 포함하는 TFT 제조 방법.
  14. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 소스 도전층 및 상기 드레인 도전층은 몰리브덴, 구리, 알루미늄 및 텅스텐으로 구성되는 그룹으로부터 선택되는 적어도 하나의 금속으로 만들어지는 TFT 제조 방법.
  15. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 소스 도전층 및 상기 드레인 도전층 중 적어도 하나는 적어도 2개의 서로 오버랩되는 서브-소스/드레인 도전층으로 구성되는 TFT 제조 방법.
  16. 제1항 내지 제7항 중 어느 한 항의 TFT를 포함하는 어레이 기판.
  17. 제16항의 어레이 기판을 포함하는 디스플레이 장치.
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