CN112635572A - 薄膜晶体管及其制备方法和显示器件 - Google Patents
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Abstract
本发明提供了一种薄膜晶体管及其制备方法和显示器件，涉及半导体电子器件领域，薄膜晶体管包括衬底、栅极、栅绝缘层、半导体层、钝化层以及源极和漏极；其中，半导体层具有沟道区，且半导体层与钝化层的接触界面处还形成有高导层，源极和漏极与高导层连接，高导层与沟道区连接。相较于现有技术，本发明提供的薄膜晶体管，通过在钝化层和半导体层界面形成高导层，在钝化层的沉积过程中实现了氧化物半导体薄膜的导体化，无需采用复杂的源极和漏极结构，简化了氧化物半导体薄膜晶体管的制备工艺，从而能够有效提高生产效率，降低制备成本。
Description
技术领域
本发明涉及半导体电子器件领域，具体而言，涉及一种薄膜晶体管及其制备方法和显示器件。
背景技术
近年来，氧化物半导体薄膜晶体管因为其高迁移率，均匀性好，低温制备的特点，得到了广泛的应用。
目前，主流使用的氧化物薄膜晶体管，为了保证良好的电气性能，通常是在成型源漏电极的过程中将源漏电极延伸至沟道区，而由于面板朝着大尺寸、高分辨率和高分辨率方向发展，对薄膜晶体管(Thin Film Transistors，TFT)的性能提出了更高的要求，通常需要减小沟道长度，降低接触电阻，以满足显示的发展需求。故针对超短沟道器件，常规的源漏电极结构，结构、工艺复杂，影响生产效率，增加了制备成本。
发明内容
本发明的目的包括，提供了一种薄膜晶体管和及其制备方法和显示器件，其能够简化结构和工艺，从而有效提高生产效率，降低制备成本。
本发明的实施例可以这样实现：
第一方面，本发明提供一种薄膜晶体管，包括:
衬底；
位于所述衬底一侧的栅极；
位于所述衬底一侧，并覆盖在所述栅极上的栅绝缘层；
位于所述栅绝缘层远离所述衬底一侧的半导体层；
位于所述半导体层远离所述衬底一侧的钝化层；
以及，位于所述钝化层上的源极和漏极；
其中，所述半导体层具有沟道区，且所述半导体层与所述钝化层的接触界面处还形成有高导层，所述源极和所述漏极与所述高导层连接，所述高导层与所述沟道区连接。
在可选的实施方式中，所述薄膜晶体管还包括：
位于所述半导体层远离所述衬底一侧的刻蚀阻挡层；
其中，所述刻蚀阻挡层部分覆盖所述半导体层，所述钝化层覆盖在所述刻蚀阻挡层上。
在可选的实施方式中，所述刻蚀阻挡层与所述栅极自对准，所述高导层与所述刻蚀阻挡层连接。
在可选的实施方式中，所述半导体层的材料为含铟的半导体氧化物。
在可选的实施方式中，所述高导层内包含材料铟。
在可选的实施方式中，所述钝化层上设置有源接触孔和漏接触孔，所述源极通过所述源接触孔与所述高导层连接，所述漏极通过所述漏接触孔与所述高导层连接。
第二方面，本发明提供一种薄膜晶体管的制备方法，用于制备如前述实施方式所述的薄膜晶体管，包括以下步骤：
在所述衬底的一侧制备栅极；
在所述衬底的一侧制备栅绝缘层，所述栅绝缘层覆盖在所述栅极上；
在所述栅绝缘层远离所述衬底的一侧制备半导体层；
在所述半导体层远离所述衬底的一侧制备高导层和钝化层；
在所述钝化层上制备源极和漏极；
其中，所述半导体层具有沟道区，所述高导层形成于所述半导体层与所述钝化层的接触界面处，所述源极和所述漏极与所述高导层连接，所述高导层与所述沟道区连接。
在可选的实施方式中，在所述半导体层远离所述衬底的一侧制备高导层和钝化层的步骤之前，所述方法还包括：
在所述半导体层上制备刻蚀阻挡层；
其中，所述刻蚀阻挡层部分覆盖所述半导体层。
第三方面，本发明提供了一种显示器件，包括如前述实施方式中所述的薄膜晶体管。
在可选的实施方式中，在所述半导体层远离所述衬底的一侧制备高导层和钝化层的步骤，包括：
在所述半导体层上磁控溅射沉积形成钝化层，并在所述半导体层与所述钝化层的接触界面处生成所述高导层。
本发明实施例的有益效果包括：
本发明提供的薄膜晶体管及其制备方法，在衬底上制备半导体层，并在半导体层上制备钝化层，并且在钝化层上制备有源极和漏极，其中半导体层和钝化层的接触界面处还形成有高导层，高导层与半导体层的沟道区连接，并与源极和漏极连接。相较于现有技术，本发明提供的薄膜晶体管，通过在钝化层和半导体层界面形成一层高导层，使得源极和漏极能够与沟道区间接连接，并在钝化层的沉积过程中实现了氧化物半导体薄膜的导体化，无需采用复杂的源极和漏极结构，简化了氧化物半导体薄膜晶体管的制备工艺，从而能够有效提高生产效率，降低制备成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的薄膜晶体管的结构示意图；
图2为本发明第二实施例提供的薄膜晶体管的制备方法的步骤框图。
图标：100-薄膜晶体管；110-衬底；130-栅绝缘层；150-半导体层；151-沟道区；153-高导层；170-钝化层；171-源接触孔；173-漏接触孔；180-刻蚀阻挡层；190a-栅极；190b-源极；190c-漏极。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
正如背景技术中所公开的，传统刻蚀阻挡层结构的薄膜晶体管，由于源漏电极和刻蚀阻挡层的交叠，源漏电极和栅极的交叠，不仅导致寄生电容，接触电阻较大，而且限制了沟道长度的减小，难以满足未来显示的发展需求。进一步地，为了避免在源漏电极的刻蚀过程中对半导体层的不利影响，引入刻蚀阻挡层以保护沟道，并出现了底栅自对准的刻蚀阻挡层结构，可以使得源漏电极和栅极无重叠，能够有效减小接触电阻和寄生电容，同时采用新的氧化物薄膜导体化方法，可以使得源漏电极和刻蚀阻挡层无交叠，从而能够实现超短沟道器件的制备。
针对超短沟道器件，由于沟道区较窄，在制备源漏电极时，需要将源漏电极与沟道区连接，导致源漏电极需要伸入到钝化层与绝缘层之间，使得其结构复杂，进而导致工艺难度增大，影响生产效率，增加了制备成本。
为了解决上述问题，本发明提供了一种薄膜晶体管，简化源漏极的结构，使得其无需伸入到钝化层和绝缘层之间，需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
参考图1，本实施例提供了一种薄膜晶体管100，其能够简化结构和工艺，从而有效提高生产效率，降低制备成本。
本实施例提供的薄膜晶体管100，包括由下至上依次设置的衬底110、栅极190a、栅绝缘层130、半导体层150、钝化层170、源极190b和漏极190c，栅极190a位于衬底110的一侧，栅绝缘层130位于衬底110的一侧，并覆盖在栅极190a上，半导体层150位于栅绝缘层130远离衬底110的一侧，钝化层170位于半导体层150远离衬底110的一侧，源极190b和漏极190c均设置在钝化层170上，其中，半导体层150具有沟道区151，且半导体层150与钝化层170的接触界面处还形成有高导层153，源极190b和漏极190c与高导层153连接，高导层153与沟道区151连接。
在本实施例中，薄膜晶体管100还包括位于半导体层150远离衬底110一侧的刻蚀阻挡层180，其中，刻蚀阻挡层180部分覆盖半导体层150，钝化层170覆盖在刻蚀阻挡层180上。需要说明的是，本实施例中薄膜晶体管100为超短沟道器件，其沟道区151位于半导体层150的中间位置，即刻蚀阻挡层180与半导体层150的界面处形成有二维电子气(2DEG)。
在本实施例中，衬底110的材料可以为玻璃、蓝宝石、碳化硅、硅、氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、锗中的一种或者多种的组合，或者其他能够生长III族氮化物的材料。优选地，本实施例中衬底110为玻璃基底。同时，衬底110的沉积方法可以采用CVD(Chemical Vapor Deposition，化学气相沉积)、VPE(Vapour PhaseEpitaxy，气相外延)、MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)、LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积)、PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)、PLD(Pulsed Laser Deposition，脉冲激光沉积)、原子层外延、MBE(Molecular BeamEpitaxy，分子束外延)、溅射、蒸发等。
在本实施例中，栅极190a的厚度为200-400nm，并采用金属材料制成，例如铝、多晶硅、铜、钼、铬或上述材料的合金。具体地，本实施例中栅极190a可以通过在玻璃基底上使用直流溅射法沉积300nm的钼薄膜，并通过湿法刻蚀使钼薄膜图形化形成栅极190a。当然，此处栅极190a也可以采用其他方法形成，在此不作具体。
在本实施例中，栅绝缘层130的厚度在100-300nm之间，并采用不导电材料制成，例如氧化铝、氧化硅、氮化硅、氧化铪、氧化锆或氧化钛。具体地，本实施例中的栅绝缘层130可以采用等离子增强气相沉积200nm厚的氧化硅薄膜作为绝缘层。当然，此处栅绝缘层130也可以采用其他方法形成，在此不作具体限定。
在本实施例中，半导体层150包括沟道层，沟道层通过在栅绝缘层130的上表面沉积半导体材料形成，沟道层的上表面附近具有二维电子气(2DEG)，源极190b和漏极190c与二维电子气(2DEG)之间形成电连接。具体地，半导体层150采用氧化物半导体材料，例如含铟氧化物。优选地，本实施例中通过射频磁控溅射25nm的铟镓锌氧化物薄膜作为沟道层，通过湿法刻蚀使之图形化，然后在400℃空气气氛中退火处理60分钟后形成。
在本实施例中，刻蚀阻挡层180与栅极190a形成自对准结构，指的是形成刻蚀阻挡层180时以栅极190a作为掩膜版，通过底部曝光形成，使得刻蚀阻挡层180在衬底110上的投影与栅极190a在衬底110上的投影相同。刻蚀阻挡层180厚度在80-200nm之间，刻蚀阻挡层180能够避免后续源漏电极的刻蚀过程中对下方的半导体层150造成不利影响，有效保护沟道。并且通过自对准结构，可以使得源流电极和栅极190a无重叠，能够有效减小接触电阻和寄生电容。刻蚀阻挡层180采用半导体氧化物薄膜沉积形成，具体地，在半导体层150上等离子增强气相沉积100nm厚的氧化硅薄膜，然后以栅极190a作为掩膜版，通过底部曝光，使用干法刻蚀去除栅极190a图像之外的氧化硅，形成自对准结构的刻蚀阻挡层180。当然，此处也可以省去制备刻蚀阻挡层180的步骤，从而实现常规的薄膜晶体管100的制备，在此不详细描述。
在本实施例中，钝化层170沉积在半导体层150和刻蚀阻挡层180上，钝化层170采用金属氧化物制成，且钝化层170的厚度额在80-200nm之间。具体地，使用射频磁控溅射沉积一层100nm厚的氧化铝作为钝化层170。
需要说明的是，本实施例中采用磁控溅射沉积的方法在半导体层150的上表面形成钝化层170，利用磁控溅射粒子的轰击效应，在半导体层150的上表面形成高导层153。具体地，本实施例中半导体层150中含有In2O3，在钝化层170的溅射过程中，各种能量粒子如Al2O3、Ar等会轰击半导体层150的上表面，打断In-O键，在钝化层170和沟道层界面形成一层富铟的高导层153，在钝化层170的沉积过程中实现了氧化物半导体薄膜的导体化，简化了氧化物半导体薄膜晶体管100的制备工艺，从而能够有效提高生产效率，降低制备成本。当然，此处半导体层150中采用其他金属氧化物也能够形成高导层153。
在本实施例中，高导层153形成在钝化层170和半导体层150之间，并与刻蚀阻挡层180连接，从而使得高导层153与位于刻蚀阻挡层180下方的半导体层150中的沟道区151电连接。本实施例中高导层153的厚度在1-20nm之间，优选为10nm。由于高导层153向两侧延伸，使得后续的源流电极能够直接与高导层153连接，从而实现源漏电极与沟道区151的电连接。由于半导体层150的材料为含铟的半导体氧化物，利用磁控溅射粒子的轰击效应能够形成包含材料铟的高导层153，从而实现其导体化。
在本实施例中，钝化层170上设置有源接触孔171和漏接触孔173，源极190b通过源接触孔171与高导层153连接，漏极190c通过漏接触孔173与高导层153连接。具体地，源极190b和漏极190c均采用导电材料制成，例如铝、多晶硅、铜、钼、铬或上述材料的合金。具体地，本实施例中首先通过湿法刻蚀在钝化层170的上形成源接触孔171和漏接触孔173，其中源接触孔171和漏接触孔173分别位于刻蚀阻挡层180的两侧，然后使用直流溅射沉积法在钝化层170上连续沉积钼薄膜，并通过湿法刻蚀使得其图形化，从而形成源极190b和漏极190c，最后在300℃氩气气氛中退火60分钟，从而形成本实施例提供的薄膜晶体管100。
综上所述，本实施例提供了一种薄膜晶体管100，其底部是衬底110，衬底110上设置有栅极190a，栅极190a之上依次为栅绝缘层130、半导体层150和刻蚀阻挡层180，且最外层是钝化层170，钝化层170与半导体层150之间是高导层153，源极190b通过钝化层170上的源接触孔171与高导层153连接，漏极190c通过钝化层170上的漏接触孔173与高导层153连接，在钝化层170和沟道层界面形成一层富铟的高导层153，在钝化层170的沉积过程中实现了氧化物半导体薄膜的导体化，简化了氧化物半导体薄膜晶体管100的制备工艺，从而能够有效提高生产效率，降低制备成本。此外，本实施例中刻蚀阻挡层180与栅极190a为自对准结构，能够显著降低栅极190a和源漏电极的交叠，源漏电极和刻蚀阻挡层180的交叠，从而降低寄生电容和接触电阻，能够有效降低阵列的阻抗延迟，同时可以有效缩减沟道长度，能够满足高性能显示的需求。
第二实施例
参考图2，本实施例提供了一种薄膜晶体管100的制备方法，用于制备如第一实施例提供的薄膜晶体管100。
本实施例提供的薄膜晶体管100的制备方法，包括如下步骤：
S1：在衬底110的一侧制备栅极190a。
具体而言，在衬底110上沉积一层或多层导电薄膜并进行图形化以形成栅极190a，然后沉积一层或多层绝缘薄膜作为栅极190a绝缘层。
在本实施例中，衬底110的材料可以为玻璃、蓝宝石、碳化硅、硅、氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、锗中的一种或者多种的组合，或者其他能够生长III族氮化物的材料。优选地，本实施例中衬底110为玻璃基底。同时，衬底110的沉积方法可以采用CVD(Chemical Vapor Deposition，化学气相沉积)、VPE(Vapour PhaseEpitaxy，气相外延)、MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)、LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积)、PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)、PLD(Pulsed Laser Deposition，脉冲激光沉积)、原子层外延、MBE(Molecular BeamEpitaxy，分子束外延)、溅射、蒸发等。
在本实施例中，栅极190a的厚度为200-400nm，并采用金属材料制成，例如铝、多晶硅、铜、钼、铬或上述材料的合金。本实施例中栅极190a可以通过在玻璃基底上使用直流溅射法沉积钼薄膜，并通过湿法刻蚀使钼薄膜图形化形成栅极190a。
S2：在衬底110的一侧制备覆盖在栅极190a上的栅绝缘层130。
具体而言，栅绝缘层130覆盖在栅极190a上，在形成栅极190a后，在栅极190a和衬底110的表面沉积一层或多层绝缘薄膜作为栅绝缘层130。
在本实施例中，栅绝缘层130的厚度在100-300nm之间，并采用不导电材料制成，例如氧化铝、氧化硅、氮化硅、氧化铪、氧化锆或氧化钛。具体地，本实施例中的栅绝缘层130可以采用等离子增强气相沉积氧化硅薄膜作为绝缘层。
S3：在栅绝缘层130远离衬底110的一侧制备半导体层150。
具体而言，在形成栅绝缘层130后，在栅绝缘层130的表面沉积一层或多层半导体氧化物薄膜，并进行图形化，从而形成半导体层150。其中，半导体层150具有沟道区151，半导体层150包括沟道层，沟道区151位于沟道层的上表面，沟道层通过在栅绝缘层130的上表面沉积半导体材料形成，半导体层150采用氧化物半导体材料，例如含铟氧化物。优选地，本实施例中通过射频磁控溅射铟镓锌氧化物薄膜作为沟道层，通过湿法刻蚀使之图形化，从而形成半导体层150。
S4：在半导体层150上制备刻蚀阻挡层180。
具体而言，刻蚀阻挡层180与栅极190a自对准，并部分覆盖半导体层150。刻蚀阻挡层180厚度在80-200nm之间，刻蚀阻挡层180能够避免后续源漏电极的刻蚀过程中对下方的半导体层150造成不利影响，有效保护沟道。并且通过自对准结构，可以使得源流电极和栅极190a无重叠，能够有效减小接触电阻和寄生电容。刻蚀阻挡层180采用半导体氧化物薄膜沉积形成，具体地，在半导体层150上等离子增强气相沉积氧化硅薄膜，然后以栅极190a作为掩膜版，通过底部曝光，使用干法刻蚀去除栅极190a图像之外的氧化硅，形成自对准结构的刻蚀阻挡层180。
当然，此处也可以省去制备刻蚀阻挡层180的步骤，从而实现常规的薄膜晶体管100的制备，在此不详细描述。
S5：在半导体层150远离衬底110的一侧制备高导层153和钝化层170。
具体而言，在半导体层150的表面沉积一层或多层绝缘薄膜作为钝化层170，利用磁控溅射粒子的轰击效应，在钝化层170和半导体层150界面处形成一层含铟的高导层153。
S6：在钝化层170上制备源极190b和漏极190c。
具体而言，在钝化层170上利用湿法刻蚀开槽形成源接触孔171和漏接触孔173，然后在钝化层170的表面连续沉积钼薄膜，并通过湿法刻蚀使其图形化，并形成源极190b和漏极190c。源极190b通过源接触孔171与高导层153连接，漏极190c通过漏接触孔173与高导层153连接。
下面对薄膜晶体管100的实际制备过程进行描述，薄膜晶体管100通过如下步骤制备(其中数值仅仅是举例说明)：
(1)在玻璃基底上使用的直流溅射沉积300nm的钼薄膜，通过湿法刻蚀使钼薄膜图形化形成栅极190a。
(2)继续使用等离子增强气相沉积200nm厚的氧化硅薄膜作为栅绝缘层130。
(3)在室温下通过射频磁控溅射25nm的铟镓锌氧化物薄膜作为半导体层150，通过湿法刻蚀使之图形化，然后在400℃空气气氛中退火处理60分钟。
(4)使用的等离子增强气相沉积100nm厚的氧化硅薄膜作为刻蚀阻挡层180，然后以栅极190a作为掩模版，通过底部曝光，使用干法刻蚀去除栅极190a图形之外的氧化硅，形成自对准结构的刻蚀阻挡层180。
(5)使用射频磁控溅射沉积一层100nm厚的氧化铝作为钝化层170，在氧化铝和铟镓锌氧化物薄膜之间形成一层富铟的高导层153，然后通过湿法刻蚀在钝化层170上形成源接触孔171和漏接触孔173。
(6)使用直流溅射沉积法连续沉积钼薄膜，通过湿法刻蚀使之图形化形成源漏电极，在300℃氩气气氛中退火60分钟，制得本发明中所述的薄膜晶体管100。
综上所述，本实施例提供的薄膜晶体管100的制备方法，在钝化层170和沟道层界面形成一层富铟的高导层153，在钝化层170的沉积过程中实现了氧化物半导体薄膜的导体化，简化了氧化物半导体薄膜晶体管100的制备工艺，从而能够有效提高生产效率，降低制备成本。此外，本实施例中刻蚀阻挡层180与栅极190a为自对准结构，能够显著降低栅极190a和源漏电极的交叠，源漏电极和刻蚀阻挡层180的交叠，从而降低寄生电容和接触电阻，能够有效降低阵列的阻抗延迟，同时可以有效缩减沟道长度，能够满足高性能显示的需求。
第三实施例
本实施例提供了一种显示器件，其包括如第一实施例提供的薄膜晶体管100。
在本实施例中，薄膜晶体管100作为显示器件的像素开关，显示器件的基本结构和原理可参考现有的显示器件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种薄膜晶体管，其特征在于，包括:
衬底；
位于所述衬底一侧的栅极；
位于所述衬底一侧，并覆盖在所述栅极上的栅绝缘层；
位于所述栅绝缘层远离所述衬底一侧的半导体层；
位于所述半导体层远离所述衬底一侧的钝化层；
以及，位于所述钝化层上的源极和漏极；
其中，所述半导体层具有沟道区，且所述半导体层与所述钝化层的接触界面处还形成有高导层，所述源极和所述漏极与所述高导层连接，所述高导层与所述沟道区连接。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括：
位于所述半导体层远离所述衬底一侧的刻蚀阻挡层；
其中，所述刻蚀阻挡层部分覆盖所述半导体层，所述钝化层覆盖在所述刻蚀阻挡层上。
3.根据权利要求2所述的薄膜晶体管，其特征在于，所述刻蚀阻挡层与所述栅极自对准，所述高导层与所述刻蚀阻挡层连接。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述半导体层的材料为含铟的半导体氧化物。
5.根据权利要求4所述的薄膜晶体管，其特征在于，所述高导层内包含材料铟。
6.根据权利要求1所述的薄膜晶体管，其特征在于，所述钝化层上设置有源接触孔和漏接触孔，所述源极通过所述源接触孔与所述高导层连接，所述漏极通过所述漏接触孔与所述高导层连接。
7.一种薄膜晶体管的制备方法，用于制备如权利要求1所述的薄膜晶体管，其特征在于，包括以下步骤：
在所述衬底的一侧制备栅极；
在所述衬底的一侧制备栅绝缘层，所述栅绝缘层覆盖在所述栅极上；
在所述栅绝缘层远离所述衬底的一侧制备半导体层；
在所述半导体层远离所述衬底的一侧制备高导层和钝化层；
在所述钝化层上制备源极和漏极；
其中，所述半导体层具有沟道区，所述高导层形成于所述半导体层与所述钝化层的接触界面处，所述源极和所述漏极与所述高导层连接，所述高导层与所述沟道区连接。
8.根据权利要求7所述的薄膜晶体管的制备方法，其特征在于，在所述半导体层远离所述衬底的一侧制备高导层和钝化层的步骤之前，所述方法还包括：
在所述半导体层上制备刻蚀阻挡层；
其中，所述刻蚀阻挡层部分覆盖所述半导体层。
9.根据权利要求8所述的薄膜晶体管的制备方法，其特征在于，在所述半导体层远离所述衬底的一侧制备高导层和钝化层的步骤，包括：
在所述半导体层上磁控溅射沉积形成钝化层，并在所述半导体层与所述钝化层的接触界面处生成所述高导层。
10.一种显示器件，其特征在于，包括如权利要求1-6任一项所述的薄膜晶体管。
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