KR20140107158A - 고성능 전자제품을 위한 잡아늘이거나 압축가능한 단결정 실리콘 형성체 - Google Patents

고성능 전자제품을 위한 잡아늘이거나 압축가능한 단결정 실리콘 형성체 Download PDF

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존 에이. 로저스
강달영
선유강
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더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈
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Abstract

본 발명은 잡아늘이거나 압축 또는 굴곡시키는 등 기타 변형시에도 우수한 성능을 나타낼 수 있는 잡아 늘이거나 압축가능한 또한 선택적으로는 인쇄가능한 반도체 및 전자회로를 제공한다. 일부 제품에 바람직한 본 발명의 잡아 늘이거나 압축가능한 반도체 및 전자회로는 신축성 외에도 굴곡성을 가지기 때문에 하나 이상의 축을 따라 크게 잡아늘이거나, 굴곡시키거나, 구부리는 등의 다양한 변형이 가능하다. 또한, 본 발명의 잡아늘이거나 압축가능한 반도체 및 전자회로는 전체적으로 유연한 전자소자 및 광전자소자 등 다양한 범위의 장치 구성에 적용될 수 있다.

Description

고성능 전자제품을 위한 잡아늘이거나 압축가능한 단결정 실리콘 형성체{A STRETCHABLE FORM OF SINGLE CRYSTAL SILICON FOR HIGH PERFORMANCE ELECTRONICS ON RUBBER SUBSTRATES}
본 발명은 고성능 전자제품을 위한 잡아늘이거나 압축가능한 단결정 실리콘 형성체에 관한 것이다.
1994년에 모든 고분자 트랜지스터에 대해 논문에서 처음 증명된 이래로, 플라스틱 기판상에서 유연한 집적 전자 장치를 포함하는 전자 시스템의 잠재적인 새로운 부류에 대단한 관심이 유도되어왔다[Garnier, F., Hajlaoui, R., Yassar, A. and Srivastava, P., Science, Vol.265, 1684-1686]. 최근 유연한 플라스틱 전자 장치를 위한 전도체, 유전체 및 반도체 소자용으로 새로운 용액 처리가 가능한 재료의 개발에 상당한 연구가 진행되고 있다. 그러나, 유연한 전자 제품의 분야에서의 진행은 새로운 용액처리가 가능한 재료의 개발에 있을 뿐만 아니라 새로운 장치 부품의 기하구조, 효율적인 장치 및 장치 부품 처리 방법 및 플라스틱 기판에 적용가능한 고해상도 패터닝 기술에 의해 유도된다. 이 같은 재료, 장치 구성 및 제조 방법은 급속히 출현하는 신흥 부류의 유연한 집적 전자 장치, 시스템 및 회로에 있어서 필수적인 역할을 할 것으로 기대된다.
유연한 전자제품의 분야에 대한 관심은 이 기술에 의해 제공되는 몇몇 중요한 이점들로 나타난다. 첫째로, 플라스틱 기판 재료들의 기계적 견고성은 손상 및/또는 기계적 응력에 의해 야기되는 전자 성능의 저하에 영향을 적게 받는 전자 장치를 제공한다. 둘째로, 이들 기판 재료들은 그 고유한 유연성을 지니고 있기 때문에 여러 모양으로 집적시킬 수 있는 유용한 장치 구성을 다수 제공할 수 있다. 이는 부숴지기 쉬운 취성의 종래 실리콘계 전자장치에서는 불가능한 구성이었다. 마지막으로, 용액처리가 가능한 부품 재료 및 플라스틱 기판을 조합함으로써 대면적의 기판에 전자장치를 저비용으로 생산할 수 있는 연속적이고 고속도의 인쇄기술에 의한 제조가 가능하다.
그러나, 우수한 전기적 성능을 나타내는 유연한 전자 장치들의 설계 및 제조에는 여러가지 많은 문제점들이 있다. 첫째로, 종래의 잘 개발된 실리콘계 전자 장치의 제조 방법은 대부분의 플라스틱 재료들과 호환성이 없다. 예컨대, 단결정 실리콘 또는 게르마늄 반도체와 같은 전통적인 고품질의 무기 반도체 부품들은 대부분의 플라스틱 기판들의 녹는점 또는 분해 온도를 상당히 초과하는 온도(>1000 ℃)에서 박막을 성장시킴으로써 처리된다. 또한, 대부분의 무기 반도체들은 처리 및 운반을 기초로 한 용액에 허용되는 편의 용매(convenient solution)에는 본질적으로 용해되지 않는다. 둘째로, 많은 비정질의 실리콘, 유기 또는 혼성 유기-무기 반도체들이 플라스틱 기판들 내 혼합으로 융화되며 상대적으로 낮은 온도에서 처리될 수 있다 하더라도, 이들 재료들은 전기적 성능이 좋은 집적 전자 장치들을 제공하는 것이 가능한 전기적 성질을 갖지 않는다. 예컨대, 이들 재료들로 제조된 반도체 소자들을 갖는 박막 트랜지스터는 전계 효과 이동성이 상보적인 단결정 실리콘계 장치들보다 약 3차수 정도 작음을 나타낸다. 이들 한계의 결과로, 유연한 전자 장치들은 현재 비발산형 픽셀(non-emissive pixel)로 구성된 능동형 매트릭스의 평판 디스플레이 패널(active matrix flat panel display)을 위한 스위칭 소자 및 발광 다이오드에 사용하는 것과 같은 높은 성능을 요하지 않는 특별한 제품에 한정된다.
최근 전자제품의 적용 범위를 넓게 확장하기 위하여 플라스틱 기판상에서 집적 전자 장치의 전자 성능 확대가 진행되고 있다. 예컨대, 몇몇 새로운 박막 트랜지스터(TFT) 설계들은 플라스틱 기판 재료를 처리하는 공정과 호환성을 나타내며, 비정질 실리콘, 유기 또는 혼성 유기-무기 반도체 소자들을 갖는 박막 트랜지스터보다 상당히 더 높은 장치 성능을 나타낸다. 초고성능 유연한 전자 장치의 일분류로는 비정질 실리콘 박막의 펄스 레이저 어닐링에 의해 제조된 다결정질 실리콘 박막 트랜지스터 소자들을 기초로 한다. 이 유연한 전자 장치의 부류는 장치의 전자 성능 특성을 증대시키나, 펄스 레이저 어닐링의 사용은 이런 장치의 제조의 용이함 및 유연성을 제한함으로써 비용을 상당히 증가시킨다. 고성능의 유연한 전자 장치의 또다른 유망한 새로운 부류는 다수의 매크로 전자장치 및 마이크로 전자장치에 있어서 능동형의 기능성 부품으로서의 나노와이어, 나노리본, 나노입자 및 탄소 나노튜브와 같은 용액처리가 가능한 나노규모의 재료들을 이용한 장치들이다.
개별적 단결정 나노와이어 또는 나노리본의 용도는 향상된 장치 성능 특성을 나타내는 플라스틱 기판상의 인쇄가능한 전자 장치들을 제공할 수 있는 가능한 수단으로 평가되어왔다. 두안(Duan) 등은 반도체 채널로서 복수의 선택적으로 배향된 단결정 실리콘 나노와이어 또는 CdS 나노리본을 갖는 박막 트랜지스터 설계를 제안하였다[Duan, X., Niu, C., Sahl, V., Chen, J., Parce, J., Empedocles, S. and Goldman, J., Nature, Vol.425, pgs, 274-278]. 상기 저자들은 박막 필름트랜지스터에서의 반도체 소자를 제조하기 위하여, 방향성 정렬 방법(flow-directed alignment method)를 이용하여 두께가 150 nm 이하인 단결정 실리콘 나노와이어 또는 CdS 나노리본이 용액 내에서 분산되며 기판의 표면상에서 혼합되는 이른바 플라스틱 기판상에서 용액 공정과 함께 양립가능한 제조방법을 발표하였다. 상기 저자들에 의해 제공된 광학 현미경 사진은 상기에 나타낸 제조 공정은 실질적으로 평행한 배향 및 500 ~ 1000 nm 떨어진 곳에서 나노와이어 또는 나노리본을 제조함을 제안한다. 비록 상기 저자들이 개별적으로 나노와이어 또는 나노리본에 대한 상대적인 고진성의 전계효과성 이동도를 발표하였지만(≒ 119 cm2V-1s-1), 총 장치 전계효과성 이동도는 최근 두안 연구진에 의해 발표된 상기 진성의 전계효과성 이동도 수치보다 "근사적으로 2차수 정도 작게" 결정되고 있다[Mitzi, D.B, Kosbar, L.L., Murray, C.E., Copel, M. Afzali, A., Nature, Vol.428, 299-303]. 이 장치 전계효과성 이동도는 종래의 단결정 무기계 박막 필름 트랜지스터의 장치 전계효과성 이동도보다 몇 차수의 크기가 더 작아, 두안 연구진에서 발표한 방법 및 장치 형태를 사용하여 개별 나노와이어 또는 나노리본을 정렬, 밀집 포장 및 전기적 접촉함에 있어서 실질적인 도전이 될 수 있다.
다결정 무기계 반도체 박막 필름의 선구자로서 나노결정 용액의 사용은 더 높은 장치 성능 특성을 나타내는 플라스틱 기판상에 인쇄가능한 전자 장치를 제공하는 바람직한 방법으로써 또한 발표되고 있다. 리들리 연구진(Ridley et al.)은 전계효과용 트랜지스터를 위한 반도체 소자를 제공하기 위하여 2 nm의 크기를 갖는 용액 카드뮴 셀레나이드 나노결정들을 플라스틱이 양립할 수 있는 온도에서 처리되는 용액처리 제조방법을 발표하였다[Ridley, B.A., Nivi, B. and Jacobson, J.M., Science, Voㅣ.286, 746-749 (1999)]. 상기 저자들은 카드뮴 셀레나이드의 나노결정 용액에서의 낮은 온도 입자 성장은 수많은 나노결정을 포함하는 단결정 영역을 제공한다. 비록 리들리 연구진이 유기계 반도체 소자를 갖는 유사한 장치와 관련된 향상된 전자적 성질을 발표하였으나, 이 기술에 의해 성취된 상기 장치 이동도(≒ 1 cm2V-1s-1)는 종래의 단결정 무기계 박막 필름 트랜지스터의 장치 전계효과성 이동도보다 몇 차수의 크기가 더 작다. 상기 장치 형태 및 리들리 연구진의 제조방법에 의해 성취된 상기 전계효과성 이동도의 한계는 개별적인 나노입자들 간에 발생되는 전기적 접촉으로부터 일어날 수 있다. 특히, 나노결정 용액을 안정화하며 응집작용을 막기 위한 유기계 말단기의 사용은 높은 장치 전계효과성 이동도를 제공하는데 필수적인 인접한 나노입자들 간의 전기적 접촉을 적절히 발생시키는 것을 방해할 수 있다.
두안 연구진 및 리들리 연구진이 플라스틱 기판상에 박막 필름 트랜지스터를 제조하는 방법을 제공하였으나, 상기 제안된 장치 형태들은 전극, 반도체 및/또는 유전체와 같은 기계적으로 딱딱한 장치 부품들을 포함하는 트랜지스터였다. 좋은 기계적 성질을 가진 플라스틱 기판의 선택은 구부러지거나 뒤틀린 배향에서 수행할 수 있는 전자 장치를 제공할 수 있으나, 이런 변형은 개별적인 딱딱한 트랜지스터 장치 부품들에 기계적인 변형을 발생시킬 수 있다. 이 기계적 변형은 예를 들면, 분해함으로써 개별적인 부품들에 손상을 유발시킬 수 있으며, 또한 장치 부품들 사이의 전기적 접촉을 줄이거나 중단시킬 수 있다.
게다가, 두안 연구진 및 리들리 연구진 및 그 밖의 사람들에 의해 개발된 상기 플라스틱 기판을 바탕으로 한 전자 시스템이 유연한 전자 배열, 전자 종이, 및 입을 수 있는 전자 장치를 포함하는 많은 중요 장치 적용에 필수적인 기계적 연장성을 제공하는지의 여부는 불분명하다. 반면에 이들 그룹은 구부림에 의해 야기되는 변형을 수행하는 능력을 갖는 전자 장치를 증명하나, 이들 플라스틱 기판을 바탕으로 한 시스템은 장치 성능에서 손상, 기계적 결함 또는 상당한 성능저하 없이 분명하게 잡아 늘이거나 수축 가능한 능력이 있다고 할 수 없다. 따라서, 이들 시스템은 팽창 또는 압축에 의해 야기되는 변형 능력이 있거나, 큰 반경의 곡률을 갖는 곡면으로 이루어진 표면 같은 외곽 표면으로 덮도록 요구되는 변형 능력이 있다고 할 수 없다.
이상 기술한 바와 같이, 유연한 전자제품 분야의 발전은 신흥 기술 및 확립된 기술에 결정적인 역할을 할 것으로 기대된다. 그러나, 이들 유연한 전자 제품 기술 활용의 성공 여부는 굴곡 및 변형되고 구부러진 형태에서도 전기적, 기계적 및 광학적 물성이 우수한 집적 전자 회로의 제조가 가능한 새로운 재료, 장치 구성 및 상업적으로 실현 가능한 제조 경로를 지속적으로 개발하는 데 달려있다. 특히, 인장 또는 수축된 형태에서도 전기적 및 기계적 물성이 유용하며 고성능이고 기계적으로 확장가능한 재료 및 장치의 구성이 필요하다.
따라서, 본 발명은 인장 또는 수축된 형태에서도 전기적 및 기계적 물성이 유용하며 고성능이고 기계적으로 확장가능한 재료 및 장치를 제공하는 데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은
신축가능한(stretchable) 반도체소자(semiconductor element)에 있어서,
지지면(supporting surface)을 가지는 플렉서블 기판(flexible substrate);
내부면(internal surface)을 가지는 반도체 구조(semiconductor structure)로써,
상기 내부면의 불연속점(discrete points)이 상기 플렉서블 기판의 상기 지지면에 접합되고(bonded),
상기 접합의 불연속점은 상기 플렉서블 기판에 직접적으로 구속되지(bound) 않는 상기 반도체 구조의 구부러진 영역(buckle region)에 의해 서로 떨어져 있으며(separated),
상기 반도체 구조의 구부러진 영역은 상기 플렉서블 기판의 상기 지지면과 물리적 접촉(physical contact)이 없는 반도체 구조; 및
상기 반도체 구조의 구부러진 영역을 둘러싸는 보호층(encapsulating layer)을 포함하는 신축가능한 반도체소자를 제공한다.
이상에서 살펴본 바와 같이, 본 발명은 인장 또는 압축된 형태에서도 전기적 및 기계적 물성이 우수하며 고성능이고 기계적으로 확장가능한 잡아늘이거나 압축가능한 재료, 소자 및 장치를 제공할 수 있다.
도 1은 본 발명의 잡아 늘이거나 압축가능한 반도체 구조물을 나타내는 원자력 현미경 사진이다.
도 2는 곡면을 이루는 내부면을 갖는 반도체 구조물의 확대도를 나타내는 원자력 현미경 사진이다.
도 3은 본 발명의 잡아 늘이거나 압축가능한 반도체 구조물 어레이의 원자력 현미경 사진이다.
도 4는 본 발명의 잡아 늘이거나 압축가능한 반도체 구조물의 광학현미경 사진이다.
도 5는 그 지지표면 상에 삼차원의 부각 구조의 패턴이 구비된 유연한 기판에 접합된 반도체 구조물을 갖는 본 발명의 잡아 늘이거나 압축가능한 반도체 구조물의 원자력 현미경 사진이다.
도 6은 본 발명의 일실시형태에 따른 잡아 늘이거나 압축가능한 반도체 소자를 제조하는 방법을 나타낸 흐름도이다.
도 7은 유연한(flexible) 고무 기판에 의해 지지되고 파도 형상의 곡면을 이루는 내부면을 갖는 잡아 늘이거나 압축가능한 반도체 구조물 어레이를 세로로 정렬시킨 사진이다.
도 8은 본 발명의 잡아 늘이거나 압축가능한 반도체 소자의 횡단면도를 나타낸 것이다. 인쇄가능한 반도체 구조물(776)은 유연한 기판(777)에 의해 지지된다. 도 8에 나타낸 바와 같이, 인쇄가능한 반도체 구조물(776)은 주기파의 외곽선 프로파일을 갖는 내부면을 갖는다.
도 9A는 본 발명의 일실시형태에 따른 잡아 늘이거나 압축가능한 박막 트랜지스터(thin film transistor)의 제조방법을 나타낸 공정 흐름도이다. 도 9B는 이완 및 잡아 늘인 형태의 잡아 늘이거나 압축가능한 박막 트랜지스터의 광학현미경 사진이다.
도 10: 탄성체 기판 상에 잡아 늘이거나 압축가능한 단결정 실리콘 장치를 제조하는 공정의 개략도이다. 제1단계(상단 그림)는 절연체 상 형성 실리콘막(silicon-on-insulator; SOI) 웨이퍼의 상부 실리콘 및 SiO2 층을 에칭시키는 전통적인 리소그래피 공정에 의해 단결정의 실리콘 박막(20 내지 320 nm의 두께) 소자를 제조하거나, 집적 장치(예: 트랜지스터, 다이오드 등)를 제조하는 단계를 포함한다. 그 다음, 리본을 상기 하부 웨이퍼(상단 그림)가 지지토록 하지만, 다만 접합되지는 않게 한다. 예비변형된 탄성체 기판(dL만큼 잡아늘인 폴리(디메틸실록산)PDMS)을 상기 리본과 접촉시킴으로써 이들 재료를 접합시킨다(중간 그림). 그 표면에 리본이 접합된 PDMS의 후면을 박리시키고 예비변형 상태를 해제시켜 PDMS가 변형전 상태(변형되지 않은 길이, L)로 되돌아가도록 이완시킨다. 이와 같이 이완시키면 조절이 잘 되고 주기성이 높은 잡아늘이거나 압축가능한 리본 구조물(하단 그림)이 자발적으로 형성된다.
도 11: (A) PDMS 상에 정렬된 파형의 단결정 실리콘 리본(너비=20 ㎛; 간격=20 ㎛; 두께=100 nm) 어레이를 확대한 광학적 사진이다. (B) (A)에 나타낸 어레이로부터 네 개의 실리콘 리본 파형을 나타낸 주사전자현미경 사진의 경사도이다. 상기 구조물 파형의 파장 및 진폭은 전체 어레이에 걸쳐 높은 균일도를 가진다. (C) PDMS 상의 Si 리본 파형에 따른 위치 함수로서 Si 라만 피크(중간 그림)의 표면 높이(상단 그림) 및 파수는 원자력 현미경 및 라만 현미경으로 각각 측정하였다. (D) 실리콘 두께의 함수로서 PDMS의 예비변형 상태로 주어진 실리콘 리본 파형의 진폭(상단 그림) 및 파장(하단 그림)을 나타낸다. 이들 선들은 계산값과 일치하며, 그 적정 매개변수는 없다.
도 12: 좌굴파장을 온도의 함수로 나타낸 것이다. 온도 증가에 따른 파장의 근소한 감소는 PDMS의 열수축 때문이며, 이는 파장이 짧은 샘플을 고온에서 제조할 수 있게 한다.
도 13: 실리콘 피크 변형률을 실리콘 두께의 함수로 나타낸 것이며, 예비변형률 값은 약 0.9%이다. 붉은 점은 좌굴공정(bucking)을 표현하는 식을 기초로 하여 추출된 파장 및 진폭을 사용하여 계산된 굽힘 변형률(bending strain) 값과 일치한다. 검은 점은 위와 유사하게 계산된 값과 일치하나, 다만 파장 및 진폭은 AFM에 의해 측정하였다.
도 14: (A) PDMS 기판 상에 형성된 단결정 실리콘 리본(너비=20 ㎛, 두께=100 nm) 파형의 원자력 현미경 사진(AFM; 좌측 그림) 및 부각구조(relief)의 프로파일(우측 그림; 이들 선은 실험 데이터를 이은 선으로 사인 곡선이다)을 나타낸 것이다. 상, 중, 하 부분은 PDMS가 리본 길이 방향을 따라 각각 -7%(압축), 0%(비교란) 및 4.7%(잡아늘임)로 변형되는 경우의 형태를 나타낸 것이다. (B) 실리콘 리본 파형의 평균적인 진폭(검은색) 및 파장(붉은색) 변화를 PDMS 기판(상단 그림)에 인가된 변형률의 함수로 나타낸 것이다. 파장을 측정하기 위해, 인장(원) 및 압축(사각)이 서로 다른 기판을 사용하였다. 실리콘 피크의 변형률을 인가된 변형률의 함수로 나타내었다(하단 그림). 그래프 안의 선들은 계산된 값을 나타내며, 자유 적정 매개변수는 없다.
도 15: PDMS 상에 형성된 실리콘 리본 파형의 평면도를 나타낸 AFM 사진이고, 절단 선은 리본의 긴 치수에 대한 각도에서 측정된 값이다.
도 16: 실리콘 리본의 변형률을 인가된 변형률의 함수로 나타낸 것이다. 붉은 점은 좌굴공정(bucking)을 표현하는 식을 이용하여 추출된 파장 및 진폭을 사용하여 계산된 변형률과 일치한다. 검은 점은 Si 리본 파형에 따른 AFM 표면 프로파일에 있어서 그 수평 거리에 대한 표면 비율로부터 측정된 변형률과 일치한다.
도 17: (A) -11%(상), 0%(중) 및 11%(하)의 변형률을 갖는 PDMS 기판 상의 잡아 늘이거나 압축가능한 단결정 실리콘 pn 다이오드의 광학적 사진을 나타낸 것이다. 알루미늄 영역은 박막(20 nm)의 Al 전극에 해당하고, 분홍색 및 초록색 영역은 n(붕소; B) 및 p(인; P)가 도핑된 실리콘 영역에 해당한다. (B) 전류밀도는 잡아 늘이거나 압축가능한 실리콘 pn 다이오드에 대한 바이어스 전압의 함수로 표시한 것이며, 다양한 수준으로 인가된 변형률에서 측정된 것이다. '밝은 부분' 및 '어두운 부분'으로 표시한 곡선은 각각 주변 빛에 노출되거나 차폐된 장치에 해당한다. 실곡선은 모델링 결과를 나타낸다. (C) -9.9%, 0% 및 9.9%로 인가된 변형률(게이트 전압은 0 V에서 -5V까지 1V 단위로 변한다)에서 측정된 잡아 늘이거나 압축가능한 쇼트키 장벽 실리콘 MOSFET의 전류-전압 특성을 나타낸 것이다.
도 18: 실리콘 피크의 변형률을 인가된 변형률의 함수로 나타낸 것이다. 파란선은 아코디온 주름관 모델을 기초로 한 것이고, 검은선은 좌굴 역학과도 일치하는 작은 변형률에 대한 근사값이다.
도 19: 세 개의 다른 장치(#1, #2, #3)에 대한 압축(약 5%로 인가된 변형률), 잡아늘임(약 15%로 인가된 변형률) 및 제거 과정을 약 100 주기까지 하여 그 전(사이클 전) 및 후(사이클 후)에서 측정된 파형의 pn 다이오드의 전기측정값을 나타낸 것이다. 장치의 물성 데이터로부터 시스템 상에는 어떠한 변화도 없음을 알 수 있다. 측정값의 변화 정도는 인가된 변형률을 변화시키지 않고 단일의 장치를 반복적으로 검침한 것과 관련되며, 검침 접촉이 다소 다르다는 점 때문일 것이다.
도 20: 비교란 상태(중), 압축 상태(상) 및 인장 상태(하)에 있는 실리콘 쇼트기 장벽 MOSFET 파형의 광학 사진을 나타낸 것이다(상단 그림). 하단 그림은 장치의 개략도이다.
도 21: 인가된 변형률이 다른 실리콘 쇼트키 장벽 MOSFET '파형'에서 측정된 전사곡선을 나타낸 것이다.
도 22: PDMS 기판 상에 '좌굴형' 및 '파형'의 GaAs 리본을 형성하기 위한 공정의 개략도이다. 좌측 하단 그림은 PDMS와 강한 접합을 향상시키기 위해 리본 표면 상에 박막 SiO2을 증착시키는 단계를 나타낸다. 이러한 접합으로 우측 중간 그림에 보인 바와 같은 파형의 지형구조를 형성시킨다. 반데르발스 접합 (및 높은 수준의 예비변형률의 중간)과 같은 약한 접합은 우측 상단 그림에 보인 바와 같은 좌굴형의 지형구조를 형성시킨다.
도 23: 열팽창을 통한 약 1.9%의 예비변형률로 형성된 PDMS 기판 상의 GaAs 리본 파형의 사진이다. 동일 시료를 각각 광학 현미경(A), SEM(B), 3차원 AFM(C) 및 상면도 AFM(D)으로 나타내었다. SEM 사진은 샘플 표면과 검출방향 사이의 각도가 45°가 되게 샘플단을 기울임으로써 얻은 것이다. (리본 위의 점들은 AlAs 희생층의 잔류물일 수 있다.)(E, F) (D)에 나타낸 바와 같이 각각의 파란색 및 초록색의 선을 따라 점도로 표현한 것은 표면 높이 프로파일이다.
도 24: (A) 인가된 변형률을 달리하여 수집된 것이고, PDMS와 강하게 접합된 7.8%의 예비변형률로 형성된 GaAs 리본 파형의 광학 현미경 사진이다. 구조물 내 좌측 및 우측의 가장 밝은 부분 중 소정의 피크 위에 나타낸 파란 선에 있어서; 이들 선들 간의 거리 변화는 파장이 인가된 변형률에 의존한다는 것을 암시한다. (B) (A)에 보인 바와 같은 GaAs 리본 파형에 인가된 변형률의 함수로 나타낸 파장의 변화는 검은 점으로 나타내었고, 샘플 (A)의 장치를 PDMS에 장착한 후의 유사한 데이터는 붉은 점으로 나타내었다.
도 25: 완전한 MOSFET을 형성하기 위해 오믹(소스 및 드레인) 접촉 및 쇼트키(게이트) 접촉으로 집적된 GaAs 리본 사진을 나타낸 것이다. (A) 전극(회색) 없이 섹션 안에 주기 파형만 형성됨을 보이는 1.9%의 예비변형률을 사용하고 PDMS에 강하게 접합하여 형성된 리본 파형의 광학현미경 사진이다. (B) 약 7%의 예비 변형률로 PDMS에 약하게 접합되어 형성된 좌굴구조의 광학 현미경 사진과 (C) SEM 사진이다. (D) (B)에 나타낸 두 개의 좌굴구조의 소자를 편평하게 잡아늘인 후를 보인 광학적 사진이다. (E) (B)에 나타낸 개별적인 리본 소자를 PDMS에 장착시킨 후에 다른 외부 변형률(즉, 상단 그림에서 하단 그림으로는 각각 -5.83%의 압축 변형률, 변형률을 인가하지 않은 상태, 5.83%의 인장 변형률)을 가한 일련의 광학적 사진이다.
도 26: (A) PDMS 기판에 변형률을 달리 하여 제조된 PDMS 스탬프 상의 GaAs 리본 MESFET의 광학적 사진이다. PDMS 스탬프에 인가된 예비변형률은 소자가 그 표면 위로 전사되기 전에 4.7%이었다. (B) (A)에 나타낸 장치의 시스템에 4.7%의 인장 변형률을 인가하기 전과 후의 I-V 곡선을 비교한 것이다.
도 27A-C는 이차원적인 연신성을 나타내는 본 발명의 잡아 늘이거나 압축가능한 반도체를 서로 다른 확대율로 나타낸 사진이다.
도 28A-C는 이차원적인 연신성을 나타내는 본 발명의 잡아 늘이거나 압축가능한 반도체를 세 개의 서로 다른 구조적 형태로 나타낸 사진이다.
도 29A-D는 탄성체 기판을 열팽창에 의해 예비변형시킴으로써 제조된 본 발명의 잡아 늘이거나 압축가능한 반도체 사진이다.
도 30은 인장 및 압축 조건을 변화시킨 상태의 이차원적인 연신성을 나타내는 본 발명의 잡아 늘이거나 압축가능한 반도체의 광학적 사진이다.
도 31A는 탄성체 기판을 열팽창에 의해 예비변형시킴으로써 제조된 이차원적인 연신성을 나타내는 잡아 늘이거나 압축가능한 반도체의 광학적 사진이다. 도 31B 및 31C는 도 31A에 나타낸 잡아 늘이거나 압축가능한 반도체의 기계적 물성과 관련된 실험결과를 나타낸 것이다.
본 발명은 잡아 늘이거나 압축가능한 반도체 및 그 전자 장치, 장치 부품 및 회로를 제공한다. 본 명세서에서 사용된, "잡아 늘이거나 압축가능한"이란 용어는 파열 또는 기계적 고장없이 변형에 견딜 수 있는 재료, 구조물, 장치 및 장치 부품을 가리킨다. 본 발명의 잡아 늘이거나 압축가능한 반도체 및 전자 장치는 연신성이 있어, 적어도 어느 정도는 장치 성능의 심각한 저하나 손상 또는 기계적 고장 없이 압축 및/또는 잡아늘일 수 있다. 일부 제품에 바람직한 본 발명의 잡아 늘이거나 압축가능한 반도체 및 전자회로는 신축성 외에도 굴곡성을 가지기 때문에 하나 이상의 축을 따라 크게 잡아늘이거나, 굴곡시키거나, 구부리는 등의 다양한 변형이 가능하다.
본 발명의 유용하게 잡아 늘이거나 압축가능한 반도체 및 전자 장치는 기계정 고장없이 연신, 압축, 왜곡 및/또는 확장이 가능하다. 또한, 본 발명의 잡아 늘이거나 압축가능한 반도체 및 전자 회로는 약 0.5% 이상의 변형률, 바람직하게는 약 1%, 및 더욱 바람직하게는 약 2% 이상의 변형률과 같이 큰 변형률 하에서도 우수한 전자 성능을 나타낸다. 잡아 늘이거나 압축가능한 반도체 및 전자 장치, 장치 부품 및 회로는 또한 유연(flexible)하여 굴곡시키거나 구부리거나 및/또는 기타 변형 상태에서도 우수한 전자 성능을 나타낸다. 본 발명의 잡아 늘이거나 압축가능한 반도체 소자 및 잡아 늘이거나 압축 가능한 전자 장치, 장치 부품 및 회로는 굴곡, 신장, 압축 또는 기타 변형된 장치 배향 상태에서도 유익한 전자 물성 및 기계적 견고성을 나타냄으로써 넓은 범위의 장치 제품 및 장치 구성품에 적합하다.
본 발명의 잡아 늘이거나 압축가능한 및/또는 유연한 반도체는 또한 선택적으로 인쇄가능하다. 또한, 본 발명의 잡아 늘이거나 압축가능한 및/또는 유연한 반도체는 선택적으로 기타 구조물과 작동 가능하게 연결된 반도체 구조물이 구비된 복합 반도체 소자, 유전체 재료 및 층과 같은 재료 및/또는 장치 부품, 전극 및 기타 반도체 재료 및 층을 포함할 수 있다. 본 발명은 트랜지스터, 다이오드, 발광 다이오드(LED), 유기 발광 다이오드(OLED), 레이저, 마이크로 및 나노 전자기계 장치, 마이크로 및 나노 유체 장치, 기억 장치 및 상보적 논리 회로와 같은 장치 수준의 집적 전자 회로를 포함하나, 이에만 한정되지 않는, 잡아 늘이거나 압축가능한 및/또는 유연한 반도체를 구비한 다양한 범위의 잡아늘이거나 압축가능한 및/또는 유연한 전자 및/또는 광전자 장치를 포함한다.
일 관점에 있어서, 본 발명은 굴곡, 확장, 압축, 굽힘 및/또는 변형된 상태하에서 유익한 기능적 물성을 제공하는 잡아 늘이거나 압축가능한 반도체 소자를 제공한다. 본 명세서에서 사용된 표현인 "반도체 소자" 및 "반도체 구조물"은 본 명세서에서는 같은 의미로 사용되고, 기타 반도체 재료, 구성물 및 구조물을 가리키는 것으로 넓게 해석되며, 특별히 고품질의 단결정 및 다결정 반도체, 고온 처리공정에서 제조된 반도체 재료, 도핑된 반도체 재료, 유기 또는 무기 반도체 및 하나 이상의 추가적인 반도체 구성물 및/또는 유전체 층 또는 재료 및/또는 도전층 또는 재료와 같은 비반도체 구성물을 갖는 복합 반도체 재료 및 구조물을 포함한다.
본 발명의 잡아 늘이거나 압축가능한 반도체 소자는 지지 표면을 갖는 유연한 기판 및 곡면을 이루는 내부면, 예컨대 반도체 구조물의 형상을 구부림으로써 제공되는 곡선형의 내부면을 갖는 반도체 구조물을 포함한다. 본 실시형태에 있어서, 반도체 구조물의 곡면을 이루는 내부면의 적어도 일부분은 유연한 기판의 지지표면과 접합된다. 본 발명에 있어서, 곡면을 이루는 내부면을 갖는 반도체 구조물의 바람직한 실시예는 구부러진 구조물을 포함한다. 본 명세서에 있어서 "구부러진 구조물"이란 인가된 힘에 의해 구부러진 형태를 갖는 구조물을 의미한다. 본 발명에 있어서 구부러진 구조물은 하나 이상의 접힘 영역, 볼록 영역 및/또는 오목 영역을 가질 수 있다. 본 발명에 있어서 구부러진 구조물의 바람직한 구체예는 코일형, 주름형, 좌굴형 및/또는 파형(즉, 물결 모양)일 수 있다.
잡아 늘이거나 압축가능한 구부러진 반도체 구조물 및 곡선형의 내부면을 갖는 전자회로와 같은 구부러진 구조물은 그 변형된 상태에서 고분자 및/또는 탄성체 기판과 같은 유연한 기판과 접합될 수 있다. 일부 실시형태에 있어서, 구부러진 리본 구조물과 같은 구부러진 구조물은 약 30% 이하, 일부 응용품의 바람직한 실시예에 있어서는 약 10% 이하 및/또는 일부 응용품의 바람직한 실시예에 있어서는 약 1% 이하의 변형 상태 하에 있게 된다. 일부 실시형태에 있어서, 구부러진 리본 구조물과 같은 구부러진 구조물은 약 1% 내지 약 30%의 범위에서 선택되는 변형 상태 하에 있다.
유용한 일실시형태에 있어서, 곡면을 이루는 내부면을 갖는 반도체 구조물은 적어도 부분적으로 유연한 지지 기판과 접합되는 전사가능한 반도체 소자를 포함한다. 본 명세서에서, "전사가능한 반도체 소자"는 예컨대 증착 기술, 인쇄 기술, 패터닝 기술 및/또는 기타 재료 전사 방법에 의해 도너 표면에서 수용부 표면으로 전사될 수 있는 반도체 구조물이다. 본 발명의 방법, 구성물 및 장치에 유용한 전사가능한 반도체 구조물은 인쇄가능한 반도체 소자를 포함하나, 이에만 한정되는 것은 아니다.
유연한 기판은 바람직하게 고분자 기판, 플라스틱 기판 및/또는 탄성체 기판을 포함하나, 이에만 한정되지 않는다. 일 실시형태에 있어서, 예컨대 본 발명은 예비변형된 탄성체 기판에 전사될 수 있고 접합될 수 있는 전사가능하고 선택적으로 인쇄가능한 반도체 소자를 포함한다. 본 발명의 일 관점에 있어서 바람직한 전사 방법은 접촉 인쇄 또는 용액상 인쇄와 같은 인쇄 기술을 포함한다. 다음으로, 탄성체 기판을 이완시키면 전사가능하고 선택적으로는 인쇄가능한 반도체 소자의 변형률을 완화시켜 예컨대 반도체 소자의 굽힘 및/또는 좌굴과정에 의해 곡선형의 내부면을 형성시키게 된다.
일부 실시형태에 있어서, 곡면을 이루는 내부면을 갖는 반도체 소자를 제조한(위에서 기술한 예와 같이) 다음, 이를 곡면을 형성하는 데 사용되는 탄성체 기판으로부터 다른 유연한 기판으로 전사시키고, 그 다른 유연한 기판과 접합시킨다. 본 발명의 바람직한 일 실시형태는 주름형, 좌굴형 및/또는 파형 구조의 곡선형의 내부면을 갖는 구부러진 반도체 리본, 와이어, 스트립, 디스크, 소형판, 블럭, 포스트 또는 실린더를 포함하는 전사가능하고 선택적으로는 인쇄가능한 반도체 소자를 포함한다. 그러나, 본 발명은 반도체 소자가 인쇄 수단을 통해 유연한 기판에 제공되지 않거나 및/또는 인쇄될 수 없는 반도체 소자를 갖는 잡아 늘이거나 압축가능한 반도체를 포함한다.
본 발명은 단일의 유연한 기판에 의해 지지되는 곡면을 이루는 내부면을 가진 단일의 반도체 소자를 포함하는 잡아 늘이거나 압축가능한 반도체를 포함한다. 선택적으로, 본 발명은 단일의 유연한 기판에 의해 지지되는 곡면을 이루는 내부면을 가진 복수개의 잡아 늘이거나 압축가능한 소자를 포함하는 잡아늘이거나 압축가능한 반도체를 포함한다. 본 발명의 일실시형태는 단일의 유연한 기판에 의해 지지되는 곡면을 이루는 내부면을 가진 잡아 늘이거나 압축가능한 반도체 소자 어레이 또는 패턴을 포함한다. 선택적으로, 상기 어레이 또는 패턴에 있어서 잡아 늘이거나 압축가능한 소자는 물리적 차원, 위치 및 상대적인 공간 배향처리가 예비선택되어 있으며 잘 정의되어 있다.
본 발명은 또한 잡아늘이거나 압축가능한 장치, 장치 부품 및/또는 하나 이상의 잡아 늘이거나 압축가능한 반도체 구조물을 포함하는 회로와, 추가적으로는 전기 접촉, 전극, 도전층, 유전층과 같은 집적 장치 부품, 및/또는 추가적으로 반도체 층(예컨대, 도핑층, P-N 접합 등)을 포함한다. 본 실시형태에 있어서, 잡아 늘이거나 압축가능한 반도체 및 추가적인 집적 장치 부품은 작동가능하게 연결되어 선택된 장치 기능성을 제공할 수 있고, 서로 전기적 접촉 또는 절연될 수 있다. 일부 바람직한 실시형태에 있어서, 추가적인 집적 장치 부품 (및 잡아 늘이거나 압축가능한 반도체)의 적어도 일부분 또는 전체는 유연한 기판의 지지표면에 의해 지지되는 곡선형의 내부면을 가지며, 또한 구부러진 구조물, 예컨대 코일형, 파형, 좌굴형 및/또는 주름형상을 갖는 구부러진 구조물의 상태로 제공된다. 추가적인 집적 장치 부품 및 잡아 늘이거나 압축가능한 반도체의 곡면을 이루는 내부면은 실질적으로 동일하거나 다른 외곽선 프로파일을 가질 수 있다. 본 발명의 일 실시형태는 또한 파형, 주름형, 굽은형 및/또는 좌굴형을 갖는 고유 연신성 또는 금속 상호연결을 나타내는 금속 상호연결에 의해 상호연결되는 잡아늘이거나 압축가능한 장치 부품을 포함한다.
추가적인 집적 장치 부품의 곡면을 이루는 내부면 형태는 일 실시형태에 있어서 코일형, 파형, 좌굴형 및/또는 주름형과 같은 전자 장치의 전체적으로 구부러진 구조물에 의해 마련된다. 본 실시형태에 있어서, 구부러진 구조물은 이들 장치들이 잡아 늘여진, 압축 및/또는 구부러진 형태에 있는 동안의 상당한 변형 상태에 있을 때에도 반도체 소자로 전기적 전도성 또는 절연을 유지하는 것과 같은 우수한 전자 성능을 나타낼 수 있게 한다. 잡아 늘이거나 압축가능한 전자 회로는 상기 기술된 것과 같이 잡아 늘이거나 압축가능한 반도체 소자를 제조하기 위해 사용된 것과 같은 방법을 사용하여 제조될 수 있다. 예를 들면, 일 실시형태에 있어서, 잡아 늘이거나 압축가능한 반도체 소자를 포함하는 잡아 늘이거나 압축가능한 장치 부품은 개별적으로 제조된 후 상호연결된다. 선택적으로, 소자를 포함하는 반도체는 편평한 형태로 제조될 수 있으며, 그 결과물인 편평한 장치는 이후에 장치 부품의 일부 또는 전체가 곡면을 이루는 내부면을 갖는 총괄적인 구부러진 구조물 장치를 생산하기 위하여 가공된다.
본 발명은 단일의 유연한 기판에 의해 지지되는 곡면을 이루는 내부면을 갖는 단일의 전자 장치를 포함하는 잡아 늘이거나 압축가능한 전자 장치를 포함한다. 선택적으로, 본 발명은 단일의 유연한 기판에 의해 지지되는 곡면을 이루는 내부면을 각각 갖는 복수개의 잡아 늘이거나 압축가능한 전자 장치 또는 장치 부품을 포함하는 잡아 늘이거나 압축가능한 전자 장치 어레이를 포함한다. 선택적으로, 본 발명의 장치 어레이에 있어서 잡아 늘이거나 압축가능한 장치는 물리적 차원, 위치 및 상대적인 공간 배향처리가 예비선택되어 있으며 잘 정의되어 있다.
본 발명의 일부 실시형태에 있어서, 상기 반도체 구조물 또는 전자 장치의 상기 곡면을 이루는 내부면은 구부러진 구조물에 의해 마련된다. 본 발명에 따른 구부러진 구조물과 반도체 및/또는 전자 장치의 곡면을 이루는 내부면은 적어도 하나의 볼록 영역, 적어도 하나의 오목 영역 또는 이들의 조합에 의해 특징되나, 이들에만 제한되지 않는, 외곽선 프로파일을 포함하는 연신성 및/또는 신축성을 제공하는 외곽선 프로파일을 가질 수 있다. 본 발명에 있어서 유용한 외곽선 프로파일은 일차원 또는 이차원 공간적으로 변화하는 외곽선 프로파일을 포함한다. 하나 이상의 공간적 차원 상에서 주기적 또는 비주기적 변화를 나타내는 외곽선 프로파일을 갖는 내부면을 가진 구부러진 구조물을 사용하면 연신, 압축, 굴곡 또는 기타 직교 방향을 포함하는 하나 이상의 방향으로 변형될 수 있는 잡아 늘이거나 압축가능한 반도체 및/또는 전자 장치를 제공하는 데 유익하다.
바람직한 실시형태는 복수개의 볼록 및 오목 영역, 예를 들면 파형으로 주어진 볼록 및 오목 영역이 교차하는 패턴을 포함하는 형태를 갖는 구부러진 반도체 구조물 및/또는 전자 장치에 의해 제공되는 곡면을 이루는 내부면을 포함한다. 일실시형태에 있어서, 잡아 늘이거나 압축가능한 및/또는 유연한 반도체 소자 또는 전자 장치의 곡선형의 내부면 또는 선택적으로 부품의 전체 횡단면은 실질적인 주기파 또는 실질적인 비주기파로 특징되는 외곽선 프로파일을 갖는다. 본 명세서에 있어서, 주기파는 하나 이상의 사인파, 직사각형파, 아리스 함수(Aries function), 가우시안 파형, 로렌츠 파형, 또는 이들의 조합을 포함하나, 이에만 한정되지 않는, 어느 이차원 또는 삼차원의 파형을 포함할 수 있다. 다른 실시예에서는, 반도체 또는 전자 장치의 곡면을 이루는 내부면 또는 선택적으로 부품의 전체 횡단면이 상대적으로 큰 진폭 및 너비를 갖는 복수개의 비주기형 좌굴구조로 구성되는 외곽선 프로파일을 갖는다. 또 다른 실시예에서는, 반도체 또는 전자 장치의 곡면을 이루는 내부면 또는 선택적으로 부품의 전체 횡단면이 주기파 및 복수개의 비주기형 좌굴구조를 모두 갖는 외곽선 프로파일을 갖는다.
일 실시형태에 있어서, 본 발명의 잡아 늘이거나 압축가능한 반도체 소자 또는 전자 장치는 구부러진 리본 구조물과 같이 적어도 일부분의 길이 및 선택적으로는 너비를 따라 늘어나는 주기적 또는 비주기적 파형을 갖는 구부러진 구조물을 포함한다. 본 발명은 예컨대 약 1 ㎛ 내지 100 ㎛의 주기성 및 약 50 nm 내지 약 5 ㎛의 진폭의 사인파형을 갖는 구부러진 리본 구조물을 포함하는 구부러진 구조물을 포함한다. 구부러진 구조물은 직사각형파 및/또는 가우시안 파와 같이, 이들 구조물의 길이 및/또는 너비의 적어도 일부분을 따라 확장되는 기타 주기파 형태로 제공될 수 있다. 잡아 늘이거나 압축가능한 및 유연한 반도체 소자 및 잡아 늘이거나 압축가능한 전자 장치는 상기 곡면을 이루는 내부면의 제1파형의 방향으로 늘이는 축과 같이, 상기 반도체 리본의 상기 길이를 따라 늘이는 축 방향으로 잡아늘일 수 있고, 압축할 수 있고, 구부릴 수 있으며 및/또는 변형할 수 있으며, 또한 선택적으로 상기 구부러진 구조물 및 상기 곡면을 이루는 내부면의 다른 파형의 방향으로 늘이는 축과 같이 하나 이상의 다른 축들을 따라 잡아늘일 수 있고, 압축할 수 있고, 구부릴 수 있으며 및/또는 변형할 수 있다.
일부 실시형태에 있어서, 본 발명의 일 관점에 따른 반도체 구조물 및 전자 장치의 형태는 기계적 응력 또는 힘이 인가되는 경우에 변한다. 예를 들면, 파형 또는 좌굴구조의 구부러진 반도체 구조물 및 전자 장치의 주기성 및/또는 진폭은 인가되는 기계적 응력 및/또는 힘에 응답하여 변할 수 있다. 일부 실시형태에 있어서, 이러한 형태 변화 능력으로 말미암아 잡아 늘이거나 압축가능한 반도체 구조물 및 전자 회로는 그 전자 물성 및/또는 전자장치 성능에 있어서 기계적인 큰 손상이나 파열 또는 실질적인 감소 없이 확장, 압축, 굴곡, 변형 및/또는 구부릴 수 있다.
반도체 구조물 및/또는 잡아 늘이거나 압축가능한 전자 장치의 곡면을 이루는 내부면은 지지 표면과 연속적으로 접합될 수 있다(즉, 상기 곡면을 이루는 내부면을 따라 실질적인 모든 지점(예컨대, 약 90%)에서 접합됨). 선택적으로, 반도체 구조물 및/또는 잡아 늘이거나 압축가능한 전자 장치의 곡면을 이루는 내부면은 지지 표면과 불연속적으로 접합될 수 있으며, 이때 상기 곡면을 이루는 내부면은 곡면을 이루는 내부면을 따라 선택된 지점에서 상기 지지 표면과 접합된다. 본 발명의 실시예에 따른 반도체 구조물 또는 전자 장치의 내부면은 이산적인 지점에서 유연한 기판과 접합되며, 상기 내부면은 내부면과 유연한 기판 사이에서 곡면 형태로 존재한다. 본 발명은 이산적인 지점에서 유연한 기판과 접합되는 내부면을 갖는 구부러진 반도체 구조물 및 전자장치를 포함하며, 상기 이산적인 접합 지점은 상기 유연한 기판과는 직접적으로 접합되지 않는 좌굴구조의 영역에 의해 서로 분리되어 있다.
본 발명의 일부 잡아 늘이거나 압축가능한 반도체 및/또는 잡아 늘이거나 압축가능한 전자 장치에 있어서, 상기 반도체 구조물 또는 전자 장치의 상기 내부면만이 곡면 형태로 마련된다. 선택적으로, 본 발명은 구부러진 형태로 마련되는 잡아 늘이거나 압축가능한 반도체 및 잡아 늘이거나 압축가능한 전자 장치를 포함하며, 상기 구부러진 반도체 구조물 또는 전자 장치 부품의 전체 횡단면은 파형, 주름형, 좌굴형 또는 코일형과 같은 곡선 형태로 마련된다. 이들 실시예에 있어서, 상기 곡선 형태는 반도체 구조물 또는 전자 장치의 적어도 일부분의 전체 두께와 교차하는 방향으로 잡아늘인다. 예컨대, 본 발명의 잡아 늘이거나 압축가능한 반도체는 파형, 주름형, 좌굴형 또는 코일형의 구부러진 반도체 리본 또는 스트립을 포함한다. 본 발명은 또한 전체 반도체 구조물 또는 전자 장치, 또는 적어도 대부분의 반도체 구조물 또는 전자 장치가 파형, 주름형 또는 굽은형과 같은 곡선 형태로 마련되는 구성품 및 전자 장치를 포함한다.
일부 실시형태에 있어서, 파형, 좌굴형 및/또는 잡아 늘이거나 압축가능한 형태는 본 발명의 구성품, 재료 및 장치 물성을 유익하게 기계적으로 조절할 수 있도록 하는 방식을 제공한다. 예컨대, 반도체의 이동도 및 그 접촉 물성은 적어도 부분적으로는 변형률에 의존한다. 본 발명에 있어서, 변형률을 공간적으로 변화시키면 재료 및 장치 물성를 바람직한 방법으로 유용하게 조절할 수 있다. 또 다른 예로서 도파관의 변형률을 공간적으로 변화시키면 지표 물성을 (광탄성 효과를 통하여) 공간적으로 변화시킬 수 있으며, 이는 다른 유형의 격자 결합기(grating coupler)에 유리하게 사용될 수도 있다.
잡아 늘이거나 압축가능한 반도체 구조물 및/또는 전자 장치의 내부면(들) 사이와 유연한 기판의 외표면과의 접합은 기계적 고장 또는 전자 성능 및/또는 성능의 상당한 저하 없이 신장 및/또는 압축 변위를 수행할 수 있으며, 선택적으로는 전자 물성 및/또는 성능의 심각한 저하 또는 기계적 고장 없이 유연한 변위가 가능한 기계적으로 유용한 시스템을 제공하는 구성품, 구조물 또는 접합 기법을 사용하여 마련될 수 있다. 반도체 구조물 및/또는 전자 장치와 유연한 기판 사이의 유용한 접합은 다양하게 연신, 압축 및/또는 굴곡 형태 또는 변형 상태로 있을 경우에 유익한 전기적 물성을 나타내는 기계적으로 튼튼한 구조물을 제공한다. 본 발명의 관점에 따른 일 실시형태에 있어서, 반도체 구조물의 내부면의 적어도 일부분 및/또는 전자 장치와 유연한 기판의 외표면 사이의 접합은 상기 반도체 구조물 또는 전자 장치와 상기 유연한 기판의 외표면 사이의 공유 결합 및/또는 비공유 결합에 의해 형성된다. 이들 구조물에 유용한 접합 기법의 구체예는 반도체 구조물 또는 전자 장치와 유연한 기판의 외표면 사이의 반데르발스 상호작용, 쌍극자-쌍극자 상호작용 및/또는 수소결합 상호작용을 이용하는 것을 포함한다. 본 발명은 또한 반도체 구조물 또는 전자 장치와 유연한 기판의 외표면 사이에 마련되는 접착 또는 라미네이팅층, 코팅 또는 박막 필름에 의해 제공되는 일 실시형태를 포함한다. 유용한 접착층은 금속층, 고분자층, 부분적으로 중합된 고분자 전구체 층, 및 복합 재료층을 포함하나, 이에만 한정되지 않는다. 본 발명은 또한 반도체 소자 또는 전자장치와의 접합을 용이하게 하며 화학적으로 개질처리된 외표면을 갖는 유연한 기판, 예컨대 그 외표면에 배치되는 복수개의 하이드록실기를 갖는 고분자 기판과 같은 유연한 기판의 용도를 포함한다. 본 발명은 유연한 반도체 및 전자회로를 포함하며, 상기 반도체 구조물 또는 전자회로는 고분자 층과 같은 보호층 또는 코팅층에 의해 부분적으로 혹은 전체적으로 캡슐화 처리되어 있다.
적어도 부분적으로 상기 반도체 구조물 또는 전자 장치의 물리적 차원 및 구성성분은 본 발명의 잡아 늘이거나 압축가능한 반도체 소자의 총체적인 기계적 및 전기적 성질에 영향을 미친다. 여기서 사용된 박막이란, 100 ㎛ 이하의 두께를 갖는, 바람직하게는 50 ㎛ 이하의 두께를 갖는 구조물을 의미한다. 박막 반도체 리본, 소형판 및 스트립 또는 박막 트랜지스터와 같은 박막 반도체 구조물 또는 전자 장치의 용도는, 일실시형태에 있어서 전기적 물성의 손상, 기계적 고장 또는 실질적인 성능의 저하 없이 잡아늘임, 압축 및/또는 굴곡이 가능한 형태를 제공하는, 파형, 코일형 또는 굽은형으로 곡면을 이루는 내부면과 같은, 곡면을 이루는 내부면의 형성을 용이하게 하는 데 중요하다. 박막의 인쇄가능한 반도체와 같은 박막의 반도체 구조물 및 전자 장치의 용도는 단결정 및/또는 다결정 무기 반도체와 같은 부서지기 쉬운 취성의 반도체 재료를 포함하는 잡아 늘이거나 압축가능한 반도체 및 잡아 늘이거나 압축가능한 전자 장치에 특히 유용하다. 바람직한 실시형태에 있어서, 상기 반도체 구조물 또는 전자 회로는 그 너비가 1 ㎛ 내지 1 cm의 범위에서 선택되며, 그 두께는 50 nm 내지 50 ㎛의 범위에서 선택될 수 있다.
상기 유연한 지지 기판의 구성성분 및 물리적 차원은 적어도 부분적으로, 본 발명의 잡아 늘이거나 압축가능한 반도체 소자 및 잡아 늘이거나 압축가능한 전자 장치의 총괄적인 기계적 물성에 또한 영향을 미칠 수 있다. 바람직한 유연한 기판은 약 0.1 mm 내지 약 100 ㎛의 범위에서 선택되는 두께를 갖는 유연한 기판을 포함하며, 이에만 한정되지 않는다. 바람직한 실시예에 있어서, 상기 유연한 기판은 폴리(디메틸실록산) PDMS 층을 포함하며, 약 0.1 mm 내지 약 10 ㎜의 범위에서 선택되는 두께를 갖는다.
본 발명은 또한 부분적으로 가공처리된 잡아 늘이거나 압축가능한 반도체 소자 또는 부분적으로 가공처리된 잡아 늘이거나 압축가능한 반도체 회로를 포함한다. 일 실시형태에 있어서, 예를 들면 본 발명은 그 위에 pn-다이오드 장치를 갖는 Si 리본을 포함한다. 파도 형상의 구조로 마련되는 Si 리본은 선택적으로 PDMS 기판 상에 제공된다. 예컨대 섀도마스크를 통한 금속 증발에 의하여 이들 (절연된) 다이오드 간을 상호 연결시킴으로써 다이오드 출력을 증폭시킬 수 있다. 일 실시형태에 있어서, 복수개의 개별적인 잡아 늘이거나 압축가능한 트랜지스터는 탄성체 상에 제조된다. 개별적인 트랜지스터를 적당한 방식 (예컨대, 섀도마스크를 통한 증발)으로 배선연결시켜 기타 유용한 회로, 예를 들면 특별한 방식으로 여러 개의 트랜지스터를 연결시켜 제조되는 회로를 만들 수 있다. 이들 실시예의 경우에도, 상호연결을 담당하는 금속 와이어 역시 잡아늘이거나 압축가능하기 때문에 전체적으로 잡아늘이거나 압축가능한 탄성체 상의 회로를 얻을 수 있다.
본 발명의 다른 관점에 있어서, 본 발명은 (1) 내부면을 갖는 전사가능한 반도체 구조물을 마련하는 단계; (2) 외표면을 가지며 잡아 늘인 상태로 예비 변형된 탄성체 기판을 마련하는 단계; (3) 상기 전사가능한 반도체 구조물의 내부면의 적어도 일부분을 상기 잡아 늘인 상태로 예비 변형된 탄성체 기판의 상기 외표면과 접합시키는 단계; 및 (4) 상기 전사가능한 반도체 구조물의 내부면이 구부러질 수 있도록 상기 탄성체 기판을 적어도 부분적으로 이완상태로 완화시킴으로써 곡면을 이루는 내부면을 갖는 상기 잡아 늘이거나 압축가능한 반도체 소자를 제조하는 단계를 포함하는 잡아 늘이거나 압축가능한 반도체 소자의 제조방법을 제공한다. 본 관점의 일 실시형태에 있어서, 상기 예비변형된 탄성체 기판은 제1축을 따라 잡아 늘이거나 선택적으로는 상기 제1축에 수직인 제2축을 따라 잡아늘일 수 있다. 바람직한 실시형태에 있어서, 상기 예비 변형된 탄성체 기판에 마련되는 전사가능한 반도체 소자는 인쇄가능한 반도체 소자이다.
본 발명의 다른 관점에 있어서, 본 발명은 (1) 내부면을 갖는 전사가능한 전자 회로를 마련하는 단계; (2) 외표면을 가지며 잡아 늘인 상태로 예비 변형된 탄성체 기판을 마련하는 단계; (3) 상기 전사가능한 전자 회로의 내부면의 적어도 일부분을 상기 잡아 늘인 상태로 예비 변형된 탄성체 기판의 상기 외표면과 접합시키는 단계; 및 (4) 상기 전사가능한 전자 회로의 내부면이 구부러질 수 있도록 상기 탄성체 기판을 적어도 부분적으로 이완상태로 완화시킴으로써, 상기 잡아 늘이거나 압축가능한 전자 회로를 제조하는 단계를 포함하는 잡아 늘이거나 압축가능한 전자 회로를 제조하는 방법을 제공한다. 바람직한 실시형태에 있어서, 상기 예비 변형된 탄성체 기판에 마련되는 상기 전사가능한 전자 회로는 건식 전사 접촉 인쇄와 같은 인쇄 기법을 통해 전사가능한 전자 회로와 같은 인쇄가능한 전자 회로일 수 있다. 일 실시형태에 있어서, 상기 전자 회로는 전사가능하거나 선택적으로 인쇄가능한 반도체 소자; 유전체 소자; 전극; 초전도성 소자를 포함하는 전도성 소자; 및 도핑된 반도체 소자와 같은 하나 이상의 반도체 소자를 포함하나, 이들에만 한정되지 않는 복수개의 집적 장치 부품을 포함한다.
선택적으로, 본 발명의 일 관점에 따른 방법은 반도체 소자 또는 전자회로의 곡면을 이루는 내부면 및/또는 구부러진 구조물을 적어도 부분적으로 유지하는 방식으로 상기 잡아 늘이거나 압축가능한 반도체 또는 잡아 늘이거나 압축가능한 전자회로를 상기 탄성체 지지 기판으로부터 수용부 기판으로 전사하는 단계를 더욱 포함할 수 있다. 상기 반도체 구조물 또는 전자 회로는 고분자 수용부 기판, 또는 종이, 금속 또는 반도체를 포함하는 수용부 기판과 같이 유연한 수용부 기판에 전사된다. 본 실시예에 있어서, 상기 전사되는 잡아 늘이거나 압축가능한 반도체 또는 잡아 늘이거나 압축가능한 전자 장치는 접착층(예컨대, 폴리이미드 아교접착제 층)과 같은 접착층 및/또는 라미네이트층, 박막 필름 및/또는 코팅층을 사용하나, 이에만 한정되지 않는 다양한 수단을 이용하여 유연한 고분자 수용부 기판과 같은 수용부 기판에 접합될 수 있다. 선택적으로, 상기 전사되는 잡아 늘이거나 압축가능한 반도체 또는 잡아 늘이거나 압축가능한 전자 장치는 상기 전사되는 잡아늘이거나 압축가능한 반도체 또는 잡아 늘이거나 압축가능한 전자 장치와 상기 수용부 기판 간의 수소결합, 공유결합, 쌍극자-쌍극자 상호작용 및 반데르발스 상호작용을 이용하여 유연한 고분자 수용부 기판과 같은 상기 수용부 기판에 접합될 수 있다.
일 실시형태에 있어서, 탄성체 기판에 의해 지지되는 파형, 좌굴형, 주름형 또는 코일형태의 구부려진 반도체 구조물 및/또는 전자 회로를 제조한 후, 이들 구조물을 적절한 접착층 또는 코팅공정을 이용하여 또다른 기판 상에 전사한다. 일실시형태에 있어서, 예를 들면 파형 광기전력(photovoltaic) 장치는 탄성체 기판상에 제조된 다음, 예컨대 아교접착층으로서 폴리이미드를 사용하여 금속 포일 상에 전사된다. 전기적 연결은 상기 광기전력 장치와 그 하부 금속 포일(이는 예컨대 패터닝, 금속표면을 관통홀 구조(through-hole)로 만들기 위한 에칭, 금속 증착 등에 의해 하나의 콜렉터 전극으로 작용할 수 있다) 사이에서 이루어진다. 본 구성에 있어서, 상기 파형의 광기전력 장치 표면은 광포획 (또는 광반사 감소) 성능을 향상시키는 데 이용될 수 있다. 더 좋은 반사방지 결과를 얻기 위해서는 상기 파형 표면을 더욱 표면처리할 수 있으며, 예컨대 표면 거칠기를 파형 반도체의 파장보다 훨씬 작게 만드는 것이다. 즉, 상기 부분적으로 또는 전체적으로 가공처리된 파형/구부러진 반도체/회로를 다른 기판(PDMS에 한정되지 않음) 상으로 전사시킬 수 있으며, 필요하다면 후속 처리공정을 추가적으로 수행하여 성능을 더욱 향상시켜 사용할 수 있다.
선택적으로, 본 발명의 방법은 상기 잡아 늘이거나 압축가능한 반도체 또는 그 전자장치를 캡슐화하거나, 케이싱화하거나 또는 라미네이팅시키는 단계를 더욱 포함할 수 있다. 본 명세서에 있어서, 캡슐화는 탈리된 좌굴 구조물의 경우에 상기 캡슐처리된 재료가 좌굴 구조물의 모든 측면을 충분히 실장시킬 수 있도록 융기된 좌굴 영역 아래에 마련되는 기하구조 및 형태를 포함한다. 또한, 캡슐화는 구부러진 반도체 구조물 또는 전자 회로의 융기 및 비융기된 특징부 상부에 고분자층과 같은 보호층을 마련하는 단계를 포함한다. 일 실시형태에 있어서, PDMS 프리폴리머와 같은 프리폴리머를 주조하고 상기 잡아늘이거나 압축가능한 반도체 또는 그 전자장치에서 경화시킨다. 캡슐화하는 단계 또는 케이싱하는 단계는 일부 응용품에 유용하게 적용될 수 있으며, 이는 본 발명의 잡아늘이거나 압축가능한 반도체 또는 전자 장치의 기계적 안정성 및 견고성을 향상시킬 수 있다. 본 발명은 신장, 압축, 굽힘 및/또는 굴곡 형상 시에 우수한 기계적 및 전기적 성능을 나타내는 캡슐화, 케이싱화 및/또는 라미네이트화된 잡아늘이거나 압축가능한 반도체 또는 전자 장치를 포함한다.
선택적으로, 본 발명의 방법은 반도체 소자, 장치 부품 및/또는 기능성 장치를 도너 기판, 예컨대 고분자 기판(예: 2D 초박막 고분자 기판) 또는 무기 기판(예: SiO2) 상에 조립하는 단계를 포함한다. 본 실시예에 있어서, 그 다음으로는 상기 도너 기판상에 조립된 상기구조물을 예비변형된 탄성체 기판에 전사하여 잡아늘이거나 압축가능한 재료, 장치 또는 장치 부품을 형성한다. 일 실시형태에 있어서, 트랜지스터, 트랜지스터 어레이 또는 트랜지스터가 구비된 전자 장치를 예컨대 인쇄가능한 반도체 소자를 이용한 인쇄 기법을 통하여 도너 기판 상에 먼저 조립한다. 그 다음, 상기 전체 장치 및/또는 장치 어레이를, 예컨대 접촉 인쇄 기술을 이용하여, 상기 예비변형된 탄성체 기판에 전사시킴으로써 잡아 늘이거나 압축가능한 파형 및/또는 좌굴구조의 시스템을 형성한다. 본 접근법은 상기 잡아 늘이거나 압축가능한 탄성 지지체에 전사시키기 전, 박막, (폴리이미드 또는 벤조사이클로부텐 또는 PET 등과 같은) 비탄성 재료 상에 장치를 상호연결하고 전체 규모의 회로를 제조하는 데 유익하다. 이런 형태의 시스템은 트랜지스터/고분자 필름/탄성체 기판의 결합 시스템에 있어서 비주기성 2D 파형 또는 좌굴형상의 구조물을 얻을 수 있다.
본 발명에 있어서 탄성체 기판을 예비변형시키는 방법은, 상기 탄성체 기판을 상기 반도체 구조물 및/또는 전자 장치와 예컨대 기계적 장치를 사용하여 접촉 및 접합시키는 중에 및/또는 그 전에 굽힘, 롤링, 굴곡 및 확장시키는 단계를 포함한다. 특히, 한 방향 이상으로 상기 탄성체 기판을 예비변형시키는 유용한 수단은 상기 탄성체 기판을 상기 반도체 구조물 및/또는 전자 장치와 접촉 및 접합시키는 중에 및/또는 그 전에 상기 탄성체 기판의 온도를 상승시킴으로써 상기 탄성체 기판을 열적으로 팽창시키는 단계를 포함한다. 본 실시예에 있어서, 상기 탄성체 기판을 이완시키는 단계는 상기 탄성체 기판을 상기 전사가능하고 선택적으로는 인쇄가능한 반도체 소자 또는 전자 장치와 접촉 및/또는 접합시킨 후에 상기 탄성체 기판의 온도를 낮춤으로써 달성될 수 있다. 일부 방법에 있어서, 상기 탄성체 기판에 약 1% 내지 약 30%의 변형률을 가함으로써 상기 탄성체 기판을 예비변형시킬 수 있다.
본 명세서에 있어서, "탄성체 기판"이란 표현은 실질적으로 영구적인 변형없이 잡아늘이거나 압축시키는 등 변형이 가능하며 그 원래 형태로 복구될 수 있는 기판을 의미한다. 탄성체 기판은 일반적으로 상당한 탄성 변형을 수행한다. 본 발명에 있어서 유용한 탄성체 기판의 구체예는 탄성중합체 및 복합 물질 혹은 혼합 탄성중합체, 및 탄성을 나타내는 고분자 및 공중합체를 포함하나, 이들에만 한정되지 않는다. 일부 방법에 있어서, 상기 탄성체 기판을 하나 이상의 기본 축을 따라 확장시킴으로써 제공되는 메카니즘에 의해 예비변형된다. 예를 들면, 제1축을 따라 상기 탄성체 기판을 확장시킴으로써 예비변형시킬 수 있다. 그러나, 본 발명은 복수개의 축, 예컨대 제1축 및 이와 직교하여 배치되는 제2축을 따라 상기 탄성체 기판을 확장시킴으로써 잡아늘이는 방법을 포함한다. 본 발명에 있어서, 상기 탄성체 기판을 확장시켜서 제공되는 메카니즘에 의해 탄성체 기판을 예비변형시키는 유용한 수단은 굽힘, 롤링, 굴곡화, 평탄화, 확장 또는 기타 다른 방법에 의해 상기 탄성체 기판을 변형시키는 방법을 포함한다. 본 발명은 또한 상기 탄성체 기판의 온도를 상승시켜 예비변형시킴으로써 상기 탄성체 기판의 열적 팽창을 제공하는 수단을 포함한다.
또한, 본 발명의 방법으로 반도체 재료와는 다른 재료로부터 잡아늘이거나 압축가능한 소자, 장치 및 장치 부품을 제조할 수 있다. 본 발명은 절연체, 초전도체, 및 반금속과 같은 비반도체 구조물을 예비변형된 탄성체 기판에 전사시키고 접합시키는 방법을 포함한다. 상기 탄성체 기판을 적어도 부분적으로 이완시키면 곡면을 이루는 내부면을 갖는 잡아늘이거나 압축가능한 비반도체 구조물, 예컨대 파형 및/또는 좌굴형의 외곽선 프로파일을 갖는 비반도체 구조물을 형성할 수 있다. 본 발명은 내부면 또는 선택적으로는 외표면이 코일 형상, 주름 형상, 좌굴 형상 및/또는 파도 형상 구조의 구부러진 구조물을 갖는 잡아늘이거나 압축가능한 비반도체 구조물을 포함한다.
본 발명의 잡아 늘이거나 압축가능한 반도체, 전자 장치 및/또는 장치 부품에 유용한 유연한 기판은 고분자 기판 및/또는 플라스틱 기판을 포함하나, 이에 한정되지 않는다. 잡아늘이거나 압축가능한 반도체는 곡면을 이루는 반도체의 내부면을 생성하기 위해 제조 시 예비변형 상태의 탄성체 기판에 의해 지지되는 인쇄가능한 반도체 소자와 같이, 하나 이상의 전사가능거나 선택적으로는 인쇄가능한 반도체 구조물을 포함하는 구성품을 포함한다. 선택적으로, 잡아늘이거나 압축가능한 반도체는 곡면을 이루는 반도체의 내부면을 생성하기 위해 제조 시 예비변형 상태의 탄성체 기판과는 다른 유연한 기판에 의해 지지되는 인쇄가능한 반도체 소자와 같이, 하나 이상의 전사가능한 반도체 구조물을 포함하는 구성품을 포함한다. 예컨대, 본 발명은 곡면을 이루는 내부면을 갖는 반도체 구조물이 탄성체 기판으로부터 다른 유연한 기판으로 전사되는 잡아늘이거나 압축가능한 반도체를 포함한다.
이하, 도면을 참조하여 본 발명을 보다 상세하게 설명한다. 숫자는 소자를 지칭하며 하나 이상의 도면에서 나타나는 숫자는 동일한 소자를 나타낸다. 또한, 본 명세서에서 사용되는 용어의 정의는 다음과 같다.
"인쇄가능한(printable)"이란 기판상으로 또는 기판 내부로 전사, 조립, 일체화, 패터닝, 조직화 및/또는 집적될 수 있는 재료, 구조물, 장치 부품 및/또는 집적 기능성 장치를 가리킨다. 본 발명의 일실시형태에 있어서, 인쇄가능한 재료, 소자, 장치 부품 및 장치는 용액 인쇄 또는 건식 전사 접촉 인쇄를 통해 기판상으로 또는 기판 내부로 전사, 조립, 패터닝, 조직화 및/또는 집적화될 수 있다.
본 발명의 "인쇄가능한 반도체 소자(printable semiconductor elements)"는 예컨대 건식 전사 접촉 인쇄 또는 용액 인쇄를 사용함으로써 기판 표면 상으로 조립, 일체화 및/또는 집적화될 수 있는 반도체 구조물을 포함한다. 일실시형태에 있어서, 본 발명의 인쇄가능한 반도체 소자는 일체형의 단결정, 다결정 또는 마이크로결정 구조의 유기 반도체 구조물이다. 본 명세서에서, 일체형의 구조물은 기계적으로 연결되는 특징부를 갖는 모놀리식(monolithic) 소자이다. 본 발명의 반도체 소자는 도핑되거나 도핑되지 않은 것일 수 있고, 도펀트가 선택적으로 공간 분배되는 것일 수 있으며, P형 및 N형 도펀트를 포함하는 복수개의 서로 다른 도펀트 재료로 도핑될 수 있는 것이다. 본 발명은 약 1 ㎛ 이상 크기의 횡단면을 적어도 하나 이상 갖는 마이크로구조 및 1 ㎛ 이하 크기의 횡단면을 적어도 하나 이상 갖는 나노구조의 인쇄가능한 반도체 소자를 포함한다. 많은 응용품에 유용한 인쇄가능한 반도체 소자는 종래의 고온 처리 기술을 사용하여 제조되는 고순도 결정의 반도체 웨이퍼와 같은 고순도의 벌크 재료를 "하향식(top down)" 처리공정함으로써 유도되는 소자를 포함한다. 일실시형태에 있어서, 본 발명의 인쇄가능한 반도체 소자는 전도층, 유전층, 전극, 추가적인 반도체 구조물 또는 이들의 조합물과 같은 장치 부품 또는 구조물을 적어도 하나 이상 추가적으로 반도체에 작동가능하게 연결시킨 복합 구조물을 포함한다. 일 실시형태에 있어서, 본 발명의 인쇄가능한 반도체 소자는 잡아늘이거나 압축가능한 반도체 소자 및/또는 이종의 반도체 소자를 포함한다.
"횡단면 치수(cross sectional dimension)"란 장치, 장치 부품 또는 재료의 횡단면의 치수를 의미한다. 횡단면 치수는 너비, 두께, 반경, 및 직경을 포함한다. 예를 들면, 리본 모양을 갖는 반도체 소자는 길이 및 두 개의 횡단면 치수, 즉 두께 및 너비에 의해 특징지어진다. 실린더 형태의 인쇄가능한 반도체 소자는 예컨대, 길이 및 횡단면 치수인 직경(또는 반경)에 의해 특징지어진다.
"기판에 의해 지지되는(supported by a substrate)"이란 기판 표면 상에 적어도 부분적으로 마련되는 구조물을 가리키거나, 상기 구조물 및 상기 기판 표면 간에 배치되는 하나 이상의 중간 구조물 상에 적어도 부분적으로 마련되는 구조물을 가리킨다. "기판에 의해 지지되는"이란 용어는 또한 기판에 부분적으로 또는 전체적으로 장착되는 구조물을 가리킨다.
"용액 인쇄(solution printing)"는 인쇄가능한 반도체 소자와 같은 하나 이상의 구조물을 캐리어 매질 속으로 분산시키고, 기판 표면의 선택된 영역으로 조화된 방식으로 운반시키는 공정을 가리킨다. 용액 인쇄 방법의 일 실시예에 있어서, 기판 표면의 선택된 영역으로 구조물을 운반시키는 단계는 패터닝되는 기판 표면의 형태학적 특정 및/또는 그 물리적 특성과는 독립적인 방식으로 이루어진다. 본 발명에 있어서 유용한 용액 인쇄 방법은 잉크젯 프린팅, 열전사 프린팅 및 모세관 작용 프린팅을 포함하나, 이들에만 한정되지 않는다.
"실질적으로 세로로 배향된(substantially longitudinally oriented)"이란 인쇄가능한 반도체 소자와 같은 소자군의 세로축이 선택된 정렬 축에 실질적으로 평행하게 배향처리된 것을 가리킨다. 본 명세서서에서, 선택된 축에 실질적으로 평행하다란 절대 평행 배향구조에 대해 10도 이내로, 보다 바람직하게는 절대 평행 배향구조에 대해 5도 이내로 배향처리된 것을 가리킨다.
"잡아 늘이거나 압축가능한(stretchable)"이란 파손 없이 변형될 수 있는 재료, 구조물, 장치 또는 장치 부품의 능력을 가리킨다. 바람직한 실시예에 있어서, 잡아 늘이거나 압축가능한 재료, 구조물, 장치 또는 장치 부품이 약 0.5% 이상의 변형률에서도 파손 없이 견딜 수 있고, 바람직하게 일부 응용품에서는 약 1% 이상의 변형률에서도 파손 없이 견딜 수 있으며, 더욱 바람직하게 일부 응용품에서는 약 3% 이상의 변형률에서도 파손 없이 견딜 수 있는 것을 가리킨다.
"유연한(flexible)" 및 "구부릴 수 있는(bendable)"은 본 명세서에서는 동일한 의미로 사용되는 것으로, 재료, 구조물, 장치 또는 장치 부품의 고장 지점을 특징지우는 변형률과 같은 심각한 변형률을 야기하는 변형을 경험하지 않고 곡면 형태로 변형될 수 있는 재료, 구조물, 장치 또는 장치 부품의 능력을 가리킨다. 바람직한 실시예에 있어서, 유연한 재료, 구조물, 장치 또는 장치 부품은 약 5% 이상의 변형률, 바람직하게 일부 응용품에 있어서는 약 1% 이상의 변형률, 및 더욱 바람직하게 일부 응용품에 있어서는 약 0.5% 이상의 변형률을 인가하지 않고도 곡면 형태로 변형시킬 수 있다.
"좌굴(buckle)"이란 박막의 소자, 구조물 및/또는 장치가 이들 평면에서 벗어나는 방향으로 구부림으로써 그 압축 변형에 응답하여 일어나는 물리적 변형을 가리킨다. 본 발명은 하나 이상의 좌굴구조를 포함하는 외곽선 프로파일을 갖는 하나 이상의 표면을 구비한 잡아 늘이거나 압축가능한 반도체, 장치 및 부품을 포함한다.
"반도체"란 매우 낮은 온도에서는 절연체이나 약 300 K의 온도에서는 상당한 전기적 전도성를 갖는 어떤 재료를 가리킨다. 본 명세서에서 반도체라는 용어는 마이크로 전자제품 및 전자 장치의 분야에서 사용되는 용어와 일치한다. 본 발명에 유용한 반도체는 실리콘, 게르마늄 및 다이아몬드와 같은 소자 반도체, 및 SiC 및 SiGe와 같은 Ⅳ족 화합물 반도체, AlSb, AlAs, Aln, AlP, BN, GaSb, GaAs, GaN, GaP, InSb, InAs, InN 및 InP와 같은 Ⅲ-Ⅴ족 화합물 반도체, AlxGa1-xAs와 같은 Ⅲ-Ⅴ족 3원 반도체 합금, CsSe, CdS, CdTe, ZnO, ZnSe, ZnS 및 ZnTe와 같은 Ⅱ-Ⅵ족 반도체, CuCl와 같은 Ⅰ-Ⅶ족 반도체, Pbs, PbTe 및 SnS와 같은 Ⅳ-Ⅵ족 반도체, PbI2, MoS2 및 GaSe와 같은 층 반도체, CuO 및 Cu2O와 같은 산화 반도체와 같은 화합물 반도체를 포함할 수 있다. 반도체란 용어는 진성 반도체 및 불순물 반도체를 포함한다. 불순물 반도체는 하나 이상의 재료를 선택하여 도핑시킨 것이며, 주어진 제품이나 장치에 유익한 전기적 물성을 제공하기 위해 p형 도핑 재료 및 n형 도핑 재료를 갖는 반도체를 포함한다. 반도체란 용어는 반도체 및/또는 도펀트의 온합물을 포함하는 복합 재료를 포함한다. 본 발명에 따라 일부 제품에 유용한 반도체 재료는 특히 Si, Ge, SiC, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, GaSb, InP, InAs, InSb, ZnO, ZnSe, ZnTe, CdS, CdSe, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, PbS, PbSe, PbTe, AlGaAs, AlInAs, AlInP, GaAsP, GaInAs, GaInP, AlGaAsSb, AlGaInP, GaInAsP, 탄소 나노튜브, 그래핀(graphene) 및 GaN을 포함하며, 이에만 한정되지 않는다. 다공성의 실리콘 반도체 재료는 센서 및 발광 다이오드(LED) 및 고체상 레이저와 같은 발광 재료 분야에 본 발명을 적용하는 데 유용하다. 반도체 재료의 불순물은 상기 반도체 재료 그 자체이거나 반도체 재료로 제공되는 불순물이라기 보다는 원자, 원소, 이온 및/또는 분자들일 수 있다. 불순물은 반도체 재료의 전기적 물성에 부정적인 영향을 미칠 수 있는 반도체 재료에 존재하는 바람직하지 않은 재료인 것으로, 산소, 탄소 및 중금속을 포함하는 금속을 포함하며, 이에만 한정되지 않는다. 중금속 불순물은 주기율표상의 구리와 납 사이에 있는 원소군, 칼슘, 나트륨 및 모든 이온, 화합물 및/또는 이들의 혼합물을 포함하며, 이에마 한정되지 않는다.
"플라스틱(plastic)"은 일반적으로 가열 및 굳어져 원하는 모양으로 성형 또는 금형할 수 있는 합성하거나 자연적으로 생성되는 재료 또는 재료들의 조합을 의미한다. 본 발명의 장치 및 방법에 있어서 유용한 일실시형태의 플라스틱은 고분자, 수지 및 셀룰로오스 유도체를 포함하며, 이에 제한되지 않는다. 본 명세서에서 플라스틱은 구조적 증강제, 충진제, 섬유, 가소제, 안정제 또는 바람직한 화학적 또는 물리적 성질을 제공할 수 있는 첨가제와 같이 하나 이상의 첨가제와 하나 이상의 플라스틱을 포함하는 복합 플라스틱 재료를 포함한다.
"유전체(dielectric)" 또는 "유전체 재료(dielectric material)"는 본 명세서에서는 동일한 의미로 사용되며, 전기 전류의 흐름에 저항성이 높은 물질을 가리킨다. 유용한 유전체 재료는 SiO2, Ta2O5, TiO2, ZrO2, Y2O3, SiN4, STO, BST, PLZT, PMN 및 PZT를 포함하며, 이에만 한정되지 않는다.
"고분자(polymer)"는 의례 단량체라 불리며 복수개로 반복되는 화학 그룹을 포함하는 분자를 가리킨다. 고분자는 높은 분자량을 갖는 것으로도 특징지어진다. 본 발명에 있어서 사용가능한 고분자는 유기 고분자 또는 무기 고분자일 수 있고, 비정질, 반비정질, 결정질 또는 부분적으로 결정질 상태일 수 있다. 고분자는 같은 화학 조성을 갖는 단량체를 포함할 수 있거나 공중합체와 같이 다른 화학 조성을 갖는 복수개의 단량체를 포함할 수 있다. 가교 단량체 사슬을 갖는 가교결합된 고분자가 본 발명에 특히 유용하게 적용될 수 있다. 본 발명의 방법, 장치 및 장치 부품에 유용한 고분자는 플라스틱, 탄성중합체, 열가소성 탄성중합체, 탄성플라스틱, 써모스탯, 열가소성 재료 및 아크릴레이트를 포함하며, 이에만 한정되지 않는다. 고분자의 구체예는 아세탈 고분자, 생분해성 고분자, 셀룰로오스 고분자, 플루오로 고분자, 나일론, 폴리아크릴로나이트릴 고분자, 폴리아마이드이미드 고분자, 폴리이미드, 폴리아릴레이트, 폴리벤지미다졸, 폴리부틸렌, 폴리카보네이트, 폴리에스테르, 폴리에테르이미드, 폴리에틸렌, 폴리에틸렌 공중합체 및 개질처리된 폴리에틸렌, 폴리케톤, 폴리(메틸메타크릴레이트), 폴리메틸펜텐, 폴리페닐렌 옥사이드 및 폴리페닐렌 설파이드, 폴리프탈아마이드, 폴리프로필렌, 폴리우레탄, 스티렌계 수지, 설폰계 수지, 비닐계 수지 또는 이들의 조합을 포함하며, 이들에 한정되지 않는다.
"탄성체(elastomer)"란 실질적으로 영구 변형됨이 없이 잡아늘이거나 압축가능하고 기타 변형이 가능하며 원래 형태로 복구될 수 있는 고분자 재료를 가리킨다. 탄성체는 일반적으로 실질적인 탄성 변형을 겪는다. 본 발명에 있어서 유용한 탄성체 기판은 적어도 부분적으로 하나 이상의 탄성체를 포함한다. 본 발명의 유용한 일 실시형태에 따른 탄성체는 고분자, 공중합체, 복합 재료 또는 고분자와 공중합체의 혼합물을 포함할 수 있다. 탄성체 층은 적어도 하나의 탄성체를 포함하는 층을 가리킨다. 탄성체 층은 또한 도펀트 및 기타 비탄성체 재료를 포함할 수 있다. 본 발명에 유용한 탄성체는 열가소성 탄성체, 스티렌계 재료, 올레핀계 재료, 폴리올레핀, 폴리우레탄, 열가소성 탄성체, 폴리아마이드류, 합성 고무류, PDMS, 폴리부타디엔, 폴리이소부틸렌, 폴리(스티렌-부타디엔-스티렌), 폴리우레탄류, 폴리클로프렌 및 실리콘류를 포함할 수 있으며, 이에만 한정되지 않는다.
"우수한 전기적 성능" 및 "고성능"은 본 명세서에서는 동일한 의미로 사용되며, 전기 신호 스위칭 및/또는 증폭과 같은 바람직한 기능성을 제공하는 전계효과성 이동도, 임계 전압 및 온-오프 비율과 같은 전기적 특성을 갖는 장치 및 장치 부품을 가리킨다. 우수한 전기적 성능을 나타내는 본 발명의 바람직한 전사가능하고 선택적으로 인쇄가능한 반도체 소자는 약 100 cm2V-1s-1 이상, 바람직하게 일부 제품에 있어서는 약 300 cm2V-1s-1 이상의 고유 전계 효과성 이동도를 가질 수 있다. 우수한 전기적 성능을 나타내는 본 발명의 바람직한 트랜지스터는 약 100 cm2V-1s-1 이상, 바람직하게 일부 제품에 있어서는 약 300 cm2V-1s-1 이상, 더욱 바람직하게 일부 제품에 있어서는 약 800 cm2V-1s-1 이상의 장치 전계 효과성 이동도를 가질 수 있다. 우수한 전기적 성능을 나타내는 본 발명의 바람직한 트랜지스터는 약 5 V 이하의 임계 전압 및/또는 약 1×104 이상의 온-오프 비율을 가질 수 있다.
"대면적(large area)"이란 장치 제조에 사용되는 기판의 수용부 표면 영역과 같은 약 36 inch2 이상인 면적을 가리킨다.
"장치 전계 효과성 이동도(device field effect mobility)"란 전자장치에 대응하는 출력 전류 데이터를 사용하여 계산되는 트랜지스터와 같은 전자 장치의 전계효과성 이동도를 가리킨다.
"영률(Young's modulus)"이란 주어진 기판에 대한 응력 대 변형률의 비율을 의미하는 것으로 재료, 장치 또는 층의 기계적 물성을 가리킨다. 영률은 하기 식과 같이 나타낼 수 있다;
Figure pat00001
(II)
식 중, E는 영률, L0는 평형 길이, ΔL은 인가된 응력 하에서의 길이 변화, F는 인가된 힘 및 A는 힘이 인가되는 면적이다.
영률은 하기 식에 의해 레임 상수(Lame constant)로 표현될 수 있다.
Figure pat00002
(III)
식 중, λ 및 μ는 레임 상수이다. 높은 영률(또는 "고탄성률") 및 낮은 영률(또는 "저탄성률")은 주어진 재료, 층 또는 장치에서 영률의 크기에 관련된 표현인자이다. 본 발명에 있어서, 높은 영률은 낮은 영률보다 크며, 바람직하게 일부 적용예에 있어서는 약 10배 정도 더 크고, 보다 바람직하게 다른 적용예에 있어서는 약 100배 정도 더 크며, 보다 더 바람직하게 다른 적용예에 있어서는 약 1000배 정도 더 크다.
이하에서는 본 발명의 장치, 장치 부품 및 방법을 구체적인 다수의 실시예를 통하여 보다 상세하게 설명한다. 다만, 본 발명분야의 당업자라면 이들 구체적인 상세 없이도 본 발명을 실시할 수 있음은 자명하다.
본 발명은 신장, 압축, 굴곡 또는 기타 다른 형태로 변형되는 경우에 우수한 성능을 나타낼 수 있는 잡아늘이거나 압축가능한 반도체 및 전자회로를 제공한다. 또한, 본 발명의 잡아늘이거나 압축가능한 반도체 및 전자회로는 전체적으로 유연한 전자제품 및 광전자 장치를 제공하기 위해 다양한 범위의 장치 구성에 적용할 수 있다.
도 1은 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자를 나타내는 원자력 현미경 사진이다. 상기 잡아 늘이거나 압축가능한 반도체 소자(700)는 지지표면(710)을 갖는 고분자 및/또는 탄성체 기판과 같은 유연한 기판(705), 곡면을 이루는 내부면(720)을 갖는 구부러진 반도체 구조물(715)을 포함한다. 본 실시예에 있어서, 상기 구부러진 반도체 구조물(715)의 상기 곡면을 이루는 내부면(720)의 적어도 일부분은 상기 유연한 기판(705)의 상기 지지표면(710)에 접합되어 있다. 상기 곡면을 이루는 내부면(720)은 내부면(720)을 따라 선택되는 지점 또는 내부면(720)을 따라 실질적으로 전체 지점에서 지지표면(710)에 접합될 수 있다. 도 1에 나타낸 상기 바람직한 반도체 구조물은 약 100 ㎛의 너비 및 약 100 nm의 두께를 갖는 단결정의 구부러진 리본을 포함한다. 도 1에 나타낸 상기 유연한 기판은 약 1 mm의 두께를 갖는 PDMS 기판이다. 곡면을 이루는 내부면(720)은 상기 리본의 길이를 따라 늘어나는 실질적인 주기파를 포함하는 구부러진 구조물을 갖는다. 도 1에 나타낸 바와 같이, 상기 파형의 진폭은 약 500 nm이고, 피크의 간격은 약 20 ㎛이다. 도 2는 곡면을 이루는 내부면(720)을 갖는 구부러진 반도체 소자(715)의 확대도를 나타내는 원자력 현미경 사진이다. 도 3은 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자 어레이의 원자력 현미경 사진이다. 도 3에 있어서, 상기 원자력 현미경 사진 분석은 상기 구부러진 반도체 소자가 약 0.27% 압축되었음을 나타낸다. 도 4는 본 발명의 잡아늘이거나 압축가능한 반도체 구조물의 광학 현미경 사진이다.
상기 곡면(720)의 외곽선 프로파일은 상기 구부러진 반도체 소자(715)가 실질적인 기계적 변형 없이 변형축(730)을 따라 늘어나거나 압축될 수 있음을 나타낸다. 이 외곽선 프로파일은 또한 상기 반도체 소자가 상기 구부러진 반도체 소자(715)가 실질적인 기계적 손상 또는 변형에 의해 유발되는 성능 저하 없이 변형축(730)을 따르는 것보다 다른 방향으로 굽힘, 구부러짐 또는 변형됨을 나타낸다. 본 발명에 따른 반도체 소자의 곡면은 구부러짐, 잡아 늘어남, 또는 변형될 때, 잡아 늘이거나 연신성, 신축성 및/또는 굽힘 가능성, 및/또는 우수한 전계 효과성 이동도를 나타내는 것과 같은 높은 전기적 성능과 같은 우수한 기계적 성질을 제공하는 외곽선 프로파일을 가질 수 있다. 바람직한 외곽선 프로파일은 복수개의 볼록 및/또는 오목 영역, 또한 사인파, 아리스 함수, 가우시안 파형, 로렌츠 파형, 주기파, 비주기파 또는 이들의 조합을 포함하는 넓고 다양한 파형에 의해 특징지어질 수 있다. 본 발명에 있어서 사용가능한 파형은 관련된 2 또는 3개의 물리적 치수로 변할 수 있다.
도 5는 그 지지 표면(760)상에 3차원 부각구조 패턴을 갖는 유연한 기판(705)과 접합된 구부러진 반도체 소자(715)를 갖는 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자의 원자력 현미경 사진을 나타낸다. 상기 3차원 부각구조 패턴은 오목 영역(750) 및 부각구조의 특징부(760)를 포함한다. 도 5에 나타낸 바와 같이, 구부러진 반도체 소자(715)는 오목 영역(750) 및 부각구조의 특징부(760)에서 지지면(710)과 접합한다.
도 6은 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자의 제조방법의 일실시형태를 나타내는 흐름도이다. 상기 바람직한 방법에 있어서, 확장 상태로 예비 변형된 탄성체 기판이 마련된다. 예비 변형은 상기 탄성체 기판을 제한하지 않는 롤 프레싱 및/또는 예비 구부림을 포함한 당업계에 널리 알려진 방법에 의해 성취될 수 있다. 예비 변형은 또한 열 방법을 통해, 예를 들면, 상기 탄성체 기판의 온도를 올림으로써 유발되는 열팽창에 의해 성취될 수 있다. 열 방법을 통한 예비 변형의 이점은 수직축과 같은 복수개의 다른 축들을 따라 늘어나는 것이 성취가능하다는 것이다.
본 발명에 따른 이 방법에 있어서 사용가능한 바람직한 탄성체 기판은 1 mm의 두께를 갖는 PDMS 기판이다. 상기 탄성체 기판은 단일 축을 따라 확장하거나 복수개의 축을 따라 확장함에 의해 예비 변형될 수 있다. 도 6에 나타낸 바와 같이, 인쇄가능한 반도체 소자의 상기 내부면의 적어도 일부분은 확장 상태로 예비 변형된 탄성체 기판의 외표면과 접합된다. 상기 반도체 소자의 상기 내부면과 상기 예비 변형된 탄성체 기판의 외표면 사이의 접합은 공유 결합에 의해, 반데르발스 힘에 의해 접착을 사용하거나 이들이 조합에 의해 성취될 수 있다. 상기 탄성체 기판이 PDMS인 바람직한 실시예에서 상기 PDMS 기판의 지지표면은 실리콘 반도체 소자로 공유 결합을 용이하게 하기 위해서 그 표면으로부터 확장시키는 복수개의 하이드록실기를 갖는 것처럼 화학적으로 변형된다. 도 6의 하부를 참조하면, 상기 예비 변형된 탄성체 기판과 반도체 소자를 접합시킨 후에, 상기 탄성체 기판을 적어도 부분적으로 이완상태로 이완시킨다. 이 실시형태에 있어서, 상기 탄성체 기판의 이완은 상기 반도체 소자의 상기 내부면과 접합함으로써 곡면을 이루는 내부면을 갖는 반도체 소자를 제조한다.
도 6에 나타낸 바와 같이, 상기 제조방법은 곡면을 이루는 내부면(720)을 갖는 상기 전사가능한 반도체 소자(715)는 상기 탄성체 기판에서 다른 기판으로, 바람직하게는 고분자 기판과 같은 유연한 기판으로 전사되는 선택적으로 두번째 전사 단계 및, 선택적 접합 단계를 포함한다. 이 두번째 전사 단계는 상기 반도체 소자(715)의 노출된 표면과 접합하는 다른 기판의 수용부 표면과 접촉하여 곡면을 이루는 내부면을 갖는 상기 반도체 소자(715)의 노출된 표면을 가져옴으로써, 성취될 수 있다. 다른 기판과 접합하는 것은 공유 결합, 반데르발스 힘, 쌍극자-쌍극자 상호작용, 런던 힘 및/또는 수소결합을 통한 결합을 포함하는 상기 반도체 소자의 상기 구부러진 구조물을, 적어도 부분적으로, 유지할 수 있는 방법에 의해 이루어질 수 있다. 본 발명은 또한 상기 전사가능한 반도체 소자의 노출된 표면과 상기 수용부 표면 사이에 형성되는 접착층, 코팅 및/또는 박막 필름의 사용을 포함한다.
본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자는 트랜지스터, 다이오드, 레이저, MEMS, NEMS, LEDS 및 OELDS와 같은 많은 수의 기능성 장치 및 장치 부품을 효과적으로 집적시킬 수 있다. 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자는 종래 딱딱한 무기 반도체에 비해 확실한 기능적 이점을 가진다. 첫째로, 잡아 늘이거나 압축가능한 반도체 소자는 유연할 수 있으므로, 종래 딱딱한 무기 반도체보다 구부림, 굽힘 및/또는 변형에 의해 유발된 구조적 손상이 적게 받아들인다. 둘째로, 구부러진 반도체 소자가 곡면을 이루는 내부면을 제공하기 위해 약간 기계적으로 변형 상태에 있을 수 있을 때, 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자는 종래의 변형되지 않은 무기 반도체보다 더 높은 고유 전계 효과성 이동도를 나타낼 수 있다. 마지막으로, 잡아 늘이거나 압축가능한 반도체 소자는 장치 온도 사이클링에 대해서 자유롭게 확장 및 접촉할 수 있기 때문에 우수한 열적 성질을 제공할 수 있다.
도 7은 파형을 갖는 세로로 정렬된 잡아 늘이거나 압축가능한 반도체 어레이 사진을 나타낸다. 도 7에 나타낸 바와 같이, 상기 반도체 리본은 주기파형의 상태에 있으며, 단일의 유연한 고무 기판에 의해 지지된다.
도 8은 본 발명에 따른 잡아 늘이거나 압축가능한 반도체 소자의 횡단면도를 나타내며, 상기 반도체 소자(776)는 유연한 기판(777)에 의해 지지된다. 도 8에 나타낸 바와 같이, 반도체 소자(776)는 주기파의 외곽선 프로파일을 갖는 내부면을 가진다. 또한, 도 8에 나타낸 바와 같이, 상기 주기파형은 상기 반도체 소자(776)의 전체 횡단면 차원을 통해 확장시킨다.
본 발명은 또한 잡아늘임, 구부러짐, 변형될 때 성능이 우수한 잡아 늘이거나 압축가능한 전자 회로, 장치 및 장치 어레이를 제공한다. 상술한 잡아 늘이거나 압축가능한 반도체 소자와 유사하게, 본 발명은 장치와 접촉한 지지표면, 장치 어레이 또는 파형을 나타내는 곡면을 이루는 내부면과 같은 곡면을 이루는 내부면을 갖는 회로를 갖는 유연한 기판을 포함하는 잡아 늘이거나 압축가능한 회로 및 전자 장치를 제공한다. 이 구조적 배열에서, 상기 장치, 장치 어레이 또는 회로 구조물의 상기 곡면을 이루는 내부면의 적어도 일부분은 상기 유연한 기판의 지지표면과 접합된다. 본 발명에 따른 일면의 상기 장치, 장치 어레이 또는 회로는 반도체, 유전체, 전극, 도핑된 반도체 및 전도체와 같은 복수개의 집적 장치 소자를 포함하는 다중 부품 소자이다. 바람직한 일실시형태에 있어서, 총 두께가 10 ㎛ 이하인 유연한 회로, 장치 및 장치 어레이는 적어도 일부분의 주기파 곡면 형태를 갖는 복수개의 집적 장치 부품을 포함한다.
본 발명의 유용한 일실시형태에 있어서, 복수개의 상호 연결된 부품들을 포함하는 자유롭게 서있는 자율직립구조의(free standing) 전자 회로 또는 장치가 제공된다. 상기 전자 회로 또는 장치의 내부면은 연결되어 있으며, 적어도 부분적으로 확장 상태에서 예비 변형된 탄성체 기판에 접속된다. 예비 변형은 상기 탄성체 기판을 제한하지 않는 롤 프레싱 및/또는 예비 구부림을 포함한 당업계에 널리 알려진 방법에 의해 성취될 수 있고, 이에 제한되지 않으며, 상기 탄성체 기판은 단일 축을 따라 확장하거나 복수개의 축을 따라 확장함에 의해 예비 변형될 수 있다.
접합은 상기 전자 회로 또는 장치의 상기 내부면의 일부분과 상기 예비 변형된 탄성체 기판 사이에 직접적으로 공유결합 또는 반데르발스 힘에 의해, 또는 접착 또는 중간 결합층을 사용하여 성취될 수 있다.
상기 예비 변형된 탄성체 기판과 상기 전자 회로 또는 장치를 접합한 후에, 상기 탄성체 기판은 상기 반도체 소자의 상기 내부면이 구부려질 수 있도록 적어도 부분적으로 이완 상태로 이완시킨다. 상기 전자 회로 또는 장치의 상기 내부면의 굽힘은 주기파형 또는 비주기파형을 갖는 유용한 일실시형태의 곡면을 이루는 내부면을 발생시킨다. 본 발명은 상기 전자 장치 또는 회로를 포함하는 모든 부품들이 주기파형 또는 비주기파형으로 존재하는 일실시형태를 포함한다.
잡아 늘이거나 압축가능한 전자 소자, 장치 및 장치 어레이의 주기파형 또는 비주기파형은 상기 회로 또는 장치의 개별적 부품에서 큰 변형을 발생시키지 않고 잡아늘임 또는 굽힘 형태를 형성시킨다. 본 발명의 이런 양상은 구부림, 잡아늘임 또는 변형된 상태에서 존재할 때 유용한 잡아 늘이거나 압축가능한 전자 회로, 장치 및 장치 어레이의 전기적 작동을 제공한다. 본 발명에 의해 형성된 주기파형의 간격은 (ⅰ) 상기 회로 또는 장치를 포함하는 집적된 부품을 수집한 총 두께 및 (ⅱ)집적 장치 부품을 포함하는 상기 재료의, 영률 및 만곡부 강도와 같은 상기 기계적 성질에 변화할 수 있다.
도 9A는 일실시형태의 잡아 늘이거나 압축가능한 박막 트랜지스터 어레이를 제조하는 방법을 나타내는 공정 흐름도를 나타낸다. 도 9A에 나타낸 바와 같이, 자율직립구조의 인쇄가능한 박막 트랜지스터 어레이는 본 발명의 방법을 사용하여 제조된다. 상기 박막 트랜지스터 어레이는 어느 정도는 상기 트랜지스터의 내부면을 노출시키는 건식 전사 접촉 인쇄 방법을 통해 PDMS 기판에 전사된다. 상기 노출된 내부면은 이후 상온에서 확장 상태에 있는 경화된 예비 변형된 PDMS 층과 접촉된다. 다음으로, 상기 예비 변형된 PDMS 층의 전체 경화는 상기 트랜지스터의 상기 내부면과 상기 예비 변형된 PDMS 층을 결합한다. 상기 예비 변형된 PDMS 층은 냉각되어 적어도 부분적으로 이완 상태에 있다고 가정된다. PDMS 층의 이완은 상기 어레이 상태에서 상기 트랜지스터에 주기파를 도입하고, 이에 의해 이들을 잡아 늘이거나 압축가능하게 한다. 도 9A에 내삽된 도면은 본 발명에 의해 제조된 잡아 늘이거나 압축가능한 박막 트랜지스터 어레이의 원자력 현미경 사진을 나타낸다. 상기 원자력 현미경 사진은 상기 주기파형이 잡아 늘이거나 변형된 상태에서 좋은 전기적 성질을 나타냄을 보여준다.
도 9B는 이완되고 잡아 늘어난 형태에서 잡아 늘이거나 압축가능한 박막 트랜지스터 어레이의 광학현미경사진을 나타낸다. 상기 어레이에서 약 20%의 총 변형이 발생되도록 어느 정도 상기 어레이를 잡아늘인 것은 상기 박막 트랜지스터에 파손이나 손상이 일어나지 않았다. 이완 형태에서 긴장 형태로의 변화는 가역과정인 것이 관찰되었다. 도 9B는 또한 상기 잡아 늘이거나 압축가능한 박막 트랜지스터는 이완 및 잡아 늘어난 형태 모두에서 우수한 성능을 나타내는, 게이트 전극에 적용된 몇몇 전위에 대한 인가된 전류 대 인가된 전압의 그래프를 제공한다.
*실시예 1: 고무 기판상의 고성능 전자제품을 위한 잡아늘이거나 압축가능한 단결정의 실리콘 형성체
마이크로규모 주기의 파형 구조로 형상화한 마이크로미터 이하의 단결정 소자로 이루어진 잡아늘이거나 압축가능한 실리콘 형성체를 제조하였다. 이러한 '파형의' 실리콘이 탄성체 기판에 의해 지지되는 경우, 실리콘을 손상시키지 않고도 큰 변형률로 신장 및 압축을 가역적으로 행할 수 있다. 이러한 변형을 수용할 수 있도록 상기 파형의 진폭과 주기가 변화함으로써 실리콘 자체의 상당한 변형을 피할 수 있다. 유전체, 도펀트 패턴, 전극 및 기타 소자를 실리콘과 직접적으로 집적화시키면 충밀하게 형성된 고성능 '파형의' 금속 산화물 반도체 전계효과성 트랜지스터, pn 다이오드 및 기타 유사하게 큰 변형률 수준으로 잡아늘이거나 압축가능한 전자회로용 장치를 얻을 수 있다.
전자공학의 발전은 전력소비를 감소시키기 위해 회로동작속도 및 집적밀도를 높이는 것과, 디스플레이 장치를 대면적으로 구현시키기 위해 회로동작속도 및 집적밀도를 높이는 노력에 의해 주로 유도된다. 보다 최근의 추세는 평범하지 않은 형태 요소들, 즉 종이 형상의 디스플레이와 광학 스캐너용 유연한 플라스틱 기판, 초점면 어레이(focal plane array, FPA)와 집적 로봇 센서용으로 적합한 피부를 위한 둥근 곡면을 이루는 지지물,이 구비된 통상적이지 않은 기판 위에 고성능 회로가 형성될 수 있도록 하는 방법 및 재료를 개발하는 데 있다. 많은 전자재료들은 박막 형태로 제조되어 박막의 기판 시트 상에 배치시키거나 기판 라미네이트의 중성 기계판 근처에 배치시키는 경우에 우수한 굽힘 가공성을 제공할 수 있다. 그러한 경우에, 굽혀지는 동안 진행중인 재료가 겪는 상기 변형은 파열을 유도하기 위해 요구되는 전형적인 레벨 이하(~1%)인 채로 적절하게 있을 수 있다. 더 큰 문제점은 복잡하고, 곡선 형상을 가진 지지대를 정합적으로 감쌀 수 있는, 굽힐 수 있고 잡아 늘이거나 압축 가능한, 또는 최고의 레벨에 도달하는 제품을 위한 충분한 연신성이 요구된다는 것이다. 이 시스템 내에서 변형은, 특히, 입증된 응용을 위해 충분히 개발된 거의 모두에게 알려진 전자 재료의 파열 한계를 초과할 수 있다. 이 문제는 견고하게 고립된 섬(island)에 의해 지지되는 전자 부품(예를 들어, 트랜지스터)을 연결하기 위한 잡아 늘이거나 압축 가능한 전도성 와이어를 이용한 회로로 어느 정도 해결할 수 있다. 상대적으로 낮은 적용범위에 있는 진행중인 전자공학을 가지고 달성할 수 있는 최적합의 응용일지라도, 위 같은 전략에 의해 결과를 획득할 수 있다고 전망한다. 마이크론 크기의 주기, '파형의' 형상을 가지는 고품질 단결정 실리콘의 박막 필름 내에서 직접적으로 획득할 수 있는 연신성인 다른 접근법을 보고한다. 이러한 구조는 재료 그 자체 내 잠재적으로 파괴적인 변형을 통해서가 아닌 상기 파동의 진폭과 파장 내 변화를 통해 고압축과 인장 변형을 수용한다. 유전체, 도펀트의 패턴, 그리고 박막 금속 필름과 함께 그러한 잡아 늘이거나 압축 가능한 '파형의' 실리콘 소자를 집적화하는 것은 고성능의, 잡아 늘이거나 압축 가능한 전자 제품을 이끌어낸다.
도 10은 탄성체 (즉, 고무) 기판 위에서 파형의 단결정 실리콘 리본을 위한 제조 과정을 나타내고 있다. 첫 번째 단계(상위 프레임)는 SOI 웨이퍼(Silicon-on-Insulator wafer) 위에서 하나의 리지스트 층(resist layer)을 분명히 하도록 포토리소그래피를 필요로 하고, 뒤이어 상위 실리콘의 노출된 부분을 제거하기 위해 에칭한다. 상기 리지스트층을 아세톤으로 제거하고, 그 다음에는 실리콘 기판 밑으로부터의 리본을 제거하는 농축 플루오르화 수소산과 함께 숨겨진 SiO2 층을 에칭한다. 상기 리본의 말미는 에칭액 내에서 없어지는 것을 방지하기 위해 상기 웨이퍼에 연결되어 있다. 리지스트 선의 폭(5~50 mm)과 길이(~15mm)는 리본의 치수를 정의한다. SOI 웨이퍼 위에서 상위 실리콘(20~320 nm)의 두께는 리본의 두께를 정의한다. 다음 단계(중간 프레임)에서, 하나의 평평한 탄성체 기판(폴리(디메틸실록산), PDMS; 1~3 mm 두께)은 탄성있게 잡아 늘이거나 압축 가능하고, 이어 상기 리본과 정합성 접촉에 이를 수 있다. PDMS를 박리함으로써 웨이퍼의 리본을 들어올리고 그것에서 벗어나 PDMS 표면에 들러붙는다. PDMS(즉, 예비변형 상태)의 변형률을 제거하면 잘 정의된 파형이 실리콘과 PDMS 표면에서 형성되도록 야기하는 표면 변형을 이끌어 낼 수 있다(도 11A 및 도 11B). 상기 부각구조의 프로파일은 주파수가 5 내지 50㎛ 사이이고 진폭이 100 nm 내지 1.5㎛ 사이인 사인 곡선(상위 프레임, 도 11C)으로, 실리콘의 두께와 PDMS 내의 예비 변형률 크기에 좌우된다. 주어진 시스템을 위해, 파동의 주기와 진폭은 넓은 영역(~㎠)에 걸쳐 ~5% 이내로 동일하다. 리본들 사이의 PDMS의 평평한 구조와 근접한 리본들의 파동 내에서 서로 관련이 있는 위상의 부재는, 상기 리본이 기계적으로 강하게 결합되어 있지 않음을 암시한다. 도 11C(하단 그림)는 리본 파형 중 하나의 파형에 따른 거리의 함수로 측정된 Si 피크의 마이크로 라만(Raman) 측정치를 보여주고 있다. 그 결과는 압력 분배에 대한 통찰력을 제공한다.
이 정적인 파형 구성 내에서의 반응은 일률적인, 준극한(semi-infinite) 저 탄성률 지지물 위에서의 박막 고 탄성률 층 내에서 초기 좌굴 형상의 비선형 분석과 일치한다.
Figure pat00003
,
Figure pat00004
Figure pat00005
(1)
여기서,
Figure pat00006
는 좌굴구조의 임계 변형률이다. εpre는 예비 변형률의 레벨이고, λ0.는 파장, 그리고 푸아송(Poisson) 비는 ν이고, 영률은 E, 그리고 아래 첨자는 Si 내지 PDMS의 특성을 참조하는 것이다. 실리콘의 두께는 h이다. 이 처리는 제조된 파형 구조의 많은 특성을 잡고 있다. 도 11D는, 예를 들어, 예비 변형률 값이 고정될 때 (이 데이터에서는 ~0.9%), 상기 파장과 진폭 둘 다 선형적으로 Si의 두께에 따라 결정됨을 보여준다. 상기 파장은 예비 변형률의 레벨에 따라 결정되지 않는다(도 12). 더욱이, Si(실리콘)과 PDMS (ESi=130GPa, EPDMS=2MPa, νsi=0.27, νPDMS=0.48)의 기계적인 특성을 위한 논문의 값을 이용한 계산은 측정된 값의 ~10%(최대 편차) 이내에 있는 진폭과 파장을 산출한다. 상기 "리본 변형률"은 (파장으로부터 결정된) 리본의 유효한 비율로부터 (AFM에 의해 측정된 표면 거리로부터 결정된) 실제의 길이로 계산되고, 산출된 값은 ~3.5%에 따라 정해지는 예비 변형률을 위한, PDMS 내에서의 예비 변형률과 거의 동일하다. 실리콘 그 자체 내에서 실리콘 변형률로 참조한 상기 피크 (즉, 최대) 변형률은, 파장이 존재하는 곳과 임계 변형률(본 실험의 경우에는 ~0.03%)이 굽힘과 관계된 피크 변형률에 얼마간 비교되는 곳에서의 변형률의 형상에 있어서, κ가 곡률인 κh/2에 따른 파장의 극한값에서의 리본 두께와 곡률의 반경으로부터 평가된다.
도 11의 데이터에 있어서, 상기 리본 변형률보다 작은 두 인자보다 많은 상기 실리콘의 피크 변형률은 ~0.36(±0.08)% 이다. 주어진 예비 변형률에 있어서 (도 13), 이 실리콘 변형률은 모든 리본 두께와 동일하다. 상기 리본 변형률보다 충분히 작은 실리콘의 피크 변형률 내에서의 결과로 생긴 기계적인 이점은 연신성을 획득하는데 있어서 결정적으로 중요하다. 뒤틀린 박막 필름은 항상 증발된 금속과 절연체 또는 PDMSD (여기에 설명된 대로, 미리 형성된 것과는 대조적으로 전사된 단결정 소자와 제품) 쪽으로 뽑아낸 스핀에서 관찰된다.
제조 후의 탄성체 기판에 적합한 압축력 있고 인장력 있는 변형률에 대한 파형 구조의 동적 응답은 잡아 늘이거나 압축 가능한 전자 제품에 있어 주요한 중요성이다. 이 처리과정의 기술을 드러내기 위해, 상기 리본의 큰 치수와 대등하도록 압축하게끔 또는 잡아 늘이게끔 상기 PDMS에 적용한 힘만큼의 AFM에 의해 파형의 Si 리본의 형상을 측정한다. 이 힘은 푸아송 효과에 기인하여 양쪽 리본을 따라 변형률을 만들어내고, 상기 리본들과 직각을 이룬다. 직각을 이루는 상기 변형률은 주로 리본들 사이의 영역에 있는 PDMS의 변형률을 초래한다. 반면에, 리본을 따라 형성된 변형률은, 상기 파동의 구조 변화에 의해 수용된다. 도 14A에 나타난 3-차원 높이 사진과 표면 프로파일은 압축되고, 흐트러지지 않고, 잡아 늘이거나 압축 가능한 (샘플 상의 위치와 얼마간 다른 곳으로부터 수집된) 상태의 예를 제안하고 있다. 이 경우 내지 다른 경우에 상기 리본은, 상기 리본들 (도 15) 사이의 영역에 의해 정의된 바와 같은 PDMS 표면의 흐트러지지 않은 위치의 아래 쪽에 놓은 파동 구조물의 대략 절반인 변형률 중에 사인 곡선의 (도 14A의 오른손 방향 프레임에 있는 선) 형상을 유지한다. 도 14B는 흐트러지지 않은 상태 (0)에 관한 압축력 있고 (음) 인장력 있는 (양) 인가된 변형률을 위한 파장과 진폭을 보여준다. 상기 데이터는 점 하나 당 많은 수 (>50)의 리본으로부터 수집된 AFM 양을 평균 낸 것과 일치한다. 상기 인가된 변형률은 PDMS 기판의 측정된 끝에서 끝까지의 크기 변화로부터 결정된다. 이 연구의 경우에 있어서, 사인 곡선의 파장 형상으로부터 평가된 폐곡선 적분과 마찬가지로 직접적인 표면 측량은 인가된 변형률과 리본 변형률 (도 16) 이 동일함을 보여주고 있다. (임계 변형률을 뺀 예비 변형률보다 큰 인장 변형에서 살아남은 작은 진폭 (<5nm) 파동은 초기의 좌굴화 처리과정 중의 Si의 근소한 미끄러짐에서 기인할 수 있다. 이 작은 (내지 0) 진폭 형상 내에서 계산된 실리콘의 피크 변형률과 리본 변형률은 실제 값을 과소평가했다.) 흥미롭게도, 상기 결과는 리본파의 인가된 변형률에 대한 물리적으로 다른 두 가지 응답을 나타낸다. 장력에 있어, 파동은 직관적이지 않은 방법에 의해 전개된다: 상기 파동은 인가된 변형률과 함께 인지할 수 있을 만큼 변화하지 않고, 후-뒤틀림 기술과 일치한다. 대신, 변형률을 수용하는 진폭에 변화가 있다. 이 형상에서, 실리콘 변형률은 PDMS가 잡아 늘었거나 압축된 만큼 감소한다; 이는 인가된 변형률과 예비 변형률이 동일할 때 ~0%에 도달한다. 반대로, 압축에 있어서, 인가된 변형률의 증가와 함께 파장은 감소하고 진폭은 증가한다. 이 기계적인 응답은 장력의 반응과 질적으로 다른 아코디언 주름관과 유사하다. 압축 상태 동안, 파장의 최고점과 최저점에서의 곡률 반경 감소로 인한 실리콘 변형률은 인가된 변형률과 함께 증가한다. 그러나, 도 14B에서 보여지듯이, 증가의 비율과 실리콘 변형률의 크기는 양쪽 모두 리본 변형률보다 훨씬 작다. 이 기술은 연신성을 가능하게 한다.
*파형의 형상과 일치하는 변형률의 형상에서 완전한 응답은 초기의 좌굴구조 상태에서의 파장의 값, λ0, 그리고 인가된 변형률 εapllied의 상관관계를 제공하는 다음과 같은 방정식에 의해 양적으로 표현될 수 있다.
Figure pat00007
(2)
이 인장/압축 불균형은, 예를 들어, PDMS와 압축 상태 동안 형성된 Si의 부조 영역 사이의 경미한, 가역적인 분리로부터 발생할 수 있다. 이 경우에 있어서, 이 불균형 반응을 나타내지 않는 시스템과 마찬가지로, 인장과 압축 양쪽 모두에 있어서 상기 파동 진폭 A는 적당한 변형률 (<10-15%) 에 유효한 단일 식으로써 주어진다.
Figure pat00008
(3)
A0는 초기의 좌굴 상태에 상응하는 값이다. 이 식은 도 14A에 보인 바와 같이, 어떠한 적정한 매개 변수 없이도 실험과 양적인 일치를 가져온다.
인장/압축 변형률을 수용하는 파형이 잔존할 때, 실리콘의 피크 변형률은 굽힘성에 의해 좌우되고 (33)에 의해 주어지고,
*
Figure pat00009
(4)
도 14B에서 곡률로부터 측정된 변형률과 바람직하게 일치한다. (도 18도 봐라.) 그러한 분석적인 식은 시스템이 실리콘을 파열시키지 않으면서 지탱할 수 있는, 인가된 변형률의 범위를 정의하는데 유용하다. 0.9%의 예비 변형률에 있어서, 만약 상기 실리콘 고장 변형률이 ~2% (압축 내지 장력 어느 한 쪽을 위한) 라고 가정하면, 이 범위는 -27% 내지 2.9%이다. 압축 및 인장 변형성의 바람직한 범위의 균형을 맞추기 위해, 예비 변형률의 레벨을 제어는 변형률 (즉, 거의 30%)의 상기 범위를 허용한다. 예를 들어, 3.5% (실험한 최대값)의 예비 변형률은 -24%에서 5.5%로 범위를 산출한다. 그러한 계산은 변형률의 극한 레벨에서조차 인가된 변형률이 리본 변형률과 동일하다고 가정함을 주지해야 한다. 실험적으로, 인가된 변형률이 리본으로 완전히 전사되게끔 변형률을 수용하기 위해 리본들의 말미와 리본들 사이를 넘어서는 PDMS의 역량으로 인해, 이러한 계산들은 종종 초과하기도 한다.
통상적인 처리과정 기술을 이용한 실리콘, 박막 금속 접촉 장치 그리고 절연 층에 있는 불순물의 패턴을 정의하기 위한 추가적인 단계인 제조 순서(도 10, 상위 프레임)의 도입부에서 포함된 실용적인, 잡아 늘이거나 압축 가능한 제품을 생산해냈다. 두 개 및 세 개의 단말기, 다이오드 그리고 트랜지스터는 각각 이런 식으로 제조되어, 진보한 기능성과 함께 회로에 기본적인 조립 블럭을 제공한다. 집적 리본 제품인 이중 전사 처리과정은 SOI를 하나의 변형되지 않은 PDMS 슬라브로 최초로 들어올리고, 그 다음 하나의 예비 변형률 PDMS 기판은 탐침을 위해 노출된 금속 접촉 장치와 함께 파형의 제품을 생성한다. 도 17A 및 17B는 광학 이미지와 PDMS에 적합한 변형률의 다양한 레벨을 위한 하나의 잡아 늘이거나 압축 가능한 pn-접합 다이오드의 전기 응답을 보여준다. 데이터의 분산 범위 내로 잡아 늘이거나 압축하는 제품의 전기적인 특성 내에서 조직적인 변화를 관찰할 수 없다. 상기 굴곡의 편차는 주로 탐침 접촉의 품질 내에서의 변화에 기인한다. 이 pn-접합 다이오드는 (역-바이어스 상태에서) 통상적인 정류장치뿐 아니라 광검출기나 광전지 장치로서도 이용할 수 있다. ~-1V의 역 바이어스 전압에서, 광전류 밀도는 ~35nA/㎠이다. 정 바이어스에서, 0.3의 충진률(fill factor)을 산출하는 단락-회로 전류 밀도 및 개방-회로 전압은 각각 ~17mA/㎠ 와 0.2V이다. 상기 응답의 형상은 표준(도 17B에 있는 고체 곡선)과 일치한다. 상기 제품의 특성은, 압축, 잡아늘이기, 그리고 제거의 ~100개 싸이클 이후(도 19)에서 조차 주목할 만큼 변화하지 않는다. 도 17C는 pn 다이오드, 그리고 하나의 게이트 절연체처럼 열 SiO2의 박막 집적 층 (40nm)과 함께 사용하는 것과 유사한 순서로 형성된 잡아늘이거나 압축가능한, 파형의 실리콘 쇼트키 장벽 MOSFET의 전류-전압 특성을 보여준다. 이 파형 트랜지스터의 전기적인 측정으로부터 얻은 상기 제품의 매개변수-선형 형상 이동속도 ~100㎠/Vs (있을 법한 접촉은 제한), 임계 전압 ~-3V-는 동일한 처리 조건을 사용하는 SOI 웨이퍼 상에 형성된 제품의 매개변수에 필적한다. (도 20 및 도 21). pn 다이오드와 마찬가지로, 이 파형 트랜지스터는 제품을 손상하거나 전기적 특성을 주목할 만큼 변경하지 않으면서 변형률의 큰 레벨까지 가역적으로 잡아 늘이거나 압축할 수 있다. 다이오드와 트랜지스터 양쪽 모두에 있어서, 제품의 말미를 넘어선 PDMS 안에 있는 변형률은 인가된 변형률보다 작은 제품 (리본) 변형률을 초래한다. 모든 연신성은 제품 연신성이 결합된 효력과 PDMS 변형률의 이러한 형에서 기인한다. 본 실험의 변형률보다 큰 압축 변형률에서, PDMS는 탐침하는 것을 어렵게 만든 방법으로 굽히는 경향이 있다. 보다 더 큰 인장력 있는 변형률에서, 리본은 파열되거나, 미끄러지고, 리본 길이 및 실리콘 두께에 따라 실리콘과 PDMS 사이를 접합하는 힘이 손상되지 않은 채로 남아 있다.
이런 잡아늘이거나 압축가능한 실리콘 MOSFET와 pn 다이오드는, 형성될 수 있는 '파형의' 전자 제품의 많은 종류 중에서 단지 두 개만을 나타낸다. 완전한 회로 시트 내지 박막 실리콘 평판은 또한 잡아늘이거나 압축 가능한 파형 형상의 단축 내지 2축으로 구조화할 수 있다. 더욱이 파형 제품의 유일한 기계적인 특성인 다수의 반도체에서 일어나는 전기적인 특성을 위한 변형률의 결합은, 기게적으로 조화된, 이례적인 전자 응답을 획득하기 위한 변형률 내에 있는 주기적인 변화를 활용하는 제품을 설계하도록 기회를 제공한다.
재료 및 방법
샘플 제조: Si 기판(Soitec, Inc.) 상의 SiO2 (145nm, 145nm, 200nm, 400nm, 400nm 내지 1㎛의 두께) 상의 Si(20, 50, 100, 205, 290 내지 320nm의 두께)로 이루어진 SOI(silicon-on-insulator) 웨이퍼. 이 경우, Si (Shin-Etsu) 상의 Si (~2.5㎛의 두께) 및 SiO2 (~1.5㎛의 두께)의 SOI 웨이퍼를 이용한다. 모든 경우, 상위 Si 층은 5 ~ 20 Ωcm 사이의 고유저항을 가지고, 붕소 (p-형) 내지 3가 인 (n-형)으로 도핑된다. 이 SOI 웨이퍼들의 상위 Si는, Si 리본 (5~50㎛의 폭, 15mm의 길이) (PlasmaTherm RIE, SF6 40sccm, 50mTorr, 100W)를 정의하기 위해 photolithoresist (AZ 5214 포토리지스트, Karl Suss MJB-3는 마스크 얼라이너(mask aligner)와 접촉)와 RIE(reactive ion etched, 에칭된 리액턴스 이온) 패턴으로 되어있다. 상기 The SiO2 층은 HF(49%) 내에서, 에칭 시간은 주로 Si 리본의 폭과 관계된 언더컷(undercut) 에칭에 의해 제거된다. 측면 에칭 비율은 통상적으로 2~3㎛/min이다. 폴리(디메틸실록산) (PDMS) 탄성 중합체 (Sylgard 184, Dow Corning) 의 슬라브는 주 성분을 혼합하고 10:1의 무게 비율로 약품을 경화하며, 2시간 이상 동안 70℃에서 내지는 12시간 이상 동안의 실온에서 경화함으로써 제조된다.
이 PDMS (1~3mm의 두께)의 평평한 슬라브들은 파형 구조를 만들게 하기 위해 에칭된 SOI 웨이퍼 상의 Si와 정각으로 접촉하도록 만든다. 이 접촉에 앞서는 PDMS의 제어된 확장을 새로 만드는 어떤 방법도, 상기 웨이퍼로부터의 이동 후에 수축이 뒤따른다. 본 발명자들은 세 가지 다른 기술을 검토한다. 첫 번째로, SOI 기판 접촉의 뒤를 잇는 PDMS의 기계적인 회전은 예비 변형률을 만들어냈다. 이 방법에 의해 파형의 구조가 만들어질지라도, 일률적이지 않은 파형의 주기와 진폭을 만드는 경향이 있다. 두 번째로, PDMS (열 팽창 계수 = 3.1*10-4 K-1) 를, 접촉 전 그리고 SOI로부터의 이동 후에 30℃ 와 180℃의 온도로 가열하고, 뒤이어 냉각함으로써 넓은 영역에 걸쳐 탁월한 일률성과 함께 고도로 재생 가능한 방식으로서 파형의 Si 구조를 생성했다. 이 방법과 함께, 온도를 변경함으로써 PDMS에 있는 예비 변형률을 매우 정확히 제어한다 (도 12). 세번 째 방법은 SOI와 접촉하기 전, 뒤이어 이동 후에 물리적으로 제거된 기계적인 장치와 함께 늘어난 PDMS를 이용한다. 열 접근과 마찬가지로, 이 방법은 바람직한 일률성과 복제 가능성을 가능하게 했지만, 열 방법과 비교해, 예비 변형률 레벨을 정교하게 조정하기 더 어렵다.
pn 접합 다이오드와 트랜지스터와 같은 제품을 위해, 증발된 전자 빔 (Temescal BJD1800)과 포토리지스트로 (에칭 또는 들어올림을 통해) 패턴 된 금속 층 (Al, Cr, Au)은 접촉 장치와 게이트 전극으로서 일하게 된다. SOD (Spin-on-dopants) (B-75X, Honeywell, p-형용 USA; P509, Filmtronics, n-형용 USA)는 실리콘 리폰을 도핑하는데 익숙하다. 우선, 상기 SOD 재료는 미리-패턴된 SOI 웨이퍼 위에 스핀-코팅 (4000rpm, 20초) 된다. PECVD(plasma-enhanced chemical vapor deposition; 플라즈마화학기상증착장치) (PlasmaTherm)에 의해 준비된 이산화 규소 층 (300nm)은 SOD 용 마스크로서 이용된다. 10초간 950℃에서 가열된 뒤, SOI 웨이퍼 상의 SOD와 마스킹 층 둘다 6:1 BOE (Buffered Oxide Etchant)를 이용해 에칭된다. 트랜지스터 장치를 위해, 열로 인해 성장한 (1100℃, 10~20분. 용광로 안에서 건조 산화는 고순도 산소와 함께 25nm 및 45nm 사이의 두께로 흐른다.) 이산화 규소는 게이트 유전체를 제공한다. SOI 기판 상에서 모든 제품의 처리과정 단계가 완전히 끝난 뒤, 집적화된 장치 구조와 함께 상기 Si 리본은 (통상적으로 폭이 50㎛, 길이가 15mm), SiO2 밑에 있는 층의 HF 에칭 상태 동안 제품 층을 보호하기 위해 포토리지스트 (AZ5214 내지Shipley S1818) 로 뒤덮힌다. 산소 플라즈마로 포토리지스트 층을 제거한 뒤, 평평한 PDMS (70℃, > 4시간) 슬라브는 어떠한 예비 변형률도 없이, 평평한 형상에서, SOI 기판으로부터 리본 장치를 제거하는 것이 익숙하다. 부분적으로 경화된 PDMS (주 성분을 혼합하고 약품을 경화한 뒤 실온에서 12시간 이상) 의 하나의 슬라브는 뒤이어 완전히 경화된 PDMS 슬라브 상에서 Si 리본 장치와 접촉한다. 뒤이은 이 슬라브의 이동으로 부분적으로 경화되었던 PDMS (70℃에서 가열함으로써)의 경화가 완료된 것은, 상기 장치를 최초의 PDMS 슬라브로부터 상기 새로운 PDMS 기판으로 전사한다. 실온으로 식히는 것과 관계된 축소는 탐침에 노출된 전극과 함께 파형의 장치를 생성하는 이동과 해체와 같은 예비 변형률을 생성한다.
측정: AFM (Atomic force microscopy) (DI-3100, Veeco) 는 파동의 특성 (파장, 진폭)을 정확히 측정하는 것에 익숙하다. 취득한 이미지로부터, 파형의 Si를 따라 존재하는 부분적인 프로파일은 통계적으로 측정되고 분석된다.
파형의 Si/PDMS의 기계적이고 전기적인 응답을 측정하기 위해, AFM및 반도체 매개변수 분석기 (Agilent, 5155C)와 함께 연신장치(home built stretching stage)가 사용되었다. 라만(Raman) 측정법은 He-Na 레이저로부터의 632.8nm 광선을 이용한 Jobin Yvon HR 800 분광기와 함께 수행된다. 상기 라만 스펙트럼은, 신호를 최대화하기 위해 구조의 길이를 따라 각 위치에서 조정되는 초점과 함께, 파형의 Si를 따라 1㎛의 간격으로 측정된다. 상기 측정된 스펙트럼은 피크 파수에 위치하도록 로렌츠(Lorentzian) 함수에 꼭 맞아야 한다. 현미경의 초점 위치 상에서 피크 파수의 약간의 상관 관계로 인해, 라만의 결과는 단지 압력 분배 내로 질적인 통찰력을 제공한다.
외곽선 길이, 리본 변형률과 실리콘 변형률의 계산: 본 실험에서 조사된 재료와 형상의 범위를 위해 상기 실험은, 파형의 Si이 단순한 사인 함수, 즉, y = Asin(kx) (k=2∏/λ)로 정확하게 나타내질 수 있다는 결과를 보여준다. 그리고 나서 외곽선 길이는
Figure pat00010
로 산출된다.
형 Si의 상기 리본 변형률은
Figure pat00011
를 이용해 산출한다. 실리콘의 피크 변형률은 파동의 최고점과 최저점에서 발생하고,
h는 Si의 두께, Rc는 최고점이나 최저점에서 곡률 반경인
Figure pat00012
를 이용해 계산,
n은 정수이고, y''는 x의 2차 도함수인
Figure pat00013
로부터 주어진다.
실질적인 형상에 사인 근사 함수를 사용할 때, 실리콘의 피크 변형률은
Figure pat00014
에 의해 주어진다. 도 12는 예비 변형을 생성할 때 사용된 온도의 함수인 파장을 보여준다. 도 13에 나타난 바와 같이, 피크 변형률은 파동 진폭과 두께 상의 파장 (A ~ h, λ~ h)의 선형적인 상관관계에 의한 Si의 두께 h와 관계가 없다. 도 15는 파형의 구조는 리본 사이의 PDMS 표면의 레벨과 관계있는 거의 동일한 위와 아래의 전치를 포함한다. 상기 실리콘 리본 변형률은 여기(도 16)에서 실험한 시스템을 위해 인가된 변형률과 동일하다.
아코디언 주름관 모델: 압축 상태에서 실리콘을 PDMS로부터 분리할 때, 상기 시스템은 좌굴 구조보다는 아코디언 주름관 구조에 의해 좌우된다. 주름관의 경우에, 압축 인가된 변형률 (εapplied)는 λo(1+εapplied)이며, 여기서 λ는 식 (2)로 표현된 것과 같이 변형되지 않은 구성에서의 파장이다. 압축력 있는 변형의 전/후에, 실리콘 리본의 외곽선 길이는 거의 동일하기 때문에, 본 발명자들은 파동 진폭인 A를 결정하기 위해 다음과 같은 관계를 이용할 수 있다.
Figure pat00015

이 식은 점근적인 해법을 가지고 있다.
Figure pat00016
,
Figure pat00017
미세한 압축 변형률에서, 이 식은 PDMS로부터 Si를 분리하는 것이 불가능한 경우에도 적용할 수 있고 상기 시스템은 좌굴 구조를 따르는, 식 (3)으로 줄일 수 있다. 실리콘의 피크 변형률은
Figure pat00018
의 식으로 주어진다.
적당한 압축 변형률을 위해, 이 식은 대략 (4)의 식과 동일하다.
파동 진폭과 같이 실리콘의 피크 변형률은, 적당히 인가된 변형률의 한계 내에서, 주름관과 좌굴 모델 양쪽 모두와 기능적인 형상이 거의 동일하다. 도 18은 위와 같은 식과, 식 (4)에 따라 계산된 피크 변형률을 보여주고 있다.
장치 특성: 하나의 반도체 매개 변수 분석기 (Agilent, 5155C)와 통상적인 탐침 위치는 파형의 pn 접합 다이오드와 트랜지스터의 전기적인 특성을 위해 사용되었다. pn-다이오드의 광선 응답은 광학 동력 미터 (Ophir Optronics, Inc., Laser Power Meter AN/2) 에 의해 측정된 바와 같이 ~ 1W/㎠의 조도 세기 이하로 측정된다. 잡아 늘이고 압축하는 동안 및 그 뒤에 제품을 측정하기 위해 기계적 장치를 이용한다. 상기 처리 과정의 가역성을 조사하기 위해서는, 환경 조명에서 ~100 싸이클 이전과 이후에 pn 다이오드의 압축 (~5% 변형률까지), 잡아늘임 (~15% 변형률까지), 그리고 제거의 세 가지를 측정해야 한다. 도 19는 그 결과를 보여주고 있다. 도 20 및 도 21은 이미지, 약도 그리고 파형 트랜지스터로부터의 제품 치수를 보여준다.
실시예 2: 탄성체 기판 상의 고성능 전자제품을 위한 좌굴형상의 GaAs 리본 및 파형의 GaAs 리본
서브미크론의 범위 내에서 두께가 있는 단결정 GaAs 리본과 잘 정의된 '파형의' 및/내지 '좌굴된' 형상이 제조되었다. 그에 기인한, 하나의 탄성체 기판 표면 위 내지는 그에 박힌 구조는, GaAs 그 자체보다 큰 10번 이상, 변형률이 >10%이 되는 가역적인 연신성과 압축성을 나타내고 있다. 이 구조로 된 GaAs 리본에 접촉하는 오믹과 쇼트키를 통합함으로써, 고성능의 잡아늘이거나 압축 가능한 전자 제품 (예를 들어 MESFET(metal-semiconductor field-effect transistors))을 얻을 수 있었다. 이러한 종류의 전자 시스템은, 혼자 내지는, 연신성, 극심한 유연성 또는 복잡한 곡선의 형상을 가진 표면을 따르기 위한 능력과 함께 고주파 동작을 요구하는 응용을 위한 회로를 형성하기 위해, 유사하게 디자인된 실리콘, 절연체 및/내지 금속 재료와 혼합해 사용할 수 있다.
전통적인 마이크로 전자공학에서의 실행 성능은 주로 속도, 전력 효율 그리고 집적 레벨로서 측정된다. 전자공학의 더 최근의 양식은 다른 처리과정, 통상적이지 않은 기판 (예를 들어, 저렴한 플라스틱, 호일, 종이) 상에서 집적화를 획득하기 위한 능력 또는 넓은 영역에 걸친 능력에 의해 대신 추진되는 것이다. 예를 들어, X-ray 의학 진단의 새로운 양식은 원하는 조직을 디지털 이미지화하기 위해 신체를 정각으로 둘러싸는 넓은 영역 화상진찰로서 획득할 수 있다. 경량의 벽-사이즈 디스플레이 또는 센서는 설계 디자인을 위해 새로운 기술을 제공하는 다양한 표면과 표면 형상에 배치될 수 있다. 유기 분자, 중합체, 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 나노 와이어, 그리고 마이크로구조의 리본을 포함하는 다양한 재료는, 본 응용 및 다른 응용을 지원할 수 있는 박막 필름 전자공학형 반도체 채널처럼 제공할 수 있도록 조사되어 왔다. 이 재료는 트랜지스터를 이동성으로 인해 넓은 범위 (즉, 10-5 부터 500 cm2/V＊s까지) 에 이를 수 있도록 하고, 기계적으로 굽힐 수 있는 박막 필름이 유연한 기판 상에서 포맷할 수 있다. 큰 간극의 InSAR (interferometric synthetic aperture radar)와 RF(라디오 주파수) 감시 시스템 같은 고속 동작을 요구하는 응용은 훨씬 높은 이동성을 가지는 GaAs, 또는 InP와 같은 반도체를 요구한다. 단결정 혼합 반도체의 깨지기 쉬운 성질은 고속의, 유연한 트랜지스터를 제조하기 위해서 극복되어야만 하는 다수의 제조 문제점을 생성한다. 고-품질의 벌크 웨이퍼로부터 생성된 인쇄 GaAs 와이어 배열를 이용함으로써 MESFET를 만들기 위한 실용적인 접근법을 확립했다. 이 제품은 바람직한 기계적인 유연성과 거의 2GHz인 f T 를 나타낸다. 이 예는 GaAs 그 자체(~2%)의 고유 산출 지점을 상당량 초과하는 변형률 (~10%) 의 레벨로, 굽힘성 뿐 아니라 기계적인 연신성도 제공하는 특별한 형상으로 설계된, MESFET (와이어 제품과는 반대인) 를 바탕으로 한 GaAs 리본을 보여주고 있다. 잡아늘이거나 압축가능한 고성능 전자 제품 형태의 결과는 굽힙성의 극도로 높은 레벨과 곡선의 표면과 함께 정각으로 집적화 할 수 있는 능력을 제공할 수 있다. 이 GaAs 시스템의 실시예는 네가지 중요한 방법으로 '파형의'라고 표현된 실리콘을 확장한다: (i) 하나의 재료인 GaAs의 연신성은 실용적인 표현으로, Si보다 구조적으로 더 깨지기 쉬움을 나타낸다, (ii) 이 전에 '파형'으로 표현된 구조의 연신성을 위해, 새로운 '좌굴' 형상은 함께 또는 독립적으로 사용될 수 있음을 소개하고 있다, (iii) 잡아 늘이거나 압축 가능한 제품 (즉, MESFET)의 새로운 종류를 획득할 수 있고 (iv) 더 큰 범위에 걸친, 그리고 실리콘에서 획득한 것보다 크게 잡아늘이거나 압축할 때의 잡아늘이기를 나타내고 있다.
도 22는 폴리(디메틸실록산) (PDMS)로 만들어진 탄성체 기판 상의 잡아늘이거나 압축 가능한 GaAs 리본을 제조하기 위한 단계를 나타낸다. 상기 리본은 다중의 에피택시 층과 함께 GaAs의 고-품질 벌크 웨이퍼로부터 생성된다. 상기 웨이퍼는 Si-GaAs (semi-insulating GaAs) 웨이퍼 상의 200-nm 두께의 AIAs 층의 성장과 뒤이은 두께가 150nm인 SI-GaAs 층과 두께가 120nm인 Si-도핑된 n-형 GaAs 층 그리고 4＊1017 cm-3 의 캐리어 농도의 순차적인 침전물에 의해 준비된다. 결정 구조 방위로 (001)에 평행하게 정의된 포토리지스트 라인의 패턴은 (GaAs와 AIAs를 둘다 포함한) epilayers의 화학적 에칭을 위해 마스크처럼 제공되었다. H3PO4 및 H2O2 의 수용성 에칭액과 함께 이방성 에칭은 이 상위 층을 포토리지스트로 정의된 길이와 방위와, 웨이퍼 표면과 관계있는 예각으로 형성된 측면과 함께 각각의 장벽으로 고립시킨다. 이방성 에칭 다음에 포토리지스트를 제거하고 곧이어 (에탄올과 49% 수용성 HF 사이의 부피는 2:1인) HF의 에탄올 용액에 있는 웨이퍼를 적힘으로써, AIAs 층과 GaAs의 리본을 제거한다(n-GaAs/SI-GaAs). 이 단계를 위해 물 대신 에탄올을 사용하는 것은, 건조하는 동안에 생긴 모세관 압의 활동에서 기인한 깨지기 쉬운 리본 내에서 발생할 수 있는 크래킹을 감소시킨다. 물 보다 작은 에탄올의 표면 장력은 또한 GaAs 리본의 공간 설계 내의 건조-유도 무질서를 최소화한다. 다음 단계에서, 제거된 GaAs 리본과 함께 상기 웨이퍼는 잡아늘어난 방향을 따라 리본과 함께 PDMS의 먼저 잡아늘이는 평평한 슬라브의 표면에 접촉한다. 이 경우, 반 데르 발스 힘은 PDMS와 GaAs 사이의 상호 작용을 좌우한다. 더 강한 상호 작용의 힘을 요구하는 경우, GaAs 위로 SiO2의 얇은 층을 침전시키고, PDMS는 접촉 바로 직전에 오존 유도 자외선에 노출된다. 상기 오존은 브리징 실록산 -Si-O-Si- 결합을 형성하기 위해 접촉하는 SiO2 의 표면과 위에서 반응하는 PDMS의 표면 상에 -Si-OH 그룹을 생성한다. 침전된 SiO2는 리본 측벽의 형상 때문에 각 리본의 모서리에서 비연속적이다. 약하고 강한 결합 순서 양쪽 모두에 있어서, 웨이퍼 모체로부터의 PDMS 박리는 PDMS의 표면으로 모든 리본을 전사한다. PDMS에서 예비 변형을 느슨하게 하는 것은 큰 스케일 좌굴의 자연스러운 변형을 이끌어내고/거나 리본을 따라 사인 곡선의 파를 구조화한다. 상기 리본의 형상은 스탬프, PDMS와 리본 사이의 상호작용, 그리고 리본의 휨 강도로 제공된 (△L/L으로 정의된) 예비 변형에 크게 의존한다. 여기에 조사된 리본을 위해 작은 예비 변형 (<2%)은, 강하고 약한 상호 작용 양쪽 모두를 위한 상대적으로 작은 파장과 진폭 (도 22 오른쪽, 중간 그림) 과 함께, 높은 사인 곡선 '파동'을 새로 만들어낸다. GaAs에 있는 이 형상은 Si에 나타난 것과 유사하다. 상기 리본과 기판 사이에 강한 결합 상호 작용이 존재하는 파동의 유사한 형태를 만들어내기 위해 보다 높은 예비 변형 (예를 들어 최대 ~15%까지) 이 제공될 수 있다. 상대적으로 큰 진폭과 너비와 함께 비주기적인 '좌굴'을 이루는 다른 형태의 형상은, 약한 상호작용의 세기와 큰 예비 변형(도 22 오른쪽, 상위 프레임)의 경우에 형성된다. 게다가, 본 결과는 -좌굴과 파동- 두 종류의 구조가 휨 강도가 (예를 들어, 제품 구조와 연관된 두께의 변화에 기인한) 그의 길이에 따라 변하는 단일 리본 안에 공존할 수 있음을 보여준다.
도 23은 PDMS (~5mm의 두께)와 리본의 강한 결합으로 형성된 270nm의 두께 (n-GaAs 와 SI-GaAs 층 양쪽 모두를 포함하는)와 100㎛의 폭 (본 실시예에서 논의된 모든 리본은 100㎛의 폭을 가진다) 을 가진 GaAs 파의 현미경 사진 몇 개를 보여준다. 상기 제조는 GaAs 위에서 2-nm Ti 와 28-nm SiO2 층을 사용하는 강한 결합을 위한 순서를 따른다. ~1.9% (PDMS의 열적 응답으로부터 계산된)의 2축성 예비 변형은 결합 바로 직전과 결합 동안에 열적 팽창(오븐에서 90까지 가열)에 의해 PDMS 안에서 만들어진다. 이 가열은 또한 접촉 면의 실록산 결합 형성을 촉진한다. GaAs 리본을 전사한 뒤에 PDMS를 실온(~27℃)으로 냉각함으로써 예비 변형을 제거한다. 도 23의 A, B 그리고 C 프레임은 이미지가 동일한 샘플로부터 각각 광학 현미경, 주사전자 현미경 (SEM, scanning electron microscope), 그리고 원자력 현미경 (AFM, atomic force microscope)에 의해 수집됨을 보여준다. 상기 이미지들은 GaAs 리본에 있는 주기적인 형상, 파형 구조를 나타낸다. 상기 파동은 AFM 이미지 (도 23D)로부터 라인 컷(도 23E와 23F)을 평가함으로써 양적으로 분석된다. 상기 리본의 세로 방향과 평행한 상기 외곽선은 주기적인, 사인파와 꼭 맞게 계산된 것과 일치하는 파형의 프로파일을 분명히 보여준다. (도 23E에서 밑줄) 이 결과는 일률적인, 얇은, 준극한(semi-infinite) 저 비율 지지대 위에서의 박막 고 비율 층 내에서 최초의 뒤틀린 형상의 비-선형 분석과 일치한다. 피크에서 피크로의 진폭과 이 함수와 관계된 파장은 각각 2.56과 35.0㎛로 결정되었다. 스탬프 (즉, 파장) 위에 있는 급접한 두 피크 사이의 수평적인 거리의 비율로부터 리본 변형률로서 참조된 피크 (즉, AFM에 의해 측정된 표면 거리) 사이의 실질적인 외곽선 길이로 계산된 상기 변형률은, PDMS에 있는 예비 변형보다 작은 값 (즉, 1.3%)을 산출한다. 이 차이는 PDMS의 낮게 깎인 비율과, PDMS 기판의 길이보다 짧은 GaAs 리본의 길이와 관련있는 island 효과에서 기인할 수 있다. 최고점 및 최저점을 통해 GaAs 변형률의 최대값으로 참조하는 GaAs 리본의 표면 변형률은, 리본 두께와 k가 곡률인 kh/2에 따른 파동의 최고점 내지 최저점에서 곡률의 반경으로부터 평가된다. 이 평가에서, GaAs의 비율과 비교해 (Young의 GaAs 비율: 85.5 GPa 대 PDMS의 GaAs 비율: 2 MPa) PDMS의 비율이 작기 때문에, PDMS는 하나의 n분-극한 지지대로 취급받아, GaAs을 향한 PDMS 스탬프에 있는 변형률의 직접적인 공헌은 무시된다. 도 23E의 데이터를 위한, GaAs 변형률의 최대값은 리본 변형률 (즉, 1.3%)보다 작은 두 인자보다 많은 ~0.62%이다. 이 기계적인 장점은 Si 파를 위해 만들어진 것과 유사한 물리적 현상과 함께 GaAs 리본에 있는 연신성을 제공한다.
도 23F에 나타나있듯이, 리본의 상기 최고점과 최저점 영역은 각각 원 PDMS 표면의 외곽선 레벨 (초록색 곡선의 오른쪽 부분) 보다 높거나 낮다. 상기 결과는 GaAs 아래의 PDMS는 최고점과 최저점 각각에서 GaAs에 의해 PDMS로 전해진 상승 및 하강 힘의 결과로서 하나의 파형 프로파일을 채택하는 것을 제안하고 있다. 상기 파동의 피크 근처 PDMS의 정확한 형상은 바로 구하기는 어렵다. 본 발명자는 또한, 상승 변형에 더하여 푸아송(Poisson) 효과로 인한 측면 네킹 또한 존재함을 의심하고 있다. PDMS 스탬프 상의 리본파은 PDMS로 인가된 변형 (소위 '인가된 변형률'은 잡아늘임은 양으로, 그리고 압축은 음으로 각각 표시했다.) 에 의해 잡아늘이거나 압축할 수 있다. 도 23A 및 23B의 삽입은, 상대적으로 작은 잡아늘임 변형률 (즉, ~1.5%)가 인가된 그들의 원래의, 평평한 형상으로 변형된 리본의 이미지를 보여준다. 초과 변형률이 GaAs의 결핍 변형률에 도달할 때의 리본 파손의 결과로, 잡아늘임은 평평한 GaAs 리본으로 인장 변형을 더 전사한다. 기판으로 인가된 압축 변형률은 리본파의 파장을 감소시키고 진폭을 증가시킨다. 피크에서 구부릴 수 있는 변형률이 결핍 변형률을 초과할 때 압축 내의 결핍이 발생한다. 파장의 변화는 변형률과 더불어 실리콘에 있는 종전의 관찰 결과와 일치하고, 이상적인 모델에서 획득한 예보된 파장 침입과는 다르다.
GaAs 리본파의 연신성은 (열적 팽창과 반대되는) 기계적인 단계의 이용을 통해 PDMS로 인가된 예비 변형률을 증가함으로써 개선될 수 있다. 예를 들어, 7.8%의 예비 변형률과 더불어 PDMS 스탬프의 표면으로 SiO2와 함께 GaAs를 전사하는 것은 GaAs에서 어떠한 관찰 가능한 크래킹 없이도 리본파를 발생시킨다 (도 24A). 이 경우, 피크에서의 굽힘 변형률은 GaAs의 결핍 변형률 (즉, ~2%) 보다 작은 ~1.2%로 산정된다. 낮은 에비 변형률의 경우와 유사하게, 리본파는 시스템이 잡아늘여지거나 압축될 때 아코디언과 비슷하게 반응한다: 파장과 진폭은 인가된 변형률을 수용하도록 변화한다. 도 24A에 나타나있듯이, 상기 파장은 상기 리폰이 평평하게 될 때까지 인장 변형과 함께 증가하고, 리본이 파손될 때까지 압축 변형과 함께 감소한다. 이 변형은 완전히 가역적이고, PDMS 상의 GaAs의 측정가능한 어떠한 미끄러짐도 포함하지 않는다. 약한 결합과 훨씬 낮은 에비 변형과 함께 Si 리본에서 관찰된 조심스러운 불균형 반응과는 대조적으로, 상기 파장은 압축과 인장 (도 24B의 검은 선과 기호를 보라) 양쪽 모두에 있어서 인가된 변형률과 더불어 선형적으로 변화한다.
실질적인 응용에 있어서, GaAs 리본과 제품을 그들의 연신성을 유지하는 방법으로 분리하는 것은 유용할 수 있다. 하나의 가능성을 지닌 간단한 시범과 마찬가지로, PDMS 안에서 리본을 내장하기 위한, 하나가 도 24A에 나타난 것과 같은 샘플 위로, PDMS 프리폴리머를 주조하고 가공한다. 상기 내장형 시스템은 비내장형 시스템과 유사한 기계적 반응을 나타내는데, 즉, 시스템을 잡아늘이는 것은 파장을 증가시키고, 시스템을 압축하는 것은 파장을 감소시킨다 (도 24B에서 빨간 선과 기호). PDMS의 두 번째 층 가공에서 기인한 수축은 추가적인 변형률 (~1%)의 다소 적당한 양을 발생시킨다. 이 변형률은 리본파의 파장에서 약간 감소한 결과로 발생했고, 그 때문에 연신성의 범위를 약간 확대했다. 도 24B는 그 차이를 보여주고 있다. 전체적으로, ~7.8%의 예비 변형률과 함께 상기 시스템은, GaAs 안에서 어떠한 가시 파손의 유발하지 않고도 변형률을 ~10%까지 잡아늘이거나 압축할 수 있다.
PDMS 기판 상의 GaAs 리본파는, MESFET 그리고 PDMS로 전사되기 전에 웨이퍼 상에서 금속화 및 처리과정을 통해 형성 전극과 마찬가지로 고성능 전자제품을 제조하는데 이용될 수 있다. 이 금속 층은 공간적으로 종속된 방법으로 상기 리본의 휨 강도를 변화 시킬 수 있다. 도 25A는 ~1.9%의 에비 변형률과 함께 PDMS 기판으로 전사된 다음, 오믹 조각 (소스 및 드레인 전극) 및 쇼트키 접촉 장치 (게이트 전극)과 함께 집적화된 GaAs 리본을 보여준다. 상기 오믹 접촉 장치는, 흐르는 N2와 더불어 석영 튜브 내 높은 온도 (즉, 1분간 450℃)에서 웨이퍼의 순차적인 단련과 함께 석판술로 정의된 마스크를 통해 원 웨이퍼 상에 형성된 AuGe (70 nm)/Ni (10 nm)/Au (70 nm)를 포함하는 금속 더미를 구비한다. 이 오믹 세그먼트는 길이가 500㎛이다. 근접한 두 오믹 접촉 장치 사이의 거리는 500㎛ (즉, 채널 길이)이다. 240㎛ 길이 (즉, 게이트 길이)를 가진 쇼트키 접촉 장치는 사진 석판으로 설계된 마스크와 반대 방향에 전자-빔 증발을 통해 75-nm Cr 층 및 75-nm Au 층에 곧바로 침전됨으로써 발생된다. 상기 전극은 GaAs 리본과 동일한 너비, 즉, 100㎛를 가진다; 그들의 상대적으로 큰 사이즈는 탐침을 용이하게 한다. 전극과 반도체 채널의 수치는 강화된 제품 성능을 얻기 위해 상당히 감소될 수 있다. 도 25A에 보인 바와 같이, 이러한 잡아늘이거나 압축 가능한 GaAs MESFET는 오직 전극이 없는 영역에서만 단기의, 주기적인 파동을 나타낸다. 두꺼운 영역에서 파동의 부재는 주로 금속과 관계있는 추가적인 두께에서 기인한 확대된 휨 강도로 인한 것일 수 있다. 주기적인 파동은 ~3% 보다 큰 예비 변형을 이용함으로써 두꺼운 영역에서 시작된다. 그러나, 이 경우 상기 리본은 결정적인 결점 및/내지 이 모서리 근처의 높은 피크 변형률에서 기인한 금속 전극의 모서리에서 파손되는 경향이 있다. 이 실패 모드는 연신성을 제한한다.
이 제한을 피하기 위해, 상기 실록산 결합을 제거함으로써 상기 MESFET와 상기 PDMS 사이의 상호작용을 감소시켰다. 이런 시료들에 대하여, PDMS 표면으로부터 상기 리본의 물리적 박리 때문에 상대적으로 큰 너비 및 진폭을 갖는 큰, 비주기적 좌굴에 >3%의 예비 변형이 형성되었다. 도 25B는 상기 장치의 더 얇은 영역에서 형성되는 ~7%의 예비 변형률을 갖는 큰 좌굴의 제조와 같은 이런 형태의 시스템을 나타낸다. 상기 수직 방향의 선에 의해 나타낸, 상기 박리는 오믹 스트립스를 갖는 더 두꺼운 부분을 약간 확장시키는 것처럼 보인다. 상기 리본에 따른 변화 대비는 곡면을 이루는 GaAs 조각을 통해 빛의 통과와 연관된 반사 및 굴절에 기여한다. 상기 SEM 사진은 상기 아크형 좌굴 및 평형한, 비교란된 PDMS의 형성을 명백히 보여준다. 이들 좌굴은 오믹 접촉을 갖는 상기 측면에 꼬리를 갖는 비대칭 프로파일(빨간색 곡선으로 나타낸)로 나타난다. 이 비대칭은 개별적 트랜지스터에 대해 오믹 스트립스 및 쇼트키 접촉의 동등하지 않은 길이(500 ㎛ 대 240 ㎛)에 영향을 미칠 수 있다. 이런 종류의 좌굴형 MESFET는 ~6% 및 ~7% 사이의 적용된 잡아 늘이는 변형으로 원래 평평한 상태(도 25D)로 잡아 늘여질 수 있다. 그러나, 도 25B에 나타낸 시스템은 압축됨으로써 약한 접합 때문에 더 큰 좌굴을 형성하기 위해 PDMS 표면으로부터 연속하여 리본이 박리된다. 앞서 기술된 과정에 따른 PDMS에 이런 장치의 내삽은 이런 형태의 조절되지 않는 작동을 제거시킨다. 도 25B는 액체 PDMS 전구체가 상기 좌굴 하부에 있는 틈을 채우는 시스템을 나타낸다. 전체적으로 둘러싼 PDMS는 상기 리본들을 가두어, 이들이 미끄러져 박리되는 것을 막는다. 상기 내삽된 장치는 상기 리본의 파괴 없이 ~6%의 변형률까지 가역적으로 잡아 늘이거나 압축될 수 있다. 상기 내삽된 시스템이 -5.83%로 압축되었을 때(도 25E의 상부 프레임), 금속 전극을 갖는 영역뿐만 아니라 좌굴 영역에 새로운 주름으로서 주기적, 소형 파형이 형성됨은 중요하다. 상기 큰 좌굴의 조합에서, 이들 새로운 소형 파형의 형성은 압축성을 향상시킨다. 상기 시스템을 잡아 늘이는 것은 어느 정도 이들 좌굴들을 평형하게 하는 것을 가능하게 하도록 상기 PDMS를 압축 및 잡아 늘이는 좌굴 영역에 힘을 가하며, 이로 인해 계획된 리본의 길이가 인장된다(도 25E의 하부 프레임). 이들 결과는 상기 파형과 다른 기하 구조의 큰 좌굴을 갖는 내삽된 장치는 상기 파형 접근으로부터 조합되거나 독립하여 사용될 수 있는 연신성 및 압축성을 성취하는 것을 촉진시키는 방법을 나타냄을 의미한다.
상기 좌굴 장치의 성능은 소스에서 드래인까지 전류 흐름을 검침함으로써 측정될 수 있다. 도 26A는 평평한 PDMS 스탬프를 사용하여 픽업하여 4.7%의 예비 변형률을 갖는 PDMS 기판 위에 전사 인쇄된, 웨이퍼 상에 제조된 GaAs 리본 장치를 나타낸다. 이 형태에서, 상기 금속 전극은 전기적 프로빙을 위해 공기로 노출된다. 상기 예비변형된 PDMS가 3.4%의 변형률로 이완된 후에, 주기적 작은 파형이 상기 MESFET의 박막 영역에 형성된다(도 26A: 위에서부터 두번째 프레임). 상기 예비 변형된 PDMS 스탬프가 완전히 이완되었을 때, 순수한 GaAs의 각 부분에서 상기 작은 파형은 개벌적인 큰 좌굴 내부에서 합쳐진다(도 26A: 위에서부터 세번째 프레임). 상기 좌굴 장치는 4.7%의 잡아 늘이는 변형률을 갖는 평평한 상태에서 잡아 늘어날 수 있다(도 26A: 하부 프레임). 상기 0.0%의 변형률을 갖는 동일한 장치의 IV 곡선(도 26A: 위에서부터 세번째 프레임) 및 4.7%(도 26A: 하부 프레임)은 도 26B에 각각 빨간색 및 검은색으로 플롯(plott)된다. 상기 결과는 PDMS 기판상에서 좌굴형 MESFET의 소스에서 드레인으로의 전류 흐름은 게이트에 적용된 전압으로 잘 조절될 수 있으며, 상기 적용된 잡아 늘이는 변형은 장치 성능에 별 영향을 미치지 않음을 나타낸다.
요약하면, 이 실시예는 PDMS 탄성체 기판 위에 및 기판 내에 내삽된 '좌굴형' 및 '파형' GaAs 리본을 형성하기 위한 접근을 나타낸다. 이들 리본의 기하학적 형태는 제조에 사용된 예비 변형의 레벨, 상기 PDMS과 리본 사이의 상호작용 세기, 및 사용된 재료의 두께 및 형태에 의존한다. GaAs 다중층 적층의 좌굴형 및 파형 리본 및 완전힌 형성된 MESFET 장치는 그의 변형을 상기 재료에 스스로 전사시키는 것 없이 적용된 변형을 조절할 수 있는 기하구조 조절 능력 때문에, 압축성/인장성의 큰 레벨을 나타낸다. GaAs와 같은 고유 깨지기 쉬운 재료에서 기계적 인장성(및, 그 결과, 초구부림성 같은 다른 흥미로운 기계적 특성)의 큰 레벨의 성공적인 실현은 넓은 범위의 다른 재료 부류에서 적합가능한 유사한 단계를 제공한다.
상기 열에 의해 유발된 예비 변형은 PDMS 스탬프의 열팽창 때문이며, 이는 αL=3.1×10-4 ㎛/㎛/℃의 부피 선형 열팽창계수를 갖는다. 한편, 상기 GaAs의 열팽창계수는 단 5.73×10-6 ㎛/㎛/℃이다. 따라서 PDMS상에서 90 ℃에서 제조되고 27 ℃까지 냉각한 상기 시료의 상기 예비 변형(상대적으로 GaAs 리본)은 ΔαL×ΔT=(3.1×10-4-5.73×10-6)×(90-27)=1.9% 에 따라 결정된다.
방법: 고객이 디자인한 에피텍셜 층을 갖는 GaAs 웨이퍼는 IQE사, 베들레헴, PA로부터 구입되었다. 상기 리소그라피 공정은 AZ 포토레지스트, 즉, 각각 양의 및 음의 이미징에 대해 AZ 5214 및 AZ nLOF 2020을 사용하였다. 상기 포토레지스트 마스크 패턴을 갖는 GaAs 웨이퍼는 얼음물 배쓰에서 냉각된 에칭액(4 mL H3PO4 (85 wt%), 52 mL H2O2 (30 wt%), and 48 mL 탈이온수)에서 이방성으로 에칭되었다. 상기 AlAs 층은 희석된 HF 용액(Fisher® Chemicals)과 함께 에탄올(1:2 부피비)에 용해시켰다. 모체 웨이퍼 상에 상기 시료와 풀린 리본을 흄후드(fume hood)에서 건조하였다. 상기 건조된 시료는 이온빔 증발기의 반응기(Temescal FC-188)c 안에 넣고 2 nm Ti 및 28 nm SiO2의 층을 순차적으로 코팅하였다. AlAs 층을 제거하기 전에 이온빔 증발에 의해 상기 NESFET 장치를 위한 재료들을 증착하였다. 5 mm 이하의 두께를 갖는 PDMS 스탬프는 (트리디차플루오고-1-1-2-2-테트라하이드로옥틱)1-트리클로로실란의 단층을 갖는 예비 변형된 실리콘 웨이퍼의 일부분 위에 저율 PDMS(A:B=1:10, Sylgard 184, Dow Corning)의 혼합물을 붓고 65 ℃에서 4시간동안 열을 가함으로써 제조하였다. 강한 접합을 발생시키기 위해, 상기 스탬프를 UV 광선에 5분간 노출시켰다. 전사 공정에서는, 상기 스탬프는 열팽창(오븐에서) 및/또는 기계적 힘을 통해 잡아 늘여졌다. 풀린 리본을 갖는 상기 웨이퍼는 그다음 상기 잡아 늘어난 PDMS 스탬프 표면상에서 얇게 잡아 늘여지며, 또한 상승된 온도(요구된 예비 변형에 의존한)에서 5분간 접촉한 상태로 놓아두었다. 상기 스탬프로부터 모체 기판은 박리되고, 모든 리본은 스탬프에 전사되었다. 상기 스탬프에 적용된 예비 변형은 상온으로 냉각 및/또는 기계적 힘이 제거됨으로써 풀어지며, 그 결과 상기 리본을 따라 파형 프로파일이 형성되었다. 기계적 측정에서, '파형' 및 '좌굴형' GaAs 리본을 갖는 PDMS를 잡아 늘이는 것뿐만 아니라 압축하기 위해 특별 디자인된 stage를 사용하였다.
실시예 3: 2차원의 잡아 늘이거나 압축가능한 반도체
본 발명은 서로 수직으로 배향된 방향을 포함하는 한 방향 이상에서 잡아늘임, 압축 및/또는 구부러짐이 가능한 잡아 늘이거나 압축가능한 반도체 및 잡아 늘이거나 압축가능한 전자 장치를 제공한다. 본 발명의 일면에 따른 잡아 늘이거나 압축가능한 반도체 및 잡아 늘이거나 압축가능한 전자 장치는 한 방향 이상에서 잡아 늘임 및 압축될 때, 좋은 기계적 및 전기적 성질을 나타낸다.
도 27A-C는 2차원에서 연신성을 나타내는 본 발명에 따른 잡아 늘이거나 압축가능한 실리콘 반도체의 다른 확대율에서의 사진을 나타낸다. 상기 도 27A-B에 나타낸 잡아 늘이거나 압축가능한 반도체는 열팽창을 통해 탄성체 기판을 예비 변형함으로써 제조되었다.
도 28A-C는 2차원에서 연신성을 나타내는 본 발명에 따른 잡아 늘이거나 압축가능한 실리콘 반도체의 3가지 다른 구조 형태의 사진을 나타낸다. 상기 나타낸 바와 같이, 도 28A에서의 반도체 구조는 모서리; 선형파형을 나타내고, 도 28B에서의 반도체 구조는 헤링본 파형을 나타내며, 및 도28C에서의 반도체 구조는 불규칙 파형을 나타낸다.
도 29A-D는 열팽창을 통해 탄성체 기판을 예비 변형함으로써 제조된 본 발명의 잡아 늘이거나 압축가능한 반도체 사진을 나타낸다.
도 30은 열팽창을 통해 탄성체 기판을 예비 변형함으로써 제조된 2차원에서 연신성을 보이는 잡아 늘이거나 압축가능한 반도체의 광학적 사진들을 나타낸다. 도 30은 다양한 잡아 늘임 및 압축 조건에 대응하는 사진들을 나타낸다.
도 31A는 열팽창을 통해 탄성체 기판을 예비 변형함으로써 제조된 2차원에서 연신성을 보이는 잡아 늘이거나 압축가능한 반도체의 광학적 사진을 나타낸다. 도 31B 및 도 31C는 도 31A에 나타낸 잡아 늘이거나 압축가능한 반도체의 기계적 성질과 관련된 실험 결과를 나타낸다.
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참조문헌의 편입 및 그 변형과 관련된 설명
이하의 참조는 접촉 인쇄 및/내지 용액 인쇄 기술을 통해 인쇄 가능한 반도체 소자를 전사, 조립 및 상호연결하기 위한 본 발명의 방법을 이용한 자기 집합 기술과 관계 있고, 참조 문헌 전부는 본 명세서에 그 전체로서 편입된다: (1) "Guided molecular self-assembly: a review of recent efforts", Jiyun C Huie Smart Mater. Struct. (2003) 12, 264-271; (2) "Large-Scale Hierarchical Organization of Nanowire Arrays for Integrated Nanosystems", Whang, D.; Jin, S.; Wu, Y.; Lieber, C. M. Nano Lett. (2003) 3(9), 1255-1259; (3) "Directed Assembly of One-Dimensional Nanostructures into Functional Networks", Yu Huang, Xiangfeng Duan, Qingqiao Wei, and Charles M. Lieber, Science (2001) 291, 630-633; and (4) "Electric-field assisted assembly and alignment of metallic nanowires", Peter A. Smith et al., Appl. Phys. Lett. (2000) 77(9), 1399-1401.
본 명세서에 나타난 모든 참조 문헌은, 예컨대 등록 특허 또는 그 균등물; 특허출원공개; 비공개된 특허출원; 및 비특허문헌 또는 기타 재료는 비록 적어도 부분적으로는 본 출원내용과 일치하지 않는다 하더라도 (예컨대, 참조문헌 중 부분적으로 일치하지 않는 부분을 제외하고는) 본 명세서에 그 전체로서 편입된다.
이제까지의 첨부물은 참조문헌으로 본 명세서 및/또는 도면의 일부분으로 본 명세서에 편입된다.
본 명세서에 사용된 '포함하다', '포함되는', 또는 '포함하는'이란 용어는 언급된 특징, 숫자, 단계 또는 구성물의 존재를 명확히 하기 위한 것이지, 하나 이상의 다른 특징, 숫자, 단계, 구성물 또는 이들 군의 존재 또는 추가를 배제하기 위한 것으로 해석되어서는 안된다. 본 발명의 각 실시예에 있어서, "포함하는" 또는 "포함되다" 또는 "포함된"이란 용어는 "이루어지는/이루어지다" 또는 "필수적으로 이루어지는/필수적으로 이루어지다"란 용어와 문법적으로 유사하고 서로 선택적으로 바꾸어 사용 가능하며, 이로써 필요적으로는 같이 확장가능한 실시예를 더욱 포함한다.
본 발명은 다양한 특징, 바람직한 실시예, 그리고 기술과 관계되어 기술되어 있다. 그러나, 본 발명의 기술적 사상의 범위 내에 있는 한 많은 변형과 수정이 많들어질 수 있음을 이해해야 한다. 본 발명에 특별히 기술된 것보다, 구성, 방법, 장치, 장치 요소, 재료, 순서 그리고 기술은 불필요한 실험에 의지하지 않고 넓게 드러나 있는 본 발명의 실행에 적용될 수 있다. 여기서 기술된 구성, 방법, 장치, 장치 요소, 재료, 순서 그리고 기술과 기능적으로 동일한 알려진 모든 기술은 본 발명에 의해 포함되는 경향이 있다. 범위를 밝힐 때마다, 모든 범위 이하와 각각의 값들은 개별적으로 설명된 것처럼 포함되는 경향이 있다. 본 발명은 본 명세서에서, 실시예 또는 도면, 그리고 비제한적인 방법에 의해 주어진 도면이나 실시예에 나타난 어떠한 것도 포함하는 것으로 밝혀진 실시예로만 한정되지 않는다. 본 발명의 범위는 청구범위에 의해서만 제한되어야 한다.

Claims (81)

  1. 플렉서블 기판(flexible substrate);
    상기 플렉서블 기판의 표면 상에서 적어도 부분적으로 지지되는 중간층(intermediate layer); 및
    상기 플렉서블 기판의 표면에 의하여 지지되며, 상기 중간층 내로 적어도 부분적으로 실장되는(embedded) 전자회로(electronic circuit);를 포함하며,
    상기 전자회로의 적어도 부분적으로 실장되는 부분은, 적용된 변형(strain)으로부터 상기 전자회로를 격리시키기 위하여 신축성을 제공하는 구부러진 내부면을 갖는 적어도 하나의 반도체 구조를 포함하는, 신축가능한 전자회로.
  2. 제 1항에 있어서,
    상기 구부러진 내부면은 적어도 하나의 볼록부(convex region), 적어도 하나의 오목부(concave region), 또는, 적어도 하나의 볼록부와 적어도 하나의 오목부의 조합(combination)을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  3. 제 2항에 있어서,
    상기 구부러진 내부면은 볼록부와 오목부의 조합(combination)을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  4. 제 1항에 있어서,
    상기 구부러진 내부면은 주기적인 파형(periodic wave) 또는 비주기적인 파형(aperiodic wave)을 포함하는 윤곽선(contour profile)을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  5. 제1항에 있어서, 상기 구부러진 내부면은 1차원의 공간적으로 변화하는 윤곽선을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  6. 제 1항에 있어서,
    상기 전자회로는, 구부러진 내부면을 갖는 신축가능한 반도체 구조들의 어레이(array) 또는 패턴을 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  7. 제 1항에 있어서,
    상기 전자회로는, 웨이브(wave) 형상 또는 주름진 형태를 갖는 금속배선(metal interconnects)을 포함하고,
    상기 금속 배선은 전자회로의 장치소자(device components)들을 전기적으로 연결하는 것을 특징으로 하는 신축가능한 전자회로.
  8. 제 1항에 있어서,
    상기 전자회로는 봉지층(encapsulating layer) 또는 코팅을 더 포함하고,
    상기 봉지층 또는 코팅은 적어도 부분적으로 전자회로를 봉지(encapsulate)하는 것을 특징으로 하는 신축가능한 전자회로.
  9. 제 8항에 있어서,
    상기 봉지층 또는 코팅은 고분자를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  10. 제 1항에 있어서,
    상기 중간층은 접합층(adhesive layer), 라미네이트층(laminating layer), 코팅(coating) 또는 박막(thin film)인 것을 특징으로 하는 신축가능한 전자회로.
  11. 제 1항에 있어서,
    상기 중간층은 폴리이미드를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  12. 제1항에 있어서, 상기 신축가능한 기판은 고분자 또는 종이를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  13. 제1항에 있어서,
    반도체 구조의 구부러진 내부면의 불연속적인 점들은 플렉서블 기판의 표면과 본딩되고,
    본딩되는 상기 불연속적인 점들은 상기 플렉서블 기판에 직접 본딩되지 않는 반도체 구조의 구부러진 영역에 의해 서로 떨어져 있으며,
    상기 반도체 구조의 구부러진 영역은 상기 플렉서블 기판의 표면과 물리적인 접촉이 없는 것을 특징으로 하는 신축가능한 전자회로.
  14. 제 1항에 있어서,
    상기 전자회로는 Si, Ge, SiC, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, InSb, ZnO, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, PbS, PbSe, PbTe, AlGaAs, AlInAs, AlInP, GaAsP, GaInAs, GaInP, AlGaAsSb, AlGaInP, GaInAsP 및 탄소나노튜브로 이루어지는 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  15. 제1항에 있어서, 상기 전자회로는 인쇄가능한 전자회로를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  16. 제1항에 있어서, 상기 플렉서블 기판은 제1영률(Young's modulus)을 가지고, 상기 중간층은 상기 플렉서블 기판의 제1영률보다 작은 제2영률을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  17. 제16항에 있어서, 상기 전자회로는 봉지층 또는 코팅을 더 포함하고,
    상기 봉지층 또는 코팅은 상기 전자회로를 적어도 부분적으로 봉지(encapsulate)하고,
    상기 봉지층 또는 코팅은 플렉서블 기판의 제1영률보다 작은 제3영률을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  18. 제1항에 있어서, 상기 전자회로는 상기 중간층 내로 완전히 실장되는 것을 특징으로 하는 신축가능한 전자회로.
  19. 플렉서블 기판(flexible substrate);
    상기 플렉서블 기판의 표면 상에서 적어도 부분적으로 지지되는 중간층(intermediate layer);
    상기 플렉서블 기판의 표면에 의하여 지지되며, 상기 중간층 내로 적어도 부분적으로 실장되고(embedded), 전자회로의 적어도 부분적으로 실장된 부분이 신축성을 제공하기 위해 구부러진 내부면을 갖는 적어도 하나의 반도체 구조를 포함하는 전자회로(electronic circuit); 및
    상기 전자회로를 적어도 부분적으로 봉지하는 봉지층 또는 코팅;를 포함하며,
    상기 봉지층 또는 코팅은 신축가능한 전자회로의 기계적 안정성을 향상시키는, 신축가능한 전자회로.
  20. 제 19항에 있어서,
    상기 구부러진 내부면은 적어도 하나의 볼록부 및 적어도 하나의 오목부의 조합(combination)인 윤곽선(contour profile)을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  21. 제19항에 있어서, 상기 중간층은 접합층(adhesive layer), 라미네이트층(laminating layer), 코팅(coating) 또는 박막(thin film)인 것을 특징으로 하는 신축가능한 전자회로.
  22. 제19항에 있어서,
    상기 중간층은 폴리이미드를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  23. 제19항에 있어서,
    상기 봉지층 또는 코팅은 고분자를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  24. 제19항에 있어서,
    상기 신축가능한 기판은 고분자 또는 종이를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  25. 제19항에 있어서,
    상기 반도체 구조의 구부러진 내부면은 플렉서블 기판과 본딩되는 불연속적인 점들을 가지며,
    본딩되는 상기 불연속적인 점들은 상기 플렉서블 기판에 직접 본딩되지 않는 반도체 구조의 구부러진 영역에 의해 서로 떨어져 있으며,
    상기 반도체 구조의 구부러진 영역은 상기 플렉서블 기판의 표면과 물리적인 접촉이 없는 것을 특징으로 하는 신축가능한 전자회로.
  26. 제 19항에 있어서,
    상기 전자회로는 Si, Ge, SiC, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, InSb, ZnO, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, PbS, PbSe, PbTe, AlGaAs, AlInAs, AlInP, GaAsP, GaInAs, GaInP, AlGaAsSb, AlGaInP, GaInAsP 및 탄소나노튜브로 이루어지는 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  27. 제19항에 있어서, 상기 전자회로는 인쇄가능한 전자회로를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  28. 제19항에 있어서,
    상기 플렉서블 기판은 제1영률(Young's modulus)을 가지고, 상기 중간층은 상기 플렉서블 기판의 제1영률보다 작은 제2영률을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  29. 제28항에 있어서, 상기 전자회로는 플렉서블 기판의 표면상에 적어도 부분적으로 지지되는 중간층을 더 포함하고,
    상기 전자회로는 중간층의 표면상에 적어도 부분적으로 지지되며,
    상기 중간층은 플렉서블 기판의 제1영률보다 작은 제3영률을 갖는 것을 특징으로 하는 신축가능한 전자회로.
  30. 제19항에 있어서,
    상기 전자회로는, 웨이브(wave) 형상 또는 주름진 형태를 갖는 금속배선(metal interconnects)을 포함하고,
    상기 금속 배선은 전자회로의 장치소자(device components)들을 전기적으로 연결하는 것을 특징으로 하는 신축가능한 전자회로.
  31. 제1영률을 갖는 플렉서블 기판;
    상기 플렉서블 기판의 제1영률보다 작은 제2영률을 가지며, 상기 플렉서블 기판의 표면상에 적어도 부분적으로 지지되는 중간층;
    상기 중간층 내에 적어도 부분적으로 실장되고, 플렉서블 기판의 표면 상에 지지되는 전자회로; 및
    상기 전자회로를 적어도 부분적으로 봉지하며, 상기 플렉서블 기판의 제1영률보다 작은 제3영률을 가지는 봉지층 또는 코팅;을 포함하는, 신축가능한 전자회로.
  32. 지지면을 갖는 플렉서블 기판; 및
    상기 플렉서블 기판의 상기 지지면과 연속적 또는 불연속적으로 본딩되는 인쇄가능한 단결정 반도체 구조를 포함하는 트랜지스터 또는 다이오드를 포함하고,
    상기 인쇄가능한 단결정 반도체 구조는 5 내지 50 ㎛ 범위로부터 선택되는 하나 또는 그 이상의 주기 및 100 nm 내지 1.5 ㎛ 범위로부터 선택되는 하나 또는 그 이상의 진폭에 의해 특정되는 물결 또는 구부러진 기하학적 구조(geometry)을 갖는 것을 특징으로 하는 신축가능한 전자소자.
  33. 제32항에 있어서, 상기 기하학적 구조는 사인파 형상(sinusoidal)인 것을 특징으로 하는 신축가능한 전자소자.
  34. 제32항에 있어서, 상기 기하학적 구조는 구부러진 형상인 것을 특징으로 하는 신축가능한 전자소자.
  35. 제32항에 있어서, 상기 트랜지스터 또는 다이오드는 봉지층에 의해 봉지되고, 상기 봉지재료는 물결 또는 구부러진 기하학적 구조의 융기된(raised) 부분으로 제공되는 것을 특징으로 하는 신축가능한 전자소자.
  36. 제32항에 있어서, 상기 트랜지서트 또는 다이오드는 상기 플렉서블 기판 내로 실장되는 것을 특징으로 하는 신축가능한 전자소자.
  37. 제32항에 있어서, 상기 인쇄가능한 단결정 반도체 구조는 50 nm 내지 50 ㎛ 범위에서 선택되는 두께를 가지며,
    1 ㎛ 내지 1cm 범위에서 선택되는 폭을 가지는 것을 특징으로 하는 신축가능한 전자소자.
  38. 제32항에 있어서, 상기 인쇄가능한 단결정 반도체 구조는,
    20 nm 내지 320 nm 범위에서 선택되는 두께 및 5 내지 50 ㎛범위에서 선택되는 폭을 갖는 실리콘 리본(ribbon) 또는 GaAs 리본인 것을 특징으로 하는 신축가능한 전자소자.
  39. 제32항에 있어서, 상기 주기 및 진폭은 5% 이내로 동일한 것을 특징으로 하는 신축가능한 전자소자.
  40. 제32항에 있어서, 상기 물결 또는 구부러진 기하학적 구조는 물결, 구부러진 형상 또는 물결 및 구부러진 형상에 의해 특정되는 것을 특징으로 하는 신축가능한 전자소자.
  41. 제32항에 있어서, 상기 트랜지스터 또는 다이오드는 박막 트랜지스터, MOSFET 또는 PN접합 다이오드인 것을 특징으로 하는 신축가능한 전자소자.
  42. 인쇄가능한 단결정 반도체 구조를 갖는 트랜지스터 또는 다이오드를 제공하는 단계;
    외부면(external surface)을 가지며, 확장된 상태(expanded state)로 예비변형된(prestrained) 탄성 기판(elastic substrate)을 준비하는 단계;
    확장된 상태인 상기 예비변형된 탄성 기판의 외부표면으로 상기 트랜지스터 또는 다이오드의 적어도 일부를 본딩시키는 단계; 및
    상기 탄성기판이 적어도 부분적으로 이완된 상태로 이완되도록 하는 단계를 포함하고,
    상기 탄성기판의 이완은, 5 내지 50 ㎛ 범위로부터 선택되는 하나 또는 그 이상의 주기 및 100 nm 내지 1.5 ㎛ 범위로부터 선택되는 하나 또는 그 이상의 진폭에 의해 특정되는 물결 또는 구부러진 기하학적 구조(geometry)을 갖는 상기 인쇄가능한 단결정 반도체 구조를 제조하기 위하여, 상기 트랜지스터 또는 다이오드를 굽힘 또는 또다른형태로 변형시키고, 이에 따라 신축가능한 전자소자를 제조하는 신축가능한 전자소자의 제조방법.
  43. 제42항에 있어서, 상기 트랜지스터 또는 다이오드의 적어도 일부를 상기 확장된 상태로 예비변형된 탄성기판의 외부면과 본딩시키는 단계는, 건식 전사접촉 인쇄를 통해 수행되는 것을 특징으로 하는 신축가능한 전자소자의 제조방법.
  44. 제42항에 있어서, 상기 제조방법은 상기 탄성기판 상의 상기 트랜지스터 또는 다이오드를 봉지하기 위하여, 봉지층을 제공하는 단계를 더 포함하는 것을 특징으로 하는 신축가능한 전자소자의 제조방법.
  45. 제44항에 있어서, 상기 봉지재료는 물결 또는 구부러진 기하학적 구조의 융기된(raised) 부분으로 제공되는 것을 특징으로 하는 신축가능한 전자소자의 제조방법.
  46. 제42항에 있어서, 상기 트랜지스터 또는 다이오드는,
    상기 탄성기판의 이완으로 인한, 5 내지 50 ㎛ 범위로부터 선택되는 하나 또는 그 이상의 주기 및 100 nm 내지 1.5 ㎛ 범위로부터 선택되는 하나 또는 그 이상의 진폭에 의해 특정되는 물결 또는 구부러진 기하학적 구조(geometry)를 제공하기 위하여 선택되는 두께를 갖는 것을 특징으로 하는 신축가능한 전자소자의 제조방법.
  47. 제42항에 있어서, 상기 인쇄가능한 단결정 반도체 구조는,
    상기 탄성기판의 이완으로 인한, 5 내지 50 ㎛ 범위로부터 선택되는 하나 또는 그 이상의 주기 및 100 nm 내지 1.5 ㎛ 범위로부터 선택되는 하나 또는 그 이상의 진폭에 의해 특정되는 물결 또는 구부러진 기하학적 구조(geometry)를 제공하기 위하여 선택되는 두께를 갖는 것을 특징으로 하는 신축가능한 전자소자의 제조방법.
  48. 제42항에 있어서, 상기 예비변형된 탄성기판은,
    상기 탄성기판의 이완으로 인한, 5 내지 50 ㎛ 범위로부터 선택되는 하나 또는 그 이상의 주기 및 100 nm 내지 1.5 ㎛ 범위로부터 선택되는 하나 또는 그 이상의 진폭에 의해 특정되는 물결 또는 구부러진 기하학적 구조(geometry)를 제공하기 위하여 선택되는 변형상태를 갖는 것을 특징으로 하는 신축가능한 전자소자의 제조방법.
  49. 제42항에 있어서, 상기 예비변형된 탄성 기판은 약 1 내지 30%의 변형이 가해짐에 의해 예비변형되는 것을 특징으로 하는 신축가능한 전자소자의 제조방법.
  50. 제42항에 있어서, 상기 예비변형된 탄성기판은 제1축 또는 제1 및 제2축 방향을 따라 확장됨에 의해 예비변형되는 것을 특징으로 하는 신축가능한 전자소자의 제조방법.
  51. 제42항에 있어서, 상기 신축가능한 전자소자는 신축가능한 박막 트랜지스터, MOSFET 또는 PN접합 다이오드인 것을 특징으로 하는 신축가능한 전자소자의 제조방법.
  52. 플렉서블 기판;
    적어도 하나의 신축가능한 반도체 구조를 포함하고, 상기 플렉서블 기판의 표면에 의해 지지되는 전자회로; 및
    섬유, 종이, 호일, 구조 강화제 및 필러 중 적어도 하나는 포함하는 첨가제를 포함하는 봉지층 또는 코팅;을 포함하며,
    상기 봉지층 또는 코팅은 적어도 하나의 신축가능한 반도체 구조를 적어도 부분적으로 봉지하고,
    전자회로의 적어도 부분적으로 실장된 부분은 적어도 하나의 신축가능한 반도체 구조를 포함하며,
    상기 적어도 하나의 신축가능한 반도체 구조는 적용된 변형(strain)으로부터 상기 전자회로를 격리시키기 위하여 신축성을 제공하는 구부러진 내부면을 갖고, 및
    상기 봉지층 또는 코팅은 상기 적어도 하나의 신축가능한 반도체 구조의 신축성 범위를 개질(modifies)시키는,
    신축가능한 전자회로.
  53. 제52항에 있어서, 상기 구부러진 내부면은 적어도 하나의 볼록부(convex region), 적어도 하나의 오목부(concave region), 또는, 적어도 하나의 볼록부와 적어도 하나의 오목부의 조합(combination)을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  54. 제53항에 있어서, 상기 구부러진 내부면은 볼록부와 오목부의 조합(combination)을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  55. 제52항에 있어서, 상기 구부러진 내부면은 주기적인 파형(periodic wave) 또는 비주기적인 파형(aperiodic wave)을 포함하는 윤곽선(contour profile)을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  56. 제52항에 있어서, 상기 구부러진 내부면은 1차원의 공간적으로 변화하는 윤곽선을 갖는 것을 특징으로 하는 신축가능한 전자회로.
  57. 제52항에 있어서, 상기 적어도 하나의 신축가능한 반도체 구조는, 구부러진 내부면을 갖는 신축가능한 반도체 구조들의 어레이 또는 패턴인 것을 특징으로 하는 신축가능한 전자회로.
  58. 제52항에 있어서, 상기 전자회로는,
    웨이브(wave) 형상 또는 주름진 형태를 갖는 금속배선(metal interconnects)을 포함하고,
    상기 금속 배선은 전자회로의 장치소자(device components)들을 전기적으로 연결하는 것을 특징으로 하는 신축가능한 전자회로.
  59. 제52항에 있어서, 상기 봉지층 또는 코팅은 고분자를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  60. 제52항에 있어서, 상기 봉지층 또는 코팅은 폴리이미드를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  61. 제52항에 있어서, 상기 플렉서블 기판은 고분자 또는 종이를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  62. 제52항에 있어서,
    적어도 하나의 반도체 구조의 구부러진 내부면의 불연속적인 점들은 플렉서블 기판의 표면과 본딩되고,
    본딩되는 상기 불연속적인 점들은 상기 플렉서블 기판에 직접 본딩되지 않는 적어도 하나의 반도체 구조의 구부러진 영역에 의해 서로 떨어져 있으며,
    상기 적어도 하나의 반도체 구조의 구부러진 영역은 상기 플렉서블 기판의 표면과 물리적인 접촉이 없는 것을 특징으로 하는 신축가능한 전자회로.
  63. 제52항에 있어서,
    상기 전자회로는 Si, Ge, SiC, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, InSb, ZnO, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, PbS, PbSe, PbTe, AlGaAs, AlInAs, AlInP, GaAsP, GaInAs, GaInP, AlGaAsSb, AlGaInP, GaInAsP 및 탄소나노튜브로 이루어지는 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  64. 제52항에 있어서, 상기 전자회로는 인쇄가능한 전자회로를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  65. 플렉서블 기판;
    상기 플렉서블 기판의 표면상에 적어도 부분적으로 지지되는 중간층;
    적어도 하나의 신축가능한 반도체 구조를 포함하고, 상기 플렉서블 기판의 표면에 의해 지지되며, 상기 중간층 내에 적어도 부분적으로 실장되는 전자회로; 및
    섬유, 종이, 호일, 구조 강화제 및 필러 중 적어도 하나를 포함하는 첨가제를 포함하는 봉지층 또는 코팅;을 포함하며,
    상기 봉지층 또는 코팅은 적어도 하나의 신축가능한 반도체 구조를 적어도 부분적으로 봉지하고,
    상기 전자회로의 적어도 부분적으로 실장된 부분은 적어도 하나의 신축가능한 반도체 구조를 포함하고,
    상기 적어도 하나의 신축가능한 반도체 구조는, 적용된 변형(strain)으로부터 상기 전자회로를 격리시키기 위하여 신축성을 제공하는 구부러진 내부면을 가지고,
    상기 봉지층 또는 코팅은 상기 적어도 하나의 신축가능한 반도체 구조의 신축성 범위를 개질(modifies)시키는,
    신축가능한 전자회로.
  66. 제65항에 있어서, 상기 중간층은 섬유, 종이, 호일, 구조강화제(structural enhancer) 및 필러 중 적어도 하나를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  67. 제65항에 있어서, 상기 구부러진 내부면은 적어도 하나의 볼록부와 적어도 하나의 오목부의 조합(combination)인 윤곽선을 가지는 것을 특징으로 하는 신축가능한 전자회로.
  68. 제65항에 있어서, 상기 적어도 하나의 신축가능한 반도체 구조는, 구부러진 내부면을 갖는 신축가능한 반도체 구조들의 어레이 또는 패턴인 것을 특징으로 하는 신축가능한 전자회로.
  69. 제65항에 있어서, 상기 중간층은 접합층(adhesive layer), 라미네이트층(laminating layer), 코팅(coating) 또는 박막(thin film)인 것을 특징으로 하는 신축가능한 전자회로.
  70. 제65항에 있어서, 상기 중간층은 폴리이미드를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  71. 제65항에 있어서, 상기 봉지층 또는 코팅은 고분자를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  72. 제65항에 있어서, 상기 플렉서블 기판은 고분자 또는 종이를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  73. 제65항에 있어서,
    적어도 하나의 반도체 구조의 불연속적인 점들은 플렉서블 기판의 표면과 본딩되고,
    본딩되는 상기 불연속적인 점들은 상기 플렉서블 기판에 직접 본딩되지 않는 적어도 하나의 반도체 구조의 구부러진 영역에 의해 서로 떨어져 있으며,
    상기 적어도 하나의 반도체 구조의 구부러진 영역은 상기 플렉서블 기판의 표면과 물리적인 접촉이 없는 것을 특징으로 하는 신축가능한 전자회로.
  74. 제65항에 있어서, 상기 전자회로는 Si, Ge, SiC, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, InSb, ZnO, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, PbS, PbSe, PbTe, AlGaAs, AlInAs, AlInP, GaAsP, GaInAs, GaInP, AlGaAsSb, AlGaInP, GaInAsP 및 탄소나노튜브로 이루어지는 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  75. 제65항에 있어서, 상기 전자회로는 인쇄가능한 전자회로를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  76. 제65항에 있어서, 상기 플렉서블 기판은 제1영률(Young's modulus)을 가지고, 상기 봉지층 또는 코팅은 상기 제1영률보다 작은 제2영률을 가지는 고분자를 포함하는 것을 특징으로 하는 신축가능한 전자회로.
  77. 제76항에 있어서, 상기 중간층은 플렉서블 기판의 제1영률보다 작은 제3영률을 갖는 것을 특징으로 하는 신축가능한 전자회로.
  78. 제65항에 있어서, 상기 전자회로는 웨이브(wave) 형상 또는 주름진 형태를 갖는 적어도 하나의 금속배선(metal interconnects)을 포함하고,
    상기 금속 배선은 전자회로의 장치소자(device components)들을 전기적으로 연결하는 것을 특징으로 하는 신축가능한 전자회로.
  79. 제65항에 있어서, 상기 전자회로는 상기 중간층 내로 완전히 실장되는 것을 특징으로 하는 신축가능한 전자회로.
  80. 제65항에 있어서, 상기 전자회로는 적어도 하나의 신축가능한 반도체 구조와 커플링된(Coupled) 적어도 하나의 전자소자 섬(island)을 포함하고,
    상기 봉지층 또는 코팅은 적어도 하나의 전자소자 섬을 적어도 부분적으로 봉지하는 것을 특징으로 하는 신축가능한 전자회로.
  81. 플렉서블 기판;
    상기 플렉서블 기판의 표면상에 적어도 부분적으로 지지되는 중간층;
    적어도 하나의 신축가능한 반도체 구조를 포함하고, 상기 플렉서블 기판의 표면에 의하여 지지되며, 상기 중간층 내에 적어도 부분적으로 실장되는 전자회로; 및
    섬유, 종이, 호일, 구조 강화제 및 필러 중 적어도 하나를 포함하는 첨가제를 포함하는 봉지층 또는 코팅;을 포함하며,
    상기 봉지층 또는 코팅은 상기 적어도 하나의 신축가능한 반도체 구조를 적어도 부분적으로 봉지하고,
    전자회로의 상기 적어도 부분적으로 실장된 부분은 적어도 하나의 반도체 구조를 포함하고,
    상기 적어도 하나의 신축가능한 반도체 구조는 적용된 변형(strain)으로부터 상기 전자회로를 격리시키기 위하여 신축성을 제공하는 구부러진 내부면을 갖고, 및
    상기 봉지층 또는 코팅은 상기 적어도 하나의 신축가능한 반도체 구조의 신축성 범위를 개질(modifies)시키는,
    신축가능한 전자회로.
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