KR20140100423A - 반도체장치 및 반도체장치의 제조방법 - Google Patents

반도체장치 및 반도체장치의 제조방법 Download PDF

Info

Publication number
KR20140100423A
KR20140100423A KR1020140011999A KR20140011999A KR20140100423A KR 20140100423 A KR20140100423 A KR 20140100423A KR 1020140011999 A KR1020140011999 A KR 1020140011999A KR 20140011999 A KR20140011999 A KR 20140011999A KR 20140100423 A KR20140100423 A KR 20140100423A
Authority
KR
South Korea
Prior art keywords
dielectric film
film
upper electrode
lower electrode
semiconductor device
Prior art date
Application number
KR1020140011999A
Other languages
English (en)
Other versions
KR101551631B1 (ko
Inventor
마사히로 토츠카
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20140100423A publication Critical patent/KR20140100423A/ko
Application granted granted Critical
Publication of KR101551631B1 publication Critical patent/KR101551631B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
    • H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은, 배선 위 또는 MIM 커패시터 위에 중첩하여 형성된 상부 MIM 커패시터의 상부 전극이 유전체막으로부터 들뜨거나 벗겨지는 것을 방지할 수 있는 반도체장치, 및 그 반도체장치의 제조방법을 제공하는 것을 목적으로 한다. 기판(13)과, 이 기판 위에 부분적으로 형성된 금속막(14)과, 이 금속막 위의 제1부분(16a)과, 이 기판 위에 이 제1부분과 연결되도록 형성된 제2부분(16b)을 갖는 제1유전체막(16)과, 이 제1부분 위에 형성된 하부 전극(18)과, 이 하부 전극 위의 제3부분(20a)과, 이 제1유전체막 위에 이 제3부분과 연결되도록 형성된 제4부분(20b)을 갖는 제2유전체막(20)과, 이 제2유전체막 위에 부분적으로 형성된 상부 전극(24)과, 이 제2유전체막 위에, 이 상부 전극의 측면과 접하도록 형성된 보강막(22)을 구비한다.

Description

반도체장치 및 반도체장치의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 복수의 MIM 커패시터를 갖는 반도체장치, 및 그 반도체장치의 제조방법에 관한 것이다.
특허문헌 1에는, 최상층 배선, 용량층, 및 F/CPAD(플립 칩 패드)에 의해 형성된 MIM 커패시터를 갖는 반도체장치가 개시되어 있다.
일본국 특개 2007-250760호 공보
복수의 MIM 커패시터를 갖는 반도체장치를 소형화하기 위해서는, 반도체장치 내부의 배선 위 또는 MIM 커패시터 위에 중첩하여 MIM 커패시터(상부 MIM 커패시터라고 칭한다)를 형성하는 것이 바람직하다. 상부 MIM 커패시터의 상부 전극은, 인접하는 구조와의 절연 확보를 위해, 좁은 폭으로 형성되는 것이 바람직하다.
그렇지만, 상부 MIM 커패시터의 상부 전극의 폭을 좁게 하면, 상부 MIM 커패시터의 상부 전극과 그것의 아래의 유전체의 부착 강도가 부족하여, 해당 상부 전극이 유전체막으로부터 들뜨거나 벗겨지는 문제가 있었다.
상부 MIM 커패시터의 상부 전극이 유전체막으로부터 들뜨거나 벗겨지는 것을 방지하기 위해, 해당 상부 전극의 폭을 넓게 하는 것도 생각된다. 그러나, 상부 MIM 커패시터의 유전체막은, 그것의 하층의 배선 또는 MIM 커패시터의 두께의 영향을 받아 단차를 갖고 있는 일이 많다. 따라서, 상부 MIM 커패시터의 상부 전극의 폭을 넓게 하면, 유전체막의 단차 위에 해당 상부 전극을 형성하지 않으면 안되어, 단차 위의 상부 전극이 들뜨거나 벗겨지는 문제가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로서, 배선 위 또는 MIM 커패시터 위에 중첩하여 형성된 상부 MIM 커패시터의 상부 전극이 유전체막으로부터 들뜨거나 벗겨지는 것을 방지할 수 있는 반도체장치, 및 그 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
본원의 발명에 관한 반도체장치는, 기판과, 상기 기판 위에 부분적으로 형성된 금속막과, 상기 금속막 위의 제1부분과, 상기 기판 위에 상기 제1부분과 연결되도록 형성된 제2부분을 갖는 제1유전체막과, 상기 제1부분 위에 형성된 하부 전극과, 상기 하부 전극 위의 제3부분과, 상기 제1유전체막 위에 상기 제3부분과 연결되도록 형성된 제4부분을 갖는 제2유전체막과, 상기 제2유전체막 위에 부분적으로 형성된 상부 전극과, 상기 제2유전체막 위에, 상기 상부 전극의 측면과 접하도록 형성된 보강막을 구비한 것을 특징으로 한다.
본원의 발명에 관한 반도체장치의 제조방법은, 기판의 주면의 일부에 금속막을 형성하는 공정과, 상기 금속막 위의 제1부분과, 상기 기판 위에 상기 제1부분과 연결되도록 형성된 제2부분을 갖는 제1유전체막을 형성하는 공정과, 상기 제1부분 위에 하부 전극을 형성하는 공정과, 도포법에 의해, 상기 하부 전극 위의 제3부분과 상기 제1유전체막 위의 제4부분을 갖는 제2유전체막을 일체로 형성함으로써, 제3부분과 제4부분의 윗면을 평탄하게 하는 공정과, CVD법, 스퍼터링법, 또는 증착법에 의해 상기 제2유전체막 위에, 상기 하부 전극의 바로 위를 개구한 보강막을 형성하는 공정과, 상기 개구를 채우는 상부 전극을 형성하는 공정을 구비한 것을 특징으로 한다.
본 발명에 따르면, 배선 위 또는 MIM 커패시터 위에 중첩하여 형성된 상부 MIM 커패시터의 상부 전극이 유전체막으로부터 들뜨거나 벗겨지는 것을 방지할 수 있다.
도 1은 본 발명의 실시형태 1에 관한 반도체장치의 일부의 단면도다.
도 2는 보강막을 전체면에 형성한 것을 나타낸 단면도다.
도 3은 보강막에 개구를 형성한 것을 나타낸 단면도다.
도 4는 급전층을 형성한 것을 나타낸 단면도다.
도 5는 레지스트를 형성한 것을 나타낸 단면도다.
도 6은 상부 전극을 형성한 것을 나타낸 단면도다.
도 7은 본 발명의 실시형태 2에 관한 반도체장치의 일부의 단면도다.
도 8은 본 발명의 실시형태 3에 관한 반도체장치의 일부의 단면도다.
도 9는 본 발명의 실시형태 4에 관한 반도체장치의 일부의 단면도다.
본 발명의 실시형태에 관한 반도체장치와 반도체장치의 제조방법에 대해 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 본 발명의 실시형태 1에 관한 반도체장치의 일부의 단면도다. 이 반도체장치는 반도체 기판(10)을 구비하고 있다. 반도체 기판(10)은 예를 들면 Si, GaAs, InP, GaN, 또는 SiC로 형성되어 있다. 반도체 기판(10) 위에는 절연막(12)이 형성되어 있다. 반도체 기판(10)과 절연막(12)을 함께 기판(13)이라고 칭한다.
기판(13) 위에는 부분적으로 금속막(14)이 형성되어 있다. 기판(13)과 금속막(14) 위에는 일체로 제1유전체막(16)이 형성되어 있다. 제1유전체막(16)은, 금속막(14) 위의 제1부분(16a)과, 기판(13) 위에 제1부분(16a)과 연결되도록 형성된 제2부분(16b)을 갖고 있다. 제1부분(16a)은 제2부분(16b)보다도 높은 위치에 있다.
제1부분(16a) 위에는 하부 전극(18)이 형성되어 있다. 하부 전극(18)의 폭은 예를 들면 5㎛이다. 하부 전극(18)과 제1유전체막(16) 위에는 제2유전체막(20)이 형성되어 있다. 제2유전체막(20)은, 하부 전극(18) 위의 제3부분(20a)과, 제1유전체막(16) 위에 제3부분(20a)과 연결되도록 형성된 제4부분(20b)을 갖고 있다. 제3부분(20a)은 제4부분(20b)보다도 높은 위치에 있다. 제4부분(20b)과 제3부분(20a)을 접속하는 부분에는 단면에서 볼 때 단차가 형성되어 있다.
제3부분(20a)과 제4부분(20b) 위에 일체로 보강막(22)이 형성되어 있다. 보강막(22)은, 하부 전극(18)의 바로 위에 폭 4㎛ 정도의 개구를 갖고 있다. 보강막(22)은 예를 들면 BCB(benzocyclobutene) 혹은 폴리이미드 등의 유기 수지, 불소 수지, PAE(Poly Arylene Ether), HSQ(Hydrogen SilseQuioxane), 또는 MSQ(Methyl SilseQuioxane)로 형성되어 있다.
보강막(22)의 개구를 매립하도록, 제3부분(20a) 위에 상부 전극(24)이 형성되어 있다. 상부 전극(24)은, 보강막(22)의 개구를 매립하는 근원부(24a)와, 보강막(22) 위에 올라앉은 올라앉음부(24b)를 갖고 있다. 근원부(24a)와 올라앉음부(24b)는 일체로 형성되어 있다. 상부 전극(24)의 근원부(24a)의 측면과 보강막(22)이 접하고 있다.
금속막(14), 제1유전체막(16), 및 하부 전극(18)은 하부 MIM(Metal Insulator Metal) 커패시터를 형성하고, 하부 전극(18), 제2유전체막(20), 및 상부 전극(24)은 상부 MIM 커패시터를 형성하고 있다. 이때, 본 발명의 실시형태 1에 관한 반도체장치는, 하부 MIM 커패시터와 상부 MIM 커패시터로 이루어진 구조(이 구조를 적층 MIM 커패시터라고 칭한다)를 다수 갖는 MMIC(Microwave Monolithic IC)이다.
본 발명의 실시형태 1에 관한 반도체장치의 제조방법을 설명한다. 우선, 금속막(14), 제1유전체막(16), 하부 전극(18), 및 제2유전체막(20)의 각 층을 주지의 방법으로 형성한다. 구체적으로는, 기판(13)의 주면의 일부에 금속막(14)을 형성한다. 이어서, 금속막(14) 위의 제1부분(16a)과, 기판(13) 위에 제1부분(16a)과 연결되도록 형성된 제2부분(16b)을 갖는 제1유전체막(16)을 형성한다. 이어서, 제1부분(16a) 위에 하부 전극(18)을 형성한다. 이어서, 제3부분(20a)과 제4부분(20b)을 갖는 제2유전체막(20)을 형성한다.
이어서, 제2유전체막(20) 위에 보강막(22)을 형성한다. 도 2는, 보강막을 전체면에 형성한 것을 나타낸 단면도다. 보강막 22A는 감광성을 갖는 재료로 형성한다. 그와 같은 재료로서, 예를 들면, BCB 혹은 폴리이미드 등의 유기 수지, 불소 수지, PAE, HSQ, 또는 MSQ가 있다. 제2유전체막(20)의 표면에는 단면에서 볼 때 단차가 있지만, 보강막 22A의 표면은 단면에서 볼 때 평탄하게 된다.
이어서, 보강막 22A에 개구를 형성한다. 도 3은, 보강막에 개구(22a)를 형성한 것을 나타낸 단면도다. 보강막 22A에 노광처리, 현상처리, 및 큐어링처리를 실시함으로써 개구(22a)를 형성한다. 이어서, 보강막(22)의 표면, 및 개구(22a)에 의해 노출된 부분에 급전층을 형성한다. 도 4는, 급전층(50)을 형성한 것을 나타낸 단면도다. 급전층(50)은, 보강막(22)의 표면, 개구(22a)에 의해 노출된 보강막(22)의 측면, 및 개구(22a)에 의해 노출된 제3부분(20a)의 표면에 형성한다.
이어서, 급전층(50)의 일부에 레지스트를 형성한다. 도 5는, 레지스트(52)를 형성한 것을 나타낸 단면도다. 레지스트(52)는, 보강막(22)의 표면에 형성된 급전층(50) 위에 형성한다. 이어서, 도금법에 의해 상부 전극을 형성한다. 도 6은, 상부 전극(24)을 형성한 것을 나타낸 단면도다. 그후 레지스트(52) 및 레지스트(52) 바로 아래의 급전층(50)을 제거한다. 이때, 남은 급전층(50)은 상부 전극(24)의 일부가 된다.
금속막(14), 하부 전극(18), 및 상부 전극(24)은 예를 들면 티타늄(Ti), 금(Au), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 탄타르(Ta), 니오브(Nb), 니켈(Ni), 혹은 텅스텐(W)을 함유하는 도체, 또는 이 도체의 적층 구조로 형성한다. 절연막(12), 제1유전체막(16), 및 제2유전체막(20)은 예를 들면 질화 실리콘(SiN), 질산화 실리콘(SiON), 산화 실리콘(SiO), 산화 알루미늄(AlO), 질화 알루미늄(AlN), 산화 탄탈(TaO), 산화 지르코늄(ZrO), 산화 하프늄(HfO), 티탄산 스트론튬(STO), 티탄산 바륨 스트론튬(BST) 또는 이들의 적층 구조로 형성한다.
본 발명의 실시형태 1에 관한 반도체장치에 따르면, 보강막(22)이 상부 전극(24)의 측면과 접해서 상부 전극(24)의 위치를 고정하고 있으므로, 상부 전극(24)이 제2유전체막(20)으로부터 들뜨거나 벗겨지는 것을 방지할 수 있다. 이에 따라, 상부 전극(24)을 형성한 후에 예를 들면 스프레이 세정을 실시해서 상부 전극(24)에 힘을 미치게 해도, 상부 전극(24)이 제2유전체막(20)으로부터 들뜨거나 벗겨지는 것을 방지할 수 있다.
보강막(22)의 이용에 의해 상부 전극(24)의 들뜸 또는 벗겨짐을 방지할 수 있으므로, 상부 전극(24)은 좁은 폭(예를 들면, 4㎛)으로 형성할 수 있다. 상부 전극(24)을 좁은 폭으로 형성하면 인접하는 구조와의 절연을 확보하기 쉬워진다. 하부 전극(18)에 대해서도 5㎛로 폭을 좁게 했으므로 인접하는 구조와의 절연을 확보할 수 있다. 이때, 인접하는 구조란, 예를 들면 다른 적층 MIM 커패시터이다.
일반적으로, 복수의 MIM 커패시터가 형성되는 영역의 면적은 MMIC 전체의 면적의 20-30% 정도에도 이르는 일이 많다. 그런데, 본 발명의 실시형태 1에 관한 반도체장치와 같이 적층 MIM 커패시터를 형성함으로써, MIM 커패시터를 적층시키지 않고 형성한 경우와 비교해서 MIM 커패시터가 형성되는 영역의 면적을 반감시킬 수 있다. 따라서, 반도체장치의 소형화 및 제조 비용의 저감이 가능해진다.
본 발명의 실시형태 1에 관한 반도체 장치로는, 금속막(14)은 하부 MIM 커패시터의 하부 전극으로서 기능하는 것으로 하였지만, 금속막(14)을 배선으로서 사용해도 된다. 이 경우, 배선(금속막(14)) 위에 하부 전극(18)과 상부 전극(24)을 갖는 상부 MIM 커패시터를 형성하게 된다.
하부 전극(18)의 폭은 5㎛, 상부 전극(24)의 폭은 4㎛로 하였지만, 특별히 이들 폭에 한정되지 않는다. 이하의 실시형태에서도 마찬가지이다. 이때, 상부 전극(24)을 제3부분(20a) 위에 형성하기 위해서는, 하부 전극(18)의 폭보다도 상부 전극(24)의 근원부(24a)의 폭을 좁게 할 필요가 있다.
실시형태 2.
본 발명의 실시형태 2에 관한 반도체장치와 반도체장치의 제조방법은, 실시형태 1과의 공통점이 많으므로 실시형태 1과의 차이점을 중심으로 설명한다. 도 7은, 본 발명의 실시형태 2에 관한 반도체장치의 일부의 단면도다. 제2유전체막(100)의 표면은 평탄하게 되어 있다. 즉, 제2유전체막(100)의 제4부분(100b)은 제3부분(100a)보다도 두껍게 형성됨으로써, 제3부분(100a)과 제4부분(100b)의 윗면이 같은 높이로 되어 있다.
실시형태 2에 관한 반도체장치의 제조방법을 설명한다. 도포법에 의해, 하부 전극(18) 위의 제3부분(100a)과 제1유전체막(16) 위의 제4부분(100b)을 갖는 제2유전체막(100)을 일체로 형성한다. 이에 따라, 제3부분(100a)과 제4부분(100b)의 윗면을 평탄하게 한다. 이어서, CVD법, 스퍼터링법, 또는 증착법에 의해 제2유전체막(100) 위에 보강막(102)을 형성한다. 실시형태 1과 마찬가지로, 보강막(102) 중 하부 전극(18)의 바로 윗 부분에 개구를 형성한다. 이어서, 이 개구를 매립하는 상부 전극(24)을 형성한다.
실시형태 1에 관한 반도체장치의 제조방법에서는 제2유전체막(20)이 단차를 갖고 있다. 따라서, 보강막(22)의 표면을 평탄하게 하기 위해서는 보강막(22)은 도포법으로 형성하는 것이 바람직하다. 그렇지만, 본 발명의 실시형태 2에 관한 반도체장치의 제조방법에서는, 제2유전체막(100)의 표면이 평탄해지도록 제2유전체막(100)을 형성하므로, 보강막(102)의 형성방법은 도포법에 한정되지 않고 CVD법, 스퍼터링법, 또는 증착법을 사용할 수 있다.
실시형태 3.
본 발명의 실시형태 3에 관한 반도체장치와 반도체장치의 제조방법은, 실시형태 1과의 공통점이 많으므로 실시형태 1과의 차이점을 중심으로 설명한다. 도 8은, 본 발명의 실시형태 3에 관한 반도체장치의 일부의 단면도다. 제4부분(20b)과 제3부분(20a)을 접속하는 부분에는 단면에서 볼 때 단차가 형성되어 있다. 상부 전극(200)은, 제3부분(20a)과 제4부분(20b) 위에 일체로 형성됨으로써 하부 전극(18)을 제2유전체막(20)을 개재하여 덮고 있다. 이때, 상부 전극(200)은 근원부(200a)와 올라앉음부(200b)를 구비하고 있다.
보강막(202)은 제4부분(20b) 위에 형성되어 있다. 도 8에서 알 수 있는 것과 같이, 보강막(202)은 실시형태 1의 경우와 비교해서 폭이 넓은 개구를 갖고 있으므로, 상부 전극(200)의 형성방법은 도금법에 한정되지 않고 예를 들면 스퍼터링법 또는 증착법을 사용할 수 있다.
본 발명의 실시형태 3에 관한 반도체장치에 따르면, 제2유전체막(20)의 단차 위에 상부 전극(200)을 형성하지만, 보강막(202)이 상부 전극(200)을 보강하고 있으므로 상부 전극(200)의 들뜸 또는 벗겨짐을 방지할 수 있다. 이와 같이 상부 전극(200)의 폭을 넓게 함으로써, 상부 MIM 커패시터의 용량을 높일 수 있다.
실시형태 4.
본 발명의 실시형태 4에 관한 반도체장치와 반도체장치의 제조방법은, 실시형태 3과의 공통점이 많으므로 실시형태 3과의 차이점을 중심으로 설명한다. 도 9는, 본 발명의 실시형태 4에 관한 반도체장치의 일부의 단면도다. 제2유전체막(300)의 제3부분(300a)과 제4부분(300b)은 표면이 같은 높이이며, 제2유전체막(300) 전체로서 평탄한 표면을 갖고 있다. 보강막(302)은 제4부분(300b) 위에 형성되어 있다. 상부 전극(304)은 도금법, 스퍼터링법, 또는 증착법으로 형성되어 있다.
상부 전극(304)은 폭이 넓지만, 제2유전체막(300)의 표면이 평탄하게 되어 있으므로, 상부 전극(304)은 단차 위에 형성할 필요가 없다. 상부 전극(304)은, 단차 위에 형성되어 있지 않은 것과, 보강막(302)에 의해 보강되어 있음으로써, 들뜸 또는 벗겨짐이 발생하기 어렵다.
이때, 본 발명의 실시형태 1∼4의 반도체장치는, 상부 전극이 제2유전체막 위에 부분적으로 형성되고, 이 상부 전극을 보강막으로 보강한다고 하는 점에 있어서 공통되어 있다.
10 반도체 기판, 12 절연막, 13 기판, 14 금속막, 16 제1유전체막, 16a 제1부분, 16b 제2부분, 18 하부 전극, 20 제2유전체막, 20a 제3부분, 20b 제4부분, 22 보강막, 22a 개구, 24 상부 전극, 24a 근원부, 24b 올라앉음부, 50 급전층, 52 레지스트, 100 제2유전체막, 100a 제3부분, 100b 제4부분, 102 보강막, 200 상부 전극, 200a 근원부, 200b 올라앉음부, 202 보강막, 300 제2유전체막, 300a 제1부분, 300b 제2부분, 302 보강막, 304 상부 전극

Claims (10)

  1. 기판과,
    상기 기판 위에 부분적으로 형성된 금속막과,
    상기 금속막 위의 제1부분과, 상기 기판 위에 상기 제1부분과 연결되도록 형성된 제2부분을 갖는 제1유전체막과,
    상기 제1부분 위에 형성된 하부 전극과,
    상기 하부 전극 위의 제3부분과, 상기 제1유전체막 위에 상기 제3부분과 연결되도록 형성된 제4부분을 갖는 제2유전체막과,
    상기 제2유전체막 위에 부분적으로 형성된 상부 전극과,
    상기 제2유전체막 위에, 상기 상부 전극의 측면과 접하도록 형성된 보강막을 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 금속막, 상기 제1유전체막, 및 상기 하부 전극은 하부 MIM 커패시터를 형성하고,
    상기 하부 전극, 상기 제2유전체막, 및 상기 상부 전극은 상부 MIM 커패시터를 형성하고 있는 것을 특징으로 하는 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제4부분과 상기 제3부분을 접속하는 부분에는 단면에서 볼 때 단차가 형성되고,
    상기 상부 전극은 상기 제3부분 위에 형성되고,
    상기 보강막은 상기 제3부분과 상기 제4부분 위에 일체로 형성된 것을 특징으로 하는 반도체장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제4부분과 상기 제3부분을 접속하는 부분에는 단면에서 볼 때 단차가 형성되고,
    상기 상부 전극은, 상기 제3부분과 상기 제4부분 위에 일체로 형성됨으로써 상기 하부 전극을 상기 제2유전체막을 개재하여 덮고,
    상기 보강막은 상기 제4부분 위에 형성된 것을 특징으로 하는 반도체장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 상부 전극은, 상기 보강막 위에 올라앉은 올라앉음부를 갖는 것을 특징으로 하는 반도체장치.
  6. 제 1항 또는 제 2항에 있어서,
    상기 하부 전극의 폭은 5㎛ 이하인 것을 특징으로 하는 반도체장치.
  7. 제 1항 또는 제 2항에 있어서,
    상기 제4부분은 상기 제3부분보다도 두껍게 형성됨으로써, 상기 제3부분과 제4부분의 윗면이 같은 높이인 것을 특징으로 하는 반도체장치.
  8. 제 1항 또는 제 2항에 있어서,
    상기 보강막은, BCB(benzocyclobutene), 폴리이미드, 불소 수지, PAE(Poly Arylene Ether), HSQ(Hydrogen SilseQuioxane), 또는 MSQ(Methyl SilseQuioxane)으로 형성된 것을 특징으로 하는 반도체장치.
  9. 기판의 주면의 일부에 금속막을 형성하는 공정과,
    상기 금속막 위의 제1부분과, 상기 기판 위에 상기 제1부분과 연결되도록 형성된 제2부분을 갖는 제1유전체막을 형성하는 공정과,
    상기 제1부분 위에 하부 전극을 형성하는 공정과,
    도포법에 의해, 상기 하부 전극 위의 제3부분과 상기 제1유전체막 위의 제4부분을 갖는 제2유전체막을 일체로 형성함으로써, 제3부분과 제4부분의 윗면을 평탄하게 하는 공정과,
    CVD법, 스퍼터링법 또는 증착법에 의해 상기 제2유전체막 위에, 상기 하부 전극의 바로 위를 개구한 보강막을 형성하는 공정과,
    상기 개구를 채우는 상부 전극을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9항에 있어서,
    상기 보강막은 상기 제4부분 위에 형성되고,
    상기 상부 전극은 도금법, 스퍼터링법 또는 증착법으로 형성된 것을 특징으로 하는 반도체장치의 제조방법.
KR1020140011999A 2013-02-05 2014-02-03 반도체장치 및 반도체장치의 제조방법 KR101551631B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2013-020558 2013-02-05
JP2013020558A JP6079279B2 (ja) 2013-02-05 2013-02-05 半導体装置、半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20140100423A true KR20140100423A (ko) 2014-08-14
KR101551631B1 KR101551631B1 (ko) 2015-09-09

Family

ID=51241539

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140011999A KR101551631B1 (ko) 2013-02-05 2014-02-03 반도체장치 및 반도체장치의 제조방법

Country Status (4)

Country Link
US (1) US9035424B2 (ko)
JP (1) JP6079279B2 (ko)
KR (1) KR101551631B1 (ko)
CN (1) CN103972210A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6583014B2 (ja) 2016-01-22 2019-10-02 株式会社デンソー 半導体装置の製造方法
JP7532028B2 (ja) * 2019-12-19 2024-08-13 Tdk株式会社 電子部品及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226582A (ja) * 1992-02-12 1993-09-03 Hitachi Ltd 化合物半導体装置
JPH06252357A (ja) * 1993-02-23 1994-09-09 Hitachi Ltd 半導体素子
JPH07111313A (ja) * 1993-10-12 1995-04-25 Rohm Co Ltd 半導体容量素子
JPH07321289A (ja) * 1994-05-24 1995-12-08 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5583359A (en) * 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
JPH1022457A (ja) * 1996-07-03 1998-01-23 Mitsubishi Electric Corp 容量装置及び半導体装置並びにそれらの製造方法
JPH11274428A (ja) 1998-03-19 1999-10-08 Kawasaki Steel Corp 半導体装置及びその製造方法
KR100428789B1 (ko) * 2001-12-05 2004-04-28 삼성전자주식회사 금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및그 형성 방법
US20030197215A1 (en) 2002-02-05 2003-10-23 International Business Machines Corporation A dual stacked metal-insulator-metal capacitor and method for making same
KR100720445B1 (ko) 2002-08-23 2007-05-22 엘지.필립스 엘시디 주식회사 액정표시소자의 콘택 배선 및 그 형성방법
US7223654B2 (en) * 2005-04-15 2007-05-29 International Business Machines Corporation MIM capacitor and method of fabricating same
JP5027431B2 (ja) * 2006-03-15 2012-09-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2007300002A (ja) * 2006-05-01 2007-11-15 Tdk Corp 電子部品
JP2009009984A (ja) * 2007-06-26 2009-01-15 Sharp Corp 半導体装置及びその製造方法
US8039924B2 (en) * 2007-07-09 2011-10-18 Renesas Electronics Corporation Semiconductor device including capacitor element provided above wiring layer that includes wiring with an upper surface having protruding portion
JP2009135216A (ja) * 2007-11-29 2009-06-18 Nec Electronics Corp 半導体装置
JP2011055015A (ja) * 2010-12-16 2011-03-17 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
KR101551631B1 (ko) 2015-09-09
US9035424B2 (en) 2015-05-19
JP6079279B2 (ja) 2017-02-15
JP2014154585A (ja) 2014-08-25
US20140217548A1 (en) 2014-08-07
CN103972210A (zh) 2014-08-06

Similar Documents

Publication Publication Date Title
TWI697089B (zh) 具有整合的電容器的半導體裝置及其製造方法
US8072073B2 (en) Semiconductor device and method of manufacturing same
CN110649157B (zh) 电子器件、半导体器件以及制造电子器件的方法
US9245845B2 (en) Semiconductor device
US10319634B2 (en) Semiconductor device having MIM capacitor
US10522615B2 (en) Semiconductor package with embedded capacitor and methods of manufacturing same
JP2020184609A (ja) 半導体デバイス及びその製造方法
US11842937B2 (en) Encapsulation stack for improved humidity performance and related fabrication methods
US20200357905A1 (en) Iii-nitride transistor device with a thin barrier
KR102434565B1 (ko) 박층 캐패시터 및 박층 캐패시터의 제조 방법
KR101551631B1 (ko) 반도체장치 및 반도체장치의 제조방법
US20140167147A1 (en) Semiconductor device
US11532697B2 (en) Semiconductor structure and method for forming the same
US20090236647A1 (en) Semiconductor device with capacitor
WO2023070372A1 (en) Nitride-based semiconductor device and method for manufacturing the same
CN113964119A (zh) 半导体元件
JP5780026B2 (ja) Ｍｉｍキャパシタ、半導体装置
JP6458718B2 (ja) Ｍｉｍキャパシタ及びその製造方法
US8357991B2 (en) Semiconductor device having interconnect structure for MIM capacitor and fuse elements
US11670579B2 (en) Semiconductor structure and method of manufacturing the same
KR102668554B1 (ko) 질화물계 고 전자 이동도 트랜지스터 및 그 제조 방법
KR100688491B1 (ko) 반도체 메모리 소자 및 그 제조방법
JP2017017272A (ja) キャパシタ、半導体装置、キャパシタの製造方法及び半導体装置の製造方法
JP2020120110A (ja) 半導体装置
KR20140111795A (ko) 전력 반도체 소자 및 패키지

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20140203

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20150222

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20150815

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20150903

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20150903

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20180816

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20190819

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20190819

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20210823

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20230821

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20240821

Start annual number: 10

End annual number: 10